積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法
【課題】単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減する。
【解決手段】積層半導体基板100は、複数の半導体基板1が積層されている。各半導体基板1はスクライブラインに沿った複数のスクライブ溝部20,21が形成されている。また、各半導体基板1は半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域10と、複数のデバイス領域10のそれぞれに形成されている半導体装置に接続され、かつデバイス領域10からスクライブ溝部20,21の内側に延出している複数の配線電極15とを有している。複数の配線電極15は部分配置パターンで配置され、スクライブ溝部20,21を挟んで隣り合う2つのデバイス領域10のうちのいずれか一方だけから延出している。
【解決手段】積層半導体基板100は、複数の半導体基板1が積層されている。各半導体基板1はスクライブラインに沿った複数のスクライブ溝部20,21が形成されている。また、各半導体基板1は半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域10と、複数のデバイス領域10のそれぞれに形成されている半導体装置に接続され、かつデバイス領域10からスクライブ溝部20,21の内側に延出している複数の配線電極15とを有している。複数の配線電極15は部分配置パターンで配置され、スクライブ溝部20,21を挟んで隣り合う2つのデバイス領域10のうちのいずれか一方だけから延出している。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層された複数の半導体チップを含む積層チップパッケージを製造するための積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法に関する。
【背景技術】
【0002】
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
【0003】
近年、高集積化された電子部品としてシステム・イン・パッケージ(System in Package、以下「SIP」という)が注目されている。SIPはLSIを重ね合わせ1つのパッケージに実装したデバイスであり、近年、複数の半導体チップを積層する3次元実装技術を用いたSIPが注目されている。そのようなSIPとして、積層された複数の半導体チップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
【0004】
積層チップパッケージを製造するための3次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数の半導体チップを基板上に積層し、各半導体チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれの半導体チップに複数の貫通電極を形成し、その貫通電極によって各半導体チップ間の配線を行う方式である。
【0005】
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
【0006】
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各半導体チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
そして、積層チップパッケージに関する技術として、従来、例えば特許文献1に開示された技術、特許文献2に開示された技術が知られている。
【0007】
特許文献1には、表面から裏面に達する貫通電極を備えた半導体装置が開示されている。この特許文献1に開示されている半導体装置では、複数の貫通電極が回路素子部の全体を取り囲むようにその周囲に形成されている(例えば、特許文献1の図10等参照)。また、特許文献2には、矩形状の撮像素子を取り囲む4つの周辺部のうちの、1組の向かい合った周辺部に沿って複数の貫通電極が形成された半導体装置が開示されている(例えば、特許文献2の図2等参照)。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2003−7909号公報
【特許文献2】特開2008−53287号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
ところで、図36には、前述した特許文献1に開示されている半導体基板に関連する半導体基板300が記載されている。この半導体基板300では、半導体基板300上に複数の半導体領域304が形成されている。半導体基板300上には、スクライブライン302A,302Bに沿った複数の溝部303A,303Bが格子状に形成されている。そして、スクライブライン302A,302Bに沿って半導体基板300を複数の溝部303A,303Bで切断し、矩形状の半導体領域304がチップ状の部材に分割される。各チップ状の部材を用いて半導体装置301が形成される。各半導体装置301は、複数の貫通電極305が半導体領域304につながるように形成されている。
【0010】
しかし、半導体基板300の場合、複数の半導体領域304,304が溝部303A,303Bを挟んで隣り合うように形成されている。また、各半導体領域304,304につながる複数の貫通電極305が溝部303A,303Bの両側から溝部303A,303Bの内側に延出している。そして、半導体基板300を複数の溝部303A,303Bで切断するときに、貫通電極305が削り取られることなく残るようにするため、切断に用いられるダイシングソー等の幅よりも溝部303A,303Bの幅を大きくする必要があった。
【0011】
単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減するためには、1枚の半導体基板300からできるだけ数多くの半導体装置301を取り出すことが望ましい。この点、溝部303A,303Bには半導体装置が形成されないため、溝部303A,303Bの幅をできるだけ小さくすることが望ましい。溝部303A,303Bの幅を小さくすると、その分、半導体基板300の中で半導体領域304に割り当てられる領域が増えるため、半導体基板300上に形成される半導体領域304の個数を増やすことができる。そうすると、半導体基板300を溝部303A,303Bで切断したときに、より多くの半導体装置301を切り出させるようになり、積層チップパッケージの製造コスト低減につながる。
【0012】
しかし、前述した半導体基板300のように、従来の半導体基板は、溝部303A,303Bの両側から貫通電極305が延出される構造を有していたため、溝部303A,303Bの内側にその幅方向に沿って貫通電極305を2つならべなければならなかった。そのため、従来の半導体基板は、溝部の幅を狭め難い構造を有していた。したがって、従来技術では、1枚の半導体基板から取り出せる半導体装置の個数を増やすことが困難であり、積層チップパッケージの製造コストを低減することが困難であった。
【0013】
本発明は、上記課題を解決するためになされたもので、積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法において、単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減することを目的とする。
【課題を解決するための手段】
【0014】
上記課題を解決するため、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、その複数のデバイス領域のそれぞれに形成されている半導体装置に接続され、かつデバイス領域からスクライブ溝部の内側に延出している複数の配線電極とを有し、複数の配線電極が、複数のデバイス領域のそれぞれについて、その各デバイス領域とスクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、複数のデバイス領域のうちのスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけからそのスクライブ溝部に延出し、積層半導体基板は、複数の半導体基板が積層されている積層方向に重なった複数の半導体基板のスクライブ溝部を貫通し、かつ複数の配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現している貫通孔が形成され、その貫通孔を通って複数の半導体基板をすべて貫通し、かつ貫通孔に出現しているすべての配線電極に接する貫通電極と、複数の半導体基板すべてにおける積層方向に重なったデバイス領域から構成される複数の積層チップ領域とを有する積層半導体基板を特徴とする。
【0015】
上記積層半導体基板は、複数の配線電極が部分配置パターンで配置されているから、デバイス領域の周囲に配線電極が配置される部分と、配線電極が配置されない部分とが存在している。しかも、複数の配線電極がスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけからスクライブ溝部に延出しているから、スクライブ溝部の片側だけから延出している。
【0016】
また、上記積層半導体基板の場合、配線電極は、積層方向に沿った孔部が形成されている電極パッドを有し、その電極パッドが境界辺との間に隙間を形成することなくスクライブ溝部に配置されていることが好ましい。
【0017】
このような積層半導体基板では、電極パッドと境界辺との間の隙間がなくなるため、配線電極の、スクライブ溝部に張り出す大きさが小さくなる。
【0018】
さらに、上記積層半導体基板の場合、複数のスクライブ溝部が、横方向に形成された複数の横溝部と、その横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、複数の横溝部および複数の縦溝部のすべてにおいて、そのスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから配線電極が延出していることが好ましい。
【0019】
このような積層半導体基板の場合、どのスクライブ溝部においても、配線電極がスクライブ溝部の片側だけから延出している。
【0020】
また、上記積層半導体基板の場合、配線電極がデバイス領域からスクライブ溝部に延出する方向を延出方向としたときに、その延出方向および部分配置パターンが複数のデバイス領域すべてについて共通していることが好ましい。
【0021】
このような積層半導体基板の場合、配線電極の部分配置パターンがすべてのデバイス領域において共通となり、しかも、配線電極のスクライブ溝部に対する延出方向も統一される。
【0022】
さらに、上記積層半導体基板の場合、部分配置パターンが、複数のデバイス領域のそれぞれにおける4つの境界辺のうちのL字状に接続された2本が配線電極の配置された有電極辺に設定され、その有電極辺以外の2本が配線電極の配置されない無電極辺に設定されているL字状パターンであり、そのL字状パターンが複数のデバイス領域のすべてにおいて共通していることが好ましい。
【0023】
また、上記積層半導体基板の場合、積層半導体基板をスクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、電極パッドの境界辺から張り出す幅をパッド幅としたときに、スクライブ溝部の幅が、切断幅とパッド幅とを加えた大きさ以下に設定されていることが好ましい。
【0024】
さらに、上記積層半導体基板の場合、配線電極は、積層方向に沿った孔部が形成されている電極パッドを有し、貫通孔が孔部に沿って形成されていることが好ましい。
【0025】
上記積層半導体基板の場合、電極パッドは、矩形状または両端部がスクライブ溝部の内側に向かって開くように配置されたU字状に形成されていることが好ましい。
【0026】
上記積層半導体基板では、半導体基板を4枚積層したユニット積層基板を1または2以上積層することによって、積層半導体基板が構成されていることが好ましい。
【0027】
そして、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている半導体基板であって、複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、その複数のデバイス領域のそれぞれに形成されている半導体装置に接続され、かつデバイス領域からスクライブ溝部の内側に延出している複数の配線電極とを有し、複数の配線電極が、複数のデバイス領域のそれぞれについて、その各デバイス領域とスクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、複数のデバイス領域のうちのスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけからそのスクライブ溝部に延出している半導体基板を提供する。
【0028】
上記半導体基板の場合、配線電極は、積層方向に沿った孔部が形成されている電極パッドを有し、その電極パッドが境界辺との間に隙間を形成することなくスクライブ溝部に配置されていることが好ましい。
【0029】
また、上記半導体基板の場合、複数のスクライブ溝部が、横方向に形成された複数の横溝部と、その横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、複数の横溝部および複数の縦溝部のすべてにおいて、そのスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから配線電極が延出していることが好ましい。
【0030】
さらに、配線電極がデバイス領域からスクライブ溝部に延出する方向を延出方向としたときに、その延出方向および部分配置パターンが複数のデバイス領域すべてについて共通していることが好ましい。
【0031】
上記半導体基板の場合、部分配置パターンが、複数のデバイス領域のそれぞれにおける4つの境界辺のうちのL字状に接続された2本が配線電極の配置された有電極辺に設定され、その有電極辺以外の2本が配線電極の配置されない無電極辺に設定されているL字状パターンであり、そのL字状パターンが複数のデバイス領域のすべてにおいて共通していることが好ましい。
【0032】
また、半導体基板をスクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、電極パッドの境界辺から張り出す幅をパッド幅としたときに、スクライブ溝部の幅が、切断幅とパッド幅とを加えた大きさ以下に設定されていることが好ましい。
【0033】
さらに、本発明は、半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、複数の半導体チップは、それぞれ半導体装置が形成されている矩形状のデバイス領域の周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、半導体装置に接続され、かつ樹脂絶縁層上に端部が配置されている複数の配線電極とを有し、複数の配線電極がデバイス領域と樹脂絶縁層との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、デバイス領域における4つの境界辺のうちのL字状に接続された2本が配線電極の配置された有電極辺に設定され、その有電極辺以外の2本が配線電極の配置されない無電極辺に設定され、積層チップパッケージは、複数の半導体チップが積層されている積層方向に重なった複数の半導体チップの樹脂絶縁層を貫通し、かつ配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現している貫通孔が形成され、その貫通孔を通って複数の半導体チップをすべて貫通し、かつ貫通孔に出現しているすべての配線電極に接する貫通電極を有する積層チップパッケージを提供する。
【0034】
上記積層チップパッケージの場合、配線電極は、樹脂絶縁層上に配置され、かつ積層方向に沿った孔部が形成されている電極パッドを有し、その電極パッドが境界辺との間に隙間を形成することなく樹脂絶縁層上に配置されていることが好ましい。
【0035】
そして、本発明は、以下の(1)から(5)までの各工程を有する積層半導体基板の製造方法を提供する。
(1)半導体装置が形成されている処理前基板について、スクライブラインに沿った複数のスクライブ溝部を形成することによって、複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成されている複数のデバイス領域を形成するデバイス領域形成工程
(2)その複数のデバイス領域のそれぞれに形成されている半導体装置に接続され、かつデバイス領域からスクライブ溝部の内側に延出する複数の配線電極を、複数のデバイス領域それぞれについて、その各デバイス領域とスクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで、かつスクライブ溝部に、そのスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから延出させて形成することによって、電極付き基板を製造する基板製造工程
(3)電極付き基板を複数積層して積層ウェハを製造する積層工程
(4)積層ウェハについて、複数の電極付き基板が積層されている積層方向に重なった複数の電極付き基板のスクライブ溝部を貫通し、かつ配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現するようにして貫通孔を形成する貫通孔形成工程
(5)貫通孔に出現しているすべての配線電極に接する貫通電極を貫通孔を通って複数の電極付き基板をすべて貫通するように形成する貫通電極形成工程
【0036】
上記製造方法の場合、基板製造工程において、積層方向に沿った孔部が形成されている電極パッドを有する形状で配線電極を形成し、かつ電極パッドを境界辺との間に隙間を形成することなくスクライブ溝部に配置することが好ましい。
【0037】
また、上記製造方法の場合、基板製造工程において、デバイス領域における4つの境界辺のうちのL字状に接続された2本を配線電極の配置された有電極辺に設定し、その有電極辺以外の2本を配線電極の配置されない無電極辺に設定することが好ましい。
【0038】
さらに、上記製造方法の場合、デバイス領域形成工程において、積層半導体基板をスクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、電極パッドの境界辺から張り出す幅をパッド幅としたときに、スクライブ溝部の幅を切断幅とパッド幅とを加えた大きさ以下に設定することが好ましい。
【0039】
そして、本発明は、上記製造方法によって製造された積層半導体基板をそれぞれのスクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法を提供する。
【発明の効果】
【0040】
以上詳述したように、本発明によれば、積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法において、単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減することができる。
【図面の簡単な説明】
【0041】
【図1】本発明の第1の実施の形態に係る積層半導体ウェハの全体を示す斜視図である。
【図2】図1の積層半導体ウェハの要部を示す平面図である。
【図3】図2の3−3線断面図である。
【図4】図2の3−3線に沿った積層半導体ウェハの要部を示す断面図である。
【図5】本発明の第1の実施の形態に係る積層半導体ウェハにおける配線電極の配置パターンを模式的に示す平面図である。
【図6】本発明の実施の形態に係る積層チップパッケージの表側からみた斜視図である。
【図7】本発明の実施の形態に係る積層チップパッケージの裏側からみた斜視図である。
【図8】図6に示す積層チップパッケージの要部を示す一部省略した斜視図である。
【図9】図6の9−9線断面図である。
【図10】図1の積層半導体ウェハのメモリセルを中心に示した断面図である。
【図11】製造途中の積層半導体ウェハを示す図2と同様の平面図である。
【図12】図11の後続の積層半導体ウェハを示す図2と同様の平面図である。
【図13】図11の13−13線断面図である。
【図14】図12の14−14線断面図である。
【図15】図14の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図16】図15の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図17】図16の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図18】図17の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図19】図18の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図20】図19の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図21】図1の積層半導体ウェハに形成されている多数の配線電極のうちの半導体ウェハが積層されている方向に重なった配線電極の要部を示す斜視図である。
【図22】図1の積層半導体ウェハに形成されている多数の配線電極のうちの半導体ウェハが積層されている方向に重なった配線電極と貫通電極の要部を示す斜視図である。
【図23】図22の23−23線断面図である。
【図24】溝部および配線電極の要部を示す平面図である。
【図25】図24とは別の溝部および配線電極の要部を示す平面図である。
【図26】図25とは別の溝部および配線電極の要部を示す平面図である。
【図27】図25とは別の溝部および配線電極の要部を示す平面図である。
【図28】図25とは別の溝部および配線電極の要部を示す平面図である。
【図29】本発明に関連する溝部および配線電極の要部を示す平面図である。
【図30】本発明の第2の実施の形態に係る積層半導体ウェハにおける配線電極の配置パターンを模式的に示す平面図である。
【図31】変形例に係る積層半導体ウェハにおける配線電極の配置パターンを模式的に示す平面図である。
【図32】本発明の別の実施の形態に係る積層半導体ウェハの要部を示す平面図である。
【図33】図32の積層半導体ウェハを構成する半導体ウェハの要部を示す斜視図である。
【図34】本発明のさらに別の実施の形態に係る積層半導体ウェハの要部を示す平面図である。
【図35】図34の積層半導体ウェハを構成する半導体ウェハの要部を示す斜視図である。
【図36】従来の半導体ウェハの要部を示す平面図である。
【発明を実施するための形態】
【0042】
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第1の実施の形態
(積層半導体ウェハ100の構造)
まず、図1〜図5を参照して積層半導体ウェハ100の構造について説明する。積層半導体ウェハ100は、半導体ウェハ1を用いて製造される。積層半導体ウェハ100は、本発明の第1の実施の形態に係る積層半導体基板であって、半導体ウェハ1が複数積層されている。図1に示されている積層半導体ウェハ100では、8枚の半導体ウェハ1が積層されている。本発明の実施の形態に係る積層半導体基板では、複数の半導体基板が積層されていればよいため、半導体ウェハ1の積層数は8枚には限定されない。
【0043】
ここで、図1は積層半導体ウェハ100の全体を示す斜視図である。図2は積層半導体ウェハ100の要部を示す平面図である。また、図3は図2の3−3線断面図、図4は図2の3−3線に沿った積層半導体ウェハ100の要部を示す断面図である。図5は、積層半導体ウェハ100における後述する配線電極15の配置パターンを模式的に示す平面図である。
【0044】
半導体ウェハ1はシリコンウェハを用いて構成されている。半導体ウェハ1は図1に示すように、シリコンウェハの第1の表面1a(第1の表面1aの裏面側が第2の表面1b)にスクライブライン3A,3Bが形成されている。スクライブライン3A,3Bは第1の表面1aにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線状に形成されている。スクライブライン3Aとスクライブライン3Bとは直交している。
【0045】
そして、半導体ウェハ1は、第1の表面1aに溝部20,21が形成されている。溝部20,21はそれぞれスクライブライン3A,3Bに沿って形成されており、いずれも20〜60μm程度の深さおよび35〜45μm程度の幅を有している。隣接する溝部20,20および溝部21,21で囲まれた矩形状の領域に後述するデバイス領域10が形成されている。
【0046】
溝部20、21は、それぞれスクライブライン3A,3Bに沿って形成されているから、本発明におけるスクライブ溝部としての構成を備えている。また、溝部20、21は第1の表面1aから第2の表面1bにまで達する貫通溝部として形成されている。その溝部20、21の内側に後述する溝部内絶縁層22が隙間なく形成されている。
【0047】
また、図1において、溝部20は横方向に形成されているので、本発明の実施の形態に係る横溝部に対応している。溝部21は縦方向に形成されているので、本発明の実施の形態に係る縦溝部に対応している。半導体ウェハ1では、複数のスクライブ溝部が、複数の溝部20と複数の溝部21とが十字状に交差した格子状に形成されている。
【0048】
デバイス領域10は、半導体ウェハ1上に多数形成されている。図1、図2では複数の溝部21のうちの一つを溝部21Aとし、この溝部21Aを挟んで互いに隣り合う2つのデバイス領域10、10をデバイス領域10A,10Bとしている。
【0049】
そして、図3、図4に示すように、半導体ウェハ1はシリコンウェハによって構成されるシリコン基板30を有し、その上側部分にデバイス領域10が形成されている。デバイス領域10は図14等に示すように、表面にそれぞれ複数の接続パッド32が形成されており、接続パッド32以外の部分が保護絶縁層31によって被覆されている。
【0050】
保護絶縁層31はデバイス領域10を覆うように形成されている。保護絶縁層31は、二酸化シリコン(SiO2)等からなり、各接続パッド32の形成位置に接続用ホール31aが形成されている。接続用ホール31aは接続パッド32を露出させて後述する配線電極15を接続パッド32に接続するために形成されている。接続パッド32はデバイス領域10の半導体装置に接続されている(詳しくは図10参照)。
【0051】
各デバイス領域10は、ウェハプロセスを施すことによって第1の表面1aに形成されたメモリ部を有し、図2に詳しく示すように、配線電極15が複数形成されている。各デバイス領域10は、溝部20,21の双方に接している。なお、ウェハプロセスとは、シリコンウェハ等の半導体ウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
【0052】
そして、以上のような1枚の半導体ウェハ1をスクライブライン3A,3Bに沿って溝部20,21で切断した場合、溝部内絶縁層22で囲まれたデバイス領域10およびシリコン基板30を中心とするチップ状の半導体片が得られる。半導体ウェハ1において、デバイス領域10およびシリコン基板30を中心とする溝部内絶縁層22で囲まれた部分をチップ予定部ともいう。
【0053】
各デバイス領域10は半導体装置としてメモリ部の他、CPU,センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域10はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
【0054】
次に、溝部内絶縁層22について説明する。溝部内絶縁層22は溝部20、21の内側に形成されている。図2のうち、ドットを付した部分が溝部内絶縁層22の表面を示している。
【0055】
溝部内絶縁層22はエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂や、シリコンシリケートグラス(SOG)等からなる絶縁材を溝部20、21の内側に隙間なく充填することによって形成されている。本実施の形態では、溝部内絶縁層22の材料として樹脂を用いた場合を想定している。
【0056】
特に、溝部内絶縁層22は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部20,21に沿って半導体ウェハ1をダイシングソーで切断するときに、その切断を容易に行うことができる。
【0057】
また、溝部内絶縁層22が溝部20、21の内側に隙間なく形成されていることにより、各デバイス領域10の周囲全体が溝部内絶縁層22で囲まれている。溝部内絶縁層22は絶縁材で形成されており、この溝部内絶縁層22により、隣り合うデバイス領域10同士が電気的に絶縁されている。
【0058】
次に、配線電極15について、図2〜図5のほか、図21〜図23を参照して説明する。ここで、図21は、積層半導体ウェハ100に形成されている多数の配線電極15のうちの、半導体ウェハ1が積層されている方向(以下「積層方向」という)に重なった8つの配線電極15の要部を示す斜視図である。図22は同じく、8つの配線電極15と貫通電極17を示す斜視図である。図23は図22の23−23線断面図である。
【0059】
配線電極15は、図2に示すように、デバイス領域10A、10Bを含む各デバイス領域10の周囲に沿って複数形成されている。また、それぞれの一部がそれぞれ各デバイス領域10から溝部20、または溝部21の内側に延出して形成されている。さらに、配線電極15は、溝部20、または溝部21を挟んで隣り合うデバイス領域10のうちのいずれか一方だけから溝部20、または溝部21に延出している。例えば、デバイス領域10A、10Bの場合、配線電極15はデバイス領域10Aから溝部21(21A)に延出しているが、デバイス領域10Bからは溝部21(21A)に延出していない。デバイス領域10A、10Cの場合、配線電極15は、デバイス領域10Aから溝部20(20A)に延出しているが、デバイス領域10Cからは溝部20(20A)に延出していない。
【0060】
本実施の形態において、配線電極が、溝部を挟んで隣り合う2つのデバイス領域の一方だけから延出する構造を片側延出構造とすると、半導体ウェハ1では、すべての溝部20,21のうちの、2つのデバイス領域10に挟まれるすべての部分において、配線電極15が片側延出構造で形成されている。
【0061】
さらに、配線電極15は互いに接することなく所定間隔を隔て離反して形成されている。また、各配線電極15は電気的に絶縁されている。
【0062】
そして、複数の配線電極15は、各デバイス領域10の周囲に部分配置パターンで配置されている。部分配置パターンとは、各デバイス領域10の4つの境界辺のうちの一部だけに沿って配線電極15が配置されるパターンを意味し、例えば図5に示すようなパターンである。各デバイス領域10は図5に示すように、4つの境界辺10X、10X、10Y、10Yを有しているが、その一部である境界辺10X、10Xだけに沿って配線電極15が配置されている。
【0063】
境界辺とは、デバイス領域と溝部との境目に相当する部分である。境界辺10X、10Yは、デバイス領域10と、溝部20,21との境目に相当している。そのデバイス領域10が矩形状に形成されているので、各デバイス領域10に4つの境界辺10X、10X、10Y、10Yが存在している。図5において、デバイス領域10を囲む太線が境界辺10Xを示し、デバイス領域10を囲む細線が境界辺10Yを示している。そして、境界辺10Xは配線電極15が配置されているので有電極辺に相当している。境界辺10Yは配線電極15が配置されていないので無電極辺に相当している。つまり、積層半導体ウェハ100(半導体ウェハ1も同様)では、境界辺10Xが有電極辺に設定され、境界辺10Yが無電極辺に設定されている。
【0064】
また、境界辺10X、10Xは、4つの境界辺のうちのL字状に接続された2本に相当している。境界辺10Y、10Yは、境界辺10X、10X以外の2本に相当している。積層半導体ウェハ100(半導体ウェハ1も同様)では、配線電極15がデバイス領域10の周囲にL字状に並んで配置されているので、配線電極15がL字状パターンで配置されている。積層半導体ウェハ100(半導体ウェハ1も同様)では、部分配置パターンがL字状パターンになっている。
【0065】
そして、配線電極15がデバイス領域10から溝部20,21に延出する方向を延出方向としたときに、積層半導体ウェハ100(半導体ウェハ1も同様)では、その延出方向および部分配置パターンが複数のデバイス領域10のすべてについて共通している。
【0066】
図5に示すように、配線電極15は、デバイス領域10から溝部21に対して右向きの延出方向d1で延出し、デバイス領域10から溝部20に対して下向きの延出方向d2で延出している。そして、これら延出方向d1、d2はすべてのデバイス領域10において共通している。配線電極15のこのようなL字状パターンは、すべてのデバイス領域10において共通している。
【0067】
一方、配線電極15は、Cu、Au等の導電性の材料で形成されている。配線電極15は、図2に示したように、電極パッド15aと、ライン状端子部15bとを有している。そして、ライン状端子部15bの溝部21Aの内側に最も延出している部分が先端部15cであって、それに電極パッド15aが接続されている。
【0068】
電極パッド15aは矩形状である。また、溝部21Aの長さ方向(図2では、上下方向)に沿った幅がライン状端子部15bよりも広く形成されている。電極パッド15aの表側の面は平坦である。側面も平坦である。
【0069】
電極パッド15aは後述する延出端部15ccを有している。図21に示す延出端部15ccの外側の側面部分が最も溝部21Aの内側に延出している部分である。この部分の外側の側面部分は最端部としての構成を備えている。
【0070】
そして、図21に詳しく示すように電極パッド15aは中央に孔部25が形成されている。孔部25は半導体ウェハ1の厚さ方向、すなわち積層方向に沿って電極パッド15aの表側から裏側まで貫通している。電極パッド15aは延出端部15ccの他に基部15aaと、2つの交差部15bbとを有している。基部15aaと、2つの交差部15bbおよび延出端部15ccとが孔部25の周囲を取り囲んでいる。そのため、電極パッド15aは矩形環状に形成されている。
【0071】
基部15aaはライン状端子部15bに接続されるライン状端子部15bよりも幅広の部分である。2つの交差部15bbは基部15aaにつながり、基部15aaから基部15aaと交差する方向に伸びる部分である。延出端部15ccは2つの交差部15bbにつながり、電極パッド15aの中で最も延出している部分である。そして、基部15aa、2つの交差部15bbおよび延出端部15ccの孔部25に臨む内側の側面がそれぞれ内側面15aai,2つの15bbiおよび15cciである。これらの内側面はそのすべての部分が後述する貫通孔35に出現している。
【0072】
ライン状端子部15bは電極パッド15aから接続パッド32につながるライン状部分である。
【0073】
そして、積層半導体ウェハ100は、以上のような半導体ウェハ1を絶縁性の接着剤で張り合わせて積層した構造を有している。図3に示すように、積層半導体ウェハ100では、8枚の同じ半導体ウェハ1A,1B,1C,1D・・・1Hが積層されている。ただし、図3では、各半導体ウェハ1E〜1Gの図示を省略している。
【0074】
積層半導体ウェハ100は、積層チップ領域40A,40Bを有している。積層チップ領域40A,40Bは、それぞれ半導体ウェハ1A〜1Hのうちの積層方向に沿って重なった8つのデバイス領域10A,10Bを含んでいる。積層チップ領域40A,40Bは、溝部内絶縁層22および後述する接着層33によって互いに絶縁されており、それぞれ別々の後述する積層チップパッケージ200となる領域である。溝部20,21に沿って積層半導体ウェハ100を切断したときに、積層チップ領域40A,40Bが分離され、複数の積層チップパッケージ200が得られる(詳しくは後述する)。
【0075】
そして、積層半導体ウェハ100には、図3に詳しく示すように、貫通孔35が形成されている。貫通孔35は各電極パッド15aについて形成されているため、積層半導体ウェハ100には、複数の貫通孔35が形成されている。各貫通孔35の内側に貫通電極17が1本ずつ形成されている。また、積層半導体ウェハ100の半導体ウェハ1H側に電極パッド27が形成されている。電極パッド27はそれぞれ各貫通電極17に接続されている。
【0076】
半導体ウェハ1A〜1Hは、いずれも同じデバイス領域10A、10B、溝部内絶縁層22、配線電極15等を有している。積層半導体ウェハ100を積層方向に見ると各貫通孔35に沿って8つの電極パッド15aが並んでいる。貫通孔35と電極パッド15aとの関係を図示すると、例えば図21に示すようになっている。
【0077】
そして、各貫通孔35に沿った8つの配線電極15は半導体ウェハ1A〜1Hそれぞれの中での位置が共通している。例えば、半導体ウェハ1A,1B,1C,1D・・・1Hそれぞれの配線電極15Aはいずれもデバイス領域10Aに形成され、しかも角部10Adとの位置関係が同じ位置に形成されている。これらの電極パッド15aが貫通孔35に沿って一直線状に並んでいる。
【0078】
ここで、半導体ウェハ1A〜1Hそれぞれの配線電極15の中で位置が共通している配線電極15を共通配線電極とする。積層半導体ウェハ100では、共通配線電極が積層方向に沿って直線状に並んでいる。例えば半導体ウェハ1A,1B,1C,1D・・・1Hそれぞれの合計8つの配線電極15Aが共通配線電極である。配線電極15Aという同じ配線電極15によって図21に示す積層電極群55が構成されている。積層電極群55は、積層方向に重なった複数の配線電極15によって構成される。
【0079】
貫通孔35は積層電極群55を構成している8つの配線電極15について、それぞれの電極パッド15aに形成されている孔部25を積層方向に沿ってすべてつなぐ一直線状に形成されている。また、貫通孔35は、図3に示すように、各半導体ウェハ1A〜1Hの溝部20、21、溝部内絶縁層22および接着層33を貫通している。これは、電極パッド15aが溝部20,21の内側に延出し、その内側に溝部内絶縁層22が形成され、さらに半導体ウェハ1A〜1Hの間に接着層33が形成されていることに起因している。
【0080】
貫通孔35には、積層電極群55を構成する8つの電極パッド15aの孔部25に臨む内側面の全体が出現している。すなわち、図21に示すように貫通孔35には、各電極パッド15aの内側面15aai,2つの内側面15bbiおよび内側面15cciすべての部分の全体が出現している。そして、このような貫通孔35の内側にそれぞれ貫通電極17が形成されている。そのため、図22,図23に示すように、積層電極群55を構成する8つの電極パッド15aすべてについて、孔部25に臨む前述した内側面の全体がそれぞれ貫通電極17の周側面に直に接している。
【0081】
貫通電極17は貫通孔35の内側を通って半導体ウェハ1A〜1Hをすべて貫通している。また、貫通電極17はまっすぐな1本の棒状に形成されている。貫通電極17はつなぎ目のない1本の導体である。図2における網目を付した矩形状の部分が貫通電極17の表面を示している。貫通電極17はCu,Au等の金属部材によって形成されている。貫通電極17は貫通孔35に出現している8つの電極パッド15aに直に接している。前述したように、貫通孔35には、それぞれ8つの電極パッド15aの内側面の全体が出現しているので、貫通電極17はそれぞれ8つの電極パッド15aの内側面の全体に接している。
【0082】
一方、デバイス領域10のメモリ部には半導体装置としてのメモリセル41が多数形成されている。メモリセル41は図10に示すような構造を有している。図10は、積層半導体ウェハ100のメモリセル41を中心に示した断面図である。
【0083】
メモリセル41は接続パッド32を介して配線電極15が接続されている。メモリセル41は半導体ウェハ1を構成しているN型基板71の表面上に形成されている。図10では、接着層33を介して2つのメモリセル41が積層されている。接着層33は半導体ウェハ1を接着するときに用いた接着材で構成されている。
【0084】
各メモリセル41は、フラッシュメモリを構成していて、N型基板71の表面上に形成されたP型ウェル72上に形成されている。メモリセル41は、ソース73Aおよびドレイン73Bと、絶縁層77B、絶縁膜81、浮遊ゲート82、絶縁膜83および制御ゲート84とを有している。さらに、メモリセル41はソース電極74と、ドレイン電極76Aと、ゲート電極75とを有している。
【0085】
ソース73Aおよびドレイン73BはいずれもN型領域であり、それぞれソース電極74と、ドレイン電極76Aが接続されている。絶縁層77Bは、接続パッド32をそれぞれソース電極74、ドレイン電極76Aに接続するためのコンタクトホールが形成されている。ソース電極74、ゲート電極75、ドレイン電極76Aはそれぞれ対応するコンタクトホールを介してソース73A、制御ゲート84、ドレイン73Bに接続されている。
【0086】
(積層半導体ウェハ100の作用効果)
以上のように、積層半導体ウェハ100では、複数の配線電極15が各デバイス領域10の周囲に部分配置パターンで配置されている。そのため、各デバイス領域10において、その周囲に配線電極15が配置される部分と、配線電極15が配置されない部分とが存在している。また、すべての溝部20,21のうちの、2つのデバイス領域10に挟まれるすべての部分において、配線電極15が片側延出構造で形成されている。そのため、積層半導体ウェハ100(半導体ウェハ1も同様)では、溝部20や溝部21の内側に、配線電極15を幅方向に沿って2つ横並びで配置し得るだけのスペースを確保する必要がない。そのため、2つの配線電極15が幅方向に沿って横並びで配置される場合に比べて溝部20、溝部21の幅を狭めることができる。
【0087】
前述した従来の半導体基板300のように、溝部303A,303Bの両側から貫通電極305,305が延出されるときは、貫通電極305、305が溝部303A,303Bの幅方向に沿って並ぶよう、溝部303A,303Bの幅を2つの貫通電極305が納まる大きさで確保しなければならない。しかも、溝部303A,303Bをダイシングソーで切断したときに、貫通電極305、305が切断されずに残るようにしなければならない。そのため、溝部303A,303Bをある程度の大きさで確保しなければならず、溝部303A,303Bの幅を狭めることが困難であった。
【0088】
これに対し、積層半導体ウェハ100(半導体ウェハ1も同様)のように、すべての溝部20,21のうちの、2つのデバイス領域10に挟まれるすべての部分において、配線電極15が片側延出構造で形成されていると、すべての溝部20および溝部21の幅を、配線電極15が幅方向に沿って1つ並ぶ大きさで確保すれば済むようになる。そのため、すべての溝部20および溝部21の幅を狭めることが可能になる。
【0089】
すべての溝部20および溝部21の幅が狭まると、それに伴い、半導体ウェハ1の中でデバイス領域10に割り当て得る部分が増えるため、1枚の半導体ウェハ1上に形成し得るデバイス領域10の個数を増やすことができる。そのため、1枚の半導体基板から取り出せる半導体チップの個数を増やすことができる。1枚の半導体基板から取り出せる半導体チップの個数が増えると、単位時間あたりに製造できる積層チップパッケージの個数を増やせるようになるため、積層チップパッケージの製造コストを低減することができる。
【0090】
複数の溝部20および溝部21のすべてではなく、一部だけにおいて、配線電極15が片側延出構造で形成されていてもよい。この場合も、溝部20および溝部21の幅が狭まったことに伴い、1枚の半導体ウェハ1上に形成し得るデバイス領域10の個数を増やすことができる。しかし、すべての溝部20および溝部21において、配線電極15が片側延出構造で形成されていた方がデバイス領域10をより多く形成できるので、好適である。
【0091】
しかも、積層半導体ウェハ100および半導体ウェハ1では、複数のデバイス領域10のすべてについて、配線電極15の部分配置パターンと延出方向とが共通している。そのため、各デバイス領域10について、それぞれの周囲の同じ場所に同じ向きで配線電極15が延出している。配線電極15が片側配線構造で配置されていても、その延出方向が統一されていない場合は、例えば1本の溝部20の中に、左向きに延出する配線電極15と、右向きに延出する配線電極15とが混在することになる。このような場合は、溝部20の幅を2つの配線電極15が並ぶ大きさで確保する必要があり、溝部20の幅を狭めることは困難である。しかしながら、半導体ウェハ1では、すべての溝部20,21において、配線電極15が同じ向きで延出しているため、溝部20の幅を狭めることができる。
【0092】
また、積層半導体ウェハ100(半導体ウェハ1も同様)のように、すべてのデバイス領域10について、配線電極15の部分配置パターンを同じL字状パターンにすることによって、配線電極15の部分配置パターンと延出方向とを共通にすることができる。
【0093】
一方、積層半導体ウェハ100では、デバイス領域10A、10Bは周囲全体が溝部内絶縁層22によって囲まれ互いに絶縁されている。そして、積層方向に沿って重なった8つのデバイス領域10A,10Bによって積層チップ領域40A,40Bが形成されている。積層チップ領域40A,40Bにおいて、それぞれに含まれる8つのデバイス領域10が配線電極15および貫通電極17によって接続されている。
【0094】
積層半導体ウェハ100は、以上のような構成を有するため、積層チップ領域40A,40Bを切断して物理的に分離することなく、半導体ウェア1が複数積層されたウェハ構造のまま、個々の積層チップパッケージごとのパッケージ検査を行うことができる。
【0095】
つまり、電極パッド15にプローブを接触させれば積層チップ領域40Aだけを対象としたパッケージ検査を行える。積層チップ領域40A,40Bは、それぞれ別々の積層チップパッケージ200となる領域であり、積層半導体ウェハ100でも、そのそれぞれについてパッケージ検査が行える。そのため、積層半導体ウェハ100では、個々の積層チップパッケージ全体を対象としたパッケージ検査がウェハ構造のまま行える。
【0096】
したがって、積層半導体ウェハ100は個々の積層チップパッケージ全体を対象としたパッケージ検査を行いやすい構造を有している。積層半導体ウェハ100は積層チップパッケージが完成する前のウェハテストの段階でも、パッケージ検査を行える。したがって、積層半導体ウェハ100を用いることによって、積層チップパッケージの製造に要する検査工程全体の効率化を図ることが可能となり、製造時間を短縮できる。よって、積層半導体ウェハ100は、製造時間の短縮によって単位時間あたりに製造できる積層チップパッケージの個数を増やせる構造を有している。
【0097】
また、積層チップ領域40A,40Bには、配線電極15や貫通電極17といった積層チップパッケージ200を構成するための一通りの配線が含まれている。そのため、積層半導体ウェハ100では、各配線の接続部分に発生し得る接触抵抗を反映させたパッケージ検査を行うことができる。
【0098】
さらに、積層半導体ウェハ100は貫通孔35が形成されている。貫通孔35は積層電極群55を形成している配線電極15の孔部25をすべてつなぐ直線状に形成されているからとても形成しやすい。貫通孔35が直線状に形成されているから、貫通電極17が1本の棒状導体となり、したがってこれらも形成しやすい。また、貫通電極17はそれぞれ貫通孔35の中を貫くつなぎ目のない1本の棒状導体となるから、半導体ウェハ同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。
【0099】
そして、貫通孔35は積層電極群55を構成しているすべての配線電極15(詳しくは電極パッド15aの内側面)が出現している。そのため、その内側全体をCu,Au等の金属で満たすことによって、積層電極群55を構成するすべての配線電極15に接続される形で貫通電極17が得られる。したがって、積層半導体ウェハ100を製造するさい、積層電極群55を構成する8個の配線電極15すべてに対し、貫通電極17を簡単に接続することができる。
【0100】
また、8枚の半導体ウェハ1A〜1Hが積層されていながら貫通孔35の中を貫く1本の導体を形成すれば貫通電極17が完成するので、貫通電極を形成する工程を個々の半導体ウェハごとに繰り返す必要がない。そのため、積層半導体ウェハ100では、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ100は、いっそうの製造時間の短縮により、単位時間あたりに製造できる積層チップパッケージの個数をより増やせる構造を有している。
【0101】
さらに、貫通電極17はつなぎ目のない1本の棒状導体であるから、半導体ウェハ100ごとの貫通電極によって各デバイス領域10をつないでいる場合に比べて接触抵抗が少なくなっている。
【0102】
一方、貫通孔35はそれぞれ電極パッド15aの孔部25と、溝部内絶縁層22および接着層33とを貫通している。孔部25の中には接着層33の一部が入り込んでいる。そのため、貫通孔35は樹脂層だけを貫く孔を形成することによって完成させることができる(詳しくは後述する)。貫通孔35を形成するためにシリコン基板30を貫く孔を形成する必要がない。樹脂層はシリコン基板に比べて柔軟である。樹脂層だけを貫く孔を形成すれば貫通孔35が完成するから貫通孔35の形成はレーザ加工等によって簡単に行える。貫通孔35の形成は手間がかからず、その形成に要する時間も短縮できる。したがって、積層半導体ウェハ100は、よりいっそう製造時間を短縮でき、単位時間あたりに製造できる個数をよりいっそう増やすことが可能な構造を有している。
【0103】
また、電極パッド15aの孔部25に臨む内側面が内側面15aai、2つの内側面15bbiおよび内側面15cciの4つであり、これらすべての全体に貫通電極17の周側面が直に接している。そのため、電極パッド15aと貫通電極17との接触面積が広く確保されている。また、貫通電極17の周側面の全方向に電極パッド15aが接する形になっているから、周側面の一部の方向に接する場合よりも電流の流れがスムーズになっている。
【0104】
さらに、貫通孔35が電極パッド15aの孔部25に沿って形成されているから、孔部25を積層方向に沿って延長したときの延長線上の孔部を貫通孔35とすることができる。このような貫通孔35は形成しやすいため、貫通孔35の形成に要する時間をより短縮することができる。
【0105】
貫通孔35は、積層電極群55を構成する8つの配線電極15を貫いている。積層電極群55は、共通配線電極によって構成されている。そのため、貫通孔35は、半導体ウェハ1A〜1Hの8つの電極パッド15aを最短距離で結べる構造を有している。したがって、貫通孔35を形成するのに手間がかからず、形成に要する時間を短縮することもできる。また、貫通電極17はまっすぐな1本の棒状であるから、必要最小限の長さで8つの電極パッド15aを接続している。よって、貫通電極17の形成に要するCu,Au等の金属を節約することもできる。
【0106】
一方、前述した積層電極群55は、半導体ウェハ1A〜1H8枚すべてが配線電極15Aという同じ共通配線電極によって構成されている。本発明に係る積層電極群は、複数種類の共通配線電極によって構成されていてもよい。例えば、半導体ウェハ1A〜1Dの4枚と、半導体ウェハ1E〜1Hの4枚とで共通配線電極が異なっていてもよい。例えば、前者は配線電極15A、後者は配線電極15Aのとなりの配線電極15とし、これら8つの配線電極15によって積層電極群が構成されていてもよい。こうすると、半導体ウェハ1Dと半導体ウェハ1Eとの間で別の電極が必要になるが、それでも、半導体ウェハ1A〜1H8枚すべてを接続することは可能である。
【0107】
そして、以上の積層半導体ウェハ100では、8枚の半導体ウェハ1A〜1Hが積層されている。この積層半導体ウェハ100をユニット積層基板とし、そのユニット積層基板を複数積層することによって、積層半導体ウェハとしてもよい。例えば、2つのユニット積層基板を積層した積層半導体ウェハでは、16枚の半導体ウェハが積層される。3つのユニット積層基板では24枚の半導体ウェハが積層される。よって、積層半導体ウェハにおける半導体ウェハの積層数は8の倍数となる。
【0108】
また、4枚の半導体ウェハ1A〜1Dが積層されている積層半導体ウェハをユニット積層基板とし、これを複数積層することによって、積層半導体ウェハとしてもよい。この場合、積層半導体ウェハにおける半導体ウェハの積層数は4の倍数となる。
【0109】
積層半導体ウェハ100を以上のようなユニット構造にすると、積層チップパッケージで必要とされるメモリの容量に応じたユニット数を簡易に割り出すことができる。また、ユニット積層基板の積層数を変えるだけで簡単に積層チップパッケージにおけるメモリの容量を変更することもできる。例えば、1ユニットが64GBになるようにしておけば、ユニットの積層数を変えるだけで簡単に128GB、256GBのメモリを実現することができる。なお、8の倍数はすべて4の倍数であるため、4枚の半導体ウェハ1A〜1Dを積層することによって、ユニット積層基板とすることが好ましい。
【0110】
(積層半導体ウェハ100の製造方法)
続いて以上のような構成を有する積層半導体ウェハ100の製造方法について、前述した図1〜図5、図21〜図23に加えて、図11〜図20を参照して説明する。ここで、図11は製造途中の積層半導体ウェハを示す図2と同様の平面図である。図12は図11の後続の積層半導体ウェハを示す図2と同様の平面図である。図13は図11の13−13線断面図である。図14は図12の14−14線断面図である。また、図15は図14の後続の積層半導体ウェハを示す図13と同様の断面図である。さらに、図16〜図20はそれぞれ順次後続の積層半導体ウェハを示す図12と同様の断面図である。
【0111】
積層半導体ウェハ100を製造するときは、まず、デバイス領域形成工程を実行する。デバイス領域形成工程では、ウェハプロセスを施すことによって、デバイス領域10にメモリ部と複数の接続パッド32が形成されているウェハ(処理前ウェハ)を準備する。そして、処理前ウェハについて、図13に示すように、第1の表面1a上に保護絶縁層31を形成する。
【0112】
次に、スクライブライン3A,3Bに沿って溝部20,21をそれぞれ複数本ずつ形成する。図11では、溝部20,21が1本ずつ示されているが、溝部20,21は複数本ずつ形成する。なお、溝部20,21はダイシングソーによって形成することができるが、反応性イオンエッチング等のエッチングによって形成してもよい。溝部20,21をそれぞれ複数本ずつ形成することによって、処理前ウェハに複数のデバイス領域10が形成される。
【0113】
続いて、絶縁層形成工程を行う。この絶縁層形成工程では、処理前ウェハの第1の表面1a全体に例えばエポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を塗布する。すると、塗布した樹脂が処理前ウェハの表面全体に行き渡り、しかも溝部20,21の中に入り込む。続いて、処理前ウェハの表面を研磨して平坦化すると、図12、図14に示したように、溝部20,21の内側に溝部内絶縁層22が形成される。塗布した樹脂のうちの溝部20,21の内側に入り込んだ部分が溝部内絶縁層22となる。
【0114】
次いで、図14に示すように、保護絶縁層31にコンタクトホール31aを形成して接続パッド32を露出させる。
【0115】
その後、基板製造工程を実行する。基板製造工程では、各デバイス領域10に複数個の配線電極15を形成することによって、電極付き基板11を製造する。この場合、各配線電極15は、すべてのデバイス領域10につき、前述した部分配置パターンで、かつ片側延出構造で形成する。この場合、基板製造工程では、図5に示したように、すべてのデバイス領域10について、複数個の配線電極15を同じL字状パターンで、しかも、延出方向を共通にして形成することが好ましい。
【0116】
そして、配線電極15は孔部25が形成された電極パッド15aを有する形状で形成する。孔部25は電極パッド15aを貫通しているため、図12に示すように孔部25の内側に溝部内絶縁層22の表面が露出している(孔部25の内側にドットが示されている)。なお、配線電極15は、例えば以下のような手順で形成することができる。
【0117】
まず、溝部内絶縁層22、保護絶縁層31の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム(図示せず)を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極15の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極15を形成することができる。
【0118】
続いて、積層工程を実行する。積層工程では、前述した手順によって製造した電極付き基板11を複数枚積層することによって後述する積層ウェハ90を製造する。
【0119】
まず、図15に示すように、電極付き基板11の第1の表面1aに絶縁性の接着材を塗布して電極付き基板11を台座34に固定する。図15では、このとき塗布した接着材からなる接着層33が示されている。電極付き基板11は後述する積層ウェハ90の最も上位に配置される最上位基板として用いられる。台座34は電極付き基板11をサポートするための部材であって、図15ではガラス板を用いている。接着材を塗布したことによって、第1の表面1a側に接着層33が形成されるが、これは孔部25の内側にも形成される。
【0120】
続いて、電極付き基板11の第2の表面1bを溝部20,21が出現するまで研摩して図15に示すように電極付き基板11の厚さを薄くする。すると、孔部25の真下に溝部内絶縁層22だけが配置される格好になる。つまり、第2の表面1bを溝部20,21が出現するまで研摩したことによって、溝部20,21の下にあったシリコン基板30がなくなり、溝部21が貫通溝部となっている。そのため、孔部25の内側の積層方向に沿った延長線上に樹脂だけが配置されることになる。なお、以下の説明では、台座34が固定されている電極付き基板11を電極付き基板11Aとしている。
【0121】
次に、図16に示すように別の電極付き基板11Bを電極付き基板11Aの第2の表面1b側に接着材を用いて接着する。このとき、電極付き基板11Aと電極付き基板11Bについて、双方の溝部20,21の位置、配線電極15の位置が揃うように位置合わせ行う。それから電極付き基板11Bの第2の表面1bを溝部20,21が出現するまで研摩する。
【0122】
さらに、図17に示すように別の電極付き基板11C,電極付き基板11Dを用意する。そして、電極付き基板11C,11Dのそれぞれについて、積層体の第2の表面1b側に接着してから研磨する工程(接着・研磨工程)を実行する。
【0123】
図18に示すように、引き続き別の3枚の電極付き基板11(図18〜図20では、図示を省略している)について接着・研磨工程を繰り返し実行する。そして、最後に電極付き基板11Hについて接着・研磨工程を実行する。すると、接着・研磨工程が合計8枚の電極付き基板11について実行されることとなる。
【0124】
その後、電極付き基板11Aについて、台座34および接着層33を除去すると図19に示すような積層ウェハ90が製造される。積層ウェハ90は電極付き基板11Aが最も上位に配置されて、その下位に7枚の電極付き基板11が重なり、全部で8枚の電極付き基板11が積層されている。この積層ウェハ90は、台座34および接着層33が除去されているため、電極付き基板11Aの配線電極15が凸状に出現している。
【0125】
次いで、貫通孔形成工程を実行する。貫通孔形成工程では、前述した手順によって製造した積層ウェハ90について、図19に示すように貫通孔35を形成する。貫通孔35は、電極付き基板11の積層されている方向(積層方向)に重なった複数(8枚)の電極付き基板11すべての溝部20,21と、孔部25、溝部内絶縁層22および接着層33を貫通し、さらに、積層方向に重なった8つすべての配線電極15における電極パッド15aの内側面全体が出現するようにして形成する。
【0126】
貫通孔35は、例えばレーザ加工によって形成することができる。レーザ加工では、レーザ光をごく微小面積に集光した上で、各配線電極15の孔部25に照射する。すると、照射するレーザ光のエネルギーにより、孔部25に沿ってその延長線上の溝部内絶縁層22および接着層33が溶融等し、レーザ光が照射された領域から溝部内絶縁層22等を積層方向に沿って貫く貫通孔35が形成される。貫通孔35を形成するためには、各孔部25にだけレーザ光を照射する必要があるが、レーザ加工は加工領域が非常に微細になるため貫通孔35を形成するのに好適である。この場合、レーザ加工では、CO2レーザ(炭酸ガスレーザ)やTHG(Third Harmonic Generation)レーザ)を用いることができる。特にTHGレーザは、ポリイミド等の樹脂の加工に適しており、貫通孔35を微細に形成するのに適している。
【0127】
また、レーザ加工のほか、例えば、酸素プラズマを用いたRIE(反応性イオンエッチング; Reactive Ion Etching)や、IBE(イオンビームエッチング)を適用することによって貫通孔35を形成してもよい。
【0128】
続いて、貫通電極形成工程を実行する。貫通電極形成工程では、前述した手順によって形成した各貫通孔35の内側に図20に示すように貫通電極17を形成する。貫通電極17は、それぞれ貫通孔35に出現しているすべての配線電極15における電極パッド15aの内側面全体に接し、しかも貫通孔35を通って8枚の電極付き基板11をすべて貫通する1本の棒状に形成する。
【0129】
貫通電極17は例えば次のようにして形成することができる。図20に示すように、積層ウェハ90における電極付き基板11Hについて、樹脂製の保持板37を用いてシード層38を第2の表面1bに形成する。シード層38はCu等の金属からなり、めっき層の形成に用いられる。
【0130】
次に、シード層38に通電し、電気めっきを行う。すると、シード層38の表面からめっき膜が成長し、貫通孔35の内側がめっき膜で埋め尽くされる。こうして、貫通孔35の内側に貫通電極17が形成される。貫通孔35をめっき膜が埋め尽くすことによって貫通電極17が形成されるので、貫通孔35に出現しているすべての配線電極15に貫通電極17が接するようになる。貫通電極17を形成することにより、積層方向に重なったデバイス領域10が接続される。
【0131】
その後、積層ウェハ90における電極付き基板11Hの第2の表面1bに電極パッド27を形成すると、積層半導体ウェハ100が製造される。
【0132】
(積層チップパッケージの構造)
以上のような構成を有する積層半導体ウェハ100を用いることによって、積層チップパッケージ200を製造することができる。積層チップパッケージ200の構造について図6〜図9を参照して説明すると、次のとおりである。ここで、図6は積層チップパッケージ200の表側からみた斜視図、図7は同じく裏側からみた斜視図である。図8は積層チップパッケージ200の要部を示す一部省略した斜視図、図9は図6の9−9線断面図である。
【0133】
積層チップパッケージ200は前述した積層半導体ウェハ100における積層チップ領域40A、40Bから製造されている。積層チップパッケージ200は8枚の半導体チップ201(201A,201B,201C,201D,201E,201F,201G,201H)が積層された構造を有している。積層チップパッケージ200は、最も上位に表層チップとしての半導体チップ201Aが積層されている。その下位に7枚の半導体チップ201B〜201Hが積層されている。各半導体チップ201A〜201Hは接着層33によって互いに接着されている。
【0134】
また、積層チップパッケージ200は積層チップ領域40A、40Bから製造されているので、表側に複数の配線電極15が形成されている。裏側には複数の電極パッド27が形成されている。積層チップパッケージ200は周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層としての溝部内絶縁層22を有している。積層チップパッケージ200の周方向全体が溝部内絶縁層22で覆われている。
【0135】
複数の配線電極15は、半導体ウェハ1と同じL字状パターンで配置されている。そのため、半導体ウェハ1と同様、4つの境界辺10X、10X、10Y、10YのうちのL字状に接続された10X、10Xが有電極辺に設定され、10Y、10Yが無電極辺に設定されている。また、複数の電極パッド27が半導体チップ201Hの裏面において、各配線電極15に応じた位置に形成されている。そのため、複数の電極パッド27も、半導体ウェハ1と同じL字状パターンで配置されている。
【0136】
そして、積層チップパッケージ200は複数の貫通孔35が形成され、各貫通孔35に貫通電極17が形成されている。各貫通孔35は、半導体チップ201A〜201Hの積層電極群55を構成する8つの配線電極15と、溝部内絶縁層22及び接着層33を貫通している。貫通電極17は貫通孔35を通る1本の棒状導体であり、積層電極群55を構成する8つの配線電極15の電極パッド15aに直に接している。
【0137】
そして、積層チップパッケージ200は、半導体ウェハ1のメモリ部を変更することにより、64GB(ギガバイト)、128GB、256GBといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ200は、半導体チップが8枚積層されているが、複数の半導体チップが積層されていればよく、半導体チップの積層数は8枚には限定されない。
【0138】
以上の構成を有する積層チップパッケージ200は、積層半導体ウェハ100を用いて製造することができるから、従来の半導体装置300よりも1つの積層半導体ウェハ100からより多く製造することができる。そのため、積層チップパッケージ200は、短い時間により多く製造することができる。したがって、積層チップパッケージ200は、その製造コストを低減することができる。
【0139】
また、積層チップパッケージ200は、積層半導体ウェハ100と同様に貫通電極17を有しているから、半導体チップ201同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。さらに、貫通電極17によって各半導体チップ201がすべて接続されている。貫通電極17はつなぎ目のない1本の棒状導体であるから半導体チップ201ごとの配線によって各半導体ウェハ100をつないでいる場合に比べて接触抵抗が少なくなっている。また、電極パッド15aの孔部25に臨む内側面全体に貫通電極17の周側面が接しているから、電極パッド15aと貫通電極17との接触面積が広く確保され、電流の流れがスムーズになっている。
【0140】
(積層チップパッケージの製造方法)
続いて、積層チップパッケージの製造方法について説明する。以上のような構成を備えた積層チップパッケージ200は、前述した積層半導体ウェハ100を用いて製造することができる。この場合、積層半導体ウェハ100をダイシングソーを用いてスクライブライン3A,3Bに沿って切断すると、積層チップ領域40A,40B等の各積層チップ領域がブロック状に分割される。分割されたブロック状の各部分が積層チップパッケージ200となる。
【0141】
ここで、積層半導体ウェハ100を切断するときは、図示しない切断部材であるブレードが溝部21、溝部20に沿うようにする。この場合、ブレードが電極パッド15aに接触しないようにすることが好ましい。こうすることにより、積層チップパッケージ200を全周絶縁構造にすることができる。全周絶縁構造とは、周方向全体が溝部内絶縁層22等の絶縁材によって覆われた構造を意味している。
【0142】
この全周絶縁構造にするためには、できるだけ、溝部21、溝部20の幅を太くする方がよい。しかし、そうすると、1枚の半導体ウェハ1上に形成し得るデバイス領域10の個数が少なくなるおそれがある。そのため、溝部21の幅(溝部20も同様)と、電極パッド15aの形成位置を次のようにすることが好ましい。
【0143】
まず、図24に示すように、前述した配線電極15のように、電極パッド15aを境界辺10Xから距離Wdだけ離して形成するときは、溝部21の幅(この幅を溝幅ともいう)W10から、Wdと電極パッド15aの張り出し幅(パッド幅)WXとの和を引いた大きさが無電極幅W1となる。すなわち、W1=W10−(Wd+WX)となる。Wdは、電極パッド15aと境界辺10Xとの距離であるが、この場合のWdは0よりも大きい(Wd>0)。
【0144】
この無電極幅W1がブレードの幅WBよりも大きいときは、全周絶縁構造の積層チップパッケージ200が得られる。WXは、基部15aaの幅Wb(約5μm)と、孔部25の幅Wa(約5μm)と、延出端部15ccの幅Wc(約5μm)との和であるから、約15μm程度である。また、ブレードの幅WBは25μmから30μmである。これは本発明の実施の形態に係る切断幅に相当している。図24のように、電極パッド15aをWd>0で形成する場合、溝幅W10は、少なくとも40μm(=15μm+25μm)+Wdとなり、40μmよりも大きくする必要がある。
【0145】
しかし、図25に示すように、Wdを0にした場合、溝部21の幅W11がWdの分だけ小さくなる。そのため、電極パッド15aは、Wdを0にし得る位置に形成することが好ましい。すなわち、電極パッド15aを境界辺10Xとの間に隙間を形成することなく溝部20,21に配置することが好ましい。こうすることで、幅W11が40μm程度になり、図24の場合よりも小さくすることができる。
【0146】
さらに、無電極幅W1がブレードの幅WBよりも小さくなるようにすれば、溝幅W11をより小さくすることができる。例えば、ブレードによるカットゾーン(図25の斜線部分)の端部が、延出端部15ccと交差部15bbとの境界部分を通るようにすることが好ましい。このようにすると、溝幅W11は35μm程度にまで小さい大きさにすることができる。
【0147】
この場合、孔部25はそのまま残るので、電極パッド15aの内周面の大半と、貫通電極17との接触状態が確保できるが、延出端部15ccがカットされることによって、電極パッド15aの内周面の一部について貫通電極17との接触状態が確保できなくなる。この点を考慮すると、図26に示すように、カットゾーン(図26の斜線部分)の端部が延出端部15ccの中を通るようにすることが好ましい。こうすると、電極パッド15aの内周面全体と、貫通電極17との接触状態が確保できる。
【0148】
そうすると、ブレードの幅WBとパッド幅WXとを加えた大きさを指定幅とし、Wd=0の状態において、溝幅W12を、指定幅以下であり、かつ指定幅から延出端部15ccの幅を引いた値よりは大きくすることが好ましい。この場合、溝幅W12は、35μmよりも大きく、40μm以下の範囲にすることが好ましい。このようにすると、電極パッド15aの内周面全体と、貫通電極17との接触状態を確保しながら、溝部20,21の幅を狭めることができる。
【0149】
さらに、溝幅を小さくするには、図27に示すように、ブレードによるカットゾーンが孔部25を通るようにすればよい。こうすると、溝幅W13を35μmよりも小さくすることができる。なお、ブレードによるカットゾーンが電極パッド15aを通らないようにしてもよい。この場合、図28に示すように、溝幅W14がブレードの幅WBとパッド幅WXとを加えた大きさよりも大きくなるため、溝幅W14は40μmよりも大きくなる。
【0150】
また、前述の説明では、基部15aaの幅Wb、孔部25の幅Waおよび延出端部15ccの幅Wcが同じ大きさ(約5μm)であるとしている。しかしながら、幅Wb、幅Waおよび幅Wcを異なる大きさにすることもできる。
【0151】
この場合、溝幅をできるだけ小さくするためには、幅Wb、幅Waおよび幅Wcをすべて小さくすることが好ましいが、幅Waを小さくすると、電極パッド15aの内周面の大きさが小さくなり、貫通電極17に接触する部分が小さくなる。そのため、幅Waはできるだけ小さくせずに幅Wbおよび幅Wcを小さくすることが好ましい。例えば、幅Wbを1μm〜5μmとし、幅Wcを0μm〜2μmとし、幅Waは3μm〜5μmにすることができる。こうすると、溝幅を29μm(=1+3+25μm)にすることができる。
【0152】
一方、図29に示した配線電極115のように、両側延出構造にすると、溝幅はブレードの幅WBに加えて2つ分のパッド幅WXを確保し得る大きさにしなければならない。そのため、溝幅W115は、電極パッドが境界辺に接するようにしても、少なくとも55μm(=25μm+15μm+15μm)程度になり、半導体ウェハ1よりも大きいことが明らかである。
【0153】
(変形例)
半導体ウェハ1および積層半導体ウェハ110では、図31に示すように、有電極辺10X、10Xと、無電極辺10Y、10Yの位置を変更してもよい。このようにしても、前述した半導体ウェハ1および積層半導体ウェハ110のように、1枚の基板上に形成し得るデバイス領域10の個数を増やすことができる。
【0154】
第2の実施の形態
続いて、図30を参照して、本発明の第2の実施の形態に係る積層半導体ウェハ105について説明する。ここで、図30は第2の実施の形態に係る積層半導体ウェハ105における配線電極15の配置パターンを模式的に示す平面図である。
【0155】
積層半導体ウェハ105でも、溝部20,21のすべてにおいて、配線電極15が部分配置パターンで配置されている。しかも、配線電極15は片側延出構造で形成されている。しかし、積層半導体ウェハ105では、配線電極15が積層半導体ウェハ100と同じL字状パターンで配置されたデバイス領域10と、配線電極15が逆さL字状パターンで配置されたデバイス領域10とが横方向に沿って交互に並べられている。
【0156】
積層半導体ウェハ105では、縦方向のラインL1に沿って並んだデバイス領域10については、配線電極15がL字状パターンで配置されている。その隣のラインL2に沿って並んだデバイス領域10については、配線電極15が逆さL字状パターンで配置されている。配線電極15が逆さL字状パターンで配置される場合、配線電極15の延出方向は、右向きの延出方向d1と、上向きの延出方向d3との組み合わせになる。逆さL字状パターンも、境界辺のL字状に接続された2本が有電極辺に設定されているので、L字状パターンと共通している。
【0157】
そして、L字状パターンと逆さL字状パターンとが交互に出現すると、溝部20に対して、下向きの延出方向d2の配線電極15と、上向きの延出方向d3の配線電極15とが交互に出現する。そのため、1本の溝部20について、配線電極15の延出方向が2種類存在し、1種類に統一されていない。この場合、積層半導体ウェハ105を溝部20で切断したときに、延出方向d2の配線電極15と、延出方向d3の配線電極15とが双方とも残るようにするには、溝部20の幅を、配線電極15が2つ横並びに並んだ場合と同様な大きさにする必要がある。したがって、デバイス領域10のY方向に沿った個数を増やすことは困難である。
【0158】
しかし、溝部21については、配線電極15の延出方向がすべて延出方向d1であり、1種類に統一されている。したがって、積層半導体ウェハ100と同様に、デバイス領域10のX方向に沿った個数を増やすことができる。そのため、積層半導体ウェハ105でも、全体として、1枚の基板上に形成し得るデバイス領域10の個数を増やすことができる。よって、積層半導体ウェハ105でも、単位時間あたりに製造できる積層チップパッケージの個数を増やせるようになるため、積層チップパッケージの製造コストを低減することができる。
【0159】
その他の実施の形態
続いて、図32、図33を参照して、本発明の別の実施の形態に係る積層半導体ウェハ110について説明する。ここで、図32は積層半導体ウェハ110の2つのデバイス領域10の要部を示す平面図である。図33は製造途中の半導体ウェハ2の要部を示す斜視図である。
【0160】
積層半導体ウェハ110は、積層半導体ウェハ100と比較して半導体ウェハ2を用いて製造される点で相違している。積層半導体ウェハ110は、半導体ウェハ2が複数積層されている。
【0161】
半導体ウェハ2は半導体ウェハ1と比較して、配線電極15の代わりに配線電極75を有する点で相違している。配線電極75は配線電極15と比較して、電極パッド15aの代わりに電極パッド75aを有する点で相違している。配線電極75は配線電極15と同様にL字状パターンで配置されている。
【0162】
電極パッド75aは、電極パッド15aと比較して、それぞれ延出端部15ccを有していない点で相違している。電極パッド75aについて詳しく述べれば次のとおりである。電極パッド75aは図33に詳しく示すように、基部15aaと、2つの交差部15bbとを有し、これらによって孔部77の周囲を取り囲む変形U字形状に形成されている。また、2つの交差部15bbが溝部21の内側に向かって開くように配置されている。そして、基部15aaと、2つの交差部15bbとの内側に孔部77が形成されている。
【0163】
積層半導体ウェハ110は、積層半導体ウェハ100の貫通孔35と同様の貫通孔85が複数形成され、各貫通孔85の内側にそれぞれ貫通電極17が1本ずつ形成されている。なお、図33は製造途中の半導体ウェハ2を示しているので、貫通電極17および貫通孔85が示されていない。
【0164】
以上のような積層半導体ウェハ110は、積層半導体ウェハ100と同様、各デバイス領域10について、配線電極75がL字状パターンで配置されているから、1枚の半導体ウェハ2上に形成されるデバイス領域10の個数を多くすることができる。
【0165】
そのうえ、隣接するデバイス領域10A、10Bが溝部内絶縁層22によって電気的に絶縁されている。そのため、積層半導体ウェハ110は、積層半導体ウェハ100と同様、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ110を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。
【0166】
また、積層半導体ウェハ110は、積層半導体ウェハ100と同様の貫通電極17を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ110でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ110は、貫通孔35と同様の貫通孔85を有しているから、貫通孔85の形成に要する時間も短縮できる。そのため、積層半導体ウェハ110は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。
【0167】
一方、配線電極75は延出端部15ccを有していないため配線電極15に比べると、貫通電極17との接触面積が縮小される。しかし、配線電極75の3つの内側面が貫通電極17に接触しているので、電極パッド75aと貫通電極17との接触が実用上十分なレベルで確保されている。
【0168】
続いて、図34、図35を参照して、本発明の更に別の実施の形態に係る積層半導体ウェハ120について説明する。ここで、図34は積層半導体ウェハ120の2つのデバイス領域10の要部を示す平面図である。図35は製造途中の半導体ウェハ3の要部を示す斜視図である。
【0169】
積層半導体ウェハ120は、積層半導体ウェハ100と比較して半導体ウェハ3を用いて製造される点で相違している。積層半導体ウェハ120は、半導体ウェハ3が複数積層されている。
【0170】
半導体ウェハ3は半導体ウェハ1と比較して、配線電極15がそれぞれ電極パッド15aを有してなく、ライン状端子部15bだけを有している点で相違している。
【0171】
積層半導体ウェハ120は、積層半導体ウェハ100の貫通孔35と同様の貫通孔77Aが複数形成され、各貫通孔77Aの内側に貫通電極17が1本ずつ形成されている。また、図35は、製造途中の半導体ウェハ3を示しているので、貫通電極17が示されていない。貫通孔77Aは後に形成されるので、図35では点線で示されている。
【0172】
各貫通孔77Aは、積層半導体ウェハ100の貫通孔35と比較して、ライン状端子部15bの先端部15cが出現するように形成されている点で相違している。この積層半導体ウェハ120の場合、ライン状端子部15bの先端部15cが溝部21の内側に最も延出しているから、先端部15cが最端部である。
【0173】
以上のような積層半導体ウェハ120も、積層半導体ウェハ100と同様、各デバイス領域10について、配線電極15がL字状パターンで配置されているから、1枚の半導体ウェハ2上に形成されるデバイス領域10の個数を多くすることができる。
【0174】
また、積層半導体ウェハ120は、互いに離反している配線電極15を有し、隣接するデバイス領域10A、10Bが溝部内絶縁層22によって電気的に絶縁されている。そのため、積層半導体ウェハ120も、積層半導体ウェハ100と同様に、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ120を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。
【0175】
また、積層半導体ウェハ120は、積層半導体ウェハ100と同様の貫通電極17を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ120でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ120は、貫通孔35と同様の貫通孔77Aを有しているから、貫通孔77Aの形成に要する時間も短縮できる。そのため、積層半導体ウェハ120は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。
【0176】
一方、積層半導体ウェハ120は、電極パッド15aを有していないため、積層半導体ウェハ100に比べると、配線電極15と貫通電極17との接触面積が縮小される。しかし、配線電極15および貫通電極17については、先端部15cが貫通電極17に接触しているので、配線電極15と貫通電極17との接触が確保されている。
【0177】
以上の各実施の形態では、積層方向に重なった8つの共通配線電極によって積層電極群55が構成されている。ウェハテストは積層する前の各半導体ウェハ1を対象として、電気的な特性をチップ予定部単位に測定することによって行われる。そのようなウェハテストを行い各チップ予定部を対象として良否判定を行った結果、半導体ウェハ1の中に不良なチップ予定部が含まれている場合がある。しかしながら、積層チップパッケージ200は良品のチップ予定部だけを用いる必要がある。
【0178】
そのため、半導体ウェハ1の中に不良のチップ予定部が含まれているときは、そのチップ予定部については配線電極を形成しないようにすることが好ましい。この場合、ウェハテストの際、不良のチップ予定部の位置情報を保存しておき、基板製造工程において、その位置情報に応じたデバイス領域については配線電極を形成しないようにする。こうすることによって、不良のチップ予定部が積層チップパッケージの中に物理的には含まれるものの、電気的な接続の対象から不良のチップ予定部を除外することができる。
【0179】
また、不良のチップ予定部を含む積層チップパッケージを不良品として除外するようにしてもよい。この場合、不良のチップ予定部の位置情報とともに、不良のチップ予定部を含む半導体ウェハの識別情報を保存しておき、位置情報と識別情報とにしたがい、不良のチップ予定部を含む積層チップパッケージをパッケージ検査の段階で除外してもよい。
【0180】
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
【産業上の利用可能性】
【0181】
本発明を適用することにより、単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減することができる。本発明は積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法で利用することができる。
【符号の説明】
【0182】
1,2,3…半導体ウェハ、3A,3B…スクライブライン、10,10A,10B…デバイス領域、10X,10Y…境界辺、11…電極付き基板、15,75…配線電極、15a,75a…電極パッド、17…貫通電極、20,21…溝部、25,77…孔部、35,77A,85…貫通孔、40A,40B…積層チップ領域、55…積層電極群、90…積層ウェハ、100,105,110,120…積層半導体ウェハ、200…積層チップパッケージ。
【技術分野】
【0001】
本発明は、積層された複数の半導体チップを含む積層チップパッケージを製造するための積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法に関する。
【背景技術】
【0002】
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
【0003】
近年、高集積化された電子部品としてシステム・イン・パッケージ(System in Package、以下「SIP」という)が注目されている。SIPはLSIを重ね合わせ1つのパッケージに実装したデバイスであり、近年、複数の半導体チップを積層する3次元実装技術を用いたSIPが注目されている。そのようなSIPとして、積層された複数の半導体チップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
【0004】
積層チップパッケージを製造するための3次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数の半導体チップを基板上に積層し、各半導体チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれの半導体チップに複数の貫通電極を形成し、その貫通電極によって各半導体チップ間の配線を行う方式である。
【0005】
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
【0006】
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各半導体チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
そして、積層チップパッケージに関する技術として、従来、例えば特許文献1に開示された技術、特許文献2に開示された技術が知られている。
【0007】
特許文献1には、表面から裏面に達する貫通電極を備えた半導体装置が開示されている。この特許文献1に開示されている半導体装置では、複数の貫通電極が回路素子部の全体を取り囲むようにその周囲に形成されている(例えば、特許文献1の図10等参照)。また、特許文献2には、矩形状の撮像素子を取り囲む4つの周辺部のうちの、1組の向かい合った周辺部に沿って複数の貫通電極が形成された半導体装置が開示されている(例えば、特許文献2の図2等参照)。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2003−7909号公報
【特許文献2】特開2008−53287号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
ところで、図36には、前述した特許文献1に開示されている半導体基板に関連する半導体基板300が記載されている。この半導体基板300では、半導体基板300上に複数の半導体領域304が形成されている。半導体基板300上には、スクライブライン302A,302Bに沿った複数の溝部303A,303Bが格子状に形成されている。そして、スクライブライン302A,302Bに沿って半導体基板300を複数の溝部303A,303Bで切断し、矩形状の半導体領域304がチップ状の部材に分割される。各チップ状の部材を用いて半導体装置301が形成される。各半導体装置301は、複数の貫通電極305が半導体領域304につながるように形成されている。
【0010】
しかし、半導体基板300の場合、複数の半導体領域304,304が溝部303A,303Bを挟んで隣り合うように形成されている。また、各半導体領域304,304につながる複数の貫通電極305が溝部303A,303Bの両側から溝部303A,303Bの内側に延出している。そして、半導体基板300を複数の溝部303A,303Bで切断するときに、貫通電極305が削り取られることなく残るようにするため、切断に用いられるダイシングソー等の幅よりも溝部303A,303Bの幅を大きくする必要があった。
【0011】
単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減するためには、1枚の半導体基板300からできるだけ数多くの半導体装置301を取り出すことが望ましい。この点、溝部303A,303Bには半導体装置が形成されないため、溝部303A,303Bの幅をできるだけ小さくすることが望ましい。溝部303A,303Bの幅を小さくすると、その分、半導体基板300の中で半導体領域304に割り当てられる領域が増えるため、半導体基板300上に形成される半導体領域304の個数を増やすことができる。そうすると、半導体基板300を溝部303A,303Bで切断したときに、より多くの半導体装置301を切り出させるようになり、積層チップパッケージの製造コスト低減につながる。
【0012】
しかし、前述した半導体基板300のように、従来の半導体基板は、溝部303A,303Bの両側から貫通電極305が延出される構造を有していたため、溝部303A,303Bの内側にその幅方向に沿って貫通電極305を2つならべなければならなかった。そのため、従来の半導体基板は、溝部の幅を狭め難い構造を有していた。したがって、従来技術では、1枚の半導体基板から取り出せる半導体装置の個数を増やすことが困難であり、積層チップパッケージの製造コストを低減することが困難であった。
【0013】
本発明は、上記課題を解決するためになされたもので、積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法において、単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減することを目的とする。
【課題を解決するための手段】
【0014】
上記課題を解決するため、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、その複数のデバイス領域のそれぞれに形成されている半導体装置に接続され、かつデバイス領域からスクライブ溝部の内側に延出している複数の配線電極とを有し、複数の配線電極が、複数のデバイス領域のそれぞれについて、その各デバイス領域とスクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、複数のデバイス領域のうちのスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけからそのスクライブ溝部に延出し、積層半導体基板は、複数の半導体基板が積層されている積層方向に重なった複数の半導体基板のスクライブ溝部を貫通し、かつ複数の配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現している貫通孔が形成され、その貫通孔を通って複数の半導体基板をすべて貫通し、かつ貫通孔に出現しているすべての配線電極に接する貫通電極と、複数の半導体基板すべてにおける積層方向に重なったデバイス領域から構成される複数の積層チップ領域とを有する積層半導体基板を特徴とする。
【0015】
上記積層半導体基板は、複数の配線電極が部分配置パターンで配置されているから、デバイス領域の周囲に配線電極が配置される部分と、配線電極が配置されない部分とが存在している。しかも、複数の配線電極がスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけからスクライブ溝部に延出しているから、スクライブ溝部の片側だけから延出している。
【0016】
また、上記積層半導体基板の場合、配線電極は、積層方向に沿った孔部が形成されている電極パッドを有し、その電極パッドが境界辺との間に隙間を形成することなくスクライブ溝部に配置されていることが好ましい。
【0017】
このような積層半導体基板では、電極パッドと境界辺との間の隙間がなくなるため、配線電極の、スクライブ溝部に張り出す大きさが小さくなる。
【0018】
さらに、上記積層半導体基板の場合、複数のスクライブ溝部が、横方向に形成された複数の横溝部と、その横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、複数の横溝部および複数の縦溝部のすべてにおいて、そのスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから配線電極が延出していることが好ましい。
【0019】
このような積層半導体基板の場合、どのスクライブ溝部においても、配線電極がスクライブ溝部の片側だけから延出している。
【0020】
また、上記積層半導体基板の場合、配線電極がデバイス領域からスクライブ溝部に延出する方向を延出方向としたときに、その延出方向および部分配置パターンが複数のデバイス領域すべてについて共通していることが好ましい。
【0021】
このような積層半導体基板の場合、配線電極の部分配置パターンがすべてのデバイス領域において共通となり、しかも、配線電極のスクライブ溝部に対する延出方向も統一される。
【0022】
さらに、上記積層半導体基板の場合、部分配置パターンが、複数のデバイス領域のそれぞれにおける4つの境界辺のうちのL字状に接続された2本が配線電極の配置された有電極辺に設定され、その有電極辺以外の2本が配線電極の配置されない無電極辺に設定されているL字状パターンであり、そのL字状パターンが複数のデバイス領域のすべてにおいて共通していることが好ましい。
【0023】
また、上記積層半導体基板の場合、積層半導体基板をスクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、電極パッドの境界辺から張り出す幅をパッド幅としたときに、スクライブ溝部の幅が、切断幅とパッド幅とを加えた大きさ以下に設定されていることが好ましい。
【0024】
さらに、上記積層半導体基板の場合、配線電極は、積層方向に沿った孔部が形成されている電極パッドを有し、貫通孔が孔部に沿って形成されていることが好ましい。
【0025】
上記積層半導体基板の場合、電極パッドは、矩形状または両端部がスクライブ溝部の内側に向かって開くように配置されたU字状に形成されていることが好ましい。
【0026】
上記積層半導体基板では、半導体基板を4枚積層したユニット積層基板を1または2以上積層することによって、積層半導体基板が構成されていることが好ましい。
【0027】
そして、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている半導体基板であって、複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、その複数のデバイス領域のそれぞれに形成されている半導体装置に接続され、かつデバイス領域からスクライブ溝部の内側に延出している複数の配線電極とを有し、複数の配線電極が、複数のデバイス領域のそれぞれについて、その各デバイス領域とスクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、複数のデバイス領域のうちのスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけからそのスクライブ溝部に延出している半導体基板を提供する。
【0028】
上記半導体基板の場合、配線電極は、積層方向に沿った孔部が形成されている電極パッドを有し、その電極パッドが境界辺との間に隙間を形成することなくスクライブ溝部に配置されていることが好ましい。
【0029】
また、上記半導体基板の場合、複数のスクライブ溝部が、横方向に形成された複数の横溝部と、その横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、複数の横溝部および複数の縦溝部のすべてにおいて、そのスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから配線電極が延出していることが好ましい。
【0030】
さらに、配線電極がデバイス領域からスクライブ溝部に延出する方向を延出方向としたときに、その延出方向および部分配置パターンが複数のデバイス領域すべてについて共通していることが好ましい。
【0031】
上記半導体基板の場合、部分配置パターンが、複数のデバイス領域のそれぞれにおける4つの境界辺のうちのL字状に接続された2本が配線電極の配置された有電極辺に設定され、その有電極辺以外の2本が配線電極の配置されない無電極辺に設定されているL字状パターンであり、そのL字状パターンが複数のデバイス領域のすべてにおいて共通していることが好ましい。
【0032】
また、半導体基板をスクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、電極パッドの境界辺から張り出す幅をパッド幅としたときに、スクライブ溝部の幅が、切断幅とパッド幅とを加えた大きさ以下に設定されていることが好ましい。
【0033】
さらに、本発明は、半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、複数の半導体チップは、それぞれ半導体装置が形成されている矩形状のデバイス領域の周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、半導体装置に接続され、かつ樹脂絶縁層上に端部が配置されている複数の配線電極とを有し、複数の配線電極がデバイス領域と樹脂絶縁層との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、デバイス領域における4つの境界辺のうちのL字状に接続された2本が配線電極の配置された有電極辺に設定され、その有電極辺以外の2本が配線電極の配置されない無電極辺に設定され、積層チップパッケージは、複数の半導体チップが積層されている積層方向に重なった複数の半導体チップの樹脂絶縁層を貫通し、かつ配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現している貫通孔が形成され、その貫通孔を通って複数の半導体チップをすべて貫通し、かつ貫通孔に出現しているすべての配線電極に接する貫通電極を有する積層チップパッケージを提供する。
【0034】
上記積層チップパッケージの場合、配線電極は、樹脂絶縁層上に配置され、かつ積層方向に沿った孔部が形成されている電極パッドを有し、その電極パッドが境界辺との間に隙間を形成することなく樹脂絶縁層上に配置されていることが好ましい。
【0035】
そして、本発明は、以下の(1)から(5)までの各工程を有する積層半導体基板の製造方法を提供する。
(1)半導体装置が形成されている処理前基板について、スクライブラインに沿った複数のスクライブ溝部を形成することによって、複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成されている複数のデバイス領域を形成するデバイス領域形成工程
(2)その複数のデバイス領域のそれぞれに形成されている半導体装置に接続され、かつデバイス領域からスクライブ溝部の内側に延出する複数の配線電極を、複数のデバイス領域それぞれについて、その各デバイス領域とスクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで、かつスクライブ溝部に、そのスクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから延出させて形成することによって、電極付き基板を製造する基板製造工程
(3)電極付き基板を複数積層して積層ウェハを製造する積層工程
(4)積層ウェハについて、複数の電極付き基板が積層されている積層方向に重なった複数の電極付き基板のスクライブ溝部を貫通し、かつ配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現するようにして貫通孔を形成する貫通孔形成工程
(5)貫通孔に出現しているすべての配線電極に接する貫通電極を貫通孔を通って複数の電極付き基板をすべて貫通するように形成する貫通電極形成工程
【0036】
上記製造方法の場合、基板製造工程において、積層方向に沿った孔部が形成されている電極パッドを有する形状で配線電極を形成し、かつ電極パッドを境界辺との間に隙間を形成することなくスクライブ溝部に配置することが好ましい。
【0037】
また、上記製造方法の場合、基板製造工程において、デバイス領域における4つの境界辺のうちのL字状に接続された2本を配線電極の配置された有電極辺に設定し、その有電極辺以外の2本を配線電極の配置されない無電極辺に設定することが好ましい。
【0038】
さらに、上記製造方法の場合、デバイス領域形成工程において、積層半導体基板をスクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、電極パッドの境界辺から張り出す幅をパッド幅としたときに、スクライブ溝部の幅を切断幅とパッド幅とを加えた大きさ以下に設定することが好ましい。
【0039】
そして、本発明は、上記製造方法によって製造された積層半導体基板をそれぞれのスクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法を提供する。
【発明の効果】
【0040】
以上詳述したように、本発明によれば、積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法において、単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減することができる。
【図面の簡単な説明】
【0041】
【図1】本発明の第1の実施の形態に係る積層半導体ウェハの全体を示す斜視図である。
【図2】図1の積層半導体ウェハの要部を示す平面図である。
【図3】図2の3−3線断面図である。
【図4】図2の3−3線に沿った積層半導体ウェハの要部を示す断面図である。
【図5】本発明の第1の実施の形態に係る積層半導体ウェハにおける配線電極の配置パターンを模式的に示す平面図である。
【図6】本発明の実施の形態に係る積層チップパッケージの表側からみた斜視図である。
【図7】本発明の実施の形態に係る積層チップパッケージの裏側からみた斜視図である。
【図8】図6に示す積層チップパッケージの要部を示す一部省略した斜視図である。
【図9】図6の9−9線断面図である。
【図10】図1の積層半導体ウェハのメモリセルを中心に示した断面図である。
【図11】製造途中の積層半導体ウェハを示す図2と同様の平面図である。
【図12】図11の後続の積層半導体ウェハを示す図2と同様の平面図である。
【図13】図11の13−13線断面図である。
【図14】図12の14−14線断面図である。
【図15】図14の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図16】図15の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図17】図16の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図18】図17の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図19】図18の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図20】図19の後続の積層半導体ウェハを示す図13と同様の断面図である。
【図21】図1の積層半導体ウェハに形成されている多数の配線電極のうちの半導体ウェハが積層されている方向に重なった配線電極の要部を示す斜視図である。
【図22】図1の積層半導体ウェハに形成されている多数の配線電極のうちの半導体ウェハが積層されている方向に重なった配線電極と貫通電極の要部を示す斜視図である。
【図23】図22の23−23線断面図である。
【図24】溝部および配線電極の要部を示す平面図である。
【図25】図24とは別の溝部および配線電極の要部を示す平面図である。
【図26】図25とは別の溝部および配線電極の要部を示す平面図である。
【図27】図25とは別の溝部および配線電極の要部を示す平面図である。
【図28】図25とは別の溝部および配線電極の要部を示す平面図である。
【図29】本発明に関連する溝部および配線電極の要部を示す平面図である。
【図30】本発明の第2の実施の形態に係る積層半導体ウェハにおける配線電極の配置パターンを模式的に示す平面図である。
【図31】変形例に係る積層半導体ウェハにおける配線電極の配置パターンを模式的に示す平面図である。
【図32】本発明の別の実施の形態に係る積層半導体ウェハの要部を示す平面図である。
【図33】図32の積層半導体ウェハを構成する半導体ウェハの要部を示す斜視図である。
【図34】本発明のさらに別の実施の形態に係る積層半導体ウェハの要部を示す平面図である。
【図35】図34の積層半導体ウェハを構成する半導体ウェハの要部を示す斜視図である。
【図36】従来の半導体ウェハの要部を示す平面図である。
【発明を実施するための形態】
【0042】
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第1の実施の形態
(積層半導体ウェハ100の構造)
まず、図1〜図5を参照して積層半導体ウェハ100の構造について説明する。積層半導体ウェハ100は、半導体ウェハ1を用いて製造される。積層半導体ウェハ100は、本発明の第1の実施の形態に係る積層半導体基板であって、半導体ウェハ1が複数積層されている。図1に示されている積層半導体ウェハ100では、8枚の半導体ウェハ1が積層されている。本発明の実施の形態に係る積層半導体基板では、複数の半導体基板が積層されていればよいため、半導体ウェハ1の積層数は8枚には限定されない。
【0043】
ここで、図1は積層半導体ウェハ100の全体を示す斜視図である。図2は積層半導体ウェハ100の要部を示す平面図である。また、図3は図2の3−3線断面図、図4は図2の3−3線に沿った積層半導体ウェハ100の要部を示す断面図である。図5は、積層半導体ウェハ100における後述する配線電極15の配置パターンを模式的に示す平面図である。
【0044】
半導体ウェハ1はシリコンウェハを用いて構成されている。半導体ウェハ1は図1に示すように、シリコンウェハの第1の表面1a(第1の表面1aの裏面側が第2の表面1b)にスクライブライン3A,3Bが形成されている。スクライブライン3A,3Bは第1の表面1aにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線状に形成されている。スクライブライン3Aとスクライブライン3Bとは直交している。
【0045】
そして、半導体ウェハ1は、第1の表面1aに溝部20,21が形成されている。溝部20,21はそれぞれスクライブライン3A,3Bに沿って形成されており、いずれも20〜60μm程度の深さおよび35〜45μm程度の幅を有している。隣接する溝部20,20および溝部21,21で囲まれた矩形状の領域に後述するデバイス領域10が形成されている。
【0046】
溝部20、21は、それぞれスクライブライン3A,3Bに沿って形成されているから、本発明におけるスクライブ溝部としての構成を備えている。また、溝部20、21は第1の表面1aから第2の表面1bにまで達する貫通溝部として形成されている。その溝部20、21の内側に後述する溝部内絶縁層22が隙間なく形成されている。
【0047】
また、図1において、溝部20は横方向に形成されているので、本発明の実施の形態に係る横溝部に対応している。溝部21は縦方向に形成されているので、本発明の実施の形態に係る縦溝部に対応している。半導体ウェハ1では、複数のスクライブ溝部が、複数の溝部20と複数の溝部21とが十字状に交差した格子状に形成されている。
【0048】
デバイス領域10は、半導体ウェハ1上に多数形成されている。図1、図2では複数の溝部21のうちの一つを溝部21Aとし、この溝部21Aを挟んで互いに隣り合う2つのデバイス領域10、10をデバイス領域10A,10Bとしている。
【0049】
そして、図3、図4に示すように、半導体ウェハ1はシリコンウェハによって構成されるシリコン基板30を有し、その上側部分にデバイス領域10が形成されている。デバイス領域10は図14等に示すように、表面にそれぞれ複数の接続パッド32が形成されており、接続パッド32以外の部分が保護絶縁層31によって被覆されている。
【0050】
保護絶縁層31はデバイス領域10を覆うように形成されている。保護絶縁層31は、二酸化シリコン(SiO2)等からなり、各接続パッド32の形成位置に接続用ホール31aが形成されている。接続用ホール31aは接続パッド32を露出させて後述する配線電極15を接続パッド32に接続するために形成されている。接続パッド32はデバイス領域10の半導体装置に接続されている(詳しくは図10参照)。
【0051】
各デバイス領域10は、ウェハプロセスを施すことによって第1の表面1aに形成されたメモリ部を有し、図2に詳しく示すように、配線電極15が複数形成されている。各デバイス領域10は、溝部20,21の双方に接している。なお、ウェハプロセスとは、シリコンウェハ等の半導体ウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
【0052】
そして、以上のような1枚の半導体ウェハ1をスクライブライン3A,3Bに沿って溝部20,21で切断した場合、溝部内絶縁層22で囲まれたデバイス領域10およびシリコン基板30を中心とするチップ状の半導体片が得られる。半導体ウェハ1において、デバイス領域10およびシリコン基板30を中心とする溝部内絶縁層22で囲まれた部分をチップ予定部ともいう。
【0053】
各デバイス領域10は半導体装置としてメモリ部の他、CPU,センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域10はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
【0054】
次に、溝部内絶縁層22について説明する。溝部内絶縁層22は溝部20、21の内側に形成されている。図2のうち、ドットを付した部分が溝部内絶縁層22の表面を示している。
【0055】
溝部内絶縁層22はエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂や、シリコンシリケートグラス(SOG)等からなる絶縁材を溝部20、21の内側に隙間なく充填することによって形成されている。本実施の形態では、溝部内絶縁層22の材料として樹脂を用いた場合を想定している。
【0056】
特に、溝部内絶縁層22は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部20,21に沿って半導体ウェハ1をダイシングソーで切断するときに、その切断を容易に行うことができる。
【0057】
また、溝部内絶縁層22が溝部20、21の内側に隙間なく形成されていることにより、各デバイス領域10の周囲全体が溝部内絶縁層22で囲まれている。溝部内絶縁層22は絶縁材で形成されており、この溝部内絶縁層22により、隣り合うデバイス領域10同士が電気的に絶縁されている。
【0058】
次に、配線電極15について、図2〜図5のほか、図21〜図23を参照して説明する。ここで、図21は、積層半導体ウェハ100に形成されている多数の配線電極15のうちの、半導体ウェハ1が積層されている方向(以下「積層方向」という)に重なった8つの配線電極15の要部を示す斜視図である。図22は同じく、8つの配線電極15と貫通電極17を示す斜視図である。図23は図22の23−23線断面図である。
【0059】
配線電極15は、図2に示すように、デバイス領域10A、10Bを含む各デバイス領域10の周囲に沿って複数形成されている。また、それぞれの一部がそれぞれ各デバイス領域10から溝部20、または溝部21の内側に延出して形成されている。さらに、配線電極15は、溝部20、または溝部21を挟んで隣り合うデバイス領域10のうちのいずれか一方だけから溝部20、または溝部21に延出している。例えば、デバイス領域10A、10Bの場合、配線電極15はデバイス領域10Aから溝部21(21A)に延出しているが、デバイス領域10Bからは溝部21(21A)に延出していない。デバイス領域10A、10Cの場合、配線電極15は、デバイス領域10Aから溝部20(20A)に延出しているが、デバイス領域10Cからは溝部20(20A)に延出していない。
【0060】
本実施の形態において、配線電極が、溝部を挟んで隣り合う2つのデバイス領域の一方だけから延出する構造を片側延出構造とすると、半導体ウェハ1では、すべての溝部20,21のうちの、2つのデバイス領域10に挟まれるすべての部分において、配線電極15が片側延出構造で形成されている。
【0061】
さらに、配線電極15は互いに接することなく所定間隔を隔て離反して形成されている。また、各配線電極15は電気的に絶縁されている。
【0062】
そして、複数の配線電極15は、各デバイス領域10の周囲に部分配置パターンで配置されている。部分配置パターンとは、各デバイス領域10の4つの境界辺のうちの一部だけに沿って配線電極15が配置されるパターンを意味し、例えば図5に示すようなパターンである。各デバイス領域10は図5に示すように、4つの境界辺10X、10X、10Y、10Yを有しているが、その一部である境界辺10X、10Xだけに沿って配線電極15が配置されている。
【0063】
境界辺とは、デバイス領域と溝部との境目に相当する部分である。境界辺10X、10Yは、デバイス領域10と、溝部20,21との境目に相当している。そのデバイス領域10が矩形状に形成されているので、各デバイス領域10に4つの境界辺10X、10X、10Y、10Yが存在している。図5において、デバイス領域10を囲む太線が境界辺10Xを示し、デバイス領域10を囲む細線が境界辺10Yを示している。そして、境界辺10Xは配線電極15が配置されているので有電極辺に相当している。境界辺10Yは配線電極15が配置されていないので無電極辺に相当している。つまり、積層半導体ウェハ100(半導体ウェハ1も同様)では、境界辺10Xが有電極辺に設定され、境界辺10Yが無電極辺に設定されている。
【0064】
また、境界辺10X、10Xは、4つの境界辺のうちのL字状に接続された2本に相当している。境界辺10Y、10Yは、境界辺10X、10X以外の2本に相当している。積層半導体ウェハ100(半導体ウェハ1も同様)では、配線電極15がデバイス領域10の周囲にL字状に並んで配置されているので、配線電極15がL字状パターンで配置されている。積層半導体ウェハ100(半導体ウェハ1も同様)では、部分配置パターンがL字状パターンになっている。
【0065】
そして、配線電極15がデバイス領域10から溝部20,21に延出する方向を延出方向としたときに、積層半導体ウェハ100(半導体ウェハ1も同様)では、その延出方向および部分配置パターンが複数のデバイス領域10のすべてについて共通している。
【0066】
図5に示すように、配線電極15は、デバイス領域10から溝部21に対して右向きの延出方向d1で延出し、デバイス領域10から溝部20に対して下向きの延出方向d2で延出している。そして、これら延出方向d1、d2はすべてのデバイス領域10において共通している。配線電極15のこのようなL字状パターンは、すべてのデバイス領域10において共通している。
【0067】
一方、配線電極15は、Cu、Au等の導電性の材料で形成されている。配線電極15は、図2に示したように、電極パッド15aと、ライン状端子部15bとを有している。そして、ライン状端子部15bの溝部21Aの内側に最も延出している部分が先端部15cであって、それに電極パッド15aが接続されている。
【0068】
電極パッド15aは矩形状である。また、溝部21Aの長さ方向(図2では、上下方向)に沿った幅がライン状端子部15bよりも広く形成されている。電極パッド15aの表側の面は平坦である。側面も平坦である。
【0069】
電極パッド15aは後述する延出端部15ccを有している。図21に示す延出端部15ccの外側の側面部分が最も溝部21Aの内側に延出している部分である。この部分の外側の側面部分は最端部としての構成を備えている。
【0070】
そして、図21に詳しく示すように電極パッド15aは中央に孔部25が形成されている。孔部25は半導体ウェハ1の厚さ方向、すなわち積層方向に沿って電極パッド15aの表側から裏側まで貫通している。電極パッド15aは延出端部15ccの他に基部15aaと、2つの交差部15bbとを有している。基部15aaと、2つの交差部15bbおよび延出端部15ccとが孔部25の周囲を取り囲んでいる。そのため、電極パッド15aは矩形環状に形成されている。
【0071】
基部15aaはライン状端子部15bに接続されるライン状端子部15bよりも幅広の部分である。2つの交差部15bbは基部15aaにつながり、基部15aaから基部15aaと交差する方向に伸びる部分である。延出端部15ccは2つの交差部15bbにつながり、電極パッド15aの中で最も延出している部分である。そして、基部15aa、2つの交差部15bbおよび延出端部15ccの孔部25に臨む内側の側面がそれぞれ内側面15aai,2つの15bbiおよび15cciである。これらの内側面はそのすべての部分が後述する貫通孔35に出現している。
【0072】
ライン状端子部15bは電極パッド15aから接続パッド32につながるライン状部分である。
【0073】
そして、積層半導体ウェハ100は、以上のような半導体ウェハ1を絶縁性の接着剤で張り合わせて積層した構造を有している。図3に示すように、積層半導体ウェハ100では、8枚の同じ半導体ウェハ1A,1B,1C,1D・・・1Hが積層されている。ただし、図3では、各半導体ウェハ1E〜1Gの図示を省略している。
【0074】
積層半導体ウェハ100は、積層チップ領域40A,40Bを有している。積層チップ領域40A,40Bは、それぞれ半導体ウェハ1A〜1Hのうちの積層方向に沿って重なった8つのデバイス領域10A,10Bを含んでいる。積層チップ領域40A,40Bは、溝部内絶縁層22および後述する接着層33によって互いに絶縁されており、それぞれ別々の後述する積層チップパッケージ200となる領域である。溝部20,21に沿って積層半導体ウェハ100を切断したときに、積層チップ領域40A,40Bが分離され、複数の積層チップパッケージ200が得られる(詳しくは後述する)。
【0075】
そして、積層半導体ウェハ100には、図3に詳しく示すように、貫通孔35が形成されている。貫通孔35は各電極パッド15aについて形成されているため、積層半導体ウェハ100には、複数の貫通孔35が形成されている。各貫通孔35の内側に貫通電極17が1本ずつ形成されている。また、積層半導体ウェハ100の半導体ウェハ1H側に電極パッド27が形成されている。電極パッド27はそれぞれ各貫通電極17に接続されている。
【0076】
半導体ウェハ1A〜1Hは、いずれも同じデバイス領域10A、10B、溝部内絶縁層22、配線電極15等を有している。積層半導体ウェハ100を積層方向に見ると各貫通孔35に沿って8つの電極パッド15aが並んでいる。貫通孔35と電極パッド15aとの関係を図示すると、例えば図21に示すようになっている。
【0077】
そして、各貫通孔35に沿った8つの配線電極15は半導体ウェハ1A〜1Hそれぞれの中での位置が共通している。例えば、半導体ウェハ1A,1B,1C,1D・・・1Hそれぞれの配線電極15Aはいずれもデバイス領域10Aに形成され、しかも角部10Adとの位置関係が同じ位置に形成されている。これらの電極パッド15aが貫通孔35に沿って一直線状に並んでいる。
【0078】
ここで、半導体ウェハ1A〜1Hそれぞれの配線電極15の中で位置が共通している配線電極15を共通配線電極とする。積層半導体ウェハ100では、共通配線電極が積層方向に沿って直線状に並んでいる。例えば半導体ウェハ1A,1B,1C,1D・・・1Hそれぞれの合計8つの配線電極15Aが共通配線電極である。配線電極15Aという同じ配線電極15によって図21に示す積層電極群55が構成されている。積層電極群55は、積層方向に重なった複数の配線電極15によって構成される。
【0079】
貫通孔35は積層電極群55を構成している8つの配線電極15について、それぞれの電極パッド15aに形成されている孔部25を積層方向に沿ってすべてつなぐ一直線状に形成されている。また、貫通孔35は、図3に示すように、各半導体ウェハ1A〜1Hの溝部20、21、溝部内絶縁層22および接着層33を貫通している。これは、電極パッド15aが溝部20,21の内側に延出し、その内側に溝部内絶縁層22が形成され、さらに半導体ウェハ1A〜1Hの間に接着層33が形成されていることに起因している。
【0080】
貫通孔35には、積層電極群55を構成する8つの電極パッド15aの孔部25に臨む内側面の全体が出現している。すなわち、図21に示すように貫通孔35には、各電極パッド15aの内側面15aai,2つの内側面15bbiおよび内側面15cciすべての部分の全体が出現している。そして、このような貫通孔35の内側にそれぞれ貫通電極17が形成されている。そのため、図22,図23に示すように、積層電極群55を構成する8つの電極パッド15aすべてについて、孔部25に臨む前述した内側面の全体がそれぞれ貫通電極17の周側面に直に接している。
【0081】
貫通電極17は貫通孔35の内側を通って半導体ウェハ1A〜1Hをすべて貫通している。また、貫通電極17はまっすぐな1本の棒状に形成されている。貫通電極17はつなぎ目のない1本の導体である。図2における網目を付した矩形状の部分が貫通電極17の表面を示している。貫通電極17はCu,Au等の金属部材によって形成されている。貫通電極17は貫通孔35に出現している8つの電極パッド15aに直に接している。前述したように、貫通孔35には、それぞれ8つの電極パッド15aの内側面の全体が出現しているので、貫通電極17はそれぞれ8つの電極パッド15aの内側面の全体に接している。
【0082】
一方、デバイス領域10のメモリ部には半導体装置としてのメモリセル41が多数形成されている。メモリセル41は図10に示すような構造を有している。図10は、積層半導体ウェハ100のメモリセル41を中心に示した断面図である。
【0083】
メモリセル41は接続パッド32を介して配線電極15が接続されている。メモリセル41は半導体ウェハ1を構成しているN型基板71の表面上に形成されている。図10では、接着層33を介して2つのメモリセル41が積層されている。接着層33は半導体ウェハ1を接着するときに用いた接着材で構成されている。
【0084】
各メモリセル41は、フラッシュメモリを構成していて、N型基板71の表面上に形成されたP型ウェル72上に形成されている。メモリセル41は、ソース73Aおよびドレイン73Bと、絶縁層77B、絶縁膜81、浮遊ゲート82、絶縁膜83および制御ゲート84とを有している。さらに、メモリセル41はソース電極74と、ドレイン電極76Aと、ゲート電極75とを有している。
【0085】
ソース73Aおよびドレイン73BはいずれもN型領域であり、それぞれソース電極74と、ドレイン電極76Aが接続されている。絶縁層77Bは、接続パッド32をそれぞれソース電極74、ドレイン電極76Aに接続するためのコンタクトホールが形成されている。ソース電極74、ゲート電極75、ドレイン電極76Aはそれぞれ対応するコンタクトホールを介してソース73A、制御ゲート84、ドレイン73Bに接続されている。
【0086】
(積層半導体ウェハ100の作用効果)
以上のように、積層半導体ウェハ100では、複数の配線電極15が各デバイス領域10の周囲に部分配置パターンで配置されている。そのため、各デバイス領域10において、その周囲に配線電極15が配置される部分と、配線電極15が配置されない部分とが存在している。また、すべての溝部20,21のうちの、2つのデバイス領域10に挟まれるすべての部分において、配線電極15が片側延出構造で形成されている。そのため、積層半導体ウェハ100(半導体ウェハ1も同様)では、溝部20や溝部21の内側に、配線電極15を幅方向に沿って2つ横並びで配置し得るだけのスペースを確保する必要がない。そのため、2つの配線電極15が幅方向に沿って横並びで配置される場合に比べて溝部20、溝部21の幅を狭めることができる。
【0087】
前述した従来の半導体基板300のように、溝部303A,303Bの両側から貫通電極305,305が延出されるときは、貫通電極305、305が溝部303A,303Bの幅方向に沿って並ぶよう、溝部303A,303Bの幅を2つの貫通電極305が納まる大きさで確保しなければならない。しかも、溝部303A,303Bをダイシングソーで切断したときに、貫通電極305、305が切断されずに残るようにしなければならない。そのため、溝部303A,303Bをある程度の大きさで確保しなければならず、溝部303A,303Bの幅を狭めることが困難であった。
【0088】
これに対し、積層半導体ウェハ100(半導体ウェハ1も同様)のように、すべての溝部20,21のうちの、2つのデバイス領域10に挟まれるすべての部分において、配線電極15が片側延出構造で形成されていると、すべての溝部20および溝部21の幅を、配線電極15が幅方向に沿って1つ並ぶ大きさで確保すれば済むようになる。そのため、すべての溝部20および溝部21の幅を狭めることが可能になる。
【0089】
すべての溝部20および溝部21の幅が狭まると、それに伴い、半導体ウェハ1の中でデバイス領域10に割り当て得る部分が増えるため、1枚の半導体ウェハ1上に形成し得るデバイス領域10の個数を増やすことができる。そのため、1枚の半導体基板から取り出せる半導体チップの個数を増やすことができる。1枚の半導体基板から取り出せる半導体チップの個数が増えると、単位時間あたりに製造できる積層チップパッケージの個数を増やせるようになるため、積層チップパッケージの製造コストを低減することができる。
【0090】
複数の溝部20および溝部21のすべてではなく、一部だけにおいて、配線電極15が片側延出構造で形成されていてもよい。この場合も、溝部20および溝部21の幅が狭まったことに伴い、1枚の半導体ウェハ1上に形成し得るデバイス領域10の個数を増やすことができる。しかし、すべての溝部20および溝部21において、配線電極15が片側延出構造で形成されていた方がデバイス領域10をより多く形成できるので、好適である。
【0091】
しかも、積層半導体ウェハ100および半導体ウェハ1では、複数のデバイス領域10のすべてについて、配線電極15の部分配置パターンと延出方向とが共通している。そのため、各デバイス領域10について、それぞれの周囲の同じ場所に同じ向きで配線電極15が延出している。配線電極15が片側配線構造で配置されていても、その延出方向が統一されていない場合は、例えば1本の溝部20の中に、左向きに延出する配線電極15と、右向きに延出する配線電極15とが混在することになる。このような場合は、溝部20の幅を2つの配線電極15が並ぶ大きさで確保する必要があり、溝部20の幅を狭めることは困難である。しかしながら、半導体ウェハ1では、すべての溝部20,21において、配線電極15が同じ向きで延出しているため、溝部20の幅を狭めることができる。
【0092】
また、積層半導体ウェハ100(半導体ウェハ1も同様)のように、すべてのデバイス領域10について、配線電極15の部分配置パターンを同じL字状パターンにすることによって、配線電極15の部分配置パターンと延出方向とを共通にすることができる。
【0093】
一方、積層半導体ウェハ100では、デバイス領域10A、10Bは周囲全体が溝部内絶縁層22によって囲まれ互いに絶縁されている。そして、積層方向に沿って重なった8つのデバイス領域10A,10Bによって積層チップ領域40A,40Bが形成されている。積層チップ領域40A,40Bにおいて、それぞれに含まれる8つのデバイス領域10が配線電極15および貫通電極17によって接続されている。
【0094】
積層半導体ウェハ100は、以上のような構成を有するため、積層チップ領域40A,40Bを切断して物理的に分離することなく、半導体ウェア1が複数積層されたウェハ構造のまま、個々の積層チップパッケージごとのパッケージ検査を行うことができる。
【0095】
つまり、電極パッド15にプローブを接触させれば積層チップ領域40Aだけを対象としたパッケージ検査を行える。積層チップ領域40A,40Bは、それぞれ別々の積層チップパッケージ200となる領域であり、積層半導体ウェハ100でも、そのそれぞれについてパッケージ検査が行える。そのため、積層半導体ウェハ100では、個々の積層チップパッケージ全体を対象としたパッケージ検査がウェハ構造のまま行える。
【0096】
したがって、積層半導体ウェハ100は個々の積層チップパッケージ全体を対象としたパッケージ検査を行いやすい構造を有している。積層半導体ウェハ100は積層チップパッケージが完成する前のウェハテストの段階でも、パッケージ検査を行える。したがって、積層半導体ウェハ100を用いることによって、積層チップパッケージの製造に要する検査工程全体の効率化を図ることが可能となり、製造時間を短縮できる。よって、積層半導体ウェハ100は、製造時間の短縮によって単位時間あたりに製造できる積層チップパッケージの個数を増やせる構造を有している。
【0097】
また、積層チップ領域40A,40Bには、配線電極15や貫通電極17といった積層チップパッケージ200を構成するための一通りの配線が含まれている。そのため、積層半導体ウェハ100では、各配線の接続部分に発生し得る接触抵抗を反映させたパッケージ検査を行うことができる。
【0098】
さらに、積層半導体ウェハ100は貫通孔35が形成されている。貫通孔35は積層電極群55を形成している配線電極15の孔部25をすべてつなぐ直線状に形成されているからとても形成しやすい。貫通孔35が直線状に形成されているから、貫通電極17が1本の棒状導体となり、したがってこれらも形成しやすい。また、貫通電極17はそれぞれ貫通孔35の中を貫くつなぎ目のない1本の棒状導体となるから、半導体ウェハ同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。
【0099】
そして、貫通孔35は積層電極群55を構成しているすべての配線電極15(詳しくは電極パッド15aの内側面)が出現している。そのため、その内側全体をCu,Au等の金属で満たすことによって、積層電極群55を構成するすべての配線電極15に接続される形で貫通電極17が得られる。したがって、積層半導体ウェハ100を製造するさい、積層電極群55を構成する8個の配線電極15すべてに対し、貫通電極17を簡単に接続することができる。
【0100】
また、8枚の半導体ウェハ1A〜1Hが積層されていながら貫通孔35の中を貫く1本の導体を形成すれば貫通電極17が完成するので、貫通電極を形成する工程を個々の半導体ウェハごとに繰り返す必要がない。そのため、積層半導体ウェハ100では、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ100は、いっそうの製造時間の短縮により、単位時間あたりに製造できる積層チップパッケージの個数をより増やせる構造を有している。
【0101】
さらに、貫通電極17はつなぎ目のない1本の棒状導体であるから、半導体ウェハ100ごとの貫通電極によって各デバイス領域10をつないでいる場合に比べて接触抵抗が少なくなっている。
【0102】
一方、貫通孔35はそれぞれ電極パッド15aの孔部25と、溝部内絶縁層22および接着層33とを貫通している。孔部25の中には接着層33の一部が入り込んでいる。そのため、貫通孔35は樹脂層だけを貫く孔を形成することによって完成させることができる(詳しくは後述する)。貫通孔35を形成するためにシリコン基板30を貫く孔を形成する必要がない。樹脂層はシリコン基板に比べて柔軟である。樹脂層だけを貫く孔を形成すれば貫通孔35が完成するから貫通孔35の形成はレーザ加工等によって簡単に行える。貫通孔35の形成は手間がかからず、その形成に要する時間も短縮できる。したがって、積層半導体ウェハ100は、よりいっそう製造時間を短縮でき、単位時間あたりに製造できる個数をよりいっそう増やすことが可能な構造を有している。
【0103】
また、電極パッド15aの孔部25に臨む内側面が内側面15aai、2つの内側面15bbiおよび内側面15cciの4つであり、これらすべての全体に貫通電極17の周側面が直に接している。そのため、電極パッド15aと貫通電極17との接触面積が広く確保されている。また、貫通電極17の周側面の全方向に電極パッド15aが接する形になっているから、周側面の一部の方向に接する場合よりも電流の流れがスムーズになっている。
【0104】
さらに、貫通孔35が電極パッド15aの孔部25に沿って形成されているから、孔部25を積層方向に沿って延長したときの延長線上の孔部を貫通孔35とすることができる。このような貫通孔35は形成しやすいため、貫通孔35の形成に要する時間をより短縮することができる。
【0105】
貫通孔35は、積層電極群55を構成する8つの配線電極15を貫いている。積層電極群55は、共通配線電極によって構成されている。そのため、貫通孔35は、半導体ウェハ1A〜1Hの8つの電極パッド15aを最短距離で結べる構造を有している。したがって、貫通孔35を形成するのに手間がかからず、形成に要する時間を短縮することもできる。また、貫通電極17はまっすぐな1本の棒状であるから、必要最小限の長さで8つの電極パッド15aを接続している。よって、貫通電極17の形成に要するCu,Au等の金属を節約することもできる。
【0106】
一方、前述した積層電極群55は、半導体ウェハ1A〜1H8枚すべてが配線電極15Aという同じ共通配線電極によって構成されている。本発明に係る積層電極群は、複数種類の共通配線電極によって構成されていてもよい。例えば、半導体ウェハ1A〜1Dの4枚と、半導体ウェハ1E〜1Hの4枚とで共通配線電極が異なっていてもよい。例えば、前者は配線電極15A、後者は配線電極15Aのとなりの配線電極15とし、これら8つの配線電極15によって積層電極群が構成されていてもよい。こうすると、半導体ウェハ1Dと半導体ウェハ1Eとの間で別の電極が必要になるが、それでも、半導体ウェハ1A〜1H8枚すべてを接続することは可能である。
【0107】
そして、以上の積層半導体ウェハ100では、8枚の半導体ウェハ1A〜1Hが積層されている。この積層半導体ウェハ100をユニット積層基板とし、そのユニット積層基板を複数積層することによって、積層半導体ウェハとしてもよい。例えば、2つのユニット積層基板を積層した積層半導体ウェハでは、16枚の半導体ウェハが積層される。3つのユニット積層基板では24枚の半導体ウェハが積層される。よって、積層半導体ウェハにおける半導体ウェハの積層数は8の倍数となる。
【0108】
また、4枚の半導体ウェハ1A〜1Dが積層されている積層半導体ウェハをユニット積層基板とし、これを複数積層することによって、積層半導体ウェハとしてもよい。この場合、積層半導体ウェハにおける半導体ウェハの積層数は4の倍数となる。
【0109】
積層半導体ウェハ100を以上のようなユニット構造にすると、積層チップパッケージで必要とされるメモリの容量に応じたユニット数を簡易に割り出すことができる。また、ユニット積層基板の積層数を変えるだけで簡単に積層チップパッケージにおけるメモリの容量を変更することもできる。例えば、1ユニットが64GBになるようにしておけば、ユニットの積層数を変えるだけで簡単に128GB、256GBのメモリを実現することができる。なお、8の倍数はすべて4の倍数であるため、4枚の半導体ウェハ1A〜1Dを積層することによって、ユニット積層基板とすることが好ましい。
【0110】
(積層半導体ウェハ100の製造方法)
続いて以上のような構成を有する積層半導体ウェハ100の製造方法について、前述した図1〜図5、図21〜図23に加えて、図11〜図20を参照して説明する。ここで、図11は製造途中の積層半導体ウェハを示す図2と同様の平面図である。図12は図11の後続の積層半導体ウェハを示す図2と同様の平面図である。図13は図11の13−13線断面図である。図14は図12の14−14線断面図である。また、図15は図14の後続の積層半導体ウェハを示す図13と同様の断面図である。さらに、図16〜図20はそれぞれ順次後続の積層半導体ウェハを示す図12と同様の断面図である。
【0111】
積層半導体ウェハ100を製造するときは、まず、デバイス領域形成工程を実行する。デバイス領域形成工程では、ウェハプロセスを施すことによって、デバイス領域10にメモリ部と複数の接続パッド32が形成されているウェハ(処理前ウェハ)を準備する。そして、処理前ウェハについて、図13に示すように、第1の表面1a上に保護絶縁層31を形成する。
【0112】
次に、スクライブライン3A,3Bに沿って溝部20,21をそれぞれ複数本ずつ形成する。図11では、溝部20,21が1本ずつ示されているが、溝部20,21は複数本ずつ形成する。なお、溝部20,21はダイシングソーによって形成することができるが、反応性イオンエッチング等のエッチングによって形成してもよい。溝部20,21をそれぞれ複数本ずつ形成することによって、処理前ウェハに複数のデバイス領域10が形成される。
【0113】
続いて、絶縁層形成工程を行う。この絶縁層形成工程では、処理前ウェハの第1の表面1a全体に例えばエポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を塗布する。すると、塗布した樹脂が処理前ウェハの表面全体に行き渡り、しかも溝部20,21の中に入り込む。続いて、処理前ウェハの表面を研磨して平坦化すると、図12、図14に示したように、溝部20,21の内側に溝部内絶縁層22が形成される。塗布した樹脂のうちの溝部20,21の内側に入り込んだ部分が溝部内絶縁層22となる。
【0114】
次いで、図14に示すように、保護絶縁層31にコンタクトホール31aを形成して接続パッド32を露出させる。
【0115】
その後、基板製造工程を実行する。基板製造工程では、各デバイス領域10に複数個の配線電極15を形成することによって、電極付き基板11を製造する。この場合、各配線電極15は、すべてのデバイス領域10につき、前述した部分配置パターンで、かつ片側延出構造で形成する。この場合、基板製造工程では、図5に示したように、すべてのデバイス領域10について、複数個の配線電極15を同じL字状パターンで、しかも、延出方向を共通にして形成することが好ましい。
【0116】
そして、配線電極15は孔部25が形成された電極パッド15aを有する形状で形成する。孔部25は電極パッド15aを貫通しているため、図12に示すように孔部25の内側に溝部内絶縁層22の表面が露出している(孔部25の内側にドットが示されている)。なお、配線電極15は、例えば以下のような手順で形成することができる。
【0117】
まず、溝部内絶縁層22、保護絶縁層31の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム(図示せず)を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極15の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極15を形成することができる。
【0118】
続いて、積層工程を実行する。積層工程では、前述した手順によって製造した電極付き基板11を複数枚積層することによって後述する積層ウェハ90を製造する。
【0119】
まず、図15に示すように、電極付き基板11の第1の表面1aに絶縁性の接着材を塗布して電極付き基板11を台座34に固定する。図15では、このとき塗布した接着材からなる接着層33が示されている。電極付き基板11は後述する積層ウェハ90の最も上位に配置される最上位基板として用いられる。台座34は電極付き基板11をサポートするための部材であって、図15ではガラス板を用いている。接着材を塗布したことによって、第1の表面1a側に接着層33が形成されるが、これは孔部25の内側にも形成される。
【0120】
続いて、電極付き基板11の第2の表面1bを溝部20,21が出現するまで研摩して図15に示すように電極付き基板11の厚さを薄くする。すると、孔部25の真下に溝部内絶縁層22だけが配置される格好になる。つまり、第2の表面1bを溝部20,21が出現するまで研摩したことによって、溝部20,21の下にあったシリコン基板30がなくなり、溝部21が貫通溝部となっている。そのため、孔部25の内側の積層方向に沿った延長線上に樹脂だけが配置されることになる。なお、以下の説明では、台座34が固定されている電極付き基板11を電極付き基板11Aとしている。
【0121】
次に、図16に示すように別の電極付き基板11Bを電極付き基板11Aの第2の表面1b側に接着材を用いて接着する。このとき、電極付き基板11Aと電極付き基板11Bについて、双方の溝部20,21の位置、配線電極15の位置が揃うように位置合わせ行う。それから電極付き基板11Bの第2の表面1bを溝部20,21が出現するまで研摩する。
【0122】
さらに、図17に示すように別の電極付き基板11C,電極付き基板11Dを用意する。そして、電極付き基板11C,11Dのそれぞれについて、積層体の第2の表面1b側に接着してから研磨する工程(接着・研磨工程)を実行する。
【0123】
図18に示すように、引き続き別の3枚の電極付き基板11(図18〜図20では、図示を省略している)について接着・研磨工程を繰り返し実行する。そして、最後に電極付き基板11Hについて接着・研磨工程を実行する。すると、接着・研磨工程が合計8枚の電極付き基板11について実行されることとなる。
【0124】
その後、電極付き基板11Aについて、台座34および接着層33を除去すると図19に示すような積層ウェハ90が製造される。積層ウェハ90は電極付き基板11Aが最も上位に配置されて、その下位に7枚の電極付き基板11が重なり、全部で8枚の電極付き基板11が積層されている。この積層ウェハ90は、台座34および接着層33が除去されているため、電極付き基板11Aの配線電極15が凸状に出現している。
【0125】
次いで、貫通孔形成工程を実行する。貫通孔形成工程では、前述した手順によって製造した積層ウェハ90について、図19に示すように貫通孔35を形成する。貫通孔35は、電極付き基板11の積層されている方向(積層方向)に重なった複数(8枚)の電極付き基板11すべての溝部20,21と、孔部25、溝部内絶縁層22および接着層33を貫通し、さらに、積層方向に重なった8つすべての配線電極15における電極パッド15aの内側面全体が出現するようにして形成する。
【0126】
貫通孔35は、例えばレーザ加工によって形成することができる。レーザ加工では、レーザ光をごく微小面積に集光した上で、各配線電極15の孔部25に照射する。すると、照射するレーザ光のエネルギーにより、孔部25に沿ってその延長線上の溝部内絶縁層22および接着層33が溶融等し、レーザ光が照射された領域から溝部内絶縁層22等を積層方向に沿って貫く貫通孔35が形成される。貫通孔35を形成するためには、各孔部25にだけレーザ光を照射する必要があるが、レーザ加工は加工領域が非常に微細になるため貫通孔35を形成するのに好適である。この場合、レーザ加工では、CO2レーザ(炭酸ガスレーザ)やTHG(Third Harmonic Generation)レーザ)を用いることができる。特にTHGレーザは、ポリイミド等の樹脂の加工に適しており、貫通孔35を微細に形成するのに適している。
【0127】
また、レーザ加工のほか、例えば、酸素プラズマを用いたRIE(反応性イオンエッチング; Reactive Ion Etching)や、IBE(イオンビームエッチング)を適用することによって貫通孔35を形成してもよい。
【0128】
続いて、貫通電極形成工程を実行する。貫通電極形成工程では、前述した手順によって形成した各貫通孔35の内側に図20に示すように貫通電極17を形成する。貫通電極17は、それぞれ貫通孔35に出現しているすべての配線電極15における電極パッド15aの内側面全体に接し、しかも貫通孔35を通って8枚の電極付き基板11をすべて貫通する1本の棒状に形成する。
【0129】
貫通電極17は例えば次のようにして形成することができる。図20に示すように、積層ウェハ90における電極付き基板11Hについて、樹脂製の保持板37を用いてシード層38を第2の表面1bに形成する。シード層38はCu等の金属からなり、めっき層の形成に用いられる。
【0130】
次に、シード層38に通電し、電気めっきを行う。すると、シード層38の表面からめっき膜が成長し、貫通孔35の内側がめっき膜で埋め尽くされる。こうして、貫通孔35の内側に貫通電極17が形成される。貫通孔35をめっき膜が埋め尽くすことによって貫通電極17が形成されるので、貫通孔35に出現しているすべての配線電極15に貫通電極17が接するようになる。貫通電極17を形成することにより、積層方向に重なったデバイス領域10が接続される。
【0131】
その後、積層ウェハ90における電極付き基板11Hの第2の表面1bに電極パッド27を形成すると、積層半導体ウェハ100が製造される。
【0132】
(積層チップパッケージの構造)
以上のような構成を有する積層半導体ウェハ100を用いることによって、積層チップパッケージ200を製造することができる。積層チップパッケージ200の構造について図6〜図9を参照して説明すると、次のとおりである。ここで、図6は積層チップパッケージ200の表側からみた斜視図、図7は同じく裏側からみた斜視図である。図8は積層チップパッケージ200の要部を示す一部省略した斜視図、図9は図6の9−9線断面図である。
【0133】
積層チップパッケージ200は前述した積層半導体ウェハ100における積層チップ領域40A、40Bから製造されている。積層チップパッケージ200は8枚の半導体チップ201(201A,201B,201C,201D,201E,201F,201G,201H)が積層された構造を有している。積層チップパッケージ200は、最も上位に表層チップとしての半導体チップ201Aが積層されている。その下位に7枚の半導体チップ201B〜201Hが積層されている。各半導体チップ201A〜201Hは接着層33によって互いに接着されている。
【0134】
また、積層チップパッケージ200は積層チップ領域40A、40Bから製造されているので、表側に複数の配線電極15が形成されている。裏側には複数の電極パッド27が形成されている。積層チップパッケージ200は周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層としての溝部内絶縁層22を有している。積層チップパッケージ200の周方向全体が溝部内絶縁層22で覆われている。
【0135】
複数の配線電極15は、半導体ウェハ1と同じL字状パターンで配置されている。そのため、半導体ウェハ1と同様、4つの境界辺10X、10X、10Y、10YのうちのL字状に接続された10X、10Xが有電極辺に設定され、10Y、10Yが無電極辺に設定されている。また、複数の電極パッド27が半導体チップ201Hの裏面において、各配線電極15に応じた位置に形成されている。そのため、複数の電極パッド27も、半導体ウェハ1と同じL字状パターンで配置されている。
【0136】
そして、積層チップパッケージ200は複数の貫通孔35が形成され、各貫通孔35に貫通電極17が形成されている。各貫通孔35は、半導体チップ201A〜201Hの積層電極群55を構成する8つの配線電極15と、溝部内絶縁層22及び接着層33を貫通している。貫通電極17は貫通孔35を通る1本の棒状導体であり、積層電極群55を構成する8つの配線電極15の電極パッド15aに直に接している。
【0137】
そして、積層チップパッケージ200は、半導体ウェハ1のメモリ部を変更することにより、64GB(ギガバイト)、128GB、256GBといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ200は、半導体チップが8枚積層されているが、複数の半導体チップが積層されていればよく、半導体チップの積層数は8枚には限定されない。
【0138】
以上の構成を有する積層チップパッケージ200は、積層半導体ウェハ100を用いて製造することができるから、従来の半導体装置300よりも1つの積層半導体ウェハ100からより多く製造することができる。そのため、積層チップパッケージ200は、短い時間により多く製造することができる。したがって、積層チップパッケージ200は、その製造コストを低減することができる。
【0139】
また、積層チップパッケージ200は、積層半導体ウェハ100と同様に貫通電極17を有しているから、半導体チップ201同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。さらに、貫通電極17によって各半導体チップ201がすべて接続されている。貫通電極17はつなぎ目のない1本の棒状導体であるから半導体チップ201ごとの配線によって各半導体ウェハ100をつないでいる場合に比べて接触抵抗が少なくなっている。また、電極パッド15aの孔部25に臨む内側面全体に貫通電極17の周側面が接しているから、電極パッド15aと貫通電極17との接触面積が広く確保され、電流の流れがスムーズになっている。
【0140】
(積層チップパッケージの製造方法)
続いて、積層チップパッケージの製造方法について説明する。以上のような構成を備えた積層チップパッケージ200は、前述した積層半導体ウェハ100を用いて製造することができる。この場合、積層半導体ウェハ100をダイシングソーを用いてスクライブライン3A,3Bに沿って切断すると、積層チップ領域40A,40B等の各積層チップ領域がブロック状に分割される。分割されたブロック状の各部分が積層チップパッケージ200となる。
【0141】
ここで、積層半導体ウェハ100を切断するときは、図示しない切断部材であるブレードが溝部21、溝部20に沿うようにする。この場合、ブレードが電極パッド15aに接触しないようにすることが好ましい。こうすることにより、積層チップパッケージ200を全周絶縁構造にすることができる。全周絶縁構造とは、周方向全体が溝部内絶縁層22等の絶縁材によって覆われた構造を意味している。
【0142】
この全周絶縁構造にするためには、できるだけ、溝部21、溝部20の幅を太くする方がよい。しかし、そうすると、1枚の半導体ウェハ1上に形成し得るデバイス領域10の個数が少なくなるおそれがある。そのため、溝部21の幅(溝部20も同様)と、電極パッド15aの形成位置を次のようにすることが好ましい。
【0143】
まず、図24に示すように、前述した配線電極15のように、電極パッド15aを境界辺10Xから距離Wdだけ離して形成するときは、溝部21の幅(この幅を溝幅ともいう)W10から、Wdと電極パッド15aの張り出し幅(パッド幅)WXとの和を引いた大きさが無電極幅W1となる。すなわち、W1=W10−(Wd+WX)となる。Wdは、電極パッド15aと境界辺10Xとの距離であるが、この場合のWdは0よりも大きい(Wd>0)。
【0144】
この無電極幅W1がブレードの幅WBよりも大きいときは、全周絶縁構造の積層チップパッケージ200が得られる。WXは、基部15aaの幅Wb(約5μm)と、孔部25の幅Wa(約5μm)と、延出端部15ccの幅Wc(約5μm)との和であるから、約15μm程度である。また、ブレードの幅WBは25μmから30μmである。これは本発明の実施の形態に係る切断幅に相当している。図24のように、電極パッド15aをWd>0で形成する場合、溝幅W10は、少なくとも40μm(=15μm+25μm)+Wdとなり、40μmよりも大きくする必要がある。
【0145】
しかし、図25に示すように、Wdを0にした場合、溝部21の幅W11がWdの分だけ小さくなる。そのため、電極パッド15aは、Wdを0にし得る位置に形成することが好ましい。すなわち、電極パッド15aを境界辺10Xとの間に隙間を形成することなく溝部20,21に配置することが好ましい。こうすることで、幅W11が40μm程度になり、図24の場合よりも小さくすることができる。
【0146】
さらに、無電極幅W1がブレードの幅WBよりも小さくなるようにすれば、溝幅W11をより小さくすることができる。例えば、ブレードによるカットゾーン(図25の斜線部分)の端部が、延出端部15ccと交差部15bbとの境界部分を通るようにすることが好ましい。このようにすると、溝幅W11は35μm程度にまで小さい大きさにすることができる。
【0147】
この場合、孔部25はそのまま残るので、電極パッド15aの内周面の大半と、貫通電極17との接触状態が確保できるが、延出端部15ccがカットされることによって、電極パッド15aの内周面の一部について貫通電極17との接触状態が確保できなくなる。この点を考慮すると、図26に示すように、カットゾーン(図26の斜線部分)の端部が延出端部15ccの中を通るようにすることが好ましい。こうすると、電極パッド15aの内周面全体と、貫通電極17との接触状態が確保できる。
【0148】
そうすると、ブレードの幅WBとパッド幅WXとを加えた大きさを指定幅とし、Wd=0の状態において、溝幅W12を、指定幅以下であり、かつ指定幅から延出端部15ccの幅を引いた値よりは大きくすることが好ましい。この場合、溝幅W12は、35μmよりも大きく、40μm以下の範囲にすることが好ましい。このようにすると、電極パッド15aの内周面全体と、貫通電極17との接触状態を確保しながら、溝部20,21の幅を狭めることができる。
【0149】
さらに、溝幅を小さくするには、図27に示すように、ブレードによるカットゾーンが孔部25を通るようにすればよい。こうすると、溝幅W13を35μmよりも小さくすることができる。なお、ブレードによるカットゾーンが電極パッド15aを通らないようにしてもよい。この場合、図28に示すように、溝幅W14がブレードの幅WBとパッド幅WXとを加えた大きさよりも大きくなるため、溝幅W14は40μmよりも大きくなる。
【0150】
また、前述の説明では、基部15aaの幅Wb、孔部25の幅Waおよび延出端部15ccの幅Wcが同じ大きさ(約5μm)であるとしている。しかしながら、幅Wb、幅Waおよび幅Wcを異なる大きさにすることもできる。
【0151】
この場合、溝幅をできるだけ小さくするためには、幅Wb、幅Waおよび幅Wcをすべて小さくすることが好ましいが、幅Waを小さくすると、電極パッド15aの内周面の大きさが小さくなり、貫通電極17に接触する部分が小さくなる。そのため、幅Waはできるだけ小さくせずに幅Wbおよび幅Wcを小さくすることが好ましい。例えば、幅Wbを1μm〜5μmとし、幅Wcを0μm〜2μmとし、幅Waは3μm〜5μmにすることができる。こうすると、溝幅を29μm(=1+3+25μm)にすることができる。
【0152】
一方、図29に示した配線電極115のように、両側延出構造にすると、溝幅はブレードの幅WBに加えて2つ分のパッド幅WXを確保し得る大きさにしなければならない。そのため、溝幅W115は、電極パッドが境界辺に接するようにしても、少なくとも55μm(=25μm+15μm+15μm)程度になり、半導体ウェハ1よりも大きいことが明らかである。
【0153】
(変形例)
半導体ウェハ1および積層半導体ウェハ110では、図31に示すように、有電極辺10X、10Xと、無電極辺10Y、10Yの位置を変更してもよい。このようにしても、前述した半導体ウェハ1および積層半導体ウェハ110のように、1枚の基板上に形成し得るデバイス領域10の個数を増やすことができる。
【0154】
第2の実施の形態
続いて、図30を参照して、本発明の第2の実施の形態に係る積層半導体ウェハ105について説明する。ここで、図30は第2の実施の形態に係る積層半導体ウェハ105における配線電極15の配置パターンを模式的に示す平面図である。
【0155】
積層半導体ウェハ105でも、溝部20,21のすべてにおいて、配線電極15が部分配置パターンで配置されている。しかも、配線電極15は片側延出構造で形成されている。しかし、積層半導体ウェハ105では、配線電極15が積層半導体ウェハ100と同じL字状パターンで配置されたデバイス領域10と、配線電極15が逆さL字状パターンで配置されたデバイス領域10とが横方向に沿って交互に並べられている。
【0156】
積層半導体ウェハ105では、縦方向のラインL1に沿って並んだデバイス領域10については、配線電極15がL字状パターンで配置されている。その隣のラインL2に沿って並んだデバイス領域10については、配線電極15が逆さL字状パターンで配置されている。配線電極15が逆さL字状パターンで配置される場合、配線電極15の延出方向は、右向きの延出方向d1と、上向きの延出方向d3との組み合わせになる。逆さL字状パターンも、境界辺のL字状に接続された2本が有電極辺に設定されているので、L字状パターンと共通している。
【0157】
そして、L字状パターンと逆さL字状パターンとが交互に出現すると、溝部20に対して、下向きの延出方向d2の配線電極15と、上向きの延出方向d3の配線電極15とが交互に出現する。そのため、1本の溝部20について、配線電極15の延出方向が2種類存在し、1種類に統一されていない。この場合、積層半導体ウェハ105を溝部20で切断したときに、延出方向d2の配線電極15と、延出方向d3の配線電極15とが双方とも残るようにするには、溝部20の幅を、配線電極15が2つ横並びに並んだ場合と同様な大きさにする必要がある。したがって、デバイス領域10のY方向に沿った個数を増やすことは困難である。
【0158】
しかし、溝部21については、配線電極15の延出方向がすべて延出方向d1であり、1種類に統一されている。したがって、積層半導体ウェハ100と同様に、デバイス領域10のX方向に沿った個数を増やすことができる。そのため、積層半導体ウェハ105でも、全体として、1枚の基板上に形成し得るデバイス領域10の個数を増やすことができる。よって、積層半導体ウェハ105でも、単位時間あたりに製造できる積層チップパッケージの個数を増やせるようになるため、積層チップパッケージの製造コストを低減することができる。
【0159】
その他の実施の形態
続いて、図32、図33を参照して、本発明の別の実施の形態に係る積層半導体ウェハ110について説明する。ここで、図32は積層半導体ウェハ110の2つのデバイス領域10の要部を示す平面図である。図33は製造途中の半導体ウェハ2の要部を示す斜視図である。
【0160】
積層半導体ウェハ110は、積層半導体ウェハ100と比較して半導体ウェハ2を用いて製造される点で相違している。積層半導体ウェハ110は、半導体ウェハ2が複数積層されている。
【0161】
半導体ウェハ2は半導体ウェハ1と比較して、配線電極15の代わりに配線電極75を有する点で相違している。配線電極75は配線電極15と比較して、電極パッド15aの代わりに電極パッド75aを有する点で相違している。配線電極75は配線電極15と同様にL字状パターンで配置されている。
【0162】
電極パッド75aは、電極パッド15aと比較して、それぞれ延出端部15ccを有していない点で相違している。電極パッド75aについて詳しく述べれば次のとおりである。電極パッド75aは図33に詳しく示すように、基部15aaと、2つの交差部15bbとを有し、これらによって孔部77の周囲を取り囲む変形U字形状に形成されている。また、2つの交差部15bbが溝部21の内側に向かって開くように配置されている。そして、基部15aaと、2つの交差部15bbとの内側に孔部77が形成されている。
【0163】
積層半導体ウェハ110は、積層半導体ウェハ100の貫通孔35と同様の貫通孔85が複数形成され、各貫通孔85の内側にそれぞれ貫通電極17が1本ずつ形成されている。なお、図33は製造途中の半導体ウェハ2を示しているので、貫通電極17および貫通孔85が示されていない。
【0164】
以上のような積層半導体ウェハ110は、積層半導体ウェハ100と同様、各デバイス領域10について、配線電極75がL字状パターンで配置されているから、1枚の半導体ウェハ2上に形成されるデバイス領域10の個数を多くすることができる。
【0165】
そのうえ、隣接するデバイス領域10A、10Bが溝部内絶縁層22によって電気的に絶縁されている。そのため、積層半導体ウェハ110は、積層半導体ウェハ100と同様、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ110を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。
【0166】
また、積層半導体ウェハ110は、積層半導体ウェハ100と同様の貫通電極17を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ110でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ110は、貫通孔35と同様の貫通孔85を有しているから、貫通孔85の形成に要する時間も短縮できる。そのため、積層半導体ウェハ110は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。
【0167】
一方、配線電極75は延出端部15ccを有していないため配線電極15に比べると、貫通電極17との接触面積が縮小される。しかし、配線電極75の3つの内側面が貫通電極17に接触しているので、電極パッド75aと貫通電極17との接触が実用上十分なレベルで確保されている。
【0168】
続いて、図34、図35を参照して、本発明の更に別の実施の形態に係る積層半導体ウェハ120について説明する。ここで、図34は積層半導体ウェハ120の2つのデバイス領域10の要部を示す平面図である。図35は製造途中の半導体ウェハ3の要部を示す斜視図である。
【0169】
積層半導体ウェハ120は、積層半導体ウェハ100と比較して半導体ウェハ3を用いて製造される点で相違している。積層半導体ウェハ120は、半導体ウェハ3が複数積層されている。
【0170】
半導体ウェハ3は半導体ウェハ1と比較して、配線電極15がそれぞれ電極パッド15aを有してなく、ライン状端子部15bだけを有している点で相違している。
【0171】
積層半導体ウェハ120は、積層半導体ウェハ100の貫通孔35と同様の貫通孔77Aが複数形成され、各貫通孔77Aの内側に貫通電極17が1本ずつ形成されている。また、図35は、製造途中の半導体ウェハ3を示しているので、貫通電極17が示されていない。貫通孔77Aは後に形成されるので、図35では点線で示されている。
【0172】
各貫通孔77Aは、積層半導体ウェハ100の貫通孔35と比較して、ライン状端子部15bの先端部15cが出現するように形成されている点で相違している。この積層半導体ウェハ120の場合、ライン状端子部15bの先端部15cが溝部21の内側に最も延出しているから、先端部15cが最端部である。
【0173】
以上のような積層半導体ウェハ120も、積層半導体ウェハ100と同様、各デバイス領域10について、配線電極15がL字状パターンで配置されているから、1枚の半導体ウェハ2上に形成されるデバイス領域10の個数を多くすることができる。
【0174】
また、積層半導体ウェハ120は、互いに離反している配線電極15を有し、隣接するデバイス領域10A、10Bが溝部内絶縁層22によって電気的に絶縁されている。そのため、積層半導体ウェハ120も、積層半導体ウェハ100と同様に、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ120を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。
【0175】
また、積層半導体ウェハ120は、積層半導体ウェハ100と同様の貫通電極17を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ120でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ120は、貫通孔35と同様の貫通孔77Aを有しているから、貫通孔77Aの形成に要する時間も短縮できる。そのため、積層半導体ウェハ120は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。
【0176】
一方、積層半導体ウェハ120は、電極パッド15aを有していないため、積層半導体ウェハ100に比べると、配線電極15と貫通電極17との接触面積が縮小される。しかし、配線電極15および貫通電極17については、先端部15cが貫通電極17に接触しているので、配線電極15と貫通電極17との接触が確保されている。
【0177】
以上の各実施の形態では、積層方向に重なった8つの共通配線電極によって積層電極群55が構成されている。ウェハテストは積層する前の各半導体ウェハ1を対象として、電気的な特性をチップ予定部単位に測定することによって行われる。そのようなウェハテストを行い各チップ予定部を対象として良否判定を行った結果、半導体ウェハ1の中に不良なチップ予定部が含まれている場合がある。しかしながら、積層チップパッケージ200は良品のチップ予定部だけを用いる必要がある。
【0178】
そのため、半導体ウェハ1の中に不良のチップ予定部が含まれているときは、そのチップ予定部については配線電極を形成しないようにすることが好ましい。この場合、ウェハテストの際、不良のチップ予定部の位置情報を保存しておき、基板製造工程において、その位置情報に応じたデバイス領域については配線電極を形成しないようにする。こうすることによって、不良のチップ予定部が積層チップパッケージの中に物理的には含まれるものの、電気的な接続の対象から不良のチップ予定部を除外することができる。
【0179】
また、不良のチップ予定部を含む積層チップパッケージを不良品として除外するようにしてもよい。この場合、不良のチップ予定部の位置情報とともに、不良のチップ予定部を含む半導体ウェハの識別情報を保存しておき、位置情報と識別情報とにしたがい、不良のチップ予定部を含む積層チップパッケージをパッケージ検査の段階で除外してもよい。
【0180】
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
【産業上の利用可能性】
【0181】
本発明を適用することにより、単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減することができる。本発明は積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法で利用することができる。
【符号の説明】
【0182】
1,2,3…半導体ウェハ、3A,3B…スクライブライン、10,10A,10B…デバイス領域、10X,10Y…境界辺、11…電極付き基板、15,75…配線電極、15a,75a…電極パッド、17…貫通電極、20,21…溝部、25,77…孔部、35,77A,85…貫通孔、40A,40B…積層チップ領域、55…積層電極群、90…積層ウェハ、100,105,110,120…積層半導体ウェハ、200…積層チップパッケージ。
【特許請求の範囲】
【請求項1】
スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、
前記複数の半導体基板は、それぞれ
前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、
該複数のデバイス領域のそれぞれに形成されている前記半導体装置に接続され、かつ前記デバイス領域から前記スクライブ溝部の内側に延出している複数の配線電極とを有し、
前記複数の配線電極が、前記複数のデバイス領域のそれぞれについて、該各デバイス領域と前記スクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、前記複数のデバイス領域のうちの前記スクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから該スクライブ溝部に延出し、
前記積層半導体基板は、
前記複数の半導体基板が積層されている積層方向に重なった前記複数の半導体基板の前記スクライブ溝部を貫通し、かつ前記複数の配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現している貫通孔が形成され、
該貫通孔を通って前記複数の半導体基板をすべて貫通し、かつ前記貫通孔に出現しているすべての前記配線電極に接する貫通電極と、
前記複数の半導体基板すべてにおける前記積層方向に重なった前記デバイス領域から構成される複数の積層チップ領域とを有する積層半導体基板。
【請求項2】
前記配線電極は、前記積層方向に沿った孔部が形成されている電極パッドを有し、
該電極パッドが前記境界辺との間に隙間を形成することなく前記スクライブ溝部に配置されている請求項1記載の積層半導体基板。
【請求項3】
前記複数のスクライブ溝部が、横方向に形成された複数の横溝部と、該横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、
前記複数の横溝部および複数の縦溝部のすべてにおいて、該スクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから前記配線電極が延出している請求項1または2記載の積層半導体基板。
【請求項4】
前記配線電極が前記デバイス領域から前記スクライブ溝部に延出する方向を延出方向としたときに、該延出方向および前記部分配置パターンが前記複数のデバイス領域すべてについて共通している請求項1〜3のいずれか一項記載の積層半導体基板。
【請求項5】
前記部分配置パターンが、前記複数のデバイス領域のそれぞれにおける前記4つの境界辺のうちのL字状に接続された2本が前記配線電極の配置された有電極辺に設定され、該有電極辺以外の2本が前記配線電極の配置されない無電極辺に設定されているL字状パターンであり、該L字状パターンが前記複数のデバイス領域のすべてにおいて共通している請求項1〜4のいずれか一項記載の積層半導体基板。
【請求項6】
前記積層半導体基板を前記スクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、前記電極パッドの前記境界辺から張り出す幅をパッド幅としたときに、前記スクライブ溝部の幅が、前記切断幅と前記パッド幅とを加えた大きさ以下に設定されている請求項2〜5のいずれか一項記載の積層半導体基板。
【請求項7】
前記配線電極は、前記積層方向に沿った孔部が形成されている電極パッドを有し、前記貫通孔が前記孔部に沿って形成されている請求項1〜6のいずれか一項記載の積層半導体基板。
【請求項8】
前記電極パッドは、矩形状または両端部が前記スクライブ溝部の内側に向かって開くように配置されたU字状に形成されている請求項2〜7のいずれか一項記載の積層半導体基板。
【請求項9】
前記半導体基板を4枚積層したユニット積層基板を1または2以上積層することによって、前記積層半導体基板が構成されている請求項1〜8のいずれか一項記載の積層半導体基板。
【請求項10】
スクライブラインに沿った複数のスクライブ溝部が形成されている半導体基板であって、
前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、
該複数のデバイス領域のそれぞれに形成されている前記半導体装置に接続され、かつ前記デバイス領域から前記スクライブ溝部の内側に延出している複数の配線電極とを有し、
前記複数の配線電極が、前記複数のデバイス領域のそれぞれについて、該各デバイス領域と前記スクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、前記複数のデバイス領域のうちの前記スクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから該スクライブ溝部に延出している半導体基板。
【請求項11】
前記配線電極は、前記積層方向に沿った孔部が形成されている電極パッドを有し、
該電極パッドが前記境界辺との間に隙間を形成することなく前記スクライブ溝部に配置されている請求項10記載の半導体基板。
【請求項12】
前記複数のスクライブ溝部が、横方向に形成された複数の横溝部と、該横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、
前記複数の横溝部および複数の縦溝部のすべてにおいて、該スクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから前記配線電極が延出している請求項10または11記載の半導体基板。
【請求項13】
前記配線電極が前記デバイス領域から前記スクライブ溝部に延出する方向を延出方向としたときに、該延出方向および前記部分配置パターンが前記複数のデバイス領域すべてについて共通している請求項12記載の半導体基板。
【請求項14】
前記部分配置パターンが、前記複数のデバイス領域のそれぞれにおける前記4つの境界辺のうちのL字状に接続された2本が前記配線電極の配置された有電極辺に設定され、該有電極辺以外の2本が前記配線電極の配置されない無電極辺に設定されているL字状パターンであり、該L字状パターンが前記複数のデバイス領域のすべてにおいて共通している請求項10〜13のいずれか一項記載の半導体基板。
【請求項15】
前記半導体基板を前記スクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、前記電極パッドの前記境界辺から張り出す幅をパッド幅としたときに、前記スクライブ溝部の幅が、前記切断幅と前記パッド幅とを加えた大きさ以下に設定されている請求項11〜14のいずれか一項記載の半導体基板。
【請求項16】
半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、
前記複数の半導体チップは、それぞれ
前記半導体装置が形成されている矩形状のデバイス領域の周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、
前記半導体装置に接続され、かつ前記樹脂絶縁層上に端部が配置されている複数の配線電極とを有し、
前記複数の配線電極が前記デバイス領域と前記樹脂絶縁層との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、前記デバイス領域における前記4つの境界辺のうちのL字状に接続された2本が前記配線電極の配置された有電極辺に設定され、該有電極辺以外の2本が前記配線電極の配置されない無電極辺に設定され、
前記積層チップパッケージは、
前記複数の半導体チップが積層されている積層方向に重なった前記複数の半導体チップの前記樹脂絶縁層を貫通し、かつ前記配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現している貫通孔が形成され、
該貫通孔を通って前記複数の半導体チップをすべて貫通し、かつ前記貫通孔に出現しているすべての前記配線電極に接する貫通電極を有する積層チップパッケージ。
【請求項17】
前記配線電極は、前記樹脂絶縁層上に配置され、かつ前記積層方向に沿った孔部が形成されている電極パッドを有し、
該電極パッドが前記境界辺との間に隙間を形成することなく前記樹脂絶縁層上に配置されている請求項16記載の積層チップパッケージ。
【請求項18】
半導体装置が形成されている処理前基板について、スクライブラインに沿った複数のスクライブ溝部を形成することによって、前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成されている複数のデバイス領域を形成するデバイス領域形成工程と、
該複数のデバイス領域のそれぞれに形成されている前記半導体装置に接続され、かつ前記デバイス領域から前記スクライブ溝部の内側に延出する複数の配線電極を、前記複数のデバイス領域それぞれについて、該各デバイス領域と前記スクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで、かつ前記スクライブ溝部に、該スクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから延出させて形成することによって、電極付き基板を製造する基板製造工程と、
前記電極付き基板を複数積層して積層ウェハを製造する積層工程と、
前記積層ウェハについて、複数の前記電極付き基板が積層されている積層方向に重なった複数の前記電極付き基板の前記スクライブ溝部を貫通し、かつ前記配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現するようにして貫通孔を形成する貫通孔形成工程と、
前記貫通孔に出現しているすべての前記配線電極に接する貫通電極を前記貫通孔を通って複数の前記電極付き基板をすべて貫通するように形成する貫通電極形成工程とを有する積層半導体基板の製造方法。
【請求項19】
前記基板製造工程において、前記積層方向に沿った孔部が形成されている電極パッドを有する形状で前記配線電極を形成し、かつ前記電極パッドを前記境界辺との間に隙間を形成することなく前記スクライブ溝部に配置する請求項18記載の積層半導体基板の製造方法。
【請求項20】
前記基板製造工程において、前記デバイス領域における前記4つの境界辺のうちのL字状に接続された2本を前記配線電極の配置された有電極辺に設定し、該有電極辺以外の2本を前記配線電極の配置されない無電極辺に設定する請求項18または19記載の積層半導体基板の製造方法。
【請求項21】
前記デバイス領域形成工程において、前記積層半導体基板を前記スクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、前記電極パッドの前記境界辺から張り出す幅をパッド幅としたときに、前記スクライブ溝部の幅を前記切断幅と前記パッド幅とを加えた大きさ以下に設定する請求項19または20記載の積層半導体基板の製造方法。
【請求項22】
請求項18記載の製造方法によって製造された積層半導体基板をそれぞれの前記スクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法。
【請求項1】
スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、
前記複数の半導体基板は、それぞれ
前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、
該複数のデバイス領域のそれぞれに形成されている前記半導体装置に接続され、かつ前記デバイス領域から前記スクライブ溝部の内側に延出している複数の配線電極とを有し、
前記複数の配線電極が、前記複数のデバイス領域のそれぞれについて、該各デバイス領域と前記スクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、前記複数のデバイス領域のうちの前記スクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから該スクライブ溝部に延出し、
前記積層半導体基板は、
前記複数の半導体基板が積層されている積層方向に重なった前記複数の半導体基板の前記スクライブ溝部を貫通し、かつ前記複数の配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現している貫通孔が形成され、
該貫通孔を通って前記複数の半導体基板をすべて貫通し、かつ前記貫通孔に出現しているすべての前記配線電極に接する貫通電極と、
前記複数の半導体基板すべてにおける前記積層方向に重なった前記デバイス領域から構成される複数の積層チップ領域とを有する積層半導体基板。
【請求項2】
前記配線電極は、前記積層方向に沿った孔部が形成されている電極パッドを有し、
該電極パッドが前記境界辺との間に隙間を形成することなく前記スクライブ溝部に配置されている請求項1記載の積層半導体基板。
【請求項3】
前記複数のスクライブ溝部が、横方向に形成された複数の横溝部と、該横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、
前記複数の横溝部および複数の縦溝部のすべてにおいて、該スクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから前記配線電極が延出している請求項1または2記載の積層半導体基板。
【請求項4】
前記配線電極が前記デバイス領域から前記スクライブ溝部に延出する方向を延出方向としたときに、該延出方向および前記部分配置パターンが前記複数のデバイス領域すべてについて共通している請求項1〜3のいずれか一項記載の積層半導体基板。
【請求項5】
前記部分配置パターンが、前記複数のデバイス領域のそれぞれにおける前記4つの境界辺のうちのL字状に接続された2本が前記配線電極の配置された有電極辺に設定され、該有電極辺以外の2本が前記配線電極の配置されない無電極辺に設定されているL字状パターンであり、該L字状パターンが前記複数のデバイス領域のすべてにおいて共通している請求項1〜4のいずれか一項記載の積層半導体基板。
【請求項6】
前記積層半導体基板を前記スクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、前記電極パッドの前記境界辺から張り出す幅をパッド幅としたときに、前記スクライブ溝部の幅が、前記切断幅と前記パッド幅とを加えた大きさ以下に設定されている請求項2〜5のいずれか一項記載の積層半導体基板。
【請求項7】
前記配線電極は、前記積層方向に沿った孔部が形成されている電極パッドを有し、前記貫通孔が前記孔部に沿って形成されている請求項1〜6のいずれか一項記載の積層半導体基板。
【請求項8】
前記電極パッドは、矩形状または両端部が前記スクライブ溝部の内側に向かって開くように配置されたU字状に形成されている請求項2〜7のいずれか一項記載の積層半導体基板。
【請求項9】
前記半導体基板を4枚積層したユニット積層基板を1または2以上積層することによって、前記積層半導体基板が構成されている請求項1〜8のいずれか一項記載の積層半導体基板。
【請求項10】
スクライブラインに沿った複数のスクライブ溝部が形成されている半導体基板であって、
前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、
該複数のデバイス領域のそれぞれに形成されている前記半導体装置に接続され、かつ前記デバイス領域から前記スクライブ溝部の内側に延出している複数の配線電極とを有し、
前記複数の配線電極が、前記複数のデバイス領域のそれぞれについて、該各デバイス領域と前記スクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、前記複数のデバイス領域のうちの前記スクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから該スクライブ溝部に延出している半導体基板。
【請求項11】
前記配線電極は、前記積層方向に沿った孔部が形成されている電極パッドを有し、
該電極パッドが前記境界辺との間に隙間を形成することなく前記スクライブ溝部に配置されている請求項10記載の半導体基板。
【請求項12】
前記複数のスクライブ溝部が、横方向に形成された複数の横溝部と、該横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、
前記複数の横溝部および複数の縦溝部のすべてにおいて、該スクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから前記配線電極が延出している請求項10または11記載の半導体基板。
【請求項13】
前記配線電極が前記デバイス領域から前記スクライブ溝部に延出する方向を延出方向としたときに、該延出方向および前記部分配置パターンが前記複数のデバイス領域すべてについて共通している請求項12記載の半導体基板。
【請求項14】
前記部分配置パターンが、前記複数のデバイス領域のそれぞれにおける前記4つの境界辺のうちのL字状に接続された2本が前記配線電極の配置された有電極辺に設定され、該有電極辺以外の2本が前記配線電極の配置されない無電極辺に設定されているL字状パターンであり、該L字状パターンが前記複数のデバイス領域のすべてにおいて共通している請求項10〜13のいずれか一項記載の半導体基板。
【請求項15】
前記半導体基板を前記スクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、前記電極パッドの前記境界辺から張り出す幅をパッド幅としたときに、前記スクライブ溝部の幅が、前記切断幅と前記パッド幅とを加えた大きさ以下に設定されている請求項11〜14のいずれか一項記載の半導体基板。
【請求項16】
半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、
前記複数の半導体チップは、それぞれ
前記半導体装置が形成されている矩形状のデバイス領域の周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、
前記半導体装置に接続され、かつ前記樹脂絶縁層上に端部が配置されている複数の配線電極とを有し、
前記複数の配線電極が前記デバイス領域と前記樹脂絶縁層との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、前記デバイス領域における前記4つの境界辺のうちのL字状に接続された2本が前記配線電極の配置された有電極辺に設定され、該有電極辺以外の2本が前記配線電極の配置されない無電極辺に設定され、
前記積層チップパッケージは、
前記複数の半導体チップが積層されている積層方向に重なった前記複数の半導体チップの前記樹脂絶縁層を貫通し、かつ前記配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現している貫通孔が形成され、
該貫通孔を通って前記複数の半導体チップをすべて貫通し、かつ前記貫通孔に出現しているすべての前記配線電極に接する貫通電極を有する積層チップパッケージ。
【請求項17】
前記配線電極は、前記樹脂絶縁層上に配置され、かつ前記積層方向に沿った孔部が形成されている電極パッドを有し、
該電極パッドが前記境界辺との間に隙間を形成することなく前記樹脂絶縁層上に配置されている請求項16記載の積層チップパッケージ。
【請求項18】
半導体装置が形成されている処理前基板について、スクライブラインに沿った複数のスクライブ溝部を形成することによって、前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成されている複数のデバイス領域を形成するデバイス領域形成工程と、
該複数のデバイス領域のそれぞれに形成されている前記半導体装置に接続され、かつ前記デバイス領域から前記スクライブ溝部の内側に延出する複数の配線電極を、前記複数のデバイス領域それぞれについて、該各デバイス領域と前記スクライブ溝部との境目に相当する4つの境界辺の一部だけに沿った部分配置パターンで、かつ前記スクライブ溝部に、該スクライブ溝部を挟んで隣り合う2つのデバイス領域のうちのいずれか一方だけから延出させて形成することによって、電極付き基板を製造する基板製造工程と、
前記電極付き基板を複数積層して積層ウェハを製造する積層工程と、
前記積層ウェハについて、複数の前記電極付き基板が積層されている積層方向に重なった複数の前記電極付き基板の前記スクライブ溝部を貫通し、かつ前記配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現するようにして貫通孔を形成する貫通孔形成工程と、
前記貫通孔に出現しているすべての前記配線電極に接する貫通電極を前記貫通孔を通って複数の前記電極付き基板をすべて貫通するように形成する貫通電極形成工程とを有する積層半導体基板の製造方法。
【請求項19】
前記基板製造工程において、前記積層方向に沿った孔部が形成されている電極パッドを有する形状で前記配線電極を形成し、かつ前記電極パッドを前記境界辺との間に隙間を形成することなく前記スクライブ溝部に配置する請求項18記載の積層半導体基板の製造方法。
【請求項20】
前記基板製造工程において、前記デバイス領域における前記4つの境界辺のうちのL字状に接続された2本を前記配線電極の配置された有電極辺に設定し、該有電極辺以外の2本を前記配線電極の配置されない無電極辺に設定する請求項18または19記載の積層半導体基板の製造方法。
【請求項21】
前記デバイス領域形成工程において、前記積層半導体基板を前記スクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、前記電極パッドの前記境界辺から張り出す幅をパッド幅としたときに、前記スクライブ溝部の幅を前記切断幅と前記パッド幅とを加えた大きさ以下に設定する請求項19または20記載の積層半導体基板の製造方法。
【請求項22】
請求項18記載の製造方法によって製造された積層半導体基板をそれぞれの前記スクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
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【図18】
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【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
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【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【公開番号】特開2013−98535(P2013−98535A)
【公開日】平成25年5月20日(2013.5.20)
【国際特許分類】
【出願番号】特願2012−171731(P2012−171731)
【出願日】平成24年8月2日(2012.8.2)
【出願人】(500475649)ヘッドウェイテクノロジーズ インコーポレイテッド (251)
【出願人】(500393893)新科實業有限公司 (361)
【氏名又は名称原語表記】SAE Magnetics(H.K.)Ltd.
【住所又は居所原語表記】SAE Technology Centre, 6 Science Park East Avenue, Hong Kong Science Park, Shatin, N.T., Hong Kong
【Fターム(参考)】
【公開日】平成25年5月20日(2013.5.20)
【国際特許分類】
【出願日】平成24年8月2日(2012.8.2)
【出願人】(500475649)ヘッドウェイテクノロジーズ インコーポレイテッド (251)
【出願人】(500393893)新科實業有限公司 (361)
【氏名又は名称原語表記】SAE Magnetics(H.K.)Ltd.
【住所又は居所原語表記】SAE Technology Centre, 6 Science Park East Avenue, Hong Kong Science Park, Shatin, N.T., Hong Kong
【Fターム(参考)】
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