配線基板ならびに半導体装置及びその製造方法
【課題】ベアチップ実装において、配線基板の寸法変化による接合用配線列と半導体素子の電極の間の位置ずれを緩和する。
【解決手段】配線基板３上の接合用配線列４を構成する複数の導体配線２のピッチを、設計寸法に対し広いピッチから狭いピッチまで連続的に変化させてピッチ変化領域５が形成される。各々の導体配線２に複数の突起電極６が設けられ、ピッチ変化領域５内で接合用配線列４を横切る複数の平行線上に突起電極６が配置されて、複数の接合用突起電極列６ａ、６ｂ、６ｃが構成されている。配線基板３の寸法が変化した場合に、半導体素子８の素子電極列９のピッチに最も近いピッチの接合用突起電極列を選択して接合することで、突起電極６と素子電極列９の位置ずれを緩和する。
【解決手段】配線基板３上の接合用配線列４を構成する複数の導体配線２のピッチを、設計寸法に対し広いピッチから狭いピッチまで連続的に変化させてピッチ変化領域５が形成される。各々の導体配線２に複数の突起電極６が設けられ、ピッチ変化領域５内で接合用配線列４を横切る複数の平行線上に突起電極６が配置されて、複数の接合用突起電極列６ａ、６ｂ、６ｃが構成されている。配線基板３の寸法が変化した場合に、半導体素子８の素子電極列９のピッチに最も近いピッチの接合用突起電極列を選択して接合することで、突起電極６と素子電極列９の位置ずれを緩和する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子との接合用の複数本の配線が形成された配線基板、その配線基板に半導体素子が接合された構成を有する半導体装置、及びその製造方法に関するものである。
【背景技術】
【０００２】
配線基板上に半導体素子を載置し、配線基板上に形成された接合用配線と半導体素子上の素子電極列とを接合した半導体装置、及びその製造方法が知られている。配線基板と半導体素子との接合ピッチは、現状では３０μｍ程度が量産可能な水準である。それ以下のピッチでの接合のためには、配線基板と半導体装置の精密な位置合わせの工夫が必要である。（例えば特許文献１参照）。
【０００３】
以下、従来の半導体装置の製造方法について、図７を参照しながら説明する。図７（ａ）は従来の半導体装置の平面図、図７（ｂ）は図７（ａ）の側面図である。なお、図７（ａ）は、図７（ｂ）に示したＡからＡ’に向かって見た状態を表している。
【０００４】
図７（ａ）及び（ｂ）において、配線基板４１上には、接合用配線４２、及び第１の認識マーク４３が形成されている。また、配線基板４１上には、半導体素子４４が搭載されている。半導体素子４４には、素子電極列４５が形成されるとともに、主面上に第２の認識マーク４６が形成されている。
【０００５】
従来の半導体装置の製造方法では、まず第１の認識マーク４３の位置座標と第２の認識マーク４６の位置座標とを用いて、配線基板４１と半導体素子４４とを接合前に仮に位置あわせする。
【０００６】
その後、接合用配線４２と素子電極列４５との相対的位置を確認し、許容範囲を超える位置ずれが存在する場合、位置ずれ量に基づき配線基板４１と半導体素子４４とを相対移動して、図８に示すように、接合用配線４２と素子電極列４５との相対的位置を補正した後各々を接合する。
【特許文献１】特許第２８３２７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の半導体装置の製造方法は、配線基板４１と半導体装置４４の搭載位置ずれの補正に対しては有効であるが、配線基板４１が設計寸法から変化して発生する位置ずれに対しては効果が無いという問題があった。
【０００８】
図９は、従来の半導体装置において、配線基板４１がＢ−Ｂ’方向において設計寸法ｘよりｄｘ伸びる寸法変化が発生した場合を示す。この場合、配線基板４１と半導体素子４４とを相対移動しても、接合用配線４２と素子電極列４５との相対的位置を補正することは出来ない。
【０００９】
現状では、配線基板に主として、価格が安い有機機材が用いられることが多い。有機基材は一般的に、シリコン等の無機材料と比較して温度や湿度の変化による寸法変化が大きく、シリコン等からなる半導体素子との接合ピッチを微細化する妨げとなっている。例えば、現在比較的微細接合が進んでいる液晶用のＣＯＦパッケージにおいて、ポリイミドからなる配線基板と半導体素子との最小接合ピッチは３０μｍ程度である。一方、配線基板の寸法精度は±０．０５％程度であり、例えば液晶用の半導体素子として２０ｍｍの長さを想定すると、配線基板の寸法変化は２０ｍｍ×（±０．０５％）＝±１０μｍとなり、３０μｍピッチの接合をする場合には無視できない大きさとなってきている。
【００１０】
本発明は、上記従来の問題を解決するものであり、配線基板の寸法変化量による接合用配線列と素子電極列の間の位置ずれを段階的に補正できる配線基板を提供することを目的とする。また、そのような配線基板を用いた半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の配線基板は、絶縁性基材と、前記絶縁基材上に設けられた複数の導体配線と、前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、各々の前記導体配線に複数の前記突起電極が設けられ、前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されていることを特徴とする。
【００１２】
また、本発明の半導体装置は、絶縁性基材と、前記絶縁基材上に設けられた複数の導体配線と、前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、各々の前記導体配線に複数の前記突起電極が設けられ、前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されている配線基板と、主面に素子電極列が設けられ前記配線基板上に搭載された半導体素子とを備え、前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうちの一つ以上の接合用突起電極列と、前記半導体素子の前記素子電極列における各々対応する電極どうしが接合されていることを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法は、絶縁性基材と、前記絶縁基材上に設けられた複数の導体配線と、前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、各々の前記導体配線に複数の前記突起電極が設けられ、前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されている配線基板を準備する工程と、主面上に素子電極列が形成された半導体素子を準備する工程と、前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうち、前記突起電極のピッチが前記素子電極列を構成する素子電極のピッチと最も近い接合用突起電極列を選択し、前記素子電極列と整合させて、各々の前記電極列を構成する対応する前記電極どうしを接合する工程とを備える。
【発明の効果】
【００１４】
本発明の配線基板、半導体装置及びその製造方法によれば、配線基板上の接合用配線列を横切る複数の平行線上に形成された複数の接合用突起電極列のうち、素子電極列のピッチと最も近いピッチを持つ突起電極列を選択し接合することができるため、配線基板が設計寸法から変化しても素子電極列と突起電極との接合ずれを小さくすることが可能である。
【発明を実施するための最良の形態】
【００１５】
本発明は、上記構成を基本として、以下のような態様をとることができる。
【００１６】
すなわち、本発明の配線基板において、前記接合用配線列を構成する各々の前記導体配線と平行な方向に、前記複数の突起電極列の間隔と同一の間隔で配列され、かつ各々の前記突起電極列に対して所定の位置関係に配置された、各々形状が異なる複数の認識マークを備えることが好ましい。
【００１７】
また、本発明の配線基板の製造方法において好ましくは、前記配線基板は、前記接合用配線列を構成する各々の導体配線と平行な方向に、前記複数の突起電極列の間隔と同一の間隔で配列された、各々形状が異なる複数の認識マークを備え、前記複数の認識マークのうちから一つの認識マークを選択的に認識することにより、前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうち、前記突起電極のピッチが前記素子電極列を構成する素子電極のピッチと最も近い前記接合用突起電極列を選択する。
【００１８】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１９】
（第１の実施形態）
図１（ａ）は本発明の第１の実施形態にかかる配線基板の平面図、図１（ｂ）は図１（ａ）の側面図である。なお、図１（ａ）は、図１（ｂ）に示すＡからＡ’に向かって見た状態を表している。
【００２０】
図１（ａ）及び（ｂ）において、配線基板３は、絶縁性基材１と、絶縁性基材１の表面に形成された複数本の導体配線２とを有する。配線基板３には、導体配線２を延在し整列して形成された接合用配線列４が設けられている。
【００２１】
接合用配線列４を構成する各々の導体配線２のピッチは、ピッチ変化領域５内で、累積ピッチの設計寸法ｘに対し、広いピッチから狭いピッチまで連続的に変化させて形成されている。
【００２２】
導体配線２には各々、複数個の接合用の突起電極６が設けられている。突起電極６は、接合用配線列４のピッチ変化領域５の領域内で、導体配線２の長手方向を横切る向きの列である接合用突起電極列６ａ、６ｂ、６ｃを構成している。各々の接合用突起電極列６ａ、６ｂ、６ｃは平行に形成されている。
【００２３】
接合用突起電極列６ａと６ｂの、導体配線２の配列方向と直交する方向における距離をｙ１、突起電極列６ｂと６ｃの距離をｙ２とする。また、接合用突起電極列６ｂを構成する突起電極６の累積ピッチｘ２は、設計寸法ｘと等しい。接合用突起電極列６ａを構成する突起電極６の累積ピッチｘ１は、ｘより狭い。突起電極列６ｃを構成する突起電極６の累積ピッチｘ３は、ｘより広い。ここで、累積ピッチとは、図１（ａ）から判るように、接合用突起電極列６ａ、６ｂ、６ｃの各々に含まれる突起電極６の間のピッチの総計を意味する。
【００２４】
なお、ピッチ変化領域５の領域内での導体配線２のピッチは、上述のように連続的に変化させた構成に代えて、段階的に変化させても良い。
【００２５】
配線基板３上には、第１の認識マーク７が形成されている。
【００２６】
ここでは、液晶用パッケージに用いられるパッケージとして、例えば絶縁性基材１は厚み４０μｍ程度のポリイミド、導体配線２は厚み８μｍ、幅１５μｍ程度のＣｕにより形成される。接合用突起電極列６ａ，６ｂ，６ｃを構成する突起電極６は、電解Ｃｕめっきにより高さ７μｍ程度に形成される。また導体配線２及び突起電極６上には、例えば０．５μｍ程度の電解Ａｕめっき層が形成される。
【００２７】
次に、本実施の形態による半導体装置について、図２（ａ）、（ｂ）を参照しながら説明する。図２（ａ）、（ｂ）において、図１（ａ）、（ｂ）に示した配線基板の要素と同一の要素には、同一の参照符号が付されている。半導体素子８は、主面を配線基板３の表面に対向させて載置されている。半導体素子８の素子電極列９を構成する各素子電極は、配線基板３上の接合用突起電極列６ｂの突起電極６と接合されている。また、半導体素子８には第２の認識マーク１０が設けられている。
【００２８】
次に、本実施の形態に係る半導体装置の製造方法について、図２、図３、図４を参照しながら説明する。図２、図３、図４において、図２に示した半導体装置の要素と同一の要素には、同一の参照符号が付されている。
【００２９】
図２は、配線基板３の接合用突起電極列６ｂ（を構成する突起電極６）の累積ピッチｘ２が設計値のｘである場合を示す。この場合、配線基板３上に形成された第１の認識マーク７と半導体素子８の第２の認識マーク１０とを用いて半導体素子８の位置を合わせ、接合用突起電極列６ｂの各突起電極６と素子電極列９の各素子電極とを接合することで、導体配線２と半導体素子８の接続が良好な半導体装置を製造することができる。
【００３０】
図３は、図２と比較して、配線基板３の接合用突起電極列６ｂの累積ピッチｘ２がｄｘだけ伸び方向に変化した場合を示す。この場合、累積ピッチｘ２＝ｘ＋ｄｘである接合用突起電極列６ｂと累積ピッチがｘである素子電極列９とを接合すると、ｄｘ分の接合ずれが生じる。そのため、半導体素子８を配線基板３に載置する際に、配線基板３上に形成された第１の認識マーク７と半導体素子８の第２の認識マーク１０とを用いて認識した位置から、半導体素子８をｙ１だけ移動させ、接合用突起電極列６ｂよりも累積ピッチｘ１が狭く形成された接合用突起電極列６ａと素子電極列９を選択して接合することで、接合ずれを減少させることができる。
【００３１】
図４は、図２に比較して、配線基板３の接合用突起電極列６ｂの累積ピッチｘ２がｄｘだけ縮み方向に変化した場合を示す。この場合、累積ピッチｘ２＝ｘ−ｄｘである接合用突起電極列６ｂと累積ピッチがｘである素子電極列９とを接合すると、ｄｘ分の接合ずれが生じる。そのため、半導体素子８を配線基板３に載置する際に、配線基板３上に形成された第１の認識マーク７と半導体素子８の第２の認識マーク１０とを用いて認識した位置から、半導体素子８をｙ２だけ移動させ、接合用突起電極列６ｂよりも累積ピッチｘ３が広く形成された接合用突起電極列６ｃと素子電極列９を選択して接合することで、接合ピッチずれを減少させることができる。
【００３２】
ここで、一般的には、寸法変化量ｄｘは、温湿度が一定の環境で使用する場合、配線基板の製造ロット内では大きな差異を生じないため、配線基板の出荷検査もしくは受け入れ検査時の寸法測定結果から、移動量ｄｘをロット毎に設定することができる。
【００３３】
（第２の実施形態）
図５（ａ）は本発明の第２の実施形態にかかる半導体装置の平面図、図５（ｂ）は図５（ａ）の側面図である。図５において、図２に示した半導体装置の要素と同一の要素には、同一の参照符号が付されている。
【００３４】
７ａ、７ｂ、７ｃは、配線基板３上に形成された第１の認識マークである。第１の認識マーク７ａと７ｂの、導体配線２の配列方向と直交する方向における距離は、接合用突起電極列６ａと接合用突起電極列６ｂの距離のｙ１と等しい。第１の認識マーク７ｂと７ｃの距離は、接合用突起電極列６ｂと接合用突起電極列６ｃの距離のｙ２と等しい。また第１の認識マーク７ａ、７ｂ、７ｃの形状は各々異なっている。さらに、第１の認識マーク７ａ、７ｂ、７ｃは、対応する突起電極列６ａ、６ｂ、６ｃに対して所定の位置関係に配置されている。
【００３５】
次に、本実施の形態に係る半導体装置の製造方法について、図５、図６を参照しながら説明する。
【００３６】
図５は、配線基板３の接合用突起電極列６ｂの累積ピッチｘ２が、設計値のｘに等しい場合を示す。この場合、配線基板３上に形成された第１の認識マーク７ｂと半導体素子８の第２の認識マーク１０とを用いて半導体素子８の位置を合わせ、接合用突起電極列６ｂと素子電極列９とを接合することで半導体装置を製造する。
【００３７】
図６は、図５と比較して、配線基板３の接合用突起電極列６ｂの累積ピッチｘ２がｄｘだけ伸び方向に変化した場合を示す。この場合、累積ピッチｘ２＝ｘ＋ｄｘである接合用突起電極列６ｂと、累積ピッチがｘである素子電極列９とを接合すると、ｄｘ分の接合ずれが生じる。そのため、半導体素子８を配線基板３に載置する際に、配線基板３上に形成された第１の認識マーク７ｂを使用する代わりに、第１の認識マーク７ｂからｙ１だけ離れた第１の認識マーク７ａと半導体素子８の第２の認識マーク１０とを用いて位置認識を行う。それにより、接合用突起電極列６ｂの位置からｙ１だけ移動した位置にある接合用突起電極６ａと素子電極列９とを接合することができ、接合ずれを減少させることができる。
【００３８】
同様に、配線基板３の接合用突起電極列６ｂの累積ピッチｘ２がｄｘだけ縮み方向に変化した場合、半導体素子８を配線基板３に載置する際に、配線基板３上の第１の認識マーク７ｂを使用する代わりに、第１の認識マーク７ｂからｙ２だけ離れた第１の認識マーク７ｃと、半導体素子８の第２の認識マーク１０とを用いて位置認識を行う。それにより、接合用突起電極列６ｂの位置からｙ２だけ移動した位置にある接合用突起電極６ｃと素子電極列９とを接合することができ、接合ずれを減少させることができる。
【００３９】
ここで、第１の認識マーク７ａ、７ｂ、７ｃの形状は各々異なっている為、第１の認識マークの形状を選択することで、確実に接合用突起電極６ａ、６ｂ、６ｃを選択して接合することができる。
【産業上の利用可能性】
【００４０】
本発明の配線基板は、寸法変化の比較的大きな有機基材を用い、その上に配線パターンが形成された構成を有する場合に、半導体素子の電極を配線パターンに位置合わせすることを容易にするものであり、半導体装置の量産に有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態における配線基板を示し、（ａ）は平面図、（ｂ）は側面図
【図２】同実施形態における半導体装置を示し、（ａ）は平面図、（ｂ）は側面図
【図３】同実施形態における半導体装置の製造方法を示し、（ａ）は平面図、（ｂ）は側面図
【図４】同実施形態における半導体装置の製造方法を示し、（ａ）は平面図、（ｂ）は側面図
【図５】本発明の第２の実施形態における半導体装置を示し、（ａ）は平面図、（ｂ）は側面図
【図６】同実施形態における半導体装置の製造方法を示し、（ａ）は平面図、（ｂ）は側面図
【図７】従来の半導体装置を示し、（ａ）は平面図、（ｂ）は側面図
【図８】従来の半導体装置を示す平面図
【図９】従来の半導体装置を示す平面図
【符号の説明】
【００４２】
１ 絶縁性基材
２、４２ 導体配線
３、４１ 配線基板
４ 接合用配線列
５ ピッチ変化領域
６ 突起電極
６ａ、６ｂ、６ｃ 接合用突起電極列
７、７ａ、７ｂ、７ｃ、４３ 第１の認識マーク
８、４４ 半導体素子
９、４５ 素子電極列
１０、４６ 第２の認識マーク
【技術分野】
【０００１】
本発明は、半導体素子との接合用の複数本の配線が形成された配線基板、その配線基板に半導体素子が接合された構成を有する半導体装置、及びその製造方法に関するものである。
【背景技術】
【０００２】
配線基板上に半導体素子を載置し、配線基板上に形成された接合用配線と半導体素子上の素子電極列とを接合した半導体装置、及びその製造方法が知られている。配線基板と半導体素子との接合ピッチは、現状では３０μｍ程度が量産可能な水準である。それ以下のピッチでの接合のためには、配線基板と半導体装置の精密な位置合わせの工夫が必要である。（例えば特許文献１参照）。
【０００３】
以下、従来の半導体装置の製造方法について、図７を参照しながら説明する。図７（ａ）は従来の半導体装置の平面図、図７（ｂ）は図７（ａ）の側面図である。なお、図７（ａ）は、図７（ｂ）に示したＡからＡ’に向かって見た状態を表している。
【０００４】
図７（ａ）及び（ｂ）において、配線基板４１上には、接合用配線４２、及び第１の認識マーク４３が形成されている。また、配線基板４１上には、半導体素子４４が搭載されている。半導体素子４４には、素子電極列４５が形成されるとともに、主面上に第２の認識マーク４６が形成されている。
【０００５】
従来の半導体装置の製造方法では、まず第１の認識マーク４３の位置座標と第２の認識マーク４６の位置座標とを用いて、配線基板４１と半導体素子４４とを接合前に仮に位置あわせする。
【０００６】
その後、接合用配線４２と素子電極列４５との相対的位置を確認し、許容範囲を超える位置ずれが存在する場合、位置ずれ量に基づき配線基板４１と半導体素子４４とを相対移動して、図８に示すように、接合用配線４２と素子電極列４５との相対的位置を補正した後各々を接合する。
【特許文献１】特許第２８３２７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の半導体装置の製造方法は、配線基板４１と半導体装置４４の搭載位置ずれの補正に対しては有効であるが、配線基板４１が設計寸法から変化して発生する位置ずれに対しては効果が無いという問題があった。
【０００８】
図９は、従来の半導体装置において、配線基板４１がＢ−Ｂ’方向において設計寸法ｘよりｄｘ伸びる寸法変化が発生した場合を示す。この場合、配線基板４１と半導体素子４４とを相対移動しても、接合用配線４２と素子電極列４５との相対的位置を補正することは出来ない。
【０００９】
現状では、配線基板に主として、価格が安い有機機材が用いられることが多い。有機基材は一般的に、シリコン等の無機材料と比較して温度や湿度の変化による寸法変化が大きく、シリコン等からなる半導体素子との接合ピッチを微細化する妨げとなっている。例えば、現在比較的微細接合が進んでいる液晶用のＣＯＦパッケージにおいて、ポリイミドからなる配線基板と半導体素子との最小接合ピッチは３０μｍ程度である。一方、配線基板の寸法精度は±０．０５％程度であり、例えば液晶用の半導体素子として２０ｍｍの長さを想定すると、配線基板の寸法変化は２０ｍｍ×（±０．０５％）＝±１０μｍとなり、３０μｍピッチの接合をする場合には無視できない大きさとなってきている。
【００１０】
本発明は、上記従来の問題を解決するものであり、配線基板の寸法変化量による接合用配線列と素子電極列の間の位置ずれを段階的に補正できる配線基板を提供することを目的とする。また、そのような配線基板を用いた半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の配線基板は、絶縁性基材と、前記絶縁基材上に設けられた複数の導体配線と、前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、各々の前記導体配線に複数の前記突起電極が設けられ、前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されていることを特徴とする。
【００１２】
また、本発明の半導体装置は、絶縁性基材と、前記絶縁基材上に設けられた複数の導体配線と、前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、各々の前記導体配線に複数の前記突起電極が設けられ、前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されている配線基板と、主面に素子電極列が設けられ前記配線基板上に搭載された半導体素子とを備え、前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうちの一つ以上の接合用突起電極列と、前記半導体素子の前記素子電極列における各々対応する電極どうしが接合されていることを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法は、絶縁性基材と、前記絶縁基材上に設けられた複数の導体配線と、前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、各々の前記導体配線に複数の前記突起電極が設けられ、前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されている配線基板を準備する工程と、主面上に素子電極列が形成された半導体素子を準備する工程と、前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうち、前記突起電極のピッチが前記素子電極列を構成する素子電極のピッチと最も近い接合用突起電極列を選択し、前記素子電極列と整合させて、各々の前記電極列を構成する対応する前記電極どうしを接合する工程とを備える。
【発明の効果】
【００１４】
本発明の配線基板、半導体装置及びその製造方法によれば、配線基板上の接合用配線列を横切る複数の平行線上に形成された複数の接合用突起電極列のうち、素子電極列のピッチと最も近いピッチを持つ突起電極列を選択し接合することができるため、配線基板が設計寸法から変化しても素子電極列と突起電極との接合ずれを小さくすることが可能である。
【発明を実施するための最良の形態】
【００１５】
本発明は、上記構成を基本として、以下のような態様をとることができる。
【００１６】
すなわち、本発明の配線基板において、前記接合用配線列を構成する各々の前記導体配線と平行な方向に、前記複数の突起電極列の間隔と同一の間隔で配列され、かつ各々の前記突起電極列に対して所定の位置関係に配置された、各々形状が異なる複数の認識マークを備えることが好ましい。
【００１７】
また、本発明の配線基板の製造方法において好ましくは、前記配線基板は、前記接合用配線列を構成する各々の導体配線と平行な方向に、前記複数の突起電極列の間隔と同一の間隔で配列された、各々形状が異なる複数の認識マークを備え、前記複数の認識マークのうちから一つの認識マークを選択的に認識することにより、前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうち、前記突起電極のピッチが前記素子電極列を構成する素子電極のピッチと最も近い前記接合用突起電極列を選択する。
【００１８】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１９】
（第１の実施形態）
図１（ａ）は本発明の第１の実施形態にかかる配線基板の平面図、図１（ｂ）は図１（ａ）の側面図である。なお、図１（ａ）は、図１（ｂ）に示すＡからＡ’に向かって見た状態を表している。
【００２０】
図１（ａ）及び（ｂ）において、配線基板３は、絶縁性基材１と、絶縁性基材１の表面に形成された複数本の導体配線２とを有する。配線基板３には、導体配線２を延在し整列して形成された接合用配線列４が設けられている。
【００２１】
接合用配線列４を構成する各々の導体配線２のピッチは、ピッチ変化領域５内で、累積ピッチの設計寸法ｘに対し、広いピッチから狭いピッチまで連続的に変化させて形成されている。
【００２２】
導体配線２には各々、複数個の接合用の突起電極６が設けられている。突起電極６は、接合用配線列４のピッチ変化領域５の領域内で、導体配線２の長手方向を横切る向きの列である接合用突起電極列６ａ、６ｂ、６ｃを構成している。各々の接合用突起電極列６ａ、６ｂ、６ｃは平行に形成されている。
【００２３】
接合用突起電極列６ａと６ｂの、導体配線２の配列方向と直交する方向における距離をｙ１、突起電極列６ｂと６ｃの距離をｙ２とする。また、接合用突起電極列６ｂを構成する突起電極６の累積ピッチｘ２は、設計寸法ｘと等しい。接合用突起電極列６ａを構成する突起電極６の累積ピッチｘ１は、ｘより狭い。突起電極列６ｃを構成する突起電極６の累積ピッチｘ３は、ｘより広い。ここで、累積ピッチとは、図１（ａ）から判るように、接合用突起電極列６ａ、６ｂ、６ｃの各々に含まれる突起電極６の間のピッチの総計を意味する。
【００２４】
なお、ピッチ変化領域５の領域内での導体配線２のピッチは、上述のように連続的に変化させた構成に代えて、段階的に変化させても良い。
【００２５】
配線基板３上には、第１の認識マーク７が形成されている。
【００２６】
ここでは、液晶用パッケージに用いられるパッケージとして、例えば絶縁性基材１は厚み４０μｍ程度のポリイミド、導体配線２は厚み８μｍ、幅１５μｍ程度のＣｕにより形成される。接合用突起電極列６ａ，６ｂ，６ｃを構成する突起電極６は、電解Ｃｕめっきにより高さ７μｍ程度に形成される。また導体配線２及び突起電極６上には、例えば０．５μｍ程度の電解Ａｕめっき層が形成される。
【００２７】
次に、本実施の形態による半導体装置について、図２（ａ）、（ｂ）を参照しながら説明する。図２（ａ）、（ｂ）において、図１（ａ）、（ｂ）に示した配線基板の要素と同一の要素には、同一の参照符号が付されている。半導体素子８は、主面を配線基板３の表面に対向させて載置されている。半導体素子８の素子電極列９を構成する各素子電極は、配線基板３上の接合用突起電極列６ｂの突起電極６と接合されている。また、半導体素子８には第２の認識マーク１０が設けられている。
【００２８】
次に、本実施の形態に係る半導体装置の製造方法について、図２、図３、図４を参照しながら説明する。図２、図３、図４において、図２に示した半導体装置の要素と同一の要素には、同一の参照符号が付されている。
【００２９】
図２は、配線基板３の接合用突起電極列６ｂ（を構成する突起電極６）の累積ピッチｘ２が設計値のｘである場合を示す。この場合、配線基板３上に形成された第１の認識マーク７と半導体素子８の第２の認識マーク１０とを用いて半導体素子８の位置を合わせ、接合用突起電極列６ｂの各突起電極６と素子電極列９の各素子電極とを接合することで、導体配線２と半導体素子８の接続が良好な半導体装置を製造することができる。
【００３０】
図３は、図２と比較して、配線基板３の接合用突起電極列６ｂの累積ピッチｘ２がｄｘだけ伸び方向に変化した場合を示す。この場合、累積ピッチｘ２＝ｘ＋ｄｘである接合用突起電極列６ｂと累積ピッチがｘである素子電極列９とを接合すると、ｄｘ分の接合ずれが生じる。そのため、半導体素子８を配線基板３に載置する際に、配線基板３上に形成された第１の認識マーク７と半導体素子８の第２の認識マーク１０とを用いて認識した位置から、半導体素子８をｙ１だけ移動させ、接合用突起電極列６ｂよりも累積ピッチｘ１が狭く形成された接合用突起電極列６ａと素子電極列９を選択して接合することで、接合ずれを減少させることができる。
【００３１】
図４は、図２に比較して、配線基板３の接合用突起電極列６ｂの累積ピッチｘ２がｄｘだけ縮み方向に変化した場合を示す。この場合、累積ピッチｘ２＝ｘ−ｄｘである接合用突起電極列６ｂと累積ピッチがｘである素子電極列９とを接合すると、ｄｘ分の接合ずれが生じる。そのため、半導体素子８を配線基板３に載置する際に、配線基板３上に形成された第１の認識マーク７と半導体素子８の第２の認識マーク１０とを用いて認識した位置から、半導体素子８をｙ２だけ移動させ、接合用突起電極列６ｂよりも累積ピッチｘ３が広く形成された接合用突起電極列６ｃと素子電極列９を選択して接合することで、接合ピッチずれを減少させることができる。
【００３２】
ここで、一般的には、寸法変化量ｄｘは、温湿度が一定の環境で使用する場合、配線基板の製造ロット内では大きな差異を生じないため、配線基板の出荷検査もしくは受け入れ検査時の寸法測定結果から、移動量ｄｘをロット毎に設定することができる。
【００３３】
（第２の実施形態）
図５（ａ）は本発明の第２の実施形態にかかる半導体装置の平面図、図５（ｂ）は図５（ａ）の側面図である。図５において、図２に示した半導体装置の要素と同一の要素には、同一の参照符号が付されている。
【００３４】
７ａ、７ｂ、７ｃは、配線基板３上に形成された第１の認識マークである。第１の認識マーク７ａと７ｂの、導体配線２の配列方向と直交する方向における距離は、接合用突起電極列６ａと接合用突起電極列６ｂの距離のｙ１と等しい。第１の認識マーク７ｂと７ｃの距離は、接合用突起電極列６ｂと接合用突起電極列６ｃの距離のｙ２と等しい。また第１の認識マーク７ａ、７ｂ、７ｃの形状は各々異なっている。さらに、第１の認識マーク７ａ、７ｂ、７ｃは、対応する突起電極列６ａ、６ｂ、６ｃに対して所定の位置関係に配置されている。
【００３５】
次に、本実施の形態に係る半導体装置の製造方法について、図５、図６を参照しながら説明する。
【００３６】
図５は、配線基板３の接合用突起電極列６ｂの累積ピッチｘ２が、設計値のｘに等しい場合を示す。この場合、配線基板３上に形成された第１の認識マーク７ｂと半導体素子８の第２の認識マーク１０とを用いて半導体素子８の位置を合わせ、接合用突起電極列６ｂと素子電極列９とを接合することで半導体装置を製造する。
【００３７】
図６は、図５と比較して、配線基板３の接合用突起電極列６ｂの累積ピッチｘ２がｄｘだけ伸び方向に変化した場合を示す。この場合、累積ピッチｘ２＝ｘ＋ｄｘである接合用突起電極列６ｂと、累積ピッチがｘである素子電極列９とを接合すると、ｄｘ分の接合ずれが生じる。そのため、半導体素子８を配線基板３に載置する際に、配線基板３上に形成された第１の認識マーク７ｂを使用する代わりに、第１の認識マーク７ｂからｙ１だけ離れた第１の認識マーク７ａと半導体素子８の第２の認識マーク１０とを用いて位置認識を行う。それにより、接合用突起電極列６ｂの位置からｙ１だけ移動した位置にある接合用突起電極６ａと素子電極列９とを接合することができ、接合ずれを減少させることができる。
【００３８】
同様に、配線基板３の接合用突起電極列６ｂの累積ピッチｘ２がｄｘだけ縮み方向に変化した場合、半導体素子８を配線基板３に載置する際に、配線基板３上の第１の認識マーク７ｂを使用する代わりに、第１の認識マーク７ｂからｙ２だけ離れた第１の認識マーク７ｃと、半導体素子８の第２の認識マーク１０とを用いて位置認識を行う。それにより、接合用突起電極列６ｂの位置からｙ２だけ移動した位置にある接合用突起電極６ｃと素子電極列９とを接合することができ、接合ずれを減少させることができる。
【００３９】
ここで、第１の認識マーク７ａ、７ｂ、７ｃの形状は各々異なっている為、第１の認識マークの形状を選択することで、確実に接合用突起電極６ａ、６ｂ、６ｃを選択して接合することができる。
【産業上の利用可能性】
【００４０】
本発明の配線基板は、寸法変化の比較的大きな有機基材を用い、その上に配線パターンが形成された構成を有する場合に、半導体素子の電極を配線パターンに位置合わせすることを容易にするものであり、半導体装置の量産に有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態における配線基板を示し、（ａ）は平面図、（ｂ）は側面図
【図２】同実施形態における半導体装置を示し、（ａ）は平面図、（ｂ）は側面図
【図３】同実施形態における半導体装置の製造方法を示し、（ａ）は平面図、（ｂ）は側面図
【図４】同実施形態における半導体装置の製造方法を示し、（ａ）は平面図、（ｂ）は側面図
【図５】本発明の第２の実施形態における半導体装置を示し、（ａ）は平面図、（ｂ）は側面図
【図６】同実施形態における半導体装置の製造方法を示し、（ａ）は平面図、（ｂ）は側面図
【図７】従来の半導体装置を示し、（ａ）は平面図、（ｂ）は側面図
【図８】従来の半導体装置を示す平面図
【図９】従来の半導体装置を示す平面図
【符号の説明】
【００４２】
１ 絶縁性基材
２、４２ 導体配線
３、４１ 配線基板
４ 接合用配線列
５ ピッチ変化領域
６ 突起電極
６ａ、６ｂ、６ｃ 接合用突起電極列
７、７ａ、７ｂ、７ｃ、４３ 第１の認識マーク
８、４４ 半導体素子
９、４５ 素子電極列
１０、４６ 第２の認識マーク
【特許請求の範囲】
【請求項１】
絶縁性基材と、
前記絶縁基材上に設けられた複数の導体配線と、
前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、
前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、
前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、
各々の前記導体配線に複数の前記突起電極が設けられ、
前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されていることを特徴とする配線基板。
【請求項２】
前記接合用配線列を構成する各々の前記導体配線と平行な方向に、前記複数の突起電極列の間隔と同一の間隔で配列され、かつ各々の前記突起電極列に対して所定の位置関係に配置された、各々形状が異なる複数の認識マークを備えた請求項１記載の配線基板。
【請求項３】
絶縁性基材と、前記絶縁基材上に設けられた複数の導体配線と、前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、各々の前記導体配線に複数の前記突起電極が設けられ、前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されている配線基板と、
主面に素子電極列が設けられ前記配線基板上に搭載された半導体素子とを備え、
前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうちの一つ以上の接合用突起電極列と、前記半導体素子の前記素子電極列における各々対応する電極どうしが接合されていることを特徴とする半導体装置。
【請求項４】
絶縁性基材と、前記絶縁基材上に設けられた複数の導体配線と、前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、各々の前記導体配線に複数の前記突起電極が設けられ、前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されている配線基板を準備する工程と、
主面上に素子電極列が形成された半導体素子を準備する工程と、
前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうち、前記突起電極のピッチが前記素子電極列を構成する素子電極のピッチと最も近い接合用突起電極列を選択し、前記素子電極列と整合させて、各々の前記電極列を構成する対応する前記電極どうしを接合する工程とを備えた半導体装置の製造方法。
【請求項５】
前記配線基板は、前記接合用配線列を構成する各々の導体配線と平行な方向に、前記複数の突起電極列の間隔と同一の間隔で配列された、各々形状が異なる複数の認識マークを備え、
前記複数の認識マークのうちから一つの認識マークを選択的に認識することにより、前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうち、前記突起電極のピッチが前記素子電極列を構成する素子電極のピッチと最も近い前記接合用突起電極列を選択する請求項４記載の半導体装置の製造方法。
【請求項１】
絶縁性基材と、
前記絶縁基材上に設けられた複数の導体配線と、
前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、
前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、
前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、
各々の前記導体配線に複数の前記突起電極が設けられ、
前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されていることを特徴とする配線基板。
【請求項２】
前記接合用配線列を構成する各々の前記導体配線と平行な方向に、前記複数の突起電極列の間隔と同一の間隔で配列され、かつ各々の前記突起電極列に対して所定の位置関係に配置された、各々形状が異なる複数の認識マークを備えた請求項１記載の配線基板。
【請求項３】
絶縁性基材と、前記絶縁基材上に設けられた複数の導体配線と、前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、各々の前記導体配線に複数の前記突起電極が設けられ、前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されている配線基板と、
主面に素子電極列が設けられ前記配線基板上に搭載された半導体素子とを備え、
前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうちの一つ以上の接合用突起電極列と、前記半導体素子の前記素子電極列における各々対応する電極どうしが接合されていることを特徴とする半導体装置。
【請求項４】
絶縁性基材と、前記絶縁基材上に設けられた複数の導体配線と、前記複数の導体配線を各々延在させ整列させて設けられた接合用配線列と、前記接合用配線列を形成する各々の前記導体配線に形成された突起電極とを備え、前記接合用配線列は、各々の前記導体配線間のピッチが変化するピッチ変化領域を有し、各々の前記導体配線に複数の前記突起電極が設けられ、前記ピッチ変化領域内で前記接合用配線列を横切る複数の平行線上に前記突起電極が配置されて、複数の接合用突起電極列が構成されている配線基板を準備する工程と、
主面上に素子電極列が形成された半導体素子を準備する工程と、
前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうち、前記突起電極のピッチが前記素子電極列を構成する素子電極のピッチと最も近い接合用突起電極列を選択し、前記素子電極列と整合させて、各々の前記電極列を構成する対応する前記電極どうしを接合する工程とを備えた半導体装置の製造方法。
【請求項５】
前記配線基板は、前記接合用配線列を構成する各々の導体配線と平行な方向に、前記複数の突起電極列の間隔と同一の間隔で配列された、各々形状が異なる複数の認識マークを備え、
前記複数の認識マークのうちから一つの認識マークを選択的に認識することにより、前記配線基板上の前記接合用配線列を横切る複数の平行線上に形成された前記複数の接合用突起電極列のうち、前記突起電極のピッチが前記素子電極列を構成する素子電極のピッチと最も近い前記接合用突起電極列を選択する請求項４記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−２００１６４（Ｐ２００９−２００１６４Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−３９０３０（Ｐ２００８−３９０３０）
【出願日】平成２０年２月２０日（２００８．２．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２０日（２００８．２．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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