電力変換装置及びその制御方法
【課題】回路の寄生インダクタンスとスイッチング素子の接合容量による高周波振動を抑制しつつ、スイッチング素子の損失の低減が可能な電力変換装置を提供する。
【解決手段】制御スイッチング素子4とダンピング抵抗3の並列接続で構成した振動制御部を電力変換回路の入力電源1と主スイッチング素子7の間に設置し、制御スイッチング素子4と主スイッチング素子7の間にはRon(S2)<E(Rg)x fsw /(D x I2)の関係を有しており、主スイッチング素子7がターンオフし、主スイッチング素子7の電流がゼロになった後に、制御スイッチング素子4をオフし、回路の寄生インダクタンス2と主スイッチング素子の接合容量間で発生する高周波振動をダンピング抵抗3で抑える。
【解決手段】制御スイッチング素子4とダンピング抵抗3の並列接続で構成した振動制御部を電力変換回路の入力電源1と主スイッチング素子7の間に設置し、制御スイッチング素子4と主スイッチング素子7の間にはRon(S2)<E(Rg)x fsw /(D x I2)の関係を有しており、主スイッチング素子7がターンオフし、主スイッチング素子7の電流がゼロになった後に、制御スイッチング素子4をオフし、回路の寄生インダクタンス2と主スイッチング素子の接合容量間で発生する高周波振動をダンピング抵抗3で抑える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子を用いた電力変換装置及びその制御方法に関し、特に半導体素子のノイズ低減と損失低減において改善された特性を有する電力変換装置及び制御方法に関する。
【背景技術】
【０００２】
近年、電力変換装置の高電力密度化（電力密度＝電力変換器の出力電力／電力変換器の体積）の要望が大きくなっている。高電力密度化を実現するには電力変換装置の体積を小さくすることが要求される。
【０００３】
電力変換装置の体積の主要部分は冷却器とコンデンサやインダクタなどの受動部品であり、冷却器の小型化には電力変換器の損失の低減、受動部品の小型化にはスイッチング周波数の高周波化が必要である。
【０００４】
電力変換器の損失の大部分は半導体素子の損失であり、近年、低損失を実現可能な半導体素子としてSi製のスーパージャンクションMOSFET（以下、SJ-MOSと記述）やSiC製のMOSFET（以下、SiC-MOSと記述）が期待されている。
【０００５】
SJ-MOSとSiC-MOSは半導体中の電流を流すためのキャリアが電子のみであるユニポーラデバイスであるので、キャリアが電子と正孔のバイポーラデバイスであるIGBTと比較してスイッチングが高速である。高速スイッチングにより、スイッチング損失を低減できるので、スイッチング周波数の高周波化が可能である。
【０００６】
図２にインダクタンス負荷でのSJ-MOSのターンオフ時のドレイン−ソース間電圧波形を示す。ターンオフでは、ドレイン−ソース間電圧が立ち上がり、Vdcに到達すると電圧が振動している。
【０００７】
この振動は回路の寄生インダクタンスとSJ-MOSの接合容量の間で発生しており、回路の寄生抵抗によって減衰される。このとき回路の寄生インダクタンスに蓄えられていたエネルギーが寄生抵抗によって消費される。
【０００８】
回路の寄生インダクタンスは一般的に数十nH〜数百nHのオーダーであり、また、半導体素子の接合容量は数百pF〜数nFのオーダーであるので、振動の周波数は数十MHzオーダーの高周波となり、これは高周波ノイズ源になるといった問題がある。
【０００９】
半導体素子に接続されるゲート抵抗の値を大きくすることによりスイッチング速度を低速にして、振動を抑えることも試みられている（特許文献１参照）。
しかしながら、この手段によりスイッチング速度を低速にすると、主スイッチング素子のドレイン−ソース間の電圧の低下及び主スイッチング素子のドレイン電流の減少が遅延し、その結果スイッチング損失が増加するといった問題があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１５９７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上記のような問題点を解決するためになされたものであり、回路の寄生インダクタンスとスイッチング素子の接合容量による高周波振動を抑制しつつ、スイッチング素子の損失の低減が可能な電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明の電力変換装置は、電力変換回路の入力電源と、制御スイッチング素子とダンピング抵抗の並列接続で構成した振動制御部と、主スイッチング素子とを回路ループ状に接続した電力変換装置であって、
前記制御スイッチング素子と前記主スイッチング素子とが、Ron(S2)<E(Rg) x fsw /(D x I2)の関係を有しており、前記主スイッチング素子がターンオフし、前記主スイッチング素子の電流がゼロになった後に、前記制御スイッチング素子をターンオフするように、前記主スイッチング素子及び前記制御スイッチング素子のそれぞれのゲート電圧を制御するタイミング制御装置をさらに備えていることを特徴とする。
【００１３】
上記目的を達成するための本発明の電力変換装置の、 電力変換回路の入力電源と、制御スイッチング素子とダンピング抵抗の並列接続で構成した振動制御部と、主スイッチング素子とを回路ループ状に接続し、前記制御スイッチング素子と前記主スイッチング素子とが、Ron(S2)<E(Rg) x fsw /(D x I2)の関係を有するように構成された電力変換装置の前記主スイッチング素子をターンオフし、前記主スイッチング素子の電流がゼロになった後に、前記制御スイッチング素子をターンオフすることを特徴とする電力変換装置の制御方法。
【発明の効果】
【００１４】
上記構成によれば、高周波振動はダンピング抵抗により速やかに減衰させることができる。また、スイッチング速度を高速化できるのでスイッチング損失を低減できる。すなわち、高周波ノイズ低減と損失低減を両立することが可能である。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明実施形態１の電力変換装置の等価回路である。
【図２】図２は、スーパージャンクションMOSFETのスイッチング波形図である。
【図３】図３は、本発明の主スイッチング素子の電圧・電流波形および、主スイッチング素子と制御スイッチング素子のゲート信号タイミングを表す図である。
【図４】図４は、通常のチョッパ回路の等価回路図である。
【図５】図５は、制御スイッチング素子のオン抵抗に対する損失の比率を示すグラフである。
【図６】図６は、振動抑制部なしでのSJ-MOSの電圧波形のシミュレーション結果を示す図である。
【図７】図７は、本発明による振動抑制部ありでのSJ-MOSの電圧波形のシミュレーション結果を示す図である。
【図８】図８は、本発明の実施形態２のインバータの等価回路である。
【発明を実施するための形態】
【００１６】
以下，本発明の実施形態について図面を用いて説明する。
［第１の実施の形態］
まず、本発明の第１の実施の形態による電力変換装置について説明する。
【００１７】
図１は、本発明の実施の形態に係わる電力変換装置の等価回路である。制御スイッチング素子１０４とダンピング抵抗１０３が並列接続されており、入力電源１０１、還流ダイオード１０６、主スイッチング素子１０７の回路ループ中に設置される。制御スイッチング素子１０５は、制御スイッチング素子ゲート回路１０５によって駆動され、主スイッチング素子１０７は、主スイッチング素子ゲート回路１０８によって、それぞれ駆動される。また、制御スイッチング素子ゲート回路１０５及び主スイッチング素子ゲート回路１０８は、タイミング制御回路１１０によって、それぞれターンオン及びターンオフのタイミングを制御される。
【００１８】
主スイッチング素子の波形およびゲート信号、制御スイッチング素子のゲート信号の様子を図３に示す。主スイッチング素子のゲート信号がオンからオフになると、主スイッチング素子のドレイン−ソース間電圧Vdsの上昇が開始する。Vdsが入力直流電源の値Vdcと同じになると主スイッチング素子のドレイン電流Idの下降が開始する。
【００１９】
Idがゼロになると主スイッチング素子のチャネル部に流れる電流はゼロとなり、図1に示す寄生インダクタンス１０２、主スイッチング素子１０７の寄生容量（図示していない）との間でLC共振が発生する。この共振は、直流電源１０１、制御スイッチング素子１０４、還流ダイオード１０６、主スイッチング素子１０７の回路ループで起こっている。
【００２０】
電流がゼロになった後に制御スイッチング素子１０４のゲート信号をオンからオフにし、制御スイッチング素子１０４をオフにする。すなわち、上記タイミング制御回路１１０は、主スイッチング素子１０７をターンオフした後、主スイッチング素子１０７の電流がゼロになった段階で、制御スイッチング素子１０４をターンオフする。
【００２１】
この動作により、直流電源１０１、ダンピング抵抗１０３、還流ダイオード１０６、主スイッチング素子１０７の回路ループが形成され、ダンピング抵抗１０３によって共振が抑えられる。
【００２２】
次に、本発明による損失低減効果について説明する。図４は電力変換装置の例としてチョッパ回路を示す。チョッパ回路は入力電源４１１、回路の寄生インダクタンス４１２、還流ダイオード４１３、主スイッチング素子４１５、ゲート回路４１６、負荷４１４から構成される。
【００２３】
図４のチョッパ回路での主スイッチング素子の損失は式１で表せる。
式１
ここで、
右辺の第1項は導通損失、第2項はスイッチング損失である。
D: 主スイッチング素子のデューティ（１周期中にオンしている期間の割合）
Ron(S1): 主スイッチング素子のオン抵抗
I: チョッパ回路の負荷電流
E(Rg): 主スイッチング素子のゲート抵抗に依存するスイッチングエネルギー
Eoss: 主スイッチング素子の接合容量に蓄積されるエネルギー
fsw: スイッチング周波数
【００２４】
本発明の電力変換器装置では主スイッチング素子のオン期間と同等の期間に制御スイッチング素子はオンしており、この期間において制御スイッチング素子にて導通損失が発生する。
【００２５】
また、主スイッチング素子のミラー期間がゼロになるように動作させることにより、式１のE(Rg)をゼロにできることが発明者による実験で確認できている。
【００２６】
このとき、制御スイッチング素子と主スイッチング素子の損失の和は式２のように表される。
式２
ここで、
Ron(S2): 制御スイッチング素子のオン抵抗
その他のパラメータは式１と同じである。
【００２７】
本発明の方式により損失を低減するためには、P2<P1の関係を成立させればよいことになる。式１と式２をP2<P1の関係に代入すると以下の関係式が得られる。
式３
【００２８】
式３を満たす抵抗値について検討した。主スイッチング素子は1200V耐圧のSiC-MOSとし、オン抵抗は0.36Ωである。E(Rg)は実験により測定し、直流電圧600V、I=7Aにおいて100uJである。その他のパラメータとして、D=0.5、fsw = 100kHzとした。上記パラメータを式３に代入するとRon(S2)は0.367Ωより小さくすればよいことになる。
【００２９】
図５は上記の回路条件において、制御スイッチング素子のオン抵抗に対する損失の比率を示す。上記計算で得られたように、制御スイッチング素子のオン抵抗が0.367Ωの時に損失の比率が１、すなわち従来の損失と同じになっている。また、図より、制御スイッチング素子のオン抵抗を0.367Ωよりも小さくすることによって損失の比率が小さくなることがわかる。
【００３０】
次に、本発明による高周波振動抑制の効果を示す。回路シミュレーションにより、本発明の振動抑制部のあり、無しについて検証した。
【００３１】
図６は振動抑制部なしの場合でのSJ-MOSの電圧波形を示す。ターンオフ後に高周波振動が発生していることが確認できる。
【００３２】
図７は振動抑制ありの場合でのSJ-MOSの電圧波形を示す。ターンオフ後に高周波振動が抑制されていることが確認できる。これより、本発明の有効性が実証された。
【００３３】
なお、上記実施の形態においては、制御スイッチング素子として、SiC-SITs素子を用いることが好ましい。このSiC製の素子を用いた場合、Siと比較して、単位面積当たりのオン抵抗値が低く、その結果、小サイズの回路をとすることが出来る。
【００３４】
また、このSiC-SITs素子に替えて、GaN-HEMT素子を用いても良い。GaNを用いた素子は、Si-IGBTや、SiC製素子と比較して、さらにオン抵抗値が低く、素子の小型化にとって有利である。
【００３５】
さらに、Si-IGBT素子を、制御スイッチング素子の材料として用いた場合、Si-SJMOSFETと比較して、低いオン抵抗と高い素子電圧を有する回路を実現することが出来る。
【００３６】
［第２の実施の形態］
次に、本発明の第２の実施の形態による電力変換装置について説明する。
【００３７】
図８は本発明の振動制御部を適用した三相インバータ回路を示す。この回路は入力の直流電力を主スイッチング素子８１２、還流ダイオード８１３を用いて交流電力に変換し、負荷８１８へ供給する。主スイッチング素子は６個使用されており、主スイッチング素子ゲート回路８１６によって、所定のタイミングでスイッチング動作する。
【００３８】
インバータの入力側にコンデンサ８１１が接続されており、コンデンサ８１１と各相の配線中に寄生インダクタンス８１９が存在する。また、各相の配線部においても寄生インダクタンス８２０が存在する。
【００３９】
振動抑制部を構成する制御スイッチング素子８１４とダンピング抵抗８１５は各相に設置されており、制御スイッチング素子８１４は制御スイッチング素子ゲート回路８１６によって駆動される。
【００４０】
上記主スイッチング素子ゲート回路８１６及び制御スイッチング素子ゲート回路８１７は、それぞれ図示していないタイミング制御回路によって、主スイッチング素子８１２がターンオフし、主スイッチング素子電流がゼロになった段階で、制御スイッチング素子８１４をターンオフするようタイミング制御する。
【符号の説明】
【００４１】
１０１…直流電源
１０２…回路の寄生インダクタンス
１０３…ダンピング抵抗
１０４…制御スイッチング素子
１０５…制御スイッチング素子ゲート回路
１０６…還流ダイオード
１０７…主スイッチング素子
１０８…主スイッチング素子ゲート回路
１０９…負荷
１１０…タイミング制御回路
２１１…直流電源
２１２…回路の寄生インダクタンス
２１３…還流ダイオード
２１４…負荷
２１５…主スイッチング素子
２１６…主スイッチング素子ゲート回路
８１１…直流電源
８１２…主スイッチング素子
８１３…還流ダイオード
８１４…制御スイッチング素子
８１５…ダンピング抵抗
８１６…制御スイッチング素子ゲート回路
８１７…主スイッチング素子ゲート回路
８１８…負荷
８１９…寄生インダクタンス
８２０…寄生インダクタンス
【技術分野】
【０００１】
本発明は半導体素子を用いた電力変換装置及びその制御方法に関し、特に半導体素子のノイズ低減と損失低減において改善された特性を有する電力変換装置及び制御方法に関する。
【背景技術】
【０００２】
近年、電力変換装置の高電力密度化（電力密度＝電力変換器の出力電力／電力変換器の体積）の要望が大きくなっている。高電力密度化を実現するには電力変換装置の体積を小さくすることが要求される。
【０００３】
電力変換装置の体積の主要部分は冷却器とコンデンサやインダクタなどの受動部品であり、冷却器の小型化には電力変換器の損失の低減、受動部品の小型化にはスイッチング周波数の高周波化が必要である。
【０００４】
電力変換器の損失の大部分は半導体素子の損失であり、近年、低損失を実現可能な半導体素子としてSi製のスーパージャンクションMOSFET（以下、SJ-MOSと記述）やSiC製のMOSFET（以下、SiC-MOSと記述）が期待されている。
【０００５】
SJ-MOSとSiC-MOSは半導体中の電流を流すためのキャリアが電子のみであるユニポーラデバイスであるので、キャリアが電子と正孔のバイポーラデバイスであるIGBTと比較してスイッチングが高速である。高速スイッチングにより、スイッチング損失を低減できるので、スイッチング周波数の高周波化が可能である。
【０００６】
図２にインダクタンス負荷でのSJ-MOSのターンオフ時のドレイン−ソース間電圧波形を示す。ターンオフでは、ドレイン−ソース間電圧が立ち上がり、Vdcに到達すると電圧が振動している。
【０００７】
この振動は回路の寄生インダクタンスとSJ-MOSの接合容量の間で発生しており、回路の寄生抵抗によって減衰される。このとき回路の寄生インダクタンスに蓄えられていたエネルギーが寄生抵抗によって消費される。
【０００８】
回路の寄生インダクタンスは一般的に数十nH〜数百nHのオーダーであり、また、半導体素子の接合容量は数百pF〜数nFのオーダーであるので、振動の周波数は数十MHzオーダーの高周波となり、これは高周波ノイズ源になるといった問題がある。
【０００９】
半導体素子に接続されるゲート抵抗の値を大きくすることによりスイッチング速度を低速にして、振動を抑えることも試みられている（特許文献１参照）。
しかしながら、この手段によりスイッチング速度を低速にすると、主スイッチング素子のドレイン−ソース間の電圧の低下及び主スイッチング素子のドレイン電流の減少が遅延し、その結果スイッチング損失が増加するといった問題があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１５９７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上記のような問題点を解決するためになされたものであり、回路の寄生インダクタンスとスイッチング素子の接合容量による高周波振動を抑制しつつ、スイッチング素子の損失の低減が可能な電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明の電力変換装置は、電力変換回路の入力電源と、制御スイッチング素子とダンピング抵抗の並列接続で構成した振動制御部と、主スイッチング素子とを回路ループ状に接続した電力変換装置であって、
前記制御スイッチング素子と前記主スイッチング素子とが、Ron(S2)<E(Rg) x fsw /(D x I2)の関係を有しており、前記主スイッチング素子がターンオフし、前記主スイッチング素子の電流がゼロになった後に、前記制御スイッチング素子をターンオフするように、前記主スイッチング素子及び前記制御スイッチング素子のそれぞれのゲート電圧を制御するタイミング制御装置をさらに備えていることを特徴とする。
【００１３】
上記目的を達成するための本発明の電力変換装置の、 電力変換回路の入力電源と、制御スイッチング素子とダンピング抵抗の並列接続で構成した振動制御部と、主スイッチング素子とを回路ループ状に接続し、前記制御スイッチング素子と前記主スイッチング素子とが、Ron(S2)<E(Rg) x fsw /(D x I2)の関係を有するように構成された電力変換装置の前記主スイッチング素子をターンオフし、前記主スイッチング素子の電流がゼロになった後に、前記制御スイッチング素子をターンオフすることを特徴とする電力変換装置の制御方法。
【発明の効果】
【００１４】
上記構成によれば、高周波振動はダンピング抵抗により速やかに減衰させることができる。また、スイッチング速度を高速化できるのでスイッチング損失を低減できる。すなわち、高周波ノイズ低減と損失低減を両立することが可能である。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明実施形態１の電力変換装置の等価回路である。
【図２】図２は、スーパージャンクションMOSFETのスイッチング波形図である。
【図３】図３は、本発明の主スイッチング素子の電圧・電流波形および、主スイッチング素子と制御スイッチング素子のゲート信号タイミングを表す図である。
【図４】図４は、通常のチョッパ回路の等価回路図である。
【図５】図５は、制御スイッチング素子のオン抵抗に対する損失の比率を示すグラフである。
【図６】図６は、振動抑制部なしでのSJ-MOSの電圧波形のシミュレーション結果を示す図である。
【図７】図７は、本発明による振動抑制部ありでのSJ-MOSの電圧波形のシミュレーション結果を示す図である。
【図８】図８は、本発明の実施形態２のインバータの等価回路である。
【発明を実施するための形態】
【００１６】
以下，本発明の実施形態について図面を用いて説明する。
［第１の実施の形態］
まず、本発明の第１の実施の形態による電力変換装置について説明する。
【００１７】
図１は、本発明の実施の形態に係わる電力変換装置の等価回路である。制御スイッチング素子１０４とダンピング抵抗１０３が並列接続されており、入力電源１０１、還流ダイオード１０６、主スイッチング素子１０７の回路ループ中に設置される。制御スイッチング素子１０５は、制御スイッチング素子ゲート回路１０５によって駆動され、主スイッチング素子１０７は、主スイッチング素子ゲート回路１０８によって、それぞれ駆動される。また、制御スイッチング素子ゲート回路１０５及び主スイッチング素子ゲート回路１０８は、タイミング制御回路１１０によって、それぞれターンオン及びターンオフのタイミングを制御される。
【００１８】
主スイッチング素子の波形およびゲート信号、制御スイッチング素子のゲート信号の様子を図３に示す。主スイッチング素子のゲート信号がオンからオフになると、主スイッチング素子のドレイン−ソース間電圧Vdsの上昇が開始する。Vdsが入力直流電源の値Vdcと同じになると主スイッチング素子のドレイン電流Idの下降が開始する。
【００１９】
Idがゼロになると主スイッチング素子のチャネル部に流れる電流はゼロとなり、図1に示す寄生インダクタンス１０２、主スイッチング素子１０７の寄生容量（図示していない）との間でLC共振が発生する。この共振は、直流電源１０１、制御スイッチング素子１０４、還流ダイオード１０６、主スイッチング素子１０７の回路ループで起こっている。
【００２０】
電流がゼロになった後に制御スイッチング素子１０４のゲート信号をオンからオフにし、制御スイッチング素子１０４をオフにする。すなわち、上記タイミング制御回路１１０は、主スイッチング素子１０７をターンオフした後、主スイッチング素子１０７の電流がゼロになった段階で、制御スイッチング素子１０４をターンオフする。
【００２１】
この動作により、直流電源１０１、ダンピング抵抗１０３、還流ダイオード１０６、主スイッチング素子１０７の回路ループが形成され、ダンピング抵抗１０３によって共振が抑えられる。
【００２２】
次に、本発明による損失低減効果について説明する。図４は電力変換装置の例としてチョッパ回路を示す。チョッパ回路は入力電源４１１、回路の寄生インダクタンス４１２、還流ダイオード４１３、主スイッチング素子４１５、ゲート回路４１６、負荷４１４から構成される。
【００２３】
図４のチョッパ回路での主スイッチング素子の損失は式１で表せる。
式１
ここで、
右辺の第1項は導通損失、第2項はスイッチング損失である。
D: 主スイッチング素子のデューティ（１周期中にオンしている期間の割合）
Ron(S1): 主スイッチング素子のオン抵抗
I: チョッパ回路の負荷電流
E(Rg): 主スイッチング素子のゲート抵抗に依存するスイッチングエネルギー
Eoss: 主スイッチング素子の接合容量に蓄積されるエネルギー
fsw: スイッチング周波数
【００２４】
本発明の電力変換器装置では主スイッチング素子のオン期間と同等の期間に制御スイッチング素子はオンしており、この期間において制御スイッチング素子にて導通損失が発生する。
【００２５】
また、主スイッチング素子のミラー期間がゼロになるように動作させることにより、式１のE(Rg)をゼロにできることが発明者による実験で確認できている。
【００２６】
このとき、制御スイッチング素子と主スイッチング素子の損失の和は式２のように表される。
式２
ここで、
Ron(S2): 制御スイッチング素子のオン抵抗
その他のパラメータは式１と同じである。
【００２７】
本発明の方式により損失を低減するためには、P2<P1の関係を成立させればよいことになる。式１と式２をP2<P1の関係に代入すると以下の関係式が得られる。
式３
【００２８】
式３を満たす抵抗値について検討した。主スイッチング素子は1200V耐圧のSiC-MOSとし、オン抵抗は0.36Ωである。E(Rg)は実験により測定し、直流電圧600V、I=7Aにおいて100uJである。その他のパラメータとして、D=0.5、fsw = 100kHzとした。上記パラメータを式３に代入するとRon(S2)は0.367Ωより小さくすればよいことになる。
【００２９】
図５は上記の回路条件において、制御スイッチング素子のオン抵抗に対する損失の比率を示す。上記計算で得られたように、制御スイッチング素子のオン抵抗が0.367Ωの時に損失の比率が１、すなわち従来の損失と同じになっている。また、図より、制御スイッチング素子のオン抵抗を0.367Ωよりも小さくすることによって損失の比率が小さくなることがわかる。
【００３０】
次に、本発明による高周波振動抑制の効果を示す。回路シミュレーションにより、本発明の振動抑制部のあり、無しについて検証した。
【００３１】
図６は振動抑制部なしの場合でのSJ-MOSの電圧波形を示す。ターンオフ後に高周波振動が発生していることが確認できる。
【００３２】
図７は振動抑制ありの場合でのSJ-MOSの電圧波形を示す。ターンオフ後に高周波振動が抑制されていることが確認できる。これより、本発明の有効性が実証された。
【００３３】
なお、上記実施の形態においては、制御スイッチング素子として、SiC-SITs素子を用いることが好ましい。このSiC製の素子を用いた場合、Siと比較して、単位面積当たりのオン抵抗値が低く、その結果、小サイズの回路をとすることが出来る。
【００３４】
また、このSiC-SITs素子に替えて、GaN-HEMT素子を用いても良い。GaNを用いた素子は、Si-IGBTや、SiC製素子と比較して、さらにオン抵抗値が低く、素子の小型化にとって有利である。
【００３５】
さらに、Si-IGBT素子を、制御スイッチング素子の材料として用いた場合、Si-SJMOSFETと比較して、低いオン抵抗と高い素子電圧を有する回路を実現することが出来る。
【００３６】
［第２の実施の形態］
次に、本発明の第２の実施の形態による電力変換装置について説明する。
【００３７】
図８は本発明の振動制御部を適用した三相インバータ回路を示す。この回路は入力の直流電力を主スイッチング素子８１２、還流ダイオード８１３を用いて交流電力に変換し、負荷８１８へ供給する。主スイッチング素子は６個使用されており、主スイッチング素子ゲート回路８１６によって、所定のタイミングでスイッチング動作する。
【００３８】
インバータの入力側にコンデンサ８１１が接続されており、コンデンサ８１１と各相の配線中に寄生インダクタンス８１９が存在する。また、各相の配線部においても寄生インダクタンス８２０が存在する。
【００３９】
振動抑制部を構成する制御スイッチング素子８１４とダンピング抵抗８１５は各相に設置されており、制御スイッチング素子８１４は制御スイッチング素子ゲート回路８１６によって駆動される。
【００４０】
上記主スイッチング素子ゲート回路８１６及び制御スイッチング素子ゲート回路８１７は、それぞれ図示していないタイミング制御回路によって、主スイッチング素子８１２がターンオフし、主スイッチング素子電流がゼロになった段階で、制御スイッチング素子８１４をターンオフするようタイミング制御する。
【符号の説明】
【００４１】
１０１…直流電源
１０２…回路の寄生インダクタンス
１０３…ダンピング抵抗
１０４…制御スイッチング素子
１０５…制御スイッチング素子ゲート回路
１０６…還流ダイオード
１０７…主スイッチング素子
１０８…主スイッチング素子ゲート回路
１０９…負荷
１１０…タイミング制御回路
２１１…直流電源
２１２…回路の寄生インダクタンス
２１３…還流ダイオード
２１４…負荷
２１５…主スイッチング素子
２１６…主スイッチング素子ゲート回路
８１１…直流電源
８１２…主スイッチング素子
８１３…還流ダイオード
８１４…制御スイッチング素子
８１５…ダンピング抵抗
８１６…制御スイッチング素子ゲート回路
８１７…主スイッチング素子ゲート回路
８１８…負荷
８１９…寄生インダクタンス
８２０…寄生インダクタンス
【特許請求の範囲】
【請求項１】
電力変換回路の入力電源と、制御スイッチング素子とダンピング抵抗の並列接続で構成した振動制御部と、主スイッチング素子とを回路ループ状に接続した電力変換装置であって、
前記制御スイッチング素子と前記主スイッチング素子とが、Ron(S2)<E(Rg) x fsw /(D x I2)の関係を有しており、前記主スイッチング素子がターンオフし、前記主スイッチング素子の電流がゼロになった後に、前記制御スイッチング素子をターンオフするように、前記主スイッチング素子及び前記制御スイッチング素子のそれぞれのゲート電圧を制御するタイミング制御装置をさらに備えていることを特徴とする電力変換装置。
【請求項２】
前記制御スイッチング素子として、SiC製の静電誘導型トランジスタを用いたことを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記制御スイッチング素子として、GaN製の高電子移動度トランジスタを用いたことを特徴とする請求項１に記載の電力変換装置。
【請求項４】
前記制御スイッチング素子として、Si製のIGBTを用いたことを特徴とする請求項１に記載の電力変換装置。
【請求項５】
前記ダインピング抵抗の抵抗値Rと前記回路の寄生インダクタンスLと主スイッチング素子の接合容量Cは、R;4L/Cの関係が成立するようにダンピング抵抗の抵抗値を設定したことを特徴とする請求項１に記載の電力変換装置。
【請求項６】
前記制御スイッチング素子の単位面積当たりのオン抵抗は前記主スイッチング素子の単位面積当たりのオン抵抗よりも小さいことを特徴とする請求項１に記載の電力変換装置。
【請求項７】
電力変換回路の入力電源と、制御スイッチング素子とダンピング抵抗の並列接続で構成した振動制御部と、主スイッチング素子とを回路ループ状に接続し、前記制御スイッチング素子と前記主スイッチング素子とが、Ron(S2)<E(Rg) x fsw /(D x I2)の関係を有するように構成された電力変換装置の前記主スイッチング素子をターンオフし、前記主スイッチング素子の電流がゼロになった後に、前記制御スイッチング素子をターンオフすることを特徴とする電力変換装置の制御方法。
【請求項１】
電力変換回路の入力電源と、制御スイッチング素子とダンピング抵抗の並列接続で構成した振動制御部と、主スイッチング素子とを回路ループ状に接続した電力変換装置であって、
前記制御スイッチング素子と前記主スイッチング素子とが、Ron(S2)<E(Rg) x fsw /(D x I2)の関係を有しており、前記主スイッチング素子がターンオフし、前記主スイッチング素子の電流がゼロになった後に、前記制御スイッチング素子をターンオフするように、前記主スイッチング素子及び前記制御スイッチング素子のそれぞれのゲート電圧を制御するタイミング制御装置をさらに備えていることを特徴とする電力変換装置。
【請求項２】
前記制御スイッチング素子として、SiC製の静電誘導型トランジスタを用いたことを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記制御スイッチング素子として、GaN製の高電子移動度トランジスタを用いたことを特徴とする請求項１に記載の電力変換装置。
【請求項４】
前記制御スイッチング素子として、Si製のIGBTを用いたことを特徴とする請求項１に記載の電力変換装置。
【請求項５】
前記ダインピング抵抗の抵抗値Rと前記回路の寄生インダクタンスLと主スイッチング素子の接合容量Cは、R;4L/Cの関係が成立するようにダンピング抵抗の抵抗値を設定したことを特徴とする請求項１に記載の電力変換装置。
【請求項６】
前記制御スイッチング素子の単位面積当たりのオン抵抗は前記主スイッチング素子の単位面積当たりのオン抵抗よりも小さいことを特徴とする請求項１に記載の電力変換装置。
【請求項７】
電力変換回路の入力電源と、制御スイッチング素子とダンピング抵抗の並列接続で構成した振動制御部と、主スイッチング素子とを回路ループ状に接続し、前記制御スイッチング素子と前記主スイッチング素子とが、Ron(S2)<E(Rg) x fsw /(D x I2)の関係を有するように構成された電力変換装置の前記主スイッチング素子をターンオフし、前記主スイッチング素子の電流がゼロになった後に、前記制御スイッチング素子をターンオフすることを特徴とする電力変換装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１８８６８２（Ｐ２０１１−１８８６８２Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５３２８６（Ｐ２０１０−５３２８６）
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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