電圧制御発振器
【課題】発振振幅拡大時に、発振トランジスタのＭＯＳＦＥＴが線形領域で動作するのを防ぐことによって、低位相雑音の電圧制御発振器を提供すること。
【解決手段】レベルシフト用トランジスタ１０ａ、１０ｂ、抵抗素子１２ａ、１２ｂ、および定電流源トランジスタ１１ａ、１１ｂからなるソースフォロワ回路を、発振トランジスタのドレイン端子から他方の発振トランジスタのゲート端子への帰還経路の途中に挿入する。このことによって、発振振幅拡大時に、発振トランジスタ１ａ、１ｂが線形領域で動作するのを防ぐことができるので、低位相雑音の電圧制御発振器を実現できる。
【解決手段】レベルシフト用トランジスタ１０ａ、１０ｂ、抵抗素子１２ａ、１２ｂ、および定電流源トランジスタ１１ａ、１１ｂからなるソースフォロワ回路を、発振トランジスタのドレイン端子から他方の発振トランジスタのゲート端子への帰還経路の途中に挿入する。このことによって、発振振幅拡大時に、発振トランジスタ１ａ、１ｂが線形領域で動作するのを防ぐことができるので、低位相雑音の電圧制御発振器を実現できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外部からの制御電圧によって発振周波数が変化する電圧制御発振器に関し、特に低位相雑音特性を実現することが可能な電圧制御発振器に関するものである。
【背景技術】
【０００２】
電圧制御発振器は無線通信装置の局部発振信号を発生させる手段として一般に用いられる。
【０００３】
従来の電圧制御発振器の一般的な構成を図３に示す（例えば特許文献１参照）。同図において、１ａ、１ｂは発振トランジスタ、２ａ、２ｂはインダクタ、３ａ、３ｂは可変容量素子である。また、４は電源端子、５は周波数制御端子、６は定電流源トランジスタ、７は定電流源トランジスタのバイアス端子、８はグランド端子、９ａ、９ｂは出力端子である。なお、同図ではバイアス回路と出力バッファは省略している。
【０００４】
以下、図３を参照しながら従来の電圧制御発振器の動作について説明する。電圧制御発振器は共振回路と負性抵抗回路を備えている。共振回路はインダクタ２ａ、２ｂと可変容量素子３ａ、３ｂにより構成される並列共振回路である。また、周波数制御端子５に印加された電圧によって可変容量素子３ａ、３ｂの容量値が変化するので、並列共振回路の共振周波数も変化する。電圧制御発振器の発振周波数は共振回路の共振周波数によって決まるので、周波数制御端子５に印加する電圧によって電圧制御発振器の発振周波数を制御することができる。発振トランジスタ１ａ、１ｂにより負性抵抗成分を発生させ、共振回路の損失成分を打ち消すことにより、発振の開始と持続を可能にしている。
【０００５】
上述した回路が電圧制御発振器の基本的な構成であるが、発振器においては位相雑音特性の向上が重要である。
【０００６】
一般に発振器の位相雑音Ｌ（ｆｍ）は数（１）で与えられる。
【０００７】
【数１】
【０００８】
数（１）において、ｆｍは離調周波数、Ｆは実験パラメータ、ｋはボルツマン定数、Ｔは絶対温度、Ｒｐは並列共振回路の寄生抵抗成分、Ｖｒｍｓは発振振幅の実効値、ｆ０は発振周波数、Ｑは負荷のＱファクタである。
【０００９】
数（１）から明らかなように、位相雑音を低減するには、発振振幅ＶｒｍｓとＱファクタを拡大する必要がある。
【特許文献１】特開２００３−３２４３１５号公報（第７図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、発振トランジスタがＭＯＳＦＥＴの場合、発振振幅の拡大に伴って発振トランジスタが線形領域で動作するようになる。また、発振トランジスタがバイポーラトランジスタの場合は飽和領域で動作するようになる。
【００１１】
以下、発振トランジスタがＭＯＳＦＥＴの場合につき、トランジスタのバイアス条件と動作領域について述べる。一般に、ＭＯＳＦＥＴのバイアス条件と動作領域の関係は数（２）〜数（５）で与えられる。
【００１２】
【数２】
【００１３】
【数３】
【００１４】
【数４】
【００１５】
【数５】
【００１６】
数（２）〜数（５）において、Ｖｇｓはゲート−ソース間電圧、Ｖｔｈはしきい値電圧、Ｖｄｓはドレイン−ソース間電圧である。
【００１７】
トランジスタが線形領域で動作するとＱファクタが劣化するので、低位相雑音特性を実現するには、なるべく線形領域での動作を避けなければならない。
【００１８】
数（４）および数（５）から明らかなように、Ｖｇｓが高い状態においては線形領域で動作し易いことがわかる。図３において、発振トランジスタのゲート電位は直流的に電源に接続されているため、Ｖｇｓは非常に高くバイアスされている。発振振幅の拡大に伴い、過渡的なＶｇｓは更に高くなるため、トランジスタは発振周期の半分近くの時間を線形領域で動作することになる。
【００１９】
前記の状態では、数（１）におけるＱファクタが低下するため、発振振幅拡大による位相雑音の抑制効果が少なくなるという問題が起きる。
【００２０】
前記の問題は、発振トランジスタをバイポーラトランジスタで構成した場合にも発生する。すなわち、発振振幅の拡大に伴いトランジスタのベース電位が高くなるため、ベース−コレクタ間が順バイアスとなり、飽和領域で動作する時間が増大し、その結果、Ｑファクタが低下する。
【００２１】
発振トランジスタがＭＯＳＦＥＴの場合、Ｑファクタの低下を防ぐには、飽和領域での動作時間を増やせば良い。また、発振トランジスタがバイポーラトランジスタの場合、Ｑファクタの低下を防ぐには、活性領域での動作時間を増やせば良い。
【００２２】
前記に鑑み、本発明はＱファクタを低下させず発振振幅を拡大することによって、低位相雑音の電圧制御発振器を実現することを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、第１の本発明（請求項１に対応）は、共振回路と負性抵抗回路とレベルシフト回路を備え、前記共振回路は複数のインダクタと外部からの制御電圧によって容量値が可変である複数の可変容量素子とを備え、前記負性抵抗回路は前記共振回路の損失を打ち消す第１の発振トランジスタと第２の発振トランジスタと第１の定電流源トランジスタとを備え、前記レベルシフト回路は第１のレベルシフト用トランジスタと第２のレベルシフト用トランジスタと第２の定電流源トランジスタと第３の定電流源トランジスタと第１の抵抗素子と第２の抵抗素子とを備え、前記第１の発振トランジスタと前記第２の発振トランジスタのソース端子またはエミッタ端子が接続され、前記第１の発振トランジスタのゲート端子またはベース端子は前記第１の抵抗素子を介して前記第１のレベルシフト用トランジスタのソース端子またはエミッタ端子に接続され、前記第２の発振トランジスタのゲート端子またはベース端子は前記第２の抵抗素子を介して前記第２のレベルシフト用トランジスタのソース端子またはエミッタ端子に接続され、前記第１の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第１の発振トランジスタと前記第２の発振トランジスタのソース端子またはエミッタ端子に接続され、前記第２の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第１の発振トランジスタのゲート端子またはベース端子に接続され、前記第３の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第２の発振トランジスタのゲート端子またはベース端子に接続され、前記第１〜第３の定電流源トランジスタのソース端子またはエミッタ端子はグランドまたは電源に接続され、前記共振回路は前記第１の発振トランジスタと第２の発振トランジスタのドレイン端子またはコレクタ端子に接続され、前記第１のレベルシフト用トランジスタのゲート端子またはベース端子は前記第２の発振トランジスタのドレイン端子またはコレクタ端子に接続され、前記第２のレベルシフト用トランジスタのゲート端子またはベース端子は前記第１の発振トランジスタのドレイン端子またはコレクタ端子に接続され、前記第１のレベルシフト用トランジスタと前記第２のレベルシフト用トランジスタのドレイン端子またはコレクタ端子は電源またはグランドに接続されることを特徴とする電圧制御発振器である。
【００２４】
第２の本発明（請求項２に対応）は、請求項１に記載の電圧制御発振器であって、前記第１の発振トランジスタと前記第２の発振トランジスタのゲート電位またはベース電位は前記第１のレベルシフト用トランジスタと前記第２のレベルシフト用トランジスタのサイズによって決定されることを特徴とする電圧制御発振器である。
【００２５】
第３の本発明は（請求項３に対応）は、請求項１に記載の電圧制御発振器であって、前記第１の発振トランジスタと前記第２の発振トランジスタのゲート電位またはベース電位は前記第２の定電流源トランジスタと前記第３の定電流源トランジスタの電流値によって決定されることを特徴とする電圧制御発振器である。
【００２６】
第４の本発明は（請求項４に対応）は、請求項１に記載の電圧制御発振器であって、前記第１の発振トランジスタと前記第２の発振トランジスタのゲート電位またはベース電位は前記第１の抵抗素子と前記第２の抵抗素子の抵抗値によって決定されることを特徴とする電圧制御発振器である。
【発明の効果】
【００２７】
本発明の電圧制御発振器は、前記構成を有し、発振トランジスタのゲート−ソース間電圧またはベース−エミッタ間電圧を低く設定することにより、Ｑファクタを低下させることなく発振振幅Ｖｒｍｓを拡大できるので、低位相雑音特性を実現することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の１つの実施の形態に係る電圧制御発振器について、図１を参照しながら説明する。
【００２９】
同図において、１ａ、１ｂは発振トランジスタ、２ａ、２ｂはインダクタ、３ａ、３ｂは可変容量素子である。また、４は電源端子、５は周波数制御端子、６は定電流源トランジスタ、７は定電流源トランジスタのバイアス端子、８はグランド端子、９ａ、９ｂは出力端子、１０ａ、１０ｂはレベルシフト用トランジスタ、１１ａ、１１ｂは定電流源トランジスタ、１２ａ、１２ｂは抵抗素子である。なお、同図ではバイアス回路と出力バッファは省略している。
【００３０】
電圧制御発振器は共振回路と負性抵抗回路とレベルシフト回路を備えている。共振回路はインダクタ２ａ、２ｂと可変容量素子３ａ、３ｂにより構成される並列共振回路である。また、周波数制御端子５に印加された電圧によって可変容量素子３ａ、３ｂの容量値が変化するので、並列共振回路の共振周波数も変化する。電圧制御発振器の発振周波数は共振回路の共振周波数によって決まるので、周波数制御端子５に印加する電圧によって電圧制御発振器の発振周波数を制御することができる。発振トランジスタ１ａ、１ｂにより負性抵抗成分を発生させ、共振回路の損失成分を打ち消すことにより、発振の開始と持続を可能にしている。
【００３１】
同図において、第１のレベルシフト用トランジスタ１０ａと第２の電流源トランジスタ１１ａはソースフォロワ回路を構成しており、入力信号の直流レベルは第１のレベルシフト用トランジスタ１０ａのゲート−ソース間電圧Ｖｇｓだけシフトして出力される。同図においては第２の発振トランジスタ１ｂのドレイン端子から第１の発振トランジスタ１ａのゲート端子への帰還経路の途中に上述のソースフォロワ回路が挿入されている。発振振幅拡大時は第２の発振トランジスタのドレイン端子は瞬間的に非常に高電位になっているが、上述のソースフォロワ回路によって、レベルシフトされて第１の発振トランジスタ１ａのゲート端子に帰還しているので、ゲート−ソース間電圧Ｖｇｓは低くバイアスされる。したがって、第１の発振トランジスタ１ａが線形領域で動作する時間を減らすことができる。上述と同様の原理で、第１の発振トランジスタ１ａのドレイン端子から第２の発振トランジスタ１ｂのゲート端子への帰還信号の直流レベルは第２のレベルシフト用トランジスタ１０ｂのゲート−ソース間電圧Ｖｇｓ分シフトされるので、第２の発振トランジスタ１ｂが線形領域で動作する時間を減らすことができる。
【００３２】
以上述べた原理で、Ｑファクタを劣化させることなく発振振幅を拡大できるので位相雑音を大幅に低減することができる。
【００３３】
図４は本発明と従来の電圧制御発振器の出力波形を示すグラフである。また、図５、図６はそれぞれ従来型と本発明の電圧制御発振器の発振トランジスタの波形を示すグラフである。図４から明らかなように、本発明、従来型共に３．３Ｖ（ピーク−ピーク値）の発振振幅が得られている。
【００３４】
図５および図６には上述の数（２）〜数（５）から明らかになる発振トランジスタの動作領域を示している。図５から明らかなように、従来型ではゲート−ソース間電圧Ｖｇｓ−Ｖｔｈは振幅が３．３Ｖ（ピーク−ピーク値）と非常に大振幅を持っており、１周期中の４５％の時間を線形領域で動作、２０％の時間を飽和領域で動作している。
【００３５】
一方、図６から明らかなように、本発明ではゲート−ソース間電圧Ｖｇｓ−Ｖｔｈは振幅が１．２Ｖ（ピーク−ピーク値）と小さく、線形領域で動作する時間は１周期中の３５％と従来型に比べ１０％少ない。また、飽和領域で動作する時間は１周期中の６４％と従来型に比べ４４％増えている。
【００３６】
図７は本発明と従来の電圧制御発振器の位相雑音を示すグラフである。同図から明らかなように、本発明による電圧制御発振器は発振振幅は従来型と同等であるのにもかかわらず、線形領域での動作時間を減らし、飽和領域での動作時間を増やすことにより、位相雑音が低減されている。
【００３７】
また、発振トランジスタ、電流源トランジスタ、およびレベルシフト用トランジスタとしてＮｃｈ型ＭＯＳＦＥＴではなくＰｃｈ型ＭＯＳＦＥＴを用いても良い。この場合の回路図を図２に示す。同図においても、前述と同様の原理により、低位相雑音の電圧制御発振器を実現できる。
【００３８】
なお、以上説明した実施の形態では、ＭＯＳＦＥＴを用いた電圧制御発振器を例に説明を行ったが、発振トランジスタ、電流源トランジスタ、およびレベルシフト用トランジスタとしてバイポーラトランジスタを用いても良い。
【産業上の利用可能性】
【００３９】
以上説明したように、本発明は、低位相雑音特性の電圧制御発振器を実現するのに有用である。
【図面の簡単な説明】
【００４０】
【図１】本発明の１つの実施の形態の電圧制御発振器を示す回路図
【図２】本発明のもう１つの実施の形態の電圧制御発振器を示す回路図
【図３】従来の電圧制御発振器を示す回路図
【図４】本発明と従来の電圧制御発振器の出力波形を示すグラフ
【図５】従来の電圧制御発振器の発振トランジスタの波形を示すグラフ
【図６】本発明の電圧制御発振器の発振トランジスタの波形を示すグラフ
【図７】本発明と従来の電圧制御発振器の位相雑音を示すグラフ
【符号の説明】
【００４１】
１ａ，１ｂ 発振トランジスタ
２ａ，２ｂ インダクタ
３ａ，３ｂ 可変容量素子
４ 電源端子
５ 周波数制御端子
６，１１ａ，１１ｂ 電流源トランジスタ
７ バイアス端子
８ グランド端子
９ａ，９ｂ 出力端子
１０ａ，１０ｂ レベルシフト用トランジスタ
１２ａ，１２ｂ 抵抗素子
【技術分野】
【０００１】
本発明は外部からの制御電圧によって発振周波数が変化する電圧制御発振器に関し、特に低位相雑音特性を実現することが可能な電圧制御発振器に関するものである。
【背景技術】
【０００２】
電圧制御発振器は無線通信装置の局部発振信号を発生させる手段として一般に用いられる。
【０００３】
従来の電圧制御発振器の一般的な構成を図３に示す（例えば特許文献１参照）。同図において、１ａ、１ｂは発振トランジスタ、２ａ、２ｂはインダクタ、３ａ、３ｂは可変容量素子である。また、４は電源端子、５は周波数制御端子、６は定電流源トランジスタ、７は定電流源トランジスタのバイアス端子、８はグランド端子、９ａ、９ｂは出力端子である。なお、同図ではバイアス回路と出力バッファは省略している。
【０００４】
以下、図３を参照しながら従来の電圧制御発振器の動作について説明する。電圧制御発振器は共振回路と負性抵抗回路を備えている。共振回路はインダクタ２ａ、２ｂと可変容量素子３ａ、３ｂにより構成される並列共振回路である。また、周波数制御端子５に印加された電圧によって可変容量素子３ａ、３ｂの容量値が変化するので、並列共振回路の共振周波数も変化する。電圧制御発振器の発振周波数は共振回路の共振周波数によって決まるので、周波数制御端子５に印加する電圧によって電圧制御発振器の発振周波数を制御することができる。発振トランジスタ１ａ、１ｂにより負性抵抗成分を発生させ、共振回路の損失成分を打ち消すことにより、発振の開始と持続を可能にしている。
【０００５】
上述した回路が電圧制御発振器の基本的な構成であるが、発振器においては位相雑音特性の向上が重要である。
【０００６】
一般に発振器の位相雑音Ｌ（ｆｍ）は数（１）で与えられる。
【０００７】
【数１】
【０００８】
数（１）において、ｆｍは離調周波数、Ｆは実験パラメータ、ｋはボルツマン定数、Ｔは絶対温度、Ｒｐは並列共振回路の寄生抵抗成分、Ｖｒｍｓは発振振幅の実効値、ｆ０は発振周波数、Ｑは負荷のＱファクタである。
【０００９】
数（１）から明らかなように、位相雑音を低減するには、発振振幅ＶｒｍｓとＱファクタを拡大する必要がある。
【特許文献１】特開２００３−３２４３１５号公報（第７図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、発振トランジスタがＭＯＳＦＥＴの場合、発振振幅の拡大に伴って発振トランジスタが線形領域で動作するようになる。また、発振トランジスタがバイポーラトランジスタの場合は飽和領域で動作するようになる。
【００１１】
以下、発振トランジスタがＭＯＳＦＥＴの場合につき、トランジスタのバイアス条件と動作領域について述べる。一般に、ＭＯＳＦＥＴのバイアス条件と動作領域の関係は数（２）〜数（５）で与えられる。
【００１２】
【数２】
【００１３】
【数３】
【００１４】
【数４】
【００１５】
【数５】
【００１６】
数（２）〜数（５）において、Ｖｇｓはゲート−ソース間電圧、Ｖｔｈはしきい値電圧、Ｖｄｓはドレイン−ソース間電圧である。
【００１７】
トランジスタが線形領域で動作するとＱファクタが劣化するので、低位相雑音特性を実現するには、なるべく線形領域での動作を避けなければならない。
【００１８】
数（４）および数（５）から明らかなように、Ｖｇｓが高い状態においては線形領域で動作し易いことがわかる。図３において、発振トランジスタのゲート電位は直流的に電源に接続されているため、Ｖｇｓは非常に高くバイアスされている。発振振幅の拡大に伴い、過渡的なＶｇｓは更に高くなるため、トランジスタは発振周期の半分近くの時間を線形領域で動作することになる。
【００１９】
前記の状態では、数（１）におけるＱファクタが低下するため、発振振幅拡大による位相雑音の抑制効果が少なくなるという問題が起きる。
【００２０】
前記の問題は、発振トランジスタをバイポーラトランジスタで構成した場合にも発生する。すなわち、発振振幅の拡大に伴いトランジスタのベース電位が高くなるため、ベース−コレクタ間が順バイアスとなり、飽和領域で動作する時間が増大し、その結果、Ｑファクタが低下する。
【００２１】
発振トランジスタがＭＯＳＦＥＴの場合、Ｑファクタの低下を防ぐには、飽和領域での動作時間を増やせば良い。また、発振トランジスタがバイポーラトランジスタの場合、Ｑファクタの低下を防ぐには、活性領域での動作時間を増やせば良い。
【００２２】
前記に鑑み、本発明はＱファクタを低下させず発振振幅を拡大することによって、低位相雑音の電圧制御発振器を実現することを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、第１の本発明（請求項１に対応）は、共振回路と負性抵抗回路とレベルシフト回路を備え、前記共振回路は複数のインダクタと外部からの制御電圧によって容量値が可変である複数の可変容量素子とを備え、前記負性抵抗回路は前記共振回路の損失を打ち消す第１の発振トランジスタと第２の発振トランジスタと第１の定電流源トランジスタとを備え、前記レベルシフト回路は第１のレベルシフト用トランジスタと第２のレベルシフト用トランジスタと第２の定電流源トランジスタと第３の定電流源トランジスタと第１の抵抗素子と第２の抵抗素子とを備え、前記第１の発振トランジスタと前記第２の発振トランジスタのソース端子またはエミッタ端子が接続され、前記第１の発振トランジスタのゲート端子またはベース端子は前記第１の抵抗素子を介して前記第１のレベルシフト用トランジスタのソース端子またはエミッタ端子に接続され、前記第２の発振トランジスタのゲート端子またはベース端子は前記第２の抵抗素子を介して前記第２のレベルシフト用トランジスタのソース端子またはエミッタ端子に接続され、前記第１の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第１の発振トランジスタと前記第２の発振トランジスタのソース端子またはエミッタ端子に接続され、前記第２の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第１の発振トランジスタのゲート端子またはベース端子に接続され、前記第３の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第２の発振トランジスタのゲート端子またはベース端子に接続され、前記第１〜第３の定電流源トランジスタのソース端子またはエミッタ端子はグランドまたは電源に接続され、前記共振回路は前記第１の発振トランジスタと第２の発振トランジスタのドレイン端子またはコレクタ端子に接続され、前記第１のレベルシフト用トランジスタのゲート端子またはベース端子は前記第２の発振トランジスタのドレイン端子またはコレクタ端子に接続され、前記第２のレベルシフト用トランジスタのゲート端子またはベース端子は前記第１の発振トランジスタのドレイン端子またはコレクタ端子に接続され、前記第１のレベルシフト用トランジスタと前記第２のレベルシフト用トランジスタのドレイン端子またはコレクタ端子は電源またはグランドに接続されることを特徴とする電圧制御発振器である。
【００２４】
第２の本発明（請求項２に対応）は、請求項１に記載の電圧制御発振器であって、前記第１の発振トランジスタと前記第２の発振トランジスタのゲート電位またはベース電位は前記第１のレベルシフト用トランジスタと前記第２のレベルシフト用トランジスタのサイズによって決定されることを特徴とする電圧制御発振器である。
【００２５】
第３の本発明は（請求項３に対応）は、請求項１に記載の電圧制御発振器であって、前記第１の発振トランジスタと前記第２の発振トランジスタのゲート電位またはベース電位は前記第２の定電流源トランジスタと前記第３の定電流源トランジスタの電流値によって決定されることを特徴とする電圧制御発振器である。
【００２６】
第４の本発明は（請求項４に対応）は、請求項１に記載の電圧制御発振器であって、前記第１の発振トランジスタと前記第２の発振トランジスタのゲート電位またはベース電位は前記第１の抵抗素子と前記第２の抵抗素子の抵抗値によって決定されることを特徴とする電圧制御発振器である。
【発明の効果】
【００２７】
本発明の電圧制御発振器は、前記構成を有し、発振トランジスタのゲート−ソース間電圧またはベース−エミッタ間電圧を低く設定することにより、Ｑファクタを低下させることなく発振振幅Ｖｒｍｓを拡大できるので、低位相雑音特性を実現することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の１つの実施の形態に係る電圧制御発振器について、図１を参照しながら説明する。
【００２９】
同図において、１ａ、１ｂは発振トランジスタ、２ａ、２ｂはインダクタ、３ａ、３ｂは可変容量素子である。また、４は電源端子、５は周波数制御端子、６は定電流源トランジスタ、７は定電流源トランジスタのバイアス端子、８はグランド端子、９ａ、９ｂは出力端子、１０ａ、１０ｂはレベルシフト用トランジスタ、１１ａ、１１ｂは定電流源トランジスタ、１２ａ、１２ｂは抵抗素子である。なお、同図ではバイアス回路と出力バッファは省略している。
【００３０】
電圧制御発振器は共振回路と負性抵抗回路とレベルシフト回路を備えている。共振回路はインダクタ２ａ、２ｂと可変容量素子３ａ、３ｂにより構成される並列共振回路である。また、周波数制御端子５に印加された電圧によって可変容量素子３ａ、３ｂの容量値が変化するので、並列共振回路の共振周波数も変化する。電圧制御発振器の発振周波数は共振回路の共振周波数によって決まるので、周波数制御端子５に印加する電圧によって電圧制御発振器の発振周波数を制御することができる。発振トランジスタ１ａ、１ｂにより負性抵抗成分を発生させ、共振回路の損失成分を打ち消すことにより、発振の開始と持続を可能にしている。
【００３１】
同図において、第１のレベルシフト用トランジスタ１０ａと第２の電流源トランジスタ１１ａはソースフォロワ回路を構成しており、入力信号の直流レベルは第１のレベルシフト用トランジスタ１０ａのゲート−ソース間電圧Ｖｇｓだけシフトして出力される。同図においては第２の発振トランジスタ１ｂのドレイン端子から第１の発振トランジスタ１ａのゲート端子への帰還経路の途中に上述のソースフォロワ回路が挿入されている。発振振幅拡大時は第２の発振トランジスタのドレイン端子は瞬間的に非常に高電位になっているが、上述のソースフォロワ回路によって、レベルシフトされて第１の発振トランジスタ１ａのゲート端子に帰還しているので、ゲート−ソース間電圧Ｖｇｓは低くバイアスされる。したがって、第１の発振トランジスタ１ａが線形領域で動作する時間を減らすことができる。上述と同様の原理で、第１の発振トランジスタ１ａのドレイン端子から第２の発振トランジスタ１ｂのゲート端子への帰還信号の直流レベルは第２のレベルシフト用トランジスタ１０ｂのゲート−ソース間電圧Ｖｇｓ分シフトされるので、第２の発振トランジスタ１ｂが線形領域で動作する時間を減らすことができる。
【００３２】
以上述べた原理で、Ｑファクタを劣化させることなく発振振幅を拡大できるので位相雑音を大幅に低減することができる。
【００３３】
図４は本発明と従来の電圧制御発振器の出力波形を示すグラフである。また、図５、図６はそれぞれ従来型と本発明の電圧制御発振器の発振トランジスタの波形を示すグラフである。図４から明らかなように、本発明、従来型共に３．３Ｖ（ピーク−ピーク値）の発振振幅が得られている。
【００３４】
図５および図６には上述の数（２）〜数（５）から明らかになる発振トランジスタの動作領域を示している。図５から明らかなように、従来型ではゲート−ソース間電圧Ｖｇｓ−Ｖｔｈは振幅が３．３Ｖ（ピーク−ピーク値）と非常に大振幅を持っており、１周期中の４５％の時間を線形領域で動作、２０％の時間を飽和領域で動作している。
【００３５】
一方、図６から明らかなように、本発明ではゲート−ソース間電圧Ｖｇｓ−Ｖｔｈは振幅が１．２Ｖ（ピーク−ピーク値）と小さく、線形領域で動作する時間は１周期中の３５％と従来型に比べ１０％少ない。また、飽和領域で動作する時間は１周期中の６４％と従来型に比べ４４％増えている。
【００３６】
図７は本発明と従来の電圧制御発振器の位相雑音を示すグラフである。同図から明らかなように、本発明による電圧制御発振器は発振振幅は従来型と同等であるのにもかかわらず、線形領域での動作時間を減らし、飽和領域での動作時間を増やすことにより、位相雑音が低減されている。
【００３７】
また、発振トランジスタ、電流源トランジスタ、およびレベルシフト用トランジスタとしてＮｃｈ型ＭＯＳＦＥＴではなくＰｃｈ型ＭＯＳＦＥＴを用いても良い。この場合の回路図を図２に示す。同図においても、前述と同様の原理により、低位相雑音の電圧制御発振器を実現できる。
【００３８】
なお、以上説明した実施の形態では、ＭＯＳＦＥＴを用いた電圧制御発振器を例に説明を行ったが、発振トランジスタ、電流源トランジスタ、およびレベルシフト用トランジスタとしてバイポーラトランジスタを用いても良い。
【産業上の利用可能性】
【００３９】
以上説明したように、本発明は、低位相雑音特性の電圧制御発振器を実現するのに有用である。
【図面の簡単な説明】
【００４０】
【図１】本発明の１つの実施の形態の電圧制御発振器を示す回路図
【図２】本発明のもう１つの実施の形態の電圧制御発振器を示す回路図
【図３】従来の電圧制御発振器を示す回路図
【図４】本発明と従来の電圧制御発振器の出力波形を示すグラフ
【図５】従来の電圧制御発振器の発振トランジスタの波形を示すグラフ
【図６】本発明の電圧制御発振器の発振トランジスタの波形を示すグラフ
【図７】本発明と従来の電圧制御発振器の位相雑音を示すグラフ
【符号の説明】
【００４１】
１ａ，１ｂ 発振トランジスタ
２ａ，２ｂ インダクタ
３ａ，３ｂ 可変容量素子
４ 電源端子
５ 周波数制御端子
６，１１ａ，１１ｂ 電流源トランジスタ
７ バイアス端子
８ グランド端子
９ａ，９ｂ 出力端子
１０ａ，１０ｂ レベルシフト用トランジスタ
１２ａ，１２ｂ 抵抗素子
【特許請求の範囲】
【請求項１】
共振回路と負性抵抗回路とレベルシフト回路を備え、
前記共振回路はインダクタと外部からの制御電圧によって容量値が可変である可変容量素子とを備え、
前記負性抵抗回路は前記共振回路の損失を打ち消す第１の発振トランジスタと第２の発振トランジスタと第１の定電流源トランジスタとを備え、
前記レベルシフト回路は第１のレベルシフト用トランジスタと第２のレベルシフト用トランジスタと第２の定電流源トランジスタと第３の定電流源トランジスタと第１の抵抗素子と第２の抵抗素子とを備え、
前記第１の発振トランジスタと前記第２の発振トランジスタのソース端子またはエミッタ端子が接続され、
前記第１の発振トランジスタのゲート端子またはベース端子は前記第１の抵抗素子を介して前記第１のレベルシフト用トランジスタのソース端子またはエミッタ端子に接続され、
前記第２の発振トランジスタのゲート端子またはベース端子は前記第２の抵抗素子を介して前記第２のレベルシフト用トランジスタのソース端子またはエミッタ端子に接続され、
前記第１の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第１の発振トランジスタと前記第２の発振トランジスタのソース端子またはエミッタ端子に接続され、
前記第２の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第１の発振トランジスタのゲート端子またはベース端子に接続され、
前記第３の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第２の発振トランジスタのゲート端子またはベース端子に接続され、
前記共振回路は前記第１の発振トランジスタと第２の発振トランジスタのドレイン端子またはコレクタ端子に接続され、
前記第１のレベルシフト用トランジスタのゲート端子またはベース端子は前記第２の発振トランジスタのドレイン端子またはコレクタ端子に接続され、
前記第２のレベルシフト用トランジスタのゲート端子またはベース端子は前記第１の発振トランジスタのドレイン端子またはコレクタ端子に接続されることを特徴とする電圧制御発振器。
【請求項２】
前記第１の発振トランジスタと前記第２の発振トランジスタのゲート−ソース間電圧またはベース−エミッタ間電圧は前記第１のレベルシフト用トランジスタと前記第２のレベルシフト用トランジスタのサイズによって決定される請求項１に記載の電圧制御発振器。
【請求項３】
前記第１の発振トランジスタと前記第２の発振トランジスタのゲート−ソース間電圧またはベース−エミッタ間電圧は前記第２の定電流源トランジスタと前記第３の定電流源トランジスタの電流値によって決定される請求項１に記載の電圧制御発振器。
【請求項４】
前記第１の発振トランジスタと前記第２の発振トランジスタのゲート−ソース間電圧またはベース−エミッタ間電圧は前記第１の抵抗素子と前記第２の抵抗素子の抵抗値によって決定される請求項１に記載の電圧制御発振器。
【請求項１】
共振回路と負性抵抗回路とレベルシフト回路を備え、
前記共振回路はインダクタと外部からの制御電圧によって容量値が可変である可変容量素子とを備え、
前記負性抵抗回路は前記共振回路の損失を打ち消す第１の発振トランジスタと第２の発振トランジスタと第１の定電流源トランジスタとを備え、
前記レベルシフト回路は第１のレベルシフト用トランジスタと第２のレベルシフト用トランジスタと第２の定電流源トランジスタと第３の定電流源トランジスタと第１の抵抗素子と第２の抵抗素子とを備え、
前記第１の発振トランジスタと前記第２の発振トランジスタのソース端子またはエミッタ端子が接続され、
前記第１の発振トランジスタのゲート端子またはベース端子は前記第１の抵抗素子を介して前記第１のレベルシフト用トランジスタのソース端子またはエミッタ端子に接続され、
前記第２の発振トランジスタのゲート端子またはベース端子は前記第２の抵抗素子を介して前記第２のレベルシフト用トランジスタのソース端子またはエミッタ端子に接続され、
前記第１の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第１の発振トランジスタと前記第２の発振トランジスタのソース端子またはエミッタ端子に接続され、
前記第２の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第１の発振トランジスタのゲート端子またはベース端子に接続され、
前記第３の定電流源トランジスタのドレイン端子またはコレクタ端子は前記第２の発振トランジスタのゲート端子またはベース端子に接続され、
前記共振回路は前記第１の発振トランジスタと第２の発振トランジスタのドレイン端子またはコレクタ端子に接続され、
前記第１のレベルシフト用トランジスタのゲート端子またはベース端子は前記第２の発振トランジスタのドレイン端子またはコレクタ端子に接続され、
前記第２のレベルシフト用トランジスタのゲート端子またはベース端子は前記第１の発振トランジスタのドレイン端子またはコレクタ端子に接続されることを特徴とする電圧制御発振器。
【請求項２】
前記第１の発振トランジスタと前記第２の発振トランジスタのゲート−ソース間電圧またはベース−エミッタ間電圧は前記第１のレベルシフト用トランジスタと前記第２のレベルシフト用トランジスタのサイズによって決定される請求項１に記載の電圧制御発振器。
【請求項３】
前記第１の発振トランジスタと前記第２の発振トランジスタのゲート−ソース間電圧またはベース−エミッタ間電圧は前記第２の定電流源トランジスタと前記第３の定電流源トランジスタの電流値によって決定される請求項１に記載の電圧制御発振器。
【請求項４】
前記第１の発振トランジスタと前記第２の発振トランジスタのゲート−ソース間電圧またはベース−エミッタ間電圧は前記第１の抵抗素子と前記第２の抵抗素子の抵抗値によって決定される請求項１に記載の電圧制御発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−３３１３３（Ｐ２００６−３３１３３Ａ）
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−２０５６４８（Ｐ２００４−２０５６４８）
【出願日】平成１６年７月１３日（２００４．７．１３）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１６年７月１３日（２００４．７．１３）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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