電子回路
【課題】従来の複数の駆動モード及び複数の昇圧電圧を有する電子回路では、駆動モードによって一部の昇圧電圧が不要となることがある。そのようなとき、その昇圧回路を休止させていた。つまり、停止した昇圧回路は面積の無駄となってしまい、面積効率が低下するという問題を引き起こしていた。
【解決手段】本発明の電子回路は、所定の昇圧倍率を有する昇圧回路を複数備えているが、各昇圧回路の昇圧倍率（昇圧段数）を制御回路によって変更できる。さらに選択回路によって、複数の昇圧回路の出力を適宜選択することもできる。こうすれば、駆動モードにより停止した昇圧回路があっても、その昇圧回路を他の昇圧回路と並列に接続して動作させることができ、動作停止による回路面積の無駄は発生せず、回路面積効率を低下させないと共に、充電電流の増加が可能となり、昇圧電圧到達時間の短縮や負荷駆動による昇圧電圧低下時の回復時間を短縮することができる。
【解決手段】本発明の電子回路は、所定の昇圧倍率を有する昇圧回路を複数備えているが、各昇圧回路の昇圧倍率（昇圧段数）を制御回路によって変更できる。さらに選択回路によって、複数の昇圧回路の出力を適宜選択することもできる。こうすれば、駆動モードにより停止した昇圧回路があっても、その昇圧回路を他の昇圧回路と並列に接続して動作させることができ、動作停止による回路面積の無駄は発生せず、回路面積効率を低下させないと共に、充電電流の増加が可能となり、昇圧電圧到達時間の短縮や負荷駆動による昇圧電圧低下時の回復時間を短縮することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の電圧を昇圧する昇圧回路を含む電子回路に関し、特に高い電圧で動作する回路のために必要な電圧を発生する、複数の昇圧回路を備えた電子回路に関する。
【背景技術】
【０００２】
昨今の携帯機器の発展に伴い、内蔵される電子回路も様々なものが存在する。それらは主に電池駆動であるため、主に単一電源電圧で駆動されるが、使用用途によって、複数の電圧が必要な場合もあり、そのようなときは、単一電源電圧から昇圧回路又は降圧回路を用いて複数の電圧を生成している。
【０００３】
また、１つの電子回路内に、それらの昇圧回路や降圧回路を複数設け、単一電源電圧よりも高い電圧や低い電圧をそれぞれ複数生成することもある。
【０００４】
複数の昇圧回路を内蔵する電子回路としては多くの提案を見るものであるが、メモリに使用される案が提案されている（例えば、特許文献１参照。）。
【０００５】
特許文献１に示した従来技術について、図８を用いて説明する。
図８は、特許文献１に示した従来技術を説明しやすいようにその主旨を逸脱しない程度に書き直したものである。図８において、１１１は第１の昇圧回路、１１２は第２の昇圧回路、１１３は補助昇圧回路、１１４はタイミング制御回路、１１５は発振器、１１６は検知回路である。
【０００６】
第１の昇圧回路１１１と第２の昇圧回路１１２とは、同じ昇圧能力を有する昇圧回路であり、補助昇圧回路１１３は、これらよりも昇圧能力が劣る。この補助昇圧回路１１３は、第１の昇圧回路１１１及び第２の昇圧回路１１２がスタンバイ状態にあるときに、それらの昇圧電圧を保証するために設けられている。発振器１１５は、補助昇圧回路１１３を駆動するために設けられている。
検知回路１１６は、昇圧電圧を検知するものであって、その検知結果に基づいてタイミング制御回路１１４によって第１の昇圧回路１１１及び第２の昇圧回路１１２は、互いに分散駆動される。
【０００７】
特許文献１に示した従来技術の半導体集積回路は、複数の昇圧回路、すなわち第１の昇圧回路１１１と第２の昇圧回路１１２とを有し、タイミング制御回路１１４によって、それらを互いに分散動作させるものであり、被駆動回路の電力消費タイミングに同期した昇圧動作を実現でき、効率よく昇圧動作が行えるという特徴を持つ。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２５０３８１号公報（７頁〜１２頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、従来技術より知られている複数の昇圧回路を有する電子回路は、被駆動回路の動作タイミングに応じて、昇圧回路を切り替えているが、被駆動回路の動作シーケンスや動作モード（以下、駆動モードと称する）によっては、一部の昇圧電圧が不要となることがある。このため、該当する昇圧電圧を生成する昇圧回路を停止している場合がある。例えば、液晶表示装置に用いられる電子回路などである。
【００１０】
一般的に、複数の駆動モードを有することは、電子回路の応用の幅を広げ、また、互換性を高めることにより、電子回路を半導体チップ化するときにそのチップコストを下げることが可能なので、複数の駆動モードに必要な昇圧回路を予め電子回路に備えておくことが望ましい。
【００１１】
一方、昇圧回路は低いオン抵抗が求められるため、回路面積は他の回路ブロックに比べ大きくなり、電子回路を半導体チップ化したときのチップ面積増大をもたらす一因となっている。
昇圧電圧の安定性や昇圧能力の確保などの動作マージンを有するように設計すると、回路面積が大きくなってしまい、チップサイズ増大を助長する傾向にあるが、そのような動作マージンとチップサイズとのトレードオフの関係を鑑みて、可能な限りチップコストを抑えるように設計することは難しい。特に、必要な昇圧電圧の数が増加するほど、その傾向は顕著になる。
【００１２】
すでに説明したように、電子回路は、被駆動回路の駆動モードによって昇圧回路を停止することがあるが、そのような状態は、停止している昇圧回路は電子回路の構成上無駄になっている状態である。
【００１３】
上述のように、チップコストを下げるために、駆動モードに対応して複数の昇圧回路を予め電子回路に設けておくことが望ましいが、それら複数の昇圧回路が、駆動モードによっては停止しているとすると、無駄な面積も多くなるから、チップの面積を有効に活用できていないことになる。
【００１４】
特許文献１に示した従来技術は、被駆動回路の電力消費タイミングに同期して複数の昇圧回路を分散動作するものであるから、このような停止している昇圧回路を有効活用することはできない。
【００１５】
本発明は、上記の問題を解決するためになされたものである。複数の昇圧回路を有する電子回路にあって、駆動モードによって不要になる昇圧回路を、他の昇圧回路に組み合わせることで、複数の駆動モードに対応して複数の昇圧回路を予め電子回路に設けるときであっても、無駄な回路面積が無い電子回路を提供することができる。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の電子回路は下記記載の構造を採用する。
【００１７】
電流供給を行う電源手段と、少なくとも１つのコンデンサ及びスイッチ素子を有する昇圧ブロックと、そのスイッチ素子を制御して、電源手段とコンデンサとを接続してコンデンサを充電し、充電したコンデンサの放電を用いて所定の昇圧倍率の昇圧電圧を出力する昇圧回路と、を有し、そのような昇圧回路を複数備え、全ての昇圧回路の出力を入力し、そのうちの１つの昇圧回路の出力を選択して出力する選択回路を備える電子回路において、
そのスイッチ素子を制御し、異なる昇圧回路の昇圧ブロックを並列接続することで複数の昇圧回路の出力を組み合わせて選択回路に出力させる制御回路を備えたことを特徴とする。
【００１８】
このような構成にすることによって、駆動モードによって不要になる昇圧回路を、他の昇圧回路に組み合わせることができ、無駄な回路面積を無くすことが可能となる。
【００１９】
制御回路は、昇圧倍率が同一の異なる昇圧回路の昇圧ブロックを並列接続するようにし
てもよい。
【００２０】
このような構成にすることによって、昇圧ブロックが余ることなく昇圧回路を並列接続できるので、さらに無駄な回路面積を無くすことが可能となる。
【００２１】
昇圧回路は、各々異なる昇圧倍率の昇圧電圧を出力するようにしてもよい。
【００２２】
このような構成にすることによって、駆動モードに対応して、様々な昇圧ブロックの組み合わせが可能となり、停止した昇圧回路をさらに有効活用することが可能となる。
【発明の効果】
【００２３】
本発明の電子回路は、休止中の昇圧回路を、動作中の昇圧回路に組み合わせることができる。このような構成とすることによって、動作中の昇圧回路の昇圧能力を向上させることが可能となる。停止した昇圧回路が無駄とならないから、昇圧回路の面積使用効率を増大することが可能となる効果を有する。
【図面の簡単な説明】
【００２４】
【図１】本発明の概要を説明する概念図である。
【図２】本発明の概要を説明する概念図である。
【図３】本発明の応用例を説明するブロック図である。
【図４】本発明の昇圧ブロックを説明するブロック図である。
【図５】本発明の昇圧ブロックの制御信号を説明する図である。
【図６】本発明の昇圧ブロックの別の例を説明するブロック図である。
【図７】本発明の選択回路を説明する図である。
【図８】特許文献１に示した従来技術の電子回路を示す図である。
【発明を実施するための形態】
【００２５】
本発明の電子回路は、複数の昇圧回路を備えて、被駆動回路の駆動モードによって、昇圧回路を停止するとき、停止している昇圧回路を動作している昇圧回路に並列接続する制御回路を有している。次に電子回路の概要を図１及び図２に示す概念図を用いて説明する。説明にあっては、同一の構成には同一の番号を付与するものとし、重複する説明は省略する。
【００２６】
まずは図１の例を説明する。
図１に示すように、電子回路は、例えば、昇圧倍率が最大４倍の昇圧回路５１、最大３倍の昇圧回路５３、最大２倍の昇圧回路５５の３つの昇圧回路、制御回路７０を有しているとする。各昇圧回路は、最大昇圧倍率に必要な数の昇圧ブロック２１を各々有している。
昇圧ブロック２１は、コンデンサとスイッチ素子とを有する回路ブロックである。各昇圧回路には、図示しないが各昇圧ブロックが昇圧した電圧を蓄電する蓄電用コンデンサが搭載されている。この例では、すべての昇圧ブロック２１の昇圧倍率は同じである。
【００２７】
各昇圧回路は、所定の昇圧サイクルで動作を行う。この昇圧動作中に各昇圧ブロックから出力される電圧を、蓄電用コンデンサに充電する。そして所定の昇圧倍率に達するとこの蓄電用コンデンサから昇圧電圧を取り出す仕組みになっている。
【００２８】
ここで、駆動モードによって、４倍昇圧の電圧と２倍昇圧の電圧が必要であったとすると、従来は、最大３倍の昇圧回路５３は停止していたが、この最大３倍の昇圧回路５３を２倍昇圧に用いるのである。
図１に示すように、最大３倍の昇圧回路５３を最大２倍の昇圧回路５５と並列接続させ
るように、昇圧回路を構成する昇圧ブロック２１のスイッチ素子を制御回路７０が制御するのである。
例えば、最大３倍の昇圧回路５３の昇圧ブロックのうち、２つの昇圧ブロック２１で２倍昇圧の電圧を出力するものとすれば、この２つの昇圧ブロック群２２を最大２倍の昇圧回路５５と並列接続させる。
【００２９】
結果として、最大４倍の昇圧回路５１からは４倍の昇圧電圧を得て、最大３倍の昇圧回路５３及び最大２倍の昇圧回路５５から２倍の昇圧電圧を得るのである。
【００３０】
このようにすれば、停止している昇圧回路がなくなり、面積の無駄が無いばかりか、２倍の昇圧電圧を得るために、２倍の充電電流により蓄電用コンデンサを充電できるので、昇圧動作開始時において、昇圧電圧に達するまでの時間を短縮でき、また負荷駆動による昇圧電圧の低下時における昇圧電圧の回復時間を短縮などの昇圧時間の短縮が可能という昇圧能力向上のメリットもある。
【００３１】
次に、図２の例を説明する。
図２に示す例は、すべての昇圧ブロック２１の昇圧倍率が同じではない場合である。図２に示すように、最大４倍の昇圧回路５１を構成する昇圧ブロック２３の昇圧倍率は、他の昇圧ブロック２１と異なっており、例えば２倍である。最大４倍の昇圧回路５１は、この２つの昇圧ブロック２３で最大４倍の昇圧電圧を出力する。
【００３２】
ここで、図１の例と同様に、駆動モードによって、４倍昇圧の電圧と２倍昇圧の電圧が必要であったとする。この例では、最大３倍の昇圧回路５３を最大４倍の昇圧回路５１及び最大２倍の昇圧回路５５と並列接続させるように制御回路７０が制御するのである。
例えば、最大３倍の昇圧回路５３の昇圧ブロックのうち、２つの昇圧ブロック２１で２倍昇圧の電圧を出力するものとすれば、この２つの昇圧ブロック群２２を最大４倍の昇圧回路５１と並列接続させ、残りの１つの昇圧ブロック２１を最大２倍の昇圧回路５５と並列接続させるのである。
【００３３】
結果として、最大４倍の昇圧回路５１おからは４倍の昇圧電圧を得て、最大２倍の昇圧回路５５から２倍の昇圧電圧を得るのであるが、図２に示すように、最大２倍の昇圧回路５５と最大３倍の昇圧回路５３との昇圧ブロック２１同士が並列接続されるので、最大２倍の昇圧回路５５が２倍の昇圧電圧を得るために、２倍の充電電流により蓄電用コンデンサを充電できるので、昇圧動作開始時において、昇圧電圧に達するまでの時間を短縮できる。
そして、最大３倍の昇圧回路５３には、動作を停止している昇圧ブロック２１がなくなるので、無駄がない。
【００３４】
また、本発明の電子回路では、昇圧回路が停止していなくても、所定の昇圧回路を他の昇圧回路に並列接続するように制御回路が制御することもできる。
【００３５】
例えば、昇圧倍率が最大４倍の昇圧回路１つと、最大２倍の昇圧回路２つとの、計３つの昇圧回路を有していたとする。このとき、２つの最大２倍の昇圧回路を並列接続させるように、昇圧回路を構成する昇圧ブロックのスイッチ素子を制御回路が制御するのである。
結果として、最大４倍の昇圧回路からは４倍の昇圧電圧を得て、２つの最大２倍の昇圧回路からは２倍の昇圧電圧を得るのである。
【００３６】
このようにすれば、昇圧ブロックが余ることなく昇圧回路を並列接続できるので、さらに無駄な回路面積を無くすことができるというメリットもある。
【００３７】
以下、図面を用いて本発明を実施するための実施形態を、図を用いて説明する。実施例としては、３つの昇圧回路を有し、この３つの昇圧回路は互いに異なる昇圧倍率の昇圧電圧を出力する例で説明する。
また、説明にあっては、図１及び図２を用いた説明と同様に、同一の構成には同一の番号を付与するものとし、重複する説明は省略する。なお、説明は参照する図面を指示して行うが、他の図面も適宜参照されたい。
【００３８】
［電子回路の応用例の説明：図１、図２、図３］
次に、電子回路の応用例を、主に図３を用いて説明する。図３は電子回路の応用例を説明する回路ブロック図である。電子回路１００は、昇圧回路１、３、５と制御回路７と選択回路９ａ〜９ｎとを有している。２００は他の電子回路又は電子機器、例えば、液晶表示パネルの駆動回路である。この駆動回路２００には選択回路９ａ〜９ｎの出力を入力する入力端子１１ａ〜１１ｎを有している。
図３に示す昇圧回路１、２、３は、図及び図２に示す昇圧回路５１、５３、５５にそれぞれ相当し、制御回路７は同じく制御回路７０に相当する。
【００３９】
図３は、昇圧回路が３つある場合であり、最大で３種類の昇圧電圧を生成できる。昇圧回路１、３、５の出力は選択回路９ａ〜９ｎに入力されている。一方、制御回路７の制御信号は、昇圧回路１、３、５と選択回路９ａ〜９ｎとに入力されている。選択回路９ａ〜９ｎの出力は駆動回路２００の入力端子１１ａ〜１１ｎに接続されている。
【００４０】
昇圧回路１、３、５の出力は、駆動回路２００に入力されて液晶表示パネルを駆動するための複数の電源電圧となる。
【００４１】
次に、電子回路１００の動作を説明する。
昇圧回路１、３、５はスイッチ素子とコンデンサからなる昇圧ブロックを有しており、それらを組み合わせることで昇圧回路を構成している。昇圧回路１、３、５は、制御回路７によって各々昇圧動作を行う。昇圧回路１、３、５の出力と制御回路７の制御信号は、選択回路９に入力されており、選択回路９を制御回路７の制御信号によって、複数の昇圧電圧を切り替えて出力する。
【００４２】
図３に示す電子回路１００は、昇圧回路を３つ有し、最大３種類の昇圧電圧を作ることができるが、駆動モードによっては、２種類の昇圧電圧のみでよい場合がある。その際、３つの昇圧回路のうち、１つの昇圧回路を休止させてしまうのではなく、制御回路７によって、３つの昇圧回路のうち２つがそれぞれ同じ昇圧電圧を生成するように動作する。例えば、図１及び図２に示すように制御されるのである。このようにすることで、従来では休止していた昇圧回路を有効活用する。
【００４３】
休止中の昇圧回路を、動作中の昇圧回路に組み合わせることができ、充電電流の増加により、昇圧電圧到達時間の短縮や負荷駆動による昇圧電圧低下時の回復時間の短縮など、動作中の昇圧回路の動作マージンを拡大させることが可能となり、チップ面積を有効に活用することが可能となるのである。
【００４４】
［昇圧回路の動作説明１：図３、図４、図５］
次に、図３から図５を用いて昇圧回路１、３、５の構成及び動作について説明する。
まず、昇圧回路の構成について説明する。昇圧回路１、３、５は、少なくとも１つのコンデンサ及びスイッチ素子からなる昇圧ブロックを有している。そして、それらを組み合わせることで昇圧回路を構成している。ここでは、昇圧倍数が３倍の昇圧回路と、昇圧倍数が２倍の昇圧回路とに切り替えることができる昇圧ブロックについて、詳細に説明する
。
【００４５】
図４は、昇圧ブロックの具体的な回路構成について動作を説明する図である。この昇圧ブロックは、ＮチャネルトランジスタＭＮ１〜ＭＮ３と、ＰチャネルトランジスタＭＰ１〜ＭＰ６と、コンデンサＣ１〜Ｃ３とを有している。記号Ｖ１は基準電源、Ｖ３は昇圧電源、ＶＳＳは接地電源である。また、制御信号ＣＮＴ１〜ＣＮＴ５は、図２の制御回路７の出力信号である制御信号、２１はこれらを有する昇圧ブロックである。
【００４６】
ＮチャネルトランジスタＭＮ１〜ＭＮ３と、ＰチャネルトランジスタＭＰ１〜ＭＰ６とは、スイッチ素子であり、例えば、ＭＯＳＦＥＴで構成することができる。
【００４７】
ＮチャネルトランジスタＭＮ１，ＭＮ２のソース端子及びバルク端子は、接地電源ＶＳＳに接続し、ゲート端子は制御信号ＣＮＴ１に接続している。
ＰチャネルトランジスタＭＰ１、ＭＰ２のソース端子及びバルク端子は、基準電源Ｖ１に接続し、ゲート端子は制御信号ＣＴＮ２に接続している。
コンデンサＣ１の両端子は、ＮチャネルトランジスタＭＮ１のドレイン端子とＰチャネルトランジスタＭＰ１のドレイン端子とにそれぞれ接続しており、コンデンサＣ２の両端子は、ＮチャネルトランジスタＭＮ２のドレイン端子とＰチャネルトランジスタＭＰ２のドレイン端子とにそれぞれ接続している。
【００４８】
コンデンサＣ１とＮチャネルトランジスタＭＮ１のドレイン端子との接続点に、ＮチャネルトランジスタＭＮ３のソース端子が接続しており、コンデンサＣ２とＮチャネルトランジスタＭＮ２のドレイン端子との接続点に、ＮチャネルトランジスタＭＮ３のドレイン端子が接続している。ＮチャネルトランジスタＭＮ３のバルク端子は接地電源ＶＳＳに接続し、ゲート端子は制御信号ＣＮＴ３に接続している。
【００４９】
コンデンサＣ１とＰチャネルトランジスタＭＰ１のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ３のソース端子が接続しており、コンデンサＣ２とＰチャネルトランジスタＭＰ２のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ３のドレイン端子が接続している。ＰチャネルトランジスタＭＰ３のバルク端子は昇圧電源Ｖ３に接続し、ゲート端子は制御信号ＣＮＴ４に接続する。
【００５０】
コンデンサＣ１とＰチャネルトランジスタＭＰ１のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ４のソース端子及びバルク端子が接続しており、コンデンサＣ２とＮチャネルトランジスタＭＮ２のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ４のドレイン端子が接続している。ＰチャネルトランジスタＭＰ４のゲート端子は制御信号ＣＮＴ５に接続している。
【００５１】
ＰチャネルトランジスタＭＰ５のドレイン端子は、コンデンサＣ１とＮチャネルトランジスタＭＮ１のドレイン端子との接続点に接続しており、ＰチャネルトランジスタＭＰ５のソース端子及びバルク端子は基準電源Ｖ１に接続し、ゲート端子は制御信号ＣＮＴ１に接続している。
【００５２】
ＰチャネルトランジスタＭＰ６のドレイン端子は、コンデンサＣ２とＰチャネルトランジスタＭＰ２のドレイン端子との接続点に接続しており、ＰチャネルトランジスタＭＰ６のソース端子及びバルク端子は昇圧電源Ｖ３に接続し、ゲート端子は制御信号ＣＮＴ１に接続している。
そして、昇圧電源Ｖ３と接地電源ＶＳＳとの間にコンデンサＣ３が接続されている。
【００５３】
次に、図５を用いて昇圧回路の動作について説明する。
図５は、図４に示す昇圧ブロック２１を駆動する制御信号ＣＮＴ１〜ＣＮＴ５のタイムチャートを示す図である。図５（ａ）は、昇圧ブロック２１が基準電源Ｖ１の３倍の昇圧電圧を生成する場合のタイムチャートであり、一方、図５（ｂ）は、昇圧ブロック２１が基準電源Ｖ１の２倍の昇圧電圧を生成する場合のタイムチャートである。それぞれ、充電期間と昇圧期間とを交互に繰り返すことで、昇圧電圧を生成する。
【００５４】
まず、昇圧ブロック２１が３倍の昇圧電圧を生成する場合の動作を説明する。
図５（ａ）の充電期間では、図４に示すＮチャネルトランジスタＭＮ１，ＭＮ２と、ＰチャネルトランジスタＭＰ１，ＭＰ２とをオンし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３〜ＭＰ６とをオフすることで、コンデンサＣ１，Ｃ２は、基準電源Ｖ１と接地電源ＶＳＳとの間に並列に接続されることになり、充電を行う。
【００５５】
続いて、図５（ａ）の昇圧期間では、図４に示すＮチャネルトランジスタＭＮ１〜ＭＮ３と、ＰチャネルトランジスタＭＰ１〜ＭＰ３とをオフし、ＰチャネルトランジスタＭＰ４〜ＭＰ６をオンする。
コンデンサＣ１とコンデンサＣ２とは、ＰチャネルトランジスタＭＰ４によって直列に接続される。コンデンサＣ１の低電圧側は、ＰチャネルトランジスタＭＰ５により基準電源Ｖ１に接続され、コンデンサＣ２の高電位側は、ＰチャネルトランジスタＭＰ６により昇圧電源Ｖ３に接続される。
このため、コンデンサＣ１とコンデンサＣ２とにそれぞれ充電された電圧と合わせ、昇圧電源Ｖ３には基準電源Ｖ１の３倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサＣ３によって保持される。
【００５６】
次に、昇圧ブロック２１が２倍の昇圧電圧を生成する場合の動作を説明する。
図５（ｂ）の充電期間では、図４に示すＮチャネルトランジスタＭＮ１，ＭＮ２と、ＰチャネルトランジスタＭＰ１，ＭＰ２とをオンし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３〜ＭＰ６とをオフすることで、コンデンサＣ１，Ｃ２は、基準電源Ｖ１と接地電源ＶＳＳとの間に並列に接続されることになり、充電を行う。なお、この動作は、すでに説明した３倍の昇圧電圧を生成する場合と同じである。
【００５７】
続いて、図５（ｂ）の昇圧期間では、図４に示すＮチャネルトランジスタＭＮ１，ＭＮ２と、ＰチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ４とをオフし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３，ＭＰ５，ＭＰ６とをオンする。
コンデンサＣ１とコンデンサＣ２とは、ＰチャネルトランジスタＭＰ３及びＮチャネルトランジスタＭＮ３によって並列に接続される。コンデンサＣ１，Ｃ２の低電圧側は、ＰチャネルトランジスタＭＰ５により基準電源Ｖ１に接続され、コンデンサＣ１，Ｃ２の高電位側は、ＰチャネルトランジスタＭＰ６により昇圧電源Ｖ３に接続される。
このため、コンデンサＣ１，Ｃ２に充電された電圧と合わせ、昇圧電源Ｖ３には基準電源Ｖ１の２倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサＣ３によって保持される。
【００５８】
以上の説明のように、スイッチ素子であるＰチャネルトランジスタ及びＮチャネルトランジスタをオン又はオフすることで、コンデンサＣ１及びコンデンサＣ２を直列又は並列に接続させ、所定の昇圧電圧を得るのである。そして、これらスイッチ素子のオン又はオフの操作により、昇圧電圧を２倍又は３倍に切り替えることができるのである。
【００５９】
以上の説明では、コンデンサを２つ使用し、最大３倍の昇圧電圧を生成できる昇圧ブロックを説明したが、コンデンサ及びスイッチ素子を増やすことで、さらに高い昇圧電圧を生成でき、様々な昇圧電圧を生成できる昇圧回路を構成することが可能である。
【００６０】
［昇圧回路の動作説明２：図６］
次に、図６を用いて昇圧ブロックの別の例を説明する。図６では、昇圧倍数が４倍の昇圧回路と、昇圧倍数が３倍の昇圧回路とに切り替えることができる昇圧ブロックについて、詳細に説明する。
【００６１】
図６は、図４で示した昇圧ブロックに、新たな構成要素を追加したものである。この昇圧ブロックの新たな構成要素は、ＮチャネルトランジスタＭＮ４と、ＰチャネルトランジスタＭＰ７，ＭＰ８と、コンデンサＣ４とである。そして、２５はこれらを有する昇圧ブロックである。
【００６２】
ＮチャネルトランジスタＭＮ４と、ＰチャネルトランジスタＭＰ７，ＭＰ８とは、スイッチ素子であり、例えば、ＭＯＳＦＥＴで構成することができることも、他のトランジスタと同様である。
【００６３】
ＮチャネルトランジスタＭＮ４のソース端子及びバルク端子は、接地電源ＶＳＳに接続し、ゲート端子は制御信号ＣＮＴ１に接続している。
ＰチャネルトランジスタＭＰ７のソース端子及びバルク端子は、基準電源Ｖ１に接続し、ゲート端子は制御信号ＣＴＮ２に接続している。
コンデンサＣ４の両端子は、ＮチャネルトランジスタＭＮ４のドレイン端子とＰチャネルトランジスタＭＰ７のドレイン端子とにそれぞれ接続している。
【００６４】
コンデンサＣ２とＰチャネルトランジスタＭＰ２のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ８のソース端子及びバルク端子が接続しており、コンデンサＣ４とＮチャネルトランジスタＭＮ４のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ８のドレイン端子が接続している。ＰチャネルトランジスタＭＰ８のゲート端子は制御信号ＣＮＴ１に接続している。
【００６５】
ＰチャネルトランジスタＭＰ６のドレイン端子は、図４と異なり、コンデンサＣ４とＰチャネルトランジスタＭＰ７のドレイン端子との接続点に接続しており、ＰチャネルトランジスタＭＰ６のソース端子及びバルク端子は昇圧電源Ｖ３に接続し、ゲート端子は制御信号ＣＮＴ１に接続している。
【００６６】
次に、図５を用いて昇圧回路の動作について説明する。
図５は、図４に示した昇圧ブロック２１を駆動する制御信号ＣＮＴ１〜ＣＮＴ５のタイムチャートを示す図で、図６に示す昇圧ブロック２５も同じ制御信号で駆動可能である。図５（ａ）は、昇圧ブロック２５が基準電源Ｖ１の４倍の昇圧電圧を生成する場合のタイムチャートであり、一方、図５（ｂ）は、昇圧ブロック２５が基準電源Ｖ１の３倍の昇圧電圧を生成する場合のタイムチャートである。それぞれ、充電期間と昇圧期間とを交互に繰り返すことで、昇圧電圧を生成する。
【００６７】
まず、昇圧ブロック２５が４倍の昇圧電圧を生成する場合の動作を説明する。
図５（ａ）の充電期間では、図６に示すＮチャネルトランジスタＭＮ１，ＭＮ２，ＭＮ４と、ＰチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ７とをオンし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３〜ＭＰ６，ＭＰ８とをオフすることで、コンデンサＣ１，Ｃ２，Ｃ４は、基準電源Ｖ１と接地電源ＶＳＳとの間に並列に接続されることになり、充電を行う。
【００６８】
続いて、図５（ａ）の昇圧期間では、図６に示すＮチャネルトランジスタＭＮ１〜ＭＮ４と、ＰチャネルトランジスタＭＰ１〜ＭＰ３，ＭＰ７とをオフし、ＰチャネルトランジスタＭＰ４〜ＭＰ６，ＭＰ８をオンする。
コンデンサＣ１とコンデンサＣ２とコンデンサＣ４とは、ＰチャネルトランジスタＭＰ４，ＭＰ８によって直列に接続される。コンデンサＣ１の低電圧側は、ＰチャネルトランジスタＭＰ５により基準電源Ｖ１に接続され、コンデンサＣ４の高電位側は、ＰチャネルトランジスタＭＰ６により昇圧電源Ｖ３に接続される。
このため、コンデンサＣ１とコンデンサＣ２とコンデンサＣ４とにそれぞれ充電された電圧と合わせ、昇圧電源Ｖ３には基準電源Ｖ１の４倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサＣ３によって保持される。
【００６９】
次に、昇圧ブロック２５が３倍の昇圧電圧を生成する場合の動作を説明する。
図５（ｂ）の充電期間では、図６に示すＮチャネルトランジスタＭＮ１，ＭＮ２，ＭＮ４と、ＰチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ７とをオンし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３〜ＭＰ６，ＭＰ８とをオフすることで、コンデンサＣ１，Ｃ２，Ｃ４は、基準電源Ｖ１と接地電源ＶＳＳとの間に並列に接続されることになり、充電を行う。なお、この動作は、すでに説明した４倍の昇圧電圧を生成する場合と同じである。
【００７０】
続いて、図５（ｂ）の昇圧期間では、図６に示すＮチャネルトランジスタＭＮ１，ＭＮ２，ＭＮ４と、ＰチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ４，ＭＰ７とをオフし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３，ＭＰ５，ＭＰ６，ＭＰ８とをオンする。
コンデンサＣ１とコンデンサＣ２とは、ＰチャネルトランジスタＭＰ３及びＮチャネルトランジスタＭＮ３によって並列に接続される。コンデンサＣ１，Ｃ２の低電圧側は、ＰチャネルトランジスタＭＰ５により基準電源Ｖ１に接続され、コンデンサＣ１，Ｃ２の高電位側は、ＰチャネルトランジスタＭＰ８により、コンデンサＣ４の低電位側に接続される。コンデンサＣ４の高電位側は、ＰチャネルトランジスタＭＰ６により、昇圧電源Ｖ３に接続される。
このため、コンデンサＣ１，Ｃ２，Ｃ４に充電された電圧と合わせ、昇圧電源Ｖ３には基準電源Ｖ１の３倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサＣ３によって保持される。
【００７１】
以上の説明では、最大昇圧４倍の場合を説明したが、コンデンサ及びスイッチ素子を増やすことで、さらに高い昇圧電圧を生成でき、様々な昇圧電圧を生成できる昇圧回路を構成することが可能である。
【００７２】
［選択回路の説明：図７］
次に、図３に示す選択回路９を図７を用いて説明する。まず、選択回路９の構成を説明する。
選択回路９は、インバータ２４，２５，２６と、トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ３とを有している。符号３１，３３，３５は、制御回路７から出力される制御信号である。
【００７３】
制御回路７からは制御信号３１、３３、３５が出力しており、インバータとトランスミッションゲートとに接続している。
制御信号３１は、トランスミッションゲートＴＧ１の正転入力端子及びインバータ２４の入力端子に接続している。インバータ２４の出力端子は、トランスミッションゲートＴＧ１の反転入力端子に接続している。
制御信号３３は、トランスミッションゲートＴＧ２の正転入力端子及びインバータ２５の入力端子に接続している。インバータ２５の出力端子は、トランスミッションゲートＴＧ２の反転入力端子に接続している。
制御信号３５は、トランスミッションゲートＴＧ３の正転入力端子及びインバータ２６
の入力端子に接続している。インバータ２６の出力端子は、トランスミッションゲートＴＧ３の反転入力端子に接続している。
【００７４】
トランスミッションゲートＴＧ１の入力端子は昇圧回路１と接続し、トランスミッションゲートＴＧ２の入力端子は昇圧回路３と接続し、トランスミッションゲートＴＧ３の入力端子は昇圧回路５と接続している。トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ３の各出力端子は、出力端子９９と全て接続している。
つまり、各昇圧回路の昇圧出力が各トランスミッションゲートに入力し、各トランスミッションゲートの開閉により出力端子９９に各昇圧電圧が出力される。
【００７５】
［選択回路の動作説明：図７］
次に、選択回路９の動作を引き続き図７を用いて説明する。
選択回路９は、昇圧回路１，３，５によって生成された昇圧電圧を、制御回路７の制御信号３１，３３，３５によって選択され、出力端子９９に出力する。以下の説明では、昇圧回路１は最大４倍の昇圧電圧、昇圧回路３は最大３倍の昇圧電圧、昇圧回路５は最大２倍の昇圧電圧を生成するものとして説明する。
【００７６】
まず、３種類の昇圧電圧、すなわち、４倍、３倍、２倍の昇圧電圧を使用する駆動モードを説明する。
昇圧回路１，３，５はそれぞれ異なる昇圧電圧を生成する。次に、制御回路７は、出力する制御信号３１，３３，３５のうち、いずれか１つの制御信号のみハイレベルになるように制御する。このような制御信号を入力された選択回路９は、トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ３のいずれか１つのみをオンするように動作する。
このようにして、選択回路９は、３種類の昇圧電圧のうち、１つの昇圧電圧を選択し、出力端子９９に出力する。
【００７７】
次に、２種類の昇圧電圧、例えば、４倍、２倍の昇圧電圧を使用する駆動モードを説明する。
昇圧回路１は４倍、昇圧回路３は２倍、昇圧回路５は２倍の昇圧電圧を生成するように制御回路７によって制御する。次に、制御回路７は、出力する制御信号３３，３５は同時にオン又はオフするように制御する。このような制御信号を入力された選択回路９は、トランスミッションゲートＴＧ２，ＴＧ３が同時にオン又はオフするように動作する。
このようにして、選択回路９は、昇圧回路３，５が同じ２倍の昇圧電圧を生成する駆動モードの場合は、昇圧回路３，５の出力を接続して、出力端子９９に出力する。
【００７８】
このような構成とすることで、例えば、３倍の昇圧電圧が不要な駆動モードにおいても、最大昇圧倍数３倍の昇圧回路３を、昇圧倍数２倍の昇圧電圧を出力するように制御し、さらに、その昇圧電圧を、最大昇圧倍数２倍の昇圧回路５の昇圧電圧と接続することによって、選択回路９から出力される２倍の昇圧電圧の充電電流の増加が可能となり、昇圧電圧到達時間の短縮や負荷駆動による昇圧電圧低下時の回復時間の短縮など、動作マージンを拡大することができる。
【００７９】
制御回路７は、外部からの設定信号または、記憶装置による設定信号に基づき、一般的な論理回路を使うことで、図５に示したような昇圧回路の制御信号及び選択回路の制御信号を生成する。
なお、図５では、昇圧期間と充電期間の切り替わりのタイミングは全て同時に切り替わっている例で説明したが、遅延回路などを用いて、切り替わりのタイミングをずらすことで、コンデンサの充電電荷が電源などに逃げることを防ぎ、昇圧効率を上げることも可能である。
【００８０】
本発明の電子回路は、駆動モードによって不要になる昇圧回路を、他の昇圧回路に組み合わせることが可能となる。これにより、昇圧回路の動作マージンの拡大と、半導体チップ化したときのチップ面積を有効活用することができる。
【産業上の利用可能性】
【００８１】
本発明の電子回路は、複数の昇圧回路を備え、複数の駆動モードを有しても、停止することで無駄になる昇圧回路がない。このため、メモリ回路の高電圧な書き込み電圧を生成する回路や、用途に応用する要求される液晶駆動装置の回路に好適である。
【符号の説明】
【００８２】
１、３、５、５１、５３、５５ 昇圧回路
７ 制御回路
９ 選択回路
１１ 駆動回路の入力端子
２１、２３、２５ 昇圧ブロック
２２ 昇圧ブロック群
２４、２５、２６ インバータ
３１、３３、３５ 制御信号
５１ 最大４倍の昇圧回路
５３ 最大３倍の昇圧回路
５５ 最大２倍の昇圧回路
７０ 制御回路
Ｃ１〜Ｃ４ コンデンサ
ＭＮ１〜ＭＮ４ Ｎチャネルトランジスタ
ＭＰ１〜ＭＰ８ Ｐチャネルトランジスタ
ＴＧ１〜ＴＧ３ トランスミッションゲート
Ｖ１ 基準電源
Ｖ３ 昇圧電源
ＶＳＳ 接地電源
ＣＮＴ１〜ＣＮＴ５ 制御信号
９９ 出力端子
１００ 電子回路
１１１ 第１の昇圧回路
１１２ 第２の昇圧回路
１１３ 補助昇圧回路
１１４ タイミング制御回路
１１５ 発振器
１１６ 検知回路
２００ 駆動回路
【技術分野】
【０００１】
本発明は、所定の電圧を昇圧する昇圧回路を含む電子回路に関し、特に高い電圧で動作する回路のために必要な電圧を発生する、複数の昇圧回路を備えた電子回路に関する。
【背景技術】
【０００２】
昨今の携帯機器の発展に伴い、内蔵される電子回路も様々なものが存在する。それらは主に電池駆動であるため、主に単一電源電圧で駆動されるが、使用用途によって、複数の電圧が必要な場合もあり、そのようなときは、単一電源電圧から昇圧回路又は降圧回路を用いて複数の電圧を生成している。
【０００３】
また、１つの電子回路内に、それらの昇圧回路や降圧回路を複数設け、単一電源電圧よりも高い電圧や低い電圧をそれぞれ複数生成することもある。
【０００４】
複数の昇圧回路を内蔵する電子回路としては多くの提案を見るものであるが、メモリに使用される案が提案されている（例えば、特許文献１参照。）。
【０００５】
特許文献１に示した従来技術について、図８を用いて説明する。
図８は、特許文献１に示した従来技術を説明しやすいようにその主旨を逸脱しない程度に書き直したものである。図８において、１１１は第１の昇圧回路、１１２は第２の昇圧回路、１１３は補助昇圧回路、１１４はタイミング制御回路、１１５は発振器、１１６は検知回路である。
【０００６】
第１の昇圧回路１１１と第２の昇圧回路１１２とは、同じ昇圧能力を有する昇圧回路であり、補助昇圧回路１１３は、これらよりも昇圧能力が劣る。この補助昇圧回路１１３は、第１の昇圧回路１１１及び第２の昇圧回路１１２がスタンバイ状態にあるときに、それらの昇圧電圧を保証するために設けられている。発振器１１５は、補助昇圧回路１１３を駆動するために設けられている。
検知回路１１６は、昇圧電圧を検知するものであって、その検知結果に基づいてタイミング制御回路１１４によって第１の昇圧回路１１１及び第２の昇圧回路１１２は、互いに分散駆動される。
【０００７】
特許文献１に示した従来技術の半導体集積回路は、複数の昇圧回路、すなわち第１の昇圧回路１１１と第２の昇圧回路１１２とを有し、タイミング制御回路１１４によって、それらを互いに分散動作させるものであり、被駆動回路の電力消費タイミングに同期した昇圧動作を実現でき、効率よく昇圧動作が行えるという特徴を持つ。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２５０３８１号公報（７頁〜１２頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、従来技術より知られている複数の昇圧回路を有する電子回路は、被駆動回路の動作タイミングに応じて、昇圧回路を切り替えているが、被駆動回路の動作シーケンスや動作モード（以下、駆動モードと称する）によっては、一部の昇圧電圧が不要となることがある。このため、該当する昇圧電圧を生成する昇圧回路を停止している場合がある。例えば、液晶表示装置に用いられる電子回路などである。
【００１０】
一般的に、複数の駆動モードを有することは、電子回路の応用の幅を広げ、また、互換性を高めることにより、電子回路を半導体チップ化するときにそのチップコストを下げることが可能なので、複数の駆動モードに必要な昇圧回路を予め電子回路に備えておくことが望ましい。
【００１１】
一方、昇圧回路は低いオン抵抗が求められるため、回路面積は他の回路ブロックに比べ大きくなり、電子回路を半導体チップ化したときのチップ面積増大をもたらす一因となっている。
昇圧電圧の安定性や昇圧能力の確保などの動作マージンを有するように設計すると、回路面積が大きくなってしまい、チップサイズ増大を助長する傾向にあるが、そのような動作マージンとチップサイズとのトレードオフの関係を鑑みて、可能な限りチップコストを抑えるように設計することは難しい。特に、必要な昇圧電圧の数が増加するほど、その傾向は顕著になる。
【００１２】
すでに説明したように、電子回路は、被駆動回路の駆動モードによって昇圧回路を停止することがあるが、そのような状態は、停止している昇圧回路は電子回路の構成上無駄になっている状態である。
【００１３】
上述のように、チップコストを下げるために、駆動モードに対応して複数の昇圧回路を予め電子回路に設けておくことが望ましいが、それら複数の昇圧回路が、駆動モードによっては停止しているとすると、無駄な面積も多くなるから、チップの面積を有効に活用できていないことになる。
【００１４】
特許文献１に示した従来技術は、被駆動回路の電力消費タイミングに同期して複数の昇圧回路を分散動作するものであるから、このような停止している昇圧回路を有効活用することはできない。
【００１５】
本発明は、上記の問題を解決するためになされたものである。複数の昇圧回路を有する電子回路にあって、駆動モードによって不要になる昇圧回路を、他の昇圧回路に組み合わせることで、複数の駆動モードに対応して複数の昇圧回路を予め電子回路に設けるときであっても、無駄な回路面積が無い電子回路を提供することができる。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の電子回路は下記記載の構造を採用する。
【００１７】
電流供給を行う電源手段と、少なくとも１つのコンデンサ及びスイッチ素子を有する昇圧ブロックと、そのスイッチ素子を制御して、電源手段とコンデンサとを接続してコンデンサを充電し、充電したコンデンサの放電を用いて所定の昇圧倍率の昇圧電圧を出力する昇圧回路と、を有し、そのような昇圧回路を複数備え、全ての昇圧回路の出力を入力し、そのうちの１つの昇圧回路の出力を選択して出力する選択回路を備える電子回路において、
そのスイッチ素子を制御し、異なる昇圧回路の昇圧ブロックを並列接続することで複数の昇圧回路の出力を組み合わせて選択回路に出力させる制御回路を備えたことを特徴とする。
【００１８】
このような構成にすることによって、駆動モードによって不要になる昇圧回路を、他の昇圧回路に組み合わせることができ、無駄な回路面積を無くすことが可能となる。
【００１９】
制御回路は、昇圧倍率が同一の異なる昇圧回路の昇圧ブロックを並列接続するようにし
てもよい。
【００２０】
このような構成にすることによって、昇圧ブロックが余ることなく昇圧回路を並列接続できるので、さらに無駄な回路面積を無くすことが可能となる。
【００２１】
昇圧回路は、各々異なる昇圧倍率の昇圧電圧を出力するようにしてもよい。
【００２２】
このような構成にすることによって、駆動モードに対応して、様々な昇圧ブロックの組み合わせが可能となり、停止した昇圧回路をさらに有効活用することが可能となる。
【発明の効果】
【００２３】
本発明の電子回路は、休止中の昇圧回路を、動作中の昇圧回路に組み合わせることができる。このような構成とすることによって、動作中の昇圧回路の昇圧能力を向上させることが可能となる。停止した昇圧回路が無駄とならないから、昇圧回路の面積使用効率を増大することが可能となる効果を有する。
【図面の簡単な説明】
【００２４】
【図１】本発明の概要を説明する概念図である。
【図２】本発明の概要を説明する概念図である。
【図３】本発明の応用例を説明するブロック図である。
【図４】本発明の昇圧ブロックを説明するブロック図である。
【図５】本発明の昇圧ブロックの制御信号を説明する図である。
【図６】本発明の昇圧ブロックの別の例を説明するブロック図である。
【図７】本発明の選択回路を説明する図である。
【図８】特許文献１に示した従来技術の電子回路を示す図である。
【発明を実施するための形態】
【００２５】
本発明の電子回路は、複数の昇圧回路を備えて、被駆動回路の駆動モードによって、昇圧回路を停止するとき、停止している昇圧回路を動作している昇圧回路に並列接続する制御回路を有している。次に電子回路の概要を図１及び図２に示す概念図を用いて説明する。説明にあっては、同一の構成には同一の番号を付与するものとし、重複する説明は省略する。
【００２６】
まずは図１の例を説明する。
図１に示すように、電子回路は、例えば、昇圧倍率が最大４倍の昇圧回路５１、最大３倍の昇圧回路５３、最大２倍の昇圧回路５５の３つの昇圧回路、制御回路７０を有しているとする。各昇圧回路は、最大昇圧倍率に必要な数の昇圧ブロック２１を各々有している。
昇圧ブロック２１は、コンデンサとスイッチ素子とを有する回路ブロックである。各昇圧回路には、図示しないが各昇圧ブロックが昇圧した電圧を蓄電する蓄電用コンデンサが搭載されている。この例では、すべての昇圧ブロック２１の昇圧倍率は同じである。
【００２７】
各昇圧回路は、所定の昇圧サイクルで動作を行う。この昇圧動作中に各昇圧ブロックから出力される電圧を、蓄電用コンデンサに充電する。そして所定の昇圧倍率に達するとこの蓄電用コンデンサから昇圧電圧を取り出す仕組みになっている。
【００２８】
ここで、駆動モードによって、４倍昇圧の電圧と２倍昇圧の電圧が必要であったとすると、従来は、最大３倍の昇圧回路５３は停止していたが、この最大３倍の昇圧回路５３を２倍昇圧に用いるのである。
図１に示すように、最大３倍の昇圧回路５３を最大２倍の昇圧回路５５と並列接続させ
るように、昇圧回路を構成する昇圧ブロック２１のスイッチ素子を制御回路７０が制御するのである。
例えば、最大３倍の昇圧回路５３の昇圧ブロックのうち、２つの昇圧ブロック２１で２倍昇圧の電圧を出力するものとすれば、この２つの昇圧ブロック群２２を最大２倍の昇圧回路５５と並列接続させる。
【００２９】
結果として、最大４倍の昇圧回路５１からは４倍の昇圧電圧を得て、最大３倍の昇圧回路５３及び最大２倍の昇圧回路５５から２倍の昇圧電圧を得るのである。
【００３０】
このようにすれば、停止している昇圧回路がなくなり、面積の無駄が無いばかりか、２倍の昇圧電圧を得るために、２倍の充電電流により蓄電用コンデンサを充電できるので、昇圧動作開始時において、昇圧電圧に達するまでの時間を短縮でき、また負荷駆動による昇圧電圧の低下時における昇圧電圧の回復時間を短縮などの昇圧時間の短縮が可能という昇圧能力向上のメリットもある。
【００３１】
次に、図２の例を説明する。
図２に示す例は、すべての昇圧ブロック２１の昇圧倍率が同じではない場合である。図２に示すように、最大４倍の昇圧回路５１を構成する昇圧ブロック２３の昇圧倍率は、他の昇圧ブロック２１と異なっており、例えば２倍である。最大４倍の昇圧回路５１は、この２つの昇圧ブロック２３で最大４倍の昇圧電圧を出力する。
【００３２】
ここで、図１の例と同様に、駆動モードによって、４倍昇圧の電圧と２倍昇圧の電圧が必要であったとする。この例では、最大３倍の昇圧回路５３を最大４倍の昇圧回路５１及び最大２倍の昇圧回路５５と並列接続させるように制御回路７０が制御するのである。
例えば、最大３倍の昇圧回路５３の昇圧ブロックのうち、２つの昇圧ブロック２１で２倍昇圧の電圧を出力するものとすれば、この２つの昇圧ブロック群２２を最大４倍の昇圧回路５１と並列接続させ、残りの１つの昇圧ブロック２１を最大２倍の昇圧回路５５と並列接続させるのである。
【００３３】
結果として、最大４倍の昇圧回路５１おからは４倍の昇圧電圧を得て、最大２倍の昇圧回路５５から２倍の昇圧電圧を得るのであるが、図２に示すように、最大２倍の昇圧回路５５と最大３倍の昇圧回路５３との昇圧ブロック２１同士が並列接続されるので、最大２倍の昇圧回路５５が２倍の昇圧電圧を得るために、２倍の充電電流により蓄電用コンデンサを充電できるので、昇圧動作開始時において、昇圧電圧に達するまでの時間を短縮できる。
そして、最大３倍の昇圧回路５３には、動作を停止している昇圧ブロック２１がなくなるので、無駄がない。
【００３４】
また、本発明の電子回路では、昇圧回路が停止していなくても、所定の昇圧回路を他の昇圧回路に並列接続するように制御回路が制御することもできる。
【００３５】
例えば、昇圧倍率が最大４倍の昇圧回路１つと、最大２倍の昇圧回路２つとの、計３つの昇圧回路を有していたとする。このとき、２つの最大２倍の昇圧回路を並列接続させるように、昇圧回路を構成する昇圧ブロックのスイッチ素子を制御回路が制御するのである。
結果として、最大４倍の昇圧回路からは４倍の昇圧電圧を得て、２つの最大２倍の昇圧回路からは２倍の昇圧電圧を得るのである。
【００３６】
このようにすれば、昇圧ブロックが余ることなく昇圧回路を並列接続できるので、さらに無駄な回路面積を無くすことができるというメリットもある。
【００３７】
以下、図面を用いて本発明を実施するための実施形態を、図を用いて説明する。実施例としては、３つの昇圧回路を有し、この３つの昇圧回路は互いに異なる昇圧倍率の昇圧電圧を出力する例で説明する。
また、説明にあっては、図１及び図２を用いた説明と同様に、同一の構成には同一の番号を付与するものとし、重複する説明は省略する。なお、説明は参照する図面を指示して行うが、他の図面も適宜参照されたい。
【００３８】
［電子回路の応用例の説明：図１、図２、図３］
次に、電子回路の応用例を、主に図３を用いて説明する。図３は電子回路の応用例を説明する回路ブロック図である。電子回路１００は、昇圧回路１、３、５と制御回路７と選択回路９ａ〜９ｎとを有している。２００は他の電子回路又は電子機器、例えば、液晶表示パネルの駆動回路である。この駆動回路２００には選択回路９ａ〜９ｎの出力を入力する入力端子１１ａ〜１１ｎを有している。
図３に示す昇圧回路１、２、３は、図及び図２に示す昇圧回路５１、５３、５５にそれぞれ相当し、制御回路７は同じく制御回路７０に相当する。
【００３９】
図３は、昇圧回路が３つある場合であり、最大で３種類の昇圧電圧を生成できる。昇圧回路１、３、５の出力は選択回路９ａ〜９ｎに入力されている。一方、制御回路７の制御信号は、昇圧回路１、３、５と選択回路９ａ〜９ｎとに入力されている。選択回路９ａ〜９ｎの出力は駆動回路２００の入力端子１１ａ〜１１ｎに接続されている。
【００４０】
昇圧回路１、３、５の出力は、駆動回路２００に入力されて液晶表示パネルを駆動するための複数の電源電圧となる。
【００４１】
次に、電子回路１００の動作を説明する。
昇圧回路１、３、５はスイッチ素子とコンデンサからなる昇圧ブロックを有しており、それらを組み合わせることで昇圧回路を構成している。昇圧回路１、３、５は、制御回路７によって各々昇圧動作を行う。昇圧回路１、３、５の出力と制御回路７の制御信号は、選択回路９に入力されており、選択回路９を制御回路７の制御信号によって、複数の昇圧電圧を切り替えて出力する。
【００４２】
図３に示す電子回路１００は、昇圧回路を３つ有し、最大３種類の昇圧電圧を作ることができるが、駆動モードによっては、２種類の昇圧電圧のみでよい場合がある。その際、３つの昇圧回路のうち、１つの昇圧回路を休止させてしまうのではなく、制御回路７によって、３つの昇圧回路のうち２つがそれぞれ同じ昇圧電圧を生成するように動作する。例えば、図１及び図２に示すように制御されるのである。このようにすることで、従来では休止していた昇圧回路を有効活用する。
【００４３】
休止中の昇圧回路を、動作中の昇圧回路に組み合わせることができ、充電電流の増加により、昇圧電圧到達時間の短縮や負荷駆動による昇圧電圧低下時の回復時間の短縮など、動作中の昇圧回路の動作マージンを拡大させることが可能となり、チップ面積を有効に活用することが可能となるのである。
【００４４】
［昇圧回路の動作説明１：図３、図４、図５］
次に、図３から図５を用いて昇圧回路１、３、５の構成及び動作について説明する。
まず、昇圧回路の構成について説明する。昇圧回路１、３、５は、少なくとも１つのコンデンサ及びスイッチ素子からなる昇圧ブロックを有している。そして、それらを組み合わせることで昇圧回路を構成している。ここでは、昇圧倍数が３倍の昇圧回路と、昇圧倍数が２倍の昇圧回路とに切り替えることができる昇圧ブロックについて、詳細に説明する
。
【００４５】
図４は、昇圧ブロックの具体的な回路構成について動作を説明する図である。この昇圧ブロックは、ＮチャネルトランジスタＭＮ１〜ＭＮ３と、ＰチャネルトランジスタＭＰ１〜ＭＰ６と、コンデンサＣ１〜Ｃ３とを有している。記号Ｖ１は基準電源、Ｖ３は昇圧電源、ＶＳＳは接地電源である。また、制御信号ＣＮＴ１〜ＣＮＴ５は、図２の制御回路７の出力信号である制御信号、２１はこれらを有する昇圧ブロックである。
【００４６】
ＮチャネルトランジスタＭＮ１〜ＭＮ３と、ＰチャネルトランジスタＭＰ１〜ＭＰ６とは、スイッチ素子であり、例えば、ＭＯＳＦＥＴで構成することができる。
【００４７】
ＮチャネルトランジスタＭＮ１，ＭＮ２のソース端子及びバルク端子は、接地電源ＶＳＳに接続し、ゲート端子は制御信号ＣＮＴ１に接続している。
ＰチャネルトランジスタＭＰ１、ＭＰ２のソース端子及びバルク端子は、基準電源Ｖ１に接続し、ゲート端子は制御信号ＣＴＮ２に接続している。
コンデンサＣ１の両端子は、ＮチャネルトランジスタＭＮ１のドレイン端子とＰチャネルトランジスタＭＰ１のドレイン端子とにそれぞれ接続しており、コンデンサＣ２の両端子は、ＮチャネルトランジスタＭＮ２のドレイン端子とＰチャネルトランジスタＭＰ２のドレイン端子とにそれぞれ接続している。
【００４８】
コンデンサＣ１とＮチャネルトランジスタＭＮ１のドレイン端子との接続点に、ＮチャネルトランジスタＭＮ３のソース端子が接続しており、コンデンサＣ２とＮチャネルトランジスタＭＮ２のドレイン端子との接続点に、ＮチャネルトランジスタＭＮ３のドレイン端子が接続している。ＮチャネルトランジスタＭＮ３のバルク端子は接地電源ＶＳＳに接続し、ゲート端子は制御信号ＣＮＴ３に接続している。
【００４９】
コンデンサＣ１とＰチャネルトランジスタＭＰ１のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ３のソース端子が接続しており、コンデンサＣ２とＰチャネルトランジスタＭＰ２のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ３のドレイン端子が接続している。ＰチャネルトランジスタＭＰ３のバルク端子は昇圧電源Ｖ３に接続し、ゲート端子は制御信号ＣＮＴ４に接続する。
【００５０】
コンデンサＣ１とＰチャネルトランジスタＭＰ１のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ４のソース端子及びバルク端子が接続しており、コンデンサＣ２とＮチャネルトランジスタＭＮ２のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ４のドレイン端子が接続している。ＰチャネルトランジスタＭＰ４のゲート端子は制御信号ＣＮＴ５に接続している。
【００５１】
ＰチャネルトランジスタＭＰ５のドレイン端子は、コンデンサＣ１とＮチャネルトランジスタＭＮ１のドレイン端子との接続点に接続しており、ＰチャネルトランジスタＭＰ５のソース端子及びバルク端子は基準電源Ｖ１に接続し、ゲート端子は制御信号ＣＮＴ１に接続している。
【００５２】
ＰチャネルトランジスタＭＰ６のドレイン端子は、コンデンサＣ２とＰチャネルトランジスタＭＰ２のドレイン端子との接続点に接続しており、ＰチャネルトランジスタＭＰ６のソース端子及びバルク端子は昇圧電源Ｖ３に接続し、ゲート端子は制御信号ＣＮＴ１に接続している。
そして、昇圧電源Ｖ３と接地電源ＶＳＳとの間にコンデンサＣ３が接続されている。
【００５３】
次に、図５を用いて昇圧回路の動作について説明する。
図５は、図４に示す昇圧ブロック２１を駆動する制御信号ＣＮＴ１〜ＣＮＴ５のタイムチャートを示す図である。図５（ａ）は、昇圧ブロック２１が基準電源Ｖ１の３倍の昇圧電圧を生成する場合のタイムチャートであり、一方、図５（ｂ）は、昇圧ブロック２１が基準電源Ｖ１の２倍の昇圧電圧を生成する場合のタイムチャートである。それぞれ、充電期間と昇圧期間とを交互に繰り返すことで、昇圧電圧を生成する。
【００５４】
まず、昇圧ブロック２１が３倍の昇圧電圧を生成する場合の動作を説明する。
図５（ａ）の充電期間では、図４に示すＮチャネルトランジスタＭＮ１，ＭＮ２と、ＰチャネルトランジスタＭＰ１，ＭＰ２とをオンし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３〜ＭＰ６とをオフすることで、コンデンサＣ１，Ｃ２は、基準電源Ｖ１と接地電源ＶＳＳとの間に並列に接続されることになり、充電を行う。
【００５５】
続いて、図５（ａ）の昇圧期間では、図４に示すＮチャネルトランジスタＭＮ１〜ＭＮ３と、ＰチャネルトランジスタＭＰ１〜ＭＰ３とをオフし、ＰチャネルトランジスタＭＰ４〜ＭＰ６をオンする。
コンデンサＣ１とコンデンサＣ２とは、ＰチャネルトランジスタＭＰ４によって直列に接続される。コンデンサＣ１の低電圧側は、ＰチャネルトランジスタＭＰ５により基準電源Ｖ１に接続され、コンデンサＣ２の高電位側は、ＰチャネルトランジスタＭＰ６により昇圧電源Ｖ３に接続される。
このため、コンデンサＣ１とコンデンサＣ２とにそれぞれ充電された電圧と合わせ、昇圧電源Ｖ３には基準電源Ｖ１の３倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサＣ３によって保持される。
【００５６】
次に、昇圧ブロック２１が２倍の昇圧電圧を生成する場合の動作を説明する。
図５（ｂ）の充電期間では、図４に示すＮチャネルトランジスタＭＮ１，ＭＮ２と、ＰチャネルトランジスタＭＰ１，ＭＰ２とをオンし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３〜ＭＰ６とをオフすることで、コンデンサＣ１，Ｃ２は、基準電源Ｖ１と接地電源ＶＳＳとの間に並列に接続されることになり、充電を行う。なお、この動作は、すでに説明した３倍の昇圧電圧を生成する場合と同じである。
【００５７】
続いて、図５（ｂ）の昇圧期間では、図４に示すＮチャネルトランジスタＭＮ１，ＭＮ２と、ＰチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ４とをオフし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３，ＭＰ５，ＭＰ６とをオンする。
コンデンサＣ１とコンデンサＣ２とは、ＰチャネルトランジスタＭＰ３及びＮチャネルトランジスタＭＮ３によって並列に接続される。コンデンサＣ１，Ｃ２の低電圧側は、ＰチャネルトランジスタＭＰ５により基準電源Ｖ１に接続され、コンデンサＣ１，Ｃ２の高電位側は、ＰチャネルトランジスタＭＰ６により昇圧電源Ｖ３に接続される。
このため、コンデンサＣ１，Ｃ２に充電された電圧と合わせ、昇圧電源Ｖ３には基準電源Ｖ１の２倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサＣ３によって保持される。
【００５８】
以上の説明のように、スイッチ素子であるＰチャネルトランジスタ及びＮチャネルトランジスタをオン又はオフすることで、コンデンサＣ１及びコンデンサＣ２を直列又は並列に接続させ、所定の昇圧電圧を得るのである。そして、これらスイッチ素子のオン又はオフの操作により、昇圧電圧を２倍又は３倍に切り替えることができるのである。
【００５９】
以上の説明では、コンデンサを２つ使用し、最大３倍の昇圧電圧を生成できる昇圧ブロックを説明したが、コンデンサ及びスイッチ素子を増やすことで、さらに高い昇圧電圧を生成でき、様々な昇圧電圧を生成できる昇圧回路を構成することが可能である。
【００６０】
［昇圧回路の動作説明２：図６］
次に、図６を用いて昇圧ブロックの別の例を説明する。図６では、昇圧倍数が４倍の昇圧回路と、昇圧倍数が３倍の昇圧回路とに切り替えることができる昇圧ブロックについて、詳細に説明する。
【００６１】
図６は、図４で示した昇圧ブロックに、新たな構成要素を追加したものである。この昇圧ブロックの新たな構成要素は、ＮチャネルトランジスタＭＮ４と、ＰチャネルトランジスタＭＰ７，ＭＰ８と、コンデンサＣ４とである。そして、２５はこれらを有する昇圧ブロックである。
【００６２】
ＮチャネルトランジスタＭＮ４と、ＰチャネルトランジスタＭＰ７，ＭＰ８とは、スイッチ素子であり、例えば、ＭＯＳＦＥＴで構成することができることも、他のトランジスタと同様である。
【００６３】
ＮチャネルトランジスタＭＮ４のソース端子及びバルク端子は、接地電源ＶＳＳに接続し、ゲート端子は制御信号ＣＮＴ１に接続している。
ＰチャネルトランジスタＭＰ７のソース端子及びバルク端子は、基準電源Ｖ１に接続し、ゲート端子は制御信号ＣＴＮ２に接続している。
コンデンサＣ４の両端子は、ＮチャネルトランジスタＭＮ４のドレイン端子とＰチャネルトランジスタＭＰ７のドレイン端子とにそれぞれ接続している。
【００６４】
コンデンサＣ２とＰチャネルトランジスタＭＰ２のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ８のソース端子及びバルク端子が接続しており、コンデンサＣ４とＮチャネルトランジスタＭＮ４のドレイン端子との接続点に、ＰチャネルトランジスタＭＰ８のドレイン端子が接続している。ＰチャネルトランジスタＭＰ８のゲート端子は制御信号ＣＮＴ１に接続している。
【００６５】
ＰチャネルトランジスタＭＰ６のドレイン端子は、図４と異なり、コンデンサＣ４とＰチャネルトランジスタＭＰ７のドレイン端子との接続点に接続しており、ＰチャネルトランジスタＭＰ６のソース端子及びバルク端子は昇圧電源Ｖ３に接続し、ゲート端子は制御信号ＣＮＴ１に接続している。
【００６６】
次に、図５を用いて昇圧回路の動作について説明する。
図５は、図４に示した昇圧ブロック２１を駆動する制御信号ＣＮＴ１〜ＣＮＴ５のタイムチャートを示す図で、図６に示す昇圧ブロック２５も同じ制御信号で駆動可能である。図５（ａ）は、昇圧ブロック２５が基準電源Ｖ１の４倍の昇圧電圧を生成する場合のタイムチャートであり、一方、図５（ｂ）は、昇圧ブロック２５が基準電源Ｖ１の３倍の昇圧電圧を生成する場合のタイムチャートである。それぞれ、充電期間と昇圧期間とを交互に繰り返すことで、昇圧電圧を生成する。
【００６７】
まず、昇圧ブロック２５が４倍の昇圧電圧を生成する場合の動作を説明する。
図５（ａ）の充電期間では、図６に示すＮチャネルトランジスタＭＮ１，ＭＮ２，ＭＮ４と、ＰチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ７とをオンし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３〜ＭＰ６，ＭＰ８とをオフすることで、コンデンサＣ１，Ｃ２，Ｃ４は、基準電源Ｖ１と接地電源ＶＳＳとの間に並列に接続されることになり、充電を行う。
【００６８】
続いて、図５（ａ）の昇圧期間では、図６に示すＮチャネルトランジスタＭＮ１〜ＭＮ４と、ＰチャネルトランジスタＭＰ１〜ＭＰ３，ＭＰ７とをオフし、ＰチャネルトランジスタＭＰ４〜ＭＰ６，ＭＰ８をオンする。
コンデンサＣ１とコンデンサＣ２とコンデンサＣ４とは、ＰチャネルトランジスタＭＰ４，ＭＰ８によって直列に接続される。コンデンサＣ１の低電圧側は、ＰチャネルトランジスタＭＰ５により基準電源Ｖ１に接続され、コンデンサＣ４の高電位側は、ＰチャネルトランジスタＭＰ６により昇圧電源Ｖ３に接続される。
このため、コンデンサＣ１とコンデンサＣ２とコンデンサＣ４とにそれぞれ充電された電圧と合わせ、昇圧電源Ｖ３には基準電源Ｖ１の４倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサＣ３によって保持される。
【００６９】
次に、昇圧ブロック２５が３倍の昇圧電圧を生成する場合の動作を説明する。
図５（ｂ）の充電期間では、図６に示すＮチャネルトランジスタＭＮ１，ＭＮ２，ＭＮ４と、ＰチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ７とをオンし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３〜ＭＰ６，ＭＰ８とをオフすることで、コンデンサＣ１，Ｃ２，Ｃ４は、基準電源Ｖ１と接地電源ＶＳＳとの間に並列に接続されることになり、充電を行う。なお、この動作は、すでに説明した４倍の昇圧電圧を生成する場合と同じである。
【００７０】
続いて、図５（ｂ）の昇圧期間では、図６に示すＮチャネルトランジスタＭＮ１，ＭＮ２，ＭＮ４と、ＰチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ４，ＭＰ７とをオフし、ＮチャネルトランジスタＭＮ３と、ＰチャネルトランジスタＭＰ３，ＭＰ５，ＭＰ６，ＭＰ８とをオンする。
コンデンサＣ１とコンデンサＣ２とは、ＰチャネルトランジスタＭＰ３及びＮチャネルトランジスタＭＮ３によって並列に接続される。コンデンサＣ１，Ｃ２の低電圧側は、ＰチャネルトランジスタＭＰ５により基準電源Ｖ１に接続され、コンデンサＣ１，Ｃ２の高電位側は、ＰチャネルトランジスタＭＰ８により、コンデンサＣ４の低電位側に接続される。コンデンサＣ４の高電位側は、ＰチャネルトランジスタＭＰ６により、昇圧電源Ｖ３に接続される。
このため、コンデンサＣ１，Ｃ２，Ｃ４に充電された電圧と合わせ、昇圧電源Ｖ３には基準電源Ｖ１の３倍の昇圧電圧が生成される。そして、その昇圧電圧は、コンデンサＣ３によって保持される。
【００７１】
以上の説明では、最大昇圧４倍の場合を説明したが、コンデンサ及びスイッチ素子を増やすことで、さらに高い昇圧電圧を生成でき、様々な昇圧電圧を生成できる昇圧回路を構成することが可能である。
【００７２】
［選択回路の説明：図７］
次に、図３に示す選択回路９を図７を用いて説明する。まず、選択回路９の構成を説明する。
選択回路９は、インバータ２４，２５，２６と、トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ３とを有している。符号３１，３３，３５は、制御回路７から出力される制御信号である。
【００７３】
制御回路７からは制御信号３１、３３、３５が出力しており、インバータとトランスミッションゲートとに接続している。
制御信号３１は、トランスミッションゲートＴＧ１の正転入力端子及びインバータ２４の入力端子に接続している。インバータ２４の出力端子は、トランスミッションゲートＴＧ１の反転入力端子に接続している。
制御信号３３は、トランスミッションゲートＴＧ２の正転入力端子及びインバータ２５の入力端子に接続している。インバータ２５の出力端子は、トランスミッションゲートＴＧ２の反転入力端子に接続している。
制御信号３５は、トランスミッションゲートＴＧ３の正転入力端子及びインバータ２６
の入力端子に接続している。インバータ２６の出力端子は、トランスミッションゲートＴＧ３の反転入力端子に接続している。
【００７４】
トランスミッションゲートＴＧ１の入力端子は昇圧回路１と接続し、トランスミッションゲートＴＧ２の入力端子は昇圧回路３と接続し、トランスミッションゲートＴＧ３の入力端子は昇圧回路５と接続している。トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ３の各出力端子は、出力端子９９と全て接続している。
つまり、各昇圧回路の昇圧出力が各トランスミッションゲートに入力し、各トランスミッションゲートの開閉により出力端子９９に各昇圧電圧が出力される。
【００７５】
［選択回路の動作説明：図７］
次に、選択回路９の動作を引き続き図７を用いて説明する。
選択回路９は、昇圧回路１，３，５によって生成された昇圧電圧を、制御回路７の制御信号３１，３３，３５によって選択され、出力端子９９に出力する。以下の説明では、昇圧回路１は最大４倍の昇圧電圧、昇圧回路３は最大３倍の昇圧電圧、昇圧回路５は最大２倍の昇圧電圧を生成するものとして説明する。
【００７６】
まず、３種類の昇圧電圧、すなわち、４倍、３倍、２倍の昇圧電圧を使用する駆動モードを説明する。
昇圧回路１，３，５はそれぞれ異なる昇圧電圧を生成する。次に、制御回路７は、出力する制御信号３１，３３，３５のうち、いずれか１つの制御信号のみハイレベルになるように制御する。このような制御信号を入力された選択回路９は、トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ３のいずれか１つのみをオンするように動作する。
このようにして、選択回路９は、３種類の昇圧電圧のうち、１つの昇圧電圧を選択し、出力端子９９に出力する。
【００７７】
次に、２種類の昇圧電圧、例えば、４倍、２倍の昇圧電圧を使用する駆動モードを説明する。
昇圧回路１は４倍、昇圧回路３は２倍、昇圧回路５は２倍の昇圧電圧を生成するように制御回路７によって制御する。次に、制御回路７は、出力する制御信号３３，３５は同時にオン又はオフするように制御する。このような制御信号を入力された選択回路９は、トランスミッションゲートＴＧ２，ＴＧ３が同時にオン又はオフするように動作する。
このようにして、選択回路９は、昇圧回路３，５が同じ２倍の昇圧電圧を生成する駆動モードの場合は、昇圧回路３，５の出力を接続して、出力端子９９に出力する。
【００７８】
このような構成とすることで、例えば、３倍の昇圧電圧が不要な駆動モードにおいても、最大昇圧倍数３倍の昇圧回路３を、昇圧倍数２倍の昇圧電圧を出力するように制御し、さらに、その昇圧電圧を、最大昇圧倍数２倍の昇圧回路５の昇圧電圧と接続することによって、選択回路９から出力される２倍の昇圧電圧の充電電流の増加が可能となり、昇圧電圧到達時間の短縮や負荷駆動による昇圧電圧低下時の回復時間の短縮など、動作マージンを拡大することができる。
【００７９】
制御回路７は、外部からの設定信号または、記憶装置による設定信号に基づき、一般的な論理回路を使うことで、図５に示したような昇圧回路の制御信号及び選択回路の制御信号を生成する。
なお、図５では、昇圧期間と充電期間の切り替わりのタイミングは全て同時に切り替わっている例で説明したが、遅延回路などを用いて、切り替わりのタイミングをずらすことで、コンデンサの充電電荷が電源などに逃げることを防ぎ、昇圧効率を上げることも可能である。
【００８０】
本発明の電子回路は、駆動モードによって不要になる昇圧回路を、他の昇圧回路に組み合わせることが可能となる。これにより、昇圧回路の動作マージンの拡大と、半導体チップ化したときのチップ面積を有効活用することができる。
【産業上の利用可能性】
【００８１】
本発明の電子回路は、複数の昇圧回路を備え、複数の駆動モードを有しても、停止することで無駄になる昇圧回路がない。このため、メモリ回路の高電圧な書き込み電圧を生成する回路や、用途に応用する要求される液晶駆動装置の回路に好適である。
【符号の説明】
【００８２】
１、３、５、５１、５３、５５ 昇圧回路
７ 制御回路
９ 選択回路
１１ 駆動回路の入力端子
２１、２３、２５ 昇圧ブロック
２２ 昇圧ブロック群
２４、２５、２６ インバータ
３１、３３、３５ 制御信号
５１ 最大４倍の昇圧回路
５３ 最大３倍の昇圧回路
５５ 最大２倍の昇圧回路
７０ 制御回路
Ｃ１〜Ｃ４ コンデンサ
ＭＮ１〜ＭＮ４ Ｎチャネルトランジスタ
ＭＰ１〜ＭＰ８ Ｐチャネルトランジスタ
ＴＧ１〜ＴＧ３ トランスミッションゲート
Ｖ１ 基準電源
Ｖ３ 昇圧電源
ＶＳＳ 接地電源
ＣＮＴ１〜ＣＮＴ５ 制御信号
９９ 出力端子
１００ 電子回路
１１１ 第１の昇圧回路
１１２ 第２の昇圧回路
１１３ 補助昇圧回路
１１４ タイミング制御回路
１１５ 発振器
１１６ 検知回路
２００ 駆動回路
【特許請求の範囲】
【請求項１】
電流供給を行う電源手段と、
少なくとも１つのコンデンサ及びスイッチ素子を有する昇圧ブロックと、
前記スイッチ素子を制御して、前記電源手段と前記コンデンサとを接続して前記コンデンサを充電し、充電した前記コンデンサの放電を用いて所定の昇圧倍率の昇圧電圧を出力する昇圧回路と、を有し、
前記昇圧回路を複数備え、
全ての前記昇圧回路の前記出力を入力し、そのうちの１つの前記昇圧回路の前記出力を選択して出力する選択回路を備える電子回路において、
前記スイッチ素子を制御し、異なる前記昇圧回路の前記昇圧ブロックを並列接続することで複数の前記昇圧回路の前記出力を組み合わせて前記選択回路に出力させる制御回路を備えたことを特徴とする電子回路。
【請求項２】
前記制御回路は、昇圧倍率が同一の異なる前記昇圧回路の前記昇圧ブロックを並列接続することを特徴とする請求項１に記載の電子回路。
【請求項３】
前記昇圧回路は、各々異なる昇圧倍率の昇圧電圧を出力することを特徴とする請求項１又は２に記載の電子回路。
【請求項１】
電流供給を行う電源手段と、
少なくとも１つのコンデンサ及びスイッチ素子を有する昇圧ブロックと、
前記スイッチ素子を制御して、前記電源手段と前記コンデンサとを接続して前記コンデンサを充電し、充電した前記コンデンサの放電を用いて所定の昇圧倍率の昇圧電圧を出力する昇圧回路と、を有し、
前記昇圧回路を複数備え、
全ての前記昇圧回路の前記出力を入力し、そのうちの１つの前記昇圧回路の前記出力を選択して出力する選択回路を備える電子回路において、
前記スイッチ素子を制御し、異なる前記昇圧回路の前記昇圧ブロックを並列接続することで複数の前記昇圧回路の前記出力を組み合わせて前記選択回路に出力させる制御回路を備えたことを特徴とする電子回路。
【請求項２】
前記制御回路は、昇圧倍率が同一の異なる前記昇圧回路の前記昇圧ブロックを並列接続することを特徴とする請求項１に記載の電子回路。
【請求項３】
前記昇圧回路は、各々異なる昇圧倍率の昇圧電圧を出力することを特徴とする請求項１又は２に記載の電子回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２０５４５６（Ｐ２０１２−２０５４５６Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６９９７８（Ｐ２０１１−６９９７８）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（３０７０２３３７３）シチズン時計株式会社 (227)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（３０７０２３３７３）シチズン時計株式会社 (227)
【Ｆターム（参考）】
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