電気光学装置及び電子機器
【課題】電気光学装置において、モニタ回路の小型化を図る。
【解決手段】電気光学装置は、論理回路部(700)の複数の第1トランジスタを模擬する複数の第1ダミートランジスタを含む第1モニタ回路部(271a、271b)と、サンプリング回路の複数の第2トランジスタを模擬する複数の第2ダミートランジスタ(272)を含む第2モニタ回路部とを有するモニタ回路(27)を備える。複数の第1トランジスタのチャネル幅に対する複数の第1ダミートランジスタのチャネル幅の比率又は複数の第1トランジスタの個数に対する第1ダミートランジスタの個数の比率と、複数の第2トランジスタのチャネル幅に対する複数の第2ダミートランジスタのチャネル幅の比率又は複数の第2トランジスタの個数に対する第2ダミートランジスタの個数の比率とが、互いに等しい。
【解決手段】電気光学装置は、論理回路部(700)の複数の第1トランジスタを模擬する複数の第1ダミートランジスタを含む第1モニタ回路部(271a、271b)と、サンプリング回路の複数の第2トランジスタを模擬する複数の第2ダミートランジスタ(272)を含む第2モニタ回路部とを有するモニタ回路(27)を備える。複数の第1トランジスタのチャネル幅に対する複数の第1ダミートランジスタのチャネル幅の比率又は複数の第1トランジスタの個数に対する第1ダミートランジスタの個数の比率と、複数の第2トランジスタのチャネル幅に対する複数の第2ダミートランジスタのチャネル幅の比率又は複数の第2トランジスタの個数に対する第2ダミートランジスタの個数の比率とが、互いに等しい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば液晶装置等の電気光学装置、及び該電気光学装置を備えた、例えば液晶プロジェクタ等の電子機器の技術分野に関する。
【背景技術】
【0002】
この種の電気光学装置では、例えば、基板上の画素領域(或いは画素アレイ領域)には、画素毎に設けられた画素部を駆動するために、複数の走査線及び複数のデータ線が設けられる。そして、基板上の画素領域の周辺に位置する周辺領域には、例えば、データ線に対して画像信号をサンプリングして供給するサンプリング回路や、該サンプリング回路に対して、画像信号のデータ線への出力タイミングを規定する駆動信号或いはサンプリング信号を供給するデータ線駆動回路が設けられる。
【0003】
データ線駆動回路には、スタートパルス及びクロック信号が供給され、クロック信号のクロック周期に同期して、スタートパルスが、その内蔵するシフトレジスタの各段に転送されて転送信号が出力される。出力された転送信号は、イネーブル回路やバッファ回路等を介して、サンプリング信号としてサンプリング回路に順次出力される。サンプリング回路は、サンプリング信号に応じて画像信号をサンプリングする。
【0004】
この際、データ線駆動回路におけるバッファ回路等やサンプリング回路において発生した信号遅延に起因して、画像信号を供給するタイミングに、クロック信号を基準として無視し得ない程度の遅延が生じることがある。
【0005】
そこで、例えば特許文献1には、基板上にデータ線駆動回路やサンプリング回路を模擬するモニタ回路を設けて、このモニタ回路からのモニタ信号に基づいて、画像信号の出力タイミングの遅延量を間接的に測定する技術が開示されている。
【0006】
【特許文献1】特開2006−163223号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上述したモニタ回路は、一般的には、データ線駆動回路やサンプリング回路のうち模擬すべき回路部分を構成する複数のトランジスタと同様に形成された(例えば、同じチャネル幅及びチャネル長を夫々有する)同じ個数のトランジスタを含むように構成される。この場合、モニタ回路を形成するためだけの基板上の面積が比較的大きくなってしまい、電気光学装置を小型化することが困難になるという技術的問題点がある。
【0008】
本発明は、例えば上述した問題点に鑑みなされたものであり、データ線駆動回路やサンプリング回路等の画像信号供給部において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に小型化に適する電気光学装置、及びそのような電気光学装置を具備してなる電子機器を提供することを課題とする。
【課題を解決するための手段】
【0009】
本発明の電気光学装置は上記課題を解決するために、複数の画素部と、該複数の画素部に電気的に接続される複数のデータ線と、(i)転送信号を順次出力するシフトレジスタと、(ii)前記転送信号を整形して、サンプリング信号として出力する論理回路部と、(iii)前記サンプリング信号に応じて、画像信号を前記複数のデータ線に供給するサンプリング回路とを含んでなる画像信号供給部と、(i)前記論理回路部の少なくとも一部を構成する複数の第1トランジスタを模擬する複数の第1ダミートランジスタを含んでなる第1モニタ回路部と、(ii)前記サンプリング回路の少なくとも一部を構成する複数の第2トランジスタを模擬する複数の第2ダミートランジスタを含んでなる第2モニタ回路部とを有するモニタ回路とを備え、前記複数の第1ダミートランジスタは、前記複数の第1トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、前記複数の第2ダミートランジスタは、前記複数の第2トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、前記複数の第1トランジスタのチャネル幅に対する前記複数の第1ダミートランジスタのチャネル幅の比率又は前記複数の第1トランジスタの個数に対する前記第1ダミートランジスタの個数の比率と、前記複数の第2トランジスタのチャネル幅に対する前記複数の第2ダミートランジスタのチャネル幅の比率又は前記複数の第2トランジスタの個数に対する前記第2ダミートランジスタの個数の比率とが、互いに等しい。
【0010】
本発明の電気光学装置によれば、その動作時には、外部回路から画像信号、クロック信号、制御信号、電源信号等の各種信号が画像信号供給部に供給される。これと並行して、例えば、外部回路からクロック信号、制御信号、電源信号等の各種信号が走査線駆動回路に供給される。これらにより、例えば走査線を介して走査信号が画素部に供給されると共に、画像信号供給部によりデータ線を介して画像信号が画素部に供給され、例えば液晶等の電気光学物質を各画素部で駆動することで、アクティブマトリクス駆動が行なわれる。尚、このような走査線及びデータ線は、例えば、基板上に相互に交差するように且つ夫々複数配線される。また、このような画素部は、例えば、画素電極と、走査線にゲートが接続され且つデータ線から供給される画像信号を走査線から供給される走査信号に応じて画素部へ選択的に供給する画素スイッチング用のトランジスタとを有する。この際、画像信号供給部では、例えばサンプリング回路における各々の画像信号の出力タイミングは、基本的には、シフトレジスタに入力されるクロック信号及びその転送動作の開始を指示するスタートパルスに応じて決定される。そして、複数のデータ線には、画像信号が線順次に供給されるか、又はN(但し、Nは2以上の自然数)本のデータ線を1群とするデータ線群毎に同時に、画像信号が供給される。いずれの場合にも、画像信号供給部においては、これを構成する回路素子における論理積や論理和、或いは回路素子自体の特性によって信号遅延が発生し、クロック信号及びスタートパルスに基づくタイミングと比較して、画像信号の出力タイミングが大なり小なり遅延する。
【0011】
そこで本発明の電気光学装置では、製造中や完成後における検査時、出荷後や使用後における検査時、実際の使用時に、モニタ回路によってモニタ信号が生成される。ここに、モニタ回路は、例えばデータ線駆動回路の一段など、画像信号供給部の少なくとも一部を模擬して形成されており、これにより生成されるモニタ信号は、例えば、データ線駆動回路のスタートパルスに対してクロック信号の周期に基づく所定タイミングで出力される筈の擬似的なサンプリング信号や、例えば、データ線駆動回路のスタートパルスに対してクロック信号の周期に基づく所定タイミングで供給される筈の擬似的な画像信号など、この模擬された一部における画像信号を供給するタイミングをモニタリングするための信号である。モニタ信号によって、画像信号の出力タイミングを間接的にモニタリングすることができる。
【0012】
本発明では、モニタ回路は、複数の第1ダミートランジスタを含んでなる第1モニタ回路部と、複数の第2ダミートランジスタを含んでなる第2モニタ回路部とを有する。
【0013】
第1モニタ回路部に含まれる複数の第1ダミートランジスタは、画像信号供給部に含まれる論理回路部の少なくとも一部を構成する複数の第1トランジスタを模擬するための複数のトランジスタである。第2モニタ回路部に含まれる複数の第2ダミートランジスタは、画像信号供給部に含まれるサンプリング回路の少なくとも一部を構成する複数の第2トランジスタ(例えば、複数のデータ線群のうちの一のデータ線群に対応するN個のサンプリング用トランジスタ)を模擬するための複数のトランジスタである。
【0014】
本発明では特に、複数の第1ダミートランジスタは、複数の第1トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、複数の第2ダミートランジスタは、複数の第2トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されている。更に、複数の第1トランジスタのチャネル幅に対する複数の第1ダミートランジスタのチャネル幅の比率又は複数の第1トランジスタの個数に対する第1ダミートランジスタの個数の比率と、複数の第2トランジスタのチャネル幅に対する複数の第2ダミートランジスタのチャネル幅の比率又は複数の第2トランジスタの個数に対する第2ダミートランジスタの個数の比率とが、互いに等しい。
【0015】
即ち、第1及び第2ダミートランジスタは、以下の関係式(1)から(4)のいずれか一の関係式が成立するように、チャネル幅又は個数が夫々設定されている。但し、以下の関係式(1)から(4)において、W1は、第1トランジスタのチャネル幅であり、W2は、第2トランジスタのチャネル幅であり、Wd1は、第1ダミートランジスタのチャネル幅であり、Wd2は、第2ダミートランジスタのチャネル幅であり、N1は、複数の第1トランジスタの個数であり、N2は、複数の第2トランジスタの個数であり、Nd1は、第1ダミートランジスタの個数であり、Nd2は、第2ダミートランジスタの個数である。
【0016】
Wd1/W1=Wd2/W2 ・・・(1)
(但し、Wd1<W1、且つ、Wd2<W2、且つ、Nd1=N1、且つ、Nd2=N2)
Nd1/N1=Nd2/N2 ・・・(2)
(但し、Wd1=W1、且つ、Wd2=W2、且つ、Nd1<N1、且つ、Nd2<N2)
Wd1/W1=Nd2/N2 ・・・(3)
(但し、Wd1<W1、且つ、Wd2=W2、且つ、Nd1=N1、且つ、Nd2<N2)
Nd1/N1=Wd2/W2 ・・・(4)
(但し、Wd1=W1、且つ、Wd2<W2、且つ、Nd1<N1、且つ、Nd2=N2)
よって、モニタ回路のサイズを小さくする或いは縮小する(即ち、モニタ回路をシュリンクする)ことができると共に、モニタ回路が出力する信号の遅延量を、画像信号供給部のうちモニタ回路が模擬すべき回路部分における信号の遅延量と殆ど或いは全く同じにすることができる。言い換えれば、画像信号供給部の一部を模擬するというモニタ回路の本来の機能を適切に維持しつつ、モニタ回路を形成するためだけの基板上の面積を小さくすることができる。従って、画像信号供給部において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることが可能となると共に、基板上の周辺領域(即ち、複数の画素部が設けられた画素領域の周辺に位置する領域)を画素領域に対して狭めることが可能となり、画素領域を狭めることなく基板のサイズを小さくすることが可能となる。この結果、当該電気光学装置を小型化することが可能となる。このような電気光学装置の小型化によって、電気光学装置を製造する製造コストの低減も可能となる。
【0017】
以上説明したように、本発明の電気光学装置によれば、画像信号供給部において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に、当該電気光学装置を小型化することができる。
【0018】
本発明の電気光学装置の一態様では、前記複数の第1トランジスタの個数と、前記複数の第1ダミートランジスタの個数とは互いに同じであり、前記複数の第2トランジスタのチャネル幅と、前記複数の第2ダミートランジスタのチャネル幅とは互いに同じ大きさであり、前記複数の第1トランジスタのチャネル幅に対する前記複数の第1ダミートランジスタのチャネル幅の比率と、前記複数の第2トランジスタの個数に対する前記第2ダミートランジスタの個数の比率とが、互いに等しい。
【0019】
この態様によれば、例えば、複数の第1ダミートランジスタの各々を、複数の第1トランジスタの各々と比較して、チャネル幅方向(例えばデータ線が延びる方向、即ち、Y方向)に小さく形成することができると共に、複数の第2ダミートランジスタを、複数の第2トランジスタと比較して、チャネル幅方向に交わる方向(言い換えれば、チャネル長方向、例えば走査線が延びる方向、即ち、X方向)に小さく形成することができる。言い換えれば、複数の第1ダミートランジスタが、複数の第1トランジスタに対して縮小される方向と、複数の第2ダミートランジスタが、複数の第2トランジスタに対して縮小される方向とを互いに異なるように、複数の第1ダミートランジスタ及び複数の第2ダミートランジスタを形成することができる。よって、複数の第1ダミートランジスタ及び複数の第2ダミートランジスタを基板上における限られた領域に比較的容易にレイアウトすることが可能となる。
【0020】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置(但し、その各種態様も含む)を具備する。
【0021】
本発明の電子機器によれば、上述した本発明の電気光学装置を具備してなるので、小型化することが可能な、投射型表示装置、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、POS端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置、電子放出装置(Field Emission Display及びConduction Electron-Emitter Display)、これら電気泳動装置、電子放出装置を用いた表示装置を実現することも可能である。
【0022】
本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされる。
【発明を実施するための最良の形態】
【0023】
以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態は、本発明の電気光学装置を、TFTアクティブマトリクス駆動形式の液晶装置に適用したものである。
【0024】
<第1実施形態>
本実施形態に係る液晶装置について、図1から図11を参照して説明する。
【0025】
先ず、本実施形態に係る液晶装置の全体構成について、図1を参照して説明する。
【0026】
図1は、本実施形態に係る液晶装置の全体構成を示すブロック図である。
【0027】
図1に示すように、液晶装置1は、主要部として、液晶パネル100、タイミング制御回路200及び画像信号処理回路300を備えている。
【0028】
タイミング制御回路200及び画像信号処理回路300は、例えば、FPC(Flexible Printed Circuit)として、フレキシブル基板を含む配線基材に形成された外部回路内に作り込まれる。そして、外部回路は、後述する外部回路接続端子102に電気的に接続されて、液晶パネル100に実装される。
【0029】
タイミング制御回路200は、駆動回路120で使用される各種タイミング信号を出力するように構成されている。図5を参照して後に詳細に説明するが、タイミング制御回路200の一部であるタイミング信号出力回路部により、最小単位のクロックであり各画素を走査するためのドットクロックが作成され、このドットクロックに基づいて、Yクロック信号CLY、反転Yクロック信号CLYinv、Xクロック信号CLX、反転Xクロック信号CLXinv、YスタートパルスDY及びXスタートパルスDXが生成される。
【0030】
画像信号処理回路300は、1系統の画像信号VIDが入力されると、これを6相の画像信号VID1〜VID6にシリアル−パラレル変換して出力して、液晶パネル100に供給するものである。
【0031】
液晶パネル100は、画素スイッチング素子としてTFT116を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。
【0032】
液晶パネル100は、その素子基板上に配列された複数の画素から構成される画像表示領域110の周辺に位置する周辺領域に、駆動回路120が、走査線駆動回路130、画像信号供給回路101を含み、更に、モニタ回路27を備えて構成されている。画像信号供給回路101には、サンプリング回路140及びデータ線駆動回路150が含まれている。尚、画像信号供給回路101は、本発明に係る「画像信号供給部」の一例である。
【0033】
図1において、モニタ回路27は、ブロック図の一部として一ブロックとして図式的に示されているが、その構成及び動作について、詳細は後述する。
【0034】
液晶パネル100は更に、その素子基板の中央を占める画像表示領域110に、縦横に配線されたデータ線114及び走査線112を備え、それらの交点に対応する各画素に、マトリクス状に配列された画素電極118及び画素電極118をスイッチング制御するためのTFT116を備えている。そして、画像信号供給線711に供給される6相の画像信号VID1〜VID6を、サンプリング回路140によって、データ線駆動回路150から供給されるサンプリング信号S1、S2、…、Snに応じてサンプリングして、データ線114に供給するように構成されている。
【0035】
TFT116のソース電極には、このように画像信号が供給されるデータ線114が電気的に接続されている一方、TFT116のゲート電極には、走査信号が供給される走査線112が電気的に接続されると共に、TFT116のドレイン電極には、画素電極118が接続されている。そして、各画素は、画素電極118と、対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線112とデータ線114との各交点に対応して、マトリクス状に配列されることになる。
【0036】
尚、保持された画像信号がリークするのを防ぐために、蓄積容量119が、画素電極118と対向電極との間に形成される液晶容量と並列に付加されている。
【0037】
図1において、走査線駆動回路130は、シフトレジスタを有しており、タイミング制御回路200から供給される、Yクロック信号CLYや、反転Yクロック信号CLYinv、YスタートパルスDY等に基づいて、走査信号を各走査線112に対して順次出力する。
【0038】
ここで、画像信号供給回路101の構成について、図2を参照して詳細に説明する。
【0039】
図2は、本実施形態に係る画像信号供給回路の一部及びモニタ回路の構成を示す回路図である。
【0040】
図2において、画像信号供給回路101に含まれるデータ線駆動回路150は、データ線114を、その配列方向(即ち、図2中X方向)に沿う双方向から順次駆動可能とするための双方向シフトレジスタ160を備えている。双方向シフトレジスタ160におけるシフト方向は方向制御信号Dにより決定される。方向指示信号Dがハイレベルの場合、双方向シフトレジスタ160には、図2中左側からXスタートパルスDXが入力され、Xクロック信号CLX及び反転Xクロック信号XCLXinvに基づくタイミングで、左から右へ(即ちX方向に)順次シフトされて、双方向シフトレジスタ160の各段SRS(i)(但し、i=1、2、3、…、n)から転送信号SR1〜SRnが出力される。尚、反転方向制御信号Dinvがハイレベルの場合は、双方向シフトレジスタ160の図2中右方向からXスタートパルスDXが入力され、右から左に順次シフトされることになる。
【0041】
また、データ線駆動回路150は、双方向シフトレジスタ160の各段SRS(i)に対して設けられた論理回路部700(i)(但し、i=1、2、3、…、n)を備えている。図2には、双方向シフトレジスタ160において、XスタートパルスDXが、同図中、左から右へ転送される場合における、双方向シフトレジスタ160の第1及び第2段目に夫々対応する論理回路部700(1)及び700(2)のみ示してある。尚、第3段目から第n段目についても、第1及び第2段目と同様の論理回路部700(i)が設けられる。即ち、本実施形態では、データ線駆動回路150の1段分には、シフトレジスタ160の一段分、論理回路部700(i)が含まれる。
【0042】
図3は、本実施形態に係る論理回路部の構成を示す回路図である。
【0043】
図3において、論理回路部700(i)は、イネーブル回路400及びバッファ回路500を備えている。
【0044】
イネーブル回路400は、NAND回路410、NOR回路420及びインバータ430を有している。
【0045】
NAND回路410は、2つの入力端のうち一方に、双方向シフトレジスタ160から出力された転送信号SR(i)が入力されると共に、2つの入力端のうち他方に、イネーブル信号ENB1又はENB2が入力される。尚、双方向シフトレジスタ160の奇数段目に対応する論理回路部700(i)(但し、i=1、3、5、…)に含まれるNAND回路410に、イネーブル信号ENB1が入力され、双方向シフトレジスタ160の偶数段目に対応する論理回路部700(i)(但し、i=2、4、6、…)に含まれるNAND回路410に、イネーブル信号ENB2が入力される。
【0046】
NOR回路420は、2つの入力端のうち一方に、NAND回路410の出力端が電気的に接続されると共に、2つの入力端のうち他方に、インバータ430の出力端が電気的に接続されている。
【0047】
インバータ430は、入力端に低電源電位VSSXが供給されると共に、出力端がNOR回路420に電気的に接続されている。
【0048】
尚、NAND回路410、NOR回路420及びインバータ430の各々は、複数のトランジスタを含んで構成されている。NAND回路410を構成する複数のトランジスタの各々のチャネル幅W6は、例えば40umである。NOR回路420を構成する複数のトランジスタの各々のチャネル幅W4は、例えば40umである。インバータ430を構成する複数のトランジスタの各々のチャネル幅W5は、例えば40umである。NAND回路410を構成する複数のトランジスタ、NOR回路420を構成する複数のトランジスタ、及びインバータ430を構成する複数のトランジスタは、夫々、本発明に係る「複数の第1トランジスタ」の一例である。
【0049】
バッファ回路500は、複数のインバータが電気的に接続されて構成されている。バッファ回路500は、電源配線602を介して供給される高電源電位VDDX及び電源配線601を介して供給される低電源電位VSSXによって駆動されている。より具体的には、バッファ回路500は、インバータ501及び502がデータ線114に沿った方向(即ち、Y方向)に2段直列接続されて構成されている。インバータ501の入力端は、イネーブル回路400の出力端(即ち、NOR回路420の出力端)に電気的に接続されており、インバータ502の出力端は、双方向シフトレジスタ160の一段分に対応する6個のサンプリング用トランジスタ141のゲート電極に電気的に接続されている。インバータ501及び502の各々では、4個のインバータが走査線112に沿った方向(即ち、X方向)に並列接続されて構成されている。即ち、インバータ501は、インバータ511、512、513及び514が並列接続されて構成されており、インバータ502は、インバータ521、522、523及び524が並列接続されて構成されている。これにより、インバータ501及び502の各々(即ち、一段分のインバータ)による駆動能力が高められている。
【0050】
更に、インバータ511〜514及び521〜524は、いずれもチャネル幅方向がY方向に形成されたPチャネル型及びNチャネル型トランジスタを組み合わせた相補型トランジスタとして構成されている。即ち、インバータ511〜514及び521〜524は、いずれも、電源配線601から引き出された引出配線610と電源配線602から引き出された引出配線620との間において、Pチャネル型トランジスタ及びNチャネル型トランジスタが直列接続されて構成されている。尚、インバータ501を構成する複数のトランジスタ(即ち、インバータ511〜514の各々を構成するPチャネル型及びNチャネル型トランジスタ)の各々のチャネル幅W3は、例えば100umであり、インバータ502を構成する複数のトランジスタ(即ち、インバータ521〜524の各々を構成するPチャネル型及びNチャネル型トランジスタ)の各々のチャネル幅W2は、例えば300umである。このように、インバータ501を構成する複数のトランジスタの各々のチャネル幅W3よりもインバータ502を構成する複数のトランジスタの各々のチャネル幅W2のほうが大きいことにより、バッファ回路500全体で、高負荷に対応することができ、同時駆動可能なサンプリング用トランジスタ141の個数を増やすことが可能となっている。
【0051】
尚、複数のサンプリング用トランジスタ141の各々のチャネル幅W1は、例えば600umである。
【0052】
以上のように構成された論理回路部700(i)によって、転送信号SRiが出力されており且つイネーブル信号ENB1或いはENB2が出力されているときに、サンプリング信号Siが6個のサンプリング用トランジスタ141のゲート電極に供給される。そして、サンプリング信号Siが供給された6個のサンプリング用トランジスタ141を介して画像信号VID1〜VID6が、データ線114に供給され、データ線114が駆動される。
【0053】
再び図1及び図2において、画像信号VID1〜VID6は、画像信号処理回路300より画像信号線711に、Xクロック信号等の各種タイミング信号に同期したタイミングで、伝送される。本実施形態では、イネーブル信号ENB1又はENB2により、画像信号VID1〜VID6の、画像信号供給線711に対する伝送タイミングに同期して、より具体的には画像信号VID1〜VID6の安定出力時にデータ線114を活性状態にするように制御している。
【0054】
転送信号SRiは、論理回路部700(i)により、イネーブル信号ENB1又はENB2との論理積がとられた後、サンプリング信号Siとしてサンプリング回路140に供給される。
【0055】
データ線駆動回路150において、第i段目(但し、i=1、2、3、…、n)に設けられた論理回路部700(i)が駆動されることにより、各段よりサンプリング信号S1〜Snが出力されて、サンプリング回路140に供給される。
【0056】
サンプリング回路140は、スイッチング素子としてのサンプリング用トランジスタ141を複数備えている。サンプリング用トランジスタ141は、片チャネル型トランジスタとして構成されている。そして、サンプリング回路140は、6本のデータ線114を1群とするデータ線群毎に、サンプリング信号S1〜Snに応じて、6相にシリアル−パラレル展開或いはシリアル−パラレル変換された、即ち相展開された画像信号VID1〜VID6を夫々サンプリングして、供給するものである。よって、本実施形態では、画像信号供給回路101の一段に着目すれば、該一段には、データ線駆動回路150の一段と、データ線駆動回路150の一段に対応する6個のサンプリング用トランジスタ141により構成される。尚、データ線駆動回路150の一段に対応する6個のサンプリング用トランジスタ141は、本発明に係る「複数の第2トランジスタ」の一例である。また、画像信号の相展開数(即ち、シリアル−パラレル展開される画像信号の系列数)に関しては、6相に限られるものでなく、9相、12相、24相、48相、96相、…などであってもよい。言い換えれば、データ線駆動回路150の一段に対応するサンプリング用トランジスタ141の個数は、6個に限られるものではなく、9、12個、24個、48個、96個、…などであってもよい。
【0057】
詳細には、サンプリング回路140には、サンプリング用トランジスタ141が各データ線114の一端に設けられるとともに、各サンプリング用トランジスタ141のソース電極は、画像信号VID1〜VID6のいずれかが供給される画像信号線711に接続され、ドレイン電極はデータ線114に接続されている。また、サンプリング回路140において、各サンプリング用トランジスタ141のゲート電極には、データ線群に対応する6個のサンプリング用トランジスタ141毎に、図3を参照して上述したバッファ回路500の出力端が電気的に接続されており、サンプリング信号Siが供給される。
【0058】
次に、上述した画像信号供給回路101の動作について、図2から図4を参照して説明する
図4は、本実施形態に係る画像信号供給回路に係る各種信号の経時的変化を示すタイミングチャートである。
【0059】
図4に示すように、画像信号供給回路101に含まれるデータ線駆動回路150では、双方向シフトレジスタ160に入力されたXスタートパルスDXは、Xクロック信号CLX及び反転Xクロック信号CLXinvにより、これらクロック信号の半周期単位でシフトされて、双方向シフトレジスタ160の各段からクロック信号の半周期分ずつ遅れた転送信号SR1〜SRnが順次出力される。
【0060】
転送信号SR1〜SRnは、データ線114の駆動期間を画像信号VID1〜VID6の安定出力期間と同期させるために、データ線駆動回路150のイネーブル回路400によりイネーブル信号ENB1又はENB2との論理積がとられ、サンプリング信号S1〜Snとして出力される。
【0061】
これにより、画像信号VID1〜VID6の伝送タイミングとサンプリング信号Siとの同期がとれると共に、更に、サンプリング用トランジスタ141におけるサンプルホールドのタイミングと、画像信号VID1〜VID6の伝送タイミングとの同期が確保できれば表示不良の発生を防止して、高品質な画像表示が可能となる。
【0062】
尚、以上においては、画像信号供給回路101に対して、2種のイネーブル信号ENB1及びENB2を供給する例について説明したが、1種或いは3種以上のENB信号でサンプリングするようにしてもよい。
【0063】
次に、上述したタイミング制御回路200の構成及び動作について、図1に加えて図5を参照して詳細に説明する。
【0064】
図5は、本実施形態に係るタイミング制御回路の構成を示す回路図である。
【0065】
図5に示すように、タイミング制御回路200は、タイミング信号出力回路部200a及びタイミング調整回路部200bを備えている。
【0066】
タイミング信号出力回路部200aは、発振回路21、カウンタ22及びデコーダ23を備えている。発振回路21は、ドットクロックDCの数倍の周波数を有するクロック信号OSCIを出力する。カウンタ22は、水平同期信号HSYNCの立ち上がりに同期してリセットされ、カウンタ22は、リセットされた後は初期値よりクロック信号OSCIのパルス数をカウントする。ここで、カウンタ22には、リセットされた際のカウント値の初期値を入力する初期値入力端INITが設けられている。デコーダ23は、カウンタ22の出力値をデコードして、ドットクロックDC、XスタートパルスDX及びYスタートパルスDY、Xクロック信号CLX及びYクロック信号CLY、並びに、反転Xクロック信号CLXinv及び反転Yクロック信号CLYinv等の各種のタイミング信号を出力する。
【0067】
タイミング調整回路部200bは、レジスタ25及びカウンタ26を備えている。カウンタ26は、その入力端STARTにXスタートパルスDXが入力されると、クロック信号OSCIのカウントを開始するとともに、入力端STOPにモニタ回路27からモニタ信号MONが入力されると、カウントを終了させる。
【0068】
これにより、Xクロック信号CLX及び反転Xクロック信号CLXinvの立上りや立下り周期を決定するクロック信号OSCIを基準として、XスタートパルスDXの出力タイミングに対するモニタ信号MONの出力タイミングの遅延量を、測定することが可能となる。このモニタ信号MONの出力タイミングの遅延量は、後述するモニタ回路27の構成及び機能により、画像信号供給回路101の少なくとも1段分における画像信号VID1〜VID6の出力タイミングの遅延量を間接的に示すものである。そして、モニタ信号MONの出力タイミングの遅延量に基づいてカウンタ22における初期値がプリセットされ、デコーダ23から出力されるドットクロックDC、XスタートパルスDX、Xクロック信号CLX等のタイミング信号は、モニタ信号MONの出力タイミングの遅延量に相当する時間だけ早いタイミングで出力されることになる。これにより、画像信号供給回路101における画像信号VID1〜VID6の出力タイミングが調整される。
【0069】
尚、レジスタ25は、記憶手段であり、垂直同期信号VSYNCに同期してカウンタ26のカウント結果をラッチする。
【0070】
次に、上述したモニタ回路27の構成について、図1から図3に加えて図6を参照して詳細に説明する。
【0071】
図6は、本実施形態に係るモニタ回路の構成を示す回路図である。
【0072】
図1において、モニタ回路27は、画像信号供給回路101における画像信号VID1〜VID6の出力タイミングを間接的にモニタリングするために設けられている。画像信号供給回路101の複数段では、夫々、データ線駆動回路150の各段を構成する回路素子による論理積等、或いは回路素子自体の特性、更には、サンプリング回路140におけるサンプリング用トランジスタ141の特性等によって信号遅延が発生し、Xクロック信号CLXに基づくタイミングより、画像信号VID1〜VID6の出力タイミングが遅延することがある。
【0073】
図2及び図6において、モニタ回路27は、画像信号供給回路101の1段分を模擬するように構成されている。即ち、モニタ回路27は、データ線駆動回路150のシフトレジスタ160の一段分に対応するイネーブル回路400(図3参照)を模擬する単位回路271aと、該一段分に対応するバッファ回路500(図3参照)を模擬する単位回路271bとを含む論理回路部模擬部271と、データ線駆動回路150の一段に対応するサンプリング用トランジスタ114(図3参照)を模擬する3個のダミートランジスタ272とを有している。ここで、図2においては、簡単のため、3個のダミートランジスタ272のうち1個について図示し、その他2個については、図示を省略してある。尚、論理回路部模擬部271に含まれる単位回路271a及び272bの各々は、本発明に係る「第1モニタ回路部」の一例であり、3個のダミートランジスタ272は、本発明に係る「第2モニタ回路部」の一例である。
【0074】
単位回路271aは、図3を参照して上述したNAND回路410、NOR回路420及びインバータ430を夫々模擬するための、NAND回路71、NOR回路72及びインバータ73aを含む構成となっている。
【0075】
NAND回路71は、2つの入力端のうち一方に、XスタートパルスDXが入力されると共に、2つの入力端のうち他方に、低電源電位VSSXが供給されるように構成されている。
【0076】
NOR回路72は、2つの入力端のうち一方に、NAND回路71の出力端が電気的に接続されると共に、2つの入力端のうち他方に、インバータ73aの出力端が電気的に接続されている。
【0077】
インバータ73aは、入力端に低電源電位VSSXが供給されると共に、出力端がNOR回路72に電気的に接続されている。
【0078】
NAND回路71、NOR回路72及びインバータ73aの各々は、複数のトランジスタを含んで構成されている。NAND回路71を構成する複数のトランジスタの各々のチャネル幅Wd6は、例えば20umである。NOR回路72を構成する複数のトランジスタの各々のチャネル幅Wd4は、例えば20umである。インバータ73aを構成する複数のトランジスタの各々のチャネル幅Wd5は、例えば20umである。本実施形態では、後に詳細に説明するが、(i)図3を参照して上述したNOR回路420を構成するトランジスタのチャネル幅W4に対するNOR回路72を構成するトランジスタのチャネル幅Wd4の比率Wd4/W4、(ii)図3を参照して上述したインバータ430を構成するトランジスタのチャネル幅W5に対するインバータ73aを構成するトランジスタのチャネル幅Wd5の比率Wd5/W5、及び(iii)図3を参照して上述したNAND回路410を構成するトランジスタのチャネル幅W6に対するNAND回路71を構成するトランジスタのチャネル幅Wd6の比率Wd6/W6は、互いに等しく、いずれも、例えば1/2(即ち、0.5)に設定されている。つまり、本実施形態では、単位回路271aを構成する複数のトランジスタの各々は、比率Wd4/W4=比率Wd5/W5=比率Wd6/W6=1/2の関係式が成立するように、形成されている。尚、NAND回路71を構成する複数のトランジスタ、NOR回路72を構成する複数のトランジスタ及びインバータ73aを構成する複数のトランジスタは、夫々、本発明に係る「第1ダミートランジスタ」の一例である。
【0079】
NAND回路71、NOR回路72及びインバータ73aは、各々に含まれるトランジスタのチャネル幅が、NAND回路410、NOR回路420及びインバータ430の各々に含まれるトランジスタのチャネル幅と異なる点を除いては、NAND回路410、NOR回路420及びインバータ430の各々と概ね同様に構成されており、NAND回路410、NOR回路420及びインバータ430の各々に含まれるトランジスタと同じ個数のトランジスタによって構成されている。
【0080】
次に、図6に加えて図7を参照して、NAND回路71の回路構成について説明する。
【0081】
図7は、本実施形態に係るモニタ回路に含まれるNAND回路の回路構成を示す回路図である。
【0082】
図7において、NAND回路71は、Pチャネル型トランジスタ810、Nチャネル型トランジスタ820、Nチャネル型トランジスタ830及びPチャネル型トランジスタ840を備えている。Pチャネル型トランジスタ810及びNチャネル型トランジスタ820の各々のゲート電極は、入力端α(図6も参照)に電気的に接続されており、XスタートパルスDXが入力される。Pチャネル型トランジスタ810は、ソースが電源配線602に電気的に接続されており、ドレインが出力端OUT(図6も参照)に電気的に接続されている。Nチャネル型トランジスタ820は、ソースがNチャネル型トランジスタ830のドレインに電気的に接続されており、ドレインが出力端OUTに電気的に接続されている。Nチャネル型トランジスタ830は、ソースが電源配線601に電気的に接続されている。Nチャネル型トランジスタ830のゲート電極は、入力端β(図6も参照)に電気的に接続されており、高電源電位VDDXが供給される。Pチャネル型トランジスタ840は、ソースが電源配線602に電気的に接続されており、ドレインが出力端OUTに電気的に接続されている。Pチャネル型トランジスタ840のゲート電極は、入力端β(図6も参照)に電気的に接続されており、高電源電位VDDXが供給される。Pチャネル型トランジスタ810、Nチャネル型トランジスタ820、Nチャネル型トランジスタ830及びPチャネル型トランジスタ840の各々のチャネル幅W6dは、上述したように、例えば20umである。
【0083】
尚、本実施形態では、図3を参照して上述したNAND回路410は、NAND回路71と概ね同様に、4個のトランジスタから構成されているが、上述したように、NAND回路410を構成するトランジスタのチャネル幅W6に対するNAND回路71を構成する4個のトランジスタ(即ち、Pチャネル型トランジスタ810、Nチャネル型トランジスタ820、Nチャネル型トランジスタ830及びPチャネル型トランジスタ840)のチャネル幅Wd6の比率は、例えば1/2である。
【0084】
再び図6に戻り、単位回路271bには、図3を参照して上述したインバータ501及び502を夫々模擬するための、インバータ73b及び73cが含まれている。インバータ73b及び73cは、データ線114に沿った方向(即ち、Y方向)に、直列接続されて構成されている。インバータ73bの入力端は、単位回路271aの出力端(即ち、NOR回路72の出力端)に電気的に接続されており、インバータ73cの出力端は、後述する3個のダミートランジスタ272のゲート電極に電気的に接続されている。インバータ73b及び73cの各々では、2個のインバータが走査線112に沿った方向(即ち、X方向)に並列接続されて構成されている。即ち、インバータ73bは、インバータ711及び712が並列接続されて構成されており、インバータ73cは、インバータ721及び722が並列接続されて構成されている。
【0085】
更に、インバータ711及び712並びに721及び722は、図3を参照して上述したインバータ511〜514及び521〜524と概ね同様に、いずれもチャネル幅方向がY方向に形成されたPチャネル型及びNチャネル型トランジスタを組み合わせた相補型トランジスタとして構成されている。即ち、インバータ711及び712並びに721及び722は、いずれも、電源配線601から引き出された引出配線611と電源配線602から引き出された引出配線621との間において、Pチャネル型トランジスタ及びNチャネル型トランジスタが直列接続されて構成されている。
【0086】
尚、インバータ73bを構成する複数のトランジスタ(即ち、インバータ711及び712の各々を構成するPチャネル型及びNチャネル型トランジスタ)の各々のチャネル幅Wd3は、例えば100umであり、インバータ73cを構成する複数のトランジスタ(即ち、インバータ721及び724の各々を構成するPチャネル型及びNチャネル型トランジスタ)の各々のチャネル幅Wd2は、例えば300umである。即ち、インバータ73bを構成する複数のトランジスタの各々のチャネル幅Wd3は、図3を参照して上述したインバータ501を構成する複数のトランジスタの各々のチャネル幅W3と互いに同じであり、インバータ73cを構成する複数のトランジスタの各々のチャネル幅Wd2は、図3を参照して上述したインバータ502を構成する複数のトランジスタの各々のチャネル幅W2と互いに同じである。本実施形態では、(i)図3を参照して上述したインバータ502を構成するトランジスタの個数N2(本実施形態では4個)に対するインバータ73cを構成するトランジスタの個数Nd2の比率Nd2/N2、及び(ii)図3を参照して上述したインバータ501を構成するトランジスタの個数N3(本実施形態では4個)に対するインバータ73bを構成するトランジスタの個数Nd3の比率Nd3/N3は、互いに等しく、いずれも、例えば1/2(即ち、0.5)に設定されている。つまり、本実施形態では、単位回路271bを構成する複数のトランジスタは、比率Nd2/N2=比率Nd3/N3=1/2の関係式が成立するように、形成されている。
【0087】
3個のダミートランジスタ272は、本発明に係る「複数の第2ダミートランジスタ」の一例であり、図3を参照して上述した6個のサンプリング用トランジスタ141を模擬するための、互いに並列接続されたトランジスタである。ダミートランジスタ272は、サンプリング用トランジスタ141の構成に対応させて、例えば、Nチャネル型或いはPチャネル型トランジスタにより形成されるとよい。ダミートランジスタ272のソースは、電源配線601に電気的に接続されており、低電源電位VSSXが供給される。ダミートランジスタ272のゲート電極は、上述したインバータ73cの出力端に電気的に接続されている。ダミートランジスタ272のドレインは、抵抗素子30を介してモニタリング端子29に電気的に接続されている。
【0088】
尚、本実施形態では、3個のダミートランジスタ272の各々のチャネル幅Wd1は、例えば600umである。
【0089】
以上のように構成されたモニタ回路27においては、当該モニタ回路27によって模擬された、データ線駆動回路150の一段及び該一段に対応するサンプリング用トランジスタ141の夫々の動作を模擬することができる。従って、モニタ回路27を動作させて、モニタリング端子29から出力されるモニタ信号MONの出力タイミングを測定することにより、データ線駆動回路150の一段及び該一段に対応するサンプリング用トランジスタ141における信号遅延に基づく画像信号VID1〜VID6の出力タイミングを間接的に測定することができる。
【0090】
次に、上述したモニタ回路27の具体的な構成について、図8及び図9を参照して詳細に説明する。
【0091】
図8は、図6を参照して上述した3個のダミートランジスタ272及び単位回路271bの具体的な構成を示す平面図である。
【0092】
図8において、モニタ回路27は、3個のダミートランジスタ272と、単位回路271bとを備えている。
【0093】
ダミートランジスタ272は、素子基板上に形成された半導体層272aと、半導体層272aよりもゲート絶縁膜を介して上層側に形成されたゲート電極272Gと、ゲート電極272Gよりも層間絶縁膜を介して上層側に形成されたソース配線272Sと、ソース配線272と同層に配置されたドレイン配線272Dとを備えている。
【0094】
半導体層272aには、ゲート電極272Gからの電界によりチャネルが形成されるチャネル領域と、ソース配線272Sとコンタクトホール901を介して電気的に接続されるソース領域と、ドレイン配線272Dとコンタクトホール902を介して電気的に接続されるドレイン領域とが形成されている。
【0095】
ゲート電極272Gは、後述するPチャネル型トランジスタ721p、Nチャネル型トランジスタ271n、Pチャネル型トランジスタ722p及びNチャネル型トランジスタ272nの各々のドレインに電気的に接続されている。
【0096】
ソース配線272Sは、電源配線601から引き出された引出配線の一部として形成されており、低電源電位VSSXが供給される。
【0097】
ドレイン配線272Dは、抵抗素子30(図6参照)に電気的に接続されている。
【0098】
尚、本実施形態では、ダミートランジスタ272のチャネル幅Wd1は、例えば600umであり、図3を参照して上述したサンプリング用トランジスタ41のチャネル幅W1と互いに同じ大きさである。
【0099】
単位回路271bは、インバータ711(図6参照)を構成するPチャネル型トランジスタ711p及びNチャネル型トランジスタ711nと、インバータ712(図6参照)を構成するPチャネル型トランジスタ712p及びNチャネル型トランジスタ712nと、インバータ721(図6参照)を構成するPチャネル型トランジスタ721p及びNチャネル型トランジスタ721nと、インバータ722(図6参照)を構成するPチャネル型トランジスタ722p及びNチャネル型トランジスタ722nとを備えている。
【0100】
Nチャネル型トランジスタ711nは、素子基板上に形成された半導体層711naと、半導体層711naよりもゲート絶縁膜を介して上層側に形成されたゲート電極711nGと、ゲート電極711nGよりも層間絶縁膜を介して上層側に形成されたソース配線711nSと、ソース配線711nSと同層に配置されたドレイン配線711nDとを備えている。
【0101】
半導体層711naには、ゲート電極711nGからの電界によりチャネルが形成されるN型チャネル領域と、ソース配線711nSとコンタクトホール909を介して電気的に接続されるソース領域と、ドレイン配線711nDとコンタクトホール910を介して電気的に接続されるドレイン領域とが形成されている。
【0102】
ゲート電極711nGは、単位回路271aの出力信号が入力される入力配線950に電気的に接続されている。
【0103】
ソース配線711nSは、電源配線601から引き出された引出配線611の一部として形成されており、低電源電位VSSXが供給される。
【0104】
ドレイン配線711nDは、後述するPチャネル型トランジスタ721p、Nチャネル型トランジスタ721n、Pチャネル型トランジスタ722p及びNチャネル型トランジスタ722nの各々のゲート電極とコンタクトホール908を介して電気的に接続されている。
【0105】
Pチャネル型トランジスタ711pは、Nチャネル型トランジスタ711nと概ね同様に、素子基板上に形成された半導体層と、この半導体層よりもゲート絶縁膜を介して上層側に形成されたゲート電極711pGと、ゲート電極711pGよりも層間絶縁膜を介して上層側に形成されたソース配線と、このソース配線と同層に配置されたドレイン配線とを備えている。
【0106】
Pチャネル型トランジスタ711pの半導体層には、ゲート電極711pGからの電界によりチャネルが形成されるP型チャネル領域と、ソース配線とコンタクトホールを介して電気的に接続されるソース領域と、ドレイン配線とコンタクトホールを介して電気的に接続されるドレイン領域とが形成されている。
【0107】
ゲート電極711pGは、ゲート電極711nGと同様に、単位回路271aの出力信号が入力される入力配線950に電気的に接続されている。
【0108】
Pチャネル型トランジスタ711pのソース配線は、電源配線602から引き出された引出配線621の一部として形成されており、高電源電位VDDXが供給される。
【0109】
Pチャネル型トランジスタ711pのドレイン配線は、上述したドレイン配線711nDと同様に、後述するPチャネル型トランジスタ721p、Nチャネル型トランジスタ721n、Pチャネル型トランジスタ722p及びNチャネル型トランジスタ722nの各々のゲート電極とコンタクトホール908を介して電気的に接続されている。
【0110】
Pチャネル型トランジスタ712pは、Pチャネル型トランジスタ711pと概ね同様に構成されている。Nチャネル型トランジスタ712nは、Nチャネル型トランジスタ711nと概ね同様に構成されている。
【0111】
尚、本実施形態では、インバータ73b(図6参照)を構成する4個のトランジスタ(即ち、Pチャネル型トランジスタ711p、Nチャネル型トランジスタ711n、Pチャネル型トランジスタ712p及びNチャネル型トランジスタ712n)の各々のチャネル幅Wd3は、例えば100umであり、インバータ501(図3参照)を構成する8個のトランジスタの各のチャネル幅W3と互いに同じ大きさである。
【0112】
Nチャネル型トランジスタ721nは、素子基板上に形成された半導体層721naと、半導体層721naよりもゲート絶縁膜を介して上層側に形成されたゲート電極721nGと、ゲート電極721nGよりも層間絶縁膜を介して上層側に形成されたソース配線721nSと、ソース配線721nSと同層に配置されたドレイン配線721nDとを備えている。
【0113】
半導体層721naには、ゲート電極721nGからの電界によりチャネルが形成されるN型チャネル領域と、ソース配線721nSとコンタクトホール903を介して電気的に接続されるソース領域と、ドレイン配線721nDとコンタクトホール904を介して電気的に接続されるドレイン領域とが形成されている。
【0114】
ゲート電極721nGは、上述したPチャネル型トランジスタ711p、Nチャネル型トランジスタ711n、Pチャネル型トランジスタ712p及びNチャネル型トランジスタ712nのドレイン配線とコンタクトホール908を介して電気的に接続されている。
【0115】
ソース配線721nSは、電源配線601から引き出された引出配線611の一部として形成されており、低電源電位VSSXが供給される。
【0116】
ドレイン配線721pDは、上述した3個のダミートランジスタ272のゲート電極272Gとコンタクトホール907を介して電気的に接続されている。
【0117】
Pチャネル型トランジスタ721pは、素子基板上に形成された半導体層と、この半導体層よりもゲート絶縁膜を介して上層側に形成されたゲート電極721pGと、ゲート電極721pGよりも層間絶縁膜を介して上層側に形成されたソース配線721pSと、ソース配線721pSと同層に配置されたドレイン配線721pDとを備えている。
【0118】
Pチャネル型トランジスタ721pの半導体層には、ゲート電極721pGからの電界によりチャネルが形成されるP型チャネル領域と、ソース配線721pSとコンタクトホール905を介して電気的に接続されるソース領域と、ドレイン配線721pDとコンタクトホール906を介して電気的に接続されるドレイン領域とが形成されている。
【0119】
ゲート電極721pGは、上述したゲート電極721nGと同様に、上述したPチャネル型トランジスタ711p、Nチャネル型トランジスタ711n、Pチャネル型トランジスタ712p及びNチャネル型トランジスタ712nのドレイン配線とコンタクトホール908を介して電気的に接続されている。
【0120】
ソース配線721pSは、電源配線602から引き出された引出配線621の一部として形成されており、高電源電位VDDXが供給される。
【0121】
ドレイン配線721pDは、上述したドレイン配線721nDと同様に、上述した3個のダミートランジスタ272のゲート電極272Gとコンタクトホール907を介して電気的に接続されている。
【0122】
Pチャネル型トランジスタ722pは、Pチャネル型トランジスタ721pと概ね同様に構成されている。Nチャネル型トランジスタ722nは、Nチャネル型トランジスタ721nと概ね同様に構成されている。
【0123】
尚、本実施形態では、インバータ73c(図6参照)を構成する4個のトランジスタ(即ち、Pチャネル型トランジスタ721p、Nチャネル型トランジスタ721n、Pチャネル型トランジスタ722p及びNチャネル型トランジスタ722n)の各々のチャネル幅Wd2は、例えば100umであり、インバータ502(図3参照)を構成する8個のトランジスタの各のチャネル幅W2と互いに同じ大きさである。
【0124】
図9は、図6及び図7を参照して上述したNAND回路71の具体的な構成を示す平面図である。
【0125】
図9において、NAND回路71は、Pチャネル型トランジスタ810、Nチャネル型トランジスタ820、Nチャネル型トランジスタ830及びPチャネル型トランジスタ840を備えている。
【0126】
Pチャネル型トランジスタ810及びPチャネル型トランジスタ840は、共通の半導体層810aを有している。Pチャネル型トランジスタ810は、入力端β(図6も参照)に電気的に接続された入力配線960の一部として形成されたゲート電極810Gを有している。Pチャネル型トランジスタ840は、入力端α(図6も参照)に電気的に接続された入力配線970の一部として形成されたゲート電極840Gを有している。
【0127】
半導体層810aには、ゲート電極810Gからの電界によりチャネルが形成されるP型チャネル領域と、ゲート電極840Gからの電界によりチャネルが形成されるP型チャネル領域と、第1出力配線990にコンタクトホール913を介して電気的に接続されるドレイン領域と、第1出力配線990にコンタクトホール915を介して電気的に接続されるドレイン領域とが形成されている。更に、半導体層810aには、ゲート電極810Gからの電界によりチャネルが形成されるP型チャネル領域とゲート電極840Gからの電界によりチャネルが形成されるP型チャネル領域との間に、電源配線602から引き出される引出配線622にコンタクトホール914を介して電気的に接続される、Pチャネル型トランジスタ810及びPチャネル型トランジスタ840に共通のソース領域が形成されている。
【0128】
Nチャネル型トランジスタ820及びNチャネル型トランジスタ830は、共通の半導体層820aを有している。Nチャネル型トランジスタ820は、入力端α(図6も参照)に電気的に接続された入力配線970の一部として形成されたゲート電極820Gを有している。Nチャネル型トランジスタ830は、入力端β(図6も参照)に電気的に接続された入力配線960の一部として形成されたゲート電極830Gを有している。
【0129】
半導体層820aには、ゲート電極820Gからの電界によりチャネルが形成されるN型チャネル領域と、ゲート電極830Gからの電界によりチャネルが形成されるN型チャネル領域と、電源配線601から引き出される引出配線612にコンタクトホール911を介して電気的に接続されるソース領域と、第1出力配線990にコンタクトホール912を介して電気的に接続されるドレイン領域とが形成されている。更に、半導体層820aには、ゲート電極820Gからの電界によりチャネルが形成されるN型チャネル領域と、ゲート電極830Gからの電界によりチャネルが形成されるN型チャネル領域との間に、Nチャネル型トランジスタ820のドレイン領域及びNチャネル型トランジスタ830のソース領域としての、ソース・ドレイン領域が形成されている。
【0130】
第1出力配線990は、コンタクトホール916を介して第2出力配線980と電気的に接続されている。第2出力配線980は、入力配線960及び970と同層に配置されている。第1出力配線990は、第2出力配線980よりも層間絶縁膜を介して上層側に配置されている。
【0131】
尚、本実施形態では、NAND回路71を構成する4個のトランジスタ(即ち、Pチャネル型トランジスタ810、Nチャネル型トランジスタ820、Nチャネル型トランジスタ830及びPチャネル型トランジスタ840)の各々のチャネル幅Wd6は、例えば20umであり、NAND回路410(図3参照)を構成する4個のトランジスタの各々のチャネル幅W6の1/2倍である。
【0132】
次に、本実施形態に係るモニタ回路の特徴的な構成について、主に図3及び図6を参照して説明する。
【0133】
図3及び図6において、本実施形態では、論理回路部模擬部271を構成する複数のトランジスタは、論理回路部700(即ち、イネーブル回路400及びバッファ回路500)を構成する複数のトランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されている。具体的には、単位回路271aを構成する複数のトランジスタは、イネーブル回路400を構成する複数のトランジスタよりも、チャネル幅が小さくなるように形成され、単位回路271bのインバータ73b及び73cを夫々構成する複数のトランジスタは、バッファ回路500のインバータ501及び502を夫々構成する複数のトランジスタよりも個数が少なくなるように、形成されている。更に、ダミートランジスタ272は、模擬すべき6個のサンプリング用トランジスタ141(言い換えれば、データ線駆動回路150の一段に対応するサンプリング用トランジスタ141)よりも少ない個数(本実施形態では3個)となるように形成されている。
【0134】
本実施形態では特に、(i)イネーブル回路400を構成する複数のトランジスタのチャネル幅W4、W5及びW6(本実施形態では、チャネル幅W4、W5及びW6は、互いに同じ大きさであり、いずれも例えば40umである)に対する単位回路271aを構成する複数のトランジスタのチャネル幅Wd4、Wd5及びWd6(本実施形態では、チャネル幅Wd4、Wd5及びWd6は、互いに同じ大きさであり、いずれも例えば20umである)の比率と、(ii)インバータ501及び502を夫々構成するトランジスタの個数(本実施形態では、8個)に対するインバータ73b及び73cを夫々構成するトランジスタの個数(本実施形態では、4個)の比率と、(iii)模擬すべき、データ線駆動回路150の一段に対応するサンプリング用トランジスタ141の個数(本実施形態では、6個)に対するダミートランジスタ272の個数(本実施形態では、3個)の比率は、互いに等しく、いずれも1/2である。
【0135】
よって、モニタ回路27のサイズを小さくする或いは縮小する(即ち、モニタ回路27をシュリンクする)ことができると共に、モニタ回路27が出力するモニタ信号MONの遅延量を、画像信号供給回路101のうちモニタ回路27が模擬すべき回路部分(即ち、データ線駆動回路150の一段に対応する論理回路部700(i)及び該一段に対応する6個のサンプリング用トランジスタ141)における信号の遅延量と殆ど或いは全く同じにすることができる。言い換えれば、画像信号供給回路1010の一部を模擬するというモニタ回路27の本来の機能を適切に維持しつつ、モニタ回路27を形成するためだけの素子基板上の面積を小さくすることができる。従って、画像信号供給回路101において生じる画像信号の出力タイミングの遅延を、モニタ信号MONによって精度良くモニタリングすることが可能となると共に、素子基板上の周辺領域を画像表示領域110に対して狭めることが可能となり、画像表示領域110を狭めることなく素子基板のサイズを小さくすることが可能となる。この結果、当該液晶装置1を小型化することが可能となる。このような液晶装置1の小型化によって、液晶装置1を製造する製造コストの低減も可能となる。
【0136】
尚、(i)イネーブル回路400を構成する複数のトランジスタのチャネル幅W4、W5及びW6に対する単位回路271aを構成する複数のトランジスタのチャネル幅Wd4、Wd5及びWd6の比率と、(ii)インバータ501及び502を夫々構成するトランジスタの個数に対するインバータ73b及び73cを夫々構成するトランジスタの個数の比率と、(iii)模擬すべき、データ線駆動回路150の一段に対応するサンプリング用トランジスタ141の個数に対するダミートランジスタ272の個数の比率は、互いに等しければよく、例えば1/3など、1/2とは異なる他の値であってもよい。この場合にも、画像信号供給回路101において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に、当該液晶装置を小型化することができる。
【0137】
図3及び図6において、本実施形態では特に、イネーブル回路400を構成する複数のトランジスタの個数と、単位回路271aを構成する複数のトランジスタの個数とは互いに同じであり、サンプリング用トランジスタ141のチャネル幅W1とダミートランジスタ272のチャネル幅Wd1とは互いに同じ大きさであり、(i)イネーブル回路400を構成する複数のトランジスタの各々のチャネル幅W4、W5及びW6(本実施形態では、例えば40um)に対する単位回路271aを構成するトランジスタの各々のチャネル幅Wd4、Wd5及びWd6(本実施形態では、例えば20um)の比率と、(ii)模擬すべき、データ線駆動回路150の一段に対応するサンプリング用トランジスタ141の個数(本実施形態では、6個)に対するダミートランジスタ272の個数(本実施形態では、3個)の比率が、互いに等しい。
【0138】
よって、単位回路271aを構成する複数のトランジスタ(例えば、図9を参照して上述したトランジスタ810、820、830及び840)の各々を、イネーブル回路400を構成する複数のトランジスタと比較して、チャネル幅方向(即ち、例えば図3、図6或いは図9におけるY方向)に小さく形成することができると共に、3個のダミートランジスタ272を、6個のサンプリング用トランジスタ141と比較して、チャネル幅方向に交わる方向(言い換えれば、チャネル長方向、即ち、図3或いは図6におけるX方向)に小さく形成することができる。言い換えれば、単位回路271aを構成する複数のトランジスタが、イネーブル回路400を構成する複数のトランジスタに対して縮小される方向と、3個のダミートランジスタ272が、6個のサンプリング用トランジスタ141に対して縮小される方向とを互いに異なるように、単位回路271aを構成する複数のトランジスタ及び3個のダミートランジスタ272を形成することができる。よって、単位回路271aを構成する複数のトランジスタ及び3個のダミートランジスタ272を、素子基板上における限られた領域に比較的容易にレイアウトすることが可能となる。
【0139】
以上説明したように、本実施形態に係る液晶装置1によれば、画像信号供給回路101において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に、当該液晶装置を小型化することができる。
【0140】
以上の実施形態に係る液晶装置1の具体的な全体構成について、図10及び図11を参照して説明する。
【0141】
図10は、TFTアレイ基板10をその上に形成された各構成要素と共に対向基板20の側から見た平面図であり、図11は、図10のH−H’断面図である。
【0142】
図10及び図11において、素子基板としてのTFTアレイ基板10と対向基板20とが対向配置されている。TFTアレイ基板10と対向基板20との間に液晶層50が封入されており、TFTアレイ基板10と対向基板20とは、画像表示領域110の周囲に位置するシール領域に設けられたシール材52により相互に接着されている。
【0143】
図10において、シール材52が配置されたシール領域の内側に並行して、画像表示領域110の額縁領域を規定する遮光性の額縁遮光膜53が、対向基板20側に設けられている。
【0144】
シール材52が配置されたシール領域の外側に位置する領域には、データ線114に画像信号を所定タイミングで供給することによりデータ線114を駆動する画像信号供給回路101及び外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられている。また、この一辺に隣接する2辺のいずれかに沿って、走査線112に走査信号を所定タイミングで供給することにより走査線112を駆動する走査線駆動回路130が設けられている。尚、走査線112に供給される走査信号遅延が問題になる場合には、走査線駆動回路130を、画像信号供給回路101及び外部回路接続端子102が設けられたTFTアレイ基板10の一辺に隣接する2辺に沿って設けるようにしてもよい。この場合、TFTアレイ基板10の残る一辺に沿って設けられた複数の配線によって、二つの走査線駆動回路130は互いに接続されるようにする。或いは、画像信号供給回路101を画像表示領域110の両側に配置させてもよい。
【0145】
また、TFTアレイ基板10上には、対向基板20の4つのコーナー部に対向する領域に、両基板間を上下導通材で接続するための上下導通端子106が配置されている。これらにより、TFTアレイ基板10と対向基板20との間で電気的な導通をとることができる。
【0146】
図11において、TFTアレイ基板10上には、ここでは図示を省略するが、図1を参照して上述した画素スイッチング用のTFT116や走査線112、データ線114等の配線が作り込まれた積層構造が形成される。画像表示領域110には、TFT116や走査線112、データ線114等の配線の上層に、ITO(Indium Tin Oxide)等の透明材料からなる画素電極118がマトリクス状に設けられている。画素電極118上には、配向膜が形成されている。他方、対向基板20におけるTFTアレイ基板10との対向面上に、遮光膜23が形成されている。遮光膜23は、例えば遮光性金属膜等から形成されており、対向基板20上の画像表示領域110内で、例えば格子状等にパターニングされている。そして、遮光膜23上に、ITO等の透明材料からなる対向電極21が複数の画素電極118と対向してベタ状に形成されている。対向電極21上には配向膜が形成されている。また、液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【0147】
尚、TFTアレイ基板10上には、これら画像信号供給回路101、走査線駆動回路130等に加えて、複数のデータ線114に所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【0148】
<電子機器>
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
【0149】
先ず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図12は、プロジェクタの構成例を示す平面図である。この図12に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106及び2枚のダイクロイックミラー1108によってRGBの3原色に分離され、各原色に対応するライトバルブとしての液晶パネル1110R、1110B及び1110Gに入射される。
【0150】
液晶パネル1110R、1110B及び1110Gの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるR、G、Bの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、R及びBの光が90度に屈折する一方、Gの光が直進する。従って、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン等にカラー画像が投写されることとなる。
【0151】
ここで、各液晶パネル1110R、1110B及び1110Gによる表示像について着目すると、液晶パネル1110Gによる表示像は、液晶パネル1110R、1110Bによる表示像に対して左右反転することが必要となる。
【0152】
尚、液晶パネル1110R、1110B及び1110Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【0153】
尚、図12を参照して説明した電子機器の他にも、モバイル型のパーソナルコンピュータや、携帯電話、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等が挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【0154】
また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置(LCOS)、プラズマディスプレイ(PDP)、電界放出型ディスプレイ(FED、SED)、有機ELディスプレイ、デジタルマイクロミラーデバイス(DMD)、電気泳動装置等にも適用可能である。
【0155】
本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、及び該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【0156】
【図1】第1実施形態に係る液晶装置の全体構成を示すブロック図である。
【図2】第1実施形態に係る画像信号供給回路の一部及びモニタ回路の構成を示す回路図である。
【図3】第1実施形態に係る論理回路部の構成を示す回路図である。
【図4】第1実施形態に係る画像信号供給回路に係る各種信号の経時的変化を示すタイミングチャートである。
【図5】第1実施形態に係るタイミング制御回路の構成を示す回路図である。
【図6】第1実施形態に係るモニタ回路の構成を示す回路図である。
【図7】第1実施形態に係るモニタ回路に含まれるNAND回路の構成を示す回路図である。
【図8】第1実施形態に係る6個のサンプリング用トランジスタを模擬する3個のダミートランジスタ、及びバッファ回路を模擬する単位回路の具体的な構成を示す平面図である。
【図9】第1実施形態に係るモニタ回路に含まれるNAND回路の具体的な構成を示す平面図である。
【図10】第1実施形態に係る液晶装置の全体構成を示す平面図である。
【図11】図10のH−H’断面図である。
【図12】電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
【符号の説明】
【0157】
27…モニタ回路、101…画像信号供給回路、114…データ線、140…サンプリング回路、141…サンプリング用トランジスタ、150…データ線駆動回路、160…双方向シフトレジスタ、271a、271b…単位回路、271…論理回路部模擬部、272…ダミートランジスタ、400…イネーブル回路、500…バッファ回路、700…論理回路部、771…画像信号供給線
【技術分野】
【0001】
本発明は、例えば液晶装置等の電気光学装置、及び該電気光学装置を備えた、例えば液晶プロジェクタ等の電子機器の技術分野に関する。
【背景技術】
【0002】
この種の電気光学装置では、例えば、基板上の画素領域(或いは画素アレイ領域)には、画素毎に設けられた画素部を駆動するために、複数の走査線及び複数のデータ線が設けられる。そして、基板上の画素領域の周辺に位置する周辺領域には、例えば、データ線に対して画像信号をサンプリングして供給するサンプリング回路や、該サンプリング回路に対して、画像信号のデータ線への出力タイミングを規定する駆動信号或いはサンプリング信号を供給するデータ線駆動回路が設けられる。
【0003】
データ線駆動回路には、スタートパルス及びクロック信号が供給され、クロック信号のクロック周期に同期して、スタートパルスが、その内蔵するシフトレジスタの各段に転送されて転送信号が出力される。出力された転送信号は、イネーブル回路やバッファ回路等を介して、サンプリング信号としてサンプリング回路に順次出力される。サンプリング回路は、サンプリング信号に応じて画像信号をサンプリングする。
【0004】
この際、データ線駆動回路におけるバッファ回路等やサンプリング回路において発生した信号遅延に起因して、画像信号を供給するタイミングに、クロック信号を基準として無視し得ない程度の遅延が生じることがある。
【0005】
そこで、例えば特許文献1には、基板上にデータ線駆動回路やサンプリング回路を模擬するモニタ回路を設けて、このモニタ回路からのモニタ信号に基づいて、画像信号の出力タイミングの遅延量を間接的に測定する技術が開示されている。
【0006】
【特許文献1】特開2006−163223号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上述したモニタ回路は、一般的には、データ線駆動回路やサンプリング回路のうち模擬すべき回路部分を構成する複数のトランジスタと同様に形成された(例えば、同じチャネル幅及びチャネル長を夫々有する)同じ個数のトランジスタを含むように構成される。この場合、モニタ回路を形成するためだけの基板上の面積が比較的大きくなってしまい、電気光学装置を小型化することが困難になるという技術的問題点がある。
【0008】
本発明は、例えば上述した問題点に鑑みなされたものであり、データ線駆動回路やサンプリング回路等の画像信号供給部において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に小型化に適する電気光学装置、及びそのような電気光学装置を具備してなる電子機器を提供することを課題とする。
【課題を解決するための手段】
【0009】
本発明の電気光学装置は上記課題を解決するために、複数の画素部と、該複数の画素部に電気的に接続される複数のデータ線と、(i)転送信号を順次出力するシフトレジスタと、(ii)前記転送信号を整形して、サンプリング信号として出力する論理回路部と、(iii)前記サンプリング信号に応じて、画像信号を前記複数のデータ線に供給するサンプリング回路とを含んでなる画像信号供給部と、(i)前記論理回路部の少なくとも一部を構成する複数の第1トランジスタを模擬する複数の第1ダミートランジスタを含んでなる第1モニタ回路部と、(ii)前記サンプリング回路の少なくとも一部を構成する複数の第2トランジスタを模擬する複数の第2ダミートランジスタを含んでなる第2モニタ回路部とを有するモニタ回路とを備え、前記複数の第1ダミートランジスタは、前記複数の第1トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、前記複数の第2ダミートランジスタは、前記複数の第2トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、前記複数の第1トランジスタのチャネル幅に対する前記複数の第1ダミートランジスタのチャネル幅の比率又は前記複数の第1トランジスタの個数に対する前記第1ダミートランジスタの個数の比率と、前記複数の第2トランジスタのチャネル幅に対する前記複数の第2ダミートランジスタのチャネル幅の比率又は前記複数の第2トランジスタの個数に対する前記第2ダミートランジスタの個数の比率とが、互いに等しい。
【0010】
本発明の電気光学装置によれば、その動作時には、外部回路から画像信号、クロック信号、制御信号、電源信号等の各種信号が画像信号供給部に供給される。これと並行して、例えば、外部回路からクロック信号、制御信号、電源信号等の各種信号が走査線駆動回路に供給される。これらにより、例えば走査線を介して走査信号が画素部に供給されると共に、画像信号供給部によりデータ線を介して画像信号が画素部に供給され、例えば液晶等の電気光学物質を各画素部で駆動することで、アクティブマトリクス駆動が行なわれる。尚、このような走査線及びデータ線は、例えば、基板上に相互に交差するように且つ夫々複数配線される。また、このような画素部は、例えば、画素電極と、走査線にゲートが接続され且つデータ線から供給される画像信号を走査線から供給される走査信号に応じて画素部へ選択的に供給する画素スイッチング用のトランジスタとを有する。この際、画像信号供給部では、例えばサンプリング回路における各々の画像信号の出力タイミングは、基本的には、シフトレジスタに入力されるクロック信号及びその転送動作の開始を指示するスタートパルスに応じて決定される。そして、複数のデータ線には、画像信号が線順次に供給されるか、又はN(但し、Nは2以上の自然数)本のデータ線を1群とするデータ線群毎に同時に、画像信号が供給される。いずれの場合にも、画像信号供給部においては、これを構成する回路素子における論理積や論理和、或いは回路素子自体の特性によって信号遅延が発生し、クロック信号及びスタートパルスに基づくタイミングと比較して、画像信号の出力タイミングが大なり小なり遅延する。
【0011】
そこで本発明の電気光学装置では、製造中や完成後における検査時、出荷後や使用後における検査時、実際の使用時に、モニタ回路によってモニタ信号が生成される。ここに、モニタ回路は、例えばデータ線駆動回路の一段など、画像信号供給部の少なくとも一部を模擬して形成されており、これにより生成されるモニタ信号は、例えば、データ線駆動回路のスタートパルスに対してクロック信号の周期に基づく所定タイミングで出力される筈の擬似的なサンプリング信号や、例えば、データ線駆動回路のスタートパルスに対してクロック信号の周期に基づく所定タイミングで供給される筈の擬似的な画像信号など、この模擬された一部における画像信号を供給するタイミングをモニタリングするための信号である。モニタ信号によって、画像信号の出力タイミングを間接的にモニタリングすることができる。
【0012】
本発明では、モニタ回路は、複数の第1ダミートランジスタを含んでなる第1モニタ回路部と、複数の第2ダミートランジスタを含んでなる第2モニタ回路部とを有する。
【0013】
第1モニタ回路部に含まれる複数の第1ダミートランジスタは、画像信号供給部に含まれる論理回路部の少なくとも一部を構成する複数の第1トランジスタを模擬するための複数のトランジスタである。第2モニタ回路部に含まれる複数の第2ダミートランジスタは、画像信号供給部に含まれるサンプリング回路の少なくとも一部を構成する複数の第2トランジスタ(例えば、複数のデータ線群のうちの一のデータ線群に対応するN個のサンプリング用トランジスタ)を模擬するための複数のトランジスタである。
【0014】
本発明では特に、複数の第1ダミートランジスタは、複数の第1トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、複数の第2ダミートランジスタは、複数の第2トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されている。更に、複数の第1トランジスタのチャネル幅に対する複数の第1ダミートランジスタのチャネル幅の比率又は複数の第1トランジスタの個数に対する第1ダミートランジスタの個数の比率と、複数の第2トランジスタのチャネル幅に対する複数の第2ダミートランジスタのチャネル幅の比率又は複数の第2トランジスタの個数に対する第2ダミートランジスタの個数の比率とが、互いに等しい。
【0015】
即ち、第1及び第2ダミートランジスタは、以下の関係式(1)から(4)のいずれか一の関係式が成立するように、チャネル幅又は個数が夫々設定されている。但し、以下の関係式(1)から(4)において、W1は、第1トランジスタのチャネル幅であり、W2は、第2トランジスタのチャネル幅であり、Wd1は、第1ダミートランジスタのチャネル幅であり、Wd2は、第2ダミートランジスタのチャネル幅であり、N1は、複数の第1トランジスタの個数であり、N2は、複数の第2トランジスタの個数であり、Nd1は、第1ダミートランジスタの個数であり、Nd2は、第2ダミートランジスタの個数である。
【0016】
Wd1/W1=Wd2/W2 ・・・(1)
(但し、Wd1<W1、且つ、Wd2<W2、且つ、Nd1=N1、且つ、Nd2=N2)
Nd1/N1=Nd2/N2 ・・・(2)
(但し、Wd1=W1、且つ、Wd2=W2、且つ、Nd1<N1、且つ、Nd2<N2)
Wd1/W1=Nd2/N2 ・・・(3)
(但し、Wd1<W1、且つ、Wd2=W2、且つ、Nd1=N1、且つ、Nd2<N2)
Nd1/N1=Wd2/W2 ・・・(4)
(但し、Wd1=W1、且つ、Wd2<W2、且つ、Nd1<N1、且つ、Nd2=N2)
よって、モニタ回路のサイズを小さくする或いは縮小する(即ち、モニタ回路をシュリンクする)ことができると共に、モニタ回路が出力する信号の遅延量を、画像信号供給部のうちモニタ回路が模擬すべき回路部分における信号の遅延量と殆ど或いは全く同じにすることができる。言い換えれば、画像信号供給部の一部を模擬するというモニタ回路の本来の機能を適切に維持しつつ、モニタ回路を形成するためだけの基板上の面積を小さくすることができる。従って、画像信号供給部において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることが可能となると共に、基板上の周辺領域(即ち、複数の画素部が設けられた画素領域の周辺に位置する領域)を画素領域に対して狭めることが可能となり、画素領域を狭めることなく基板のサイズを小さくすることが可能となる。この結果、当該電気光学装置を小型化することが可能となる。このような電気光学装置の小型化によって、電気光学装置を製造する製造コストの低減も可能となる。
【0017】
以上説明したように、本発明の電気光学装置によれば、画像信号供給部において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に、当該電気光学装置を小型化することができる。
【0018】
本発明の電気光学装置の一態様では、前記複数の第1トランジスタの個数と、前記複数の第1ダミートランジスタの個数とは互いに同じであり、前記複数の第2トランジスタのチャネル幅と、前記複数の第2ダミートランジスタのチャネル幅とは互いに同じ大きさであり、前記複数の第1トランジスタのチャネル幅に対する前記複数の第1ダミートランジスタのチャネル幅の比率と、前記複数の第2トランジスタの個数に対する前記第2ダミートランジスタの個数の比率とが、互いに等しい。
【0019】
この態様によれば、例えば、複数の第1ダミートランジスタの各々を、複数の第1トランジスタの各々と比較して、チャネル幅方向(例えばデータ線が延びる方向、即ち、Y方向)に小さく形成することができると共に、複数の第2ダミートランジスタを、複数の第2トランジスタと比較して、チャネル幅方向に交わる方向(言い換えれば、チャネル長方向、例えば走査線が延びる方向、即ち、X方向)に小さく形成することができる。言い換えれば、複数の第1ダミートランジスタが、複数の第1トランジスタに対して縮小される方向と、複数の第2ダミートランジスタが、複数の第2トランジスタに対して縮小される方向とを互いに異なるように、複数の第1ダミートランジスタ及び複数の第2ダミートランジスタを形成することができる。よって、複数の第1ダミートランジスタ及び複数の第2ダミートランジスタを基板上における限られた領域に比較的容易にレイアウトすることが可能となる。
【0020】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置(但し、その各種態様も含む)を具備する。
【0021】
本発明の電子機器によれば、上述した本発明の電気光学装置を具備してなるので、小型化することが可能な、投射型表示装置、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、POS端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置、電子放出装置(Field Emission Display及びConduction Electron-Emitter Display)、これら電気泳動装置、電子放出装置を用いた表示装置を実現することも可能である。
【0022】
本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされる。
【発明を実施するための最良の形態】
【0023】
以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態は、本発明の電気光学装置を、TFTアクティブマトリクス駆動形式の液晶装置に適用したものである。
【0024】
<第1実施形態>
本実施形態に係る液晶装置について、図1から図11を参照して説明する。
【0025】
先ず、本実施形態に係る液晶装置の全体構成について、図1を参照して説明する。
【0026】
図1は、本実施形態に係る液晶装置の全体構成を示すブロック図である。
【0027】
図1に示すように、液晶装置1は、主要部として、液晶パネル100、タイミング制御回路200及び画像信号処理回路300を備えている。
【0028】
タイミング制御回路200及び画像信号処理回路300は、例えば、FPC(Flexible Printed Circuit)として、フレキシブル基板を含む配線基材に形成された外部回路内に作り込まれる。そして、外部回路は、後述する外部回路接続端子102に電気的に接続されて、液晶パネル100に実装される。
【0029】
タイミング制御回路200は、駆動回路120で使用される各種タイミング信号を出力するように構成されている。図5を参照して後に詳細に説明するが、タイミング制御回路200の一部であるタイミング信号出力回路部により、最小単位のクロックであり各画素を走査するためのドットクロックが作成され、このドットクロックに基づいて、Yクロック信号CLY、反転Yクロック信号CLYinv、Xクロック信号CLX、反転Xクロック信号CLXinv、YスタートパルスDY及びXスタートパルスDXが生成される。
【0030】
画像信号処理回路300は、1系統の画像信号VIDが入力されると、これを6相の画像信号VID1〜VID6にシリアル−パラレル変換して出力して、液晶パネル100に供給するものである。
【0031】
液晶パネル100は、画素スイッチング素子としてTFT116を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。
【0032】
液晶パネル100は、その素子基板上に配列された複数の画素から構成される画像表示領域110の周辺に位置する周辺領域に、駆動回路120が、走査線駆動回路130、画像信号供給回路101を含み、更に、モニタ回路27を備えて構成されている。画像信号供給回路101には、サンプリング回路140及びデータ線駆動回路150が含まれている。尚、画像信号供給回路101は、本発明に係る「画像信号供給部」の一例である。
【0033】
図1において、モニタ回路27は、ブロック図の一部として一ブロックとして図式的に示されているが、その構成及び動作について、詳細は後述する。
【0034】
液晶パネル100は更に、その素子基板の中央を占める画像表示領域110に、縦横に配線されたデータ線114及び走査線112を備え、それらの交点に対応する各画素に、マトリクス状に配列された画素電極118及び画素電極118をスイッチング制御するためのTFT116を備えている。そして、画像信号供給線711に供給される6相の画像信号VID1〜VID6を、サンプリング回路140によって、データ線駆動回路150から供給されるサンプリング信号S1、S2、…、Snに応じてサンプリングして、データ線114に供給するように構成されている。
【0035】
TFT116のソース電極には、このように画像信号が供給されるデータ線114が電気的に接続されている一方、TFT116のゲート電極には、走査信号が供給される走査線112が電気的に接続されると共に、TFT116のドレイン電極には、画素電極118が接続されている。そして、各画素は、画素電極118と、対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線112とデータ線114との各交点に対応して、マトリクス状に配列されることになる。
【0036】
尚、保持された画像信号がリークするのを防ぐために、蓄積容量119が、画素電極118と対向電極との間に形成される液晶容量と並列に付加されている。
【0037】
図1において、走査線駆動回路130は、シフトレジスタを有しており、タイミング制御回路200から供給される、Yクロック信号CLYや、反転Yクロック信号CLYinv、YスタートパルスDY等に基づいて、走査信号を各走査線112に対して順次出力する。
【0038】
ここで、画像信号供給回路101の構成について、図2を参照して詳細に説明する。
【0039】
図2は、本実施形態に係る画像信号供給回路の一部及びモニタ回路の構成を示す回路図である。
【0040】
図2において、画像信号供給回路101に含まれるデータ線駆動回路150は、データ線114を、その配列方向(即ち、図2中X方向)に沿う双方向から順次駆動可能とするための双方向シフトレジスタ160を備えている。双方向シフトレジスタ160におけるシフト方向は方向制御信号Dにより決定される。方向指示信号Dがハイレベルの場合、双方向シフトレジスタ160には、図2中左側からXスタートパルスDXが入力され、Xクロック信号CLX及び反転Xクロック信号XCLXinvに基づくタイミングで、左から右へ(即ちX方向に)順次シフトされて、双方向シフトレジスタ160の各段SRS(i)(但し、i=1、2、3、…、n)から転送信号SR1〜SRnが出力される。尚、反転方向制御信号Dinvがハイレベルの場合は、双方向シフトレジスタ160の図2中右方向からXスタートパルスDXが入力され、右から左に順次シフトされることになる。
【0041】
また、データ線駆動回路150は、双方向シフトレジスタ160の各段SRS(i)に対して設けられた論理回路部700(i)(但し、i=1、2、3、…、n)を備えている。図2には、双方向シフトレジスタ160において、XスタートパルスDXが、同図中、左から右へ転送される場合における、双方向シフトレジスタ160の第1及び第2段目に夫々対応する論理回路部700(1)及び700(2)のみ示してある。尚、第3段目から第n段目についても、第1及び第2段目と同様の論理回路部700(i)が設けられる。即ち、本実施形態では、データ線駆動回路150の1段分には、シフトレジスタ160の一段分、論理回路部700(i)が含まれる。
【0042】
図3は、本実施形態に係る論理回路部の構成を示す回路図である。
【0043】
図3において、論理回路部700(i)は、イネーブル回路400及びバッファ回路500を備えている。
【0044】
イネーブル回路400は、NAND回路410、NOR回路420及びインバータ430を有している。
【0045】
NAND回路410は、2つの入力端のうち一方に、双方向シフトレジスタ160から出力された転送信号SR(i)が入力されると共に、2つの入力端のうち他方に、イネーブル信号ENB1又はENB2が入力される。尚、双方向シフトレジスタ160の奇数段目に対応する論理回路部700(i)(但し、i=1、3、5、…)に含まれるNAND回路410に、イネーブル信号ENB1が入力され、双方向シフトレジスタ160の偶数段目に対応する論理回路部700(i)(但し、i=2、4、6、…)に含まれるNAND回路410に、イネーブル信号ENB2が入力される。
【0046】
NOR回路420は、2つの入力端のうち一方に、NAND回路410の出力端が電気的に接続されると共に、2つの入力端のうち他方に、インバータ430の出力端が電気的に接続されている。
【0047】
インバータ430は、入力端に低電源電位VSSXが供給されると共に、出力端がNOR回路420に電気的に接続されている。
【0048】
尚、NAND回路410、NOR回路420及びインバータ430の各々は、複数のトランジスタを含んで構成されている。NAND回路410を構成する複数のトランジスタの各々のチャネル幅W6は、例えば40umである。NOR回路420を構成する複数のトランジスタの各々のチャネル幅W4は、例えば40umである。インバータ430を構成する複数のトランジスタの各々のチャネル幅W5は、例えば40umである。NAND回路410を構成する複数のトランジスタ、NOR回路420を構成する複数のトランジスタ、及びインバータ430を構成する複数のトランジスタは、夫々、本発明に係る「複数の第1トランジスタ」の一例である。
【0049】
バッファ回路500は、複数のインバータが電気的に接続されて構成されている。バッファ回路500は、電源配線602を介して供給される高電源電位VDDX及び電源配線601を介して供給される低電源電位VSSXによって駆動されている。より具体的には、バッファ回路500は、インバータ501及び502がデータ線114に沿った方向(即ち、Y方向)に2段直列接続されて構成されている。インバータ501の入力端は、イネーブル回路400の出力端(即ち、NOR回路420の出力端)に電気的に接続されており、インバータ502の出力端は、双方向シフトレジスタ160の一段分に対応する6個のサンプリング用トランジスタ141のゲート電極に電気的に接続されている。インバータ501及び502の各々では、4個のインバータが走査線112に沿った方向(即ち、X方向)に並列接続されて構成されている。即ち、インバータ501は、インバータ511、512、513及び514が並列接続されて構成されており、インバータ502は、インバータ521、522、523及び524が並列接続されて構成されている。これにより、インバータ501及び502の各々(即ち、一段分のインバータ)による駆動能力が高められている。
【0050】
更に、インバータ511〜514及び521〜524は、いずれもチャネル幅方向がY方向に形成されたPチャネル型及びNチャネル型トランジスタを組み合わせた相補型トランジスタとして構成されている。即ち、インバータ511〜514及び521〜524は、いずれも、電源配線601から引き出された引出配線610と電源配線602から引き出された引出配線620との間において、Pチャネル型トランジスタ及びNチャネル型トランジスタが直列接続されて構成されている。尚、インバータ501を構成する複数のトランジスタ(即ち、インバータ511〜514の各々を構成するPチャネル型及びNチャネル型トランジスタ)の各々のチャネル幅W3は、例えば100umであり、インバータ502を構成する複数のトランジスタ(即ち、インバータ521〜524の各々を構成するPチャネル型及びNチャネル型トランジスタ)の各々のチャネル幅W2は、例えば300umである。このように、インバータ501を構成する複数のトランジスタの各々のチャネル幅W3よりもインバータ502を構成する複数のトランジスタの各々のチャネル幅W2のほうが大きいことにより、バッファ回路500全体で、高負荷に対応することができ、同時駆動可能なサンプリング用トランジスタ141の個数を増やすことが可能となっている。
【0051】
尚、複数のサンプリング用トランジスタ141の各々のチャネル幅W1は、例えば600umである。
【0052】
以上のように構成された論理回路部700(i)によって、転送信号SRiが出力されており且つイネーブル信号ENB1或いはENB2が出力されているときに、サンプリング信号Siが6個のサンプリング用トランジスタ141のゲート電極に供給される。そして、サンプリング信号Siが供給された6個のサンプリング用トランジスタ141を介して画像信号VID1〜VID6が、データ線114に供給され、データ線114が駆動される。
【0053】
再び図1及び図2において、画像信号VID1〜VID6は、画像信号処理回路300より画像信号線711に、Xクロック信号等の各種タイミング信号に同期したタイミングで、伝送される。本実施形態では、イネーブル信号ENB1又はENB2により、画像信号VID1〜VID6の、画像信号供給線711に対する伝送タイミングに同期して、より具体的には画像信号VID1〜VID6の安定出力時にデータ線114を活性状態にするように制御している。
【0054】
転送信号SRiは、論理回路部700(i)により、イネーブル信号ENB1又はENB2との論理積がとられた後、サンプリング信号Siとしてサンプリング回路140に供給される。
【0055】
データ線駆動回路150において、第i段目(但し、i=1、2、3、…、n)に設けられた論理回路部700(i)が駆動されることにより、各段よりサンプリング信号S1〜Snが出力されて、サンプリング回路140に供給される。
【0056】
サンプリング回路140は、スイッチング素子としてのサンプリング用トランジスタ141を複数備えている。サンプリング用トランジスタ141は、片チャネル型トランジスタとして構成されている。そして、サンプリング回路140は、6本のデータ線114を1群とするデータ線群毎に、サンプリング信号S1〜Snに応じて、6相にシリアル−パラレル展開或いはシリアル−パラレル変換された、即ち相展開された画像信号VID1〜VID6を夫々サンプリングして、供給するものである。よって、本実施形態では、画像信号供給回路101の一段に着目すれば、該一段には、データ線駆動回路150の一段と、データ線駆動回路150の一段に対応する6個のサンプリング用トランジスタ141により構成される。尚、データ線駆動回路150の一段に対応する6個のサンプリング用トランジスタ141は、本発明に係る「複数の第2トランジスタ」の一例である。また、画像信号の相展開数(即ち、シリアル−パラレル展開される画像信号の系列数)に関しては、6相に限られるものでなく、9相、12相、24相、48相、96相、…などであってもよい。言い換えれば、データ線駆動回路150の一段に対応するサンプリング用トランジスタ141の個数は、6個に限られるものではなく、9、12個、24個、48個、96個、…などであってもよい。
【0057】
詳細には、サンプリング回路140には、サンプリング用トランジスタ141が各データ線114の一端に設けられるとともに、各サンプリング用トランジスタ141のソース電極は、画像信号VID1〜VID6のいずれかが供給される画像信号線711に接続され、ドレイン電極はデータ線114に接続されている。また、サンプリング回路140において、各サンプリング用トランジスタ141のゲート電極には、データ線群に対応する6個のサンプリング用トランジスタ141毎に、図3を参照して上述したバッファ回路500の出力端が電気的に接続されており、サンプリング信号Siが供給される。
【0058】
次に、上述した画像信号供給回路101の動作について、図2から図4を参照して説明する
図4は、本実施形態に係る画像信号供給回路に係る各種信号の経時的変化を示すタイミングチャートである。
【0059】
図4に示すように、画像信号供給回路101に含まれるデータ線駆動回路150では、双方向シフトレジスタ160に入力されたXスタートパルスDXは、Xクロック信号CLX及び反転Xクロック信号CLXinvにより、これらクロック信号の半周期単位でシフトされて、双方向シフトレジスタ160の各段からクロック信号の半周期分ずつ遅れた転送信号SR1〜SRnが順次出力される。
【0060】
転送信号SR1〜SRnは、データ線114の駆動期間を画像信号VID1〜VID6の安定出力期間と同期させるために、データ線駆動回路150のイネーブル回路400によりイネーブル信号ENB1又はENB2との論理積がとられ、サンプリング信号S1〜Snとして出力される。
【0061】
これにより、画像信号VID1〜VID6の伝送タイミングとサンプリング信号Siとの同期がとれると共に、更に、サンプリング用トランジスタ141におけるサンプルホールドのタイミングと、画像信号VID1〜VID6の伝送タイミングとの同期が確保できれば表示不良の発生を防止して、高品質な画像表示が可能となる。
【0062】
尚、以上においては、画像信号供給回路101に対して、2種のイネーブル信号ENB1及びENB2を供給する例について説明したが、1種或いは3種以上のENB信号でサンプリングするようにしてもよい。
【0063】
次に、上述したタイミング制御回路200の構成及び動作について、図1に加えて図5を参照して詳細に説明する。
【0064】
図5は、本実施形態に係るタイミング制御回路の構成を示す回路図である。
【0065】
図5に示すように、タイミング制御回路200は、タイミング信号出力回路部200a及びタイミング調整回路部200bを備えている。
【0066】
タイミング信号出力回路部200aは、発振回路21、カウンタ22及びデコーダ23を備えている。発振回路21は、ドットクロックDCの数倍の周波数を有するクロック信号OSCIを出力する。カウンタ22は、水平同期信号HSYNCの立ち上がりに同期してリセットされ、カウンタ22は、リセットされた後は初期値よりクロック信号OSCIのパルス数をカウントする。ここで、カウンタ22には、リセットされた際のカウント値の初期値を入力する初期値入力端INITが設けられている。デコーダ23は、カウンタ22の出力値をデコードして、ドットクロックDC、XスタートパルスDX及びYスタートパルスDY、Xクロック信号CLX及びYクロック信号CLY、並びに、反転Xクロック信号CLXinv及び反転Yクロック信号CLYinv等の各種のタイミング信号を出力する。
【0067】
タイミング調整回路部200bは、レジスタ25及びカウンタ26を備えている。カウンタ26は、その入力端STARTにXスタートパルスDXが入力されると、クロック信号OSCIのカウントを開始するとともに、入力端STOPにモニタ回路27からモニタ信号MONが入力されると、カウントを終了させる。
【0068】
これにより、Xクロック信号CLX及び反転Xクロック信号CLXinvの立上りや立下り周期を決定するクロック信号OSCIを基準として、XスタートパルスDXの出力タイミングに対するモニタ信号MONの出力タイミングの遅延量を、測定することが可能となる。このモニタ信号MONの出力タイミングの遅延量は、後述するモニタ回路27の構成及び機能により、画像信号供給回路101の少なくとも1段分における画像信号VID1〜VID6の出力タイミングの遅延量を間接的に示すものである。そして、モニタ信号MONの出力タイミングの遅延量に基づいてカウンタ22における初期値がプリセットされ、デコーダ23から出力されるドットクロックDC、XスタートパルスDX、Xクロック信号CLX等のタイミング信号は、モニタ信号MONの出力タイミングの遅延量に相当する時間だけ早いタイミングで出力されることになる。これにより、画像信号供給回路101における画像信号VID1〜VID6の出力タイミングが調整される。
【0069】
尚、レジスタ25は、記憶手段であり、垂直同期信号VSYNCに同期してカウンタ26のカウント結果をラッチする。
【0070】
次に、上述したモニタ回路27の構成について、図1から図3に加えて図6を参照して詳細に説明する。
【0071】
図6は、本実施形態に係るモニタ回路の構成を示す回路図である。
【0072】
図1において、モニタ回路27は、画像信号供給回路101における画像信号VID1〜VID6の出力タイミングを間接的にモニタリングするために設けられている。画像信号供給回路101の複数段では、夫々、データ線駆動回路150の各段を構成する回路素子による論理積等、或いは回路素子自体の特性、更には、サンプリング回路140におけるサンプリング用トランジスタ141の特性等によって信号遅延が発生し、Xクロック信号CLXに基づくタイミングより、画像信号VID1〜VID6の出力タイミングが遅延することがある。
【0073】
図2及び図6において、モニタ回路27は、画像信号供給回路101の1段分を模擬するように構成されている。即ち、モニタ回路27は、データ線駆動回路150のシフトレジスタ160の一段分に対応するイネーブル回路400(図3参照)を模擬する単位回路271aと、該一段分に対応するバッファ回路500(図3参照)を模擬する単位回路271bとを含む論理回路部模擬部271と、データ線駆動回路150の一段に対応するサンプリング用トランジスタ114(図3参照)を模擬する3個のダミートランジスタ272とを有している。ここで、図2においては、簡単のため、3個のダミートランジスタ272のうち1個について図示し、その他2個については、図示を省略してある。尚、論理回路部模擬部271に含まれる単位回路271a及び272bの各々は、本発明に係る「第1モニタ回路部」の一例であり、3個のダミートランジスタ272は、本発明に係る「第2モニタ回路部」の一例である。
【0074】
単位回路271aは、図3を参照して上述したNAND回路410、NOR回路420及びインバータ430を夫々模擬するための、NAND回路71、NOR回路72及びインバータ73aを含む構成となっている。
【0075】
NAND回路71は、2つの入力端のうち一方に、XスタートパルスDXが入力されると共に、2つの入力端のうち他方に、低電源電位VSSXが供給されるように構成されている。
【0076】
NOR回路72は、2つの入力端のうち一方に、NAND回路71の出力端が電気的に接続されると共に、2つの入力端のうち他方に、インバータ73aの出力端が電気的に接続されている。
【0077】
インバータ73aは、入力端に低電源電位VSSXが供給されると共に、出力端がNOR回路72に電気的に接続されている。
【0078】
NAND回路71、NOR回路72及びインバータ73aの各々は、複数のトランジスタを含んで構成されている。NAND回路71を構成する複数のトランジスタの各々のチャネル幅Wd6は、例えば20umである。NOR回路72を構成する複数のトランジスタの各々のチャネル幅Wd4は、例えば20umである。インバータ73aを構成する複数のトランジスタの各々のチャネル幅Wd5は、例えば20umである。本実施形態では、後に詳細に説明するが、(i)図3を参照して上述したNOR回路420を構成するトランジスタのチャネル幅W4に対するNOR回路72を構成するトランジスタのチャネル幅Wd4の比率Wd4/W4、(ii)図3を参照して上述したインバータ430を構成するトランジスタのチャネル幅W5に対するインバータ73aを構成するトランジスタのチャネル幅Wd5の比率Wd5/W5、及び(iii)図3を参照して上述したNAND回路410を構成するトランジスタのチャネル幅W6に対するNAND回路71を構成するトランジスタのチャネル幅Wd6の比率Wd6/W6は、互いに等しく、いずれも、例えば1/2(即ち、0.5)に設定されている。つまり、本実施形態では、単位回路271aを構成する複数のトランジスタの各々は、比率Wd4/W4=比率Wd5/W5=比率Wd6/W6=1/2の関係式が成立するように、形成されている。尚、NAND回路71を構成する複数のトランジスタ、NOR回路72を構成する複数のトランジスタ及びインバータ73aを構成する複数のトランジスタは、夫々、本発明に係る「第1ダミートランジスタ」の一例である。
【0079】
NAND回路71、NOR回路72及びインバータ73aは、各々に含まれるトランジスタのチャネル幅が、NAND回路410、NOR回路420及びインバータ430の各々に含まれるトランジスタのチャネル幅と異なる点を除いては、NAND回路410、NOR回路420及びインバータ430の各々と概ね同様に構成されており、NAND回路410、NOR回路420及びインバータ430の各々に含まれるトランジスタと同じ個数のトランジスタによって構成されている。
【0080】
次に、図6に加えて図7を参照して、NAND回路71の回路構成について説明する。
【0081】
図7は、本実施形態に係るモニタ回路に含まれるNAND回路の回路構成を示す回路図である。
【0082】
図7において、NAND回路71は、Pチャネル型トランジスタ810、Nチャネル型トランジスタ820、Nチャネル型トランジスタ830及びPチャネル型トランジスタ840を備えている。Pチャネル型トランジスタ810及びNチャネル型トランジスタ820の各々のゲート電極は、入力端α(図6も参照)に電気的に接続されており、XスタートパルスDXが入力される。Pチャネル型トランジスタ810は、ソースが電源配線602に電気的に接続されており、ドレインが出力端OUT(図6も参照)に電気的に接続されている。Nチャネル型トランジスタ820は、ソースがNチャネル型トランジスタ830のドレインに電気的に接続されており、ドレインが出力端OUTに電気的に接続されている。Nチャネル型トランジスタ830は、ソースが電源配線601に電気的に接続されている。Nチャネル型トランジスタ830のゲート電極は、入力端β(図6も参照)に電気的に接続されており、高電源電位VDDXが供給される。Pチャネル型トランジスタ840は、ソースが電源配線602に電気的に接続されており、ドレインが出力端OUTに電気的に接続されている。Pチャネル型トランジスタ840のゲート電極は、入力端β(図6も参照)に電気的に接続されており、高電源電位VDDXが供給される。Pチャネル型トランジスタ810、Nチャネル型トランジスタ820、Nチャネル型トランジスタ830及びPチャネル型トランジスタ840の各々のチャネル幅W6dは、上述したように、例えば20umである。
【0083】
尚、本実施形態では、図3を参照して上述したNAND回路410は、NAND回路71と概ね同様に、4個のトランジスタから構成されているが、上述したように、NAND回路410を構成するトランジスタのチャネル幅W6に対するNAND回路71を構成する4個のトランジスタ(即ち、Pチャネル型トランジスタ810、Nチャネル型トランジスタ820、Nチャネル型トランジスタ830及びPチャネル型トランジスタ840)のチャネル幅Wd6の比率は、例えば1/2である。
【0084】
再び図6に戻り、単位回路271bには、図3を参照して上述したインバータ501及び502を夫々模擬するための、インバータ73b及び73cが含まれている。インバータ73b及び73cは、データ線114に沿った方向(即ち、Y方向)に、直列接続されて構成されている。インバータ73bの入力端は、単位回路271aの出力端(即ち、NOR回路72の出力端)に電気的に接続されており、インバータ73cの出力端は、後述する3個のダミートランジスタ272のゲート電極に電気的に接続されている。インバータ73b及び73cの各々では、2個のインバータが走査線112に沿った方向(即ち、X方向)に並列接続されて構成されている。即ち、インバータ73bは、インバータ711及び712が並列接続されて構成されており、インバータ73cは、インバータ721及び722が並列接続されて構成されている。
【0085】
更に、インバータ711及び712並びに721及び722は、図3を参照して上述したインバータ511〜514及び521〜524と概ね同様に、いずれもチャネル幅方向がY方向に形成されたPチャネル型及びNチャネル型トランジスタを組み合わせた相補型トランジスタとして構成されている。即ち、インバータ711及び712並びに721及び722は、いずれも、電源配線601から引き出された引出配線611と電源配線602から引き出された引出配線621との間において、Pチャネル型トランジスタ及びNチャネル型トランジスタが直列接続されて構成されている。
【0086】
尚、インバータ73bを構成する複数のトランジスタ(即ち、インバータ711及び712の各々を構成するPチャネル型及びNチャネル型トランジスタ)の各々のチャネル幅Wd3は、例えば100umであり、インバータ73cを構成する複数のトランジスタ(即ち、インバータ721及び724の各々を構成するPチャネル型及びNチャネル型トランジスタ)の各々のチャネル幅Wd2は、例えば300umである。即ち、インバータ73bを構成する複数のトランジスタの各々のチャネル幅Wd3は、図3を参照して上述したインバータ501を構成する複数のトランジスタの各々のチャネル幅W3と互いに同じであり、インバータ73cを構成する複数のトランジスタの各々のチャネル幅Wd2は、図3を参照して上述したインバータ502を構成する複数のトランジスタの各々のチャネル幅W2と互いに同じである。本実施形態では、(i)図3を参照して上述したインバータ502を構成するトランジスタの個数N2(本実施形態では4個)に対するインバータ73cを構成するトランジスタの個数Nd2の比率Nd2/N2、及び(ii)図3を参照して上述したインバータ501を構成するトランジスタの個数N3(本実施形態では4個)に対するインバータ73bを構成するトランジスタの個数Nd3の比率Nd3/N3は、互いに等しく、いずれも、例えば1/2(即ち、0.5)に設定されている。つまり、本実施形態では、単位回路271bを構成する複数のトランジスタは、比率Nd2/N2=比率Nd3/N3=1/2の関係式が成立するように、形成されている。
【0087】
3個のダミートランジスタ272は、本発明に係る「複数の第2ダミートランジスタ」の一例であり、図3を参照して上述した6個のサンプリング用トランジスタ141を模擬するための、互いに並列接続されたトランジスタである。ダミートランジスタ272は、サンプリング用トランジスタ141の構成に対応させて、例えば、Nチャネル型或いはPチャネル型トランジスタにより形成されるとよい。ダミートランジスタ272のソースは、電源配線601に電気的に接続されており、低電源電位VSSXが供給される。ダミートランジスタ272のゲート電極は、上述したインバータ73cの出力端に電気的に接続されている。ダミートランジスタ272のドレインは、抵抗素子30を介してモニタリング端子29に電気的に接続されている。
【0088】
尚、本実施形態では、3個のダミートランジスタ272の各々のチャネル幅Wd1は、例えば600umである。
【0089】
以上のように構成されたモニタ回路27においては、当該モニタ回路27によって模擬された、データ線駆動回路150の一段及び該一段に対応するサンプリング用トランジスタ141の夫々の動作を模擬することができる。従って、モニタ回路27を動作させて、モニタリング端子29から出力されるモニタ信号MONの出力タイミングを測定することにより、データ線駆動回路150の一段及び該一段に対応するサンプリング用トランジスタ141における信号遅延に基づく画像信号VID1〜VID6の出力タイミングを間接的に測定することができる。
【0090】
次に、上述したモニタ回路27の具体的な構成について、図8及び図9を参照して詳細に説明する。
【0091】
図8は、図6を参照して上述した3個のダミートランジスタ272及び単位回路271bの具体的な構成を示す平面図である。
【0092】
図8において、モニタ回路27は、3個のダミートランジスタ272と、単位回路271bとを備えている。
【0093】
ダミートランジスタ272は、素子基板上に形成された半導体層272aと、半導体層272aよりもゲート絶縁膜を介して上層側に形成されたゲート電極272Gと、ゲート電極272Gよりも層間絶縁膜を介して上層側に形成されたソース配線272Sと、ソース配線272と同層に配置されたドレイン配線272Dとを備えている。
【0094】
半導体層272aには、ゲート電極272Gからの電界によりチャネルが形成されるチャネル領域と、ソース配線272Sとコンタクトホール901を介して電気的に接続されるソース領域と、ドレイン配線272Dとコンタクトホール902を介して電気的に接続されるドレイン領域とが形成されている。
【0095】
ゲート電極272Gは、後述するPチャネル型トランジスタ721p、Nチャネル型トランジスタ271n、Pチャネル型トランジスタ722p及びNチャネル型トランジスタ272nの各々のドレインに電気的に接続されている。
【0096】
ソース配線272Sは、電源配線601から引き出された引出配線の一部として形成されており、低電源電位VSSXが供給される。
【0097】
ドレイン配線272Dは、抵抗素子30(図6参照)に電気的に接続されている。
【0098】
尚、本実施形態では、ダミートランジスタ272のチャネル幅Wd1は、例えば600umであり、図3を参照して上述したサンプリング用トランジスタ41のチャネル幅W1と互いに同じ大きさである。
【0099】
単位回路271bは、インバータ711(図6参照)を構成するPチャネル型トランジスタ711p及びNチャネル型トランジスタ711nと、インバータ712(図6参照)を構成するPチャネル型トランジスタ712p及びNチャネル型トランジスタ712nと、インバータ721(図6参照)を構成するPチャネル型トランジスタ721p及びNチャネル型トランジスタ721nと、インバータ722(図6参照)を構成するPチャネル型トランジスタ722p及びNチャネル型トランジスタ722nとを備えている。
【0100】
Nチャネル型トランジスタ711nは、素子基板上に形成された半導体層711naと、半導体層711naよりもゲート絶縁膜を介して上層側に形成されたゲート電極711nGと、ゲート電極711nGよりも層間絶縁膜を介して上層側に形成されたソース配線711nSと、ソース配線711nSと同層に配置されたドレイン配線711nDとを備えている。
【0101】
半導体層711naには、ゲート電極711nGからの電界によりチャネルが形成されるN型チャネル領域と、ソース配線711nSとコンタクトホール909を介して電気的に接続されるソース領域と、ドレイン配線711nDとコンタクトホール910を介して電気的に接続されるドレイン領域とが形成されている。
【0102】
ゲート電極711nGは、単位回路271aの出力信号が入力される入力配線950に電気的に接続されている。
【0103】
ソース配線711nSは、電源配線601から引き出された引出配線611の一部として形成されており、低電源電位VSSXが供給される。
【0104】
ドレイン配線711nDは、後述するPチャネル型トランジスタ721p、Nチャネル型トランジスタ721n、Pチャネル型トランジスタ722p及びNチャネル型トランジスタ722nの各々のゲート電極とコンタクトホール908を介して電気的に接続されている。
【0105】
Pチャネル型トランジスタ711pは、Nチャネル型トランジスタ711nと概ね同様に、素子基板上に形成された半導体層と、この半導体層よりもゲート絶縁膜を介して上層側に形成されたゲート電極711pGと、ゲート電極711pGよりも層間絶縁膜を介して上層側に形成されたソース配線と、このソース配線と同層に配置されたドレイン配線とを備えている。
【0106】
Pチャネル型トランジスタ711pの半導体層には、ゲート電極711pGからの電界によりチャネルが形成されるP型チャネル領域と、ソース配線とコンタクトホールを介して電気的に接続されるソース領域と、ドレイン配線とコンタクトホールを介して電気的に接続されるドレイン領域とが形成されている。
【0107】
ゲート電極711pGは、ゲート電極711nGと同様に、単位回路271aの出力信号が入力される入力配線950に電気的に接続されている。
【0108】
Pチャネル型トランジスタ711pのソース配線は、電源配線602から引き出された引出配線621の一部として形成されており、高電源電位VDDXが供給される。
【0109】
Pチャネル型トランジスタ711pのドレイン配線は、上述したドレイン配線711nDと同様に、後述するPチャネル型トランジスタ721p、Nチャネル型トランジスタ721n、Pチャネル型トランジスタ722p及びNチャネル型トランジスタ722nの各々のゲート電極とコンタクトホール908を介して電気的に接続されている。
【0110】
Pチャネル型トランジスタ712pは、Pチャネル型トランジスタ711pと概ね同様に構成されている。Nチャネル型トランジスタ712nは、Nチャネル型トランジスタ711nと概ね同様に構成されている。
【0111】
尚、本実施形態では、インバータ73b(図6参照)を構成する4個のトランジスタ(即ち、Pチャネル型トランジスタ711p、Nチャネル型トランジスタ711n、Pチャネル型トランジスタ712p及びNチャネル型トランジスタ712n)の各々のチャネル幅Wd3は、例えば100umであり、インバータ501(図3参照)を構成する8個のトランジスタの各のチャネル幅W3と互いに同じ大きさである。
【0112】
Nチャネル型トランジスタ721nは、素子基板上に形成された半導体層721naと、半導体層721naよりもゲート絶縁膜を介して上層側に形成されたゲート電極721nGと、ゲート電極721nGよりも層間絶縁膜を介して上層側に形成されたソース配線721nSと、ソース配線721nSと同層に配置されたドレイン配線721nDとを備えている。
【0113】
半導体層721naには、ゲート電極721nGからの電界によりチャネルが形成されるN型チャネル領域と、ソース配線721nSとコンタクトホール903を介して電気的に接続されるソース領域と、ドレイン配線721nDとコンタクトホール904を介して電気的に接続されるドレイン領域とが形成されている。
【0114】
ゲート電極721nGは、上述したPチャネル型トランジスタ711p、Nチャネル型トランジスタ711n、Pチャネル型トランジスタ712p及びNチャネル型トランジスタ712nのドレイン配線とコンタクトホール908を介して電気的に接続されている。
【0115】
ソース配線721nSは、電源配線601から引き出された引出配線611の一部として形成されており、低電源電位VSSXが供給される。
【0116】
ドレイン配線721pDは、上述した3個のダミートランジスタ272のゲート電極272Gとコンタクトホール907を介して電気的に接続されている。
【0117】
Pチャネル型トランジスタ721pは、素子基板上に形成された半導体層と、この半導体層よりもゲート絶縁膜を介して上層側に形成されたゲート電極721pGと、ゲート電極721pGよりも層間絶縁膜を介して上層側に形成されたソース配線721pSと、ソース配線721pSと同層に配置されたドレイン配線721pDとを備えている。
【0118】
Pチャネル型トランジスタ721pの半導体層には、ゲート電極721pGからの電界によりチャネルが形成されるP型チャネル領域と、ソース配線721pSとコンタクトホール905を介して電気的に接続されるソース領域と、ドレイン配線721pDとコンタクトホール906を介して電気的に接続されるドレイン領域とが形成されている。
【0119】
ゲート電極721pGは、上述したゲート電極721nGと同様に、上述したPチャネル型トランジスタ711p、Nチャネル型トランジスタ711n、Pチャネル型トランジスタ712p及びNチャネル型トランジスタ712nのドレイン配線とコンタクトホール908を介して電気的に接続されている。
【0120】
ソース配線721pSは、電源配線602から引き出された引出配線621の一部として形成されており、高電源電位VDDXが供給される。
【0121】
ドレイン配線721pDは、上述したドレイン配線721nDと同様に、上述した3個のダミートランジスタ272のゲート電極272Gとコンタクトホール907を介して電気的に接続されている。
【0122】
Pチャネル型トランジスタ722pは、Pチャネル型トランジスタ721pと概ね同様に構成されている。Nチャネル型トランジスタ722nは、Nチャネル型トランジスタ721nと概ね同様に構成されている。
【0123】
尚、本実施形態では、インバータ73c(図6参照)を構成する4個のトランジスタ(即ち、Pチャネル型トランジスタ721p、Nチャネル型トランジスタ721n、Pチャネル型トランジスタ722p及びNチャネル型トランジスタ722n)の各々のチャネル幅Wd2は、例えば100umであり、インバータ502(図3参照)を構成する8個のトランジスタの各のチャネル幅W2と互いに同じ大きさである。
【0124】
図9は、図6及び図7を参照して上述したNAND回路71の具体的な構成を示す平面図である。
【0125】
図9において、NAND回路71は、Pチャネル型トランジスタ810、Nチャネル型トランジスタ820、Nチャネル型トランジスタ830及びPチャネル型トランジスタ840を備えている。
【0126】
Pチャネル型トランジスタ810及びPチャネル型トランジスタ840は、共通の半導体層810aを有している。Pチャネル型トランジスタ810は、入力端β(図6も参照)に電気的に接続された入力配線960の一部として形成されたゲート電極810Gを有している。Pチャネル型トランジスタ840は、入力端α(図6も参照)に電気的に接続された入力配線970の一部として形成されたゲート電極840Gを有している。
【0127】
半導体層810aには、ゲート電極810Gからの電界によりチャネルが形成されるP型チャネル領域と、ゲート電極840Gからの電界によりチャネルが形成されるP型チャネル領域と、第1出力配線990にコンタクトホール913を介して電気的に接続されるドレイン領域と、第1出力配線990にコンタクトホール915を介して電気的に接続されるドレイン領域とが形成されている。更に、半導体層810aには、ゲート電極810Gからの電界によりチャネルが形成されるP型チャネル領域とゲート電極840Gからの電界によりチャネルが形成されるP型チャネル領域との間に、電源配線602から引き出される引出配線622にコンタクトホール914を介して電気的に接続される、Pチャネル型トランジスタ810及びPチャネル型トランジスタ840に共通のソース領域が形成されている。
【0128】
Nチャネル型トランジスタ820及びNチャネル型トランジスタ830は、共通の半導体層820aを有している。Nチャネル型トランジスタ820は、入力端α(図6も参照)に電気的に接続された入力配線970の一部として形成されたゲート電極820Gを有している。Nチャネル型トランジスタ830は、入力端β(図6も参照)に電気的に接続された入力配線960の一部として形成されたゲート電極830Gを有している。
【0129】
半導体層820aには、ゲート電極820Gからの電界によりチャネルが形成されるN型チャネル領域と、ゲート電極830Gからの電界によりチャネルが形成されるN型チャネル領域と、電源配線601から引き出される引出配線612にコンタクトホール911を介して電気的に接続されるソース領域と、第1出力配線990にコンタクトホール912を介して電気的に接続されるドレイン領域とが形成されている。更に、半導体層820aには、ゲート電極820Gからの電界によりチャネルが形成されるN型チャネル領域と、ゲート電極830Gからの電界によりチャネルが形成されるN型チャネル領域との間に、Nチャネル型トランジスタ820のドレイン領域及びNチャネル型トランジスタ830のソース領域としての、ソース・ドレイン領域が形成されている。
【0130】
第1出力配線990は、コンタクトホール916を介して第2出力配線980と電気的に接続されている。第2出力配線980は、入力配線960及び970と同層に配置されている。第1出力配線990は、第2出力配線980よりも層間絶縁膜を介して上層側に配置されている。
【0131】
尚、本実施形態では、NAND回路71を構成する4個のトランジスタ(即ち、Pチャネル型トランジスタ810、Nチャネル型トランジスタ820、Nチャネル型トランジスタ830及びPチャネル型トランジスタ840)の各々のチャネル幅Wd6は、例えば20umであり、NAND回路410(図3参照)を構成する4個のトランジスタの各々のチャネル幅W6の1/2倍である。
【0132】
次に、本実施形態に係るモニタ回路の特徴的な構成について、主に図3及び図6を参照して説明する。
【0133】
図3及び図6において、本実施形態では、論理回路部模擬部271を構成する複数のトランジスタは、論理回路部700(即ち、イネーブル回路400及びバッファ回路500)を構成する複数のトランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されている。具体的には、単位回路271aを構成する複数のトランジスタは、イネーブル回路400を構成する複数のトランジスタよりも、チャネル幅が小さくなるように形成され、単位回路271bのインバータ73b及び73cを夫々構成する複数のトランジスタは、バッファ回路500のインバータ501及び502を夫々構成する複数のトランジスタよりも個数が少なくなるように、形成されている。更に、ダミートランジスタ272は、模擬すべき6個のサンプリング用トランジスタ141(言い換えれば、データ線駆動回路150の一段に対応するサンプリング用トランジスタ141)よりも少ない個数(本実施形態では3個)となるように形成されている。
【0134】
本実施形態では特に、(i)イネーブル回路400を構成する複数のトランジスタのチャネル幅W4、W5及びW6(本実施形態では、チャネル幅W4、W5及びW6は、互いに同じ大きさであり、いずれも例えば40umである)に対する単位回路271aを構成する複数のトランジスタのチャネル幅Wd4、Wd5及びWd6(本実施形態では、チャネル幅Wd4、Wd5及びWd6は、互いに同じ大きさであり、いずれも例えば20umである)の比率と、(ii)インバータ501及び502を夫々構成するトランジスタの個数(本実施形態では、8個)に対するインバータ73b及び73cを夫々構成するトランジスタの個数(本実施形態では、4個)の比率と、(iii)模擬すべき、データ線駆動回路150の一段に対応するサンプリング用トランジスタ141の個数(本実施形態では、6個)に対するダミートランジスタ272の個数(本実施形態では、3個)の比率は、互いに等しく、いずれも1/2である。
【0135】
よって、モニタ回路27のサイズを小さくする或いは縮小する(即ち、モニタ回路27をシュリンクする)ことができると共に、モニタ回路27が出力するモニタ信号MONの遅延量を、画像信号供給回路101のうちモニタ回路27が模擬すべき回路部分(即ち、データ線駆動回路150の一段に対応する論理回路部700(i)及び該一段に対応する6個のサンプリング用トランジスタ141)における信号の遅延量と殆ど或いは全く同じにすることができる。言い換えれば、画像信号供給回路1010の一部を模擬するというモニタ回路27の本来の機能を適切に維持しつつ、モニタ回路27を形成するためだけの素子基板上の面積を小さくすることができる。従って、画像信号供給回路101において生じる画像信号の出力タイミングの遅延を、モニタ信号MONによって精度良くモニタリングすることが可能となると共に、素子基板上の周辺領域を画像表示領域110に対して狭めることが可能となり、画像表示領域110を狭めることなく素子基板のサイズを小さくすることが可能となる。この結果、当該液晶装置1を小型化することが可能となる。このような液晶装置1の小型化によって、液晶装置1を製造する製造コストの低減も可能となる。
【0136】
尚、(i)イネーブル回路400を構成する複数のトランジスタのチャネル幅W4、W5及びW6に対する単位回路271aを構成する複数のトランジスタのチャネル幅Wd4、Wd5及びWd6の比率と、(ii)インバータ501及び502を夫々構成するトランジスタの個数に対するインバータ73b及び73cを夫々構成するトランジスタの個数の比率と、(iii)模擬すべき、データ線駆動回路150の一段に対応するサンプリング用トランジスタ141の個数に対するダミートランジスタ272の個数の比率は、互いに等しければよく、例えば1/3など、1/2とは異なる他の値であってもよい。この場合にも、画像信号供給回路101において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に、当該液晶装置を小型化することができる。
【0137】
図3及び図6において、本実施形態では特に、イネーブル回路400を構成する複数のトランジスタの個数と、単位回路271aを構成する複数のトランジスタの個数とは互いに同じであり、サンプリング用トランジスタ141のチャネル幅W1とダミートランジスタ272のチャネル幅Wd1とは互いに同じ大きさであり、(i)イネーブル回路400を構成する複数のトランジスタの各々のチャネル幅W4、W5及びW6(本実施形態では、例えば40um)に対する単位回路271aを構成するトランジスタの各々のチャネル幅Wd4、Wd5及びWd6(本実施形態では、例えば20um)の比率と、(ii)模擬すべき、データ線駆動回路150の一段に対応するサンプリング用トランジスタ141の個数(本実施形態では、6個)に対するダミートランジスタ272の個数(本実施形態では、3個)の比率が、互いに等しい。
【0138】
よって、単位回路271aを構成する複数のトランジスタ(例えば、図9を参照して上述したトランジスタ810、820、830及び840)の各々を、イネーブル回路400を構成する複数のトランジスタと比較して、チャネル幅方向(即ち、例えば図3、図6或いは図9におけるY方向)に小さく形成することができると共に、3個のダミートランジスタ272を、6個のサンプリング用トランジスタ141と比較して、チャネル幅方向に交わる方向(言い換えれば、チャネル長方向、即ち、図3或いは図6におけるX方向)に小さく形成することができる。言い換えれば、単位回路271aを構成する複数のトランジスタが、イネーブル回路400を構成する複数のトランジスタに対して縮小される方向と、3個のダミートランジスタ272が、6個のサンプリング用トランジスタ141に対して縮小される方向とを互いに異なるように、単位回路271aを構成する複数のトランジスタ及び3個のダミートランジスタ272を形成することができる。よって、単位回路271aを構成する複数のトランジスタ及び3個のダミートランジスタ272を、素子基板上における限られた領域に比較的容易にレイアウトすることが可能となる。
【0139】
以上説明したように、本実施形態に係る液晶装置1によれば、画像信号供給回路101において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に、当該液晶装置を小型化することができる。
【0140】
以上の実施形態に係る液晶装置1の具体的な全体構成について、図10及び図11を参照して説明する。
【0141】
図10は、TFTアレイ基板10をその上に形成された各構成要素と共に対向基板20の側から見た平面図であり、図11は、図10のH−H’断面図である。
【0142】
図10及び図11において、素子基板としてのTFTアレイ基板10と対向基板20とが対向配置されている。TFTアレイ基板10と対向基板20との間に液晶層50が封入されており、TFTアレイ基板10と対向基板20とは、画像表示領域110の周囲に位置するシール領域に設けられたシール材52により相互に接着されている。
【0143】
図10において、シール材52が配置されたシール領域の内側に並行して、画像表示領域110の額縁領域を規定する遮光性の額縁遮光膜53が、対向基板20側に設けられている。
【0144】
シール材52が配置されたシール領域の外側に位置する領域には、データ線114に画像信号を所定タイミングで供給することによりデータ線114を駆動する画像信号供給回路101及び外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられている。また、この一辺に隣接する2辺のいずれかに沿って、走査線112に走査信号を所定タイミングで供給することにより走査線112を駆動する走査線駆動回路130が設けられている。尚、走査線112に供給される走査信号遅延が問題になる場合には、走査線駆動回路130を、画像信号供給回路101及び外部回路接続端子102が設けられたTFTアレイ基板10の一辺に隣接する2辺に沿って設けるようにしてもよい。この場合、TFTアレイ基板10の残る一辺に沿って設けられた複数の配線によって、二つの走査線駆動回路130は互いに接続されるようにする。或いは、画像信号供給回路101を画像表示領域110の両側に配置させてもよい。
【0145】
また、TFTアレイ基板10上には、対向基板20の4つのコーナー部に対向する領域に、両基板間を上下導通材で接続するための上下導通端子106が配置されている。これらにより、TFTアレイ基板10と対向基板20との間で電気的な導通をとることができる。
【0146】
図11において、TFTアレイ基板10上には、ここでは図示を省略するが、図1を参照して上述した画素スイッチング用のTFT116や走査線112、データ線114等の配線が作り込まれた積層構造が形成される。画像表示領域110には、TFT116や走査線112、データ線114等の配線の上層に、ITO(Indium Tin Oxide)等の透明材料からなる画素電極118がマトリクス状に設けられている。画素電極118上には、配向膜が形成されている。他方、対向基板20におけるTFTアレイ基板10との対向面上に、遮光膜23が形成されている。遮光膜23は、例えば遮光性金属膜等から形成されており、対向基板20上の画像表示領域110内で、例えば格子状等にパターニングされている。そして、遮光膜23上に、ITO等の透明材料からなる対向電極21が複数の画素電極118と対向してベタ状に形成されている。対向電極21上には配向膜が形成されている。また、液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【0147】
尚、TFTアレイ基板10上には、これら画像信号供給回路101、走査線駆動回路130等に加えて、複数のデータ線114に所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【0148】
<電子機器>
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
【0149】
先ず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図12は、プロジェクタの構成例を示す平面図である。この図12に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106及び2枚のダイクロイックミラー1108によってRGBの3原色に分離され、各原色に対応するライトバルブとしての液晶パネル1110R、1110B及び1110Gに入射される。
【0150】
液晶パネル1110R、1110B及び1110Gの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるR、G、Bの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、R及びBの光が90度に屈折する一方、Gの光が直進する。従って、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン等にカラー画像が投写されることとなる。
【0151】
ここで、各液晶パネル1110R、1110B及び1110Gによる表示像について着目すると、液晶パネル1110Gによる表示像は、液晶パネル1110R、1110Bによる表示像に対して左右反転することが必要となる。
【0152】
尚、液晶パネル1110R、1110B及び1110Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【0153】
尚、図12を参照して説明した電子機器の他にも、モバイル型のパーソナルコンピュータや、携帯電話、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等が挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【0154】
また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置(LCOS)、プラズマディスプレイ(PDP)、電界放出型ディスプレイ(FED、SED)、有機ELディスプレイ、デジタルマイクロミラーデバイス(DMD)、電気泳動装置等にも適用可能である。
【0155】
本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、及び該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【0156】
【図1】第1実施形態に係る液晶装置の全体構成を示すブロック図である。
【図2】第1実施形態に係る画像信号供給回路の一部及びモニタ回路の構成を示す回路図である。
【図3】第1実施形態に係る論理回路部の構成を示す回路図である。
【図4】第1実施形態に係る画像信号供給回路に係る各種信号の経時的変化を示すタイミングチャートである。
【図5】第1実施形態に係るタイミング制御回路の構成を示す回路図である。
【図6】第1実施形態に係るモニタ回路の構成を示す回路図である。
【図7】第1実施形態に係るモニタ回路に含まれるNAND回路の構成を示す回路図である。
【図8】第1実施形態に係る6個のサンプリング用トランジスタを模擬する3個のダミートランジスタ、及びバッファ回路を模擬する単位回路の具体的な構成を示す平面図である。
【図9】第1実施形態に係るモニタ回路に含まれるNAND回路の具体的な構成を示す平面図である。
【図10】第1実施形態に係る液晶装置の全体構成を示す平面図である。
【図11】図10のH−H’断面図である。
【図12】電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
【符号の説明】
【0157】
27…モニタ回路、101…画像信号供給回路、114…データ線、140…サンプリング回路、141…サンプリング用トランジスタ、150…データ線駆動回路、160…双方向シフトレジスタ、271a、271b…単位回路、271…論理回路部模擬部、272…ダミートランジスタ、400…イネーブル回路、500…バッファ回路、700…論理回路部、771…画像信号供給線
【特許請求の範囲】
【請求項1】
複数の画素部と、
該複数の画素部に電気的に接続される複数のデータ線と、
(i)転送信号を順次出力するシフトレジスタと、(ii)前記転送信号を整形して、サンプリング信号として出力する論理回路部と、(iii)前記サンプリング信号に応じて、画像信号を前記複数のデータ線に供給するサンプリング回路とを含んでなる画像信号供給部と、
(i)前記論理回路部の少なくとも一部を構成する複数の第1トランジスタを模擬する複数の第1ダミートランジスタを含んでなる第1モニタ回路部と、(ii)前記サンプリング回路の少なくとも一部を構成する複数の第2トランジスタを模擬する複数の第2ダミートランジスタを含んでなる第2モニタ回路部とを有するモニタ回路と
を備え、
前記複数の第1ダミートランジスタは、前記複数の第1トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、
前記複数の第2ダミートランジスタは、前記複数の第2トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、
前記複数の第1トランジスタのチャネル幅に対する前記複数の第1ダミートランジスタのチャネル幅の比率又は前記複数の第1トランジスタの個数に対する前記第1ダミートランジスタの個数の比率と、前記複数の第2トランジスタのチャネル幅に対する前記複数の第2ダミートランジスタのチャネル幅の比率又は前記複数の第2トランジスタの個数に対する前記第2ダミートランジスタの個数の比率とが、互いに等しい
ことを特徴とする電気光学装置。
【請求項2】
前記複数の第1トランジスタの個数と、前記複数の第1ダミートランジスタの個数とは互いに同じであり、
前記複数の第2トランジスタのチャネル幅と、前記複数の第2ダミートランジスタのチャネル幅とは互いに同じ大きさであり、
前記複数の第1トランジスタのチャネル幅に対する前記複数の第1ダミートランジスタのチャネル幅の比率と、前記複数の第2トランジスタの個数に対する前記第2ダミートランジスタの個数の比率とが、互いに等しい
ことを特徴とする請求項1に記載の電気光学装置。
【請求項3】
請求項1又は2に記載の電子機器を具備してなることを特徴とする電子機器。
【請求項1】
複数の画素部と、
該複数の画素部に電気的に接続される複数のデータ線と、
(i)転送信号を順次出力するシフトレジスタと、(ii)前記転送信号を整形して、サンプリング信号として出力する論理回路部と、(iii)前記サンプリング信号に応じて、画像信号を前記複数のデータ線に供給するサンプリング回路とを含んでなる画像信号供給部と、
(i)前記論理回路部の少なくとも一部を構成する複数の第1トランジスタを模擬する複数の第1ダミートランジスタを含んでなる第1モニタ回路部と、(ii)前記サンプリング回路の少なくとも一部を構成する複数の第2トランジスタを模擬する複数の第2ダミートランジスタを含んでなる第2モニタ回路部とを有するモニタ回路と
を備え、
前記複数の第1ダミートランジスタは、前記複数の第1トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、
前記複数の第2ダミートランジスタは、前記複数の第2トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、
前記複数の第1トランジスタのチャネル幅に対する前記複数の第1ダミートランジスタのチャネル幅の比率又は前記複数の第1トランジスタの個数に対する前記第1ダミートランジスタの個数の比率と、前記複数の第2トランジスタのチャネル幅に対する前記複数の第2ダミートランジスタのチャネル幅の比率又は前記複数の第2トランジスタの個数に対する前記第2ダミートランジスタの個数の比率とが、互いに等しい
ことを特徴とする電気光学装置。
【請求項2】
前記複数の第1トランジスタの個数と、前記複数の第1ダミートランジスタの個数とは互いに同じであり、
前記複数の第2トランジスタのチャネル幅と、前記複数の第2ダミートランジスタのチャネル幅とは互いに同じ大きさであり、
前記複数の第1トランジスタのチャネル幅に対する前記複数の第1ダミートランジスタのチャネル幅の比率と、前記複数の第2トランジスタの個数に対する前記第2ダミートランジスタの個数の比率とが、互いに等しい
ことを特徴とする請求項1に記載の電気光学装置。
【請求項3】
請求項1又は2に記載の電子機器を具備してなることを特徴とする電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2010−139535(P2010−139535A)
【公開日】平成22年6月24日(2010.6.24)
【国際特許分類】
【出願番号】特願2008−312996(P2008−312996)
【出願日】平成20年12月9日(2008.12.9)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成22年6月24日(2010.6.24)
【国際特許分類】
【出願日】平成20年12月9日(2008.12.9)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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