電気光学装置用基板、電気光学装置、電子機器及び投射型表示装置
【課題】画素選択用トランジタの素子領域を作り込んだ半導体基板の上に層間絶縁膜とメタル層を交互に繰り返して成膜した積層膜構造を有する液晶パネル用基板において、被研磨膜に係る層間絶縁膜を厚膜化せずに、研磨レートの均一化を達成できる構造を実現する。
【解決手段】 液晶パネル用基板は、画素領域において第２のメタル層からなる遮光膜１２に開けた開口部１２ａを通して遮光膜下の第２の層間絶縁膜１１を挟んで第１のメタル層からなる配線膜１０と遮光膜上の第３の層間絶縁膜１３を挟んで第３のメタル層からなる画素電極とを導電接続する接続プラグ１５を備えている。非画素領域の入力端子パッド２６の周囲に、第１のメタル層からなる下層ダミーパターンＡと第２のメタル層からなる上層ダミーパターンＢが積み重ね形成されている。ダミーパターンＡ，Ｂ上の第３の層間絶縁膜１３の成膜表面レベルが底上げされるため、その部分での過研磨を解消できる。そのため、ＣＭＰ処理において一様の研磨レートが得られる。
【解決手段】 液晶パネル用基板は、画素領域において第２のメタル層からなる遮光膜１２に開けた開口部１２ａを通して遮光膜下の第２の層間絶縁膜１１を挟んで第１のメタル層からなる配線膜１０と遮光膜上の第３の層間絶縁膜１３を挟んで第３のメタル層からなる画素電極とを導電接続する接続プラグ１５を備えている。非画素領域の入力端子パッド２６の周囲に、第１のメタル層からなる下層ダミーパターンＡと第２のメタル層からなる上層ダミーパターンＢが積み重ね形成されている。ダミーパターンＡ，Ｂ上の第３の層間絶縁膜１３の成膜表面レベルが底上げされるため、その部分での過研磨を解消できる。そのため、ＣＭＰ処理において一様の研磨レートが得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、反射型液晶パネル用基板等の電気光学装置用基板に関し、特に、画素選択用素子領域の上に画素領域を積層した電気光学装置用基板に関する。
【背景技術】
【０００２】
反射型液晶パネルをライトバルブとして用いた投写型表示装置（液晶プロジェクタ）は、図１７に示すように、システム光軸Ｌ0 に沿って配置した光源部１１０、インテグレータレンズ１２０、及び偏光変換素子１３０から概略構成される偏光照明装置１００と、偏光照明装置１００から射出されたＳ偏光束をＳ偏光束反射面２０１により反射させる偏光ビームスプリッタ２００と、偏光ビームスプリッタ２００のＳ偏光束反射面２０１から反射された光のうち青色光（Ｂ）の成分を分離するダイクロイックミラー４１２と、分離された青色光（Ｂ）を変調する反射型液晶ライトバルブ３００Ｂと、ダイクロイックミラー４１２によって青色光が分離された後の光束のうち赤色光（Ｒ）の成分を反射させて分離するダイクロイックミラー４１３と、分離された赤色光（Ｒ）を変調する反射型液晶ライトバルブ３００Ｒと、ダイクロイックミラー４１３を透過する残りの緑色光（Ｇ）を変調する反射型液晶ライトバルブ３００Ｇと、３つの反射型液晶ライトバルブ３００Ｒ，３００Ｇ，３００Ｂにて変調された光を光路逆進させてダイクロイックミラー４１３，４１２，偏光ビームスプリッタ２００にて合成し、この合成光をスクリーン６００へ投写する投写レンズからなる投写光学系５００とから構成されている。各反射型液晶ライトバルブ３００Ｒ，３００Ｇ，３００Ｂには、それぞれ図１８の断面図に示すような反射型液晶パネル３０が用いられている。
【０００３】
この反射型液晶パネル３０は、ガラス又はセラミック等からなる支持基板３２上に接着剤で固着された反射型液晶パネル用基板３１と、この反射型液晶パネル用基板３１上をシール材３６で枠形状に囲み、間隔をおいて対向配置した透明導電膜（ＩＴＯ）からなる対向電極（共通電極）３３を持つ光入射側のガラス基板３５と、反射型液晶パネル用基板３１とガラス基板３５との間のシール材３６で封止された隙間内において充填された周知のＴＮ（Twisted Nematic ）型液晶又は電圧無印加状態で液晶分子が略垂直配向するＳＨ（Super Homeotropic ）型液晶３７とを有している。
【０００４】
この反射型液晶パネル３０に用いられる反射型液晶パネル用基板３１の拡大した平面レイアウトを図１９に示す。反射型液晶パネル用基板３１は、図１８に示す多数の画素電極１４がマトリクス状に配置された矩形の画素領域（表示領域）２０と、画素領域２０の左右辺の外側に位置し、ゲート線（走査電極，行電極）を走査するゲート線駆動回路（Ｙドライバ）２２Ｒ，２２Ｌと、画素電極１４の上辺の外側に位置し、データ線（信号電極，列電極）についてのプリチャージ及びテスト回路２３と、画素電極１４の下辺の外側に位置し、データ線に画像データに応じた画像信号を供給する画像信号サンプリング回路２４と、ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，及び画像信号サンプリング回路２４の外側には前述したシール材３７が位置決めされる枠形状のシール領域２７と、下側端に沿って配列されており、異方性導電膜（ＡＣＦ）３８を介してフレキシブルテープ配線３９に固着接続される複数の端子パッド２６と、この端子パッド２６の列とシール領域２７との間に位置し、データ線に対し画像データに応じた画像信号を供給するデータ線駆動回路（Ｘドライバ）２１と、そのデータ線駆動回路２１の両脇に位置し、ガラス基板３５の対向電極３３に給電するための中継端子パッド（いわゆる銀点）２９Ｒ，２９Ｌとから構成されている。
【０００５】
なお、シール領域２７の内側に位置する周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，及び画像信号サンプリング回路２４）にも、光が入射するのを防止するため、最上層の画素電極１４と同層の遮光膜２５（図１８参照）が設けられている。
【０００６】
図２０は反射型液晶パネル用基板３１の画素領域２０の一部を拡大して示す平面図で、図２１は図２０中のＡ−Ａ′に沿って切断した状態を示す切断図である。図２０において、１は単結晶シリコンのＰ--型半導体基板（Ｎ--型半導体基板でも良い）で、２０mm角の大形サイズである。２はこの半導体基板１のうち素子（ＭＯＳＦＥＴなど）形成領域の表面（主面）側に形成されたＰ型ウェル領域、３は半導体基板１の素子非形成領域における素子分離用に形成されたフィールド酸化膜（いわゆるＬＯＣＯＳ）である。図２１に示すＰ型ウェル領域２は、例えば画素数７６８×１０２４というような画素がマトリクス状に配置された画素領域２０の共通ウェル領域として形成されており、周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及びデータ駆動回路２１）を構成する素子を作り込む部分のＰ型ウェル領域２′（図２２参照）とは分離されている。
【０００７】
フィールド酸化膜３には１画素毎の区画領域に２つの開口部が形成されている。一方の開口部の内側中央にゲート絶縁膜４ｂを介して形成されたポリシリコン又はメタルシリサイド等からなるゲート電極４ａと、このゲート電極４ａの両側のＰ型ウェル領域２の表面に形成されたＮ+ 型ソース領域５ａ，Ｎ+ 型ドレイン領域５ｂとは画素選択用のＮチャネル型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を構成している。行方向に隣接する複数の画素の各ゲート電極４ａは走査線方向（画素行方向）に延在してゲート線４を構成している。
【０００８】
また、他方の開口部の内側のＰ型ウェル領域２の表面に形成された行方向共通のＰ型容量電極領域８と、このＰ型容量電極領域８の上に絶縁膜（誘電膜）９ｂを介して形成されたポリシリコン又はメタルシリサイド等からなる容量電極９ａとは画素選択用ＭＯＳＦＥＴで選択された信号を保持するための保持容量Ｃを構成している。
【０００９】
ゲート電極４ａ及び容量電極９ａの上には第１の層間絶縁膜６が形成され、この絶縁膜６上にはアルミニウムを主体とする第１のメタル層が形成されている。第１のメタル層には、列方向に延在するデータ線７（図２０参照），データ線７から櫛歯状に突出してコンタクトホール６ａを介してソース領域４ｂに導電接触するソース電極配線７ａ，コンタクトホール６ｂを介してドレイン領域５ｂに導電接触すると共にコンタクトホール６ｃを介して容量電極９ａに導電接触する中継配線１０とが含まれる。
【００１０】
データ線７，ソース電極配線７ａ及び中継配線１０を構成する第１のメタル層の上には第２の層間絶縁膜１１が形成され、この第２の層間絶縁膜１１上にはアルミニウムを主体とする第２のメタル層が形成されている。この第２のメタル層は画素領域２０の一面を覆う遮光膜１２が含まれる。なお、この遮光膜１２を構成する第２のメタル層は、画素領域２０の周囲に形成される周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及びデータ駆動回路２１）において素子間の接続用配線１２ｂ（図２２参照）を構成する。
【００１１】
遮光膜１２の中継配線１０に対応する位置にはプラグ貫通用開口部１２ａが開けられている。遮光膜１２の上には第３の層間絶縁膜１３が形成され、この第３の層間絶縁膜１３の上に略１画素分に対応した矩形状の反射電極としての画素電極１４が形成されている。遮光膜１２の開口部１２ａに対応してその内側に位置するように、第３，第２の層間絶縁膜１３，１１を貫通するコンタクトホール１６が設けられている。このコンタクトホール１６内にはタングステン等の高融点金属をＣＶＤ法により埋め込んだ後、第３の層間絶縁膜１３の上に堆積した高融点金属層と第３の層間絶縁膜１３の表面側をＣＭＰ（化学的機械研磨）法で削り込んで鏡面様に平坦化する。次いで、例えば低温スパッタ法によりアルミニウム層を成膜し、パターニングにより一辺が１５〜２０μｍ程度の矩形状の画素電極１４を形成する。中継配線１０と画素電極１４とは柱状の接続プラグ（層間導電部）１５で電気的に接続されている。そして、画素電極１４の上にはパッシベーション膜１７が全面的に形成されている。
【００１２】
なお、接続プラグ１５の形成方法としては、ＣＭＰ法で第３の層間絶縁膜１３を平坦化した後、コンタクトホールを開口し、その中にタングステン等の高融点金属を埋め込む方法もある。
【００１３】
このような第３の層間絶縁膜１３に対するＣＭＰ法による平坦化処理は、その上に成膜される反射電極としての表面鏡面様の画素電極１４を画素毎に成膜するための必須プロセスである。また、画素電極１４の上に保護膜を介して誘電体ミラー膜を形成する場合でも必要となる。このＣＭＰ法は、スクライブ前のウエハを化学的なエッチングと機械的な研磨とを併せて進行せしめる成分からなるスラリー（砥液）を用いて研磨する手法である。
【００１４】
ところが、画素領域２０では、画素選択用ＭＯＳＦＥＴや保持容量Ｃの電極配線７ａ，１０や遮光膜１２が下地層として形成されており、また、図２２に示すように、周辺回路領域（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及びデータ駆動回路２１）では、画素選択用ＭＯＳＦＥＴの電極配線７ａ，素子相互間の配線１２ｂが下地層として形成されており、更に、端子パッド２６の領域では第１のメタル層からなる下層膜６ａ，第２のメタル層からなる上層膜２６ｂが積み重ね形成されているため、第３の層間絶縁膜１３の成膜直後では図２２の点線で示す表面レベル１３ａは画素領域，周辺回路領域及び端子パッド領域で盛り上がっている。かかる表面起伏の大きな第３の層間絶縁膜１３の被研磨面をＣＭＰ法で研磨処理すると、図２２の実線で示す研磨仕上がりレベル１３ｂも必然的に点線で示す表面起伏が反映したものとなる。本願の発明者による鋭意研究によれば、このような研磨処理を施した液晶パネル用基板３１においては、特に、画素領域２０上の第３の層間絶縁膜１３の表面の平坦化が重要であることが判明した。
【００１５】
この画素領域２０上の第３の層間絶縁膜１３を平坦化する技術として、中継配線１０等の第１のメタル層と第２のメタル層（遮光膜）１２との間に画素毎の孤立したメタル層のダミーパターンを予め介在させて底上げし、遮光膜１２の全表面の起伏を抑える構造が採用されている。しかし、このような画素毎の底上げのためだけに中間メタル層を成膜すると、層間絶縁膜の成膜工程も追加せざるを得ない。また、研磨前の層間絶縁膜の表面起伏が抑えられていると、却ってＣＭＰ処理の初期研磨レートが低くなり、層間絶縁膜１３の表面を鏡面様に平坦化するために必要な研磨時間が長くなり、砥液の消費も増大する。従って、画素領域２０の画素毎にダミーパターンを成膜する構造は、製造プロセス上のデメリットがあり、製造コスト高を招く。
【００１６】
【特許文献１】特願平８−２７９３８８号公報
【特許文献２】特開平９−６８７１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図２３は第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板３１における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。また、図２４中のプロット×印を連ねるグラフは図２３中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット×印を連ねるグラフは図２３中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し、図２６中のプロット×印を連ねるグラフは図２３中のｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布を示し、図２７中のプロット×印を連ねるグラフは図２３中のｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット×印を連ねるグラフは図２３中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。
【００１８】
図２３〜図２８から判るように、画素領域２０及びシール領域２７での最大膜厚差は約６１２０Åもあり、画素領域２０及びシール領域２７を含め基板全体に亘る平坦性はまだ不十分なものである。また、端子パッド２６の周囲領域やシール領域２７の上下辺の中央部が過研磨状態となっている一方、シール領域２７の左右辺の中央部が研磨不足状態となっている。
【００１９】
図２２に示すように、端子パッド２６の領域ではスポット状孤立高の端子パッド２６が離散的に列状に配されているため、第３の層間絶縁膜１３で覆われた孤立高１３ｃの部分に易研磨性が現れる。従って、端子パッド２６の領域は画素領域２０よりも初期研磨レートが大きくなるため、画素領域２０がまだ充分平坦化されないのに、端子パッド２６の領域が過剰研磨されて下地層（上層膜２６ｂ）が露出してしまう危険性がある。
【００２０】
このような端子パッド２６での過剰研磨状態を解消する手段として、予め第３の層間絶縁膜１３を厚く堆積する方法が挙げられる。この方法によれば、端子パッド２６の領域の研磨が速く進行しても、下地層が露出する前にこの領域での第３の層間絶縁膜１３の平坦化がほぼ完了するので、それ以降の研磨レートは初期研磨レートに比べて著しく低下し、画素領域２０の平坦化のために研磨時間を増やしても、下地層の露出を防ぐことができる。
【００２１】
しかし、厚い第３の層間絶縁膜１３を形成した場合、接続プラグ１５のためのコンタクトホール１６が却って深くなり、アスペクト比が大きくなるため、接続プラグ１５を構成する高融点金属でコンタクトホール１６を埋め難くなる。特に、接続プラグ１５は第２の層間絶縁膜１１と遮光膜１５を貫通してから第３の層間絶縁膜１３を貫通して画素電極１４に繋げるための飛び越し層間導電部であり、コンタクトホール１６自身は元々深くなり易い。また画素電極１４間の隙間から入射する光が開口部１２ａを介してＭＯＳＦＥＴ等の素子に極力進入し難くするためには、開口部１２ａをできるだけ小さくする必要上、コンタクトホール１６の孔径も細くせねばならない。このため、必然的にコンタクトホール１６のアスペクト比は大きくなる。それ故、被研磨層の第３の層間絶縁膜１３の薄膜化が強く要請される。しかし、上述したように、端子パッド２６の領域では第３の層間絶縁膜１３のＣＭＰ法による平坦化処理の過研磨が顕在化してしまう。
【００２２】
他方、シール領域２７の上下辺の中央部の膜厚は端子パッド２６の領域での過研磨に引きずられて画素領域２０の膜厚に比べ相対的に薄くなっているため、図２６及び図２８に示すように、画素領域２０の上下縁又はシール領域２７の上下辺は中央部が過研磨状態である。また、シール領域２７の左右辺の四隅部付近も端子パッド２６の領域での過研磨に引きずられて膜厚が薄くなり易いが、シール領域２７の左右辺の中央部は研磨前のシール領域２７の平坦性の故に却って初期研磨レートが落ち研磨し難くなっている。このため、図２４に示すように、シール領域２７の左右辺や画素領域２０の左右縁は中央部が研磨不足状態である。このように、画素領域２０の周囲縁やシール領域２７が勾配面を有していると、研磨後の第３の層間絶縁膜１３上に形成される画素電極１４の反射効率の低下や液晶パネル組立の際のセルギャップ調整の困難やシール材の密着性不具合をもたらし、また、接続プラグ１５のコンタクトホール１６をＣＭＰ処理後に穴明けする場合は、膜厚不均一によりコンタクトホールのエッチング時間の最適化が困難となる。
【００２３】
そこで、反射型液晶パネル用基板における遮光膜と画素電極との間に形成される研磨処理を要する層間絶縁膜についての二律背反した上述の問題点に鑑み、本発明の第１の課題は、素子領域が形成された基板の上に層間絶縁膜と導電層を交互に繰り返して成膜した積層膜構造を有する電気光学装置用基板において、成膜工数の追加を招かず、上記の研磨すべき層間絶縁膜も厚膜化せずに、その層間絶縁膜の研磨レートを均一化できる構造を持つ液晶パネル用基板等の電気光学装置用基板を提供することにある。
【００２４】
また本発明の第２の課題は、シール領域も画素領域と同様に層間絶縁膜の研磨面が平坦面となり、画素電極の反射効率の向上，セルギャップ調整の容易化，シール材の密着性向上，コンタクトホールのエッチング時間の最適化を実現できる液晶パネル用基板等の電気光学装置用基板を提供することにある。
【課題を解決するための手段】
【００２５】
上記第１の課題を解決するため、本発明の講じた第１の手段は、研磨前の層間絶縁膜の成膜表面レベルを少なくとも画素領域内でできるだけ全面均一に平坦化するべく、上記研磨処理の層間絶縁膜の底上げ用のダミーパターンを画素領域内の空き間に作り込むのではなく、既成配線層を援用して画素領域外に略一面的に形成する点にある。即ち、本発明は、各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、前記基板上の非画素領域において形成された少なくとも入力端子パッドの近傍には、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有しており、前記ダミーパターンは、平面的に細分化された複数の小分けダミーパターンから成り、相隣り合う前記入力端子パッドの間は、前記小分けダミーパターンが形成されていない非ダミーパターン領域となっていることを特徴とする。
【００２６】
このようなダミーパターンを入力端子パッドの近傍に配置した構造においては、入力端子パッドの近傍でもダミーパターン上の研磨の層間絶縁膜の成膜表面レベルが底上げされるため、画素領域での研磨処理の層間絶縁膜の成膜表面レベルと略同等レベルになり、表面レベルが全体に亘り均一化する。このように、被研磨面を均一化すると、ＣＭＰ（化学的機械研磨）等の研磨を施した際、入力端子パッド領域の近傍・周囲の研磨レートが徒に速くならず、全体的に一様の研磨レートが得られて、研磨処理の層間絶縁膜の研磨面が従前に比し平坦化する。このため、画素領域の平坦化も一層良好となり、対向基板等を用いたセル組立時のセルギャップの制御性を改善できると共に、研磨後の画素領域の層間導電部等のコンタクトホールのエッチング時間を決定し易くなる。
【００２７】
このような研磨面の一様平坦化が得られると、入力端子パッド部の過研磨により下地の入力端子パッド層の露出が起こり難くなり、また研磨処理に係る層間絶縁膜の薄膜化も実現できる。この薄膜化により、画素領域にある層間導電部のコンタクトホールのアスペクト比を改善できるので、コンタクトホールの細径化により開口部の細径化に結び付けることができる。それ故、遮光性能を改善できる。
【００２８】
なお、この層間導電部は、スイッチング素子に電気的に接続する第１の前記導電層と前記研磨処理の層間絶縁膜の上に成膜された上層の前記導電層とを電気的に接続するものであるが、前記ダミーパターンは、第１の導電層からなる第１のダミーパターン、及び第１の導電層と遮光膜等の上層の導電層との中間にある第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとすることができる。
【００２９】
そして、画素領域外の入力端子パッドの近傍域にも導電層のダミーパターンが敷き詰められていると、このダミーパターンも遮光膜となるため、迷光が画素領域外から基板に作り込んだ素子領域に入り難くなり、光電流を抑制でき、スイッチング素子特性の改善に役立つ。
【００３０】
ところで、通常、入力端子パッドと外部配線との接続においては異方性導電膜を熱圧着するようにしているので、ダミーパターン領域を覆う研磨後の比較的薄い前記層間絶縁膜が導電性粒子で傷つけられ、入力端子パッドとショートを引き起こす新たな危惧が生じる。入力端子パッドの近傍に配置されたダミーパターンが引出し配線の領域を除いて四方一面に略連続して形成されて成る場合、このダミーパターンを介して隣接する入力端子パッド間がショートする虞れがある。
【００３１】
しかし、本発明においては、入力端子パッドの周囲に配置されたダミーパターンが平面的に細分化された複数の小分けダミーパターンからなるため、成膜直後の研磨処理すべき層間絶縁膜の表面レベルを均一化しながら、隣接の入力端子パッド間のショートを防止できる。小分けダミーパターンの数を増やす程に、ショート確率はより僅少になる。
【００３２】
ここで、相隣り合う入力端子パッドの間は非ダミーパターン領域であることが好ましい。この非ダミーパターン領域には熱圧着時に強い押し付け力が加わるフレキシブルテープ配線の導電線に隣接している。仮にダミーパターンが連続して形成されていると、異方性導電膜中の導電性微粒子によって入力端子パッドとショートする確率が高く、またダミーパターンとのショートを介して入力端子パッド間のショートを招く危険性もある。非ダミーパターン領域とするのは、このような危険性の高いショートを確実に防止するためである。
【００３３】
この入力端子パッドとその周囲に配置された小分けダミーパターンとの間隔は、配線とその近傍のダミーパターンとの間隔よりも広く設定されてなる。異方性導電膜の導電性粒子による入力端子パッドと小分けダミーパターンとの架橋が起こり難くなり、ショートを極力防止するためである。
【００３４】
また、中継端子パッドとその周囲に配置されたダミーパターンとの間隔は、配線とその近傍のダミーパターンとの間隔よりも広く設定されてなる。中継端子パッド上では通常銀ペーストで導通が図られるようになっているが、銀ペーストが中継端子パッドから若干はみ出しても、その近傍のダミーパターンに極力ショートしないようにしている。
【００３５】
上記第２の課題を解決するため、本発明の第２の手段は、端子パッドの近傍域に限らず、画素領域の周囲に形成されるシール領域とその外側の外周領域および駆動回路の近傍領域に、前記研磨処理の層間絶縁膜よりも下層の導電層からなる単層又は複層のダミーパターンを有して成ることを特徴とする。シール領域にダミーパターンが敷設されていないと、画素領域の前記研磨処理の層間絶縁膜表面は、特にその周辺部分において勾配面となり易く、この後に形成されるべき上層の導電層の遮光膜の反射効率の低下や、前記研磨処理の層間絶縁膜の膜厚不均一によるホールのエッチング時間最適化の困難を招来する。このような問題を解消するためには、シール領域にダミーパターンを設けると良い。これによって画素領域の周辺に近い領域はシール領域も含め前記研磨処理すべき層間絶縁膜の表面レベルはほぼ均一となるので、研磨処理を施しても画素領域における研磨処理の層間絶縁膜に勾配面や膜厚不均一は生じ難い。
【００３６】
しかし、ダミーパターンを設けたシール領域の更に外側にダミーパターンが設けられていないと、研磨処理によってシール領域上の層間絶縁膜が勾配面となってしまう。これは、電気光学装置の組立において、対向基板と貼り合わせる際の基板間ギャップ（セルギャップとも言う）の制御に支障を来たしたり、シール材の密着性に不具合を生じたりする。
【００３７】
これを解決するために、シール領域の更に外側の外周領域にも、ダミーパターンを設けることが好ましい。
【００３８】
なお、このダミーパターンは、スイッチング素子に電気的に接続する第１の導電層からなる第１のダミーパターン、及び第１の導電層と遮光膜等の前記上層の導電層との中間にある第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとすることができる。
【００３９】
更に、このシール領域及びシール領域の外周領域に設けるダミーパターンは、スイッチング素子の制御配線層と同層で孤立したパターンの上に積み足されて成ることが好ましい。また、必要があれば、端子パッドの近傍域のダミーパターンも、スイッチングの制御配線層と同層で孤立したパターンの上に積み足されて成ることが好ましい。このパターンをも底上げ用の台板として利用すると、前記研磨処理の層間絶縁膜の表面レベルの平坦化を更に微細に調節できる。
【００４０】
そしてまた、本発明においては、画素領域の周辺に配置されスイッチング素子に信号を供給する駆動回路の近傍領域には、前記研磨処理の層間絶縁膜よりも下層の導電層からなる単層又は複層のダミーパターンを有してもよい。シール領域と画素領域との中間領域などにも、ダミーパターンを形成することにより、前記研磨処理の層間絶縁膜の平坦化等に役立つ。なお、このダミーパターンは、前記第１の導電層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとすることができる。
【００４１】
更に、本発明においては、画素領域の周囲に形成されるシール領域の隅部領域には、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有しており、前記ダミーパターンは、少なくとも平面的に細分化された複数の小分けダミーパターンから成ることを特徴とする。また、前記複数の小分けダミーパターンは、短冊状に形成されてなり、前記シール領域のいずれかの辺に隣接して配置されてなることを特徴とする。シール領域の隅部領域内では、シール辺部又は当該隅部の周辺領域のダミーパターンの様な広い連続拡張面（いわゆるベタ）ではなく、複数の小分けダミーパターンの分散的集合となっている。このため、シール四隅部における研磨前の層間絶縁膜の表面は離散的な複数の小分けダミーパターンによる凹凸が反映した面粗さを呈しており、研磨処理を施すと、四隅部を連続拡張面で形成する場合よりも、初期研磨レートが速くなり、四隅部の研磨レート並びにシール領域内側の研磨レートと略平等化する傾向で進行するので、画素領域及びシール領域の残膜厚バラツキが抑制される。
【００４２】
また、画素領域の周囲に形成されるシール領域には、その隅部領域を除き、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有して成る場合、即ち、四隅部において全くダミーパターンがない（パターン密度ゼロ）場合でも、隅部が落ち込みその境界部分が立ち上がっている（角ばっている）ため、研磨初期ではその境界部分が易研磨状態になって勾配面が形成され、除々に画素領域及びシール領域の内方へ勾配面が波及する。このため、画素領域及びシール領域の全体的な平坦化を得ることができる。
【００４３】
なお、このようなダミーパターンは、前記第１の導電層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとすることができる。
そしてまた、本発明においては、非画素領域に連続拡張面（いわゆるベタ）のダミーパターンを形成するではなく、前記スイッチング素子に電気的に接続する第１の前記導電層と前記研磨処理の層間絶縁膜の上に成膜された上層の前記導電層とが電気的に接続されており、前記第１の導電層と前記上層の前記導電層との中間に第２の前記導電層を含み、前記基板上の非画素領域において前記研磨処理の層間絶縁膜よりも下層に複数の擬似画素凹凸パターンを有しており、前記擬似画素凹凸パターンは、前記第１の導電層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねであることを特徴とする。このような擬似画素凹凸パターンを具える基板では、研磨処理前の層間絶縁膜の画素領域以外の表面にも、画素の表面凹凸模様と略類似の表面凹凸模様が形成されているため、研磨レートが初期から基板のどの部分でも略等しくなり、少なくとも画素領域及びシール領域では高精度の表面平坦性を実現できる。
【００４４】
複数の擬似画素凹凸パターンを非画素領域に非規則的に配置するよりも、基板上の２次元方向に繰り返し展開形成し、空間規則性を持たせる方が好ましい。画素領域に画素凹凸パターンがマトリクス状などの空間規則性を有していることに対応させるためである。画素領域及びシール領域での表面平坦性が顕著になる。
【００４５】
この擬似画素凹凸パターンは、前記第１の導電層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねで構成できるが、層間絶縁膜のパターンをも含ませることにより擬似度合いを一層高めることができる。
【００４６】
そして、この擬似画素凹凸パターンとしては、少なくとも擬似ゲート線及び擬似データ線で構成することが好ましい。また前記第１のダミーパターンは少なくとも擬似ゲート線及び擬似データ線で構成されており、前記第２のダミーパターンは擬似遮光膜で構成されてもよい。また少なくとも前記画素領域の周囲に形成されるシール領域において、前記擬似データ線は配線として利用してもよい。これらが画素の凹凸の顕著な（代表的）部分であり、また画素領域の凹凸規則性に最も関与するからである。
【００４７】
なお、上記の電気光学装置用基板を用いて電気光学装置が組立られるが、このような電気光学装置は各種電子機器の表示部に用いるに適している。例えば、投写型表示装置のライトバルブに好適である
【発明を実施するための最良の形態】
【００４８】
次に、本発明の各実施形態を添付図面に基づいて説明する。
【００４９】
〔実施形態１〕
図１は本発明の実施形態１に係る反射型液晶パネルの反射型液晶パネル用基板のレイアウト構成例を示す平面図、図２は図１中のＢ−Ｂ′線に沿って切断した状態を示す切断図である。
【００５０】
図１に示す本例の反射型液晶パネル用基板１３１は、従来の液晶パネル用基板を示す図１８及び図１９の基板３１と同様に、図１８に示す画素電極１４がマトリクス状に配置された矩形の画素領域（表示領域）２０と、画素領域２０の左右辺の外側に位置し、ゲート線（走査電極，行電極）を走査するゲート線駆動回路（Ｙドライバ）２２Ｒ，２２Ｌと、画素電極１４の上辺の外側に位置し、データ線（信号電極，列電極）についてのプリチャージ及びテスト回路２３と、画素電極１４の下辺の外側に位置し、データ線に画像データに応じた画像信号を供給する画像信号サンプリング回路２４と、ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３並びに画像信号サンプリング回路２４の外側には前述したシール材３６（図１８参照）が位置決めされるシール領域１２７と、下側端に沿って配列されており、異方性導電膜を介してフレキシブルテープ配線に固着接続される複数の入力端子パッド２６と、この端子パッド２６の列とシール領域１２７の下辺との間に位置し、画像信号サンプリング回路２４にサンプリング信号を供給するデータ線駆動回路（Ｘドライバ）２１と、そのデータ線駆動回路２１の両脇に位置し、入力端子パッド２６から液晶交流駆動の振幅中心電圧を図１８に示すガラス基板３５の対向電極３３に給電するための中継端子パッド（いわゆる銀点）２９Ｒ，２９Ｌとから構成されている。ゲート線駆動回路２２Ｒ，２２Ｌとデータ線駆動回路２１は各々シフトレジスタを有し、シフトレジスタでのシフトデータの転送に応じて、走査信号をゲート線に、サンプリング信号を画像信号サンプリング回路２４に各々供給する。信号サンプリング回路２４はサンプリング信号を受けて画像信号をデータ線に供給する。
【００５１】
特に、本例では、画素領域２０を取り囲む枠形状（額縁状）のシール領域１２７はハッチングで示すような孤立した連続拡張面（いわゆるベタ）のダミーパターン領域となっている。また、入力端子パッド２６，中継端子パッド２９Ｒ，２９Ｌやデータ線駆動回路２１の周囲もハッチングで示すような連続拡張面のダミーパターン領域となっている。
【００５２】
このパネル基板１３１の画素領域２０の平面構造及び断面構造は図２０及び図２１に示す構造と同じである。即ち、図２に示すように、大形サイズ（約２０mm角）で単結晶シリコンのＰ--型半導体基板（Ｎ--型半導体基板でも良い）１の表面（主面）側にはＰ型ウェル領域２が形成されており、その上にはフィールド酸化膜（いわゆるＬＯＣＯＳ）３が形成されている。このＰ型ウェル領域２は、例えば画素数７６８×１０２４というような画素がマトリクス状に配置された画素領域２０の共通ウェル領域として形成されており、周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４及びデータ線駆動回路２１）を構成する素子を作り込む部分のＰ型ウェル領域２′とは分離されている。
【００５３】
フィールド酸化膜３の１画素毎の区画領域には２つの開口部が形成されており、一方の開口部の内側中央にゲート絶縁膜４ｂを介して形成されたポリシリコン又はメタルシリサイド等からなるゲート電極４ａと、このゲート電極４ａの両側のＰ型ウェル領域２の表面に形成されたＮ+ 型ソース領域５ａ，Ｎ+ 型ドレイン領域５ｂとはスイッチング素子，即ち画素選択用のＮチャネル型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を構成している。図２０に示すように、行方向に隣接する複数の画素の各ゲート電極４ａは走査線方向（画素行方向）に延在してゲート線４を構成している。
【００５４】
図２では不図示であるが、図２１に示す如く、他方の開口部の内側のＰ型ウェル領域２の表面に形成された行方向共通のＰ型容量電極領域８と、このＰ型容量電極領域８の上に絶縁膜（誘電膜）９ｂを介して形成されたポリシリコン又はメタルシリサイド等からなる保持電極９ａとは画素選択用ＭＯＳＦＥＴを介して画素電極１４に供給された画像信号を保持するための保持容量（蓄積容量とも言う）Ｃを構成している。
【００５５】
ここに、容量電極９ａは画素選択用ＭＯＳＦＥＴのゲート電極４ａを構成するポリシリコン又はメタルシリサイド層の成膜プロセスを援用して形成できる。また容量電極９ａ下の絶縁膜（誘電膜）９ｂもゲート絶縁膜４ｂを構成する絶縁膜成膜プロセスを援用して形成できる。絶縁膜９ｂ，４ｂは熱酸化法で４００〜８００Å程度の膜厚である。容量電極９ａ，ゲート電極４ａは、ポリシリコン層を１０００〜２０００Å程度の厚さで形成し、その上にＭｏ又はＷのような高融点金属のシリサイド層を１０００〜３０００Å程度の厚さに重ねた複層構造である。ソース，ドレイン領域５ａ，５ｂは、上記のゲート電極４ａをマスクとしてその両側の基板表面にＮ型不純物をイオン打ち込みで自己整合的に注入して形成される。
【００５６】
Ｐ型容量電極領域８は、例えば、専用のイオン打ち込みと熱処理（ドライブイン）によるドーピング処理で形成でき、ゲート電極形成工程前にイオン注入を施しても良い。つまり、絶縁膜９ｂの形成後にＰウェル２と同型の不純物を注入し、Ｐ型ウェル２の表面はその深部よりも高不純物濃度領域に成し、低抵抗層を形成する。Ｐ型ウェル２の好ましい不純物濃度は１×１０17cm3 以下で、１×１０16〜５×１０16程度が望ましい。ソース，ドレイン領域５ａ，５ｂの好ましい表面不純物濃度は１×１０20〜３×１０20cm3 、Ｐ型容量電極領域８の好ましい表面不純物濃度は１×１０18〜５×１０19cm3 であるが、保持容量Ｃを構成する絶縁膜９ｂの信頼性及び耐圧の観点からは、１×１０18〜１×１０19cm3 が望ましい。
【００５７】
ゲート電極４ａ及び容量電極９ａの上には第１の層間絶縁膜６が形成され、この絶縁膜６上にはアルミニウムを主体とする第１の導電層（以下，第１のメタル層と言う）が形成されている。第１のメタル層には、列方向に延在するデータ線７（図２０参照），データ線７から櫛歯状に突出してコクタクトホール６ａを介してソース領域４ｂに導電接触するソース電極配線７ａ，コクタクトホール６ｂを介してドレイン領域５ｂに導電接触すると共にコクタクトホール６ｃを介して容量電極９ａに導電接触する中継配線１０とが含まれる。
【００５８】
ここに、第１の層間絶縁膜６は、例えばＨＴＯ膜（高温ＣＶＤ法により形成される酸化シリコン膜）を１０００Å程度堆積した上に、ＢＰＳＧ（ボロン及びリンを含むシリケートガラス膜）を８０００〜１００００Å程度の厚さで堆積して形成される。ソース電極配線７ａ及び中継配線１０を構成する第１のメタル層は、例えば下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮで積層された４層構造とされる。最下層のＴｉは膜厚が１００〜６００Å程度、２層目のＴｉＮ層は１０００Å程度、３層目のＡｌ層は４０００〜１００００Å程度、最上層のＴｉＮ層は３００〜６００Å程度とされる。
【００５９】
この第１のメタル層の上には第２の層間絶縁膜１１が形成され、この第２の層間絶縁膜１１上にはアルミニウムを主体とする第２の導電層（以下、第２のメタル層と言う）が形成されている。この第２のメタル層は画素領域２０の大部分を覆い、隣接する画素電極１４の間隔部を遮光する遮光膜１２が含まれる。なお、この遮光膜１２を構成する第２のメタル層は、画素領域２０の周囲に形成される周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及びデータ線駆動回路２１）において素子間の接続用配線１２ｂ（図２参照）としても用いられる。
【００６０】
ここに、第２の層間絶縁膜１１は、例えばＴＥＯＳ（テトラエチルオルソシリケート）を材料としプラズマＣＶＤ法により形成される酸化シリコン膜（以下、ＴＥＯＳ膜と称する）を３０００〜６０００Å程度堆積した上に、ＳＯＧ膜（スピン・オン・ガラス膜）を堆積し、それをエッチバックで削ってから更にその上に第２のＴＥＯＳ膜を２０００〜５０００Å程度の厚さに堆積して形成される。遮光膜１２等を構成する第２のメタル層は、第１のメタル層と同様にしても良く、例えば下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮで積層された４層構造とされる。最下層のＴｉは膜厚が１００〜６００Å程度、２層目のＴｉＮ層は１０００Å程度、３層目のＡｌ層は４０００〜１００００Å程度、最上層のＴｉＮ層は３００〜６００Å程度とされる。
【００６１】
遮光膜１２の中継配線１０に対応する位置にはプラグ貫通用開口部１２ａが開けられている。遮光膜１２の上には第３の層間絶縁膜１３が形成され、この第３の層間絶縁膜１３の上に略１画素に対応した矩形状の反射電極としての画素電極１４が形成されている。ここに、第３の層間絶縁膜１３も、第２の層間絶縁膜１１と同様にしても良く、ＴＥＯＳ膜を３０００〜６０００Å程度堆積した上に、ＳＯＧ膜を堆積し、それをエッチバックで削ってから更にその上に第２のＴＥＯＳ膜を１６０００〜２４０００Å程度の厚さに堆積して形成される。或いは、ＴＥＯＳ膜の間にＳＯＧ膜を堆積せず、ＴＥＯＳ膜のみで第３の層間絶縁膜を構成することも可能である。このときの膜厚は１６０００〜２４０００Å程度が好ましい。また、ＴＥＯＳ膜の下に窒化シリコン膜を形成したり、ＴＥＯＳ膜の上に窒化シリコン膜を形成したりすることにより、耐湿性を向上させた構成にしても良い。なお、窒化シリコン膜が上層となる場合はこの窒化シリコン膜を堆積する前にＴＥＯＳ膜をＣＭＰ法等により平坦化するか、窒化シリコン膜そのものをＣＭＰ法等により平坦化することになる。
【００６２】
遮光膜１２の開口部１２ａに対応してその内側に位置するように、第３，第２の層間絶縁膜１３，１１を貫通するコンタクトホール１６が設けられている。このコンタクトホール１６内にはタングステン等の高融点金属をＣＶＤ法により埋め込んだ後、第３の層間絶縁膜１３の上に堆積した高融点金属層と第３の層間絶縁膜１３の表面側をＣＭＰ（化学的機械研磨）法で削り込んで鏡面様に平坦化する。このときの層間絶縁膜１３の残りの膜厚は、最も薄い部分で約４０００〜１００００Åとなるように研磨量を調整する。
【００６３】
次いで、例えば低温スパッタ法によりアルミニウム層を３００〜５０００Å程度の厚さに成膜し、パターニングにより一辺が１５〜２０μｍ程度の矩形状の画素電極１４を形成する。高融点金属の接続プラグ（層間導電部）１５は、遮光膜１２のメタル層１層分を飛び越し中継配線１０と画素電極１４とを導通させている。なお、接続プラグ１５の形成方法としては、ＣＭＰ法で第３の層間絶縁膜１３を平坦化した後、コンタクトホールを開口し、その中にタングステン等の高融点金属を埋め込む方法もある。また、第２のメタル層１２の開口部１２ａを大きくし、この開口部１２ａ内に第２のメタル層１２からなる第２の中継配線を例えば矩形状に形成し、第１の中継配線１０とこの第２の中継配線を接続し、第２の中継配線と画素電極１４とを接続プラグ１５を介して接続するようにしても良い。そして、画素電極１４の上には厚さ５００〜２０００Å程度の酸化シリコン等のパッシベーション膜１７が全面的に形成されている。なお、パッシベーション膜１７上には、液晶パネルを構成する際に配向膜が全面に形成され、ラビング処理が施される。本例では、画素電極１４が第３の導電層（以下、第３のメタル層と言う）により形成されるが、メタル層をより多層化できるプロセスで基板形成する場合は、より上層で形成しても良い。いずれにしても、画素電極１４は複数のメタル層の最上層で形成される。
【００６４】
なお、画素領域２０を覆うパッシベーション膜１７としては上述のように酸化シリコン膜が用いられるが、周辺回路領域，シール領域，スクライブ部では２０００〜１００００Å程度の厚さの窒化シリコン膜が用いられる。パッシベーション膜１７の上に誘電体ミラー膜を成膜しても良い。
【００６５】
図１に示すように、矩形の半導体基板１の大部分を占める画素領域２０の周りには枠状にシール領域１２７が取り囲んでいる。このシール領域１２７は、画素領域２０と液晶が封入されない非画素領域（周辺回路領域，端子パッド領域，スクライブ領域）との境界領域であるが、本例ではシール領域１２７内に周辺回路の一部（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４）が含まれており、データ線駆動回路２１のみがシール領域１２７の外側に配置されている。なお、データ線駆動回路２１をシール領域１２７の内側に配置しても良いことは言う迄もない。
【００６６】
そして、本例のシール領域１２７の断面構造は、図２に示す如く、フィールド酸化膜３上にゲート電極４ａとは孤立したポリシリコン又はメタルシリサイド等から成る連続拡張面のパターン１２７ａと、第１のメタル層からなる孤立した連続拡張面の下層ダミーパターンＡと、第２のメタル層からなる孤立した連続拡張面の上層ダミーパターンＢとが含まれている。パターン１２７ａはゲート電極４ａの形成プロセスを援用して形成できる。またダミーパターンＡ，Ｂも第１のメタル層と第２のメタル層でのプロセス援用で形成できる。これらパターン１２７ａ，ダミーパターンＡ，Ｂの層厚の分だけ、第３の層間絶縁膜１３の成膜直後ではその表面レベルが一様に底上げされており、画素領域や周辺回路領域の表面レベルに略等しくなっている。
【００６７】
シール領域１２７の外側に配されたデータ線駆動回路２１の周囲は勿論のこと、図４〜図６及び図９のハッチングで示す如く、中継端子パッド２９Ｒ，２９Ｌや入力端子パッド２６の領域の周囲は配線領域を除いて電気的に浮遊又は電源電圧にクランプされたダミーパターン領域となっている。即ち、本例の入力端子パッド２６も第１のメタル層からなる下層２６ａと第２のメタル層からなる上層２６ｂとを積み重ねた構造となっているが、ダミーパターン領域の断面構造においては、フィールド酸化膜３上の第１の層間絶縁膜６上に形成された第１のメタル層からなる孤立した連続拡張面の下層ダミーパターンＡと、第２の層間絶縁膜１１上に形成された第２のメタル層からなる孤立した連続拡張面の上層ダミーパターンＢとが含まれている。これらのダミーパターンＡ，Ｂもメタル層のプロセス援用で形成できる。そして、これらダミーパターンＡ，Ｂの層厚の分だけ、第３の層間絶縁膜１３の成膜直後ではその表面レベルが積み足されており、その積み足し効果が近傍領域へ反映するため、入力端子パッド２６の真上部分のレベルは、画素領域や周辺回路領域の表面レベルと略等しくなっている。
【００６８】
また、図４及び図５に示す如く、シール領域１２７下辺とデータ線駆動回路２１との間の挾間領域Ｘにおいても、データ線駆動回路２１から延び出た複数の配線ＬOUT 間に孤立縦長の配線間ダミーパターンＭが敷き詰められている。この配線間ダミーパターンＭもメタル層を援用して形成される。
【００６９】
しかし、入力端子パッド２６の形成法は、下層２６ａの上の第２の層間絶縁膜１１に開けた大きな開口に上層２６ｂを埋め込むものであるから、上層２６ｂに大きな中央窪みが形成されるため、その真上の第３の層間絶縁膜１３にも窪みが必然的に形成されてしまう。第３の層間絶縁膜１３の成膜において前述したようにＳＯＧ膜の形成が含まれる場合は、上層２６ｂの窪みをある程度浅くできる。ただ、入力端子パッド２６の占有面積は配線電極のコンタクトホールに比し大規模であるため、ＳＯＧ膜の形成工程の追加だけでは、端子パッド２６真上の第３の層間絶縁膜１３の窪みを充分解消できない。
【００７０】
図３は入力端子パッドの別の構造を示す断面図である。図３においては、下層２６ａの上に複数の細径のコンタクトホールを開けてから、上層２６ｂ′を埋め込んで端子パッド２６′が形成される。かかる構造では、コンタクトホール内への上層２６ｂ′の材料の落ち込み量が少なくなり、且つ微細な窪みが分散するため、上層２６ｂ′表面は平坦化される。このため、その上に第３の層間絶縁膜１３を成膜した表面には窪みが反映し難く、平坦化し易い。
【００７１】
このように、本例では画素領域や周辺回路領域の外部の殆どの領域において、パターン密度が１００％に近づくように、連続拡張面のダミーパターン領域（ダミーパターンＡ，Ｂ）が積み重ね形成されているため、第３の層間絶縁膜１３の成膜直後でも、その表面レベルが基板全面に亘って略一様レベルになる。それ故、この後、ＣＭＰ研磨処理を施すと、第３の層間絶縁膜１３の研磨面は図２又は図３の実線で示すレベルになる。特に、入力端子パッド２６，２６′の領域では研磨前の第３の層間絶縁膜１３の表面が孤立高とはなっていないので、その領域では初期研磨レートが速すぎず、入力端子パッド２６，２６′が露出し難く、研磨レートが均一化する。このため、ＣＭＰ研磨処理時間、即ち、研磨量を従前量（約４０００Å）よりも増やすことが可能となる。このように研磨レートを均一化できる利益は、結局、研磨後の第３の層間絶縁膜１３の膜厚を薄くできることをもたらす。そして、画素領域２０の遮光膜１２の開口部１２ａに開けたコンタクトホール１６のアスペクト比を改善でき、接続プラグ１５の細径化に寄与するので、開口部１２ａの開口面積を縮小でき、遮光性能を高めることができる。また、研磨量を増やすことができる利益は、第３の層間絶縁膜１３がＴＥＯＳ膜のみからなる場合に生じる開口部１２ａの段差が深くても、ＳＯＧ膜を成膜せずに、ＣＭＰ研磨で段差を緩和できる利益に繋がる。故に、第３の層間絶縁膜１３の成膜プロセスを簡略化でき、生産性の向上に資する。
【００７２】
本例のダミーパターン領域の平面レイアウトは、図１のハッチングで示すように、シール領域１２７の外側のうちデータ線駆動回路２１，信号配線，電源配線，入力端子パッド２６，中継端子パッド２９Ｒ．２９Ｌを除いて余すことなく略全面に敷き詰められている。データ線駆動回路（シフトレジスタとその出力に基づきサンプリング信号を生成する論理回路とから成る）２１とシール領域１２７との挾間領域Ｘには、図４又は図５に示すように、配線ＬOUT 間に形成された孤立縦長の配線間ダミーパターンＭと基板の左右端側のダミーパターンＮR ，ＮLとが敷き詰められている。配線ＬOUT と配線間ダミーパターンＭとの間隔は５μｍ程度である。データ線駆動回路（シフトレジスタ及び論理回路）２１から画像信号サンプリング回路２４へはサンプリング信号を出力する出力配線ＬOUT が延び出ているため、配線間ダミーパターンＭが規則的に敷き詰められている。また、図６に示すように、入力端子パッド２６の領域から基板の内方へ向かう配線は、データ線駆動回路２１に入力する配線（ＤＸＩＮ（データ信号），電源Ｖddx，Ｖssx ，クロック信号，反転クロック信号等）ＬINと、ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３に入力する配線（ＤＹＩＮ（データ信号），電源Ｖddy ，Ｖssy ，クロック信号，反転クロック信号等）とに大別できるため、入力端子パッド２６から一旦列方向（図示縦方向）に引き出された各配線Ｌは中途の行方向配線領域（図示横方向）Ｗでデータ線駆動回路２１に入力すべき配線ＬINとそれ以外の配線とに行く手が別れる。このため、入力端子パッド２６の領域とデータ線駆動回路２１との挾間領域Ｙには、入力端子パッド２６及びそこからの入力配線の間に形成された孤立矩形の複数の小分けダミーパターンＳ1 〜Ｓ3 と、データ線駆動回路２１に入力する配線ＬIN間に形成された孤立矩形の配線間ダミーパターンＴとが敷き詰められている。なお、図６では入力端子パッド２６はその数を減らして図示されている。
【００７３】
入力端子パッド２６の平面形状は、その略全体を占める矩形状の導電接触部２６１とそこから左右いずれの側に寄せて基板内方（列方向）へ細幅状に張り出した配線引出し部２６２とから成る。基板の左右中央線から右側に位置する入力端子パッド２６の配線引出し部２６２は導電接触部２６１の左側に寄せて位置しており、基板の左右中央線から左側に位置する入力端子パッド２６の配線引出し部２６２は導電接触部２６１の右側に寄せて位置している。配線引出し部２６２間には孤立横長の小分けダミーパターンＳ2 が配置されている。更に、配線引出し部２６２の先部間とそこから引き出された配線Ｌ間には孤立矩形の小分けダミーパターンＳ3 が跨がって形成されている。そしてまた、入力端子パッド２６の基板縁には孤立矩形の小分けダミーパターンＳ1 が配置されている。
【００７４】
前述した基板の左右端側のダミーパターンＮR ，ＮL は入力端子パッド２６の位置まで及んで形成されており、左右の最外側の入力端子パッド２６の配線引出し部２６２との間の空き領域には孤立した小分けダミーパターンＳ2 ′が配置されている。また、ダミーパターンＮR ，ＮL の先端は入力端子パッド２６の先端に揃っているが、ダミーパターンＮR ，ＮL の先端側の基板縁隅部には孤立した小分けダミーパターンＳ0 が配置されている。なお、小分けダミーパターンの平面形状は、矩形（正方形，長方形）に限らず、種々の形状（三角形，多角形，曲線形など）を選択できる。例えば、六角形（正六角形）状の小分けダミーパターンを蜂の巣状に敷き詰めて配置しても良い。
【００７５】
複数の入力端子パッド２６は図１８に示す如く異方性導電膜（ＡＣＦ）３８を介してフレキシブルテープ配線３９に熱圧着で接続される。図６の破線は異方性導電膜３８の占める領域の縁を示す。フレキシブルテープ配線３９は、図７及び図８に示す如く、絶縁性のフレキシブルテープ３９ａと、この上に被着された複数本のストライプ状の導電線３９ｂとからなる。このフレキシブルテープ３９ａの端部と入力端子パッド２６の列との間には異方性導電膜３８が挟まれている。異方性導電膜３８は粒径５〜１０μｍ程度の導電性粒子３８ａと接着用絶縁樹脂材３８ｂとからなる。その膜厚が２〜１０μｍ程度にまで押し潰されるまでフレキシブルテープ３９ａを圧着する。端子パッド２６とフレキシブルテープ配線３９の導電線３９ｂとは押し潰されて離散的に分布する導電性粒子３８ａを介して導電接続するため、異方性導電膜３８はその厚み方向にのみ導電性を有している。なお、図７及び図８でも入力端子パッド２６はその数を減らして図示されている。
【００７６】
入力端子パッド２６の周囲にダミーパターン領域（ダミーパターンＡ，Ｂ）を積み足すと、前述したように入力端子パッド２６上の成膜直後の第３の層間絶縁膜１３の表面レベルが孤立高ではなく画素領域２０のそれと略同等になるので、研磨工程では入力端子パッド２６の領域でも初期研磨レートが下がり、入力端子パッド２６自身の研磨を防止できると共に、第３の層間絶縁膜１３の薄膜化を実現できる。ここで、仮に各入力端子パッド２６の周囲にダミーパターン領域が連続一面に形成されていると、異方性導電膜３８を熱圧着する場合、導電性微粒子３８ａとダミーパターンを介して入力端子パッド２６間がショートする虞れがある。
【００７７】
しかし、本例では、入力端子パッド２６間にはダミーパターンを設けず、非ダミーパターン領域Ｅとなっており、入力端子パッド２６の周囲は小分けダミーパターンＳ1 〜Ｓ3 で敷き詰められている。このため、入力端子パッド２６間のショートを防止できる。入力端子パッド２６と小分けダミーパターンＳ0 〜Ｓ3 との間隔や、小分けダミーパターンＳ0 〜Ｓ3 間の間隔は、配線ＬとダミーパターンＳ4 との間隔（約５μｍ）よりも広く設定されている。異方性導電膜３８を介したショートを防止するためである。
【００７８】
なお、入力端子パッド２６の領域において成膜直後の第３の層間絶縁膜１３の孤立高を更に低減するため、入力端子パッド２６間にもダミーパターンを形成しても良いが、入力端子パッド２６間のショートを防止すためには、入力端子パッド２６間に形成されるダミーパターンも小分けダミーパターンとする。小分けダミーパターンの小分け数を増やす程に、ショート確率はより僅少になる。ただ、小分け数が増せば増すほど、ダミーパターン領域上の成膜直後の第３の層間絶縁膜１３の表面に起伏が顕在化するため、適度の数を選定することが好ましい。小分けダミーパターンの平面形状は、矩形（正方形，長方形）に限らず、種々の形状（三角形，多角形，曲線形など）を選択できる。例えば、六角形（正六角形）状の小分けダミーパターンを蜂の巣状に敷き詰めて配置しても良い。
【００７９】
図９は中継端子パッド２９Ｒの周辺を示す部分平面図である。中継端子パッド２９Ｒ（２９Ｌ）は、データ線駆動回路２１の脇で最外側の端子パッド２６からの配線（液晶の交流駆動における液晶印加電圧の極性反転の基準となる電位の供給配線）Ｌに繋がった矩形パッドであり、銀ペーストを着けてガラス基板３５の対向電極３３に導電接続される。この中継端子パッド２９Ｒ（２９Ｌ）の周囲にはダミーパターンＮR ，ＮL が形成されている。このため、中継端子パッド２９Ｒ（２９Ｌ）においても端子パッド２６と同様に、成膜直後の第３の層間絶縁膜１３の表面レベルを均一化できる。
【００８０】
本例では中継端子パッド２９ＲとダミーパターンＮR との間隔を例えば７０μｍに設定してあり、銀ペーストを付着させた際のはみ出しが多少起こっても、ショートし難い間隔に設定してある。即ち、中継端子パッド２９ＲとダミーパターンＮR との間隔は、配線とその近傍のダミーパターンとの間隔より広く設定されている。なお、中継端子パッド２９Ｒ周囲のダミーパターンも小分けダミーパターンとしても良い。
【００８１】
図１０は、実施形態１において第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板１３１における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。また、図２４中のプロット△印を連ねるグラフは図１０中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット△印を連ねるグラフは図１０中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し、図２６中のプロット△印を連ねるグラフは図１０中のｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布を示し、図２７中のプロット△印を連ねるグラフは図１０中のｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット△印を連ねるグラフは図１０中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。
【００８２】
これらの図から判るように、画素領域２０及びシール領域１２７での最大膜厚差は約２７２０Åであり、等厚線の間隔（膜厚差１０００Å）が図２３のそれに比し相当広くなっている。画素領域２０の平坦性が２倍以上も改善されている。基板（チップ）全体での最大膜厚差は約２９１０Åに抑制されている。シール領域１２７の上辺の中央部が低い勾配は略１／２以下に減少し、シール領域１２７の下辺の中央部が低い勾配は略１／４以下にも減少している。更に、シール領域１２７の左右辺は上隅部が最も薄く、中央部が高い勾配が解消されており、勾配は略１／４以下にも減少している。このような顕著な改善は、画素領域２０や周辺回路領域の外部の殆どの領域において、連続拡張面（ベタ）のダミーパターン領域（ダミーパターンＡ，Ｂ）が敷き詰められているためである。
【００８３】
しかし、画素領域２０の最大膜厚差を１０００Å以下に抑えることが望まれる。画素領域２０の膜厚分布には画素中央縦線が膜厚の谷線となっており、入力端子パッド２６の領域における中央部の膜厚が最大膜厚（約１４５００Å）となっている。これは、図２３の従来例とは逆に入力端子バッド２６の領域が研磨不足になったものと考えられる。
【００８４】
〔実施形態２〕
図１１は本発明の実施形態２に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図、図１２は図１１中のＣ−Ｃ′線に沿って切断した状態を示す断面図である。なお、図１１において、散点模様の領域は第１のメタル層を、一様斜線のハッチング領域は第２のメタル層をそれぞれ表し、第３のメタル層は不図示である。また、以下に説明する内容以外の構成は、実施形態１に係る反射型液晶パネル用基板と同様である。
【００８５】
本例の反射型液晶パネル用基板２３１も実施形態１の反射型液晶パネル用基板１３１と略同様の構成を有しており、画素領域２０を取り囲むシール領域１２７は孤立した連続拡張面（いわゆるベタ）のダミーパターン領域（第１のメタル層のダミーパターンＡと第２のメタル層のダミーパターンＢ）となっていると共に、入力端子パッド２６，中継端子パッド２９Ｒ，２９Ｌやデータ線駆動回路２１の周囲も連続拡張面のダミーパターン領域（第１のメタル層のダミーパターンＡと第２のメタル層のダミーパターンＢ）となっている。実施形態１のダミーパターン形成態様と異なる点は、シール領域１２７のシール四隅部１２７Ｃの矩形領域内では、第１のメタル層のダミーパターンは、シール辺部の配線ＬOUT 間に敷き詰めたダミーパターンＡの様な広い連続拡張面（いわゆるベタ）ではなく、複数の小分けダミーパターンａの分散的集合となっている。即ち、矩形又は短冊状の面積の異なる複数の小分けダミーパターンａが間隔をおいてそれぞれ縦横方向に揃えて分散的に敷き詰められており、５０％以下のパターン密度になっている。複数の小分けダミーパターンａの面積はそれぞれ異なるが、入力端子パッド２６の面積よりも皆小さい。シール四隅部１２７Ｃにおける第２のメタル層のダミーパターンＢ′は矩形状の連続拡張面である。このため、シール四隅部１２７Ｃにおける研磨前の第３の層間絶縁膜１３の表面は図１２の点線で示すように離散的な複数の小分けダミーパターンａによる凹凸が反映した面粗さを呈している。
【００８６】
シール四隅部１２７Ｃに密度の低い分布の小分けダミーパターンａを設けた基板において、第３の層間絶縁膜１３の表面をＣＭＰ処理すると、シール領域１２７の辺部の平坦に近い起伏に比し四隅部１２７Ｃの初期研磨レートが速くなるため、これに引きずられる形で四隅部１２７Ｃの４部位で囲まれたシール領域１２７及びその内側領域の研磨レートが略平等化する傾向で進行するので、画素領域２０及びシール領域１２７の残膜厚バラツキが抑制される。特に、４部位のシール四隅部１２７Ｃのうちでも、シール領域１２７の下辺の左右隅部に予め粗さ度を付与した意義は大きいと言える。
【００８７】
ここで、シール四隅部１２７Ｃにおける複数の小分けダミーパターンａの島状面積を略等しくして、均等分散的ないしランダムに分布していると仮定し、パターン密度（単位面積においてダミーパターンの面積の総和が占める割合）を低くすることは、ダミーパターンａ間が空くので小分けダミーパターンａが粗く分布する。このため、第３の層間絶縁膜１３の初期研磨レートはシール四隅部１２７Ｃの周辺に比べて速くなり、シール四隅部１２７Ｃの境界部分が速く勾配面となり易く、この勾配面は除々に研磨されて内方へ波及する。パターン密度が同じ場合、小分けダミーパターンａの数を減らし、面積を大きくすると、孤立高の傾向が強くなり、初期研磨レートは速くなる。このため、シール四隅部１２７Ｃの境界部分は速く勾配面となり易く、上記と同等に、この勾配面は除々に研磨されて内方へ波及する。本例では、シール四隅部１２７Ｃの初期研磨レートをその周囲よりも高めるダミーパターン分布を採用することにより、４部位のシール四隅部１２７Ｃで囲まれたシール領域１２７の辺部や画素領域２０での残膜厚を基準たるシール四隅部１２７Ｃの残膜厚に引きずられて合わせ易くなる。シール領域１２７及び画素領域２０の平坦制御化が実現されている。
【００８８】
図１１に示すように、シール四隅部１２７Ｃでは、シール辺の左右辺には縦方向に離散配列した複数の短冊状小分けダミーパターンａが隣接しており、シール辺の上下辺には横方向に離散配列した複数の短冊状小分けダミーパターンａが隣接している。縦方向の短冊状小分けダミーパターンａの存在はその長辺部分（縦方向部分）で初期研磨レートが最も速いのでシール上下辺方向の平坦化に寄与し、また横方向の短冊状小分けダミーパターンａの存在はその長辺部分（横方向部分）で初期研磨レートが最も速いのでシール左右辺方向の平坦化に寄与するものと考えられる。縦方向の短冊状小分けダミーパターンａがシール上下辺に隣接すると共に横方向の短冊状小分けダミーパターンａがシール左右辺に隣接しているのではなく、本例では、縦方向の短冊状小分けダミーパターンａがシール左右辺に隣接しており、また横方向の短冊状小分けダミーパターンａがシール上下辺に隣接しているため、シール四隅部１２７Ｃ内での縦方向と横方向の初期研磨レートが交錯し、結果的にこの部分での初期研磨レートが速くなるものと考えられる。なお、小分けダミーパターンａの形状，配列及びパターン密度を種々変えることにより、シール領域１２７及びその内側領域の平坦化が一層改善できるものと考えられる。
【００８９】
また、シール四隅部１２７Ｃにおいて全くダミーパターンがない（パターン密度ゼロ）場合でも、隅部がその周囲に比べ落ち込んで窪み状になり、その境界部分が立ち上がっているため、研磨初期ではその境界部分が易研磨状態になって勾配面が形成され、除々に画素領域及びシール領域の内方へその勾配面が波及する。このため、画素領域２０及びシール領域１２７の全体的な平坦化を得ることができる。
【００９０】
図１３は、実施形態２において第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板２３１における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。また、図２４中のプロット□印を連ねるグラフは図１３中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット□印を連ねるグラフは図１３中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し、図２６中のプロット□印を連ねるグラフは図１３中のｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布を示し、図２７中のプロット□印を連ねるグラフは図１３中のｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット□印を連ねるグラフは図１３中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。
【００９１】
これらの図から判るように、画素領域２０及びシール領域１２７での最大膜厚差は約１３８０Åであり、等厚線の間隔（膜厚差１０００Å）が図１０のそれに比し更に間延びしている。実施形態１に比し、本例では画素領域２０の平坦性が２倍以上も改善されている。基板（チップ）全体での最大膜厚差は約２５００Åであるが、これは入力端子パッド２６の領域でダミーパターンが連続拡張面であるため、研磨不足でなおも膜厚が厚いからである。シール領域１２７の上辺の中央部が低い勾配も実施形態１に比し略１／２以下に減少している。また、シール領域１２７の左右辺は略平坦になっている。これはシール領域１２７の下辺の左右隅部のダミーパターンａのパターン密度を低くしたことで、研磨し易くなったからである。
【００９２】
しかし、図１３から理解できるように、シール領域１２７の下辺の左右隅部の周辺の膜厚はまだ厚く、画素領域２０及びシール領域１２７での最大膜厚差は１００Å以下とはなっていない。四隅部１２７Ｃのダミーパターンａを全く無くした（パターン密度ゼロ）場合は、画素領域２０内側はより平坦化するものの、四隅部１２７Ｃの境界部分は急勾配となるおそれがある。下辺の左右隅部１２７Ｃから左右辺の上方へ向かうにつれパターン密度が漸減するダミーパターンａを形成し、又は、下辺の左右隅部１２７Ｃから下辺の中央へ向かうにつれパターン密度が漸減するダミーパターンａを形成しても良い。かかる場合、画素領域２０及びシール領域１２７の両領域の更なる平坦化を実現できる。
【００９３】
〔実施形態３〕
図１４は本発明の実施形態３に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図、図１５は図１４中のＣ−Ｃ′線に沿って切断した状態を示す断面図である。なお、図１４において、散点模様の領域は第１のメタル層を、一様斜線のハッチング領域は第２のメタル層をそれぞれ表し、第３のメタル層は不図示である。また、以下に説明する内容以外の構成は実施形態１に係る反射型液晶パネル用基板と同様である。
【００９４】
本例の反射型液晶パネル用基板３３１は、画素領域２０を取り囲むシール領域２２７及びその外側領域においてマトリクス状（２次元周期状）に敷き詰められたダミーパターンとしての擬似画素凹凸パターンＰを有している。この擬似画素凹凸パターンＰは、データ線駆動回路２１や中継端子パッド２９Ｒ，２９Ｌの周囲や入力端子パッド２６の周囲にも余すことなく縦横方向へ展開拡張して形成されている。この擬似画素凹凸パターンＰは画素領域２０を構成する画素の構成要素のボリュウムを模して第３の層間絶縁膜１３の表面に画素表面と類似の凹凸形状模様を得るためのものである。
【００９５】
本例では、擬似画素凹凸パターンＰの構成要素として、画素の最下層配線のゲート線４に見立てた略同線幅の第１のメタル層の擬似ゲート線４p と、画素の第１のメタル層のデータ線７，ソース電極配線７ａ及び中継配線１０に見立てた略同線幅の第１のメタル層の擬似データ線７p ，擬似ソース電極配線７ａp 及び擬似中継配線１０p と、画素部分の第２のメタル層の遮光膜１２に見立てた連続拡張面（いわゆるベタ）の第２のメタル層の擬似遮光膜１２p とが存在する。各画素では最下層配線及び第１のメタル層からなるパターン密度は約２５％であるため、擬似画素凹凸パターンＰでの第１のメタル層及び第２のメタル層からなるパターン密度もそれに略合わせてある。
【００９６】
上下のシール領域（辺部）２２７や挾間領域Ｘ′においては、データ線駆動回路２１から画素信号サンプリング回路２４へ第１のメタル層の信号配線ＬOUT がそのまま擬似データ線７p として利用されている。このため、第１のメタル層の擬似ゲート線４p ′や擬似ソース電極配線７ａp ′は擬似データ線７p とは接続されていない。
【００９７】
擬似画素凹凸パターンＰが基板の縦横２次元方向に繰り返し展開されて形成されているが、本例では擬似画素凹凸パターンＰの行列は画素領域２０の行列とは若干食い違っている。データ線駆動回路２１，画素信号サンプリング回路２４，及びゲート線駆動回路２２Ｒ，２２Ｌ等の周辺回路領域の素子レイアウトや信号配線ＬOUT のレイアウトを設計変更することで、擬似画素凹凸パターンＰの行列と画素領域２０の行列とを揃えることができる。
【００９８】
このような擬似画素凹凸パターンＰを具える基板３３１では、ＣＭＰ処理前の第３の層間絶縁膜１３の画素領域２０以外の表面にも、画素の表面凹凸模様と殆ど類似の表面凹凸模様が空間周期的に拡がっているため、研磨レートが初期から基板３３１のどの部分でも略等しくなり、少なくとも画素領域２０及びシール領域２２７では高精度の表面平坦性を実現できる。
【００９９】
図１６は、実施形態３において第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板３３１における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。また、図２４中のプロット○印を連ねるグラフは図１６中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット○印を連ねるグラフは図１６中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し、図２６中のプロット○印を連ねるグラフは図１６中のｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布を示し、図２７中のプロット○印を連ねるグラフは図１６中のｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット○印を連ねるグラフは図１６中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。
【０１００】
これらの図から判るように、画素領域２０及びシール領域２２７（シール四隅部２２７Ｃを含む）での最大膜厚差は約８５０Åであり、基板全体での最大膜厚差は約９５０Åであった。画素領域２０及びシール領域２２７での平坦性は充分であった。なお、入力端子パッド２６の周囲領域では多少研磨不足ぎみであるため、入力端子パッド２６の周囲領域での擬似画素凹凸パターンＰのパターン密度を更に下げれば、更なる平坦化も実現できる。
【０１０１】
画素での凹凸形状模様に影響する構成要素としては、フィールド酸化膜３に開けた２つの開口部、最下層配線のゲート線４、第１のメタル層のデータ線７，ソース電極配線７ａ及び中継配線１０、第２のメタル層の遮光膜１２やプラグ貫通用開口部１２ａである。本例の擬似画素凹凸パターンＰでは、最下層配線のゲート線４を第１のメタル層の擬似ゲート線４p に見立てているが、画素領域２０と同様に、擬似ゲート線４p を最下層配線で形成しても良い。また、擬似画素凹凸パターンＰの構成要素にフィールド酸化膜３に開けた２つの開口部に見立てた擬似開口部やプラグ貫通用開口部１２ａに見立てた擬似プラグ貫通用開口部を形成を含ませても良い。プロセス援用ができるので工数追加を招かず、画素領域２０の外側に一層リアルな擬似画素凹凸パターンを形成でき、画素領域２０及びシール領域２２７の更なる平坦化を実現できる。
【０１０２】
ところで、ＣＭＰ処理においては、被研磨面の凸部が密であると初期研磨し難く、逆に被研磨面の凸部が粗であると初期研磨し易い。孤立突起は速く研磨されるからである。また、同等大きさの突起が密にランダム分布している領域と粗にランダム分布している領域とが存在する場合、粗の領域の方が初期研磨レートが速いため、研磨仕上がりでは両者領域に跨がる勾配面が形成され得る。粗の領域では結果としてパターン密度が低い。他方、被研磨面のどの部分のパターン密度が略等しくても、突起の平面規模（島状面積）が小さい領域の方が初期研磨レートが速い。島状面積に比し島状周囲（輪郭）長さが長くなるためである。従って、突起の島状面積が大きく且つ密にランダム分布している領域が一番初期研磨し難い。その極限例が領域全体に連続拡張面（いわゆるベタ）が形成されている場合である。逆に、突起の島状面積が小さく且つ粗にランダム分布している領域は一番初期研磨し易い。その極限例が領域全体に突起がない（ダミーパターンがない）場合である。しかし、突起の島状面積が大きく且つ粗にランダム分布している領域や突起の島状面積が小さく且つ密に分布している領域は、上記の最高研磨レートと最低研磨レートとの中間の初期研磨レートであろうが、突起の島状面積が大きく且つ粗にランダム分布している領域と、突起の島状面積が小さく且つ密にランダム分布している領域とは、いずれの方が速い初期研磨レートであるか否かは、研磨液や他の条件（分布の規則性，突起形状，突起配列，突起配置など）にも起因しているため、判然としない。ただ、実際のＣＭＰ処理では砥液が画素領域２０の凹凸の規則的分布によりある程度規則的な流動分布を引き起こしているものと考えられるため、非画素領域でも同様な流動分布となるように工夫する必要もある。
【０１０３】
実際、反射型液晶パネル用基板のチップサイズ内においては、入力端子パッド２６が最も広い島状突起でその１次元配列の間隔からして粗の分布と考えられるので、この入力端子パッド２６を含む領域が最高研磨レートとなる。ところが、画素領域２０では画素凹凸パターンが縦横２次元にマトリクス状に展開された明瞭な空間周期性を呈している。従って、画素領域２０の凹凸分布には、画素凹凸パターンの空間周期性という高次の規則性と画素凹凸パターン内の低次の規則性とから成る階層的規則が存在する。画素凹凸パターンは、１０００Å〜１００００Å程度の微細な線幅に代表される微視的な各種の基本（１次）凹凸部（フィールド酸化膜３に開けた２つの開口部，最下層配線のゲート線４，第１のメタル層のデータ線７，ソース電極配線７ａ，及び中継配線１０，第２のメタル層の遮光膜１２やプラグ貫通用開口部１２ａ）の分布と、画素中でこれら基本凹凸部の偏りにより生じる凹凸密集部（２次凹凸部）とから成る階層構造と考えられる。本例の擬似画素凹凸パターンＰでは、この基本凹凸部に逐一忠実に対応させた原始的な基本凹凸部をそのまま模する代わりに、マクロ的な凹凸密集部を見立てるように、擬似ゲート線４p ，擬似データ線７p ，擬似ソース電極配線７ａp 及び擬似中継配線１０p のみを形成したものである。本例の凹凸密集部としては、ゲート線４とデータ７との重なり部分や容量電極９ａと中継配線１０の重なり部分が考えられる。このため、擬似画素凹凸パターンＰは擬似ゲート線４p ，擬似データ線７p 及び擬似中継配線１０p を含むことが好ましい。典型的な凹凸部分を擬似画素凹凸パターンＰの要素とすれば良い。擬似画素凹凸パターンＰの中での典型的な凹凸部分の位置と実際の画素の中の典型的な凹凸部分位置とが正確に対応していなくても構わない。
【０１０４】
ここで例えば、画素凹凸パターンが３次以上の階層構造と考えられる場合、基本凹凸部の細密なデットコピーまでは必要でなく、巨視的な階層から３次又は２次凹凸部までを模するだけでも充分であろう。ただ、このような画素内の凹凸パターンの階層構造が明瞭でない場合、基本凹凸部のデッドコピーを擬似画素凹凸パターンＰとする方がマスク設計上の煩雑さを回避できる利点がある。また、最大膜厚差が１０００Å以下となるような更なる高精度の平坦化を企画する場合は、画素のデッドコピーを擬似画素凹凸パターンＰとする方が良い。
【０１０５】
なお、上記の実施形態の液晶パネル基板は反射型液晶パネルに用いるに好適であるが、その反射型液晶パネルは前述した液晶プロジェクタのライトバルブは勿論のこと、腕時計型電子機器、ワードプロセッサ，パーソナルコピュータ等の携帯型情報処理機、携帯電話機の表示部やその他各種の電子機器の表示部に適用することができる。
【０１０６】
また、上記実施形態の液晶パネル基板は半導体基板の主面にスイッチング素子を作り込んだものであるが、半導体基板に限らず、基板としてはガラス基板や石英基板等の絶縁性基板を用いることができる。スイッチング素子として絶縁性基板上に薄膜トランジスタ（ＴＦＴ）などを形成する場合でも、本発明を適用できることは言う迄もない。
【０１０７】
更に、本発明は液晶パネル基板に限らず、他のフラットディスプレイ用基板に適用できるものである。
【０１０８】
〔発明の効果〕
以上説明したように、本発明は、画素領域の空き間にダミーパターンを割り込ませて形成するのではなく、逆に、非画素領域において既成導電層層を援用して被研磨層の上層の層間絶縁膜の底上げ用のダミーパターンを略一面的に形成した点を特徴とするものである。画素領域においてダミーパターンを形成する場合は、底上げのための中間導電層と層間絶縁膜との成膜工程を追加せねばならず、また、研磨前の層間絶縁膜の表面起伏が抑えられていると、却って初期研磨レートが低くなるので、層間絶縁膜表面を鏡面様に平坦化するために必要な研磨時間が長くなり、砥液の消費も増大する。しかしながら、本発明は上記の不都合を解消できるばかりか、次のような効果を奏する。
【０１０９】
（１） 端子パッドの近傍に、単層又は複層のダミーパターンを有する場合、端子パッドの近傍の上層の層間絶縁膜の成膜表面レベルが画素領域での成膜表面レベルと略同等レベルになり、表面レベルが全体として均一化するため、研磨処理において一様の研磨レートが得られる。このため、従前の成膜表面レベルが均一化されていない状態で問題となっていた端子パッド部の易研磨性が改善され、端子パッド部の下地が露出することがない。これは画素領域表面の更なる鏡面様の平坦化に役立ち、且つ研磨処理前の層間絶縁膜の薄膜化も実現できる。この薄膜化により、画素領域にある層間導電部のコンタクトホールのアスペクト比を改善できるので、コンタクトホールの細径化により開口部の細径化に結び付けることができる。それ故、遮光性能が向上し、スイッチング素子特性を改善できる。勿論、成膜工数の追加を招かずに済む。
【０１１０】
そして、画素領域外の端子パッドの近傍域にも導電層のダミーパターンが敷き詰められていると、このダミーパターンも遮光膜となるため、迷光が画素領域外から基板に作り込んだ素子領域に入り難くなり、光電流を抑制でき、スイッチング素子の改善に役立つ。
【０１１１】
（２） 入力端子パッドの周囲に配置されたダミーパターンが平面的に細分化された複数の小分けダミーパターンからなる場合、成膜直後の層間絶縁膜の表面レベルを均一化しながら、隣接の端子パッド間のショートを防止できる。
【０１１２】
（３） 相隣り合う入力端子パッド間が非ダミーパターン領域である場合、入力端子パッド間のショートを確実に防止できる。
【０１１３】
（４） この入力端子パッドとその周囲に配置された小分けダミーパターンとの間隔が、配線とその近傍のダミーパターンとの間隔よりも広く設定されてなる場合、異方性導電膜の導電性粒子による入力端子パッドと小分けダミーパターンとの架橋が起こり難くなり、ショートを極力防止できる。
【０１１４】
（５） 中継端子パッドとその周囲に配置されたダミーパターンとの間隔が、配線とその近傍のダミーパターンとの間隔よりも広く設定されている場合、中継端子パッド上では通常銀ペーストで導通が図られるようになっているが、銀ペーストが中継端子パッドから若干はみ出しても、その近傍のダミーパターンにショートし難くなる。
【０１１５】
（６） 端子パッドの近傍域に限らず、画素領域の周囲を取り囲むシール領域に、ダミーパターンが形成されている場合、その部分の研磨処理前の層間絶縁膜の表面は画素領域のそれと略同等になるので、研磨処理によって平坦化を行う際、画素領域はその周辺部まで均一なレートで研磨が進行する。このため、従前に比べ画素領域の平坦性が一層良好となり、反射率が向上するだけでなく、研磨後のコンタクトホールのエッチング時間が決定し易くなる。
【０１１６】
（７） 更に、ダミーパターンをシール領域の外周部にも設けることにより、この領域はシール領域部分の上層の層間絶縁膜の表面のレベルと同等になる。従って研磨した場合、シール領域の層間絶縁膜表面が勾配面となることはなく、シール材の密着性を改善することができる。
【０１１７】
（８） シール領域のダミーパターンがスイッチング素子の制御配線層と同層で孤立したパターンの上に積み足されて成る場合、研磨処理の層間絶縁膜の表面レベルの平坦化を更に微細に調節できる。
【０１１８】
（９） そして、画素領域の周辺に配置され、スイッチング素子に信号を供給する駆動回路の近傍領域に、ダミーパターンを積み重ねて成る場合、研磨処理の層間絶縁膜の平坦化等に役立つ。
【０１１９】
（10） 更に、本発明においては、画素領域を取り囲むシール領域の隅部領域には、平面的に細分化された複数の小分けダミーパターンが形成されている。このため、シール四隅部における研磨前の層間絶縁膜の表面は離散的な複数のダミーパターンによる凹凸が反映した面粗さを呈しており、研磨処理を施すと、シール領域の辺部の平坦に近い起伏に比し四隅部の初期研磨レートが速くなるため、これに引きずられる形で四隅部で囲まれたシール領域内側の研磨レートが略平等化する傾向で進行し、画素領域及びシール領域の残膜厚バラツキが抑制される。
【０１２０】
（11） また、シール四隅部において全くダミーパターンがない（パターン密度ゼロ）場合でも、隅部領域が落ち込みその境界部分が立ち上がっているため、研磨初期ではその境界部分が勾配面となり、その勾配面が次第に内方へ波及する。従って、画素領域及びシール領域の全体的な平坦化を得ることができる。
【０１２１】
（12） そしてまた、本発明においては、非画素領域に連続拡張面（いわゆるベタ）のダミーパターンを形成するではなく、画素の凹凸を模した複数の擬似画素凹凸パターンを形成した構成を採用できる。研磨処理前の層間絶縁膜の画素領域以外の表面にも、画素の表面凹凸模様と殆ど類似の表面凹凸模様が拡がっているため、研磨レートが初期から基板のどの部分でも略等しくなり、少なくとも画素領域及びシール領域では高精度の表面平坦性を実現できる。
【０１２２】
（13） 複数の擬似画素凹凸パターンを非画素領域上に２次元方向に繰り返し展開形成した構成では、画素領域のマトリクス状などの空間規則性も対応することになるため、画素領域及びシール領域での表面平坦性が顕著になる。
【０１２３】
（14） この擬似画素凹凸パターンが少なくとも擬似ゲート線，及び擬似データ線で構成されて成る場合、画素の凹凸の顕著な（代表的）部分や画素領域の凹凸規則性に最も酷似するパターンとなるので、画素領域及びシール領域での層間絶縁膜を高精度に平坦化できる。
【図面の簡単な説明】
【０１２４】
【図１】本発明の実施形態１に係る反射型液晶パネルの反射型液晶パネル用基板のレイアウト構成例を示す平面図である。
【図２】図１中のＢ−Ｂ′線に沿って切断した状態を示す切断図である。
【図３】図２の断面構造に対し端子パッドの構造を変えた状態を示す断面図である。
【図４】実施形態１の反射型液晶パネル用基板において画素領域とシール領域の近辺を示す部分平面図である。
【図５】実施形態１の反射型液晶パネル用基板においてデータ線駆動回路の近辺を示す部分平面図である。
【図６】実施形態１の反射型液晶パネル用基板において端子パッドの近辺を示す部分平面図である。
【図７】実施形態１の反射型液晶パネル用基板における端子パッドとフレキシブルテーブ電線との接続状態を示す部分平面図である。
【図８】図７中のＡ−Ａ′線に沿って切断した状態を示す切断図である。
【図９】実施形態１の反射型液晶パネル用基板において中継端子パッドの近辺を示す部分平面図である。
【図１０】実施形態１において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。
【図１１】本発明の実施形態２に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図である。
【図１２】図１１中のＣ−Ｃ′線に沿って切断した状態を示す断面図である。
【図１３】実施形態２において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。
【図１４】本発明の実施形態３に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図である。
【図１５】図１４中のＣ−Ｃ′線に沿って切断した状態を示す断面図である。
【図１６】実施形態３において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。
【図１７】反射型液晶パネルをライトバルブとして用いた投写型表示装置の一例としてビデオプロジェクタを示す概略構成図である。
【図１８】反射型液晶パネルを示す断面図である。
【図１９】従来の反射型液晶パネルに用いる反射型液晶パネル用基板を示す平面図である。
【図２０】図１９の反射型液晶パネル用基板の画素領域を示す部分平面図である。
【図２１】図１３中のＡ−Ａ′線に沿って切断した状態を示す切断図である。
【図２２】図１２中のＢ−Ｂ′線に沿って切断した状態を示す切断図である。
【図２３】図１９に示す従来の反射型液晶において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。
【図２４】図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布をそれぞれ示すグラフである。
【図２５】図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布をそれぞれ示すグラフである。
【図２６】図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布をそれぞれ示すグラフである。
【図２７】図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布をそれぞれ示すグラフである。
【図２８】図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布をそれぞれ示すグラフである。
【符号の説明】
【０１２５】
１…Ｐ--型半導体基板
２，２１′…Ｐ型ウェル領域
３…フィールド酸化膜
４…ゲート線
４ａ…ゲート電極
４ｂ…ゲート絶縁膜
４p …擬似ゲート線
５ｂ…Ｎ+ 型ドレイン領域
６…第１の層間絶縁膜
６ａ，６ｂ，６ｃ，１６…コンタクトホール
７…データ線
７ａ…ソース電極配線
７p …擬似データ線
７ａp …擬似ソース電極配線
８…Ｐ型容量電極領域
９ａ…容量電極
９ｂ…絶縁膜（誘電膜）
１０…中継配線
１１…第２の層間絶縁膜
１２…遮光膜
１２ａ…プラグ貫通用開口部
１２ｂ…接続用配線
１２p …擬似遮光膜
１３…第３の層間絶縁膜
１４…画素電極
１５…接続プラグ（層間導電部）
１７…パッシベーション膜
２０…画素領域（表示領域）
２１…データ線駆動回路（Ｘドライバ）
２２Ｒ，２２Ｌ…ゲート線駆動回路（Ｙドライバ）
２３…プリチャージ及びテスト回路
２４…画像信号サンプリング回路
２５…遮光膜
２６，２６′…入力端子パッド
２６ａ…下層
２６ｂ，２６ｂ′…上層
２７，１２７，２２７…シール領域
２９Ｒ，２９Ｌ…中継端子パッド（銀点）
３０…反射型液晶パネル
３１，１３１，２３１，３３１…反射型液晶パネル用基板
３２…支持基板
３３…対向電極（共通電極）
３５…ガラス基板
３７…液晶
３８…異方性導電膜（ＡＣＦ）
３８ａ…導電性粒子
３８ｂ…接着用絶縁樹脂材
３９…フレキシブルテープ配線
３９ａ…フレキシブルテープ
３９ｂ…導電線
１００…偏光照明装置
１１０…インテグレートレンズ
１２７ａ…パターン
１２７Ｃ，２２７Ｃ…四隅部
１３０…偏光変換素子
２００…偏光ビームスプリッタ
２０１…Ｓ偏光束反射面
２６１…導電接触部
２６２…配線引出し部
４１２，４１３…ダイクロイックミラー
３００Ｂ，３００Ｒ，３００Ｇ…反射型液晶ライトバルブ
５００…投写光学系
６００…スクリーン
Ｌ0 …システム光軸
Ａ…下層ダミーパターン
Ｂ，Ｂ′…上層ダミーパターン
ａ…小分けダミーパターン
Ｘ，Ｘ′，Ｙ…挟間領域
Ｗ…行方向配線領域
Ｌ，ＬIN，ＬOUT …配線
Ｍ，Ｔ…配線間ダミーパターン
ＮR ，ＮL …ダミーパターン
Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ2 ′，Ｓ3 …小分けダミーパターン
Ｐ…擬似画素凹凸パターン
【技術分野】
【０００１】
本発明は、反射型液晶パネル用基板等の電気光学装置用基板に関し、特に、画素選択用素子領域の上に画素領域を積層した電気光学装置用基板に関する。
【背景技術】
【０００２】
反射型液晶パネルをライトバルブとして用いた投写型表示装置（液晶プロジェクタ）は、図１７に示すように、システム光軸Ｌ0 に沿って配置した光源部１１０、インテグレータレンズ１２０、及び偏光変換素子１３０から概略構成される偏光照明装置１００と、偏光照明装置１００から射出されたＳ偏光束をＳ偏光束反射面２０１により反射させる偏光ビームスプリッタ２００と、偏光ビームスプリッタ２００のＳ偏光束反射面２０１から反射された光のうち青色光（Ｂ）の成分を分離するダイクロイックミラー４１２と、分離された青色光（Ｂ）を変調する反射型液晶ライトバルブ３００Ｂと、ダイクロイックミラー４１２によって青色光が分離された後の光束のうち赤色光（Ｒ）の成分を反射させて分離するダイクロイックミラー４１３と、分離された赤色光（Ｒ）を変調する反射型液晶ライトバルブ３００Ｒと、ダイクロイックミラー４１３を透過する残りの緑色光（Ｇ）を変調する反射型液晶ライトバルブ３００Ｇと、３つの反射型液晶ライトバルブ３００Ｒ，３００Ｇ，３００Ｂにて変調された光を光路逆進させてダイクロイックミラー４１３，４１２，偏光ビームスプリッタ２００にて合成し、この合成光をスクリーン６００へ投写する投写レンズからなる投写光学系５００とから構成されている。各反射型液晶ライトバルブ３００Ｒ，３００Ｇ，３００Ｂには、それぞれ図１８の断面図に示すような反射型液晶パネル３０が用いられている。
【０００３】
この反射型液晶パネル３０は、ガラス又はセラミック等からなる支持基板３２上に接着剤で固着された反射型液晶パネル用基板３１と、この反射型液晶パネル用基板３１上をシール材３６で枠形状に囲み、間隔をおいて対向配置した透明導電膜（ＩＴＯ）からなる対向電極（共通電極）３３を持つ光入射側のガラス基板３５と、反射型液晶パネル用基板３１とガラス基板３５との間のシール材３６で封止された隙間内において充填された周知のＴＮ（Twisted Nematic ）型液晶又は電圧無印加状態で液晶分子が略垂直配向するＳＨ（Super Homeotropic ）型液晶３７とを有している。
【０００４】
この反射型液晶パネル３０に用いられる反射型液晶パネル用基板３１の拡大した平面レイアウトを図１９に示す。反射型液晶パネル用基板３１は、図１８に示す多数の画素電極１４がマトリクス状に配置された矩形の画素領域（表示領域）２０と、画素領域２０の左右辺の外側に位置し、ゲート線（走査電極，行電極）を走査するゲート線駆動回路（Ｙドライバ）２２Ｒ，２２Ｌと、画素電極１４の上辺の外側に位置し、データ線（信号電極，列電極）についてのプリチャージ及びテスト回路２３と、画素電極１４の下辺の外側に位置し、データ線に画像データに応じた画像信号を供給する画像信号サンプリング回路２４と、ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，及び画像信号サンプリング回路２４の外側には前述したシール材３７が位置決めされる枠形状のシール領域２７と、下側端に沿って配列されており、異方性導電膜（ＡＣＦ）３８を介してフレキシブルテープ配線３９に固着接続される複数の端子パッド２６と、この端子パッド２６の列とシール領域２７との間に位置し、データ線に対し画像データに応じた画像信号を供給するデータ線駆動回路（Ｘドライバ）２１と、そのデータ線駆動回路２１の両脇に位置し、ガラス基板３５の対向電極３３に給電するための中継端子パッド（いわゆる銀点）２９Ｒ，２９Ｌとから構成されている。
【０００５】
なお、シール領域２７の内側に位置する周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，及び画像信号サンプリング回路２４）にも、光が入射するのを防止するため、最上層の画素電極１４と同層の遮光膜２５（図１８参照）が設けられている。
【０００６】
図２０は反射型液晶パネル用基板３１の画素領域２０の一部を拡大して示す平面図で、図２１は図２０中のＡ−Ａ′に沿って切断した状態を示す切断図である。図２０において、１は単結晶シリコンのＰ--型半導体基板（Ｎ--型半導体基板でも良い）で、２０mm角の大形サイズである。２はこの半導体基板１のうち素子（ＭＯＳＦＥＴなど）形成領域の表面（主面）側に形成されたＰ型ウェル領域、３は半導体基板１の素子非形成領域における素子分離用に形成されたフィールド酸化膜（いわゆるＬＯＣＯＳ）である。図２１に示すＰ型ウェル領域２は、例えば画素数７６８×１０２４というような画素がマトリクス状に配置された画素領域２０の共通ウェル領域として形成されており、周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及びデータ駆動回路２１）を構成する素子を作り込む部分のＰ型ウェル領域２′（図２２参照）とは分離されている。
【０００７】
フィールド酸化膜３には１画素毎の区画領域に２つの開口部が形成されている。一方の開口部の内側中央にゲート絶縁膜４ｂを介して形成されたポリシリコン又はメタルシリサイド等からなるゲート電極４ａと、このゲート電極４ａの両側のＰ型ウェル領域２の表面に形成されたＮ+ 型ソース領域５ａ，Ｎ+ 型ドレイン領域５ｂとは画素選択用のＮチャネル型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を構成している。行方向に隣接する複数の画素の各ゲート電極４ａは走査線方向（画素行方向）に延在してゲート線４を構成している。
【０００８】
また、他方の開口部の内側のＰ型ウェル領域２の表面に形成された行方向共通のＰ型容量電極領域８と、このＰ型容量電極領域８の上に絶縁膜（誘電膜）９ｂを介して形成されたポリシリコン又はメタルシリサイド等からなる容量電極９ａとは画素選択用ＭＯＳＦＥＴで選択された信号を保持するための保持容量Ｃを構成している。
【０００９】
ゲート電極４ａ及び容量電極９ａの上には第１の層間絶縁膜６が形成され、この絶縁膜６上にはアルミニウムを主体とする第１のメタル層が形成されている。第１のメタル層には、列方向に延在するデータ線７（図２０参照），データ線７から櫛歯状に突出してコンタクトホール６ａを介してソース領域４ｂに導電接触するソース電極配線７ａ，コンタクトホール６ｂを介してドレイン領域５ｂに導電接触すると共にコンタクトホール６ｃを介して容量電極９ａに導電接触する中継配線１０とが含まれる。
【００１０】
データ線７，ソース電極配線７ａ及び中継配線１０を構成する第１のメタル層の上には第２の層間絶縁膜１１が形成され、この第２の層間絶縁膜１１上にはアルミニウムを主体とする第２のメタル層が形成されている。この第２のメタル層は画素領域２０の一面を覆う遮光膜１２が含まれる。なお、この遮光膜１２を構成する第２のメタル層は、画素領域２０の周囲に形成される周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及びデータ駆動回路２１）において素子間の接続用配線１２ｂ（図２２参照）を構成する。
【００１１】
遮光膜１２の中継配線１０に対応する位置にはプラグ貫通用開口部１２ａが開けられている。遮光膜１２の上には第３の層間絶縁膜１３が形成され、この第３の層間絶縁膜１３の上に略１画素分に対応した矩形状の反射電極としての画素電極１４が形成されている。遮光膜１２の開口部１２ａに対応してその内側に位置するように、第３，第２の層間絶縁膜１３，１１を貫通するコンタクトホール１６が設けられている。このコンタクトホール１６内にはタングステン等の高融点金属をＣＶＤ法により埋め込んだ後、第３の層間絶縁膜１３の上に堆積した高融点金属層と第３の層間絶縁膜１３の表面側をＣＭＰ（化学的機械研磨）法で削り込んで鏡面様に平坦化する。次いで、例えば低温スパッタ法によりアルミニウム層を成膜し、パターニングにより一辺が１５〜２０μｍ程度の矩形状の画素電極１４を形成する。中継配線１０と画素電極１４とは柱状の接続プラグ（層間導電部）１５で電気的に接続されている。そして、画素電極１４の上にはパッシベーション膜１７が全面的に形成されている。
【００１２】
なお、接続プラグ１５の形成方法としては、ＣＭＰ法で第３の層間絶縁膜１３を平坦化した後、コンタクトホールを開口し、その中にタングステン等の高融点金属を埋め込む方法もある。
【００１３】
このような第３の層間絶縁膜１３に対するＣＭＰ法による平坦化処理は、その上に成膜される反射電極としての表面鏡面様の画素電極１４を画素毎に成膜するための必須プロセスである。また、画素電極１４の上に保護膜を介して誘電体ミラー膜を形成する場合でも必要となる。このＣＭＰ法は、スクライブ前のウエハを化学的なエッチングと機械的な研磨とを併せて進行せしめる成分からなるスラリー（砥液）を用いて研磨する手法である。
【００１４】
ところが、画素領域２０では、画素選択用ＭＯＳＦＥＴや保持容量Ｃの電極配線７ａ，１０や遮光膜１２が下地層として形成されており、また、図２２に示すように、周辺回路領域（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及びデータ駆動回路２１）では、画素選択用ＭＯＳＦＥＴの電極配線７ａ，素子相互間の配線１２ｂが下地層として形成されており、更に、端子パッド２６の領域では第１のメタル層からなる下層膜６ａ，第２のメタル層からなる上層膜２６ｂが積み重ね形成されているため、第３の層間絶縁膜１３の成膜直後では図２２の点線で示す表面レベル１３ａは画素領域，周辺回路領域及び端子パッド領域で盛り上がっている。かかる表面起伏の大きな第３の層間絶縁膜１３の被研磨面をＣＭＰ法で研磨処理すると、図２２の実線で示す研磨仕上がりレベル１３ｂも必然的に点線で示す表面起伏が反映したものとなる。本願の発明者による鋭意研究によれば、このような研磨処理を施した液晶パネル用基板３１においては、特に、画素領域２０上の第３の層間絶縁膜１３の表面の平坦化が重要であることが判明した。
【００１５】
この画素領域２０上の第３の層間絶縁膜１３を平坦化する技術として、中継配線１０等の第１のメタル層と第２のメタル層（遮光膜）１２との間に画素毎の孤立したメタル層のダミーパターンを予め介在させて底上げし、遮光膜１２の全表面の起伏を抑える構造が採用されている。しかし、このような画素毎の底上げのためだけに中間メタル層を成膜すると、層間絶縁膜の成膜工程も追加せざるを得ない。また、研磨前の層間絶縁膜の表面起伏が抑えられていると、却ってＣＭＰ処理の初期研磨レートが低くなり、層間絶縁膜１３の表面を鏡面様に平坦化するために必要な研磨時間が長くなり、砥液の消費も増大する。従って、画素領域２０の画素毎にダミーパターンを成膜する構造は、製造プロセス上のデメリットがあり、製造コスト高を招く。
【００１６】
【特許文献１】特願平８−２７９３８８号公報
【特許文献２】特開平９−６８７１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図２３は第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板３１における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。また、図２４中のプロット×印を連ねるグラフは図２３中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット×印を連ねるグラフは図２３中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し、図２６中のプロット×印を連ねるグラフは図２３中のｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布を示し、図２７中のプロット×印を連ねるグラフは図２３中のｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット×印を連ねるグラフは図２３中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。
【００１８】
図２３〜図２８から判るように、画素領域２０及びシール領域２７での最大膜厚差は約６１２０Åもあり、画素領域２０及びシール領域２７を含め基板全体に亘る平坦性はまだ不十分なものである。また、端子パッド２６の周囲領域やシール領域２７の上下辺の中央部が過研磨状態となっている一方、シール領域２７の左右辺の中央部が研磨不足状態となっている。
【００１９】
図２２に示すように、端子パッド２６の領域ではスポット状孤立高の端子パッド２６が離散的に列状に配されているため、第３の層間絶縁膜１３で覆われた孤立高１３ｃの部分に易研磨性が現れる。従って、端子パッド２６の領域は画素領域２０よりも初期研磨レートが大きくなるため、画素領域２０がまだ充分平坦化されないのに、端子パッド２６の領域が過剰研磨されて下地層（上層膜２６ｂ）が露出してしまう危険性がある。
【００２０】
このような端子パッド２６での過剰研磨状態を解消する手段として、予め第３の層間絶縁膜１３を厚く堆積する方法が挙げられる。この方法によれば、端子パッド２６の領域の研磨が速く進行しても、下地層が露出する前にこの領域での第３の層間絶縁膜１３の平坦化がほぼ完了するので、それ以降の研磨レートは初期研磨レートに比べて著しく低下し、画素領域２０の平坦化のために研磨時間を増やしても、下地層の露出を防ぐことができる。
【００２１】
しかし、厚い第３の層間絶縁膜１３を形成した場合、接続プラグ１５のためのコンタクトホール１６が却って深くなり、アスペクト比が大きくなるため、接続プラグ１５を構成する高融点金属でコンタクトホール１６を埋め難くなる。特に、接続プラグ１５は第２の層間絶縁膜１１と遮光膜１５を貫通してから第３の層間絶縁膜１３を貫通して画素電極１４に繋げるための飛び越し層間導電部であり、コンタクトホール１６自身は元々深くなり易い。また画素電極１４間の隙間から入射する光が開口部１２ａを介してＭＯＳＦＥＴ等の素子に極力進入し難くするためには、開口部１２ａをできるだけ小さくする必要上、コンタクトホール１６の孔径も細くせねばならない。このため、必然的にコンタクトホール１６のアスペクト比は大きくなる。それ故、被研磨層の第３の層間絶縁膜１３の薄膜化が強く要請される。しかし、上述したように、端子パッド２６の領域では第３の層間絶縁膜１３のＣＭＰ法による平坦化処理の過研磨が顕在化してしまう。
【００２２】
他方、シール領域２７の上下辺の中央部の膜厚は端子パッド２６の領域での過研磨に引きずられて画素領域２０の膜厚に比べ相対的に薄くなっているため、図２６及び図２８に示すように、画素領域２０の上下縁又はシール領域２７の上下辺は中央部が過研磨状態である。また、シール領域２７の左右辺の四隅部付近も端子パッド２６の領域での過研磨に引きずられて膜厚が薄くなり易いが、シール領域２７の左右辺の中央部は研磨前のシール領域２７の平坦性の故に却って初期研磨レートが落ち研磨し難くなっている。このため、図２４に示すように、シール領域２７の左右辺や画素領域２０の左右縁は中央部が研磨不足状態である。このように、画素領域２０の周囲縁やシール領域２７が勾配面を有していると、研磨後の第３の層間絶縁膜１３上に形成される画素電極１４の反射効率の低下や液晶パネル組立の際のセルギャップ調整の困難やシール材の密着性不具合をもたらし、また、接続プラグ１５のコンタクトホール１６をＣＭＰ処理後に穴明けする場合は、膜厚不均一によりコンタクトホールのエッチング時間の最適化が困難となる。
【００２３】
そこで、反射型液晶パネル用基板における遮光膜と画素電極との間に形成される研磨処理を要する層間絶縁膜についての二律背反した上述の問題点に鑑み、本発明の第１の課題は、素子領域が形成された基板の上に層間絶縁膜と導電層を交互に繰り返して成膜した積層膜構造を有する電気光学装置用基板において、成膜工数の追加を招かず、上記の研磨すべき層間絶縁膜も厚膜化せずに、その層間絶縁膜の研磨レートを均一化できる構造を持つ液晶パネル用基板等の電気光学装置用基板を提供することにある。
【００２４】
また本発明の第２の課題は、シール領域も画素領域と同様に層間絶縁膜の研磨面が平坦面となり、画素電極の反射効率の向上，セルギャップ調整の容易化，シール材の密着性向上，コンタクトホールのエッチング時間の最適化を実現できる液晶パネル用基板等の電気光学装置用基板を提供することにある。
【課題を解決するための手段】
【００２５】
上記第１の課題を解決するため、本発明の講じた第１の手段は、研磨前の層間絶縁膜の成膜表面レベルを少なくとも画素領域内でできるだけ全面均一に平坦化するべく、上記研磨処理の層間絶縁膜の底上げ用のダミーパターンを画素領域内の空き間に作り込むのではなく、既成配線層を援用して画素領域外に略一面的に形成する点にある。即ち、本発明は、各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、前記基板上の非画素領域において形成された少なくとも入力端子パッドの近傍には、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有しており、前記ダミーパターンは、平面的に細分化された複数の小分けダミーパターンから成り、相隣り合う前記入力端子パッドの間は、前記小分けダミーパターンが形成されていない非ダミーパターン領域となっていることを特徴とする。
【００２６】
このようなダミーパターンを入力端子パッドの近傍に配置した構造においては、入力端子パッドの近傍でもダミーパターン上の研磨の層間絶縁膜の成膜表面レベルが底上げされるため、画素領域での研磨処理の層間絶縁膜の成膜表面レベルと略同等レベルになり、表面レベルが全体に亘り均一化する。このように、被研磨面を均一化すると、ＣＭＰ（化学的機械研磨）等の研磨を施した際、入力端子パッド領域の近傍・周囲の研磨レートが徒に速くならず、全体的に一様の研磨レートが得られて、研磨処理の層間絶縁膜の研磨面が従前に比し平坦化する。このため、画素領域の平坦化も一層良好となり、対向基板等を用いたセル組立時のセルギャップの制御性を改善できると共に、研磨後の画素領域の層間導電部等のコンタクトホールのエッチング時間を決定し易くなる。
【００２７】
このような研磨面の一様平坦化が得られると、入力端子パッド部の過研磨により下地の入力端子パッド層の露出が起こり難くなり、また研磨処理に係る層間絶縁膜の薄膜化も実現できる。この薄膜化により、画素領域にある層間導電部のコンタクトホールのアスペクト比を改善できるので、コンタクトホールの細径化により開口部の細径化に結び付けることができる。それ故、遮光性能を改善できる。
【００２８】
なお、この層間導電部は、スイッチング素子に電気的に接続する第１の前記導電層と前記研磨処理の層間絶縁膜の上に成膜された上層の前記導電層とを電気的に接続するものであるが、前記ダミーパターンは、第１の導電層からなる第１のダミーパターン、及び第１の導電層と遮光膜等の上層の導電層との中間にある第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとすることができる。
【００２９】
そして、画素領域外の入力端子パッドの近傍域にも導電層のダミーパターンが敷き詰められていると、このダミーパターンも遮光膜となるため、迷光が画素領域外から基板に作り込んだ素子領域に入り難くなり、光電流を抑制でき、スイッチング素子特性の改善に役立つ。
【００３０】
ところで、通常、入力端子パッドと外部配線との接続においては異方性導電膜を熱圧着するようにしているので、ダミーパターン領域を覆う研磨後の比較的薄い前記層間絶縁膜が導電性粒子で傷つけられ、入力端子パッドとショートを引き起こす新たな危惧が生じる。入力端子パッドの近傍に配置されたダミーパターンが引出し配線の領域を除いて四方一面に略連続して形成されて成る場合、このダミーパターンを介して隣接する入力端子パッド間がショートする虞れがある。
【００３１】
しかし、本発明においては、入力端子パッドの周囲に配置されたダミーパターンが平面的に細分化された複数の小分けダミーパターンからなるため、成膜直後の研磨処理すべき層間絶縁膜の表面レベルを均一化しながら、隣接の入力端子パッド間のショートを防止できる。小分けダミーパターンの数を増やす程に、ショート確率はより僅少になる。
【００３２】
ここで、相隣り合う入力端子パッドの間は非ダミーパターン領域であることが好ましい。この非ダミーパターン領域には熱圧着時に強い押し付け力が加わるフレキシブルテープ配線の導電線に隣接している。仮にダミーパターンが連続して形成されていると、異方性導電膜中の導電性微粒子によって入力端子パッドとショートする確率が高く、またダミーパターンとのショートを介して入力端子パッド間のショートを招く危険性もある。非ダミーパターン領域とするのは、このような危険性の高いショートを確実に防止するためである。
【００３３】
この入力端子パッドとその周囲に配置された小分けダミーパターンとの間隔は、配線とその近傍のダミーパターンとの間隔よりも広く設定されてなる。異方性導電膜の導電性粒子による入力端子パッドと小分けダミーパターンとの架橋が起こり難くなり、ショートを極力防止するためである。
【００３４】
また、中継端子パッドとその周囲に配置されたダミーパターンとの間隔は、配線とその近傍のダミーパターンとの間隔よりも広く設定されてなる。中継端子パッド上では通常銀ペーストで導通が図られるようになっているが、銀ペーストが中継端子パッドから若干はみ出しても、その近傍のダミーパターンに極力ショートしないようにしている。
【００３５】
上記第２の課題を解決するため、本発明の第２の手段は、端子パッドの近傍域に限らず、画素領域の周囲に形成されるシール領域とその外側の外周領域および駆動回路の近傍領域に、前記研磨処理の層間絶縁膜よりも下層の導電層からなる単層又は複層のダミーパターンを有して成ることを特徴とする。シール領域にダミーパターンが敷設されていないと、画素領域の前記研磨処理の層間絶縁膜表面は、特にその周辺部分において勾配面となり易く、この後に形成されるべき上層の導電層の遮光膜の反射効率の低下や、前記研磨処理の層間絶縁膜の膜厚不均一によるホールのエッチング時間最適化の困難を招来する。このような問題を解消するためには、シール領域にダミーパターンを設けると良い。これによって画素領域の周辺に近い領域はシール領域も含め前記研磨処理すべき層間絶縁膜の表面レベルはほぼ均一となるので、研磨処理を施しても画素領域における研磨処理の層間絶縁膜に勾配面や膜厚不均一は生じ難い。
【００３６】
しかし、ダミーパターンを設けたシール領域の更に外側にダミーパターンが設けられていないと、研磨処理によってシール領域上の層間絶縁膜が勾配面となってしまう。これは、電気光学装置の組立において、対向基板と貼り合わせる際の基板間ギャップ（セルギャップとも言う）の制御に支障を来たしたり、シール材の密着性に不具合を生じたりする。
【００３７】
これを解決するために、シール領域の更に外側の外周領域にも、ダミーパターンを設けることが好ましい。
【００３８】
なお、このダミーパターンは、スイッチング素子に電気的に接続する第１の導電層からなる第１のダミーパターン、及び第１の導電層と遮光膜等の前記上層の導電層との中間にある第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとすることができる。
【００３９】
更に、このシール領域及びシール領域の外周領域に設けるダミーパターンは、スイッチング素子の制御配線層と同層で孤立したパターンの上に積み足されて成ることが好ましい。また、必要があれば、端子パッドの近傍域のダミーパターンも、スイッチングの制御配線層と同層で孤立したパターンの上に積み足されて成ることが好ましい。このパターンをも底上げ用の台板として利用すると、前記研磨処理の層間絶縁膜の表面レベルの平坦化を更に微細に調節できる。
【００４０】
そしてまた、本発明においては、画素領域の周辺に配置されスイッチング素子に信号を供給する駆動回路の近傍領域には、前記研磨処理の層間絶縁膜よりも下層の導電層からなる単層又は複層のダミーパターンを有してもよい。シール領域と画素領域との中間領域などにも、ダミーパターンを形成することにより、前記研磨処理の層間絶縁膜の平坦化等に役立つ。なお、このダミーパターンは、前記第１の導電層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとすることができる。
【００４１】
更に、本発明においては、画素領域の周囲に形成されるシール領域の隅部領域には、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有しており、前記ダミーパターンは、少なくとも平面的に細分化された複数の小分けダミーパターンから成ることを特徴とする。また、前記複数の小分けダミーパターンは、短冊状に形成されてなり、前記シール領域のいずれかの辺に隣接して配置されてなることを特徴とする。シール領域の隅部領域内では、シール辺部又は当該隅部の周辺領域のダミーパターンの様な広い連続拡張面（いわゆるベタ）ではなく、複数の小分けダミーパターンの分散的集合となっている。このため、シール四隅部における研磨前の層間絶縁膜の表面は離散的な複数の小分けダミーパターンによる凹凸が反映した面粗さを呈しており、研磨処理を施すと、四隅部を連続拡張面で形成する場合よりも、初期研磨レートが速くなり、四隅部の研磨レート並びにシール領域内側の研磨レートと略平等化する傾向で進行するので、画素領域及びシール領域の残膜厚バラツキが抑制される。
【００４２】
また、画素領域の周囲に形成されるシール領域には、その隅部領域を除き、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有して成る場合、即ち、四隅部において全くダミーパターンがない（パターン密度ゼロ）場合でも、隅部が落ち込みその境界部分が立ち上がっている（角ばっている）ため、研磨初期ではその境界部分が易研磨状態になって勾配面が形成され、除々に画素領域及びシール領域の内方へ勾配面が波及する。このため、画素領域及びシール領域の全体的な平坦化を得ることができる。
【００４３】
なお、このようなダミーパターンは、前記第１の導電層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとすることができる。
そしてまた、本発明においては、非画素領域に連続拡張面（いわゆるベタ）のダミーパターンを形成するではなく、前記スイッチング素子に電気的に接続する第１の前記導電層と前記研磨処理の層間絶縁膜の上に成膜された上層の前記導電層とが電気的に接続されており、前記第１の導電層と前記上層の前記導電層との中間に第２の前記導電層を含み、前記基板上の非画素領域において前記研磨処理の層間絶縁膜よりも下層に複数の擬似画素凹凸パターンを有しており、前記擬似画素凹凸パターンは、前記第１の導電層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねであることを特徴とする。このような擬似画素凹凸パターンを具える基板では、研磨処理前の層間絶縁膜の画素領域以外の表面にも、画素の表面凹凸模様と略類似の表面凹凸模様が形成されているため、研磨レートが初期から基板のどの部分でも略等しくなり、少なくとも画素領域及びシール領域では高精度の表面平坦性を実現できる。
【００４４】
複数の擬似画素凹凸パターンを非画素領域に非規則的に配置するよりも、基板上の２次元方向に繰り返し展開形成し、空間規則性を持たせる方が好ましい。画素領域に画素凹凸パターンがマトリクス状などの空間規則性を有していることに対応させるためである。画素領域及びシール領域での表面平坦性が顕著になる。
【００４５】
この擬似画素凹凸パターンは、前記第１の導電層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねで構成できるが、層間絶縁膜のパターンをも含ませることにより擬似度合いを一層高めることができる。
【００４６】
そして、この擬似画素凹凸パターンとしては、少なくとも擬似ゲート線及び擬似データ線で構成することが好ましい。また前記第１のダミーパターンは少なくとも擬似ゲート線及び擬似データ線で構成されており、前記第２のダミーパターンは擬似遮光膜で構成されてもよい。また少なくとも前記画素領域の周囲に形成されるシール領域において、前記擬似データ線は配線として利用してもよい。これらが画素の凹凸の顕著な（代表的）部分であり、また画素領域の凹凸規則性に最も関与するからである。
【００４７】
なお、上記の電気光学装置用基板を用いて電気光学装置が組立られるが、このような電気光学装置は各種電子機器の表示部に用いるに適している。例えば、投写型表示装置のライトバルブに好適である
【発明を実施するための最良の形態】
【００４８】
次に、本発明の各実施形態を添付図面に基づいて説明する。
【００４９】
〔実施形態１〕
図１は本発明の実施形態１に係る反射型液晶パネルの反射型液晶パネル用基板のレイアウト構成例を示す平面図、図２は図１中のＢ−Ｂ′線に沿って切断した状態を示す切断図である。
【００５０】
図１に示す本例の反射型液晶パネル用基板１３１は、従来の液晶パネル用基板を示す図１８及び図１９の基板３１と同様に、図１８に示す画素電極１４がマトリクス状に配置された矩形の画素領域（表示領域）２０と、画素領域２０の左右辺の外側に位置し、ゲート線（走査電極，行電極）を走査するゲート線駆動回路（Ｙドライバ）２２Ｒ，２２Ｌと、画素電極１４の上辺の外側に位置し、データ線（信号電極，列電極）についてのプリチャージ及びテスト回路２３と、画素電極１４の下辺の外側に位置し、データ線に画像データに応じた画像信号を供給する画像信号サンプリング回路２４と、ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３並びに画像信号サンプリング回路２４の外側には前述したシール材３６（図１８参照）が位置決めされるシール領域１２７と、下側端に沿って配列されており、異方性導電膜を介してフレキシブルテープ配線に固着接続される複数の入力端子パッド２６と、この端子パッド２６の列とシール領域１２７の下辺との間に位置し、画像信号サンプリング回路２４にサンプリング信号を供給するデータ線駆動回路（Ｘドライバ）２１と、そのデータ線駆動回路２１の両脇に位置し、入力端子パッド２６から液晶交流駆動の振幅中心電圧を図１８に示すガラス基板３５の対向電極３３に給電するための中継端子パッド（いわゆる銀点）２９Ｒ，２９Ｌとから構成されている。ゲート線駆動回路２２Ｒ，２２Ｌとデータ線駆動回路２１は各々シフトレジスタを有し、シフトレジスタでのシフトデータの転送に応じて、走査信号をゲート線に、サンプリング信号を画像信号サンプリング回路２４に各々供給する。信号サンプリング回路２４はサンプリング信号を受けて画像信号をデータ線に供給する。
【００５１】
特に、本例では、画素領域２０を取り囲む枠形状（額縁状）のシール領域１２７はハッチングで示すような孤立した連続拡張面（いわゆるベタ）のダミーパターン領域となっている。また、入力端子パッド２６，中継端子パッド２９Ｒ，２９Ｌやデータ線駆動回路２１の周囲もハッチングで示すような連続拡張面のダミーパターン領域となっている。
【００５２】
このパネル基板１３１の画素領域２０の平面構造及び断面構造は図２０及び図２１に示す構造と同じである。即ち、図２に示すように、大形サイズ（約２０mm角）で単結晶シリコンのＰ--型半導体基板（Ｎ--型半導体基板でも良い）１の表面（主面）側にはＰ型ウェル領域２が形成されており、その上にはフィールド酸化膜（いわゆるＬＯＣＯＳ）３が形成されている。このＰ型ウェル領域２は、例えば画素数７６８×１０２４というような画素がマトリクス状に配置された画素領域２０の共通ウェル領域として形成されており、周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４及びデータ線駆動回路２１）を構成する素子を作り込む部分のＰ型ウェル領域２′とは分離されている。
【００５３】
フィールド酸化膜３の１画素毎の区画領域には２つの開口部が形成されており、一方の開口部の内側中央にゲート絶縁膜４ｂを介して形成されたポリシリコン又はメタルシリサイド等からなるゲート電極４ａと、このゲート電極４ａの両側のＰ型ウェル領域２の表面に形成されたＮ+ 型ソース領域５ａ，Ｎ+ 型ドレイン領域５ｂとはスイッチング素子，即ち画素選択用のＮチャネル型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を構成している。図２０に示すように、行方向に隣接する複数の画素の各ゲート電極４ａは走査線方向（画素行方向）に延在してゲート線４を構成している。
【００５４】
図２では不図示であるが、図２１に示す如く、他方の開口部の内側のＰ型ウェル領域２の表面に形成された行方向共通のＰ型容量電極領域８と、このＰ型容量電極領域８の上に絶縁膜（誘電膜）９ｂを介して形成されたポリシリコン又はメタルシリサイド等からなる保持電極９ａとは画素選択用ＭＯＳＦＥＴを介して画素電極１４に供給された画像信号を保持するための保持容量（蓄積容量とも言う）Ｃを構成している。
【００５５】
ここに、容量電極９ａは画素選択用ＭＯＳＦＥＴのゲート電極４ａを構成するポリシリコン又はメタルシリサイド層の成膜プロセスを援用して形成できる。また容量電極９ａ下の絶縁膜（誘電膜）９ｂもゲート絶縁膜４ｂを構成する絶縁膜成膜プロセスを援用して形成できる。絶縁膜９ｂ，４ｂは熱酸化法で４００〜８００Å程度の膜厚である。容量電極９ａ，ゲート電極４ａは、ポリシリコン層を１０００〜２０００Å程度の厚さで形成し、その上にＭｏ又はＷのような高融点金属のシリサイド層を１０００〜３０００Å程度の厚さに重ねた複層構造である。ソース，ドレイン領域５ａ，５ｂは、上記のゲート電極４ａをマスクとしてその両側の基板表面にＮ型不純物をイオン打ち込みで自己整合的に注入して形成される。
【００５６】
Ｐ型容量電極領域８は、例えば、専用のイオン打ち込みと熱処理（ドライブイン）によるドーピング処理で形成でき、ゲート電極形成工程前にイオン注入を施しても良い。つまり、絶縁膜９ｂの形成後にＰウェル２と同型の不純物を注入し、Ｐ型ウェル２の表面はその深部よりも高不純物濃度領域に成し、低抵抗層を形成する。Ｐ型ウェル２の好ましい不純物濃度は１×１０17cm3 以下で、１×１０16〜５×１０16程度が望ましい。ソース，ドレイン領域５ａ，５ｂの好ましい表面不純物濃度は１×１０20〜３×１０20cm3 、Ｐ型容量電極領域８の好ましい表面不純物濃度は１×１０18〜５×１０19cm3 であるが、保持容量Ｃを構成する絶縁膜９ｂの信頼性及び耐圧の観点からは、１×１０18〜１×１０19cm3 が望ましい。
【００５７】
ゲート電極４ａ及び容量電極９ａの上には第１の層間絶縁膜６が形成され、この絶縁膜６上にはアルミニウムを主体とする第１の導電層（以下，第１のメタル層と言う）が形成されている。第１のメタル層には、列方向に延在するデータ線７（図２０参照），データ線７から櫛歯状に突出してコクタクトホール６ａを介してソース領域４ｂに導電接触するソース電極配線７ａ，コクタクトホール６ｂを介してドレイン領域５ｂに導電接触すると共にコクタクトホール６ｃを介して容量電極９ａに導電接触する中継配線１０とが含まれる。
【００５８】
ここに、第１の層間絶縁膜６は、例えばＨＴＯ膜（高温ＣＶＤ法により形成される酸化シリコン膜）を１０００Å程度堆積した上に、ＢＰＳＧ（ボロン及びリンを含むシリケートガラス膜）を８０００〜１００００Å程度の厚さで堆積して形成される。ソース電極配線７ａ及び中継配線１０を構成する第１のメタル層は、例えば下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮで積層された４層構造とされる。最下層のＴｉは膜厚が１００〜６００Å程度、２層目のＴｉＮ層は１０００Å程度、３層目のＡｌ層は４０００〜１００００Å程度、最上層のＴｉＮ層は３００〜６００Å程度とされる。
【００５９】
この第１のメタル層の上には第２の層間絶縁膜１１が形成され、この第２の層間絶縁膜１１上にはアルミニウムを主体とする第２の導電層（以下、第２のメタル層と言う）が形成されている。この第２のメタル層は画素領域２０の大部分を覆い、隣接する画素電極１４の間隔部を遮光する遮光膜１２が含まれる。なお、この遮光膜１２を構成する第２のメタル層は、画素領域２０の周囲に形成される周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及びデータ線駆動回路２１）において素子間の接続用配線１２ｂ（図２参照）としても用いられる。
【００６０】
ここに、第２の層間絶縁膜１１は、例えばＴＥＯＳ（テトラエチルオルソシリケート）を材料としプラズマＣＶＤ法により形成される酸化シリコン膜（以下、ＴＥＯＳ膜と称する）を３０００〜６０００Å程度堆積した上に、ＳＯＧ膜（スピン・オン・ガラス膜）を堆積し、それをエッチバックで削ってから更にその上に第２のＴＥＯＳ膜を２０００〜５０００Å程度の厚さに堆積して形成される。遮光膜１２等を構成する第２のメタル層は、第１のメタル層と同様にしても良く、例えば下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮで積層された４層構造とされる。最下層のＴｉは膜厚が１００〜６００Å程度、２層目のＴｉＮ層は１０００Å程度、３層目のＡｌ層は４０００〜１００００Å程度、最上層のＴｉＮ層は３００〜６００Å程度とされる。
【００６１】
遮光膜１２の中継配線１０に対応する位置にはプラグ貫通用開口部１２ａが開けられている。遮光膜１２の上には第３の層間絶縁膜１３が形成され、この第３の層間絶縁膜１３の上に略１画素に対応した矩形状の反射電極としての画素電極１４が形成されている。ここに、第３の層間絶縁膜１３も、第２の層間絶縁膜１１と同様にしても良く、ＴＥＯＳ膜を３０００〜６０００Å程度堆積した上に、ＳＯＧ膜を堆積し、それをエッチバックで削ってから更にその上に第２のＴＥＯＳ膜を１６０００〜２４０００Å程度の厚さに堆積して形成される。或いは、ＴＥＯＳ膜の間にＳＯＧ膜を堆積せず、ＴＥＯＳ膜のみで第３の層間絶縁膜を構成することも可能である。このときの膜厚は１６０００〜２４０００Å程度が好ましい。また、ＴＥＯＳ膜の下に窒化シリコン膜を形成したり、ＴＥＯＳ膜の上に窒化シリコン膜を形成したりすることにより、耐湿性を向上させた構成にしても良い。なお、窒化シリコン膜が上層となる場合はこの窒化シリコン膜を堆積する前にＴＥＯＳ膜をＣＭＰ法等により平坦化するか、窒化シリコン膜そのものをＣＭＰ法等により平坦化することになる。
【００６２】
遮光膜１２の開口部１２ａに対応してその内側に位置するように、第３，第２の層間絶縁膜１３，１１を貫通するコンタクトホール１６が設けられている。このコンタクトホール１６内にはタングステン等の高融点金属をＣＶＤ法により埋め込んだ後、第３の層間絶縁膜１３の上に堆積した高融点金属層と第３の層間絶縁膜１３の表面側をＣＭＰ（化学的機械研磨）法で削り込んで鏡面様に平坦化する。このときの層間絶縁膜１３の残りの膜厚は、最も薄い部分で約４０００〜１００００Åとなるように研磨量を調整する。
【００６３】
次いで、例えば低温スパッタ法によりアルミニウム層を３００〜５０００Å程度の厚さに成膜し、パターニングにより一辺が１５〜２０μｍ程度の矩形状の画素電極１４を形成する。高融点金属の接続プラグ（層間導電部）１５は、遮光膜１２のメタル層１層分を飛び越し中継配線１０と画素電極１４とを導通させている。なお、接続プラグ１５の形成方法としては、ＣＭＰ法で第３の層間絶縁膜１３を平坦化した後、コンタクトホールを開口し、その中にタングステン等の高融点金属を埋め込む方法もある。また、第２のメタル層１２の開口部１２ａを大きくし、この開口部１２ａ内に第２のメタル層１２からなる第２の中継配線を例えば矩形状に形成し、第１の中継配線１０とこの第２の中継配線を接続し、第２の中継配線と画素電極１４とを接続プラグ１５を介して接続するようにしても良い。そして、画素電極１４の上には厚さ５００〜２０００Å程度の酸化シリコン等のパッシベーション膜１７が全面的に形成されている。なお、パッシベーション膜１７上には、液晶パネルを構成する際に配向膜が全面に形成され、ラビング処理が施される。本例では、画素電極１４が第３の導電層（以下、第３のメタル層と言う）により形成されるが、メタル層をより多層化できるプロセスで基板形成する場合は、より上層で形成しても良い。いずれにしても、画素電極１４は複数のメタル層の最上層で形成される。
【００６４】
なお、画素領域２０を覆うパッシベーション膜１７としては上述のように酸化シリコン膜が用いられるが、周辺回路領域，シール領域，スクライブ部では２０００〜１００００Å程度の厚さの窒化シリコン膜が用いられる。パッシベーション膜１７の上に誘電体ミラー膜を成膜しても良い。
【００６５】
図１に示すように、矩形の半導体基板１の大部分を占める画素領域２０の周りには枠状にシール領域１２７が取り囲んでいる。このシール領域１２７は、画素領域２０と液晶が封入されない非画素領域（周辺回路領域，端子パッド領域，スクライブ領域）との境界領域であるが、本例ではシール領域１２７内に周辺回路の一部（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４）が含まれており、データ線駆動回路２１のみがシール領域１２７の外側に配置されている。なお、データ線駆動回路２１をシール領域１２７の内側に配置しても良いことは言う迄もない。
【００６６】
そして、本例のシール領域１２７の断面構造は、図２に示す如く、フィールド酸化膜３上にゲート電極４ａとは孤立したポリシリコン又はメタルシリサイド等から成る連続拡張面のパターン１２７ａと、第１のメタル層からなる孤立した連続拡張面の下層ダミーパターンＡと、第２のメタル層からなる孤立した連続拡張面の上層ダミーパターンＢとが含まれている。パターン１２７ａはゲート電極４ａの形成プロセスを援用して形成できる。またダミーパターンＡ，Ｂも第１のメタル層と第２のメタル層でのプロセス援用で形成できる。これらパターン１２７ａ，ダミーパターンＡ，Ｂの層厚の分だけ、第３の層間絶縁膜１３の成膜直後ではその表面レベルが一様に底上げされており、画素領域や周辺回路領域の表面レベルに略等しくなっている。
【００６７】
シール領域１２７の外側に配されたデータ線駆動回路２１の周囲は勿論のこと、図４〜図６及び図９のハッチングで示す如く、中継端子パッド２９Ｒ，２９Ｌや入力端子パッド２６の領域の周囲は配線領域を除いて電気的に浮遊又は電源電圧にクランプされたダミーパターン領域となっている。即ち、本例の入力端子パッド２６も第１のメタル層からなる下層２６ａと第２のメタル層からなる上層２６ｂとを積み重ねた構造となっているが、ダミーパターン領域の断面構造においては、フィールド酸化膜３上の第１の層間絶縁膜６上に形成された第１のメタル層からなる孤立した連続拡張面の下層ダミーパターンＡと、第２の層間絶縁膜１１上に形成された第２のメタル層からなる孤立した連続拡張面の上層ダミーパターンＢとが含まれている。これらのダミーパターンＡ，Ｂもメタル層のプロセス援用で形成できる。そして、これらダミーパターンＡ，Ｂの層厚の分だけ、第３の層間絶縁膜１３の成膜直後ではその表面レベルが積み足されており、その積み足し効果が近傍領域へ反映するため、入力端子パッド２６の真上部分のレベルは、画素領域や周辺回路領域の表面レベルと略等しくなっている。
【００６８】
また、図４及び図５に示す如く、シール領域１２７下辺とデータ線駆動回路２１との間の挾間領域Ｘにおいても、データ線駆動回路２１から延び出た複数の配線ＬOUT 間に孤立縦長の配線間ダミーパターンＭが敷き詰められている。この配線間ダミーパターンＭもメタル層を援用して形成される。
【００６９】
しかし、入力端子パッド２６の形成法は、下層２６ａの上の第２の層間絶縁膜１１に開けた大きな開口に上層２６ｂを埋め込むものであるから、上層２６ｂに大きな中央窪みが形成されるため、その真上の第３の層間絶縁膜１３にも窪みが必然的に形成されてしまう。第３の層間絶縁膜１３の成膜において前述したようにＳＯＧ膜の形成が含まれる場合は、上層２６ｂの窪みをある程度浅くできる。ただ、入力端子パッド２６の占有面積は配線電極のコンタクトホールに比し大規模であるため、ＳＯＧ膜の形成工程の追加だけでは、端子パッド２６真上の第３の層間絶縁膜１３の窪みを充分解消できない。
【００７０】
図３は入力端子パッドの別の構造を示す断面図である。図３においては、下層２６ａの上に複数の細径のコンタクトホールを開けてから、上層２６ｂ′を埋め込んで端子パッド２６′が形成される。かかる構造では、コンタクトホール内への上層２６ｂ′の材料の落ち込み量が少なくなり、且つ微細な窪みが分散するため、上層２６ｂ′表面は平坦化される。このため、その上に第３の層間絶縁膜１３を成膜した表面には窪みが反映し難く、平坦化し易い。
【００７１】
このように、本例では画素領域や周辺回路領域の外部の殆どの領域において、パターン密度が１００％に近づくように、連続拡張面のダミーパターン領域（ダミーパターンＡ，Ｂ）が積み重ね形成されているため、第３の層間絶縁膜１３の成膜直後でも、その表面レベルが基板全面に亘って略一様レベルになる。それ故、この後、ＣＭＰ研磨処理を施すと、第３の層間絶縁膜１３の研磨面は図２又は図３の実線で示すレベルになる。特に、入力端子パッド２６，２６′の領域では研磨前の第３の層間絶縁膜１３の表面が孤立高とはなっていないので、その領域では初期研磨レートが速すぎず、入力端子パッド２６，２６′が露出し難く、研磨レートが均一化する。このため、ＣＭＰ研磨処理時間、即ち、研磨量を従前量（約４０００Å）よりも増やすことが可能となる。このように研磨レートを均一化できる利益は、結局、研磨後の第３の層間絶縁膜１３の膜厚を薄くできることをもたらす。そして、画素領域２０の遮光膜１２の開口部１２ａに開けたコンタクトホール１６のアスペクト比を改善でき、接続プラグ１５の細径化に寄与するので、開口部１２ａの開口面積を縮小でき、遮光性能を高めることができる。また、研磨量を増やすことができる利益は、第３の層間絶縁膜１３がＴＥＯＳ膜のみからなる場合に生じる開口部１２ａの段差が深くても、ＳＯＧ膜を成膜せずに、ＣＭＰ研磨で段差を緩和できる利益に繋がる。故に、第３の層間絶縁膜１３の成膜プロセスを簡略化でき、生産性の向上に資する。
【００７２】
本例のダミーパターン領域の平面レイアウトは、図１のハッチングで示すように、シール領域１２７の外側のうちデータ線駆動回路２１，信号配線，電源配線，入力端子パッド２６，中継端子パッド２９Ｒ．２９Ｌを除いて余すことなく略全面に敷き詰められている。データ線駆動回路（シフトレジスタとその出力に基づきサンプリング信号を生成する論理回路とから成る）２１とシール領域１２７との挾間領域Ｘには、図４又は図５に示すように、配線ＬOUT 間に形成された孤立縦長の配線間ダミーパターンＭと基板の左右端側のダミーパターンＮR ，ＮLとが敷き詰められている。配線ＬOUT と配線間ダミーパターンＭとの間隔は５μｍ程度である。データ線駆動回路（シフトレジスタ及び論理回路）２１から画像信号サンプリング回路２４へはサンプリング信号を出力する出力配線ＬOUT が延び出ているため、配線間ダミーパターンＭが規則的に敷き詰められている。また、図６に示すように、入力端子パッド２６の領域から基板の内方へ向かう配線は、データ線駆動回路２１に入力する配線（ＤＸＩＮ（データ信号），電源Ｖddx，Ｖssx ，クロック信号，反転クロック信号等）ＬINと、ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３に入力する配線（ＤＹＩＮ（データ信号），電源Ｖddy ，Ｖssy ，クロック信号，反転クロック信号等）とに大別できるため、入力端子パッド２６から一旦列方向（図示縦方向）に引き出された各配線Ｌは中途の行方向配線領域（図示横方向）Ｗでデータ線駆動回路２１に入力すべき配線ＬINとそれ以外の配線とに行く手が別れる。このため、入力端子パッド２６の領域とデータ線駆動回路２１との挾間領域Ｙには、入力端子パッド２６及びそこからの入力配線の間に形成された孤立矩形の複数の小分けダミーパターンＳ1 〜Ｓ3 と、データ線駆動回路２１に入力する配線ＬIN間に形成された孤立矩形の配線間ダミーパターンＴとが敷き詰められている。なお、図６では入力端子パッド２６はその数を減らして図示されている。
【００７３】
入力端子パッド２６の平面形状は、その略全体を占める矩形状の導電接触部２６１とそこから左右いずれの側に寄せて基板内方（列方向）へ細幅状に張り出した配線引出し部２６２とから成る。基板の左右中央線から右側に位置する入力端子パッド２６の配線引出し部２６２は導電接触部２６１の左側に寄せて位置しており、基板の左右中央線から左側に位置する入力端子パッド２６の配線引出し部２６２は導電接触部２６１の右側に寄せて位置している。配線引出し部２６２間には孤立横長の小分けダミーパターンＳ2 が配置されている。更に、配線引出し部２６２の先部間とそこから引き出された配線Ｌ間には孤立矩形の小分けダミーパターンＳ3 が跨がって形成されている。そしてまた、入力端子パッド２６の基板縁には孤立矩形の小分けダミーパターンＳ1 が配置されている。
【００７４】
前述した基板の左右端側のダミーパターンＮR ，ＮL は入力端子パッド２６の位置まで及んで形成されており、左右の最外側の入力端子パッド２６の配線引出し部２６２との間の空き領域には孤立した小分けダミーパターンＳ2 ′が配置されている。また、ダミーパターンＮR ，ＮL の先端は入力端子パッド２６の先端に揃っているが、ダミーパターンＮR ，ＮL の先端側の基板縁隅部には孤立した小分けダミーパターンＳ0 が配置されている。なお、小分けダミーパターンの平面形状は、矩形（正方形，長方形）に限らず、種々の形状（三角形，多角形，曲線形など）を選択できる。例えば、六角形（正六角形）状の小分けダミーパターンを蜂の巣状に敷き詰めて配置しても良い。
【００７５】
複数の入力端子パッド２６は図１８に示す如く異方性導電膜（ＡＣＦ）３８を介してフレキシブルテープ配線３９に熱圧着で接続される。図６の破線は異方性導電膜３８の占める領域の縁を示す。フレキシブルテープ配線３９は、図７及び図８に示す如く、絶縁性のフレキシブルテープ３９ａと、この上に被着された複数本のストライプ状の導電線３９ｂとからなる。このフレキシブルテープ３９ａの端部と入力端子パッド２６の列との間には異方性導電膜３８が挟まれている。異方性導電膜３８は粒径５〜１０μｍ程度の導電性粒子３８ａと接着用絶縁樹脂材３８ｂとからなる。その膜厚が２〜１０μｍ程度にまで押し潰されるまでフレキシブルテープ３９ａを圧着する。端子パッド２６とフレキシブルテープ配線３９の導電線３９ｂとは押し潰されて離散的に分布する導電性粒子３８ａを介して導電接続するため、異方性導電膜３８はその厚み方向にのみ導電性を有している。なお、図７及び図８でも入力端子パッド２６はその数を減らして図示されている。
【００７６】
入力端子パッド２６の周囲にダミーパターン領域（ダミーパターンＡ，Ｂ）を積み足すと、前述したように入力端子パッド２６上の成膜直後の第３の層間絶縁膜１３の表面レベルが孤立高ではなく画素領域２０のそれと略同等になるので、研磨工程では入力端子パッド２６の領域でも初期研磨レートが下がり、入力端子パッド２６自身の研磨を防止できると共に、第３の層間絶縁膜１３の薄膜化を実現できる。ここで、仮に各入力端子パッド２６の周囲にダミーパターン領域が連続一面に形成されていると、異方性導電膜３８を熱圧着する場合、導電性微粒子３８ａとダミーパターンを介して入力端子パッド２６間がショートする虞れがある。
【００７７】
しかし、本例では、入力端子パッド２６間にはダミーパターンを設けず、非ダミーパターン領域Ｅとなっており、入力端子パッド２６の周囲は小分けダミーパターンＳ1 〜Ｓ3 で敷き詰められている。このため、入力端子パッド２６間のショートを防止できる。入力端子パッド２６と小分けダミーパターンＳ0 〜Ｓ3 との間隔や、小分けダミーパターンＳ0 〜Ｓ3 間の間隔は、配線ＬとダミーパターンＳ4 との間隔（約５μｍ）よりも広く設定されている。異方性導電膜３８を介したショートを防止するためである。
【００７８】
なお、入力端子パッド２６の領域において成膜直後の第３の層間絶縁膜１３の孤立高を更に低減するため、入力端子パッド２６間にもダミーパターンを形成しても良いが、入力端子パッド２６間のショートを防止すためには、入力端子パッド２６間に形成されるダミーパターンも小分けダミーパターンとする。小分けダミーパターンの小分け数を増やす程に、ショート確率はより僅少になる。ただ、小分け数が増せば増すほど、ダミーパターン領域上の成膜直後の第３の層間絶縁膜１３の表面に起伏が顕在化するため、適度の数を選定することが好ましい。小分けダミーパターンの平面形状は、矩形（正方形，長方形）に限らず、種々の形状（三角形，多角形，曲線形など）を選択できる。例えば、六角形（正六角形）状の小分けダミーパターンを蜂の巣状に敷き詰めて配置しても良い。
【００７９】
図９は中継端子パッド２９Ｒの周辺を示す部分平面図である。中継端子パッド２９Ｒ（２９Ｌ）は、データ線駆動回路２１の脇で最外側の端子パッド２６からの配線（液晶の交流駆動における液晶印加電圧の極性反転の基準となる電位の供給配線）Ｌに繋がった矩形パッドであり、銀ペーストを着けてガラス基板３５の対向電極３３に導電接続される。この中継端子パッド２９Ｒ（２９Ｌ）の周囲にはダミーパターンＮR ，ＮL が形成されている。このため、中継端子パッド２９Ｒ（２９Ｌ）においても端子パッド２６と同様に、成膜直後の第３の層間絶縁膜１３の表面レベルを均一化できる。
【００８０】
本例では中継端子パッド２９ＲとダミーパターンＮR との間隔を例えば７０μｍに設定してあり、銀ペーストを付着させた際のはみ出しが多少起こっても、ショートし難い間隔に設定してある。即ち、中継端子パッド２９ＲとダミーパターンＮR との間隔は、配線とその近傍のダミーパターンとの間隔より広く設定されている。なお、中継端子パッド２９Ｒ周囲のダミーパターンも小分けダミーパターンとしても良い。
【００８１】
図１０は、実施形態１において第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板１３１における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。また、図２４中のプロット△印を連ねるグラフは図１０中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット△印を連ねるグラフは図１０中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し、図２６中のプロット△印を連ねるグラフは図１０中のｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布を示し、図２７中のプロット△印を連ねるグラフは図１０中のｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット△印を連ねるグラフは図１０中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。
【００８２】
これらの図から判るように、画素領域２０及びシール領域１２７での最大膜厚差は約２７２０Åであり、等厚線の間隔（膜厚差１０００Å）が図２３のそれに比し相当広くなっている。画素領域２０の平坦性が２倍以上も改善されている。基板（チップ）全体での最大膜厚差は約２９１０Åに抑制されている。シール領域１２７の上辺の中央部が低い勾配は略１／２以下に減少し、シール領域１２７の下辺の中央部が低い勾配は略１／４以下にも減少している。更に、シール領域１２７の左右辺は上隅部が最も薄く、中央部が高い勾配が解消されており、勾配は略１／４以下にも減少している。このような顕著な改善は、画素領域２０や周辺回路領域の外部の殆どの領域において、連続拡張面（ベタ）のダミーパターン領域（ダミーパターンＡ，Ｂ）が敷き詰められているためである。
【００８３】
しかし、画素領域２０の最大膜厚差を１０００Å以下に抑えることが望まれる。画素領域２０の膜厚分布には画素中央縦線が膜厚の谷線となっており、入力端子パッド２６の領域における中央部の膜厚が最大膜厚（約１４５００Å）となっている。これは、図２３の従来例とは逆に入力端子バッド２６の領域が研磨不足になったものと考えられる。
【００８４】
〔実施形態２〕
図１１は本発明の実施形態２に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図、図１２は図１１中のＣ−Ｃ′線に沿って切断した状態を示す断面図である。なお、図１１において、散点模様の領域は第１のメタル層を、一様斜線のハッチング領域は第２のメタル層をそれぞれ表し、第３のメタル層は不図示である。また、以下に説明する内容以外の構成は、実施形態１に係る反射型液晶パネル用基板と同様である。
【００８５】
本例の反射型液晶パネル用基板２３１も実施形態１の反射型液晶パネル用基板１３１と略同様の構成を有しており、画素領域２０を取り囲むシール領域１２７は孤立した連続拡張面（いわゆるベタ）のダミーパターン領域（第１のメタル層のダミーパターンＡと第２のメタル層のダミーパターンＢ）となっていると共に、入力端子パッド２６，中継端子パッド２９Ｒ，２９Ｌやデータ線駆動回路２１の周囲も連続拡張面のダミーパターン領域（第１のメタル層のダミーパターンＡと第２のメタル層のダミーパターンＢ）となっている。実施形態１のダミーパターン形成態様と異なる点は、シール領域１２７のシール四隅部１２７Ｃの矩形領域内では、第１のメタル層のダミーパターンは、シール辺部の配線ＬOUT 間に敷き詰めたダミーパターンＡの様な広い連続拡張面（いわゆるベタ）ではなく、複数の小分けダミーパターンａの分散的集合となっている。即ち、矩形又は短冊状の面積の異なる複数の小分けダミーパターンａが間隔をおいてそれぞれ縦横方向に揃えて分散的に敷き詰められており、５０％以下のパターン密度になっている。複数の小分けダミーパターンａの面積はそれぞれ異なるが、入力端子パッド２６の面積よりも皆小さい。シール四隅部１２７Ｃにおける第２のメタル層のダミーパターンＢ′は矩形状の連続拡張面である。このため、シール四隅部１２７Ｃにおける研磨前の第３の層間絶縁膜１３の表面は図１２の点線で示すように離散的な複数の小分けダミーパターンａによる凹凸が反映した面粗さを呈している。
【００８６】
シール四隅部１２７Ｃに密度の低い分布の小分けダミーパターンａを設けた基板において、第３の層間絶縁膜１３の表面をＣＭＰ処理すると、シール領域１２７の辺部の平坦に近い起伏に比し四隅部１２７Ｃの初期研磨レートが速くなるため、これに引きずられる形で四隅部１２７Ｃの４部位で囲まれたシール領域１２７及びその内側領域の研磨レートが略平等化する傾向で進行するので、画素領域２０及びシール領域１２７の残膜厚バラツキが抑制される。特に、４部位のシール四隅部１２７Ｃのうちでも、シール領域１２７の下辺の左右隅部に予め粗さ度を付与した意義は大きいと言える。
【００８７】
ここで、シール四隅部１２７Ｃにおける複数の小分けダミーパターンａの島状面積を略等しくして、均等分散的ないしランダムに分布していると仮定し、パターン密度（単位面積においてダミーパターンの面積の総和が占める割合）を低くすることは、ダミーパターンａ間が空くので小分けダミーパターンａが粗く分布する。このため、第３の層間絶縁膜１３の初期研磨レートはシール四隅部１２７Ｃの周辺に比べて速くなり、シール四隅部１２７Ｃの境界部分が速く勾配面となり易く、この勾配面は除々に研磨されて内方へ波及する。パターン密度が同じ場合、小分けダミーパターンａの数を減らし、面積を大きくすると、孤立高の傾向が強くなり、初期研磨レートは速くなる。このため、シール四隅部１２７Ｃの境界部分は速く勾配面となり易く、上記と同等に、この勾配面は除々に研磨されて内方へ波及する。本例では、シール四隅部１２７Ｃの初期研磨レートをその周囲よりも高めるダミーパターン分布を採用することにより、４部位のシール四隅部１２７Ｃで囲まれたシール領域１２７の辺部や画素領域２０での残膜厚を基準たるシール四隅部１２７Ｃの残膜厚に引きずられて合わせ易くなる。シール領域１２７及び画素領域２０の平坦制御化が実現されている。
【００８８】
図１１に示すように、シール四隅部１２７Ｃでは、シール辺の左右辺には縦方向に離散配列した複数の短冊状小分けダミーパターンａが隣接しており、シール辺の上下辺には横方向に離散配列した複数の短冊状小分けダミーパターンａが隣接している。縦方向の短冊状小分けダミーパターンａの存在はその長辺部分（縦方向部分）で初期研磨レートが最も速いのでシール上下辺方向の平坦化に寄与し、また横方向の短冊状小分けダミーパターンａの存在はその長辺部分（横方向部分）で初期研磨レートが最も速いのでシール左右辺方向の平坦化に寄与するものと考えられる。縦方向の短冊状小分けダミーパターンａがシール上下辺に隣接すると共に横方向の短冊状小分けダミーパターンａがシール左右辺に隣接しているのではなく、本例では、縦方向の短冊状小分けダミーパターンａがシール左右辺に隣接しており、また横方向の短冊状小分けダミーパターンａがシール上下辺に隣接しているため、シール四隅部１２７Ｃ内での縦方向と横方向の初期研磨レートが交錯し、結果的にこの部分での初期研磨レートが速くなるものと考えられる。なお、小分けダミーパターンａの形状，配列及びパターン密度を種々変えることにより、シール領域１２７及びその内側領域の平坦化が一層改善できるものと考えられる。
【００８９】
また、シール四隅部１２７Ｃにおいて全くダミーパターンがない（パターン密度ゼロ）場合でも、隅部がその周囲に比べ落ち込んで窪み状になり、その境界部分が立ち上がっているため、研磨初期ではその境界部分が易研磨状態になって勾配面が形成され、除々に画素領域及びシール領域の内方へその勾配面が波及する。このため、画素領域２０及びシール領域１２７の全体的な平坦化を得ることができる。
【００９０】
図１３は、実施形態２において第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板２３１における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。また、図２４中のプロット□印を連ねるグラフは図１３中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット□印を連ねるグラフは図１３中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し、図２６中のプロット□印を連ねるグラフは図１３中のｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布を示し、図２７中のプロット□印を連ねるグラフは図１３中のｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット□印を連ねるグラフは図１３中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。
【００９１】
これらの図から判るように、画素領域２０及びシール領域１２７での最大膜厚差は約１３８０Åであり、等厚線の間隔（膜厚差１０００Å）が図１０のそれに比し更に間延びしている。実施形態１に比し、本例では画素領域２０の平坦性が２倍以上も改善されている。基板（チップ）全体での最大膜厚差は約２５００Åであるが、これは入力端子パッド２６の領域でダミーパターンが連続拡張面であるため、研磨不足でなおも膜厚が厚いからである。シール領域１２７の上辺の中央部が低い勾配も実施形態１に比し略１／２以下に減少している。また、シール領域１２７の左右辺は略平坦になっている。これはシール領域１２７の下辺の左右隅部のダミーパターンａのパターン密度を低くしたことで、研磨し易くなったからである。
【００９２】
しかし、図１３から理解できるように、シール領域１２７の下辺の左右隅部の周辺の膜厚はまだ厚く、画素領域２０及びシール領域１２７での最大膜厚差は１００Å以下とはなっていない。四隅部１２７Ｃのダミーパターンａを全く無くした（パターン密度ゼロ）場合は、画素領域２０内側はより平坦化するものの、四隅部１２７Ｃの境界部分は急勾配となるおそれがある。下辺の左右隅部１２７Ｃから左右辺の上方へ向かうにつれパターン密度が漸減するダミーパターンａを形成し、又は、下辺の左右隅部１２７Ｃから下辺の中央へ向かうにつれパターン密度が漸減するダミーパターンａを形成しても良い。かかる場合、画素領域２０及びシール領域１２７の両領域の更なる平坦化を実現できる。
【００９３】
〔実施形態３〕
図１４は本発明の実施形態３に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図、図１５は図１４中のＣ−Ｃ′線に沿って切断した状態を示す断面図である。なお、図１４において、散点模様の領域は第１のメタル層を、一様斜線のハッチング領域は第２のメタル層をそれぞれ表し、第３のメタル層は不図示である。また、以下に説明する内容以外の構成は実施形態１に係る反射型液晶パネル用基板と同様である。
【００９４】
本例の反射型液晶パネル用基板３３１は、画素領域２０を取り囲むシール領域２２７及びその外側領域においてマトリクス状（２次元周期状）に敷き詰められたダミーパターンとしての擬似画素凹凸パターンＰを有している。この擬似画素凹凸パターンＰは、データ線駆動回路２１や中継端子パッド２９Ｒ，２９Ｌの周囲や入力端子パッド２６の周囲にも余すことなく縦横方向へ展開拡張して形成されている。この擬似画素凹凸パターンＰは画素領域２０を構成する画素の構成要素のボリュウムを模して第３の層間絶縁膜１３の表面に画素表面と類似の凹凸形状模様を得るためのものである。
【００９５】
本例では、擬似画素凹凸パターンＰの構成要素として、画素の最下層配線のゲート線４に見立てた略同線幅の第１のメタル層の擬似ゲート線４p と、画素の第１のメタル層のデータ線７，ソース電極配線７ａ及び中継配線１０に見立てた略同線幅の第１のメタル層の擬似データ線７p ，擬似ソース電極配線７ａp 及び擬似中継配線１０p と、画素部分の第２のメタル層の遮光膜１２に見立てた連続拡張面（いわゆるベタ）の第２のメタル層の擬似遮光膜１２p とが存在する。各画素では最下層配線及び第１のメタル層からなるパターン密度は約２５％であるため、擬似画素凹凸パターンＰでの第１のメタル層及び第２のメタル層からなるパターン密度もそれに略合わせてある。
【００９６】
上下のシール領域（辺部）２２７や挾間領域Ｘ′においては、データ線駆動回路２１から画素信号サンプリング回路２４へ第１のメタル層の信号配線ＬOUT がそのまま擬似データ線７p として利用されている。このため、第１のメタル層の擬似ゲート線４p ′や擬似ソース電極配線７ａp ′は擬似データ線７p とは接続されていない。
【００９７】
擬似画素凹凸パターンＰが基板の縦横２次元方向に繰り返し展開されて形成されているが、本例では擬似画素凹凸パターンＰの行列は画素領域２０の行列とは若干食い違っている。データ線駆動回路２１，画素信号サンプリング回路２４，及びゲート線駆動回路２２Ｒ，２２Ｌ等の周辺回路領域の素子レイアウトや信号配線ＬOUT のレイアウトを設計変更することで、擬似画素凹凸パターンＰの行列と画素領域２０の行列とを揃えることができる。
【００９８】
このような擬似画素凹凸パターンＰを具える基板３３１では、ＣＭＰ処理前の第３の層間絶縁膜１３の画素領域２０以外の表面にも、画素の表面凹凸模様と殆ど類似の表面凹凸模様が空間周期的に拡がっているため、研磨レートが初期から基板３３１のどの部分でも略等しくなり、少なくとも画素領域２０及びシール領域２２７では高精度の表面平坦性を実現できる。
【００９９】
図１６は、実施形態３において第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板３３１における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。また、図２４中のプロット○印を連ねるグラフは図１６中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット○印を連ねるグラフは図１６中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し、図２６中のプロット○印を連ねるグラフは図１６中のｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布を示し、図２７中のプロット○印を連ねるグラフは図１６中のｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット○印を連ねるグラフは図１６中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。
【０１００】
これらの図から判るように、画素領域２０及びシール領域２２７（シール四隅部２２７Ｃを含む）での最大膜厚差は約８５０Åであり、基板全体での最大膜厚差は約９５０Åであった。画素領域２０及びシール領域２２７での平坦性は充分であった。なお、入力端子パッド２６の周囲領域では多少研磨不足ぎみであるため、入力端子パッド２６の周囲領域での擬似画素凹凸パターンＰのパターン密度を更に下げれば、更なる平坦化も実現できる。
【０１０１】
画素での凹凸形状模様に影響する構成要素としては、フィールド酸化膜３に開けた２つの開口部、最下層配線のゲート線４、第１のメタル層のデータ線７，ソース電極配線７ａ及び中継配線１０、第２のメタル層の遮光膜１２やプラグ貫通用開口部１２ａである。本例の擬似画素凹凸パターンＰでは、最下層配線のゲート線４を第１のメタル層の擬似ゲート線４p に見立てているが、画素領域２０と同様に、擬似ゲート線４p を最下層配線で形成しても良い。また、擬似画素凹凸パターンＰの構成要素にフィールド酸化膜３に開けた２つの開口部に見立てた擬似開口部やプラグ貫通用開口部１２ａに見立てた擬似プラグ貫通用開口部を形成を含ませても良い。プロセス援用ができるので工数追加を招かず、画素領域２０の外側に一層リアルな擬似画素凹凸パターンを形成でき、画素領域２０及びシール領域２２７の更なる平坦化を実現できる。
【０１０２】
ところで、ＣＭＰ処理においては、被研磨面の凸部が密であると初期研磨し難く、逆に被研磨面の凸部が粗であると初期研磨し易い。孤立突起は速く研磨されるからである。また、同等大きさの突起が密にランダム分布している領域と粗にランダム分布している領域とが存在する場合、粗の領域の方が初期研磨レートが速いため、研磨仕上がりでは両者領域に跨がる勾配面が形成され得る。粗の領域では結果としてパターン密度が低い。他方、被研磨面のどの部分のパターン密度が略等しくても、突起の平面規模（島状面積）が小さい領域の方が初期研磨レートが速い。島状面積に比し島状周囲（輪郭）長さが長くなるためである。従って、突起の島状面積が大きく且つ密にランダム分布している領域が一番初期研磨し難い。その極限例が領域全体に連続拡張面（いわゆるベタ）が形成されている場合である。逆に、突起の島状面積が小さく且つ粗にランダム分布している領域は一番初期研磨し易い。その極限例が領域全体に突起がない（ダミーパターンがない）場合である。しかし、突起の島状面積が大きく且つ粗にランダム分布している領域や突起の島状面積が小さく且つ密に分布している領域は、上記の最高研磨レートと最低研磨レートとの中間の初期研磨レートであろうが、突起の島状面積が大きく且つ粗にランダム分布している領域と、突起の島状面積が小さく且つ密にランダム分布している領域とは、いずれの方が速い初期研磨レートであるか否かは、研磨液や他の条件（分布の規則性，突起形状，突起配列，突起配置など）にも起因しているため、判然としない。ただ、実際のＣＭＰ処理では砥液が画素領域２０の凹凸の規則的分布によりある程度規則的な流動分布を引き起こしているものと考えられるため、非画素領域でも同様な流動分布となるように工夫する必要もある。
【０１０３】
実際、反射型液晶パネル用基板のチップサイズ内においては、入力端子パッド２６が最も広い島状突起でその１次元配列の間隔からして粗の分布と考えられるので、この入力端子パッド２６を含む領域が最高研磨レートとなる。ところが、画素領域２０では画素凹凸パターンが縦横２次元にマトリクス状に展開された明瞭な空間周期性を呈している。従って、画素領域２０の凹凸分布には、画素凹凸パターンの空間周期性という高次の規則性と画素凹凸パターン内の低次の規則性とから成る階層的規則が存在する。画素凹凸パターンは、１０００Å〜１００００Å程度の微細な線幅に代表される微視的な各種の基本（１次）凹凸部（フィールド酸化膜３に開けた２つの開口部，最下層配線のゲート線４，第１のメタル層のデータ線７，ソース電極配線７ａ，及び中継配線１０，第２のメタル層の遮光膜１２やプラグ貫通用開口部１２ａ）の分布と、画素中でこれら基本凹凸部の偏りにより生じる凹凸密集部（２次凹凸部）とから成る階層構造と考えられる。本例の擬似画素凹凸パターンＰでは、この基本凹凸部に逐一忠実に対応させた原始的な基本凹凸部をそのまま模する代わりに、マクロ的な凹凸密集部を見立てるように、擬似ゲート線４p ，擬似データ線７p ，擬似ソース電極配線７ａp 及び擬似中継配線１０p のみを形成したものである。本例の凹凸密集部としては、ゲート線４とデータ７との重なり部分や容量電極９ａと中継配線１０の重なり部分が考えられる。このため、擬似画素凹凸パターンＰは擬似ゲート線４p ，擬似データ線７p 及び擬似中継配線１０p を含むことが好ましい。典型的な凹凸部分を擬似画素凹凸パターンＰの要素とすれば良い。擬似画素凹凸パターンＰの中での典型的な凹凸部分の位置と実際の画素の中の典型的な凹凸部分位置とが正確に対応していなくても構わない。
【０１０４】
ここで例えば、画素凹凸パターンが３次以上の階層構造と考えられる場合、基本凹凸部の細密なデットコピーまでは必要でなく、巨視的な階層から３次又は２次凹凸部までを模するだけでも充分であろう。ただ、このような画素内の凹凸パターンの階層構造が明瞭でない場合、基本凹凸部のデッドコピーを擬似画素凹凸パターンＰとする方がマスク設計上の煩雑さを回避できる利点がある。また、最大膜厚差が１０００Å以下となるような更なる高精度の平坦化を企画する場合は、画素のデッドコピーを擬似画素凹凸パターンＰとする方が良い。
【０１０５】
なお、上記の実施形態の液晶パネル基板は反射型液晶パネルに用いるに好適であるが、その反射型液晶パネルは前述した液晶プロジェクタのライトバルブは勿論のこと、腕時計型電子機器、ワードプロセッサ，パーソナルコピュータ等の携帯型情報処理機、携帯電話機の表示部やその他各種の電子機器の表示部に適用することができる。
【０１０６】
また、上記実施形態の液晶パネル基板は半導体基板の主面にスイッチング素子を作り込んだものであるが、半導体基板に限らず、基板としてはガラス基板や石英基板等の絶縁性基板を用いることができる。スイッチング素子として絶縁性基板上に薄膜トランジスタ（ＴＦＴ）などを形成する場合でも、本発明を適用できることは言う迄もない。
【０１０７】
更に、本発明は液晶パネル基板に限らず、他のフラットディスプレイ用基板に適用できるものである。
【０１０８】
〔発明の効果〕
以上説明したように、本発明は、画素領域の空き間にダミーパターンを割り込ませて形成するのではなく、逆に、非画素領域において既成導電層層を援用して被研磨層の上層の層間絶縁膜の底上げ用のダミーパターンを略一面的に形成した点を特徴とするものである。画素領域においてダミーパターンを形成する場合は、底上げのための中間導電層と層間絶縁膜との成膜工程を追加せねばならず、また、研磨前の層間絶縁膜の表面起伏が抑えられていると、却って初期研磨レートが低くなるので、層間絶縁膜表面を鏡面様に平坦化するために必要な研磨時間が長くなり、砥液の消費も増大する。しかしながら、本発明は上記の不都合を解消できるばかりか、次のような効果を奏する。
【０１０９】
（１） 端子パッドの近傍に、単層又は複層のダミーパターンを有する場合、端子パッドの近傍の上層の層間絶縁膜の成膜表面レベルが画素領域での成膜表面レベルと略同等レベルになり、表面レベルが全体として均一化するため、研磨処理において一様の研磨レートが得られる。このため、従前の成膜表面レベルが均一化されていない状態で問題となっていた端子パッド部の易研磨性が改善され、端子パッド部の下地が露出することがない。これは画素領域表面の更なる鏡面様の平坦化に役立ち、且つ研磨処理前の層間絶縁膜の薄膜化も実現できる。この薄膜化により、画素領域にある層間導電部のコンタクトホールのアスペクト比を改善できるので、コンタクトホールの細径化により開口部の細径化に結び付けることができる。それ故、遮光性能が向上し、スイッチング素子特性を改善できる。勿論、成膜工数の追加を招かずに済む。
【０１１０】
そして、画素領域外の端子パッドの近傍域にも導電層のダミーパターンが敷き詰められていると、このダミーパターンも遮光膜となるため、迷光が画素領域外から基板に作り込んだ素子領域に入り難くなり、光電流を抑制でき、スイッチング素子の改善に役立つ。
【０１１１】
（２） 入力端子パッドの周囲に配置されたダミーパターンが平面的に細分化された複数の小分けダミーパターンからなる場合、成膜直後の層間絶縁膜の表面レベルを均一化しながら、隣接の端子パッド間のショートを防止できる。
【０１１２】
（３） 相隣り合う入力端子パッド間が非ダミーパターン領域である場合、入力端子パッド間のショートを確実に防止できる。
【０１１３】
（４） この入力端子パッドとその周囲に配置された小分けダミーパターンとの間隔が、配線とその近傍のダミーパターンとの間隔よりも広く設定されてなる場合、異方性導電膜の導電性粒子による入力端子パッドと小分けダミーパターンとの架橋が起こり難くなり、ショートを極力防止できる。
【０１１４】
（５） 中継端子パッドとその周囲に配置されたダミーパターンとの間隔が、配線とその近傍のダミーパターンとの間隔よりも広く設定されている場合、中継端子パッド上では通常銀ペーストで導通が図られるようになっているが、銀ペーストが中継端子パッドから若干はみ出しても、その近傍のダミーパターンにショートし難くなる。
【０１１５】
（６） 端子パッドの近傍域に限らず、画素領域の周囲を取り囲むシール領域に、ダミーパターンが形成されている場合、その部分の研磨処理前の層間絶縁膜の表面は画素領域のそれと略同等になるので、研磨処理によって平坦化を行う際、画素領域はその周辺部まで均一なレートで研磨が進行する。このため、従前に比べ画素領域の平坦性が一層良好となり、反射率が向上するだけでなく、研磨後のコンタクトホールのエッチング時間が決定し易くなる。
【０１１６】
（７） 更に、ダミーパターンをシール領域の外周部にも設けることにより、この領域はシール領域部分の上層の層間絶縁膜の表面のレベルと同等になる。従って研磨した場合、シール領域の層間絶縁膜表面が勾配面となることはなく、シール材の密着性を改善することができる。
【０１１７】
（８） シール領域のダミーパターンがスイッチング素子の制御配線層と同層で孤立したパターンの上に積み足されて成る場合、研磨処理の層間絶縁膜の表面レベルの平坦化を更に微細に調節できる。
【０１１８】
（９） そして、画素領域の周辺に配置され、スイッチング素子に信号を供給する駆動回路の近傍領域に、ダミーパターンを積み重ねて成る場合、研磨処理の層間絶縁膜の平坦化等に役立つ。
【０１１９】
（10） 更に、本発明においては、画素領域を取り囲むシール領域の隅部領域には、平面的に細分化された複数の小分けダミーパターンが形成されている。このため、シール四隅部における研磨前の層間絶縁膜の表面は離散的な複数のダミーパターンによる凹凸が反映した面粗さを呈しており、研磨処理を施すと、シール領域の辺部の平坦に近い起伏に比し四隅部の初期研磨レートが速くなるため、これに引きずられる形で四隅部で囲まれたシール領域内側の研磨レートが略平等化する傾向で進行し、画素領域及びシール領域の残膜厚バラツキが抑制される。
【０１２０】
（11） また、シール四隅部において全くダミーパターンがない（パターン密度ゼロ）場合でも、隅部領域が落ち込みその境界部分が立ち上がっているため、研磨初期ではその境界部分が勾配面となり、その勾配面が次第に内方へ波及する。従って、画素領域及びシール領域の全体的な平坦化を得ることができる。
【０１２１】
（12） そしてまた、本発明においては、非画素領域に連続拡張面（いわゆるベタ）のダミーパターンを形成するではなく、画素の凹凸を模した複数の擬似画素凹凸パターンを形成した構成を採用できる。研磨処理前の層間絶縁膜の画素領域以外の表面にも、画素の表面凹凸模様と殆ど類似の表面凹凸模様が拡がっているため、研磨レートが初期から基板のどの部分でも略等しくなり、少なくとも画素領域及びシール領域では高精度の表面平坦性を実現できる。
【０１２２】
（13） 複数の擬似画素凹凸パターンを非画素領域上に２次元方向に繰り返し展開形成した構成では、画素領域のマトリクス状などの空間規則性も対応することになるため、画素領域及びシール領域での表面平坦性が顕著になる。
【０１２３】
（14） この擬似画素凹凸パターンが少なくとも擬似ゲート線，及び擬似データ線で構成されて成る場合、画素の凹凸の顕著な（代表的）部分や画素領域の凹凸規則性に最も酷似するパターンとなるので、画素領域及びシール領域での層間絶縁膜を高精度に平坦化できる。
【図面の簡単な説明】
【０１２４】
【図１】本発明の実施形態１に係る反射型液晶パネルの反射型液晶パネル用基板のレイアウト構成例を示す平面図である。
【図２】図１中のＢ−Ｂ′線に沿って切断した状態を示す切断図である。
【図３】図２の断面構造に対し端子パッドの構造を変えた状態を示す断面図である。
【図４】実施形態１の反射型液晶パネル用基板において画素領域とシール領域の近辺を示す部分平面図である。
【図５】実施形態１の反射型液晶パネル用基板においてデータ線駆動回路の近辺を示す部分平面図である。
【図６】実施形態１の反射型液晶パネル用基板において端子パッドの近辺を示す部分平面図である。
【図７】実施形態１の反射型液晶パネル用基板における端子パッドとフレキシブルテーブ電線との接続状態を示す部分平面図である。
【図８】図７中のＡ−Ａ′線に沿って切断した状態を示す切断図である。
【図９】実施形態１の反射型液晶パネル用基板において中継端子パッドの近辺を示す部分平面図である。
【図１０】実施形態１において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。
【図１１】本発明の実施形態２に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図である。
【図１２】図１１中のＣ−Ｃ′線に沿って切断した状態を示す断面図である。
【図１３】実施形態２において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。
【図１４】本発明の実施形態３に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図である。
【図１５】図１４中のＣ−Ｃ′線に沿って切断した状態を示す断面図である。
【図１６】実施形態３において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。
【図１７】反射型液晶パネルをライトバルブとして用いた投写型表示装置の一例としてビデオプロジェクタを示す概略構成図である。
【図１８】反射型液晶パネルを示す断面図である。
【図１９】従来の反射型液晶パネルに用いる反射型液晶パネル用基板を示す平面図である。
【図２０】図１９の反射型液晶パネル用基板の画素領域を示す部分平面図である。
【図２１】図１３中のＡ−Ａ′線に沿って切断した状態を示す切断図である。
【図２２】図１２中のＢ−Ｂ′線に沿って切断した状態を示す切断図である。
【図２３】図１９に示す従来の反射型液晶において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。
【図２４】図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布をそれぞれ示すグラフである。
【図２５】図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布をそれぞれ示すグラフである。
【図２６】図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布をそれぞれ示すグラフである。
【図２７】図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布をそれぞれ示すグラフである。
【図２８】図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布をそれぞれ示すグラフである。
【符号の説明】
【０１２５】
１…Ｐ--型半導体基板
２，２１′…Ｐ型ウェル領域
３…フィールド酸化膜
４…ゲート線
４ａ…ゲート電極
４ｂ…ゲート絶縁膜
４p …擬似ゲート線
５ｂ…Ｎ+ 型ドレイン領域
６…第１の層間絶縁膜
６ａ，６ｂ，６ｃ，１６…コンタクトホール
７…データ線
７ａ…ソース電極配線
７p …擬似データ線
７ａp …擬似ソース電極配線
８…Ｐ型容量電極領域
９ａ…容量電極
９ｂ…絶縁膜（誘電膜）
１０…中継配線
１１…第２の層間絶縁膜
１２…遮光膜
１２ａ…プラグ貫通用開口部
１２ｂ…接続用配線
１２p …擬似遮光膜
１３…第３の層間絶縁膜
１４…画素電極
１５…接続プラグ（層間導電部）
１７…パッシベーション膜
２０…画素領域（表示領域）
２１…データ線駆動回路（Ｘドライバ）
２２Ｒ，２２Ｌ…ゲート線駆動回路（Ｙドライバ）
２３…プリチャージ及びテスト回路
２４…画像信号サンプリング回路
２５…遮光膜
２６，２６′…入力端子パッド
２６ａ…下層
２６ｂ，２６ｂ′…上層
２７，１２７，２２７…シール領域
２９Ｒ，２９Ｌ…中継端子パッド（銀点）
３０…反射型液晶パネル
３１，１３１，２３１，３３１…反射型液晶パネル用基板
３２…支持基板
３３…対向電極（共通電極）
３５…ガラス基板
３７…液晶
３８…異方性導電膜（ＡＣＦ）
３８ａ…導電性粒子
３８ｂ…接着用絶縁樹脂材
３９…フレキシブルテープ配線
３９ａ…フレキシブルテープ
３９ｂ…導電線
１００…偏光照明装置
１１０…インテグレートレンズ
１２７ａ…パターン
１２７Ｃ，２２７Ｃ…四隅部
１３０…偏光変換素子
２００…偏光ビームスプリッタ
２０１…Ｓ偏光束反射面
２６１…導電接触部
２６２…配線引出し部
４１２，４１３…ダイクロイックミラー
３００Ｂ，３００Ｒ，３００Ｇ…反射型液晶ライトバルブ
５００…投写光学系
６００…スクリーン
Ｌ0 …システム光軸
Ａ…下層ダミーパターン
Ｂ，Ｂ′…上層ダミーパターン
ａ…小分けダミーパターン
Ｘ，Ｘ′，Ｙ…挟間領域
Ｗ…行方向配線領域
Ｌ，ＬIN，ＬOUT …配線
Ｍ，Ｔ…配線間ダミーパターン
ＮR ，ＮL …ダミーパターン
Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ2 ′，Ｓ3 …小分けダミーパターン
Ｐ…擬似画素凹凸パターン
【特許請求の範囲】
【請求項１】
各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、
前記基板上の非画素領域において形成された少なくとも入力端子パッドの近傍には、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有しており、
前記ダミーパターンは、平面的に細分化された複数の小分けダミーパターンから成り、
相隣り合う前記入力端子パッドの間は、前記小分けダミーパターンが形成されていない非ダミーパターン領域となっていることを特徴とする電気光学装置用基板。
【請求項２】
請求項１において、前記複数の小分けダミーパターンは、前記入力端子パッドの前記基板縁に配置される第１の小分けダミーパターン、前記入力端子パッドの配線引き出し部間に配置される第２の小分けダミーパターン又は前記配線引き出し部の先部間とそこから引き出された配線間に配置される第３の小分けダミーパターンのいずれかからなることを特徴とする電気光学装置用基板。
【請求項３】
請求項２において、前記入力端子パッドとその周囲に配置された前記第１ないし第３のいずれかの小分けダミーパターンとの間隔は、前記配線とその近傍の前記第１ないし第３のいずれかの小分けダミーパターンとの間隔よりも広く設定されて成ることを特徴とする電気光学装置用基板。
【請求項４】
請求項１において、前記入力端子パッドと配線によって繋がった中継端子パッドを更に有しており、前記中継端子パッドとその周囲に配置された前記ダミーパターンとの間隔は、前記配線とその近傍の前記ダミーパターンとの間隔よりも広く設定されて成ることを特徴とする電気光学装置用基板。
【請求項５】
各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、
前記基板上の非画素領域において形成された端子パッドの近傍と、
前記画素領域の周囲に形成されるシール領域と、
前記シール領域の外側の外周領域と、
前記画素領域の周辺に配置され前記スイッチング素子に信号を供給する駆動回路の近傍領域と、において、
前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンをそれぞれ有して成ることを特徴とする電気光学装置用基板。
【請求項６】
請求項５において、前記ダミーパターンは、前記スイッチング素子の制御配線層と同層で形成された孤立パターンの上に積み足されて成ることを特徴とする電気光学装置用基板。
【請求項７】
各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、
前記画素領域の周囲に形成されるシール領域の隅部領域には、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有しており、
前記ダミーパターンは、少なくとも平面的に細分化された複数の小分けダミーパターンから成ることを特徴とする電気光学装置用基板。
【請求項８】
請求項７において、前記複数の小分けダミーパターンは、それぞれ短冊状に形成されてなり、前記シール領域のいずれかの辺に隣接して配置されてなることを特徴とする電気光学装置用基板。
【請求項９】
各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、
前記スイッチング素子に電気的に接続する第１の前記導電層と前記研磨処理の層間絶縁膜の上に成膜された上層の前記導電層とが電気的に接続されており、前記第１の導電層と前記上層の前記導電層との中間に第２の前記導電層を含み、
前記基板上の非画素領域において前記研磨処理の層間絶縁膜よりも下層に複数の擬似画素凹凸パターンを有しており、
前記擬似画素凹凸パターンは、前記第１の導電層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねであることを特徴とする電気光学装置用基板。
【請求項１０】
請求項９において、前記第１のダミーパターンは少なくとも擬似ゲート線及び擬似データ線で構成されており、前記第２のダミーパターンは擬似遮光膜で構成されて成ることを特徴とする電気光学装置用基板。
【請求項１１】
請求項１０において、少なくとも前記画素領域の周囲に形成されるシール領域において、前記擬似データ線は配線として利用されていることを特徴とする電気光学装置用基板。
【請求項１２】
請求項１乃至請求項１１のいずれか一項に規定する電気光学装置用基板とこれに対向する透明基板との間隔に電気光学材料を挟持して成ることを特徴とする電気光学装置。
【請求項１３】
請求項１２に規定する電気光学装置を表示部に用いて成ることを特徴とする電子機器。
【請求項１４】
請求項１２に規定する電気光学装置をライトバルブに用いて成ることを特徴とする投写型表示装置。
【請求項１】
各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、
前記基板上の非画素領域において形成された少なくとも入力端子パッドの近傍には、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有しており、
前記ダミーパターンは、平面的に細分化された複数の小分けダミーパターンから成り、
相隣り合う前記入力端子パッドの間は、前記小分けダミーパターンが形成されていない非ダミーパターン領域となっていることを特徴とする電気光学装置用基板。
【請求項２】
請求項１において、前記複数の小分けダミーパターンは、前記入力端子パッドの前記基板縁に配置される第１の小分けダミーパターン、前記入力端子パッドの配線引き出し部間に配置される第２の小分けダミーパターン又は前記配線引き出し部の先部間とそこから引き出された配線間に配置される第３の小分けダミーパターンのいずれかからなることを特徴とする電気光学装置用基板。
【請求項３】
請求項２において、前記入力端子パッドとその周囲に配置された前記第１ないし第３のいずれかの小分けダミーパターンとの間隔は、前記配線とその近傍の前記第１ないし第３のいずれかの小分けダミーパターンとの間隔よりも広く設定されて成ることを特徴とする電気光学装置用基板。
【請求項４】
請求項１において、前記入力端子パッドと配線によって繋がった中継端子パッドを更に有しており、前記中継端子パッドとその周囲に配置された前記ダミーパターンとの間隔は、前記配線とその近傍の前記ダミーパターンとの間隔よりも広く設定されて成ることを特徴とする電気光学装置用基板。
【請求項５】
各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、
前記基板上の非画素領域において形成された端子パッドの近傍と、
前記画素領域の周囲に形成されるシール領域と、
前記シール領域の外側の外周領域と、
前記画素領域の周辺に配置され前記スイッチング素子に信号を供給する駆動回路の近傍領域と、において、
前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンをそれぞれ有して成ることを特徴とする電気光学装置用基板。
【請求項６】
請求項５において、前記ダミーパターンは、前記スイッチング素子の制御配線層と同層で形成された孤立パターンの上に積み足されて成ることを特徴とする電気光学装置用基板。
【請求項７】
各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、
前記画素領域の周囲に形成されるシール領域の隅部領域には、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有しており、
前記ダミーパターンは、少なくとも平面的に細分化された複数の小分けダミーパターンから成ることを特徴とする電気光学装置用基板。
【請求項８】
請求項７において、前記複数の小分けダミーパターンは、それぞれ短冊状に形成されてなり、前記シール領域のいずれかの辺に隣接して配置されてなることを特徴とする電気光学装置用基板。
【請求項９】
各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、
前記スイッチング素子に電気的に接続する第１の前記導電層と前記研磨処理の層間絶縁膜の上に成膜された上層の前記導電層とが電気的に接続されており、前記第１の導電層と前記上層の前記導電層との中間に第２の前記導電層を含み、
前記基板上の非画素領域において前記研磨処理の層間絶縁膜よりも下層に複数の擬似画素凹凸パターンを有しており、
前記擬似画素凹凸パターンは、前記第１の導電層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねであることを特徴とする電気光学装置用基板。
【請求項１０】
請求項９において、前記第１のダミーパターンは少なくとも擬似ゲート線及び擬似データ線で構成されており、前記第２のダミーパターンは擬似遮光膜で構成されて成ることを特徴とする電気光学装置用基板。
【請求項１１】
請求項１０において、少なくとも前記画素領域の周囲に形成されるシール領域において、前記擬似データ線は配線として利用されていることを特徴とする電気光学装置用基板。
【請求項１２】
請求項１乃至請求項１１のいずれか一項に規定する電気光学装置用基板とこれに対向する透明基板との間隔に電気光学材料を挟持して成ることを特徴とする電気光学装置。
【請求項１３】
請求項１２に規定する電気光学装置を表示部に用いて成ることを特徴とする電子機器。
【請求項１４】
請求項１２に規定する電気光学装置をライトバルブに用いて成ることを特徴とする投写型表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２００６−３９５８７（Ｐ２００６−３９５８７Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００５−２８６２８１（Ｐ２００５−２８６２８１）
【出願日】平成１７年９月３０日（２００５．９．３０）
【分割の表示】特願平１０−４９７２２の分割
【原出願日】平成１０年３月２日（１９９８．３．２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１７年９月３０日（２００５．９．３０）
【分割の表示】特願平１０−４９７２２の分割
【原出願日】平成１０年３月２日（１９９８．３．２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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