電流源回路
【課題】小さな回路面積で安定した出力電流が得られる電流源回路を提供する。
【解決手段】入力側トランジスタに流れる入力電流に比例する出力電流が流れるように複数の入力側トランジスタＭｉと複数の出力側トランジスタＭｏとがカレントミラー接続されている電流源回路１１にて、切り替え制御部１３が、活性化する入力側トランジスタを順次切り替えて複数の入力トランジスタの一部を活性化し、かつ常に一定数の入力側トランジスタを活性化するようにして、各入力側トランジスタがもつ特性ばらつきを平均化し、プロセス相対ばらつきによる入力側トランジスタの特性ばらつきを低減し、出力電流の安定性を向上させる。
【解決手段】入力側トランジスタに流れる入力電流に比例する出力電流が流れるように複数の入力側トランジスタＭｉと複数の出力側トランジスタＭｏとがカレントミラー接続されている電流源回路１１にて、切り替え制御部１３が、活性化する入力側トランジスタを順次切り替えて複数の入力トランジスタの一部を活性化し、かつ常に一定数の入力側トランジスタを活性化するようにして、各入力側トランジスタがもつ特性ばらつきを平均化し、プロセス相対ばらつきによる入力側トランジスタの特性ばらつきを低減し、出力電流の安定性を向上させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電流に応じた出力電流を生成する電流源回路に関する。
【背景技術】
【０００２】
入力された入力電流を任意の倍率で複製した出力電流が得られる電流源回路の１つにカレントミラー回路がある。カレントミラー回路は、多くのアナログ回路で、入力電流を正確に増幅するために用いられる。カレントミラー回路において出力電流を入力電流のｎ倍にするには、入力側トランジスタと同一のトランジスタを出力側にｎ倍分並列に並べる。すなわち、電流ミラー比が１：ｎ（増幅率ｎ）である場合には、図１２に示すように、入力側トランジスタＭｉのｎ倍の数の出力側トランジスタＭｏ（Ｍｏ１〜Ｍｏｎ）が必要となる。図１２に示すカレントミラー回路では、Ｉｉｎの入力電流を流すことによって、（Ｉｉｎ×ｎ）の出力電流が得られる。
【０００３】
ここで、トランジスタにおけるしきい値や飽和電流などのプロセス相対ばらつきのσ値（標準偏差）は、理論上では√（面積）に反比例する。すなわち、サイズの小さい素子ほどプロセス相対ばらつきのσ値が大きくなる（特性のばらつきが大きくなる）。そのため、図１２に示したようなカレントミラー回路において出力電流を安定化させるには、入力側トランジスタＭｉの特性変動を抑えることが重要であり、例えば入力側トランジスタＭｉのサイズを大きくすることで特性ばらつきの低減を図っていた。
【０００４】
カレントミラー回路を用いたドライバＬＳＩにおいて、カレントミラー回路の入力側トランジスタを複数設け、入力側トランジスタ間に出力側トランジスタを配置することで、ドライバ出力間のばらつきを抑える方法が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１９８７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、カレントミラー回路において、入力側トランジスタＭｉの特性変動を抑えるためにそのサイズを大きくすると、それに伴って出力側トランジスタＭｏのサイズも同様に大きくなる。つまり、例えば電流ミラー比が１：ｎのカレントミラー回路では、入力側トランジスタＭｉのサイズを大きくすると、入力側トランジスタＭｉのｎ倍分必要な出力側トランジスタＭｏのサイズも同様に大きくしなければならない。したがって、カレントミラー回路の回路規模が非常に大きくなってしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、複数の入力側トランジスタ、複数の出力側トランジスタ、出力電流を外部に供給する出力端、及び切り替え制御部を有する電流源回路が提供される。複数の出力側トランジスタは、入力側トランジスタに流れる入力電流に比例する出力電流が流れるように複数の入力側トランジスタに対してカレントミラー接続される。また、切り替え制御部は、活性化する入力側トランジスタを順次切り替えて複数の入力トランジスタの一部を活性化させ、かつ常に一定数の入力側トランジスタを活性化させる。
【発明の効果】
【０００８】
開示の電流源回路は、複数設けた入力側トランジスタを順次切り替えるようにして活性化することで、各入力側トランジスタがもつ特性ばらつきを平均化し、プロセス相対ばらつきによる入力側トランジスタの特性ばらつきを低減することができ、出力電流の安定性を向上させる効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による電流源回路を有する半導体装置の構成例を示す図である。
【図２】本実施形態による電流源回路の回路構成例を示す図である。
【図３】スイッチの制御信号の駆動波形の一例を示す図である。
【図４】本実施形態による電流源回路の他の回路構成例を示す図である。
【図５】本実施形態による電流源回路のその他の回路構成例を示す図である。
【図６】本実施形態による電流源回路のその他の回路構成例を示す図である。
【図７】本実施形態による電流源回路のその他の回路構成例を示す図である。
【図８】制御信号生成部の一例を示す図である。
【図９】制御信号生成部の一例を示す図である。
【図１０】制御信号生成部の一例を示す図である。
【図１１】本実施形態による電流源回路での出力電流ばらつきを説明するための図である。
【図１２】従来のカレントミラー回路の構成を示す図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態を図面に基づいて説明する。
以下に説明する本発明の実施形態による電流源回路は、入力される入力電流に応じた出力電流を出力するカレントミラー回路を有し、入力電流を任意の倍率で複製した出力電流を生成する。本実施形態による電流源回路は、高速な動作が要求されるラッチ回路や位相調整回路などを有する高速通信のためのインタフェース装置や、精度が要求される外部入出力インタフェース装置等に用いて好適なものである。例えば、本実施形態による電流源回路は、ＵＳＢ（Universal Serial Bus）規格に準拠したインタフェース装置が有する出力バッファの電流源、出力アンプ装置が有する出力バッファの電流源などに適用可能である。
【００１１】
図１は、本発明の実施形態による電流源回路を有する半導体装置の構成例を示す図である。図１には、本実施形態による電流源回路を電流源として用いた差動増幅器（差動出力バッファ）を一例として示している。図１において、Ｒ１、Ｒ２は抵抗であり、Ｍ１、Ｍ２はＭＯＳ（metal oxide semiconductor）トランジスタであり、１１は本実施形態による電流源回路である。
【００１２】
抵抗Ｒ１、Ｒ２は、差動増幅器における負荷素子をなすものである。抵抗Ｒ１は、一端が電源電圧（ＶＤＤ）に接続され、他端がＭＯＳトランジスタＭ１のドレインに接続されている。また、抵抗Ｒ２は、一端が電源電圧（ＶＤＤ）に接続され、他端がＭＯＳトランジスタＭ２のドレインに接続されている。
【００１３】
ＭＯＳトランジスタＭ１、Ｍ２は、差動増幅器における駆動素子をなすものである。ＭＯＳトランジスタＭ１は、ゲートが差動入力信号の一方の信号が入力される入力端子ＩＮ１に接続され、ソースが電流源回路１１の出力電流が流れる出力電流ノード（出力端）ＮＤＯに接続される。また、ＭＯＳトランジスタＭ２は、ゲートが差動入力信号の他方の信号が入力される入力端子ＩＮ２に接続され、ソースが電流源回路１１の出力電流が流れる出力電流ノードＮＤＯに接続される。
【００１４】
差動増幅器において、抵抗Ｒ１とＭＯＳトランジスタＭ１のドレインとの接続点の電圧が差動出力信号の一方の信号ＯＵＴ１として出力され、抵抗Ｒ２とＭＯＳトランジスタＭ２のドレインとの接続点の電圧が差動出力信号の他方の信号ＯＵＴ２として出力される。
【００１５】
電流源回路１１は、複数のＭＯＳトランジスタＭｉ、複数のＭＯＳトランジスタＭｏ、切り替え制御部１３、及び入力電流供給部１５を有する。ＭＯＳトランジスタＭｉ（Ｍｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍ）は、入力電流が入力される入力側トランジスタである。入力側トランジスタＭｉの各々は、ドレインが切り替え制御部１３を介して入力電流供給部１５に接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが入力電流供給部１５に接続される。
【００１６】
ＭＯＳトランジスタＭｏ（Ｍｏ１、Ｍｏ２、Ｍｏ３、・・・、Ｍｏｎ）は、入力側トランジスタＭｉに流れる入力電流に比例する出力電流が流れるように、入力側トランジスタＭｉに対してカレントミラー接続された出力側トランジスタである。出力側トランジスタＭｏの各々は、ドレインが出力電流ノードＮＤＯに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが入力側トランジスタＭｉのゲートに対して共通接続される。
【００１７】
切り替え制御部１３は、活性化する入力側トランジスタＭｉを順次切り替えるものであり、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍに対応したスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍを有する。入力電流供給部１５は、入力側トランジスタＭｉに対して入力電流を供給する。
【００１８】
切り替え制御部１３のスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍは、入力電流供給部１５−入力側トランジスタＭｉ間の入力電流が流れる電流経路上に配置され、独立した制御信号によりそれぞれオン／オフ制御（導通状態／非導通状態）される。切り替え制御部１３は、入力電流供給部１５と入力側トランジスタＭｉのドレインとを接続するか否かをスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍによって制御することで、活性化する入力側トランジスタＭｉを切り替える。
【００１９】
例えば、電流ミラー比が１：ｎである場合には、切り替え制御部１３のスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍは、任意の時点において１つだけをオン状態とし他をオフ状態とするように、オン状態となるスイッチが順次切り替えられる。すなわち、動作している任意の時点において、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍの中のいずれか１つの入力側トランジスタＭｉだけが活性化するよう順次切り替えられる。これにより、活性化している１つの入力側トランジスタＭｉに流れる入力電流がｎ個の出力側トランジスタＭｏで複製され、入力電流供給部１５から供給される入力電流のｎ倍の出力電流が出力電流ノードＮＤＯを流れる。例えば、入力電流供給部１５から供給される入力電流をＩｉｎとすると、出力電流ノードＮＤＯを流れる出力電流は（Ｉｉｎ×ｎ）となる。
【００２０】
また例えば、電流ミラー比が１：（ｎ／２）である場合には、切り替え制御部１３のスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍは、任意の時点において２つをオン状態とし他をオフ状態とするように、オン状態となるスイッチが順次切り替えられる。すなわち、動作している任意の時点において、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍの中のいずれか２つの入力側トランジスタＭｉが活性化するよう順次切り替えられる。これにより、活性化している２つの入力側トランジスタＭｉに流れる入力電流がｎ個の出力側トランジスタＭｏで複製され、入力電流供給部１５から供給される入力電流の（ｎ／２）倍の出力電流が出力電流ノードＮＤＯを流れる。
【００２１】
本実施形態による電流源回路１１では、前述のようにカレントミラー回路における入力側トランジスタＭｉを複数設けて並列化する。そして、活性化する入力側トランジスタＭｉを順次切り替えて、複数の入力側トランジスタＭｉの一部を活性化し、かつ常に一定数の入力側トランジスタＭｉを活性化する。このように複数の入力側トランジスタＭｉを順次切り替えるようにして活性化することで、各入力側トランジスタＭｉがもつ特性ばらつきが平均化され、全体としてみれば特性ばらつきが小さくなる。したがって、プロセス相対ばらつきによる入力側トランジスタＭｉの特性ばらつきを低減し出力電流の安定性を向上させることができ、歩留まりを向上させることができる。
【００２２】
例えば、入力側トランジスタＭｉを時間的に等間隔になるよう活性化した場合には、プロセス相対ばらつき特性のσ値を（１／√（並列数））に抑えることができる。なお、並列数とは、並列して活性化する入力側トランジスタＭｉの数、言い換えれば任意の時点において活性化している入力側トランジスタＭｉの数である。また、活性化する入力側トランジスタＭｉの切り替えが時間的に等間隔でなくとも、順次切り替えることで特性ばらつきが平均化されるので、プロセス相対ばらつき特性のσ値を抑えることができる。また、活性化する入力側トランジスタＭｉを順次切り替えることで、各入力側トランジスタＭｉの温度特性ばらつきについても平均化可能であり、温度特性ばらつきによる入力側トランジスタＭｉの特性ばらつきの低減を図ることができる。
【００２３】
また、各入力側トランジスタＭｉがもつ特性ばらつきを平均化することによって特性ばらつきを抑制するため、カレントミラー回路を小さい素子で構成することができ、回路規模（回路面積）が増大することを抑制することができる。例えば、電流ミラー比が１：１００である場合に、従来においては、入力側トランジスタＭｉの特性変動を抑えるためにそのサイズを８倍（入力側トランジスタＭｉの数を８個）にすると、出力側トランジスタＭｏの数は８００個必要となる。それに対して、本実施形態では、入力側トランジスタＭｉを８個設け、任意の時点において１つの入力側トランジスタＭｉだけが活性化するよう切り替えれば、出力側トランジスタＭｏの数は１００個あれば良い。つまり、入力側トランジスタＭｉの特性ばらつきをほぼ同一の程度としながらも、電流ミラー比が１：１００のカレントミラー回路を約１／８（詳細には１０８／８０８）の回路面積で実現でき、従来と比較して回路面積を削減することができる。
【００２４】
なお、図１に示すように電流源回路１１における入力側トランジスタＭｉのゲートと出力側トランジスタＭｏのゲートの間に、切り替え制御部１３におけるスイッチ切り替えサイクルより十分に長い時定数を有するローパスフィルタ１７を設けるようにしても良い。このようなローパスフィルタ１７を設けた場合には、切り替え制御部１３でのスイッチ制御により発生したスイッチングノイズが出力側に伝播することを防止でき、ノードＶｂｉａｓの電圧の安定化を図ることができる。なお、ローパスフィルタ１７を設ける位置は、図示した例に限定されるものではなく、図１に示した入力側トランジスタＭｉのゲートと出力側トランジスタＭｏのゲートの間の位置範囲Ｓ１であれば同様の効果を得ることができる。また、ローパスフィルタ１７は、寄生素子等を用いて構成されていても良い。
【００２５】
図２は、本実施形態による電流源回路の構成例を示す回路図である。図２に示す電流源回路は、図１に示した切り替え制御部１３が有するスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍとしてＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と称す。）を用いたものである。図２において、Ｍｉ、Ｍｏ、ＭｓはＮＭＯＳトランジスタ、２１はローパスフィルタ、２３は制御信号生成部、２５は入力電流供給部である。
【００２６】
ＮＭＯＳトランジスタＭｉは、図１に示した入力側トランジスタＭｉに対応し、ＮＭＯＳトランジスタＭｏは、図１に示した出力側トランジスタＭｏに対応し、ＮＭＯＳトランジスタＭｓは、図１に示した切り替え制御部１３内のスイッチＳＷに対応する。また、ローパスフィルタ２１、入力電流供給部２５は、図１に示したローパスフィルタ１７、入力電流供給部１５にそれぞれ対応する。
【００２７】
ＮＭＯＳトランジスタＭｉ（Ｍｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍ）は、入力電流が入力される入力側トランジスタである。ＮＭＯＳトランジスタＭｏ（Ｍｏ１、Ｍｏ２、Ｍｏ３、・・・、Ｍｏｎ）は、入力側トランジスタＭｉに流れる入力電流に応じた出力電流が流れるように、入力側トランジスタＭｉに対してカレントミラー接続された出力側トランジスタである。ＮＭＯＳトランジスタＭｓ（Ｍｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍ）は、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍに対応して設けられ、対応する入力側トランジスタＭｉを活性化するか否かを切り替えるスイッチとして機能する。
【００２８】
入力側トランジスタＭｉの各々は、ドレインが対応するＮＭＯＳトランジスタＭｓのソースに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが入力電流供給部２５に接続される。また、出力側トランジスタＭｏの各々は、ドレインが出力電流ノードＮＤＯに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが入力側トランジスタＭｉのゲートに対して共通接続される。ＮＭＯＳトランジスタＭｓの各々は、ドレインが入力電流供給部２５に接続され、ゲートに制御信号ＣＮＴが供給される。
【００２９】
ＮＭＯＳトランジスタＭｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍは、制御信号生成部２３から供給される制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍにより独立してオン／オフ制御される（導通状態／非導通状態とされる）。図３に、制御信号生成部２３から出力される制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍの駆動波形の一例を示す。
【００３０】
図３（Ａ）に示す駆動波形は、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍを時間的に等間隔になるよう１つずつ活性化する場合の駆動波形である。制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍの各々のデューティ比を１／ｍとし、排他的に１つの制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍだけがアサートされる。すなわち、制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍは、互いに期間が重ならないようにＴ時間（Ｔは切り替えサイクル）だけアサートされ、その後、（ｍ−１）×Ｔ時間はネゲートされる。図３（Ａ）に示すように駆動すると、活性化する入力側トランジスタＭｉが１つずつ順次切り替えられ、かつ常に１つの入力側トランジスタＭｉが活性化されて、例えば図２に示した電流源回路は電流ミラー比１：ｎのカレントミラー回路として機能する。
【００３１】
図３（Ｂ）に示す駆動波形は、１つずつ活性化する入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍを切り替えるとともに、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍを２つ活性化する場合の駆動波形である。制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍの各々のデューティ比を２／ｍとし、２Ｔ時間（Ｔは切り替えサイクル）だけアサートされ、その後、（ｍ−２）×Ｔ時間はネゲートされる。また、図３（Ｂ）に示すように、Ｔ期間毎に制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍの中の１つが順次アサートされ、それまで２Ｔ時間アサートされていた制御信号がネゲートされる。図３（Ｂ）に示すように駆動すると、活性化する入力側トランジスタＭｉが１つずつ順次切り替えられ、かつ常に２つの入力側トランジスタＭｉが活性化され、例えば図２に示した電流源回路は電流ミラー比１：（ｎ／２）のカレントミラー回路として機能する。また、図３（Ｂ）に示すように駆動すると、制御信号間で変化タイミングにずれ等が生じても、すべての入力側トランジスタＭｉが非活性となることがなく、少なくとも１つの入力側トランジスタＭｉが活性化している状態となる。したがって、出力電流の急激な変化を抑制し、出力電流の安定化を図ることができる。
【００３２】
なお、制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍの駆動態様は前述した例に限定されるものではなく、３つ以上の入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍを同時に活性化するようなものであっても良い。しかし、回路面積（出力側トランジスタＭｏの回路面積）の増大を抑制しながらも、大きい電流ミラー比を実現するために、任意の時点において活性化する入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍの数は１つ又は２つであることが好ましい。
【００３３】
なお、前述した説明では、ＮＭＯＳトランジスタを用いたカレントミラー回路、いわゆる電流引き込み型（電流入力型）のカレントミラー回路を一例として説明したが、これに限定されるものではない。Ｐチャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と称す。）を用いたカレントミラー回路、いわゆる電流吐き出し型（電流出力型）のカレントミラー回路であっても同様である。
【００３４】
図４は、本実施形態による電流源回路の他の構成例を示す回路図である。図４に示す電流源回路は、ＰＭＯＳトランジスタを用いてカレントミラー回路を構成し、図１に示した切り替え制御部１３が有するスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍとしてＰＭＯＳトランジスタを用いたものである。図４において、Ｍｉ、Ｍｏ、ＭｓはＰＭＯＳトランジスタ、４１はローパスフィルタ、４３は制御信号生成部、４５は入力電流供給部である。
【００３５】
ＰＭＯＳトランジスタＭｉ（Ｍｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍ）は、入力電流が入力される入力側トランジスタである。ＰＭＯＳトランジスタＭｏ（Ｍｏ１、Ｍｏ２、Ｍｏ３、・・・、Ｍｏｎ）は、入力側トランジスタＭｉに流れる入力電流に応じた出力電流が流れるように、入力側トランジスタＭｉに対してカレントミラー接続された出力側トランジスタである。ＰＭＯＳトランジスタＭｓ（Ｍｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍ）は、図１に示した切り替え制御部１３内のスイッチＳＷに対応する。ＰＭＯＳトランジスタＭｓ（Ｍｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍ）は、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍに対応して設けられ、対応する入力側トランジスタＭｉを活性化するか否かを切り替えるスイッチとして機能する。
【００３６】
入力側トランジスタＭｉの各々は、ドレインが対応するＰＭＯＳトランジスタＭｓのソースに接続され、ソースが電源電圧（ＶＤＤ）に接続され、ゲートが入力電流供給部４５に接続される。また、出力側トランジスタＭｏの各々は、ドレインが出力電流ノードＮＤＯに接続され、ソースが電源電圧（ＶＤＤ）に接続され、ゲートが入力側トランジスタＭｉのゲートに対して共通接続される。ＮＭＯＳトランジスタＭｓの各々は、ドレインが入力電流供給部４５に接続される。また、ＮＭＯＳトランジスタＭｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍは、ゲートに制御信号生成部４３からの制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍが供給され、独立してオン／オフ制御される（導通状態／非導通状態とされる）。
【００３７】
制御信号生成部４３は、制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍを生成して出力し、入力電流供給部４５は、入力側トランジスタＭｉに対して入力電流を供給する。なお、図４に示した電流源回路の動作は、前述した電流源回路の動作と同様である。
【００３８】
以下の説明においては、ＮＭＯＳトランジスタを用いた電流引き込み型（電流入力型）のカレントミラー回路を構成例として示して説明する。しかし、前述の例と同様に各構成例について、ＰＭＯＳトランジスタを用いた電流吐き出し型（電流出力型）のカレントミラー回路にも適用可能である。
【００３９】
図５は、本実施形態による電流源回路のその他の構成例を示す回路図である。図５に示す電流源回路は、カスコード型のカレントミラー回路を用いたものである。図５において、Ｍｉ、Ｍｊ、Ｍｓ、Ｍ５１、Ｍｏ、ＭｐはＮＭＯＳトランジスタ、５１はローパスフィルタである。なお、図５においては、制御信号生成部及び入力電流供給部は図示していない。
【００４０】
ＮＭＯＳトランジスタＭｉは、図示しない入力電流供給部からの入力電流Ｉｉｎ１が入力される上段の入力側トランジスタである。ＮＭＯＳトランジスタＭ５１、Ｍｐ（Ｍｐ１、Ｍｐ２、Ｍｐ３、・・・、Ｍｐｎ）は、上段の入力側トランジスタＭｉに流れる入力電流に応じた出力電流が流れるように、上段の入力側トランジスタＭｉに対してカレントミラー接続される。なお、ＮＭＯＳトランジスタＭｐ（Ｍｐ１、Ｍｐ２、Ｍｐ３、・・・、Ｍｐｎ）は、ＮＭＯＳトランジスタＭｏ１、Ｍｏ２、Ｍｏ３、・・・、Ｍｏｎに対応して設けられている。
【００４１】
ＮＭＯＳトランジスタＭｊ（Ｍｊ１、Ｍｊ２、Ｍｊ３、・・・、Ｍｊｍ）は、ＮＭＯＳトランジスタＭ５１を流れる電流Ｉｉｎ２が入力される下段の入力側トランジスタである。ここで、ＮＭＯＳトランジスタＭ５１と上段の入力側トランジスタＭｉとはカレントミラー接続されているので、ＮＭＯＳトランジスタＭ５１を流れる電流Ｉｉｎ２は、上段の入力側トランジスタＭｉに流れる入力電流Ｉｉｎ１に相当する。
【００４２】
ＮＭＯＳトランジスタＭｏ（Ｍｏ１、Ｍｏ２、Ｍｏ３、・・・、Ｍｏｎ）は、下段の入力側トランジスタＭｊに流れる電流に応じた出力電流が流れるように、下段の入力側トランジスタＭｊに対してカレントミラー接続された出力側トランジスタである。ＮＭＯＳトランジスタＭｓ（Ｍｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍ）は、下段の入力側トランジスタＭｊ１、Ｍｊ２、Ｍｊ３、・・・、Ｍｊｍに対応して設けられ、対応する下段の入力側トランジスタＭｊを活性化するか否かを切り替えるスイッチとして機能する。
【００４３】
上段の入力側トランジスタＭｉは、ドレインが入力電流供給部に接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートがドレインに接続される。ＮＭＯＳトランジスタＭ５１は、ドレインが電源に接続され、ゲートが上段の入力側トランジスタＭｉのゲートに接続される。ＮＭＯＳトランジスタＭｐの各々は、ドレインが出力電流ノードＮＤＯに接続され、ゲートが上段の入力側トランジスタＭｉのゲートに対して共通接続される。
【００４４】
また、下段の入力側トランジスタＭｊの各々は、ドレインが対応するＮＭＯＳトランジスタＭｓのソースに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートがＮＭＯＳトランジスタＭ５１のドレインに接続される。ＮＭＯＳトランジスタＭｓの各々は、ドレインがＮＭＯＳトランジスタＭ５１のソースに接続され、ゲートに制御信号ＣＮＴが供給される。ＮＭＯＳトランジスタＭｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍは、図示しない制御信号生成部から供給される制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍにより独立してオン／オフ制御される（導通状態／非導通状態とされる）。
【００４５】
また、出力側トランジスタＭｏの各々は、ドレインが対応するＮＭＯＳトランジスタＭｐのソースに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが下段の入力側トランジスタＭｊのゲートに対して共通接続される。
【００４６】
図５に例示したようなカスコード型のカレントミラー回路を用いることで、下段の入力側トランジスタＭｊ及び出力側トランジスタＭｏに対して上段のカレントミラー回路から安定した電流を供給することができ、さらに電流源回路の電流精度を向上させることができる。
【００４７】
図６は、本実施形態による電流源回路のその他の構成例を示す回路図である。図６に示す電流源回路は、図５に示した電流源回路において上段のカレントミラー回路の入力側トランジスタＭｉについても複数のトランジスタを設けたものである。図６において、Ｍｉ、Ｍｊ、ＭｓＡ、ＭｓＢ、Ｍ６１、Ｍｏ、ＭｐはＮＭＯＳトランジスタ、６１、６３はローパスフィルタである。なお、図６においても、制御信号生成部及び入力電流供給部は図示していない。また、ＮＭＯＳトランジスタＭｊ、ＭｓＢ、Ｍ６１、Ｍｏ、Ｍｐは、それぞれ図５に示したＭｊ、Ｍｓ、Ｍ５１、Ｍｏ、Ｍｐに対応し、制御信号ＣＮＴＢは図５に示した制御信号ＣＮＴに対応するので、これらの説明は省略する。
【００４８】
ＮＭＯＳトランジスタＭｉは、図示しない入力電流供給部からの入力電流Ｉｉｎ１が入力される上段の入力側トランジスタである。ＮＭＯＳトランジスタＭｓＡ（ＭｓＡ１、ＭｓＡ２、ＭｓＡ３、・・・、ＭｓＡｍ）は、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍに対応して設けられる。ＮＭＯＳトランジスタＭｓＡは、対応する上段の入力側トランジスタＭｉを活性化するか否かを切り替えるスイッチとして機能する。
【００４９】
上段の入力側トランジスタＭｉの各々は、ドレインが対応するＮＭＯＳトランジスタＭｓＡのソースに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが入力電流供給部に接続される。ＮＭＯＳトランジスタＭｓＡの各々は、ドレインが入力電流供給部に接続され、ゲートに制御信号ＣＮＴＡが供給される。ＮＭＯＳトランジスタＭｓＡ１、ＭｓＡ２、ＭｓＡ３、・・・、ＭｓＡｍは、図示しない制御信号生成部から供給される制御信号ＣＮＴＡ１、ＣＮＴＡ２、ＣＮＴＡ３、・・・、ＣＮＴＡｍにより独立してオン／オフ制御される（導通状態／非導通状態とされる）。
【００５０】
このように、カスコード型のカレントミラー回路を用い、上段のカレントミラー回路の入力側トランジスタＭｉについても複数設けて順次切り替えるようにして活性化することで、さらに電流源回路の電流精度を向上させることができる。なお、図６に示した例では、制御信号ＣＮＴＡと制御信号ＣＮＴＢとは別個の信号として示しているが、共通化することも可能である。
【００５１】
なお、前述した説明では、入力側トランジスタのドレイン側に、スイッチとして機能させるトランジスタＭｓを設けるようにしているが、図７に示すように入力側トランジスタのソース側に、スイッチとして機能させるトランジスタＭｓを設けるようにしても良い。図７は、図２に示した電流源回路において入力側トランジスタＭｉのソース側に、スイッチとして機能させるトランジスタＭｓを設けるようにしたものである。このようにした場合には、入力側トランジスタのドレインの電圧にトランジスタＭｓによる影響が及ばなくなり、スイッチ（トランジスタＭｓ）からノードＶｂｉａｓへのカップリングノイズを削減することができる。なお、入力側トランジスタのドレイン側に、スイッチとして機能させるトランジスタＭｓを設けた場合には、入力側トランジスタのソースの電圧が安定するため、入力側トランジスタのしきい値が安定する。
【００５２】
また、前述した説明では、入力側トランジスタを活性化するか否かを切り替えるスイッチをＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの一方で構成しているが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを用いたトランスミッションゲートとしても良い。入力側トランジスタを活性化するか否かを切り替えるスイッチとしてトランスミッションゲートを用いることで、スイッチの抵抗が低減し、プロセス変動を抑えることができる。
【００５３】
以下、図８〜図１０を参照し制御信号生成部について説明する。
図８及び図９は、パルス生成回路を用いて制御信号生成部を構成した例を示す図である。
【００５４】
図８（Ａ）において、８１は発振器であり、８２は分周器である。発振器８１は、所定の周期のクロック信号を発振し出力する。分周器８２は、発振器８１より出力されたクロック信号に基づいて、０度、９０度、１８０度、２７０度の位相差を有する分周クロック信号を生成し出力する。分周器８２から出力される分周クロック信号を制御信号ＣＮＴとすることで、図８（Ｂ）に示すようなデューティ比の制御信号を生成することができる。
【００５５】
また、図９（Ａ）において、９１は発振器、９２は分周器、９３〜９６は論理積演算回路（ＡＮＤ回路）である。発振器９１は、所定の周期のクロック信号を発振して出力し、分周器８２は、発振器９１より出力されたクロック信号に基づいて、０度、９０度、１８０度、２７０度の位相差を有する分周クロック信号を生成し出力する。
【００５６】
ＡＮＤ回路９３は、分周器９２より出力された位相差０度の分周クロック信号と位相差９０度の分周クロック信号が入力され、その演算結果を出力する。また、ＡＮＤ回路９４は、分周器９２より出力された位相差９０度の分周クロック信号と位相差１８０度の分周クロック信号が入力され、その演算結果を出力する。同様に、ＡＮＤ回路９５は、位相差１８０度の分周クロック信号と位相差２７０度の分周クロック信号が入力されてその演算結果を出力し、ＡＮＤ回路９６は、位相差２７０度の分周クロック信号と位相差０度の分周クロック信号が入力されてその演算結果を出力する。ＡＮＤ回路９３〜９６のそれぞれの出力を制御信号ＣＮＴとすることで、図９（Ｂ）に示すようなデューティ比の制御信号を生成することができる。
【００５７】
なお、図８及び図９では、発振器８１、９１より出力されたクロック信号に基づいて４つの制御信号を生成する場合を一例として説明したが、制御信号の数が４つではなくとも同様に生成することができる。例えば、制御信号の数に応じて位相差を（３６０／制御信号数）度ずつ異ならせた分周クロックを生成し、それらを適宜組み合わせて論理積演算することで、任意のデューティ比の制御信号を生成することが可能である。
【００５８】
図１０は、シフトレジスタ回路を用いて制御信号生成部を構成した例を示す図である。
図１０において、１０１〜１０８はシフトレジスタを構成するフリップフロップ（ＦＦ）である。ＦＦ１０１〜１０８にはクロック信号ＣＬＫが供給されており、ＦＦ１０１〜１０８は、クロック信号に同期して入力を取り込み出力する。ＦＦ１０１〜１０８は、各ＦＦの出力が次段のＦＦに入力されるよう縦続（カスケード）接続され、さらに最終のＦＦ（図示した例ではＦＦ１０８）の出力が最初のＦＦ（図示した例ではＦＦ１０１）に入力されるよう接続される。すなわち、シフトレジスタは、ＦＦ１０１〜１０８をループさせた構成となっている。そして、ＦＦ１０１〜１０８の各々の出力が、制御信号ＣＮＴとして出力される。なお、制御信号のデューティ比は、ＦＦ１０１〜１０８に与える初期値により制御すれば良い。なお、図１０では、８つの制御信号を生成する場合を一例として説明したが、制御信号の数に応じたＦＦをループさせるように接続することで任意の数の制御信号が生成可能である。
【００５９】
図１１は、本実施形態による電流源回路での出力電流ばらつきを説明するための図である。図１１には、入力側トランジスタを８個設け、活性化する入力側トランジスタを１つずつ順次切り替えるようにした場合の出力電流に係るシミュレーション結果を示しており、モンテカルロ法を用いて計算したものである。図１１において、ＬＮ１は本実施形態による電流源回路での出力電流ばらつきを示している。また、比較参照のために、入力側トランジスタのサイズを８倍にした（入力側トランジスタの数を８個にしてすべてに常に入力電流を入力する）従来の電流源回路での出力電流ばらつきをＬＮ２として示している。図１１に示されるように、本実施形態による電流源回路での出力電流ばらつきは従来よりも小さく、本実施形態による電流源回路によれば出力電流の安定性を向上させることができる。
【００６０】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６１】
（付記１）
複数の入力側トランジスタと、
前記入力側トランジスタに流れる入力電流に比例する出力電流が流れるように前記複数の入力側トランジスタに対してカレントミラー接続された複数の出力側トランジスタと、
前記出力電流を外部に供給する出力端と、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有する電流源回路。
（付記２）
前記複数の入力側トランジスタの各々が前記切り替え制御部により活性化される期間の長さが等しいことを特徴とする付記１記載の電流源回路。
（付記３）
前記複数の入力側トランジスタのゲートと前記複数の出力側トランジスタのゲートとの間に配置されたローパスフィルタを有することを特徴とする付記１又は２記載の電流源回路。
（付記４）
前記切り替え制御部は、前記入力電流が流れる電流経路上に前記入力側トランジスタの各々に対応して配置され、独立して制御される複数のスイッチを有することを特徴とする付記１〜３の何れか１項に記載の電流源回路。
（付記５）
前記複数のスイッチの制御信号を生成し出力する制御信号生成部をさらに有することを特徴とする付記４記載の電流源回路。
（付記６）
前記制御信号生成部は、パルス生成回路を有することを特徴とする付記５記載の電流源回路。
（付記７）
前記制御信号生成部は、シフトレジスタ回路を有することを特徴とする付記５記載の電流源回路。
（付記８）
前記切り替え制御部は、活性化する前記入力側トランジスタを１つずつ順次切り替え、かつ常に１つの前記入力側トランジスタを活性化させることを特徴とする付記１〜７の何れか１項に記載の電流源回路。
（付記９）
前記切り替え制御部は、活性化する前記入力側トランジスタを１つずつ順次切り替え、かつ常に２つの前記入力側トランジスタを活性化させることを特徴とする付記１〜７の何れか１項に記載の電流源回路。
（付記１０）
前記入力側トランジスタのドレイン側に前記スイッチを配置したことを特徴とする付記４記載の電流源回路。
（付記１１）
前記入力側トランジスタのソース側に前記スイッチを配置したことを特徴とする付記４記載の電流源回路。
（付記１２）
前記スイッチは、トランスミッションゲートであることを特徴とする付記４記載の電流源回路。
（付記１３）
入力電流が供給される第１のカレントミラー部と、
前記第１のカレントミラー部にカスコード接続され、前記入力電流に応じた出力電流を外部に供給する第２のカレントミラー部とを有し、
前記第２のカレントミラー部が、
前記第１のカレントミラー部によって供給される前記入力電流に応じた電流が流れる複数の入力側トランジスタと、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有することを特徴とする電流源回路。
（付記１４）
前記第１のカレントミラー部が、
前記入力電流が流れる複数の入力側トランジスタと、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有することを特徴とする付記１３記載の電流源回路。
【符号の説明】
【００６２】
１１ 電流源回路
１３ 切り替え制御部
１５、２５、４５ 入力電流供給部
１７、２１、４１ ローパスフィルタ
２３、４３ 制御信号生成部
Ｍｉ 入力側トランジスタ
Ｍｏ 出力側トランジスタ
ＳＷ、Ｍｓ スイッチ
ＣＮＴ 制御信号
【技術分野】
【０００１】
本発明は、入力電流に応じた出力電流を生成する電流源回路に関する。
【背景技術】
【０００２】
入力された入力電流を任意の倍率で複製した出力電流が得られる電流源回路の１つにカレントミラー回路がある。カレントミラー回路は、多くのアナログ回路で、入力電流を正確に増幅するために用いられる。カレントミラー回路において出力電流を入力電流のｎ倍にするには、入力側トランジスタと同一のトランジスタを出力側にｎ倍分並列に並べる。すなわち、電流ミラー比が１：ｎ（増幅率ｎ）である場合には、図１２に示すように、入力側トランジスタＭｉのｎ倍の数の出力側トランジスタＭｏ（Ｍｏ１〜Ｍｏｎ）が必要となる。図１２に示すカレントミラー回路では、Ｉｉｎの入力電流を流すことによって、（Ｉｉｎ×ｎ）の出力電流が得られる。
【０００３】
ここで、トランジスタにおけるしきい値や飽和電流などのプロセス相対ばらつきのσ値（標準偏差）は、理論上では√（面積）に反比例する。すなわち、サイズの小さい素子ほどプロセス相対ばらつきのσ値が大きくなる（特性のばらつきが大きくなる）。そのため、図１２に示したようなカレントミラー回路において出力電流を安定化させるには、入力側トランジスタＭｉの特性変動を抑えることが重要であり、例えば入力側トランジスタＭｉのサイズを大きくすることで特性ばらつきの低減を図っていた。
【０００４】
カレントミラー回路を用いたドライバＬＳＩにおいて、カレントミラー回路の入力側トランジスタを複数設け、入力側トランジスタ間に出力側トランジスタを配置することで、ドライバ出力間のばらつきを抑える方法が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１９８７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、カレントミラー回路において、入力側トランジスタＭｉの特性変動を抑えるためにそのサイズを大きくすると、それに伴って出力側トランジスタＭｏのサイズも同様に大きくなる。つまり、例えば電流ミラー比が１：ｎのカレントミラー回路では、入力側トランジスタＭｉのサイズを大きくすると、入力側トランジスタＭｉのｎ倍分必要な出力側トランジスタＭｏのサイズも同様に大きくしなければならない。したがって、カレントミラー回路の回路規模が非常に大きくなってしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、複数の入力側トランジスタ、複数の出力側トランジスタ、出力電流を外部に供給する出力端、及び切り替え制御部を有する電流源回路が提供される。複数の出力側トランジスタは、入力側トランジスタに流れる入力電流に比例する出力電流が流れるように複数の入力側トランジスタに対してカレントミラー接続される。また、切り替え制御部は、活性化する入力側トランジスタを順次切り替えて複数の入力トランジスタの一部を活性化させ、かつ常に一定数の入力側トランジスタを活性化させる。
【発明の効果】
【０００８】
開示の電流源回路は、複数設けた入力側トランジスタを順次切り替えるようにして活性化することで、各入力側トランジスタがもつ特性ばらつきを平均化し、プロセス相対ばらつきによる入力側トランジスタの特性ばらつきを低減することができ、出力電流の安定性を向上させる効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による電流源回路を有する半導体装置の構成例を示す図である。
【図２】本実施形態による電流源回路の回路構成例を示す図である。
【図３】スイッチの制御信号の駆動波形の一例を示す図である。
【図４】本実施形態による電流源回路の他の回路構成例を示す図である。
【図５】本実施形態による電流源回路のその他の回路構成例を示す図である。
【図６】本実施形態による電流源回路のその他の回路構成例を示す図である。
【図７】本実施形態による電流源回路のその他の回路構成例を示す図である。
【図８】制御信号生成部の一例を示す図である。
【図９】制御信号生成部の一例を示す図である。
【図１０】制御信号生成部の一例を示す図である。
【図１１】本実施形態による電流源回路での出力電流ばらつきを説明するための図である。
【図１２】従来のカレントミラー回路の構成を示す図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態を図面に基づいて説明する。
以下に説明する本発明の実施形態による電流源回路は、入力される入力電流に応じた出力電流を出力するカレントミラー回路を有し、入力電流を任意の倍率で複製した出力電流を生成する。本実施形態による電流源回路は、高速な動作が要求されるラッチ回路や位相調整回路などを有する高速通信のためのインタフェース装置や、精度が要求される外部入出力インタフェース装置等に用いて好適なものである。例えば、本実施形態による電流源回路は、ＵＳＢ（Universal Serial Bus）規格に準拠したインタフェース装置が有する出力バッファの電流源、出力アンプ装置が有する出力バッファの電流源などに適用可能である。
【００１１】
図１は、本発明の実施形態による電流源回路を有する半導体装置の構成例を示す図である。図１には、本実施形態による電流源回路を電流源として用いた差動増幅器（差動出力バッファ）を一例として示している。図１において、Ｒ１、Ｒ２は抵抗であり、Ｍ１、Ｍ２はＭＯＳ（metal oxide semiconductor）トランジスタであり、１１は本実施形態による電流源回路である。
【００１２】
抵抗Ｒ１、Ｒ２は、差動増幅器における負荷素子をなすものである。抵抗Ｒ１は、一端が電源電圧（ＶＤＤ）に接続され、他端がＭＯＳトランジスタＭ１のドレインに接続されている。また、抵抗Ｒ２は、一端が電源電圧（ＶＤＤ）に接続され、他端がＭＯＳトランジスタＭ２のドレインに接続されている。
【００１３】
ＭＯＳトランジスタＭ１、Ｍ２は、差動増幅器における駆動素子をなすものである。ＭＯＳトランジスタＭ１は、ゲートが差動入力信号の一方の信号が入力される入力端子ＩＮ１に接続され、ソースが電流源回路１１の出力電流が流れる出力電流ノード（出力端）ＮＤＯに接続される。また、ＭＯＳトランジスタＭ２は、ゲートが差動入力信号の他方の信号が入力される入力端子ＩＮ２に接続され、ソースが電流源回路１１の出力電流が流れる出力電流ノードＮＤＯに接続される。
【００１４】
差動増幅器において、抵抗Ｒ１とＭＯＳトランジスタＭ１のドレインとの接続点の電圧が差動出力信号の一方の信号ＯＵＴ１として出力され、抵抗Ｒ２とＭＯＳトランジスタＭ２のドレインとの接続点の電圧が差動出力信号の他方の信号ＯＵＴ２として出力される。
【００１５】
電流源回路１１は、複数のＭＯＳトランジスタＭｉ、複数のＭＯＳトランジスタＭｏ、切り替え制御部１３、及び入力電流供給部１５を有する。ＭＯＳトランジスタＭｉ（Ｍｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍ）は、入力電流が入力される入力側トランジスタである。入力側トランジスタＭｉの各々は、ドレインが切り替え制御部１３を介して入力電流供給部１５に接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが入力電流供給部１５に接続される。
【００１６】
ＭＯＳトランジスタＭｏ（Ｍｏ１、Ｍｏ２、Ｍｏ３、・・・、Ｍｏｎ）は、入力側トランジスタＭｉに流れる入力電流に比例する出力電流が流れるように、入力側トランジスタＭｉに対してカレントミラー接続された出力側トランジスタである。出力側トランジスタＭｏの各々は、ドレインが出力電流ノードＮＤＯに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが入力側トランジスタＭｉのゲートに対して共通接続される。
【００１７】
切り替え制御部１３は、活性化する入力側トランジスタＭｉを順次切り替えるものであり、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍに対応したスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍを有する。入力電流供給部１５は、入力側トランジスタＭｉに対して入力電流を供給する。
【００１８】
切り替え制御部１３のスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍは、入力電流供給部１５−入力側トランジスタＭｉ間の入力電流が流れる電流経路上に配置され、独立した制御信号によりそれぞれオン／オフ制御（導通状態／非導通状態）される。切り替え制御部１３は、入力電流供給部１５と入力側トランジスタＭｉのドレインとを接続するか否かをスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍによって制御することで、活性化する入力側トランジスタＭｉを切り替える。
【００１９】
例えば、電流ミラー比が１：ｎである場合には、切り替え制御部１３のスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍは、任意の時点において１つだけをオン状態とし他をオフ状態とするように、オン状態となるスイッチが順次切り替えられる。すなわち、動作している任意の時点において、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍの中のいずれか１つの入力側トランジスタＭｉだけが活性化するよう順次切り替えられる。これにより、活性化している１つの入力側トランジスタＭｉに流れる入力電流がｎ個の出力側トランジスタＭｏで複製され、入力電流供給部１５から供給される入力電流のｎ倍の出力電流が出力電流ノードＮＤＯを流れる。例えば、入力電流供給部１５から供給される入力電流をＩｉｎとすると、出力電流ノードＮＤＯを流れる出力電流は（Ｉｉｎ×ｎ）となる。
【００２０】
また例えば、電流ミラー比が１：（ｎ／２）である場合には、切り替え制御部１３のスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍは、任意の時点において２つをオン状態とし他をオフ状態とするように、オン状態となるスイッチが順次切り替えられる。すなわち、動作している任意の時点において、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍの中のいずれか２つの入力側トランジスタＭｉが活性化するよう順次切り替えられる。これにより、活性化している２つの入力側トランジスタＭｉに流れる入力電流がｎ個の出力側トランジスタＭｏで複製され、入力電流供給部１５から供給される入力電流の（ｎ／２）倍の出力電流が出力電流ノードＮＤＯを流れる。
【００２１】
本実施形態による電流源回路１１では、前述のようにカレントミラー回路における入力側トランジスタＭｉを複数設けて並列化する。そして、活性化する入力側トランジスタＭｉを順次切り替えて、複数の入力側トランジスタＭｉの一部を活性化し、かつ常に一定数の入力側トランジスタＭｉを活性化する。このように複数の入力側トランジスタＭｉを順次切り替えるようにして活性化することで、各入力側トランジスタＭｉがもつ特性ばらつきが平均化され、全体としてみれば特性ばらつきが小さくなる。したがって、プロセス相対ばらつきによる入力側トランジスタＭｉの特性ばらつきを低減し出力電流の安定性を向上させることができ、歩留まりを向上させることができる。
【００２２】
例えば、入力側トランジスタＭｉを時間的に等間隔になるよう活性化した場合には、プロセス相対ばらつき特性のσ値を（１／√（並列数））に抑えることができる。なお、並列数とは、並列して活性化する入力側トランジスタＭｉの数、言い換えれば任意の時点において活性化している入力側トランジスタＭｉの数である。また、活性化する入力側トランジスタＭｉの切り替えが時間的に等間隔でなくとも、順次切り替えることで特性ばらつきが平均化されるので、プロセス相対ばらつき特性のσ値を抑えることができる。また、活性化する入力側トランジスタＭｉを順次切り替えることで、各入力側トランジスタＭｉの温度特性ばらつきについても平均化可能であり、温度特性ばらつきによる入力側トランジスタＭｉの特性ばらつきの低減を図ることができる。
【００２３】
また、各入力側トランジスタＭｉがもつ特性ばらつきを平均化することによって特性ばらつきを抑制するため、カレントミラー回路を小さい素子で構成することができ、回路規模（回路面積）が増大することを抑制することができる。例えば、電流ミラー比が１：１００である場合に、従来においては、入力側トランジスタＭｉの特性変動を抑えるためにそのサイズを８倍（入力側トランジスタＭｉの数を８個）にすると、出力側トランジスタＭｏの数は８００個必要となる。それに対して、本実施形態では、入力側トランジスタＭｉを８個設け、任意の時点において１つの入力側トランジスタＭｉだけが活性化するよう切り替えれば、出力側トランジスタＭｏの数は１００個あれば良い。つまり、入力側トランジスタＭｉの特性ばらつきをほぼ同一の程度としながらも、電流ミラー比が１：１００のカレントミラー回路を約１／８（詳細には１０８／８０８）の回路面積で実現でき、従来と比較して回路面積を削減することができる。
【００２４】
なお、図１に示すように電流源回路１１における入力側トランジスタＭｉのゲートと出力側トランジスタＭｏのゲートの間に、切り替え制御部１３におけるスイッチ切り替えサイクルより十分に長い時定数を有するローパスフィルタ１７を設けるようにしても良い。このようなローパスフィルタ１７を設けた場合には、切り替え制御部１３でのスイッチ制御により発生したスイッチングノイズが出力側に伝播することを防止でき、ノードＶｂｉａｓの電圧の安定化を図ることができる。なお、ローパスフィルタ１７を設ける位置は、図示した例に限定されるものではなく、図１に示した入力側トランジスタＭｉのゲートと出力側トランジスタＭｏのゲートの間の位置範囲Ｓ１であれば同様の効果を得ることができる。また、ローパスフィルタ１７は、寄生素子等を用いて構成されていても良い。
【００２５】
図２は、本実施形態による電流源回路の構成例を示す回路図である。図２に示す電流源回路は、図１に示した切り替え制御部１３が有するスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍとしてＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と称す。）を用いたものである。図２において、Ｍｉ、Ｍｏ、ＭｓはＮＭＯＳトランジスタ、２１はローパスフィルタ、２３は制御信号生成部、２５は入力電流供給部である。
【００２６】
ＮＭＯＳトランジスタＭｉは、図１に示した入力側トランジスタＭｉに対応し、ＮＭＯＳトランジスタＭｏは、図１に示した出力側トランジスタＭｏに対応し、ＮＭＯＳトランジスタＭｓは、図１に示した切り替え制御部１３内のスイッチＳＷに対応する。また、ローパスフィルタ２１、入力電流供給部２５は、図１に示したローパスフィルタ１７、入力電流供給部１５にそれぞれ対応する。
【００２７】
ＮＭＯＳトランジスタＭｉ（Ｍｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍ）は、入力電流が入力される入力側トランジスタである。ＮＭＯＳトランジスタＭｏ（Ｍｏ１、Ｍｏ２、Ｍｏ３、・・・、Ｍｏｎ）は、入力側トランジスタＭｉに流れる入力電流に応じた出力電流が流れるように、入力側トランジスタＭｉに対してカレントミラー接続された出力側トランジスタである。ＮＭＯＳトランジスタＭｓ（Ｍｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍ）は、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍに対応して設けられ、対応する入力側トランジスタＭｉを活性化するか否かを切り替えるスイッチとして機能する。
【００２８】
入力側トランジスタＭｉの各々は、ドレインが対応するＮＭＯＳトランジスタＭｓのソースに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが入力電流供給部２５に接続される。また、出力側トランジスタＭｏの各々は、ドレインが出力電流ノードＮＤＯに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが入力側トランジスタＭｉのゲートに対して共通接続される。ＮＭＯＳトランジスタＭｓの各々は、ドレインが入力電流供給部２５に接続され、ゲートに制御信号ＣＮＴが供給される。
【００２９】
ＮＭＯＳトランジスタＭｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍは、制御信号生成部２３から供給される制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍにより独立してオン／オフ制御される（導通状態／非導通状態とされる）。図３に、制御信号生成部２３から出力される制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍの駆動波形の一例を示す。
【００３０】
図３（Ａ）に示す駆動波形は、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍを時間的に等間隔になるよう１つずつ活性化する場合の駆動波形である。制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍの各々のデューティ比を１／ｍとし、排他的に１つの制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍだけがアサートされる。すなわち、制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍは、互いに期間が重ならないようにＴ時間（Ｔは切り替えサイクル）だけアサートされ、その後、（ｍ−１）×Ｔ時間はネゲートされる。図３（Ａ）に示すように駆動すると、活性化する入力側トランジスタＭｉが１つずつ順次切り替えられ、かつ常に１つの入力側トランジスタＭｉが活性化されて、例えば図２に示した電流源回路は電流ミラー比１：ｎのカレントミラー回路として機能する。
【００３１】
図３（Ｂ）に示す駆動波形は、１つずつ活性化する入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍを切り替えるとともに、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍを２つ活性化する場合の駆動波形である。制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍの各々のデューティ比を２／ｍとし、２Ｔ時間（Ｔは切り替えサイクル）だけアサートされ、その後、（ｍ−２）×Ｔ時間はネゲートされる。また、図３（Ｂ）に示すように、Ｔ期間毎に制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍの中の１つが順次アサートされ、それまで２Ｔ時間アサートされていた制御信号がネゲートされる。図３（Ｂ）に示すように駆動すると、活性化する入力側トランジスタＭｉが１つずつ順次切り替えられ、かつ常に２つの入力側トランジスタＭｉが活性化され、例えば図２に示した電流源回路は電流ミラー比１：（ｎ／２）のカレントミラー回路として機能する。また、図３（Ｂ）に示すように駆動すると、制御信号間で変化タイミングにずれ等が生じても、すべての入力側トランジスタＭｉが非活性となることがなく、少なくとも１つの入力側トランジスタＭｉが活性化している状態となる。したがって、出力電流の急激な変化を抑制し、出力電流の安定化を図ることができる。
【００３２】
なお、制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍの駆動態様は前述した例に限定されるものではなく、３つ以上の入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍを同時に活性化するようなものであっても良い。しかし、回路面積（出力側トランジスタＭｏの回路面積）の増大を抑制しながらも、大きい電流ミラー比を実現するために、任意の時点において活性化する入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍの数は１つ又は２つであることが好ましい。
【００３３】
なお、前述した説明では、ＮＭＯＳトランジスタを用いたカレントミラー回路、いわゆる電流引き込み型（電流入力型）のカレントミラー回路を一例として説明したが、これに限定されるものではない。Ｐチャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と称す。）を用いたカレントミラー回路、いわゆる電流吐き出し型（電流出力型）のカレントミラー回路であっても同様である。
【００３４】
図４は、本実施形態による電流源回路の他の構成例を示す回路図である。図４に示す電流源回路は、ＰＭＯＳトランジスタを用いてカレントミラー回路を構成し、図１に示した切り替え制御部１３が有するスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍとしてＰＭＯＳトランジスタを用いたものである。図４において、Ｍｉ、Ｍｏ、ＭｓはＰＭＯＳトランジスタ、４１はローパスフィルタ、４３は制御信号生成部、４５は入力電流供給部である。
【００３５】
ＰＭＯＳトランジスタＭｉ（Ｍｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍ）は、入力電流が入力される入力側トランジスタである。ＰＭＯＳトランジスタＭｏ（Ｍｏ１、Ｍｏ２、Ｍｏ３、・・・、Ｍｏｎ）は、入力側トランジスタＭｉに流れる入力電流に応じた出力電流が流れるように、入力側トランジスタＭｉに対してカレントミラー接続された出力側トランジスタである。ＰＭＯＳトランジスタＭｓ（Ｍｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍ）は、図１に示した切り替え制御部１３内のスイッチＳＷに対応する。ＰＭＯＳトランジスタＭｓ（Ｍｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍ）は、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍに対応して設けられ、対応する入力側トランジスタＭｉを活性化するか否かを切り替えるスイッチとして機能する。
【００３６】
入力側トランジスタＭｉの各々は、ドレインが対応するＰＭＯＳトランジスタＭｓのソースに接続され、ソースが電源電圧（ＶＤＤ）に接続され、ゲートが入力電流供給部４５に接続される。また、出力側トランジスタＭｏの各々は、ドレインが出力電流ノードＮＤＯに接続され、ソースが電源電圧（ＶＤＤ）に接続され、ゲートが入力側トランジスタＭｉのゲートに対して共通接続される。ＮＭＯＳトランジスタＭｓの各々は、ドレインが入力電流供給部４５に接続される。また、ＮＭＯＳトランジスタＭｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍは、ゲートに制御信号生成部４３からの制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍが供給され、独立してオン／オフ制御される（導通状態／非導通状態とされる）。
【００３７】
制御信号生成部４３は、制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍを生成して出力し、入力電流供給部４５は、入力側トランジスタＭｉに対して入力電流を供給する。なお、図４に示した電流源回路の動作は、前述した電流源回路の動作と同様である。
【００３８】
以下の説明においては、ＮＭＯＳトランジスタを用いた電流引き込み型（電流入力型）のカレントミラー回路を構成例として示して説明する。しかし、前述の例と同様に各構成例について、ＰＭＯＳトランジスタを用いた電流吐き出し型（電流出力型）のカレントミラー回路にも適用可能である。
【００３９】
図５は、本実施形態による電流源回路のその他の構成例を示す回路図である。図５に示す電流源回路は、カスコード型のカレントミラー回路を用いたものである。図５において、Ｍｉ、Ｍｊ、Ｍｓ、Ｍ５１、Ｍｏ、ＭｐはＮＭＯＳトランジスタ、５１はローパスフィルタである。なお、図５においては、制御信号生成部及び入力電流供給部は図示していない。
【００４０】
ＮＭＯＳトランジスタＭｉは、図示しない入力電流供給部からの入力電流Ｉｉｎ１が入力される上段の入力側トランジスタである。ＮＭＯＳトランジスタＭ５１、Ｍｐ（Ｍｐ１、Ｍｐ２、Ｍｐ３、・・・、Ｍｐｎ）は、上段の入力側トランジスタＭｉに流れる入力電流に応じた出力電流が流れるように、上段の入力側トランジスタＭｉに対してカレントミラー接続される。なお、ＮＭＯＳトランジスタＭｐ（Ｍｐ１、Ｍｐ２、Ｍｐ３、・・・、Ｍｐｎ）は、ＮＭＯＳトランジスタＭｏ１、Ｍｏ２、Ｍｏ３、・・・、Ｍｏｎに対応して設けられている。
【００４１】
ＮＭＯＳトランジスタＭｊ（Ｍｊ１、Ｍｊ２、Ｍｊ３、・・・、Ｍｊｍ）は、ＮＭＯＳトランジスタＭ５１を流れる電流Ｉｉｎ２が入力される下段の入力側トランジスタである。ここで、ＮＭＯＳトランジスタＭ５１と上段の入力側トランジスタＭｉとはカレントミラー接続されているので、ＮＭＯＳトランジスタＭ５１を流れる電流Ｉｉｎ２は、上段の入力側トランジスタＭｉに流れる入力電流Ｉｉｎ１に相当する。
【００４２】
ＮＭＯＳトランジスタＭｏ（Ｍｏ１、Ｍｏ２、Ｍｏ３、・・・、Ｍｏｎ）は、下段の入力側トランジスタＭｊに流れる電流に応じた出力電流が流れるように、下段の入力側トランジスタＭｊに対してカレントミラー接続された出力側トランジスタである。ＮＭＯＳトランジスタＭｓ（Ｍｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍ）は、下段の入力側トランジスタＭｊ１、Ｍｊ２、Ｍｊ３、・・・、Ｍｊｍに対応して設けられ、対応する下段の入力側トランジスタＭｊを活性化するか否かを切り替えるスイッチとして機能する。
【００４３】
上段の入力側トランジスタＭｉは、ドレインが入力電流供給部に接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートがドレインに接続される。ＮＭＯＳトランジスタＭ５１は、ドレインが電源に接続され、ゲートが上段の入力側トランジスタＭｉのゲートに接続される。ＮＭＯＳトランジスタＭｐの各々は、ドレインが出力電流ノードＮＤＯに接続され、ゲートが上段の入力側トランジスタＭｉのゲートに対して共通接続される。
【００４４】
また、下段の入力側トランジスタＭｊの各々は、ドレインが対応するＮＭＯＳトランジスタＭｓのソースに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートがＮＭＯＳトランジスタＭ５１のドレインに接続される。ＮＭＯＳトランジスタＭｓの各々は、ドレインがＮＭＯＳトランジスタＭ５１のソースに接続され、ゲートに制御信号ＣＮＴが供給される。ＮＭＯＳトランジスタＭｓ１、Ｍｓ２、Ｍｓ３、・・・、Ｍｓｍは、図示しない制御信号生成部から供給される制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、・・・、ＣＮＴｍにより独立してオン／オフ制御される（導通状態／非導通状態とされる）。
【００４５】
また、出力側トランジスタＭｏの各々は、ドレインが対応するＮＭＯＳトランジスタＭｐのソースに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが下段の入力側トランジスタＭｊのゲートに対して共通接続される。
【００４６】
図５に例示したようなカスコード型のカレントミラー回路を用いることで、下段の入力側トランジスタＭｊ及び出力側トランジスタＭｏに対して上段のカレントミラー回路から安定した電流を供給することができ、さらに電流源回路の電流精度を向上させることができる。
【００４７】
図６は、本実施形態による電流源回路のその他の構成例を示す回路図である。図６に示す電流源回路は、図５に示した電流源回路において上段のカレントミラー回路の入力側トランジスタＭｉについても複数のトランジスタを設けたものである。図６において、Ｍｉ、Ｍｊ、ＭｓＡ、ＭｓＢ、Ｍ６１、Ｍｏ、ＭｐはＮＭＯＳトランジスタ、６１、６３はローパスフィルタである。なお、図６においても、制御信号生成部及び入力電流供給部は図示していない。また、ＮＭＯＳトランジスタＭｊ、ＭｓＢ、Ｍ６１、Ｍｏ、Ｍｐは、それぞれ図５に示したＭｊ、Ｍｓ、Ｍ５１、Ｍｏ、Ｍｐに対応し、制御信号ＣＮＴＢは図５に示した制御信号ＣＮＴに対応するので、これらの説明は省略する。
【００４８】
ＮＭＯＳトランジスタＭｉは、図示しない入力電流供給部からの入力電流Ｉｉｎ１が入力される上段の入力側トランジスタである。ＮＭＯＳトランジスタＭｓＡ（ＭｓＡ１、ＭｓＡ２、ＭｓＡ３、・・・、ＭｓＡｍ）は、入力側トランジスタＭｉ１、Ｍｉ２、Ｍｉ３、・・・、Ｍｉｍに対応して設けられる。ＮＭＯＳトランジスタＭｓＡは、対応する上段の入力側トランジスタＭｉを活性化するか否かを切り替えるスイッチとして機能する。
【００４９】
上段の入力側トランジスタＭｉの各々は、ドレインが対応するＮＭＯＳトランジスタＭｓＡのソースに接続され、ソースが基準電位（ＶＳＳ、例えばグランド）に接続され、ゲートが入力電流供給部に接続される。ＮＭＯＳトランジスタＭｓＡの各々は、ドレインが入力電流供給部に接続され、ゲートに制御信号ＣＮＴＡが供給される。ＮＭＯＳトランジスタＭｓＡ１、ＭｓＡ２、ＭｓＡ３、・・・、ＭｓＡｍは、図示しない制御信号生成部から供給される制御信号ＣＮＴＡ１、ＣＮＴＡ２、ＣＮＴＡ３、・・・、ＣＮＴＡｍにより独立してオン／オフ制御される（導通状態／非導通状態とされる）。
【００５０】
このように、カスコード型のカレントミラー回路を用い、上段のカレントミラー回路の入力側トランジスタＭｉについても複数設けて順次切り替えるようにして活性化することで、さらに電流源回路の電流精度を向上させることができる。なお、図６に示した例では、制御信号ＣＮＴＡと制御信号ＣＮＴＢとは別個の信号として示しているが、共通化することも可能である。
【００５１】
なお、前述した説明では、入力側トランジスタのドレイン側に、スイッチとして機能させるトランジスタＭｓを設けるようにしているが、図７に示すように入力側トランジスタのソース側に、スイッチとして機能させるトランジスタＭｓを設けるようにしても良い。図７は、図２に示した電流源回路において入力側トランジスタＭｉのソース側に、スイッチとして機能させるトランジスタＭｓを設けるようにしたものである。このようにした場合には、入力側トランジスタのドレインの電圧にトランジスタＭｓによる影響が及ばなくなり、スイッチ（トランジスタＭｓ）からノードＶｂｉａｓへのカップリングノイズを削減することができる。なお、入力側トランジスタのドレイン側に、スイッチとして機能させるトランジスタＭｓを設けた場合には、入力側トランジスタのソースの電圧が安定するため、入力側トランジスタのしきい値が安定する。
【００５２】
また、前述した説明では、入力側トランジスタを活性化するか否かを切り替えるスイッチをＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの一方で構成しているが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを用いたトランスミッションゲートとしても良い。入力側トランジスタを活性化するか否かを切り替えるスイッチとしてトランスミッションゲートを用いることで、スイッチの抵抗が低減し、プロセス変動を抑えることができる。
【００５３】
以下、図８〜図１０を参照し制御信号生成部について説明する。
図８及び図９は、パルス生成回路を用いて制御信号生成部を構成した例を示す図である。
【００５４】
図８（Ａ）において、８１は発振器であり、８２は分周器である。発振器８１は、所定の周期のクロック信号を発振し出力する。分周器８２は、発振器８１より出力されたクロック信号に基づいて、０度、９０度、１８０度、２７０度の位相差を有する分周クロック信号を生成し出力する。分周器８２から出力される分周クロック信号を制御信号ＣＮＴとすることで、図８（Ｂ）に示すようなデューティ比の制御信号を生成することができる。
【００５５】
また、図９（Ａ）において、９１は発振器、９２は分周器、９３〜９６は論理積演算回路（ＡＮＤ回路）である。発振器９１は、所定の周期のクロック信号を発振して出力し、分周器８２は、発振器９１より出力されたクロック信号に基づいて、０度、９０度、１８０度、２７０度の位相差を有する分周クロック信号を生成し出力する。
【００５６】
ＡＮＤ回路９３は、分周器９２より出力された位相差０度の分周クロック信号と位相差９０度の分周クロック信号が入力され、その演算結果を出力する。また、ＡＮＤ回路９４は、分周器９２より出力された位相差９０度の分周クロック信号と位相差１８０度の分周クロック信号が入力され、その演算結果を出力する。同様に、ＡＮＤ回路９５は、位相差１８０度の分周クロック信号と位相差２７０度の分周クロック信号が入力されてその演算結果を出力し、ＡＮＤ回路９６は、位相差２７０度の分周クロック信号と位相差０度の分周クロック信号が入力されてその演算結果を出力する。ＡＮＤ回路９３〜９６のそれぞれの出力を制御信号ＣＮＴとすることで、図９（Ｂ）に示すようなデューティ比の制御信号を生成することができる。
【００５７】
なお、図８及び図９では、発振器８１、９１より出力されたクロック信号に基づいて４つの制御信号を生成する場合を一例として説明したが、制御信号の数が４つではなくとも同様に生成することができる。例えば、制御信号の数に応じて位相差を（３６０／制御信号数）度ずつ異ならせた分周クロックを生成し、それらを適宜組み合わせて論理積演算することで、任意のデューティ比の制御信号を生成することが可能である。
【００５８】
図１０は、シフトレジスタ回路を用いて制御信号生成部を構成した例を示す図である。
図１０において、１０１〜１０８はシフトレジスタを構成するフリップフロップ（ＦＦ）である。ＦＦ１０１〜１０８にはクロック信号ＣＬＫが供給されており、ＦＦ１０１〜１０８は、クロック信号に同期して入力を取り込み出力する。ＦＦ１０１〜１０８は、各ＦＦの出力が次段のＦＦに入力されるよう縦続（カスケード）接続され、さらに最終のＦＦ（図示した例ではＦＦ１０８）の出力が最初のＦＦ（図示した例ではＦＦ１０１）に入力されるよう接続される。すなわち、シフトレジスタは、ＦＦ１０１〜１０８をループさせた構成となっている。そして、ＦＦ１０１〜１０８の各々の出力が、制御信号ＣＮＴとして出力される。なお、制御信号のデューティ比は、ＦＦ１０１〜１０８に与える初期値により制御すれば良い。なお、図１０では、８つの制御信号を生成する場合を一例として説明したが、制御信号の数に応じたＦＦをループさせるように接続することで任意の数の制御信号が生成可能である。
【００５９】
図１１は、本実施形態による電流源回路での出力電流ばらつきを説明するための図である。図１１には、入力側トランジスタを８個設け、活性化する入力側トランジスタを１つずつ順次切り替えるようにした場合の出力電流に係るシミュレーション結果を示しており、モンテカルロ法を用いて計算したものである。図１１において、ＬＮ１は本実施形態による電流源回路での出力電流ばらつきを示している。また、比較参照のために、入力側トランジスタのサイズを８倍にした（入力側トランジスタの数を８個にしてすべてに常に入力電流を入力する）従来の電流源回路での出力電流ばらつきをＬＮ２として示している。図１１に示されるように、本実施形態による電流源回路での出力電流ばらつきは従来よりも小さく、本実施形態による電流源回路によれば出力電流の安定性を向上させることができる。
【００６０】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６１】
（付記１）
複数の入力側トランジスタと、
前記入力側トランジスタに流れる入力電流に比例する出力電流が流れるように前記複数の入力側トランジスタに対してカレントミラー接続された複数の出力側トランジスタと、
前記出力電流を外部に供給する出力端と、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有する電流源回路。
（付記２）
前記複数の入力側トランジスタの各々が前記切り替え制御部により活性化される期間の長さが等しいことを特徴とする付記１記載の電流源回路。
（付記３）
前記複数の入力側トランジスタのゲートと前記複数の出力側トランジスタのゲートとの間に配置されたローパスフィルタを有することを特徴とする付記１又は２記載の電流源回路。
（付記４）
前記切り替え制御部は、前記入力電流が流れる電流経路上に前記入力側トランジスタの各々に対応して配置され、独立して制御される複数のスイッチを有することを特徴とする付記１〜３の何れか１項に記載の電流源回路。
（付記５）
前記複数のスイッチの制御信号を生成し出力する制御信号生成部をさらに有することを特徴とする付記４記載の電流源回路。
（付記６）
前記制御信号生成部は、パルス生成回路を有することを特徴とする付記５記載の電流源回路。
（付記７）
前記制御信号生成部は、シフトレジスタ回路を有することを特徴とする付記５記載の電流源回路。
（付記８）
前記切り替え制御部は、活性化する前記入力側トランジスタを１つずつ順次切り替え、かつ常に１つの前記入力側トランジスタを活性化させることを特徴とする付記１〜７の何れか１項に記載の電流源回路。
（付記９）
前記切り替え制御部は、活性化する前記入力側トランジスタを１つずつ順次切り替え、かつ常に２つの前記入力側トランジスタを活性化させることを特徴とする付記１〜７の何れか１項に記載の電流源回路。
（付記１０）
前記入力側トランジスタのドレイン側に前記スイッチを配置したことを特徴とする付記４記載の電流源回路。
（付記１１）
前記入力側トランジスタのソース側に前記スイッチを配置したことを特徴とする付記４記載の電流源回路。
（付記１２）
前記スイッチは、トランスミッションゲートであることを特徴とする付記４記載の電流源回路。
（付記１３）
入力電流が供給される第１のカレントミラー部と、
前記第１のカレントミラー部にカスコード接続され、前記入力電流に応じた出力電流を外部に供給する第２のカレントミラー部とを有し、
前記第２のカレントミラー部が、
前記第１のカレントミラー部によって供給される前記入力電流に応じた電流が流れる複数の入力側トランジスタと、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有することを特徴とする電流源回路。
（付記１４）
前記第１のカレントミラー部が、
前記入力電流が流れる複数の入力側トランジスタと、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有することを特徴とする付記１３記載の電流源回路。
【符号の説明】
【００６２】
１１ 電流源回路
１３ 切り替え制御部
１５、２５、４５ 入力電流供給部
１７、２１、４１ ローパスフィルタ
２３、４３ 制御信号生成部
Ｍｉ 入力側トランジスタ
Ｍｏ 出力側トランジスタ
ＳＷ、Ｍｓ スイッチ
ＣＮＴ 制御信号
【特許請求の範囲】
【請求項１】
複数の入力側トランジスタと、
前記入力側トランジスタに流れる入力電流に比例する出力電流が流れるように前記複数の入力側トランジスタに対してカレントミラー接続された複数の出力側トランジスタと、
前記出力電流を外部に供給する出力端と、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有する電流源回路。
【請求項２】
前記複数の入力側トランジスタの各々が前記切り替え制御部により活性化される期間の長さが等しいことを特徴とする請求項１記載の電流源回路。
【請求項３】
前記複数の入力側トランジスタのゲートと前記複数の出力側トランジスタのゲートとの間に配置されたローパスフィルタを有することを特徴とする請求項１又は２記載の電流源回路。
【請求項４】
前記切り替え制御部は、前記入力電流が流れる電流経路上に前記入力側トランジスタの各々に対応して配置され、独立して制御される複数のスイッチを有することを特徴とする請求項１〜３の何れか１項に記載の電流源回路。
【請求項５】
前記複数のスイッチの制御信号を生成し出力する制御信号生成部をさらに有することを特徴とする請求項４記載の電流源回路。
【請求項６】
前記切り替え制御部は、活性化する前記入力側トランジスタを１つずつ順次切り替え、かつ常に１つの前記入力側トランジスタを活性化させることを特徴とする請求項１〜５の何れか１項に記載の電流源回路。
【請求項７】
前記切り替え制御部は、活性化する前記入力側トランジスタを１つずつ順次切り替え、かつ常に２つの前記入力側トランジスタを活性化させることを特徴とする請求項１〜５の何れか１項に記載の電流源回路。
【請求項８】
前記スイッチは、トランスミッションゲートであることを特徴とする請求項４記載の電流源回路。
【請求項９】
入力電流が供給される第１のカレントミラー部と、
前記第１のカレントミラー部にカスコード接続され、前記入力電流に応じた出力電流を外部に供給する第２のカレントミラー部とを有し、
前記第２のカレントミラー部が、
前記第１のカレントミラー部によって供給される前記入力電流に応じた電流が流れる複数の入力側トランジスタと、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有することを特徴とする電流源回路。
【請求項１０】
前記第１のカレントミラー部が、
前記入力電流が流れる複数の入力側トランジスタと、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有することを特徴とする請求項９記載の電流源回路。
【請求項１】
複数の入力側トランジスタと、
前記入力側トランジスタに流れる入力電流に比例する出力電流が流れるように前記複数の入力側トランジスタに対してカレントミラー接続された複数の出力側トランジスタと、
前記出力電流を外部に供給する出力端と、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有する電流源回路。
【請求項２】
前記複数の入力側トランジスタの各々が前記切り替え制御部により活性化される期間の長さが等しいことを特徴とする請求項１記載の電流源回路。
【請求項３】
前記複数の入力側トランジスタのゲートと前記複数の出力側トランジスタのゲートとの間に配置されたローパスフィルタを有することを特徴とする請求項１又は２記載の電流源回路。
【請求項４】
前記切り替え制御部は、前記入力電流が流れる電流経路上に前記入力側トランジスタの各々に対応して配置され、独立して制御される複数のスイッチを有することを特徴とする請求項１〜３の何れか１項に記載の電流源回路。
【請求項５】
前記複数のスイッチの制御信号を生成し出力する制御信号生成部をさらに有することを特徴とする請求項４記載の電流源回路。
【請求項６】
前記切り替え制御部は、活性化する前記入力側トランジスタを１つずつ順次切り替え、かつ常に１つの前記入力側トランジスタを活性化させることを特徴とする請求項１〜５の何れか１項に記載の電流源回路。
【請求項７】
前記切り替え制御部は、活性化する前記入力側トランジスタを１つずつ順次切り替え、かつ常に２つの前記入力側トランジスタを活性化させることを特徴とする請求項１〜５の何れか１項に記載の電流源回路。
【請求項８】
前記スイッチは、トランスミッションゲートであることを特徴とする請求項４記載の電流源回路。
【請求項９】
入力電流が供給される第１のカレントミラー部と、
前記第１のカレントミラー部にカスコード接続され、前記入力電流に応じた出力電流を外部に供給する第２のカレントミラー部とを有し、
前記第２のカレントミラー部が、
前記第１のカレントミラー部によって供給される前記入力電流に応じた電流が流れる複数の入力側トランジスタと、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有することを特徴とする電流源回路。
【請求項１０】
前記第１のカレントミラー部が、
前記入力電流が流れる複数の入力側トランジスタと、
活性化する前記入力側トランジスタを順次切り替えて前記複数の入力トランジスタの一部を活性化させ、かつ常に一定数の前記入力側トランジスタを活性化させる切り替え制御部とを有することを特徴とする請求項９記載の電流源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−４６７１（Ｐ２０１２−４６７１Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１０−１３５３４７（Ｐ２０１０−１３５３４７）
【出願日】平成２２年６月１４日（２０１０．６．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２２年６月１４日（２０１０．６．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]