電源回路、回路装置及び電子機器
【課題】安定な断熱的回路動作を実現し、消費電力を抑制することができる電源回路、回路装置及び電子機器等を提供すること。
【解決手段】電源回路２００は、第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧ＶＰと、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧ＶＭとを出力する電圧出力回路１００と、制御信号ＳＣに基づいて電圧出力回路１００を制御する制御回路２１０と、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭに基づいて制御信号ＳＣを生成して制御回路２１０に出力する制御信号生成回路２４０とを含み、制御回路２１０は、制御信号ＳＣに基づいて、電圧出力回路１００から出力される第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅を可変に制御する。
【解決手段】電源回路２００は、第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧ＶＰと、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧ＶＭとを出力する電圧出力回路１００と、制御信号ＳＣに基づいて電圧出力回路１００を制御する制御回路２１０と、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭに基づいて制御信号ＳＣを生成して制御回路２１０に出力する制御信号生成回路２４０とを含み、制御回路２１０は、制御信号ＳＣに基づいて、電圧出力回路１００から出力される第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅を可変に制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路、回路装置及び電子機器等に関する。
【背景技術】
【０００２】
バッテリーを電源とする携帯情報機器などにおいては、搭載される回路装置の消費電力を低減することが要求されている。回路装置の消費電力を抑制する技術として、例えば特許文献１には断熱的回路動作を行う断熱的回路が開示されている。この断熱的回路では、電源電圧を変化させることでトランジスターのドレイン損失での電力消費を抑制する。しかしながら、負荷変動等により電源回路から供給される電圧の振幅が変動するため、安定な断熱的回路動作を得ることが難しいなどの課題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３２５０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の幾つかの態様によれば、安定な断熱的回路動作を実現し、消費電力を抑制することができる電源回路、回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００５】
本発明の一態様は、第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧と、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧とを出力する電圧出力回路と、制御信号に基づいて前記電圧出力回路を制御する制御回路と、前記第１の電源電圧及び前記第２の電源電圧に基づいて前記制御信号を生成して前記制御回路に出力する制御信号生成回路とを含み、前記制御回路は、前記制御信号に基づいて、前記電圧出力回路から出力される前記第１の電源電圧及び前記第２の電源電圧の振幅を可変に制御する電源回路に関係する。
【０００６】
本発明の一態様によれば、制御信号生成回路が第１の電源電圧及び第２の電源電圧に基づいて制御信号を生成し、制御回路が制御信号に基づいて第１、第２の電源電圧の振幅を可変に設定することができるから、例えば負荷変動によって第１、第２の電源電圧の振幅が変動した場合に、それらの振幅を適正な値に近づけることができる。その結果、第１、第２の電源電圧が供給される断熱的回路において、安定な断熱的回路動作を実現することができるから、回路装置の消費電力を低く抑えることなどが可能になる。
【０００７】
また本発明の一態様では、前記制御信号生成回路は、前記第１の電源電圧の極小値と前記第２の電源電圧の極大値との差の絶対値を小さくする前記制御信号を生成してもよい。
【０００８】
このようにすれば、制御回路は、制御信号に基づいて、第１の電源電圧の極小値と第２の電源電圧の極大値との差の絶対値を小さくすることができる。その結果、第１、第２の電源電圧が供給される断熱的回路において、入力電圧が変化する際にトランジスターに流れる電流を小さく抑えることができるから、安定な断熱的回路動作を実現することができる。
【０００９】
また本発明の一態様では、前記制御信号生成回路は、前記第２の電源電圧が第１の入力ノードに入力され、前記第１の電源電圧が第２の入力ノードに入力される、入力オフセット電圧を有するコンパレーター回路を含み、前記コンパレーター回路は、高電位レベルが出力される期間の長さが前記第１の電源電圧及び前記第２の電源電圧の振幅に応じて変化する信号を出力してもよい。
【００１０】
このようにすれば、コンパレーター回路は、例えば第２の電源電圧に入力オフセット電圧を加算した電圧が第１の電源電圧より高くなる期間において、Ｈレベルを出力する。第１、第２の電源電圧の振幅が大きくなると、上記の期間が長くなり、Ｈレベルが出力される期間が長くなる。こうすることで、制御信号生成回路は、コンパレーター回路の出力信号に基づいて制御信号を生成することができる。
【００１１】
また本発明の一態様では、前記制御信号生成回路は、前記第１の電源電圧及び前記第２の電源電圧のいずれか一方の電圧レベルを変換する電圧レベル変換回路と、前記電圧レベル変換回路の出力が第１の入力ノードに入力され、前記第１の電源電圧及び前記第２の電源電圧の他方が第２の入力ノードに入力されるコンパレーター回路を含み、前記コンパレーター回路は、高電位レベルが出力される期間の長さが前記第１の電源電圧及び前記第２の電源電圧の振幅に応じて変化する信号を出力してもよい。
【００１２】
このようにすれば、コンパレーター回路は、例えば第２の電源電圧に電圧レベル変換回路による電圧変化を加算した電圧が第１の電源電圧より高くなる期間において、Ｈレベルを出力する。第１、第２の電源電圧の振幅が大きくなると、上記の期間が長くなり、Ｈレベルが出力される期間が長くなる。こうすることで、制御信号生成回路は、コンパレーター回路の出力信号に基づいて制御信号を生成することができる。
【００１３】
また本発明の一態様では、前記電圧レベル変換回路は、複数の抵抗素子を有する抵抗分割回路であってもよい。
【００１４】
このようにすれば、抵抗分割回路によって、第１、第２の電源電圧のいずれか一方の電圧レベルを変換することができる。
【００１５】
また本発明の一態様では、前記制御信号生成回路は、前記コンパレーター回路の出力を比較用電圧に変換する変換回路と、前記比較用電圧と参照電圧とが入力され、前記制御信号を出力する差動増幅回路とを含んでもよい。
【００１６】
このようにすれば、変換回路は、コンパレーター回路からＨレベルが出力される期間の長さに応じた比較用電圧を出力することができる。そして差動増幅回路は、比較用電圧と参照電圧とに基づいて制御信号を出力することができる。
【００１７】
また本発明の一態様では、前記変換回路は、抵抗素子とキャパシターとを有する平滑回路であってもよい。
【００１８】
このようにすれば、コンパレーター回路からの出力信号を平滑回路により平滑することで、Ｈレベルが出力される期間の長さに応じた比較用電圧を生成することができる。
【００１９】
また本発明の一態様では、前記差動増幅回路は、前記比較用電圧の電圧レベルを変化させて、前記差動増幅回路の差動対を構成する第１の差動対トランジスターのゲートに出力する第１のレベルシフト回路を含んでもよい。
【００２０】
このようにすれば、比較用電圧の電圧レベルを変化させて差動増幅回路に入力することができるから、差動増幅回路から出力される制御信号の電圧レベルを所望の値に設定することができる。
【００２１】
また本発明の一態様では、前記差動増幅回路は、前記参照電圧の電圧レベルを変化させて、前記差動増幅回路の前記差動対を構成する第２の差動対トランジスターのゲートに出力する第２のレベルシフト回路を含んでもよい。
【００２２】
このようにすれば、参照電圧の電圧レベルを変化させて差動増幅回路に入力することができるから、差動増幅回路から出力される制御信号の電圧レベルを所望の値に設定することができる。
【００２３】
また本発明の一態様では、前記第１のレベルシフト回路は、第１の直流電源ノードと第１のノードとの間に設けられる第１の電流源と、ソースが前記第１のノードに接続され、ゲートとドレインが第１の出力ノードに共通接続される第１のトランジスターと、ソースが前記第１の出力ノードに接続され、ゲートに前記比較用電圧が入力され、ドレインが第２のノードに接続される第２のトランジスターと、前記第２のノードと第２の直流電源ノードとの間に設けられる第２の電流源とを含み、前記第２のレベルシフト回路は、ソースが前記第１のノードに接続され、ゲートとドレインが第２の出力ノードに共通接続される第３のトランジスターと、ソースが前記第２の出力ノードに接続され、ゲートに前記参照電圧が入力され、ドレインが第３のノードに接続される第４のトランジスターと、前記第３のノードと前記第２の直流電源ノードとの間に設けられる第３の電流源とを含んでもよい。
【００２４】
このようにすれば、第１のレベルシフト回路は、例えば第２のトランジスターのゲート−ソース間電圧に相当する電圧レベル変化を生じさせ、第２のレベルシフト回路は、例えば第４のトランジスターのゲート−ソース間電圧に相当する電圧レベル変化を生じさせる。
【００２５】
また本発明の一態様では、前記第１の電源電圧及び前記第２の電源電圧は、前記第１の電源電圧と前記第２の電源電圧との電圧差が小さくなっていく第１の期間と、前記電圧差が大きくなっていく第２の期間とを繰り返し、前記第２の電源電圧は、前記第１の電源電圧の第１極大値と、前記第１極大値に続く第２極大値との間の期間に極大値となり、前記第１の電源電圧の第１極小値と、前記第１極小値に続く第２極小値との間の期間に極小値となってもよい。
【００２６】
このようにすれば、第１、第２の電源電圧が供給される断熱的回路において、安定な断熱的回路動作を実現することができる。また、共振により第１、第２の電源電圧が供給されることで、電源回路による電力回生を行うことができる。
【００２７】
また本発明の一態様では、前記制御回路は、前記第１の電源電圧が出力されるノード及び前記第２の電源電圧が出力されるノードのいずれか一方のノードである第１の電圧出力ノードに接続される駆動回路を含み、前記駆動回路は、前記制御信号と、前記第１の電源電圧が出力されるノード及び前記第２の電源電圧が出力されるノードのうちの前記第１の電圧出力ノードと異なるノードである第２の電圧出力ノードの電圧とに基づいて、前記第１の電圧出力ノードを駆動してもよい。
【００２８】
このようにすれば、駆動回路は、例えば第１の電源電圧と制御信号とに基づいて、第２の電源電圧が出力されるノードを駆動することができる。こうすることで一方の電源電圧の振幅が制御され、さらに共振によって他方の電源電圧の振幅も制御されるから、第１、第２の電源電圧の振幅を可変に制御することができる。
【００２９】
また本発明の一態様では、前記電圧出力回路は、第１のコイルと、前記第１のコイルとコアを共有する第２のコイルとを有するコイル部と、キャパシターとを含み、前記電圧出力回路は、前記コイル部と前記キャパシターとの共振により、前記第１の電源電圧及び前記第２の電源電圧を出力してもよい。
【００３０】
このようにすれば、電圧出力回路は、コイル部とキャパシターとの共振により、第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧を出力することができる。
【００３１】
本発明の他の態様は、上記いずれかに記載の電源回路と、前記第１の電源電圧及び前記第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路とを含む回路装置に関係する。
【００３２】
本発明の他の態様は、上記に記載の回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３３】
【図１】電源回路及び回路装置の基本的な構成例。
【図２】断熱的回路の詳細な構成例。
【図３】電圧出力回路の構成例。
【図４】共振回路の構成例。
【図５】トランスの構成例。
【図６】断熱的回路動作の電圧波形の一例。
【図７】電圧差ΔＶと消費エネルギーとの関係の一例。
【図８】電圧差ΔＶが正の場合の電圧波形の一例。
【図９】電圧差ΔＶが負の場合の電圧波形の一例。
【図１０】電圧差ΔＶが０Ｖの場合の電圧波形の一例。
【図１１】制御信号生成回路の第１の構成例。
【図１２】図１２（Ａ）、図１２（Ｂ）は、制御信号生成回路の第１の構成例の動作を説明する図。
【図１３】制御信号生成回路の第２の構成例。
【図１４】制御信号生成回路の第１の構成例における信号波形の一例。
【図１５】制御信号生成回路の第３の構成例。
【図１６】制御信号生成回路の第３の構成例における信号波形の一例。
【図１７】制御信号生成回路の第４の構成例。
【図１８】制御信号生成回路の第４の構成例における信号波形の一例。
【図１９】制御回路の構成例。
【図２０】制御回路における制御信号とＶＰ、ＶＭの振幅との関係の一例。
【図２１】電子機器の構成例。
【発明を実施するための形態】
【００３４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３５】
１．電源回路及び回路装置
図１に本実施形態の電源回路及び回路装置の基本的な構成例を示す。本実施形態の電源回路２００は、電圧出力回路１００、制御回路２１０及び制御信号生成回路２４０を含む。また、本実施形態の回路装置は、電源回路２００及び断熱的回路３００を含む。なお、本実施形態の電源回路及び回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３６】
電圧出力回路１００は、第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧ＶＰと、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧ＶＭとを出力する。
【００３７】
制御回路２１０は、電圧出力回路１００を制御する回路であって、制御信号ＳＣに基づいて、電圧出力回路１００から出力される第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅を可変に制御する。
【００３８】
制御信号生成回路２４０は、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭに基づいて制御信号ＳＣを生成して制御回路２１０に出力する。具体的には、制御信号生成回路２４０は、第１の電源電圧ＶＰの極小値と第２の電源電圧ＶＭの極大値との差の絶対値を小さくする制御信号ＳＣを生成する。より具体的には、制御信号生成回路２４０は、ＶＰの極小値とＶＭの極大値との差の絶対値を所与の電圧値（例えば０Ｖ）に近づける制御信号ＳＣを生成する。
【００３９】
断熱的回路３００は、電圧が周期的に変化する第１の電源電圧ＶＰ及び第２の電源電圧ＶＭが供給されて断熱的回路動作を行う。断熱的回路とは、電源に周期波を使用し、ＭＯＳトランジスターでのオン抵抗による熱的損失を抑制し、且つ、電源から回路に注入された電荷を再び電源へと回収し、通常では負荷容量からグランド（接地）に流れてしまう放電電流による電荷エネルギーの再利用を行う技術である。
【００４０】
後述するように、安定な断熱的回路動作を実現するためには、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅が安定であることが望ましい。しかしながら、動作中の断熱的回路３００の内部ロジックでは、Ｈレベル（高電位レベル）からＬレベル（低電位レベル）、或いは、ＬレベルからＨレベルへ電圧レベルが変化するノード数が一定ではないなどの理由で、電源回路２００から見た負荷が変動する。この負荷変動の影響で、ＶＰ、ＶＭの電圧振幅が変動し、安定な断熱的回路動作を維持することが難しくなる。
【００４１】
本実施形態の電源回路２００によれば、制御信号生成回路２４０がＶＰ、ＶＭに基づいて制御信号ＳＣを生成し、制御回路２１０が制御信号ＳＣに基づいてＶＰ及びＶＭの振幅を可変に設定することができる。こうすることで、負荷変動等によるＶＰ、ＶＭの電圧振幅の変動が生じた場合に、ＶＰ、ＶＭの振幅を適正な値に設定することができる。具体的には、制御回路２１０は、第１の電源電圧ＶＰの極小値と第２の電源電圧ＶＭの極大値との差の絶対値を所与の電圧値（例えば０Ｖ）に近づける制御を行うことができる。その結果、断熱的回路３００において安定な断熱的回路動作を実現することができるから、回路装置の消費電力を低く抑えることが可能になる。
【００４２】
なお、ＶＰ、ＶＭの振幅の適正な値とは、ＶＰの極小値とＶＭの極大値との電圧差が厳密に０Ｖとなる場合の振幅に限定されるものではなく、電圧差の絶対値が所定の値以下であれば適正な値としてもよい。この所定の値は、例えばトランジスターのしきい値電圧に基づいて定めることができる。
【００４３】
２．断熱的回路動作
図２に、本実施形態の断熱的回路３００の詳細な構成例を示す。この構成例は、ＰＭＯＳトランジスターＰＭ１、ＰＭ２（広義には第１導電型トランジスター）、ＮＭＯＳトランジスターＮＭ１、ＮＭ２（広義には第２導電型トランジスター）を含む。なお、以下では、断熱的回路に含まれることができる論理回路のうち、２段のインバーターを例に説明する。但し、本実施形態では、断熱的回路３００が他の論理回路を含んでもよい。
【００４４】
具体的には、トランジスターＰＭ１とＮＭ１は前段のインバーターを構成し、トランジスターＰＭ２とＮＭ２は後段のインバーターを構成する。すなわち、トランジスターＰＭ１、ＰＭ２のソース端子には、第１の電源供給ノードＮＶＰが接続され、トランジスターＮＭ１、ＮＭ２のソース端子には、第２の電源供給ノードＮＶＭが接続される。トランジスターＰＭ１、ＮＭ１のゲート端子には、入力ノードＮＶＩが接続され、ドレイン端子には、出力ノードＮＱ１が接続される。トランジスターＰＭ２、ＮＭ２のゲート端子には、出力ノードＮＱ１が接続され、ドレイン端子には、出力ノードＮＱ２が接続される。そして、電源供給ノードＮＶＰ、ＮＶＭには、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭが供給される。入力ノードＮＶＩには、入力電圧ＶＩＮが供給される。
【００４５】
なお、図２に示すように、トランジスターＰＭ１、ＰＭ２のウェル（又は、サブストレート（基板））には、第１の直流電源電圧ＶＤＤが供給され、トランジスターＮＭ１、ＮＭ２のサブストレート（ウェル）には、第２の直流電源電圧ＶＳＳが供給される。或いは、トランジスターＰＭ１、ＰＭ２のウェルには、第１の電源電圧ＶＰが供給されてもよく、トランジスターＮＭ１、ＮＭ２のサブストレートには、第２の電源電圧ＶＭが供給されてもよい。
【００４６】
図３に、第１、第２の電源電圧ＶＰ、ＶＭを出力する電圧出力回路１００の構成例を示す。この構成例は、基準電圧生成回路１１０、共振回路１２０を含む。この構成例では、共振によりＶＰ、ＶＭを生成しているが、共振によらずＶＰ、ＶＭを生成してもよい。
【００４７】
基準電圧生成回路１１０は、第１の基準電圧ＶＲ１と、第１の基準電圧ＶＲ１とは電圧の異なる第２の基準電圧ＶＲ２を出力する。この基準電圧ＶＲ１、ＶＲ２は、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭの基準となる電圧である。例えば、基準電圧生成回路１１０は、スイッチングレギュレーター（例えば、スイッチドキャパシターレギュレーター）で構成され、そのスイッチングレギュレーターが基準電圧ＶＲ１、ＶＲ２を生成する。或いは、基準電圧生成回路１１０は、ハイレベル（Ｈレベル、ＶＤＤ）及びローレベル（Ｌレベル、ＶＳＳ）を出力するドライバーで構成されてもよい。そして、そのドライバーが、基準電圧ＶＲ１、ＶＲ２に対応するデューティーでハイレベルとローレベルを出力することで実効的に（実効値として）基準電圧ＶＲ１、ＶＲ２を生成してもよい。なお、基準電圧生成回路１１０は、基準電圧ＶＲ１を共振回路１２０に出力する第１の基準電圧生成回路と、基準電圧ＶＲ２を共振回路１２０に出力する第２の基準電圧生成回路と、を含むことができる。
【００４８】
共振回路１２０は、１つの共振回路の共振により第１の電源電圧ＶＰ及び第２の電源電圧ＶＭを出力する。上述のように、共振回路１２０が生成する電源電圧ＶＰ、ＶＭは、基準電圧ＶＲ１、ＶＲ２を基準として周期的に変化する電源電圧である。具体的には、電源電圧ＶＰ、ＶＭは、正弦波、矩形波、台形波、三角波等が周期的に繰り返される電圧波形を有する。そして、電源電圧ＶＰ、ＶＭは、第３の基準電圧（例えば（ＶＲ１＋ＶＲ２）／２）を基準として線対称な電圧波形を有する。或いは、電源電圧ＶＰ、ＶＭは、逆相の電圧波形を有してもよい。例えば、共振回路１２０は、ＬＣ電流励振回路やＬＣ電圧励振回路、ＬＣ双安定回路、水晶発振回路等によって構成できる。
【００４９】
なお、電源回路を半導体集積回路として実装する場合は、共振回路は、その構成要素の全てが電源回路を構成する集積回路に含まれてもよく、その構成要素の一部が電源回路を構成する集積回路に含まれてもよい。例えば、共振回路がＬＣ共振回路の場合には、インダクターやキャパシターが電源回路を構成する集積回路の外部に設けられてもよい。
【００５０】
図４に、本実施形態の共振回路１２０の構成例を示す。この共振回路１２０は、トランスＬＴ（広義にはコイル部）、キャパシターＣを含む。そして、トランスＬＴは、第１のコイルＬ１（１次側コイル、第１のインダクター）、第２のコイルＬ２（２次側コイル、第２のインダクター）を含む。なお、以下では便宜的に、コイルＬ１、Ｌ２をトランスＬＴと呼ぶが、本実施形態では、コイルＬ１、Ｌ２はトランスである必要はなく、コイルＬ１、Ｌ２の間に相互誘導があればよい。
【００５１】
図４に示すように、コイルＬ１は、ノードＮＧ１とノードＮＶＰとの間に設けられ、コイルＬ２は、ノードＮＧ２とノードＮＶＭとの間に設けられる。キャパシターＣは、ノードＮＶＰとノードＮＶＭとの間に設けられる。そして、この共振回路１２０は、コイルＬ１、Ｌ２とキャパシターＣの共振により、ノードＮＶＰから第１の電源電圧ＶＰを出力し、ノードＮＶＭから第２の電源電圧ＶＭを出力する。例えば、後述するように、電源電圧ＶＰ、ＶＭは基準電圧の異なる逆相の正弦波である。そして、上述したように、この電源電圧ＶＰ、ＶＭは、断熱的回路３００の電源電圧ＶＰ、ＶＭとして用いられる。
【００５２】
図５に、トランスＬＴの構成例を示す。第１のコイルＬ１と第２のコイルＬ２はコアＦＲ（広義にはコア部、磁心）を共有する。ここで、コイルＬ１、Ｌ２に付されたドットは、コイルの極性を表す。そして、２つのコイルのドットの付された端子に流れる電流の方向が、２つのコイルの磁束が加算される方向になっている。
【００５３】
このようにすれば、相互誘導のある２つのコイルＬ１、Ｌ２とキャパシターＣにより共振回路を構成できる。そして、ノードＮＶＰ、ＮＶＭから電源電圧ＶＰ、ＶＭを出力し、断熱的回路３００に供給できる。
【００５４】
なお、本実施形態では、コア部が１つのコアで形成される場合に限定されず、複数の部材により構成されてもよい。すなわち、コイルＬ１、Ｌ２がコア部を共有するとは、コイルＬ１、Ｌ２が実質的にコアを共有していればよいことを意味する。具体的には、一体に形成されたコアに２つの巻線が巻かれて物理的にコアが共有されている場合だけでなく、別体に形成されたコアを接触させてコア部を構成し、磁気回路が形成されることでコアを共有してもよい。
【００５５】
図６に、本実施形態の断熱的回路３００による断熱的回路動作の電圧波形の一例を示す。なお以下では、説明を簡単にするために、ＶＳＳ＝０Ｖとし、ＶＲ１＝３／４・ＶＤＤであり、ＶＲ２＝１／４・ＶＤＤであり、ＶＰとＶＭが正弦波であり、図２に示したように断熱的回路が２段のインバーターである場合を例に説明する。
【００５６】
図６のＨ１に示すように、電源電圧ＶＰとして、３／４・ＶＤＤを基準（中心電圧）とする振幅１／４・ＶＤＤの正弦波が供給される。Ｈ２に示すように、電源電圧ＶＭとして、１／４・ＶＤＤを基準とする振幅１／４・ＶＤＤの正弦波が供給される。この電源電圧ＶＰの正弦波とＶＭの正弦波は、位相が１８０°異なっている。そして、Ｈ３に示すように、入力電圧ＶＩＮとしてローレベル（ＶＳＳ）が入力された場合には、Ｈ４に示すように、前段のインバーターの出力電圧ＶＱ１として電源電圧ＶＰが出力され、Ｈ５に示すように、後段のインバーターの出力電圧ＶＱ２として電源電圧ＶＭが出力される。一方、Ｈ６に示すように、入力電圧ＶＩＮとしてハイレベル（ＶＤＤ）が入力された場合には、Ｈ７に示すように、出力電圧ＶＱ１として電源電圧ＶＭが出力され、Ｈ８に示すように、出力電圧ＶＱ２として電源電圧ＶＰが出力される。
【００５７】
本実施形態の断熱的回路３００は、周期的に変化する第１の電源電圧ＶＰと第２の電源電圧ＶＭが供給されることで断熱的回路動作を行う。第１の電源電圧ＶＰは、第１の基準電圧ＶＲ１を基準電圧として周期的に変化し、第２の電源電圧ＶＭは、第２の基準電圧ＶＲ２を基準電圧として周期的に変化する。具体的には、第１、第２の電源電圧ＶＰ、ＶＭは、第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が小さくなっていく（小さくなる）第１の期間と、電圧差が大きくなっていく（大きくなる）第２の期間を繰り返す。
【００５８】
例えば、図６に示すように、第１、第２の電源電圧ＶＰ、ＶＭは、それぞれ基準電圧ＶＲ１、ＶＲ２を基準電圧とする正弦波である。そして、図６に示すように、電圧差が小さくなっていく第１の期間Ｔ１と、電圧差が大きくなっていく第２の期間Ｔ２を周期的に繰り返す。この第１の期間Ｔ１は、例えば電源電圧ＶＰとＶＭの差分電圧が最大値（例えばＶＤＤ）から最小値（例えば０Ｖ）まで変化する期間である。また、第２の期間Ｔ２は、例えば電源電圧ＶＰとＶＭの差分電圧が最小値（例えば０Ｖ）から最大値（例えばＶＤＤ）まで変化する期間である。
【００５９】
本実施形態の断熱的回路３００によれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭが供給されることで、断熱的回路動作を実現できる。また、共振により電源電圧ＶＰ、ＶＭが供給されることで、電源回路２００による電力回生を行うことができる。
【００６０】
より具体的には、第２の電源電圧ＶＭは、第１の電源電圧ＶＰの第１極大値と第１極大値に続く第２極大値との間の期間に極大値となり、第１の電源電圧ＶＰの第１極小値と第１極小値に続く第２極小値との間の期間に極小値となる。例えば、図６に示すように、ＶＰの第１極大値ＶＤＤから第２極大値ＶＤＤの間の期間Ｔ３にＶＭが極大値１／２・ＶＤＤとなる。また、ＶＰの第１極小値１／２・ＶＤＤと第２極小値１／２・ＶＤＤの間の期間Ｔ４にＶＭが極小値ＶＳＳ（０Ｖ）となる。
【００６１】
このようにすれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭを供給できる。これにより、断熱的回路３００の断熱的回路動作を実現できる。
【００６２】
また、本実施形態では、断熱的回路３００は、インバーターを含む。そして、そのインバーターの有する第１導電型トランジスターのソース電極には、他の能動素子を介さずに第１の電源電圧ＶＰが供給される。インバーターの有する第２導電型トランジスターのソース電極には、他の能動素子を介さずに第２の電源電圧ＶＭが供給される。
【００６３】
このようにすれば、電源供給ノードのダイオードが省略された断熱的回路を構成できる。また、通常の論理回路（例えばＣＭＯＳ論理回路）を、そのまま断熱的回路に転用することができる。すなわち、インバーター等の論理回路において、通常の直流電源電圧（例えばＶＤＤ、ＶＳＳ）を電源電圧ＶＰ、ＶＭに置き換えることで、断熱的回路を実現できる。
【００６４】
また、本実施形態の断熱的回路３００では、第１の電源電圧ＶＰと第２の電源電圧ＶＭは、互いに逆相の正弦波である。
【００６５】
このようにすれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭを断熱的回路に供給できる。また、ＬＣ共振回路等により容易に正弦波を生成できるため、電源電圧ＶＰ、ＶＭを共振により供給することが容易になる。
【００６６】
また、本実施形態の断熱的回路３００には、第２の期間（例えば図６に示すＴ２）にエッジを有する入力信号、即ち第２の期間において信号レベル（論理レベル）が変化する入力信号が入力される。このようにすれば、チャージの回収期間（例えば図６に示すＴ１）にエッジが入力されないため、電力ロスを小さくできる。
【００６７】
より具体的には、断熱的回路３００には、第１の電源電圧ＶＰと第２の電源電圧ＶＭの電圧差が最小となるタイミングに、立ち上がり又は立下りのエッジを有する入力信号が入力される。即ち、第１の電源電圧ＶＰと第２の電源電圧ＶＭの電圧差が最小（極小）となるタイミングで信号レベル（論理レベル）が変化する入力信号が入力される。
【００６８】
このようにすれば、入力信号の論理レベルが変化する際のトランジスター（例えば図２のＰＭ１、ＮＭ１）に印加されるドレイン・ソース間電圧が最小（極小）になるから、入力信号レベルの変化に伴うトランジスターのドレイン電流を最小（極小）に抑えることができる。そして第２の期間（例えば図６に示すＴ２）において、ＶＰとＶＭの電圧差が緩やかに増大することで、ドレイン−ソース間電圧を低く抑えながら、インバーターの出力電圧をＨレベル又はＬレベルに設定することができる。このようにして、断熱的回路３００の断熱的回路動作を実現できる。
【００６９】
例えば、図６に示すように、電源電圧ＶＰはＶＤＤ〜ＶＤＤ／２の電圧範囲の正弦波である。また、電源電圧ＶＭは、ＶＤＤ／２〜ＶＳＳの電圧範囲であり、電源電圧ＶＰと逆相の正弦波である。そして、図６のＨ９に示すように、電源電圧ＶＰとＶＭの電圧差が最小（ＶＰ≒ＶＭ≒ＶＤＤ／２）となるタイミングで、Ｈ１０に示すように、入力電圧ＶＩＮが変化する。そして電源電圧ＶＰとＶＭの電圧差が緩やかに増大すると共に、インバーターの出力電圧ＶＱ１、ＶＱ２が緩やかに変化して、図６のＨ７に示すようにＬレベルが出力され、また図６のＨ８に示すようにＨレベルが出力される。
【００７０】
以上説明したように、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭが供給されることで、断熱的回路動作を実現することができるが、共振回路によりＶＰ、ＶＭの振幅を安定に制御することは容易ではない。本実施形態の電源回路２００では、ＶＰをＶＤＤ〜ＶＤＤ／２の電圧範囲に設定し、ＶＭをＶＤＤ／２〜ＶＳＳの電圧範囲に設定するために、制御回路２１０及び制御信号生成回路２４０を設けている。以下では、ＶＰ、ＶＭの振幅が変化した場合の断熱的回路動作への影響を説明する。
【００７１】
図７に、ＶＰの極小値とＶＭの極大値との電圧差ΔＶ（ＶＰの極小値−ＶＭの極大値）と消費エネルギーとの関係の一例を示す。断熱的回路として図２に示すインバーター２段を２個縦続接続した回路を用いた。入力信号として周期的矩形波を用い、入力信号１周期当たりの消費エネルギーをプロットしている。図７から分かるように、電圧差ΔＶが正の領域では、ΔＶの増加と共に消費エネルギーも増加する。一方、電圧差ΔＶが負の領域では、消費エネルギーに大きな変化は見られない。
【００７２】
図８は、電圧差ΔＶが正の場合の電圧波形の一例である。図８には、第１、第２の電源電圧ＶＰ、ＶＭ及び初段インバーターの入力電圧ＶＩＮ、出力電圧ＶＱ１の各波形を示す。電圧差ΔＶが正であるから、ＶＰ、ＶＭの各電圧波形は交差することがなく、接することもない。入力電圧ＶＩＮは、電圧差ΔＶが極小となるタイミングでＨレベルからＬレベル、又はＬレベルからＨレベルに変化するが、電圧差ΔＶが正であるためにインバーターを構成するトランジスターに電流が流れる。その結果、断熱的回路動作ではなく非断熱的回路動作になってしまう。例えば図８のＡ１、Ａ２、Ａ３に示すように、出力電圧ＶＱが急峻に変化しているのは、非断熱的回路動作をしているためである。
【００７３】
図９は、電圧差ΔＶが負の場合の電圧波形の一例である。電圧差ΔＶが負であるから、ＶＰ、ＶＭの各電圧波形は交差する。この場合には、入力電圧ＶＩＮの変化に伴って断熱的回路動作と非断熱的回路動作とが混在して現れる。例えば図９のＢ１に示す波形は断熱的回路動作によるものであり、Ｂ２に示す波形は非断熱的回路動作によるものである。電圧差ΔＶが負の場合には、断熱的回路動作におけるエネルギー回生と非断熱的回路動作におけるエネルギー消費とが混在するために、図８に示すように消費エネルギーに大きな変化は見られない。
【００７４】
図１０は、電圧差ΔＶが０Ｖの場合の電圧波形の一例である。電圧差ΔＶが０Ｖであるから、ＶＰの極小とＶＭの極大において２つの電圧波形は接する。この場合には、入力電圧ＶＩＮが変化する際には電圧差ΔＶが０Ｖになっているから、トランジスターに電流が流れることはなく、安定な断熱的回路動作が実現できる。
【００７５】
以上説明したように、安定な断熱的回路動作を実現するためには、第１、第２の電源電圧ＶＰ、ＶＭの振幅を適正に設定することが要求される。具体的には、第１の電源電圧ＶＰの極小値と第２の電源電圧ＶＭの極大値との差の絶対値を０Ｖ、或いは０Ｖに近い値に設定することが求められる。
【００７６】
実際の断熱的回路では、ＬレベルからＨレベル、又はＨレベルからＬレベルに変化するノードの数が一定ではなく、そのためにＶＰ、ＶＭの各周期毎に負荷変動（電源回路から見た負荷の変動）が生じる。また、入力信号によっては、頻繁に電圧レベルが変化するノードが多い期間と少ない期間とがあり、これも負荷変動の原因となる。このような負荷変動が生じると、ＶＰ、ＶＭの振幅が変化し、安定な断熱的回路動作を維持することが難しくなる。
【００７７】
本実施形態の電源回路２００によれば、制御信号生成回路２４０がＶＰ、ＶＭに基づいて制御信号ＳＣを生成し、制御回路２１０が制御信号ＳＣに基づいてＶＰ、ＶＭの振幅を可変に設定することができる。こうすることで、負荷変動等によるＶＰ、ＶＭの電圧振幅の変動が生じた場合に、ＶＰの極小値とＶＭの極大値との差の絶対値を０Ｖに近づけることができる。
【００７８】
３．制御信号生成回路
図１１に、本実施形態の制御信号生成回路２４０の第１の構成例を示す。第１の構成例の制御信号生成回路２４０は、入力オフセット電圧を有するコンパレーター回路ＣＭＰ−ＯＦＳ、変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰを含む。なお、本実施形態の制御信号生成回路２４０は図１１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７９】
入力オフセット電圧を有するコンパレーター回路ＣＭＰ−ＯＦＳは、第２の電源電圧ＶＭが第１の入力ノードＮＢ１に入力され、第１の電源電圧ＶＰが第２の入力ノードＮＢ２に入力される。コンパレーター回路ＣＭＰ−ＯＦＳは、高電位レベル（Ｈレベル）が出力される期間の長さが第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅に応じて変化する信号を出力する。コンパレーター回路ＣＭＰ−ＯＦＳは、Ｐ型トランジスターＴＢ１、ＴＢ２及びＮ型トランジスターＴＢ３、ＴＢ４、ＴＢ５を含む。ＴＢ１、ＴＢ２は、カレントミラー型負荷を構成する。ＴＢ３のゲートにＶＭが入力され、ＴＢ４のゲートにＶＰが入力される。ＴＢ５は電流源として動作し、この電流源の電流値はＴＢ６を介して電流源ＩＳ１により設定される。
【００８０】
トランジスターＴＢ３、ＴＢ４は電流駆動能力が異なるようにゲート長、ゲート幅が設定される。例えば、ＴＢ３、ＴＢ４のゲート長をそれぞれＬ３、Ｌ４とし、ゲート幅をそれぞれＷ３、Ｗ４とした場合に、Ｗ３／Ｌ３＞Ｗ４／Ｌ４となるように設定される。こうすることで、コンパレーター回路ＣＭＰ−ＯＦＳに入力オフセット電圧ＶＯＦを持たせることができる。即ち、第１の入力ノードＮＢ１の電圧をＶ（ＮＢ１）、第２の入力ノードＮＢ２の電圧をＶ（ＮＢ２）とすると、Ｖ（ＮＢ１）＋ＶＯＦ＞Ｖ（ＮＢ２）である場合にＨレベルが出力ノードＮＢ３から出力され、Ｖ（ＮＢ１）＋ＶＯＦ＜Ｖ（ＮＢ２）である場合にＬレベルが出力ノードＮＢ３から出力される。従って、ＶＭ＋ＶＯＦ＞ＶＰのときＨレベルが出力され、ＶＭ＋ＶＯＦ＜ＶＰのときＬレベルが出力される。入力オフセット電圧ＶＯＦの値は、例えば７０ｍＶ程度である。
【００８１】
入力オフセット電圧ＶＯＦを持たせることで、ＶＰの極小値とＶＭの極大値との電圧差ΔＶ（ＶＰの極小値−ＶＭの極大値）が０Ｖである場合に、コンパレーター回路ＣＭＰ−ＯＦＳが、一定のパルス幅を持つパルス信号（出力信号）を出力することができる。ＶＰ、ＶＭの振幅が変動して電圧差ΔＶが正方向に変化するとパルス幅は小さくなり、反対に電圧差ΔＶが負方向に変化するとパルス幅は大きくなる。
【００８２】
変換回路ＬＰＦは、コンパレーター回路ＣＭＰ−ＯＦＳの出力を比較用電圧ＶＣＰに変換する。変換回路ＬＰＦは、例えば図１１に示すように、抵抗素子ＲＢ１とキャパシターＣＢ１とを有する平滑回路（ローパスフィルター）であってもよい。変換回路ＬＰＦは、コンパレーター回路ＣＭＰ−ＯＦＳの出力信号（パルス信号）を平滑することで、出力信号のパルス幅に依存する電圧を比較用電圧ＶＣＰとして出力する。即ち、電圧差ΔＶが０Ｖである場合には比較用電圧ＶＣＰは所定の電圧となり、電圧差ΔＶが正方向に変化するとＶＣＰが降下し、電圧差ΔＶが負方向に変化するとＶＣＰが上昇する。
【００８３】
差動増幅回路ＤＦＡＭＰは、比較用電圧ＶＣＰと参照電圧ＶＲＥＦとが入力され、制御信号ＳＣを出力する。差動増幅回路ＤＦＡＭＰは、Ｐ型トランジスターＴＢ７、ＴＢ８、Ｎ型トランジスターＴＢ９、ＴＢ１０及び電流源ＩＳ２を含む。ＴＢ７のゲートに比較用電圧ＶＣＰが入力され、ＴＢ８のゲートに参照電圧ＶＲＥＦが入力される。ＴＢ９、ＴＢ１０はカレントミラー型負荷を構成する。参照電圧ＶＲＥＦは、電圧差ΔＶが０Ｖとなる制御信号ＳＣが出力されるように設定することができる。なお、キャパシターＣＢ２は、比較用電圧ＶＣＰに含まれるリップル（交流成分）を除去するためのものであり、省略することもできる。
【００８４】
図１２（Ａ）、図１２（Ｂ）は、制御信号生成回路２４０の第１の構成例（図１１）の動作を説明する図である。図１２（Ａ）には、ＶＰの極小値とＶＭの極大値との電圧差ΔＶが０Ｖである場合のＶＰ、ＶＭ、ＶＭに入力オフセット電圧ＶＯＦを加えた電圧（ＶＭ＋ＶＯＦ）、コンパレーター回路ＣＭＰ−ＯＦＳの出力ノードＮＢ３の電圧Ｖ（ＮＢ３）及び比較用電圧ＶＣＰの各波形例を示す。また、図１２（Ｂ）には、電圧差ΔＶが変化した場合の比較用電圧ＶＣＰ及び制御信号ＳＣの変化の一例を示す。なお、図１２（Ｂ）では、ＶＣＰ及びＳＣがΔＶに対して直線的（一次関数的）に変化しているが、曲線的（非線形的）に変化してもよい。また、この図では制御信号ＳＣは電圧としているが、電圧であっても電流であってもよい。
【００８５】
コンパレーター回路ＣＭＰ−ＯＦＳは、入力オフセット電圧ＶＯＦを有するから、ＶＭ＋ＶＯＦ＞ＶＰのときＨレベルが出力され、ＶＭ＋ＶＯＦ＜ＶＰのときＬレベルが出力される。従って、出力ノードＮＢ３には、図１２（Ａ）に示すパルス幅ｔｗのパルス波形が周期的に出力される。この出力電圧Ｖ（ＮＢ３）を平滑回路ＬＰＦ（広義には変換回路）により平滑することで、比較用電圧ＶＣＰを得る。ＶＰ、ＶＭの振幅が変動して電圧差ΔＶが正方向に変化するとパルス幅ｔｗは小さくなるから、平滑された電圧ＶＣＰは低くなる。反対に電圧差ΔＶが負方向に変化するとパルス幅ｔｗは大きくなるから、平滑された電圧ＶＣＰは高くなる。図１２（Ａ）に示すように、電圧差ΔＶが０Ｖである場合の比較用電圧ＶＣＰの電圧値をＶＡとする。
【００８６】
図１２（Ｂ）に示すように、負荷変動等によって、電圧差ΔＶが正になるとＶＣＰはＶＡより低くなり、電圧差ΔＶが負になるとＶＣＰはＶＡより高くなる。また差動増幅回路ＤＦＡＭＰは、ＶＣＰが低くなると制御信号ＳＣの電圧を低下させ、反対にＶＣＰが高くなると制御信号ＳＣの電圧を上昇させる。ここで電圧差ΔＶが０Ｖである場合の制御信号ＳＣの電圧値をＶＢとする。
【００８７】
後述するように、制御回路２１０は、制御信号ＳＣの電圧レベルがＶＢより低い場合にはＶＰ、ＶＭの振幅を増大させ、制御信号ＳＣの電圧レベルがＶＢより高い場合にはＶＰ、ＶＭの振幅を減少させる制御を行う。その結果、負荷変動等によるＶＰ、ＶＭの電圧振幅の変動が生じた場合に、電圧差ΔＶの絶対値を０Ｖに近づける制御を行うことができる。
【００８８】
図１３に、本実施形態の制御信号生成回路２４０の第２の構成例を示す。第２の構成例の制御信号生成回路２４０は、第１の構成例と同様に、入力オフセット電圧を有するコンパレーター回路ＣＭＰ−ＯＦＳ、変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰを含む。コンパレーター回路ＣＭＰ−ＯＦＳの構成が第１の構成例と異なるが、他の回路は第１の構成例と同じである。なお、本実施形態の制御信号生成回路２４０は図１３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８９】
入力オフセット電圧を有するコンパレーター回路ＣＭＰ−ＯＦＳは、第２の電源電圧ＶＭが第１の入力ノードＮＢ１に入力され、第１の電源電圧ＶＰが第２の入力ノードＮＢ２に入力される。コンパレーター回路ＣＭＰ−ＯＦＳは、高電位レベル（Ｈレベル）が出力される期間の長さが第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅に応じて変化する信号を出力する。コンパレーター回路ＣＭＰ−ＯＦＳは、Ｐ型トランジスターＴＢ１、ＴＢ２及びＮ型トランジスターＴＢ３、ＴＢ４、ＴＢ５、ＴＢ１１を含む。ＴＢ１、ＴＢ２は、カレントミラー型負荷を構成する。ＴＢ３のゲートにＶＭが入力され、ＴＢ４のゲートにＶＰが入力される。ＴＢ５は電流源として動作し、この電流源の電流値はＴＢ６を介して電流源ＩＳ１により設定される。ＴＢ１１は、ドレインとゲートが共通接続され、ＴＢ３とＴＢ５との間に設けられる。このＴＢ５により、入力オフセット電圧ＶＯＦを持たせることができる。即ち、第１の入力ノードＮＢ１の電圧をＶ（ＮＢ１）、第２の入力ノードＮＢ２の電圧をＶ（ＮＢ２）とすると、Ｖ（ＮＢ１）＋ＶＯＦ＞Ｖ（ＮＢ２）である場合にＨレベルが出力され、Ｖ（ＮＢ１）＋ＶＯＦ＜Ｖ（ＮＢ２）である場合にＬレベルが出力される。従って、ＶＭ＋ＶＯＦ＞ＶＰのときＨレベルが出力され、ＶＭ＋ＶＯＦ＜ＶＰのときＬレベルが出力される。
【００９０】
このように入力オフセット電圧ＶＯＦを持たせることで、ＶＰの極小値とＶＭの極大値との電圧差ΔＶ（ＶＰの極小値−ＶＭの極大値）が０Ｖである場合に、コンパレーター回路ＣＭＰ−ＯＦＳが、一定のパルス幅を持つパルス信号（出力信号）を出力することができる。ＶＰ、ＶＭの振幅が変動して電圧差ΔＶが正方向に変化するとパルス幅は小さくなり、反対に電圧差ΔＶが負方向に変化するとパルス幅は大きくなる。
【００９１】
変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰの構成及び動作は、上述した第１の構成例と同じであるから、ここでは詳細な説明を省略する。第１の構成例と同様に、電圧差ΔＶの変化に応じて制御信号ＳＣの電圧レベルも変化するから、負荷変動等によるＶＰ、ＶＭの電圧振幅の変動が生じた場合に、電圧差ΔＶの絶対値を０Ｖに近づける制御を行うことができる。
【００９２】
図１４に、制御信号生成回路２４０の第１の構成例（図１１）における信号波形の一例を示す。図１４には、第１、第２の電源電圧ＶＰ、ＶＭ、コンパレーター回路ＣＭＰ−ＯＦＳの出力電圧（ノードＮＢ３の電圧）Ｖ（ＮＢ３）、比較用電圧ＶＣＰ、参照電圧ＶＲＥＦ、制御信号ＳＣの各波形を示す。なお、図１４では、ＶＤＤ＝１．８Ｖ、ＶＳＳ＝０Ｖの場合を示す。
【００９３】
図１４に示すように、Ｖ（ＮＢ３）は、ＶＭ＋ＶＯＦ＞ＶＰのときＨレベルとなり、ＶＭ＋ＶＯＦ＜ＶＰのときＬレベルとなる。Ｖ（ＮＢ３）を平滑回路ＬＰＦにより平滑して、比較用電圧ＶＣＰが得られる。そして差動増幅回路ＤＦＡＭＰにより増幅されて、制御信号ＳＣが得られる。図１２（Ａ）、図１２（Ｂ）で説明したように、Ｖ（ＮＢ３）のパルス幅ｔｗが大きくなると比較用電圧ＶＣＰは高くなり、その結果、制御信号ＳＣの電圧も高くなる。
【００９４】
図１５に、本実施形態の制御信号生成回路２４０の第３の構成例を示す。第３の構成例の制御信号生成回路２４０は、電圧レベル変換回路ＳＨＴ、コンパレーター回路ＣＭＰ、変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰを含む。なお、本実施形態の制御信号生成回路２４０は図１５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００９５】
電圧レベル変換回路ＳＨＴは、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭのいずれか一方の電圧レベルを変換する。電圧レベル変換回路ＳＨＴは、複数の抵抗素子を有する抵抗分割回路であってもよい。例えば、図１５に示す電圧レベル変換回路ＳＨＴは、抵抗素子ＲＣ１、ＲＣ２を有する抵抗分割回路であって、ＶＭの電圧レベルを変換する。具体的には、抵抗素子ＲＣ１、ＲＣ２の抵抗値をｒｃ１、ｒｃ２とすると、シフト電圧ＶＳＨＴ＝（ＶＤＤ−ＶＭ）×ｒｃ１／（ｒｃ１＋ｒｃ２）だけ高い電圧レベルに変換される。
【００９６】
コンパレーター回路ＣＭＰは、電圧レベル変換回路ＳＨＴの出力が第１の入力ノードＮＣ１に入力され、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの他方（電圧レベル変換回路ＳＨＴに入力される電源電圧とは異なる方）が第２の入力ノードＮＣ２に入力される。例えば、図１５では、ＶＰが第２の入力ノードＮＣ２に入力される。コンパレーター回路ＣＭＰは、高電位レベル（Ｈレベル）が出力される期間の長さが第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅に応じて変化する信号を出力する。コンパレーター回路ＣＭＰは、Ｐ型トランジスターＴＣ１、ＴＣ２及びＮ型トランジスターＴＣ３、ＴＣ４、ＴＣ５を含む。ＴＣ１、ＴＣ２は、カレントミラー型負荷を構成する。ＴＣ３のゲートにＶＭをレベルシフトした電圧が入力され、ＴＣ４のゲートにＶＰが入力される。ＴＣ５は電流源として動作し、この電流源の電流値は電流源ＩＳ１により設定される。
【００９７】
コンパレーター回路ＣＭＰは、第１の入力ノードＮＣ１の電圧をＶ（ＮＣ１）、第２の入力ノードＮＣ２の電圧をＶ（ＮＣ２）とすると、Ｖ（ＮＣ１）＞Ｖ（ＮＣ２）である場合にＨレベルを出力し、Ｖ（ＮＣ１）＜Ｖ（ＮＣ２）である場合にＬレベルを出力する。電圧レベル変換回路ＳＨＴによりＶ（ＮＣ１）＝ＶＭ＋ＶＳＨＴとなるから、ＶＭ＋ＶＳＨＴ＞ＶＰのときＨレベルが出力され、ＶＭ＋ＶＳＨＴ＜ＶＰのときＬレベルが出力される。
【００９８】
変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰは、上述した第１及び第２の構成例（図１１、図１３）と同じであるから、ここでは詳細な説明を省略する。
【００９９】
第３の構成例の動作は、第１、第２の構成例の動作と同様である。図１２（Ａ）においてＶＭ＋ＶＯＦの波形をＶＭ＋ＶＳＨＴの波形とすれば、第３の構成例の動作を説明することができる。即ち、ＶＰ、ＶＭの振幅が変動して電圧差ΔＶが正方向に変化するとパルス幅ｔｗは小さくなるから、平滑された電圧ＶＣＰは低くなる。反対に電圧差ΔＶが負方向に変化するとパルス幅ｔｗは大きくなるから、平滑された電圧ＶＣＰは高くなる。そして図１２（Ｂ）に示すように、電圧差ΔＶが正になるとＶＣＰはＶＡより低くなり、電圧差ΔＶが負になるとＶＣＰはＶＡより高くなる。また差動増幅回路ＤＦＡＭＰは、ＶＣＰが低くなると制御信号ＳＣの電圧を低下させ、反対にＶＣＰが高くなると制御信号ＳＣの電圧を上昇させる。
【０１００】
図１６に、制御信号生成回路２４０の第３の構成例（図１５）における信号波形の一例を示す。図１６には、第１、第２の電源電圧ＶＰ、ＶＭ、電圧レベル変換回路ＳＨＴの出力電圧ＶＭ＋ＶＳＨＴ、コンパレーター回路ＣＭＰの出力電圧（ノードＮＣ３の電圧）Ｖ（ＮＣ３）、比較用電圧ＶＣＰの各波形を示す。なお、図１６では、ＶＤＤ＝１．８Ｖ、ＶＳＳ＝０Ｖの場合を示す。
【０１０１】
図１６に示すように、Ｖ（ＮＣ３）は、ＶＭ＋ＶＳＨＴ＞ＶＰのときＨレベルとなり、ＶＭ＋ＶＳＨＴ＜ＶＰのときＬレベルとなる。Ｖ（ＮＣ３）を平滑回路ＬＰＦにより平滑して、比較用電圧ＶＣＰが得られる。そして図示していないが、差動増幅回路ＤＦＡＭＰにより増幅されて、制御信号ＳＣが得られる。上述したように、Ｖ（ＮＣ３）のパルス幅ｔｗが大きくなると比較用電圧ＶＣＰは高くなり、その結果、制御信号ＳＣの電圧も高くなる。
【０１０２】
図１７に、本実施形態の制御信号生成回路２４０の第４の構成例を示す。第４の構成例の制御信号生成回路２４０は、コンパレーター回路ＣＭＰ、変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰを含む。コンパレーター回路ＣＭＰは、入力オフセット電圧を有するコンパレーター回路ＣＭＰ−ＯＦＳであってもよい。第４の構成例では、差動増幅回路ＤＦＡＭＰの構成が上述した第１〜第３の構成例と異なり、コンパレーター回路ＣＭＰ、変換回路ＬＰＦは第１〜第３の構成例と同じである。なお、本実施形態の制御信号生成回路２４０は図１７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０３】
差動増幅回路ＤＦＡＭＰは、差動対を構成する第１、第２の差動対トランジスターＴＤ１、ＴＤ２及び第１、第２のレベルシフト回路ＬＳＨＴ１、ＬＳＨＴ２を含む。第１のレベルシフト回路ＬＳＨＴ１は、比較用電圧ＶＣＰの電圧レベルを変化させて、第１の差動対トランジスターＴＤ１のゲートに出力する。第２のレベルシフト回路ＬＳＨＴ２は、参照電圧ＶＲＥＦの電圧レベルを変化させて、第２の差動対トランジスターＴＤ２のゲートに出力する。
【０１０４】
第１のレベルシフト回路ＬＳＨＴ１は、第１の電流源ＴＤ１０、第１のトランジスターＴＤ４、第２のトランジスターＴＤ５、第２の電流源ＴＤ６を含む。第１の電流源ＴＤ１０は、例えばＰ型トランジスターで構成され、第１の直流電源ノードＶＤＤと第１のノードＮＤ１との間に設けられる。第１のトランジスターＴＤ４は、Ｐ型トランジスターであって、ソースが第１のノードＮＤ１に接続され、ゲートとドレインが第１の出力ノードＮＰ１に共通接続される。第２のトランジスターＴＤ５は、Ｐ型トランジスターであって、ソースが第１の出力ノードＮＰ１に接続され、ゲートに比較用電圧ＶＣＰが入力され、ドレインが第２のノードＮＤ２に接続される。第２の電流源ＴＤ６は、例えばＮ型トランジスターで構成され、第２のノードＮＤ２と第２の直流電源ノードＶＳＳとの間に設けられる。第１の電流源ＴＤ１０及び第２の電流源ＴＤ６の電流値は、ＴＤ１２及びＴＤ１３を介して電流源ＩＳ１により設定される。
【０１０５】
第２のレベルシフト回路ＬＳＨＴ２は、第３のトランジスターＴＤ７、第４のトランジスターＴＤ８、第３の電流源ＴＤ９を含む。第３のトランジスターＴＤ７は、Ｐ型トランジスターであって、ソースが第１のノードＮＤ１に接続され、ゲートとドレインが第２の出力ノードＮＰ２に共通接続される。第４のトランジスターＴＤ８は、Ｐ型トランジスターであって、ソースが第２の出力ノードＮＰ２に接続され、ゲートに参照電圧ＶＲＥＦが入力され、ドレインが第３のノードＮＤ３に接続される。第３の電流源ＴＤ９は、例えばＮ型トランジスターで構成され、第３のノードＮＤ３と第２の直流電源ノードＶＳＳとの間に設けられる。第３の電流源ＴＤ９の電流値は、ＴＤ１３を介して電流源ＩＳ１により設定される。なお図１７では、第１の電流源ＴＤ１０は、第１のレベルシフト回路ＬＳＨＴ１に含まれているが、第２のレベルシフト回路ＬＳＨＴ２の電流源としても動作する。
【０１０６】
第１のレベルシフト回路ＬＳＨＴ１の第２のトランジスターＴＤ５には、電流源ＩＳ１によりＴＤ６を介して設定された電流値のドレイン電流が流れる。従って、ＴＤ５のゲート−ソース間電圧は、そのドレイン電流に対応する電圧ＶＧ１になる。即ち、ＴＤ５のソース電位Ｖ（ＮＰ１）は、ＴＤ５のゲート電位ＶＣＰよりＶＧ１の絶対値だけ高くなる。このように第１のレベルシフト回路ＬＳＨＴ１によれば、比較用電圧ＶＣＰの電圧レベルをＶＧ１の絶対値だけ高くして、第１の差動対トランジスターＴＤ１のゲートに出力することができる。
【０１０７】
同様に、第２のレベルシフト回路ＬＳＨＴ２の第４のトランジスターＴＤ８には、電流源ＩＳ１によりＴＤ９を介して設定された電流値のドレイン電流が流れる。従って、ＴＤ８のゲート−ソース間電圧は、そのドレイン電流に対応する電圧ＶＧ２になる。即ち、ＴＤ８のソース電位Ｖ（ＮＰ２）は、ＴＤ８のゲート電位ＶＣＰよりＶＧ２の絶対値だけ高くなる。このように第２のレベルシフト回路ＬＳＨＴ２によれば、参照電圧ＶＲＥＦの電圧レベルをＶＧ２の絶対値だけ高くして、第２の差動対トランジスターＴＤ２のゲートに出力することができる。なお、ＴＤ５とＴＤ８のゲート長、ゲート幅、しきい値電圧が同一であればＶＧ１＝ＶＧ２となり、第１、第２のレベルシフト回路ＬＳＨＴ１、ＬＳＨＴ２は同じ電圧値のレベルシフトを行う。
【０１０８】
第１、第２のレベルシフト回路ＬＳＨＴ１、ＬＳＨＴ２により、比較用電圧ＶＣＰ及び参照電圧ＶＲＥＦの電圧レベルを高くすることで、差動増幅回路ＤＦＡＭＰの差動対トランジスターＴＤ１、ＴＤ２のゲートに入力される電圧を高くすることができる。こうすることで、差動増幅回路ＤＦＡＭＰの出力である制御信号ＳＣの電圧を高くすることができる。従って、例えば図１２（Ｂ）において、ＶＡがかなり低い（例えば数１００ｍＶ以上低い）場合であっても、制御信号生成回路２４０の第４の構成例（図１７）を用いることで、制御信号ＳＣの電圧を高くすることができるから、ＶＰ、ＶＭの振幅を適正な値に設定することができる。制御信号ＳＣの電圧が低い場合には、図１９に示す制御回路２１０のトランジスターＴＡ２のソース−ドレイン間電圧が十分に確保されず、ＶＰ、ＶＭの振幅を適正に制御することが難しくなるからである。
【０１０９】
図１８に、制御信号生成回路２４０の第４の構成例（図１７）における信号波形の一例を示す。図１８には、第２の電源電圧ＶＭの極大、極小、比較用電圧ＶＣＰ、参照電圧ＶＲＥＦ、第１の出力ノードＮＰ１の電圧Ｖ（ＮＰ１）、第２の出力ノードＮＰ２の電圧Ｖ（ＮＰ２）、制御信号ＳＣの各波形を示す。なお、図１８では、ＶＤＤ＝１．８Ｖ、ＶＳＳ＝０Ｖの場合を示す。
【０１１０】
図１８のＤ１に示すように、第１のレベルシフト回路ＬＳＨＴ１により、比較用電圧ＶＣＰより約０．８Ｖ高い電圧Ｖ（ＮＰ１）が出力される。また、図１８のＤ２に示すように、第２のレベルシフト回路ＬＳＨＴ２により、参照電圧ＶＲＥＦより約０．８Ｖ高い電圧Ｖ（ＮＰ２）が出力される。
【０１１１】
以上説明したように、本実施形態の制御信号生成回路２４０によれば、ＶＰ、ＶＭの振幅に基づいて制御信号ＳＣを生成することができる。具体的には、ＶＰ、ＶＭの振幅が大きくなると制御信号ＳＣの電圧レベルを高くし、ＶＰ、ＶＭの振幅が小さくなると制御信号ＳＣの電圧レベルを低くする。そして以下に説明する制御回路２１０により、制御信号ＳＣに基づいてＶＰ、ＶＭの振幅を制御することができる。
【０１１２】
４．制御回路
図１９に、本実施形態の制御回路２１０の構成例を示す。本構成例の制御回路２１０は、駆動回路２２０、抵抗回路ＲＡ及び第１、第２のトランジスターＴＡ１、ＴＡ２を含む。なお、本実施形態の制御回路２１０は図１９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１３】
駆動回路２２０は、第１の電源電圧ＶＰが出力されるノード及び第２の電源電圧ＶＭが出力されるノードのいずれか一方のノードである第１の電圧出力ノードＮ１に接続される。駆動回路２２０は、第１の電源電圧ＶＰが出力されるノード及び第２の電源電圧ＶＭが出力されるノードのうちの第１の電圧出力ノードＮ１と異なるノードである第２の電圧出力ノードＮ２の電圧とに基づいて、第１の電圧出力ノードＮ１を駆動する。
【０１１４】
駆動回路２２０は、例えば駆動用トランジスターＴＤＡを含み、駆動用トランジスターＴＤＡは、Ｎ型トランジスターであって、ドレインが第１の電圧出力ノードＮ１に接続され、ゲートがノードＮＤに接続され、ソースが第２の直流電源ノードＶＳＳに接続される。制御回路２１０は、制御信号ＳＣに基づいて、駆動用トランジスターＴＤＡの動作バイアス点を可変に設定する。
【０１１５】
抵抗回路ＲＡは、第２の電圧出力ノードＮ２とノードＮＤとの間に設けられる。抵抗回路ＲＡは、例えば図１９に示すように、Ｐ型トランジスターＴＡ３で構成することができる。或いは、ポリシリコン薄膜を用いた受動抵抗素子で構成することもできる。
【０１１６】
第１のトランジスターＴＡ１は、ドレインがノードＮＤに接続され、ゲートに制御信号ＳＣが入力され、ソースが第２の直流電源ノードＶＳＳに接続される。
【０１１７】
第２のトランジスターＴＡ２は、ドレインとゲートとが共通接続されて制御信号ＳＣが入力され、ソースが第２の直流電源ノードＶＳＳに接続される。第１、第２のトランジスターＴＡ１、ＴＡ２はカレントミラー回路を構成する。
【０１１８】
制御回路２１０は、ノードＮＤと第２の直流電源ノードＶＳＳとの間に設けられ、ノードＮＤの電圧変化を抑制する電圧変化抑制回路ＶＳＰをさらに含んでもよい。電圧変化抑制回路ＶＳＰは、例えば図１９に示すように、ドレインとゲートとを共通接続したＮ型トランジスターＴＡ４で構成することができる。また、図１９では所定電圧ノードとして第２の直流電源ノードＶＳＳを用いているが、他の電圧のノードであってもよい。
【０１１９】
制御回路２１０は、以下のように動作する。制御信号ＳＣにより、トランジスターＴＡ２に電流ＩＡが流れる。この実施形態では制御信号ＳＣは電流と考えた方が理解しやすい。この電流値をｉａとする。トランジスターＴＡ１、ＴＡ２はカレントミラー回路を構成するから、ＴＡ１にも同じ電流値ｉａの電流が流れる。ＴＡ１を流れる電流は、抵抗回路ＲＡを介して、ＶＰが出力されるノード（広義には第２の電圧出力ノードＮ２）から供給される。抵抗回路ＲＡを流れる電流によって電圧降下が生じるから、ＲＡの抵抗値をｒａとすると、ノードＮＤの電圧はＶＰ−ｉａ×ｒａとなる。
【０１２０】
上述したように、ＶＰは基準電圧ＶＲ１を基準として周期的に電圧が変化する。例えばＶＰが正弦波である場合には、ＶＰを時間の関数としてＶＰ＝ＡＰ×ｓｉｎ（ωｔ）＋ＶＲ１と表すことができる。ここでωはＶＰの角周波数、ＡＰは振幅である。この式を用いると、ノードＮＤの電圧Ｖ（ＮＤ）は、Ｖ（ＮＤ）＝ＡＰ×ｓｉｎ（ωｔ）＋ＶＲ１−ｉａ×ｒａとなる。
【０１２１】
駆動用トランジスターＴＤＡのゲートにはＶ（ＮＤ）が印加されるから、ＴＤＡのゲートにはＶＲ１−ｉａ×ｒａを中心としてＶＰと同一周期で同一位相の正弦波電圧が印加される。駆動用トランジスターＴＤＡはＮ型トランジスターであるから、Ｖ（ＮＤ）が増加する期間にはＴＤＡを流れる電流は増加し、Ｖ（ＮＤ）が減少する期間にはＴＤＡを流れる電流は減少する。このＴＤＡの動作によって、Ｖ（ＮＤ）が増加する期間にはＶＭが出力されるノード（広義には第１の電圧出力ノードＮ１）の電圧が低下し、Ｖ（ＮＤ）が減少する期間にはＶＭが出力されるノードの電圧が上昇する。即ち、駆動トランジスターＴＤＡは、ＶＭがＶＰと同一周期で逆位相の電圧になるように駆動する。このように駆動回路２２０は、第１の電圧出力ノードＮ１が第２の電源電圧ＶＭが出力されるノードである場合には、第２の期間（図６のＴ２）において、第２の電源電圧ＶＭを降下させる駆動を行う。
【０１２２】
上記の電圧ＶＲ１−ｉａ×ｒａは、駆動用トランジスターＴＤＡの動作バイアス電圧（動作バイアス点を与えるゲート電圧）である。即ち、電流値ｉａを変化させることで、ＴＤＡの動作バイアス点を変化させることができる。例えば電流値ｉａが増加すると、動作バイアス点が低くなり、ＴＤＡの電流変化が小さくなる。その結果、ＴＤＡの駆動能力が低下するから、ＶＭの電圧変化が小さくなりＶＭの振幅が減少する。ＶＭの振幅が小さくなることで、共振回路１２０の第１のコイルＬ１に発生するＶＰの振幅も小さくなる。反対に電流値ｉａが減少すると、動作バイアス点が高くなり、ＴＤＡの電流変化が大きくなる。その結果、ＴＤＡの駆動能力が上昇するから、ＶＭの電圧変化が大きくなり、ＶＭの振幅が大きくなり、ＶＰの振幅も増大する。このように制御信号ＳＣに基づいて電流値ｉａを変化させることにより、ＶＰ、ＶＭの振幅を可変に制御することができる。
【０１２３】
電圧変化抑制回路ＶＳＰは、ノードＮＤの電圧Ｖ（ＮＤ）が過剰に高くなることを防止する。Ｖ（ＮＤ）が過剰に高くなると、駆動トランジスターＴＤＡのゲート電圧（動作バイアス点）が過剰に高くなり、その結果ＶＰ、ＶＭの振幅が過剰に大きくなる。例えば図１９に示す電圧変化抑制回路ＶＳＰでは、Ｖ（ＮＤ）がトランジスターＴＡ４のしきい値電圧を越えた場合にドレイン電流が流れることで、Ｖ（ＮＤ）が過剰に高い電圧になることを防止できる。
【０１２４】
図２０に、制御回路２１０（図１９）における制御信号ＳＣとＶＰ、ＶＭの振幅との関係の一例を示す。図２０には、制御信号ＳＣによる電流ＩＡを徐々に増加させていく場合のＶＰ、ＶＭの極大値及び極小値の変化を示す。上述したように、電流ＩＡの電流値が増加すると、駆動回路２２０の駆動能力が低下するから、ＶＭの振幅が減少し、それに伴ってＶＰの振幅も小さくなる。そして図２０のＣ１に示すように、ある電流値においてＶＰの極小値とＶＭの極大値との電圧差ΔＶが０Ｖになる。このようにＩＡの電流値を変化させることでＶＰ、ＶＭの振幅を可変に制御することができるから、電圧差ΔＶを０Ｖに近づける制御を行うことができる。
【０１２５】
以上説明したように、本実施形態の電源回路２００によれば、負荷変動等によりＶＰ、ＶＭの振幅が適正な値より大きくなると、制御信号生成回路２４０が制御信号ＳＣの電圧レベルを高くし、反対にＶＰ、ＶＭの振幅が適正な値より小さくなると、制御信号ＳＣの電圧レベルを低くする。即ち、ＶＰ、ＶＭの振幅が適正な値から変化すると、制御信号ＳＣ（電流ＩＡ）がその変化を打ち消すように変化する。そして制御回路２１０が制御信号ＳＣに基づいてＶＰ、ＶＭの振幅を制御することで、ＶＰ、ＶＭの振幅を適正な値に戻すことができる。その結果、断熱的回路３００において安定な断熱的回路動作を実現することができるから、回路装置の消費電力を低く抑えることが可能になる。
【０１２６】
５．電子機器
図２１に、本実施形態の回路装置を含む電子機器の構成例を示す。この電子機器は、集積回路装置４００、マイクロコントローラー４１０（ホスト、回路装置）、アンテナ４３０、センサー４４０、検出回路４５０、Ａ／Ｄ変換器４６０（Ａ／Ｄ変換回路）、記憶部４７０、操作部４８０を含む。本実施形態の電子機器の適用例としては、例えば、温度・湿度計、脈拍計、歩数計等を想定できる。
【０１２７】
センサー４４０は、例えば温度センサー、湿度センサー、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等の電子機器の用途に応じたセンサーで構成される。検出回路４５０は、センサー４４０からの出力信号（センサー信号）を増幅し、フィルターによりノイズを除去する。Ａ／Ｄ変換器４６０は、増幅された信号をデジタル信号に変換して集積回路装置４００へ出力する。集積回路装置４００は、センサー４４０からの出力信号を処理し、処理後の信号をアンテナ４３０から無線送信する。マイクロコントローラー４１０は、断熱的回路等で構成され、デジタル信号処理を行ったり、記憶部４７０に記憶された設定情報や操作部４８０からの信号に基づいて電子機器の制御処理を行う。記憶部４７０は、例えばフラッシュメモリーなどで構成され、設定情報や検出したデータ等を記憶する。操作部４８０は、例えばキーパッド等で構成され、ユーザーが電子機器を操作するために用いられる。
【０１２８】
本実施形態の回路装置を含む電子機器によれば、断熱的回路を含まない電子機器と比べて、消費電力を低く抑えることが可能になるから、電池で駆動される携帯機器などの場合に電池の消耗を低減することなどが可能になる。
【０１２９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例は全て本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１の直流電源電圧、第２の直流電源電圧等）と共に記載された用語（ＶＤＤ、ＶＳＳ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３０】
１００ 電圧出力回路、１１０ 基準電圧生成回路、１２０ 共振回路、
２００ 電源回路、２１０ 制御回路、２２０ 駆動回路、２４０ 制御信号生成回路、
３００ 断熱的回路、４００ 集積回路装置、４１０ マイクロコントローラー、
４３０ アンテナ、４４０ センサー、４５０ 検出回路、４６０ Ａ／Ｄ変換器、
４７０ 記憶部、４８０ 操作部、
ＳＣ 制御信号、ＶＰ 第１の電源電圧、ＶＭ 第２の電源電圧、
ＶＤＤ 第１の直流電源電圧、ＶＳＳ 第２の直流電源電圧
【技術分野】
【０００１】
本発明は、電源回路、回路装置及び電子機器等に関する。
【背景技術】
【０００２】
バッテリーを電源とする携帯情報機器などにおいては、搭載される回路装置の消費電力を低減することが要求されている。回路装置の消費電力を抑制する技術として、例えば特許文献１には断熱的回路動作を行う断熱的回路が開示されている。この断熱的回路では、電源電圧を変化させることでトランジスターのドレイン損失での電力消費を抑制する。しかしながら、負荷変動等により電源回路から供給される電圧の振幅が変動するため、安定な断熱的回路動作を得ることが難しいなどの課題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３２５０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の幾つかの態様によれば、安定な断熱的回路動作を実現し、消費電力を抑制することができる電源回路、回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００５】
本発明の一態様は、第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧と、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧とを出力する電圧出力回路と、制御信号に基づいて前記電圧出力回路を制御する制御回路と、前記第１の電源電圧及び前記第２の電源電圧に基づいて前記制御信号を生成して前記制御回路に出力する制御信号生成回路とを含み、前記制御回路は、前記制御信号に基づいて、前記電圧出力回路から出力される前記第１の電源電圧及び前記第２の電源電圧の振幅を可変に制御する電源回路に関係する。
【０００６】
本発明の一態様によれば、制御信号生成回路が第１の電源電圧及び第２の電源電圧に基づいて制御信号を生成し、制御回路が制御信号に基づいて第１、第２の電源電圧の振幅を可変に設定することができるから、例えば負荷変動によって第１、第２の電源電圧の振幅が変動した場合に、それらの振幅を適正な値に近づけることができる。その結果、第１、第２の電源電圧が供給される断熱的回路において、安定な断熱的回路動作を実現することができるから、回路装置の消費電力を低く抑えることなどが可能になる。
【０００７】
また本発明の一態様では、前記制御信号生成回路は、前記第１の電源電圧の極小値と前記第２の電源電圧の極大値との差の絶対値を小さくする前記制御信号を生成してもよい。
【０００８】
このようにすれば、制御回路は、制御信号に基づいて、第１の電源電圧の極小値と第２の電源電圧の極大値との差の絶対値を小さくすることができる。その結果、第１、第２の電源電圧が供給される断熱的回路において、入力電圧が変化する際にトランジスターに流れる電流を小さく抑えることができるから、安定な断熱的回路動作を実現することができる。
【０００９】
また本発明の一態様では、前記制御信号生成回路は、前記第２の電源電圧が第１の入力ノードに入力され、前記第１の電源電圧が第２の入力ノードに入力される、入力オフセット電圧を有するコンパレーター回路を含み、前記コンパレーター回路は、高電位レベルが出力される期間の長さが前記第１の電源電圧及び前記第２の電源電圧の振幅に応じて変化する信号を出力してもよい。
【００１０】
このようにすれば、コンパレーター回路は、例えば第２の電源電圧に入力オフセット電圧を加算した電圧が第１の電源電圧より高くなる期間において、Ｈレベルを出力する。第１、第２の電源電圧の振幅が大きくなると、上記の期間が長くなり、Ｈレベルが出力される期間が長くなる。こうすることで、制御信号生成回路は、コンパレーター回路の出力信号に基づいて制御信号を生成することができる。
【００１１】
また本発明の一態様では、前記制御信号生成回路は、前記第１の電源電圧及び前記第２の電源電圧のいずれか一方の電圧レベルを変換する電圧レベル変換回路と、前記電圧レベル変換回路の出力が第１の入力ノードに入力され、前記第１の電源電圧及び前記第２の電源電圧の他方が第２の入力ノードに入力されるコンパレーター回路を含み、前記コンパレーター回路は、高電位レベルが出力される期間の長さが前記第１の電源電圧及び前記第２の電源電圧の振幅に応じて変化する信号を出力してもよい。
【００１２】
このようにすれば、コンパレーター回路は、例えば第２の電源電圧に電圧レベル変換回路による電圧変化を加算した電圧が第１の電源電圧より高くなる期間において、Ｈレベルを出力する。第１、第２の電源電圧の振幅が大きくなると、上記の期間が長くなり、Ｈレベルが出力される期間が長くなる。こうすることで、制御信号生成回路は、コンパレーター回路の出力信号に基づいて制御信号を生成することができる。
【００１３】
また本発明の一態様では、前記電圧レベル変換回路は、複数の抵抗素子を有する抵抗分割回路であってもよい。
【００１４】
このようにすれば、抵抗分割回路によって、第１、第２の電源電圧のいずれか一方の電圧レベルを変換することができる。
【００１５】
また本発明の一態様では、前記制御信号生成回路は、前記コンパレーター回路の出力を比較用電圧に変換する変換回路と、前記比較用電圧と参照電圧とが入力され、前記制御信号を出力する差動増幅回路とを含んでもよい。
【００１６】
このようにすれば、変換回路は、コンパレーター回路からＨレベルが出力される期間の長さに応じた比較用電圧を出力することができる。そして差動増幅回路は、比較用電圧と参照電圧とに基づいて制御信号を出力することができる。
【００１７】
また本発明の一態様では、前記変換回路は、抵抗素子とキャパシターとを有する平滑回路であってもよい。
【００１８】
このようにすれば、コンパレーター回路からの出力信号を平滑回路により平滑することで、Ｈレベルが出力される期間の長さに応じた比較用電圧を生成することができる。
【００１９】
また本発明の一態様では、前記差動増幅回路は、前記比較用電圧の電圧レベルを変化させて、前記差動増幅回路の差動対を構成する第１の差動対トランジスターのゲートに出力する第１のレベルシフト回路を含んでもよい。
【００２０】
このようにすれば、比較用電圧の電圧レベルを変化させて差動増幅回路に入力することができるから、差動増幅回路から出力される制御信号の電圧レベルを所望の値に設定することができる。
【００２１】
また本発明の一態様では、前記差動増幅回路は、前記参照電圧の電圧レベルを変化させて、前記差動増幅回路の前記差動対を構成する第２の差動対トランジスターのゲートに出力する第２のレベルシフト回路を含んでもよい。
【００２２】
このようにすれば、参照電圧の電圧レベルを変化させて差動増幅回路に入力することができるから、差動増幅回路から出力される制御信号の電圧レベルを所望の値に設定することができる。
【００２３】
また本発明の一態様では、前記第１のレベルシフト回路は、第１の直流電源ノードと第１のノードとの間に設けられる第１の電流源と、ソースが前記第１のノードに接続され、ゲートとドレインが第１の出力ノードに共通接続される第１のトランジスターと、ソースが前記第１の出力ノードに接続され、ゲートに前記比較用電圧が入力され、ドレインが第２のノードに接続される第２のトランジスターと、前記第２のノードと第２の直流電源ノードとの間に設けられる第２の電流源とを含み、前記第２のレベルシフト回路は、ソースが前記第１のノードに接続され、ゲートとドレインが第２の出力ノードに共通接続される第３のトランジスターと、ソースが前記第２の出力ノードに接続され、ゲートに前記参照電圧が入力され、ドレインが第３のノードに接続される第４のトランジスターと、前記第３のノードと前記第２の直流電源ノードとの間に設けられる第３の電流源とを含んでもよい。
【００２４】
このようにすれば、第１のレベルシフト回路は、例えば第２のトランジスターのゲート−ソース間電圧に相当する電圧レベル変化を生じさせ、第２のレベルシフト回路は、例えば第４のトランジスターのゲート−ソース間電圧に相当する電圧レベル変化を生じさせる。
【００２５】
また本発明の一態様では、前記第１の電源電圧及び前記第２の電源電圧は、前記第１の電源電圧と前記第２の電源電圧との電圧差が小さくなっていく第１の期間と、前記電圧差が大きくなっていく第２の期間とを繰り返し、前記第２の電源電圧は、前記第１の電源電圧の第１極大値と、前記第１極大値に続く第２極大値との間の期間に極大値となり、前記第１の電源電圧の第１極小値と、前記第１極小値に続く第２極小値との間の期間に極小値となってもよい。
【００２６】
このようにすれば、第１、第２の電源電圧が供給される断熱的回路において、安定な断熱的回路動作を実現することができる。また、共振により第１、第２の電源電圧が供給されることで、電源回路による電力回生を行うことができる。
【００２７】
また本発明の一態様では、前記制御回路は、前記第１の電源電圧が出力されるノード及び前記第２の電源電圧が出力されるノードのいずれか一方のノードである第１の電圧出力ノードに接続される駆動回路を含み、前記駆動回路は、前記制御信号と、前記第１の電源電圧が出力されるノード及び前記第２の電源電圧が出力されるノードのうちの前記第１の電圧出力ノードと異なるノードである第２の電圧出力ノードの電圧とに基づいて、前記第１の電圧出力ノードを駆動してもよい。
【００２８】
このようにすれば、駆動回路は、例えば第１の電源電圧と制御信号とに基づいて、第２の電源電圧が出力されるノードを駆動することができる。こうすることで一方の電源電圧の振幅が制御され、さらに共振によって他方の電源電圧の振幅も制御されるから、第１、第２の電源電圧の振幅を可変に制御することができる。
【００２９】
また本発明の一態様では、前記電圧出力回路は、第１のコイルと、前記第１のコイルとコアを共有する第２のコイルとを有するコイル部と、キャパシターとを含み、前記電圧出力回路は、前記コイル部と前記キャパシターとの共振により、前記第１の電源電圧及び前記第２の電源電圧を出力してもよい。
【００３０】
このようにすれば、電圧出力回路は、コイル部とキャパシターとの共振により、第１の基準電圧を基準として電圧が周期的に変化する第１の電源電圧及び第２の基準電圧を基準として電圧が周期的に変化する第２の電源電圧を出力することができる。
【００３１】
本発明の他の態様は、上記いずれかに記載の電源回路と、前記第１の電源電圧及び前記第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路とを含む回路装置に関係する。
【００３２】
本発明の他の態様は、上記に記載の回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３３】
【図１】電源回路及び回路装置の基本的な構成例。
【図２】断熱的回路の詳細な構成例。
【図３】電圧出力回路の構成例。
【図４】共振回路の構成例。
【図５】トランスの構成例。
【図６】断熱的回路動作の電圧波形の一例。
【図７】電圧差ΔＶと消費エネルギーとの関係の一例。
【図８】電圧差ΔＶが正の場合の電圧波形の一例。
【図９】電圧差ΔＶが負の場合の電圧波形の一例。
【図１０】電圧差ΔＶが０Ｖの場合の電圧波形の一例。
【図１１】制御信号生成回路の第１の構成例。
【図１２】図１２（Ａ）、図１２（Ｂ）は、制御信号生成回路の第１の構成例の動作を説明する図。
【図１３】制御信号生成回路の第２の構成例。
【図１４】制御信号生成回路の第１の構成例における信号波形の一例。
【図１５】制御信号生成回路の第３の構成例。
【図１６】制御信号生成回路の第３の構成例における信号波形の一例。
【図１７】制御信号生成回路の第４の構成例。
【図１８】制御信号生成回路の第４の構成例における信号波形の一例。
【図１９】制御回路の構成例。
【図２０】制御回路における制御信号とＶＰ、ＶＭの振幅との関係の一例。
【図２１】電子機器の構成例。
【発明を実施するための形態】
【００３４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３５】
１．電源回路及び回路装置
図１に本実施形態の電源回路及び回路装置の基本的な構成例を示す。本実施形態の電源回路２００は、電圧出力回路１００、制御回路２１０及び制御信号生成回路２４０を含む。また、本実施形態の回路装置は、電源回路２００及び断熱的回路３００を含む。なお、本実施形態の電源回路及び回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３６】
電圧出力回路１００は、第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧ＶＰと、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧ＶＭとを出力する。
【００３７】
制御回路２１０は、電圧出力回路１００を制御する回路であって、制御信号ＳＣに基づいて、電圧出力回路１００から出力される第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅を可変に制御する。
【００３８】
制御信号生成回路２４０は、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭに基づいて制御信号ＳＣを生成して制御回路２１０に出力する。具体的には、制御信号生成回路２４０は、第１の電源電圧ＶＰの極小値と第２の電源電圧ＶＭの極大値との差の絶対値を小さくする制御信号ＳＣを生成する。より具体的には、制御信号生成回路２４０は、ＶＰの極小値とＶＭの極大値との差の絶対値を所与の電圧値（例えば０Ｖ）に近づける制御信号ＳＣを生成する。
【００３９】
断熱的回路３００は、電圧が周期的に変化する第１の電源電圧ＶＰ及び第２の電源電圧ＶＭが供給されて断熱的回路動作を行う。断熱的回路とは、電源に周期波を使用し、ＭＯＳトランジスターでのオン抵抗による熱的損失を抑制し、且つ、電源から回路に注入された電荷を再び電源へと回収し、通常では負荷容量からグランド（接地）に流れてしまう放電電流による電荷エネルギーの再利用を行う技術である。
【００４０】
後述するように、安定な断熱的回路動作を実現するためには、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅が安定であることが望ましい。しかしながら、動作中の断熱的回路３００の内部ロジックでは、Ｈレベル（高電位レベル）からＬレベル（低電位レベル）、或いは、ＬレベルからＨレベルへ電圧レベルが変化するノード数が一定ではないなどの理由で、電源回路２００から見た負荷が変動する。この負荷変動の影響で、ＶＰ、ＶＭの電圧振幅が変動し、安定な断熱的回路動作を維持することが難しくなる。
【００４１】
本実施形態の電源回路２００によれば、制御信号生成回路２４０がＶＰ、ＶＭに基づいて制御信号ＳＣを生成し、制御回路２１０が制御信号ＳＣに基づいてＶＰ及びＶＭの振幅を可変に設定することができる。こうすることで、負荷変動等によるＶＰ、ＶＭの電圧振幅の変動が生じた場合に、ＶＰ、ＶＭの振幅を適正な値に設定することができる。具体的には、制御回路２１０は、第１の電源電圧ＶＰの極小値と第２の電源電圧ＶＭの極大値との差の絶対値を所与の電圧値（例えば０Ｖ）に近づける制御を行うことができる。その結果、断熱的回路３００において安定な断熱的回路動作を実現することができるから、回路装置の消費電力を低く抑えることが可能になる。
【００４２】
なお、ＶＰ、ＶＭの振幅の適正な値とは、ＶＰの極小値とＶＭの極大値との電圧差が厳密に０Ｖとなる場合の振幅に限定されるものではなく、電圧差の絶対値が所定の値以下であれば適正な値としてもよい。この所定の値は、例えばトランジスターのしきい値電圧に基づいて定めることができる。
【００４３】
２．断熱的回路動作
図２に、本実施形態の断熱的回路３００の詳細な構成例を示す。この構成例は、ＰＭＯＳトランジスターＰＭ１、ＰＭ２（広義には第１導電型トランジスター）、ＮＭＯＳトランジスターＮＭ１、ＮＭ２（広義には第２導電型トランジスター）を含む。なお、以下では、断熱的回路に含まれることができる論理回路のうち、２段のインバーターを例に説明する。但し、本実施形態では、断熱的回路３００が他の論理回路を含んでもよい。
【００４４】
具体的には、トランジスターＰＭ１とＮＭ１は前段のインバーターを構成し、トランジスターＰＭ２とＮＭ２は後段のインバーターを構成する。すなわち、トランジスターＰＭ１、ＰＭ２のソース端子には、第１の電源供給ノードＮＶＰが接続され、トランジスターＮＭ１、ＮＭ２のソース端子には、第２の電源供給ノードＮＶＭが接続される。トランジスターＰＭ１、ＮＭ１のゲート端子には、入力ノードＮＶＩが接続され、ドレイン端子には、出力ノードＮＱ１が接続される。トランジスターＰＭ２、ＮＭ２のゲート端子には、出力ノードＮＱ１が接続され、ドレイン端子には、出力ノードＮＱ２が接続される。そして、電源供給ノードＮＶＰ、ＮＶＭには、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭが供給される。入力ノードＮＶＩには、入力電圧ＶＩＮが供給される。
【００４５】
なお、図２に示すように、トランジスターＰＭ１、ＰＭ２のウェル（又は、サブストレート（基板））には、第１の直流電源電圧ＶＤＤが供給され、トランジスターＮＭ１、ＮＭ２のサブストレート（ウェル）には、第２の直流電源電圧ＶＳＳが供給される。或いは、トランジスターＰＭ１、ＰＭ２のウェルには、第１の電源電圧ＶＰが供給されてもよく、トランジスターＮＭ１、ＮＭ２のサブストレートには、第２の電源電圧ＶＭが供給されてもよい。
【００４６】
図３に、第１、第２の電源電圧ＶＰ、ＶＭを出力する電圧出力回路１００の構成例を示す。この構成例は、基準電圧生成回路１１０、共振回路１２０を含む。この構成例では、共振によりＶＰ、ＶＭを生成しているが、共振によらずＶＰ、ＶＭを生成してもよい。
【００４７】
基準電圧生成回路１１０は、第１の基準電圧ＶＲ１と、第１の基準電圧ＶＲ１とは電圧の異なる第２の基準電圧ＶＲ２を出力する。この基準電圧ＶＲ１、ＶＲ２は、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭの基準となる電圧である。例えば、基準電圧生成回路１１０は、スイッチングレギュレーター（例えば、スイッチドキャパシターレギュレーター）で構成され、そのスイッチングレギュレーターが基準電圧ＶＲ１、ＶＲ２を生成する。或いは、基準電圧生成回路１１０は、ハイレベル（Ｈレベル、ＶＤＤ）及びローレベル（Ｌレベル、ＶＳＳ）を出力するドライバーで構成されてもよい。そして、そのドライバーが、基準電圧ＶＲ１、ＶＲ２に対応するデューティーでハイレベルとローレベルを出力することで実効的に（実効値として）基準電圧ＶＲ１、ＶＲ２を生成してもよい。なお、基準電圧生成回路１１０は、基準電圧ＶＲ１を共振回路１２０に出力する第１の基準電圧生成回路と、基準電圧ＶＲ２を共振回路１２０に出力する第２の基準電圧生成回路と、を含むことができる。
【００４８】
共振回路１２０は、１つの共振回路の共振により第１の電源電圧ＶＰ及び第２の電源電圧ＶＭを出力する。上述のように、共振回路１２０が生成する電源電圧ＶＰ、ＶＭは、基準電圧ＶＲ１、ＶＲ２を基準として周期的に変化する電源電圧である。具体的には、電源電圧ＶＰ、ＶＭは、正弦波、矩形波、台形波、三角波等が周期的に繰り返される電圧波形を有する。そして、電源電圧ＶＰ、ＶＭは、第３の基準電圧（例えば（ＶＲ１＋ＶＲ２）／２）を基準として線対称な電圧波形を有する。或いは、電源電圧ＶＰ、ＶＭは、逆相の電圧波形を有してもよい。例えば、共振回路１２０は、ＬＣ電流励振回路やＬＣ電圧励振回路、ＬＣ双安定回路、水晶発振回路等によって構成できる。
【００４９】
なお、電源回路を半導体集積回路として実装する場合は、共振回路は、その構成要素の全てが電源回路を構成する集積回路に含まれてもよく、その構成要素の一部が電源回路を構成する集積回路に含まれてもよい。例えば、共振回路がＬＣ共振回路の場合には、インダクターやキャパシターが電源回路を構成する集積回路の外部に設けられてもよい。
【００５０】
図４に、本実施形態の共振回路１２０の構成例を示す。この共振回路１２０は、トランスＬＴ（広義にはコイル部）、キャパシターＣを含む。そして、トランスＬＴは、第１のコイルＬ１（１次側コイル、第１のインダクター）、第２のコイルＬ２（２次側コイル、第２のインダクター）を含む。なお、以下では便宜的に、コイルＬ１、Ｌ２をトランスＬＴと呼ぶが、本実施形態では、コイルＬ１、Ｌ２はトランスである必要はなく、コイルＬ１、Ｌ２の間に相互誘導があればよい。
【００５１】
図４に示すように、コイルＬ１は、ノードＮＧ１とノードＮＶＰとの間に設けられ、コイルＬ２は、ノードＮＧ２とノードＮＶＭとの間に設けられる。キャパシターＣは、ノードＮＶＰとノードＮＶＭとの間に設けられる。そして、この共振回路１２０は、コイルＬ１、Ｌ２とキャパシターＣの共振により、ノードＮＶＰから第１の電源電圧ＶＰを出力し、ノードＮＶＭから第２の電源電圧ＶＭを出力する。例えば、後述するように、電源電圧ＶＰ、ＶＭは基準電圧の異なる逆相の正弦波である。そして、上述したように、この電源電圧ＶＰ、ＶＭは、断熱的回路３００の電源電圧ＶＰ、ＶＭとして用いられる。
【００５２】
図５に、トランスＬＴの構成例を示す。第１のコイルＬ１と第２のコイルＬ２はコアＦＲ（広義にはコア部、磁心）を共有する。ここで、コイルＬ１、Ｌ２に付されたドットは、コイルの極性を表す。そして、２つのコイルのドットの付された端子に流れる電流の方向が、２つのコイルの磁束が加算される方向になっている。
【００５３】
このようにすれば、相互誘導のある２つのコイルＬ１、Ｌ２とキャパシターＣにより共振回路を構成できる。そして、ノードＮＶＰ、ＮＶＭから電源電圧ＶＰ、ＶＭを出力し、断熱的回路３００に供給できる。
【００５４】
なお、本実施形態では、コア部が１つのコアで形成される場合に限定されず、複数の部材により構成されてもよい。すなわち、コイルＬ１、Ｌ２がコア部を共有するとは、コイルＬ１、Ｌ２が実質的にコアを共有していればよいことを意味する。具体的には、一体に形成されたコアに２つの巻線が巻かれて物理的にコアが共有されている場合だけでなく、別体に形成されたコアを接触させてコア部を構成し、磁気回路が形成されることでコアを共有してもよい。
【００５５】
図６に、本実施形態の断熱的回路３００による断熱的回路動作の電圧波形の一例を示す。なお以下では、説明を簡単にするために、ＶＳＳ＝０Ｖとし、ＶＲ１＝３／４・ＶＤＤであり、ＶＲ２＝１／４・ＶＤＤであり、ＶＰとＶＭが正弦波であり、図２に示したように断熱的回路が２段のインバーターである場合を例に説明する。
【００５６】
図６のＨ１に示すように、電源電圧ＶＰとして、３／４・ＶＤＤを基準（中心電圧）とする振幅１／４・ＶＤＤの正弦波が供給される。Ｈ２に示すように、電源電圧ＶＭとして、１／４・ＶＤＤを基準とする振幅１／４・ＶＤＤの正弦波が供給される。この電源電圧ＶＰの正弦波とＶＭの正弦波は、位相が１８０°異なっている。そして、Ｈ３に示すように、入力電圧ＶＩＮとしてローレベル（ＶＳＳ）が入力された場合には、Ｈ４に示すように、前段のインバーターの出力電圧ＶＱ１として電源電圧ＶＰが出力され、Ｈ５に示すように、後段のインバーターの出力電圧ＶＱ２として電源電圧ＶＭが出力される。一方、Ｈ６に示すように、入力電圧ＶＩＮとしてハイレベル（ＶＤＤ）が入力された場合には、Ｈ７に示すように、出力電圧ＶＱ１として電源電圧ＶＭが出力され、Ｈ８に示すように、出力電圧ＶＱ２として電源電圧ＶＰが出力される。
【００５７】
本実施形態の断熱的回路３００は、周期的に変化する第１の電源電圧ＶＰと第２の電源電圧ＶＭが供給されることで断熱的回路動作を行う。第１の電源電圧ＶＰは、第１の基準電圧ＶＲ１を基準電圧として周期的に変化し、第２の電源電圧ＶＭは、第２の基準電圧ＶＲ２を基準電圧として周期的に変化する。具体的には、第１、第２の電源電圧ＶＰ、ＶＭは、第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が小さくなっていく（小さくなる）第１の期間と、電圧差が大きくなっていく（大きくなる）第２の期間を繰り返す。
【００５８】
例えば、図６に示すように、第１、第２の電源電圧ＶＰ、ＶＭは、それぞれ基準電圧ＶＲ１、ＶＲ２を基準電圧とする正弦波である。そして、図６に示すように、電圧差が小さくなっていく第１の期間Ｔ１と、電圧差が大きくなっていく第２の期間Ｔ２を周期的に繰り返す。この第１の期間Ｔ１は、例えば電源電圧ＶＰとＶＭの差分電圧が最大値（例えばＶＤＤ）から最小値（例えば０Ｖ）まで変化する期間である。また、第２の期間Ｔ２は、例えば電源電圧ＶＰとＶＭの差分電圧が最小値（例えば０Ｖ）から最大値（例えばＶＤＤ）まで変化する期間である。
【００５９】
本実施形態の断熱的回路３００によれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭが供給されることで、断熱的回路動作を実現できる。また、共振により電源電圧ＶＰ、ＶＭが供給されることで、電源回路２００による電力回生を行うことができる。
【００６０】
より具体的には、第２の電源電圧ＶＭは、第１の電源電圧ＶＰの第１極大値と第１極大値に続く第２極大値との間の期間に極大値となり、第１の電源電圧ＶＰの第１極小値と第１極小値に続く第２極小値との間の期間に極小値となる。例えば、図６に示すように、ＶＰの第１極大値ＶＤＤから第２極大値ＶＤＤの間の期間Ｔ３にＶＭが極大値１／２・ＶＤＤとなる。また、ＶＰの第１極小値１／２・ＶＤＤと第２極小値１／２・ＶＤＤの間の期間Ｔ４にＶＭが極小値ＶＳＳ（０Ｖ）となる。
【００６１】
このようにすれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭを供給できる。これにより、断熱的回路３００の断熱的回路動作を実現できる。
【００６２】
また、本実施形態では、断熱的回路３００は、インバーターを含む。そして、そのインバーターの有する第１導電型トランジスターのソース電極には、他の能動素子を介さずに第１の電源電圧ＶＰが供給される。インバーターの有する第２導電型トランジスターのソース電極には、他の能動素子を介さずに第２の電源電圧ＶＭが供給される。
【００６３】
このようにすれば、電源供給ノードのダイオードが省略された断熱的回路を構成できる。また、通常の論理回路（例えばＣＭＯＳ論理回路）を、そのまま断熱的回路に転用することができる。すなわち、インバーター等の論理回路において、通常の直流電源電圧（例えばＶＤＤ、ＶＳＳ）を電源電圧ＶＰ、ＶＭに置き換えることで、断熱的回路を実現できる。
【００６４】
また、本実施形態の断熱的回路３００では、第１の電源電圧ＶＰと第２の電源電圧ＶＭは、互いに逆相の正弦波である。
【００６５】
このようにすれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭを断熱的回路に供給できる。また、ＬＣ共振回路等により容易に正弦波を生成できるため、電源電圧ＶＰ、ＶＭを共振により供給することが容易になる。
【００６６】
また、本実施形態の断熱的回路３００には、第２の期間（例えば図６に示すＴ２）にエッジを有する入力信号、即ち第２の期間において信号レベル（論理レベル）が変化する入力信号が入力される。このようにすれば、チャージの回収期間（例えば図６に示すＴ１）にエッジが入力されないため、電力ロスを小さくできる。
【００６７】
より具体的には、断熱的回路３００には、第１の電源電圧ＶＰと第２の電源電圧ＶＭの電圧差が最小となるタイミングに、立ち上がり又は立下りのエッジを有する入力信号が入力される。即ち、第１の電源電圧ＶＰと第２の電源電圧ＶＭの電圧差が最小（極小）となるタイミングで信号レベル（論理レベル）が変化する入力信号が入力される。
【００６８】
このようにすれば、入力信号の論理レベルが変化する際のトランジスター（例えば図２のＰＭ１、ＮＭ１）に印加されるドレイン・ソース間電圧が最小（極小）になるから、入力信号レベルの変化に伴うトランジスターのドレイン電流を最小（極小）に抑えることができる。そして第２の期間（例えば図６に示すＴ２）において、ＶＰとＶＭの電圧差が緩やかに増大することで、ドレイン−ソース間電圧を低く抑えながら、インバーターの出力電圧をＨレベル又はＬレベルに設定することができる。このようにして、断熱的回路３００の断熱的回路動作を実現できる。
【００６９】
例えば、図６に示すように、電源電圧ＶＰはＶＤＤ〜ＶＤＤ／２の電圧範囲の正弦波である。また、電源電圧ＶＭは、ＶＤＤ／２〜ＶＳＳの電圧範囲であり、電源電圧ＶＰと逆相の正弦波である。そして、図６のＨ９に示すように、電源電圧ＶＰとＶＭの電圧差が最小（ＶＰ≒ＶＭ≒ＶＤＤ／２）となるタイミングで、Ｈ１０に示すように、入力電圧ＶＩＮが変化する。そして電源電圧ＶＰとＶＭの電圧差が緩やかに増大すると共に、インバーターの出力電圧ＶＱ１、ＶＱ２が緩やかに変化して、図６のＨ７に示すようにＬレベルが出力され、また図６のＨ８に示すようにＨレベルが出力される。
【００７０】
以上説明したように、周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭが供給されることで、断熱的回路動作を実現することができるが、共振回路によりＶＰ、ＶＭの振幅を安定に制御することは容易ではない。本実施形態の電源回路２００では、ＶＰをＶＤＤ〜ＶＤＤ／２の電圧範囲に設定し、ＶＭをＶＤＤ／２〜ＶＳＳの電圧範囲に設定するために、制御回路２１０及び制御信号生成回路２４０を設けている。以下では、ＶＰ、ＶＭの振幅が変化した場合の断熱的回路動作への影響を説明する。
【００７１】
図７に、ＶＰの極小値とＶＭの極大値との電圧差ΔＶ（ＶＰの極小値−ＶＭの極大値）と消費エネルギーとの関係の一例を示す。断熱的回路として図２に示すインバーター２段を２個縦続接続した回路を用いた。入力信号として周期的矩形波を用い、入力信号１周期当たりの消費エネルギーをプロットしている。図７から分かるように、電圧差ΔＶが正の領域では、ΔＶの増加と共に消費エネルギーも増加する。一方、電圧差ΔＶが負の領域では、消費エネルギーに大きな変化は見られない。
【００７２】
図８は、電圧差ΔＶが正の場合の電圧波形の一例である。図８には、第１、第２の電源電圧ＶＰ、ＶＭ及び初段インバーターの入力電圧ＶＩＮ、出力電圧ＶＱ１の各波形を示す。電圧差ΔＶが正であるから、ＶＰ、ＶＭの各電圧波形は交差することがなく、接することもない。入力電圧ＶＩＮは、電圧差ΔＶが極小となるタイミングでＨレベルからＬレベル、又はＬレベルからＨレベルに変化するが、電圧差ΔＶが正であるためにインバーターを構成するトランジスターに電流が流れる。その結果、断熱的回路動作ではなく非断熱的回路動作になってしまう。例えば図８のＡ１、Ａ２、Ａ３に示すように、出力電圧ＶＱが急峻に変化しているのは、非断熱的回路動作をしているためである。
【００７３】
図９は、電圧差ΔＶが負の場合の電圧波形の一例である。電圧差ΔＶが負であるから、ＶＰ、ＶＭの各電圧波形は交差する。この場合には、入力電圧ＶＩＮの変化に伴って断熱的回路動作と非断熱的回路動作とが混在して現れる。例えば図９のＢ１に示す波形は断熱的回路動作によるものであり、Ｂ２に示す波形は非断熱的回路動作によるものである。電圧差ΔＶが負の場合には、断熱的回路動作におけるエネルギー回生と非断熱的回路動作におけるエネルギー消費とが混在するために、図８に示すように消費エネルギーに大きな変化は見られない。
【００７４】
図１０は、電圧差ΔＶが０Ｖの場合の電圧波形の一例である。電圧差ΔＶが０Ｖであるから、ＶＰの極小とＶＭの極大において２つの電圧波形は接する。この場合には、入力電圧ＶＩＮが変化する際には電圧差ΔＶが０Ｖになっているから、トランジスターに電流が流れることはなく、安定な断熱的回路動作が実現できる。
【００７５】
以上説明したように、安定な断熱的回路動作を実現するためには、第１、第２の電源電圧ＶＰ、ＶＭの振幅を適正に設定することが要求される。具体的には、第１の電源電圧ＶＰの極小値と第２の電源電圧ＶＭの極大値との差の絶対値を０Ｖ、或いは０Ｖに近い値に設定することが求められる。
【００７６】
実際の断熱的回路では、ＬレベルからＨレベル、又はＨレベルからＬレベルに変化するノードの数が一定ではなく、そのためにＶＰ、ＶＭの各周期毎に負荷変動（電源回路から見た負荷の変動）が生じる。また、入力信号によっては、頻繁に電圧レベルが変化するノードが多い期間と少ない期間とがあり、これも負荷変動の原因となる。このような負荷変動が生じると、ＶＰ、ＶＭの振幅が変化し、安定な断熱的回路動作を維持することが難しくなる。
【００７７】
本実施形態の電源回路２００によれば、制御信号生成回路２４０がＶＰ、ＶＭに基づいて制御信号ＳＣを生成し、制御回路２１０が制御信号ＳＣに基づいてＶＰ、ＶＭの振幅を可変に設定することができる。こうすることで、負荷変動等によるＶＰ、ＶＭの電圧振幅の変動が生じた場合に、ＶＰの極小値とＶＭの極大値との差の絶対値を０Ｖに近づけることができる。
【００７８】
３．制御信号生成回路
図１１に、本実施形態の制御信号生成回路２４０の第１の構成例を示す。第１の構成例の制御信号生成回路２４０は、入力オフセット電圧を有するコンパレーター回路ＣＭＰ−ＯＦＳ、変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰを含む。なお、本実施形態の制御信号生成回路２４０は図１１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７９】
入力オフセット電圧を有するコンパレーター回路ＣＭＰ−ＯＦＳは、第２の電源電圧ＶＭが第１の入力ノードＮＢ１に入力され、第１の電源電圧ＶＰが第２の入力ノードＮＢ２に入力される。コンパレーター回路ＣＭＰ−ＯＦＳは、高電位レベル（Ｈレベル）が出力される期間の長さが第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅に応じて変化する信号を出力する。コンパレーター回路ＣＭＰ−ＯＦＳは、Ｐ型トランジスターＴＢ１、ＴＢ２及びＮ型トランジスターＴＢ３、ＴＢ４、ＴＢ５を含む。ＴＢ１、ＴＢ２は、カレントミラー型負荷を構成する。ＴＢ３のゲートにＶＭが入力され、ＴＢ４のゲートにＶＰが入力される。ＴＢ５は電流源として動作し、この電流源の電流値はＴＢ６を介して電流源ＩＳ１により設定される。
【００８０】
トランジスターＴＢ３、ＴＢ４は電流駆動能力が異なるようにゲート長、ゲート幅が設定される。例えば、ＴＢ３、ＴＢ４のゲート長をそれぞれＬ３、Ｌ４とし、ゲート幅をそれぞれＷ３、Ｗ４とした場合に、Ｗ３／Ｌ３＞Ｗ４／Ｌ４となるように設定される。こうすることで、コンパレーター回路ＣＭＰ−ＯＦＳに入力オフセット電圧ＶＯＦを持たせることができる。即ち、第１の入力ノードＮＢ１の電圧をＶ（ＮＢ１）、第２の入力ノードＮＢ２の電圧をＶ（ＮＢ２）とすると、Ｖ（ＮＢ１）＋ＶＯＦ＞Ｖ（ＮＢ２）である場合にＨレベルが出力ノードＮＢ３から出力され、Ｖ（ＮＢ１）＋ＶＯＦ＜Ｖ（ＮＢ２）である場合にＬレベルが出力ノードＮＢ３から出力される。従って、ＶＭ＋ＶＯＦ＞ＶＰのときＨレベルが出力され、ＶＭ＋ＶＯＦ＜ＶＰのときＬレベルが出力される。入力オフセット電圧ＶＯＦの値は、例えば７０ｍＶ程度である。
【００８１】
入力オフセット電圧ＶＯＦを持たせることで、ＶＰの極小値とＶＭの極大値との電圧差ΔＶ（ＶＰの極小値−ＶＭの極大値）が０Ｖである場合に、コンパレーター回路ＣＭＰ−ＯＦＳが、一定のパルス幅を持つパルス信号（出力信号）を出力することができる。ＶＰ、ＶＭの振幅が変動して電圧差ΔＶが正方向に変化するとパルス幅は小さくなり、反対に電圧差ΔＶが負方向に変化するとパルス幅は大きくなる。
【００８２】
変換回路ＬＰＦは、コンパレーター回路ＣＭＰ−ＯＦＳの出力を比較用電圧ＶＣＰに変換する。変換回路ＬＰＦは、例えば図１１に示すように、抵抗素子ＲＢ１とキャパシターＣＢ１とを有する平滑回路（ローパスフィルター）であってもよい。変換回路ＬＰＦは、コンパレーター回路ＣＭＰ−ＯＦＳの出力信号（パルス信号）を平滑することで、出力信号のパルス幅に依存する電圧を比較用電圧ＶＣＰとして出力する。即ち、電圧差ΔＶが０Ｖである場合には比較用電圧ＶＣＰは所定の電圧となり、電圧差ΔＶが正方向に変化するとＶＣＰが降下し、電圧差ΔＶが負方向に変化するとＶＣＰが上昇する。
【００８３】
差動増幅回路ＤＦＡＭＰは、比較用電圧ＶＣＰと参照電圧ＶＲＥＦとが入力され、制御信号ＳＣを出力する。差動増幅回路ＤＦＡＭＰは、Ｐ型トランジスターＴＢ７、ＴＢ８、Ｎ型トランジスターＴＢ９、ＴＢ１０及び電流源ＩＳ２を含む。ＴＢ７のゲートに比較用電圧ＶＣＰが入力され、ＴＢ８のゲートに参照電圧ＶＲＥＦが入力される。ＴＢ９、ＴＢ１０はカレントミラー型負荷を構成する。参照電圧ＶＲＥＦは、電圧差ΔＶが０Ｖとなる制御信号ＳＣが出力されるように設定することができる。なお、キャパシターＣＢ２は、比較用電圧ＶＣＰに含まれるリップル（交流成分）を除去するためのものであり、省略することもできる。
【００８４】
図１２（Ａ）、図１２（Ｂ）は、制御信号生成回路２４０の第１の構成例（図１１）の動作を説明する図である。図１２（Ａ）には、ＶＰの極小値とＶＭの極大値との電圧差ΔＶが０Ｖである場合のＶＰ、ＶＭ、ＶＭに入力オフセット電圧ＶＯＦを加えた電圧（ＶＭ＋ＶＯＦ）、コンパレーター回路ＣＭＰ−ＯＦＳの出力ノードＮＢ３の電圧Ｖ（ＮＢ３）及び比較用電圧ＶＣＰの各波形例を示す。また、図１２（Ｂ）には、電圧差ΔＶが変化した場合の比較用電圧ＶＣＰ及び制御信号ＳＣの変化の一例を示す。なお、図１２（Ｂ）では、ＶＣＰ及びＳＣがΔＶに対して直線的（一次関数的）に変化しているが、曲線的（非線形的）に変化してもよい。また、この図では制御信号ＳＣは電圧としているが、電圧であっても電流であってもよい。
【００８５】
コンパレーター回路ＣＭＰ−ＯＦＳは、入力オフセット電圧ＶＯＦを有するから、ＶＭ＋ＶＯＦ＞ＶＰのときＨレベルが出力され、ＶＭ＋ＶＯＦ＜ＶＰのときＬレベルが出力される。従って、出力ノードＮＢ３には、図１２（Ａ）に示すパルス幅ｔｗのパルス波形が周期的に出力される。この出力電圧Ｖ（ＮＢ３）を平滑回路ＬＰＦ（広義には変換回路）により平滑することで、比較用電圧ＶＣＰを得る。ＶＰ、ＶＭの振幅が変動して電圧差ΔＶが正方向に変化するとパルス幅ｔｗは小さくなるから、平滑された電圧ＶＣＰは低くなる。反対に電圧差ΔＶが負方向に変化するとパルス幅ｔｗは大きくなるから、平滑された電圧ＶＣＰは高くなる。図１２（Ａ）に示すように、電圧差ΔＶが０Ｖである場合の比較用電圧ＶＣＰの電圧値をＶＡとする。
【００８６】
図１２（Ｂ）に示すように、負荷変動等によって、電圧差ΔＶが正になるとＶＣＰはＶＡより低くなり、電圧差ΔＶが負になるとＶＣＰはＶＡより高くなる。また差動増幅回路ＤＦＡＭＰは、ＶＣＰが低くなると制御信号ＳＣの電圧を低下させ、反対にＶＣＰが高くなると制御信号ＳＣの電圧を上昇させる。ここで電圧差ΔＶが０Ｖである場合の制御信号ＳＣの電圧値をＶＢとする。
【００８７】
後述するように、制御回路２１０は、制御信号ＳＣの電圧レベルがＶＢより低い場合にはＶＰ、ＶＭの振幅を増大させ、制御信号ＳＣの電圧レベルがＶＢより高い場合にはＶＰ、ＶＭの振幅を減少させる制御を行う。その結果、負荷変動等によるＶＰ、ＶＭの電圧振幅の変動が生じた場合に、電圧差ΔＶの絶対値を０Ｖに近づける制御を行うことができる。
【００８８】
図１３に、本実施形態の制御信号生成回路２４０の第２の構成例を示す。第２の構成例の制御信号生成回路２４０は、第１の構成例と同様に、入力オフセット電圧を有するコンパレーター回路ＣＭＰ−ＯＦＳ、変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰを含む。コンパレーター回路ＣＭＰ−ＯＦＳの構成が第１の構成例と異なるが、他の回路は第１の構成例と同じである。なお、本実施形態の制御信号生成回路２４０は図１３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８９】
入力オフセット電圧を有するコンパレーター回路ＣＭＰ−ＯＦＳは、第２の電源電圧ＶＭが第１の入力ノードＮＢ１に入力され、第１の電源電圧ＶＰが第２の入力ノードＮＢ２に入力される。コンパレーター回路ＣＭＰ−ＯＦＳは、高電位レベル（Ｈレベル）が出力される期間の長さが第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅に応じて変化する信号を出力する。コンパレーター回路ＣＭＰ−ＯＦＳは、Ｐ型トランジスターＴＢ１、ＴＢ２及びＮ型トランジスターＴＢ３、ＴＢ４、ＴＢ５、ＴＢ１１を含む。ＴＢ１、ＴＢ２は、カレントミラー型負荷を構成する。ＴＢ３のゲートにＶＭが入力され、ＴＢ４のゲートにＶＰが入力される。ＴＢ５は電流源として動作し、この電流源の電流値はＴＢ６を介して電流源ＩＳ１により設定される。ＴＢ１１は、ドレインとゲートが共通接続され、ＴＢ３とＴＢ５との間に設けられる。このＴＢ５により、入力オフセット電圧ＶＯＦを持たせることができる。即ち、第１の入力ノードＮＢ１の電圧をＶ（ＮＢ１）、第２の入力ノードＮＢ２の電圧をＶ（ＮＢ２）とすると、Ｖ（ＮＢ１）＋ＶＯＦ＞Ｖ（ＮＢ２）である場合にＨレベルが出力され、Ｖ（ＮＢ１）＋ＶＯＦ＜Ｖ（ＮＢ２）である場合にＬレベルが出力される。従って、ＶＭ＋ＶＯＦ＞ＶＰのときＨレベルが出力され、ＶＭ＋ＶＯＦ＜ＶＰのときＬレベルが出力される。
【００９０】
このように入力オフセット電圧ＶＯＦを持たせることで、ＶＰの極小値とＶＭの極大値との電圧差ΔＶ（ＶＰの極小値−ＶＭの極大値）が０Ｖである場合に、コンパレーター回路ＣＭＰ−ＯＦＳが、一定のパルス幅を持つパルス信号（出力信号）を出力することができる。ＶＰ、ＶＭの振幅が変動して電圧差ΔＶが正方向に変化するとパルス幅は小さくなり、反対に電圧差ΔＶが負方向に変化するとパルス幅は大きくなる。
【００９１】
変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰの構成及び動作は、上述した第１の構成例と同じであるから、ここでは詳細な説明を省略する。第１の構成例と同様に、電圧差ΔＶの変化に応じて制御信号ＳＣの電圧レベルも変化するから、負荷変動等によるＶＰ、ＶＭの電圧振幅の変動が生じた場合に、電圧差ΔＶの絶対値を０Ｖに近づける制御を行うことができる。
【００９２】
図１４に、制御信号生成回路２４０の第１の構成例（図１１）における信号波形の一例を示す。図１４には、第１、第２の電源電圧ＶＰ、ＶＭ、コンパレーター回路ＣＭＰ−ＯＦＳの出力電圧（ノードＮＢ３の電圧）Ｖ（ＮＢ３）、比較用電圧ＶＣＰ、参照電圧ＶＲＥＦ、制御信号ＳＣの各波形を示す。なお、図１４では、ＶＤＤ＝１．８Ｖ、ＶＳＳ＝０Ｖの場合を示す。
【００９３】
図１４に示すように、Ｖ（ＮＢ３）は、ＶＭ＋ＶＯＦ＞ＶＰのときＨレベルとなり、ＶＭ＋ＶＯＦ＜ＶＰのときＬレベルとなる。Ｖ（ＮＢ３）を平滑回路ＬＰＦにより平滑して、比較用電圧ＶＣＰが得られる。そして差動増幅回路ＤＦＡＭＰにより増幅されて、制御信号ＳＣが得られる。図１２（Ａ）、図１２（Ｂ）で説明したように、Ｖ（ＮＢ３）のパルス幅ｔｗが大きくなると比較用電圧ＶＣＰは高くなり、その結果、制御信号ＳＣの電圧も高くなる。
【００９４】
図１５に、本実施形態の制御信号生成回路２４０の第３の構成例を示す。第３の構成例の制御信号生成回路２４０は、電圧レベル変換回路ＳＨＴ、コンパレーター回路ＣＭＰ、変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰを含む。なお、本実施形態の制御信号生成回路２４０は図１５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００９５】
電圧レベル変換回路ＳＨＴは、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭのいずれか一方の電圧レベルを変換する。電圧レベル変換回路ＳＨＴは、複数の抵抗素子を有する抵抗分割回路であってもよい。例えば、図１５に示す電圧レベル変換回路ＳＨＴは、抵抗素子ＲＣ１、ＲＣ２を有する抵抗分割回路であって、ＶＭの電圧レベルを変換する。具体的には、抵抗素子ＲＣ１、ＲＣ２の抵抗値をｒｃ１、ｒｃ２とすると、シフト電圧ＶＳＨＴ＝（ＶＤＤ−ＶＭ）×ｒｃ１／（ｒｃ１＋ｒｃ２）だけ高い電圧レベルに変換される。
【００９６】
コンパレーター回路ＣＭＰは、電圧レベル変換回路ＳＨＴの出力が第１の入力ノードＮＣ１に入力され、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの他方（電圧レベル変換回路ＳＨＴに入力される電源電圧とは異なる方）が第２の入力ノードＮＣ２に入力される。例えば、図１５では、ＶＰが第２の入力ノードＮＣ２に入力される。コンパレーター回路ＣＭＰは、高電位レベル（Ｈレベル）が出力される期間の長さが第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅に応じて変化する信号を出力する。コンパレーター回路ＣＭＰは、Ｐ型トランジスターＴＣ１、ＴＣ２及びＮ型トランジスターＴＣ３、ＴＣ４、ＴＣ５を含む。ＴＣ１、ＴＣ２は、カレントミラー型負荷を構成する。ＴＣ３のゲートにＶＭをレベルシフトした電圧が入力され、ＴＣ４のゲートにＶＰが入力される。ＴＣ５は電流源として動作し、この電流源の電流値は電流源ＩＳ１により設定される。
【００９７】
コンパレーター回路ＣＭＰは、第１の入力ノードＮＣ１の電圧をＶ（ＮＣ１）、第２の入力ノードＮＣ２の電圧をＶ（ＮＣ２）とすると、Ｖ（ＮＣ１）＞Ｖ（ＮＣ２）である場合にＨレベルを出力し、Ｖ（ＮＣ１）＜Ｖ（ＮＣ２）である場合にＬレベルを出力する。電圧レベル変換回路ＳＨＴによりＶ（ＮＣ１）＝ＶＭ＋ＶＳＨＴとなるから、ＶＭ＋ＶＳＨＴ＞ＶＰのときＨレベルが出力され、ＶＭ＋ＶＳＨＴ＜ＶＰのときＬレベルが出力される。
【００９８】
変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰは、上述した第１及び第２の構成例（図１１、図１３）と同じであるから、ここでは詳細な説明を省略する。
【００９９】
第３の構成例の動作は、第１、第２の構成例の動作と同様である。図１２（Ａ）においてＶＭ＋ＶＯＦの波形をＶＭ＋ＶＳＨＴの波形とすれば、第３の構成例の動作を説明することができる。即ち、ＶＰ、ＶＭの振幅が変動して電圧差ΔＶが正方向に変化するとパルス幅ｔｗは小さくなるから、平滑された電圧ＶＣＰは低くなる。反対に電圧差ΔＶが負方向に変化するとパルス幅ｔｗは大きくなるから、平滑された電圧ＶＣＰは高くなる。そして図１２（Ｂ）に示すように、電圧差ΔＶが正になるとＶＣＰはＶＡより低くなり、電圧差ΔＶが負になるとＶＣＰはＶＡより高くなる。また差動増幅回路ＤＦＡＭＰは、ＶＣＰが低くなると制御信号ＳＣの電圧を低下させ、反対にＶＣＰが高くなると制御信号ＳＣの電圧を上昇させる。
【０１００】
図１６に、制御信号生成回路２４０の第３の構成例（図１５）における信号波形の一例を示す。図１６には、第１、第２の電源電圧ＶＰ、ＶＭ、電圧レベル変換回路ＳＨＴの出力電圧ＶＭ＋ＶＳＨＴ、コンパレーター回路ＣＭＰの出力電圧（ノードＮＣ３の電圧）Ｖ（ＮＣ３）、比較用電圧ＶＣＰの各波形を示す。なお、図１６では、ＶＤＤ＝１．８Ｖ、ＶＳＳ＝０Ｖの場合を示す。
【０１０１】
図１６に示すように、Ｖ（ＮＣ３）は、ＶＭ＋ＶＳＨＴ＞ＶＰのときＨレベルとなり、ＶＭ＋ＶＳＨＴ＜ＶＰのときＬレベルとなる。Ｖ（ＮＣ３）を平滑回路ＬＰＦにより平滑して、比較用電圧ＶＣＰが得られる。そして図示していないが、差動増幅回路ＤＦＡＭＰにより増幅されて、制御信号ＳＣが得られる。上述したように、Ｖ（ＮＣ３）のパルス幅ｔｗが大きくなると比較用電圧ＶＣＰは高くなり、その結果、制御信号ＳＣの電圧も高くなる。
【０１０２】
図１７に、本実施形態の制御信号生成回路２４０の第４の構成例を示す。第４の構成例の制御信号生成回路２４０は、コンパレーター回路ＣＭＰ、変換回路ＬＰＦ及び差動増幅回路ＤＦＡＭＰを含む。コンパレーター回路ＣＭＰは、入力オフセット電圧を有するコンパレーター回路ＣＭＰ−ＯＦＳであってもよい。第４の構成例では、差動増幅回路ＤＦＡＭＰの構成が上述した第１〜第３の構成例と異なり、コンパレーター回路ＣＭＰ、変換回路ＬＰＦは第１〜第３の構成例と同じである。なお、本実施形態の制御信号生成回路２４０は図１７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０３】
差動増幅回路ＤＦＡＭＰは、差動対を構成する第１、第２の差動対トランジスターＴＤ１、ＴＤ２及び第１、第２のレベルシフト回路ＬＳＨＴ１、ＬＳＨＴ２を含む。第１のレベルシフト回路ＬＳＨＴ１は、比較用電圧ＶＣＰの電圧レベルを変化させて、第１の差動対トランジスターＴＤ１のゲートに出力する。第２のレベルシフト回路ＬＳＨＴ２は、参照電圧ＶＲＥＦの電圧レベルを変化させて、第２の差動対トランジスターＴＤ２のゲートに出力する。
【０１０４】
第１のレベルシフト回路ＬＳＨＴ１は、第１の電流源ＴＤ１０、第１のトランジスターＴＤ４、第２のトランジスターＴＤ５、第２の電流源ＴＤ６を含む。第１の電流源ＴＤ１０は、例えばＰ型トランジスターで構成され、第１の直流電源ノードＶＤＤと第１のノードＮＤ１との間に設けられる。第１のトランジスターＴＤ４は、Ｐ型トランジスターであって、ソースが第１のノードＮＤ１に接続され、ゲートとドレインが第１の出力ノードＮＰ１に共通接続される。第２のトランジスターＴＤ５は、Ｐ型トランジスターであって、ソースが第１の出力ノードＮＰ１に接続され、ゲートに比較用電圧ＶＣＰが入力され、ドレインが第２のノードＮＤ２に接続される。第２の電流源ＴＤ６は、例えばＮ型トランジスターで構成され、第２のノードＮＤ２と第２の直流電源ノードＶＳＳとの間に設けられる。第１の電流源ＴＤ１０及び第２の電流源ＴＤ６の電流値は、ＴＤ１２及びＴＤ１３を介して電流源ＩＳ１により設定される。
【０１０５】
第２のレベルシフト回路ＬＳＨＴ２は、第３のトランジスターＴＤ７、第４のトランジスターＴＤ８、第３の電流源ＴＤ９を含む。第３のトランジスターＴＤ７は、Ｐ型トランジスターであって、ソースが第１のノードＮＤ１に接続され、ゲートとドレインが第２の出力ノードＮＰ２に共通接続される。第４のトランジスターＴＤ８は、Ｐ型トランジスターであって、ソースが第２の出力ノードＮＰ２に接続され、ゲートに参照電圧ＶＲＥＦが入力され、ドレインが第３のノードＮＤ３に接続される。第３の電流源ＴＤ９は、例えばＮ型トランジスターで構成され、第３のノードＮＤ３と第２の直流電源ノードＶＳＳとの間に設けられる。第３の電流源ＴＤ９の電流値は、ＴＤ１３を介して電流源ＩＳ１により設定される。なお図１７では、第１の電流源ＴＤ１０は、第１のレベルシフト回路ＬＳＨＴ１に含まれているが、第２のレベルシフト回路ＬＳＨＴ２の電流源としても動作する。
【０１０６】
第１のレベルシフト回路ＬＳＨＴ１の第２のトランジスターＴＤ５には、電流源ＩＳ１によりＴＤ６を介して設定された電流値のドレイン電流が流れる。従って、ＴＤ５のゲート−ソース間電圧は、そのドレイン電流に対応する電圧ＶＧ１になる。即ち、ＴＤ５のソース電位Ｖ（ＮＰ１）は、ＴＤ５のゲート電位ＶＣＰよりＶＧ１の絶対値だけ高くなる。このように第１のレベルシフト回路ＬＳＨＴ１によれば、比較用電圧ＶＣＰの電圧レベルをＶＧ１の絶対値だけ高くして、第１の差動対トランジスターＴＤ１のゲートに出力することができる。
【０１０７】
同様に、第２のレベルシフト回路ＬＳＨＴ２の第４のトランジスターＴＤ８には、電流源ＩＳ１によりＴＤ９を介して設定された電流値のドレイン電流が流れる。従って、ＴＤ８のゲート−ソース間電圧は、そのドレイン電流に対応する電圧ＶＧ２になる。即ち、ＴＤ８のソース電位Ｖ（ＮＰ２）は、ＴＤ８のゲート電位ＶＣＰよりＶＧ２の絶対値だけ高くなる。このように第２のレベルシフト回路ＬＳＨＴ２によれば、参照電圧ＶＲＥＦの電圧レベルをＶＧ２の絶対値だけ高くして、第２の差動対トランジスターＴＤ２のゲートに出力することができる。なお、ＴＤ５とＴＤ８のゲート長、ゲート幅、しきい値電圧が同一であればＶＧ１＝ＶＧ２となり、第１、第２のレベルシフト回路ＬＳＨＴ１、ＬＳＨＴ２は同じ電圧値のレベルシフトを行う。
【０１０８】
第１、第２のレベルシフト回路ＬＳＨＴ１、ＬＳＨＴ２により、比較用電圧ＶＣＰ及び参照電圧ＶＲＥＦの電圧レベルを高くすることで、差動増幅回路ＤＦＡＭＰの差動対トランジスターＴＤ１、ＴＤ２のゲートに入力される電圧を高くすることができる。こうすることで、差動増幅回路ＤＦＡＭＰの出力である制御信号ＳＣの電圧を高くすることができる。従って、例えば図１２（Ｂ）において、ＶＡがかなり低い（例えば数１００ｍＶ以上低い）場合であっても、制御信号生成回路２４０の第４の構成例（図１７）を用いることで、制御信号ＳＣの電圧を高くすることができるから、ＶＰ、ＶＭの振幅を適正な値に設定することができる。制御信号ＳＣの電圧が低い場合には、図１９に示す制御回路２１０のトランジスターＴＡ２のソース−ドレイン間電圧が十分に確保されず、ＶＰ、ＶＭの振幅を適正に制御することが難しくなるからである。
【０１０９】
図１８に、制御信号生成回路２４０の第４の構成例（図１７）における信号波形の一例を示す。図１８には、第２の電源電圧ＶＭの極大、極小、比較用電圧ＶＣＰ、参照電圧ＶＲＥＦ、第１の出力ノードＮＰ１の電圧Ｖ（ＮＰ１）、第２の出力ノードＮＰ２の電圧Ｖ（ＮＰ２）、制御信号ＳＣの各波形を示す。なお、図１８では、ＶＤＤ＝１．８Ｖ、ＶＳＳ＝０Ｖの場合を示す。
【０１１０】
図１８のＤ１に示すように、第１のレベルシフト回路ＬＳＨＴ１により、比較用電圧ＶＣＰより約０．８Ｖ高い電圧Ｖ（ＮＰ１）が出力される。また、図１８のＤ２に示すように、第２のレベルシフト回路ＬＳＨＴ２により、参照電圧ＶＲＥＦより約０．８Ｖ高い電圧Ｖ（ＮＰ２）が出力される。
【０１１１】
以上説明したように、本実施形態の制御信号生成回路２４０によれば、ＶＰ、ＶＭの振幅に基づいて制御信号ＳＣを生成することができる。具体的には、ＶＰ、ＶＭの振幅が大きくなると制御信号ＳＣの電圧レベルを高くし、ＶＰ、ＶＭの振幅が小さくなると制御信号ＳＣの電圧レベルを低くする。そして以下に説明する制御回路２１０により、制御信号ＳＣに基づいてＶＰ、ＶＭの振幅を制御することができる。
【０１１２】
４．制御回路
図１９に、本実施形態の制御回路２１０の構成例を示す。本構成例の制御回路２１０は、駆動回路２２０、抵抗回路ＲＡ及び第１、第２のトランジスターＴＡ１、ＴＡ２を含む。なお、本実施形態の制御回路２１０は図１９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１３】
駆動回路２２０は、第１の電源電圧ＶＰが出力されるノード及び第２の電源電圧ＶＭが出力されるノードのいずれか一方のノードである第１の電圧出力ノードＮ１に接続される。駆動回路２２０は、第１の電源電圧ＶＰが出力されるノード及び第２の電源電圧ＶＭが出力されるノードのうちの第１の電圧出力ノードＮ１と異なるノードである第２の電圧出力ノードＮ２の電圧とに基づいて、第１の電圧出力ノードＮ１を駆動する。
【０１１４】
駆動回路２２０は、例えば駆動用トランジスターＴＤＡを含み、駆動用トランジスターＴＤＡは、Ｎ型トランジスターであって、ドレインが第１の電圧出力ノードＮ１に接続され、ゲートがノードＮＤに接続され、ソースが第２の直流電源ノードＶＳＳに接続される。制御回路２１０は、制御信号ＳＣに基づいて、駆動用トランジスターＴＤＡの動作バイアス点を可変に設定する。
【０１１５】
抵抗回路ＲＡは、第２の電圧出力ノードＮ２とノードＮＤとの間に設けられる。抵抗回路ＲＡは、例えば図１９に示すように、Ｐ型トランジスターＴＡ３で構成することができる。或いは、ポリシリコン薄膜を用いた受動抵抗素子で構成することもできる。
【０１１６】
第１のトランジスターＴＡ１は、ドレインがノードＮＤに接続され、ゲートに制御信号ＳＣが入力され、ソースが第２の直流電源ノードＶＳＳに接続される。
【０１１７】
第２のトランジスターＴＡ２は、ドレインとゲートとが共通接続されて制御信号ＳＣが入力され、ソースが第２の直流電源ノードＶＳＳに接続される。第１、第２のトランジスターＴＡ１、ＴＡ２はカレントミラー回路を構成する。
【０１１８】
制御回路２１０は、ノードＮＤと第２の直流電源ノードＶＳＳとの間に設けられ、ノードＮＤの電圧変化を抑制する電圧変化抑制回路ＶＳＰをさらに含んでもよい。電圧変化抑制回路ＶＳＰは、例えば図１９に示すように、ドレインとゲートとを共通接続したＮ型トランジスターＴＡ４で構成することができる。また、図１９では所定電圧ノードとして第２の直流電源ノードＶＳＳを用いているが、他の電圧のノードであってもよい。
【０１１９】
制御回路２１０は、以下のように動作する。制御信号ＳＣにより、トランジスターＴＡ２に電流ＩＡが流れる。この実施形態では制御信号ＳＣは電流と考えた方が理解しやすい。この電流値をｉａとする。トランジスターＴＡ１、ＴＡ２はカレントミラー回路を構成するから、ＴＡ１にも同じ電流値ｉａの電流が流れる。ＴＡ１を流れる電流は、抵抗回路ＲＡを介して、ＶＰが出力されるノード（広義には第２の電圧出力ノードＮ２）から供給される。抵抗回路ＲＡを流れる電流によって電圧降下が生じるから、ＲＡの抵抗値をｒａとすると、ノードＮＤの電圧はＶＰ−ｉａ×ｒａとなる。
【０１２０】
上述したように、ＶＰは基準電圧ＶＲ１を基準として周期的に電圧が変化する。例えばＶＰが正弦波である場合には、ＶＰを時間の関数としてＶＰ＝ＡＰ×ｓｉｎ（ωｔ）＋ＶＲ１と表すことができる。ここでωはＶＰの角周波数、ＡＰは振幅である。この式を用いると、ノードＮＤの電圧Ｖ（ＮＤ）は、Ｖ（ＮＤ）＝ＡＰ×ｓｉｎ（ωｔ）＋ＶＲ１−ｉａ×ｒａとなる。
【０１２１】
駆動用トランジスターＴＤＡのゲートにはＶ（ＮＤ）が印加されるから、ＴＤＡのゲートにはＶＲ１−ｉａ×ｒａを中心としてＶＰと同一周期で同一位相の正弦波電圧が印加される。駆動用トランジスターＴＤＡはＮ型トランジスターであるから、Ｖ（ＮＤ）が増加する期間にはＴＤＡを流れる電流は増加し、Ｖ（ＮＤ）が減少する期間にはＴＤＡを流れる電流は減少する。このＴＤＡの動作によって、Ｖ（ＮＤ）が増加する期間にはＶＭが出力されるノード（広義には第１の電圧出力ノードＮ１）の電圧が低下し、Ｖ（ＮＤ）が減少する期間にはＶＭが出力されるノードの電圧が上昇する。即ち、駆動トランジスターＴＤＡは、ＶＭがＶＰと同一周期で逆位相の電圧になるように駆動する。このように駆動回路２２０は、第１の電圧出力ノードＮ１が第２の電源電圧ＶＭが出力されるノードである場合には、第２の期間（図６のＴ２）において、第２の電源電圧ＶＭを降下させる駆動を行う。
【０１２２】
上記の電圧ＶＲ１−ｉａ×ｒａは、駆動用トランジスターＴＤＡの動作バイアス電圧（動作バイアス点を与えるゲート電圧）である。即ち、電流値ｉａを変化させることで、ＴＤＡの動作バイアス点を変化させることができる。例えば電流値ｉａが増加すると、動作バイアス点が低くなり、ＴＤＡの電流変化が小さくなる。その結果、ＴＤＡの駆動能力が低下するから、ＶＭの電圧変化が小さくなりＶＭの振幅が減少する。ＶＭの振幅が小さくなることで、共振回路１２０の第１のコイルＬ１に発生するＶＰの振幅も小さくなる。反対に電流値ｉａが減少すると、動作バイアス点が高くなり、ＴＤＡの電流変化が大きくなる。その結果、ＴＤＡの駆動能力が上昇するから、ＶＭの電圧変化が大きくなり、ＶＭの振幅が大きくなり、ＶＰの振幅も増大する。このように制御信号ＳＣに基づいて電流値ｉａを変化させることにより、ＶＰ、ＶＭの振幅を可変に制御することができる。
【０１２３】
電圧変化抑制回路ＶＳＰは、ノードＮＤの電圧Ｖ（ＮＤ）が過剰に高くなることを防止する。Ｖ（ＮＤ）が過剰に高くなると、駆動トランジスターＴＤＡのゲート電圧（動作バイアス点）が過剰に高くなり、その結果ＶＰ、ＶＭの振幅が過剰に大きくなる。例えば図１９に示す電圧変化抑制回路ＶＳＰでは、Ｖ（ＮＤ）がトランジスターＴＡ４のしきい値電圧を越えた場合にドレイン電流が流れることで、Ｖ（ＮＤ）が過剰に高い電圧になることを防止できる。
【０１２４】
図２０に、制御回路２１０（図１９）における制御信号ＳＣとＶＰ、ＶＭの振幅との関係の一例を示す。図２０には、制御信号ＳＣによる電流ＩＡを徐々に増加させていく場合のＶＰ、ＶＭの極大値及び極小値の変化を示す。上述したように、電流ＩＡの電流値が増加すると、駆動回路２２０の駆動能力が低下するから、ＶＭの振幅が減少し、それに伴ってＶＰの振幅も小さくなる。そして図２０のＣ１に示すように、ある電流値においてＶＰの極小値とＶＭの極大値との電圧差ΔＶが０Ｖになる。このようにＩＡの電流値を変化させることでＶＰ、ＶＭの振幅を可変に制御することができるから、電圧差ΔＶを０Ｖに近づける制御を行うことができる。
【０１２５】
以上説明したように、本実施形態の電源回路２００によれば、負荷変動等によりＶＰ、ＶＭの振幅が適正な値より大きくなると、制御信号生成回路２４０が制御信号ＳＣの電圧レベルを高くし、反対にＶＰ、ＶＭの振幅が適正な値より小さくなると、制御信号ＳＣの電圧レベルを低くする。即ち、ＶＰ、ＶＭの振幅が適正な値から変化すると、制御信号ＳＣ（電流ＩＡ）がその変化を打ち消すように変化する。そして制御回路２１０が制御信号ＳＣに基づいてＶＰ、ＶＭの振幅を制御することで、ＶＰ、ＶＭの振幅を適正な値に戻すことができる。その結果、断熱的回路３００において安定な断熱的回路動作を実現することができるから、回路装置の消費電力を低く抑えることが可能になる。
【０１２６】
５．電子機器
図２１に、本実施形態の回路装置を含む電子機器の構成例を示す。この電子機器は、集積回路装置４００、マイクロコントローラー４１０（ホスト、回路装置）、アンテナ４３０、センサー４４０、検出回路４５０、Ａ／Ｄ変換器４６０（Ａ／Ｄ変換回路）、記憶部４７０、操作部４８０を含む。本実施形態の電子機器の適用例としては、例えば、温度・湿度計、脈拍計、歩数計等を想定できる。
【０１２７】
センサー４４０は、例えば温度センサー、湿度センサー、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等の電子機器の用途に応じたセンサーで構成される。検出回路４５０は、センサー４４０からの出力信号（センサー信号）を増幅し、フィルターによりノイズを除去する。Ａ／Ｄ変換器４６０は、増幅された信号をデジタル信号に変換して集積回路装置４００へ出力する。集積回路装置４００は、センサー４４０からの出力信号を処理し、処理後の信号をアンテナ４３０から無線送信する。マイクロコントローラー４１０は、断熱的回路等で構成され、デジタル信号処理を行ったり、記憶部４７０に記憶された設定情報や操作部４８０からの信号に基づいて電子機器の制御処理を行う。記憶部４７０は、例えばフラッシュメモリーなどで構成され、設定情報や検出したデータ等を記憶する。操作部４８０は、例えばキーパッド等で構成され、ユーザーが電子機器を操作するために用いられる。
【０１２８】
本実施形態の回路装置を含む電子機器によれば、断熱的回路を含まない電子機器と比べて、消費電力を低く抑えることが可能になるから、電池で駆動される携帯機器などの場合に電池の消耗を低減することなどが可能になる。
【０１２９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例は全て本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１の直流電源電圧、第２の直流電源電圧等）と共に記載された用語（ＶＤＤ、ＶＳＳ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３０】
１００ 電圧出力回路、１１０ 基準電圧生成回路、１２０ 共振回路、
２００ 電源回路、２１０ 制御回路、２２０ 駆動回路、２４０ 制御信号生成回路、
３００ 断熱的回路、４００ 集積回路装置、４１０ マイクロコントローラー、
４３０ アンテナ、４４０ センサー、４５０ 検出回路、４６０ Ａ／Ｄ変換器、
４７０ 記憶部、４８０ 操作部、
ＳＣ 制御信号、ＶＰ 第１の電源電圧、ＶＭ 第２の電源電圧、
ＶＤＤ 第１の直流電源電圧、ＶＳＳ 第２の直流電源電圧
【特許請求の範囲】
【請求項１】
第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧と、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧とを出力する電圧出力回路と、
制御信号に基づいて前記電圧出力回路を制御する制御回路と、
前記第１の電源電圧及び前記第２の電源電圧に基づいて前記制御信号を生成して前記制御回路に出力する制御信号生成回路とを含み、
前記制御回路は、
前記制御信号に基づいて、前記電圧出力回路から出力される前記第１の電源電圧及び前記第２の電源電圧の振幅を可変に制御することを特徴とする電源回路。
【請求項２】
請求項１において、
前記制御信号生成回路は、
前記第１の電源電圧の極小値と前記第２の電源電圧の極大値との差の絶対値を小さくする前記制御信号を生成することを特徴とする電源回路。
【請求項３】
請求項１又は２において、
前記制御信号生成回路は、
前記第２の電源電圧が第１の入力ノードに入力され、前記第１の電源電圧が第２の入力ノードに入力される、入力オフセット電圧を有するコンパレーター回路を含み、
前記コンパレーター回路は、
高電位レベルが出力される期間の長さが前記第１の電源電圧及び前記第２の電源電圧の振幅に応じて変化する信号を出力することを特徴とする電源回路。
【請求項４】
請求項１又は２において、
前記制御信号生成回路は、
前記第１の電源電圧及び前記第２の電源電圧のいずれか一方の電圧レベルを変換する電圧レベル変換回路と、
前記電圧レベル変換回路の出力が第１の入力ノードに入力され、前記第１の電源電圧及び前記第２の電源電圧の他方が第２の入力ノードに入力されるコンパレーター回路とを含み、
前記コンパレーター回路は、
高電位レベルが出力される期間の長さが前記第１の電源電圧及び前記第２の電源電圧の振幅に応じて変化する信号を出力することを特徴とする電源回路。
【請求項５】
請求項４において、
前記電圧レベル変換回路は、複数の抵抗素子を有する抵抗分割回路であることを特徴とする電源回路。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記制御信号生成回路は、
前記コンパレーター回路の出力を比較用電圧に変換する変換回路と、
前記比較用電圧と参照電圧とが入力され、前記制御信号を出力する差動増幅回路とを含むことを特徴とする電源回路。
【請求項７】
請求項６において、
前記変換回路は、抵抗素子とキャパシターとを有する平滑回路であることを特徴とする電源回路。
【請求項８】
請求項６又は７において、
前記差動増幅回路は、
前記比較用電圧の電圧レベルを変化させて、前記差動増幅回路の差動対を構成する第１の差動対トランジスターのゲートに出力する第１のレベルシフト回路を含むことを特徴とする電源回路。
【請求項９】
請求項８において、
前記差動増幅回路は、
前記参照電圧の電圧レベルを変化させて、前記差動増幅回路の前記差動対を構成する第２の差動対トランジスターのゲートに出力する第２のレベルシフト回路を含むことを特徴とする電源回路。
【請求項１０】
請求項９において、
前記第１のレベルシフト回路は、
第１の直流電源ノードと第１のノードとの間に設けられる第１の電流源と、
ソースが前記第１のノードに接続され、ゲートとドレインが第１の出力ノードに共通接続される第１のトランジスターと、
ソースが前記第１の出力ノードに接続され、ゲートに前記比較用電圧が入力され、ドレインが第２のノードに接続される第２のトランジスターと、
前記第２のノードと第２の直流電源ノードとの間に設けられる第２の電流源とを含み、
前記第２のレベルシフト回路は、
ソースが前記第１のノードに接続され、ゲートとドレインが第２の出力ノードに共通接続される第３のトランジスターと、
ソースが前記第２の出力ノードに接続され、ゲートに前記参照電圧が入力され、ドレインが第３のノードに接続される第４のトランジスターと、
前記第３のノードと前記第２の直流電源ノードとの間に設けられる第３の電流源とを含むことを特徴とする電源回路。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記第１の電源電圧及び前記第２の電源電圧は、
前記第１の電源電圧と前記第２の電源電圧との電圧差が小さくなっていく第１の期間と、前記電圧差が大きくなっていく第２の期間とを繰り返し、
前記第２の電源電圧は、
前記第１の電源電圧の第１極大値と、前記第１極大値に続く第２極大値との間の期間に極大値となり、
前記第１の電源電圧の第１極小値と、前記第１極小値に続く第２極小値との間の期間に極小値となることを特徴とする電源回路。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記制御回路は、
前記第１の電源電圧が出力されるノード及び前記第２の電源電圧が出力されるノードのいずれか一方のノードである第１の電圧出力ノードに接続される駆動回路を含み、
前記駆動回路は、
前記制御信号と、前記第１の電源電圧が出力されるノード及び前記第２の電源電圧が出力されるノードのうちの前記第１の電圧出力ノードと異なるノードである第２の電圧出力ノードの電圧とに基づいて、前記第１の電圧出力ノードを駆動することを特徴とする電源回路。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記電圧出力回路は、
第１のコイルと、前記第１のコイルとコアを共有する第２のコイルとを有するコイル部と、
キャパシターとを含み、
前記電圧出力回路は、前記コイル部と前記キャパシターとの共振により、前記第１の電源電圧及び前記第２の電源電圧を出力することを特徴とする電源回路。
【請求項１４】
請求項１乃至１３のいずれかに記載の電源回路と、
前記第１の電源電圧及び前記第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路とを含むことを特徴とする回路装置。
【請求項１５】
請求項１４に記載の回路装置を含むことを特徴とする電子機器。
【請求項１】
第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧と、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧とを出力する電圧出力回路と、
制御信号に基づいて前記電圧出力回路を制御する制御回路と、
前記第１の電源電圧及び前記第２の電源電圧に基づいて前記制御信号を生成して前記制御回路に出力する制御信号生成回路とを含み、
前記制御回路は、
前記制御信号に基づいて、前記電圧出力回路から出力される前記第１の電源電圧及び前記第２の電源電圧の振幅を可変に制御することを特徴とする電源回路。
【請求項２】
請求項１において、
前記制御信号生成回路は、
前記第１の電源電圧の極小値と前記第２の電源電圧の極大値との差の絶対値を小さくする前記制御信号を生成することを特徴とする電源回路。
【請求項３】
請求項１又は２において、
前記制御信号生成回路は、
前記第２の電源電圧が第１の入力ノードに入力され、前記第１の電源電圧が第２の入力ノードに入力される、入力オフセット電圧を有するコンパレーター回路を含み、
前記コンパレーター回路は、
高電位レベルが出力される期間の長さが前記第１の電源電圧及び前記第２の電源電圧の振幅に応じて変化する信号を出力することを特徴とする電源回路。
【請求項４】
請求項１又は２において、
前記制御信号生成回路は、
前記第１の電源電圧及び前記第２の電源電圧のいずれか一方の電圧レベルを変換する電圧レベル変換回路と、
前記電圧レベル変換回路の出力が第１の入力ノードに入力され、前記第１の電源電圧及び前記第２の電源電圧の他方が第２の入力ノードに入力されるコンパレーター回路とを含み、
前記コンパレーター回路は、
高電位レベルが出力される期間の長さが前記第１の電源電圧及び前記第２の電源電圧の振幅に応じて変化する信号を出力することを特徴とする電源回路。
【請求項５】
請求項４において、
前記電圧レベル変換回路は、複数の抵抗素子を有する抵抗分割回路であることを特徴とする電源回路。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記制御信号生成回路は、
前記コンパレーター回路の出力を比較用電圧に変換する変換回路と、
前記比較用電圧と参照電圧とが入力され、前記制御信号を出力する差動増幅回路とを含むことを特徴とする電源回路。
【請求項７】
請求項６において、
前記変換回路は、抵抗素子とキャパシターとを有する平滑回路であることを特徴とする電源回路。
【請求項８】
請求項６又は７において、
前記差動増幅回路は、
前記比較用電圧の電圧レベルを変化させて、前記差動増幅回路の差動対を構成する第１の差動対トランジスターのゲートに出力する第１のレベルシフト回路を含むことを特徴とする電源回路。
【請求項９】
請求項８において、
前記差動増幅回路は、
前記参照電圧の電圧レベルを変化させて、前記差動増幅回路の前記差動対を構成する第２の差動対トランジスターのゲートに出力する第２のレベルシフト回路を含むことを特徴とする電源回路。
【請求項１０】
請求項９において、
前記第１のレベルシフト回路は、
第１の直流電源ノードと第１のノードとの間に設けられる第１の電流源と、
ソースが前記第１のノードに接続され、ゲートとドレインが第１の出力ノードに共通接続される第１のトランジスターと、
ソースが前記第１の出力ノードに接続され、ゲートに前記比較用電圧が入力され、ドレインが第２のノードに接続される第２のトランジスターと、
前記第２のノードと第２の直流電源ノードとの間に設けられる第２の電流源とを含み、
前記第２のレベルシフト回路は、
ソースが前記第１のノードに接続され、ゲートとドレインが第２の出力ノードに共通接続される第３のトランジスターと、
ソースが前記第２の出力ノードに接続され、ゲートに前記参照電圧が入力され、ドレインが第３のノードに接続される第４のトランジスターと、
前記第３のノードと前記第２の直流電源ノードとの間に設けられる第３の電流源とを含むことを特徴とする電源回路。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記第１の電源電圧及び前記第２の電源電圧は、
前記第１の電源電圧と前記第２の電源電圧との電圧差が小さくなっていく第１の期間と、前記電圧差が大きくなっていく第２の期間とを繰り返し、
前記第２の電源電圧は、
前記第１の電源電圧の第１極大値と、前記第１極大値に続く第２極大値との間の期間に極大値となり、
前記第１の電源電圧の第１極小値と、前記第１極小値に続く第２極小値との間の期間に極小値となることを特徴とする電源回路。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記制御回路は、
前記第１の電源電圧が出力されるノード及び前記第２の電源電圧が出力されるノードのいずれか一方のノードである第１の電圧出力ノードに接続される駆動回路を含み、
前記駆動回路は、
前記制御信号と、前記第１の電源電圧が出力されるノード及び前記第２の電源電圧が出力されるノードのうちの前記第１の電圧出力ノードと異なるノードである第２の電圧出力ノードの電圧とに基づいて、前記第１の電圧出力ノードを駆動することを特徴とする電源回路。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記電圧出力回路は、
第１のコイルと、前記第１のコイルとコアを共有する第２のコイルとを有するコイル部と、
キャパシターとを含み、
前記電圧出力回路は、前記コイル部と前記キャパシターとの共振により、前記第１の電源電圧及び前記第２の電源電圧を出力することを特徴とする電源回路。
【請求項１４】
請求項１乃至１３のいずれかに記載の電源回路と、
前記第１の電源電圧及び前記第２の電源電圧が供給されて断熱的回路動作を行う断熱的回路とを含むことを特徴とする回路装置。
【請求項１５】
請求項１４に記載の回路装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−３１０４２（Ｐ２０１３−３１０４２Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６６４３０（Ｐ２０１１−１６６４３０）
【出願日】平成２３年７月２９日（２０１１．７．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２９日（２０１１．７．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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