電源検出回路
【課題】 電源検出回路の誤動作を抑制すること
【解決手段】 パワーダウン検出回路１０及びパワーオン検出回路１２を初期化するための初期化信号ｎｒｓｅｔｘを生成するスタータ回路１８において、パワーオンが検出されている第１期間に電源電圧を中間ノードへ供給する切替回路を有する。第１の期間において第１電源電圧から中間ノードへ電源電圧を供給することにより、スタータ回路の出力を安定させることができる。その結果、電源検出回路の誤動作を抑制することができる。
【解決手段】 パワーダウン検出回路１０及びパワーオン検出回路１２を初期化するための初期化信号ｎｒｓｅｔｘを生成するスタータ回路１８において、パワーオンが検出されている第１期間に電源電圧を中間ノードへ供給する切替回路を有する。第１の期間において第１電源電圧から中間ノードへ電源電圧を供給することにより、スタータ回路の出力を安定させることができる。その結果、電源検出回路の誤動作を抑制することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における電源検出回路に関する。
【背景技術】
【０００２】
メモリやロジック等の半導体装置では、電源投入時にラッチ等の内部回路を初期化する。また、いわゆる活線挿抜が可能な半導体装置では、装置がメインシステムから取り外された場合にも、内部回路を初期化する。このような半導体装置には、装置のパワーオン及びパワーオフを検出し、検出結果に基づいて内部回路を初期化するための電源検出回路が備えられている。電源検出回路は、パワーオンを検出するためのパワーオン検出回路、パワーダウンを検出するためのパワーダウン検出回路、及びこれら２つの回路を初期化するための信号を生成するスタータ回路を含む（例えば、特許文献１〜２を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１６０７８６号公報
【特許文献２】特開２００７−２２８３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の電源検出回路では、電流のリーク等によりスタータ回路の出力が安定せず、パワーオン検出回路及びパワーオフ検出回路が誤って初期化されてしまう場合があった。
【０００５】
本発明は上記課題に鑑みなされたものであり、電源検出回路の誤動作を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本電源検出回路は、第１電源電圧が第１の電位を下回るパワーダウンを検出し、パワーダウン検出信号を生成するパワーダウン検出回路と、前記第１電源電圧が前記第１の電位より高い第２の電位を上回るパワーオンを検出し、パワーオン検出信号を生成するパワーオン検出回路と、前記パワーダウン及び前記パワーオンの検出結果に基づいて、検出結果を示す電源検出信号を生成する電源検出信号生成回路と、前記パワーダウン検出回路及び前記パワーオン検出回路を初期化するための初期化信号を生成するスタータ回路と、を備える。前記スタータ回路は、前記第１電源電圧と、前記第１電源電圧より低い第２電源電圧との中間ノードを、前記初期化信号の出力端とする。前記スタータ回路はさらに、前記中間ノードの電圧を維持する電圧維持回路と、前記パワーオンが検出されている第１期間に前記中間ノードへ前記第１電源電圧が供給されるようにする切替回路とを有する。本構成によれば、第１の期間において第１電源電圧から中間ノードへ前記第１電源電圧を供給することにより、スタータ回路の出力を安定させることができる。その結果、電源検出回路の誤動作を抑制することができる。
【発明の効果】
【０００７】
本電源検出回路によれば、スタータ回路の出力を安定させることにより、誤動作を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、比較例に係る電源検出回路の構成を示した図である。
【図２】図２は、図１に示すパワーダウン検出回路の構成を示した図である。
【図３】図３は、図１に示すパワーオン検出回路の構成を示した図である。
【図４】図４は、図１に示すパワーオンラッチ回路の構成を示した図である。
【図５】図５は、図１に示す電源検出信号生成回路の構成を示した図である。
【図６】図６は、図１に示すスタータ回路の構成を示した図である。
【図７】図７は、電源電圧と参照電圧の関係を示した図である。
【図８】図８は、比較例に係る電源検出回路の動作を示した図である。
【図９】図９は、実施例１に係る電源検出回路の構成を示した図である。
【図１０】図１０は、実施例１に係るスタータ回路の構成を示した図である。
【図１１】図１１は、実施例１に係る電源検出回路の動作を示した図である。
【図１２】図１２は、実施例１の変形例に係る電源検出回路の構成を示した図である。
【図１３】図１３は、実施例１の変形例に係るスタータ回路の構成を示した図である。
【図１４】図１４は、実施例２に係るスタータ回路の構成を示した図である。
【図１５】図１５は、図１４における切替スイッチの構成を示した図である。
【図１６】図１６は、実施例２の変形例に係るスタータ回路の構成を示した図である。
【発明を実施するための形態】
【０００９】
最初に、図面を参照しつつ、比較例に係る電源検出回路について説明し、続いて実施例に係る電源検出回路について説明する。
（比較例）
【００１０】
図１は、比較例に係る電源検出回路の構成を示したブロック図である。電源検出回路１００は、パワーダウン検出回路１０、パワーオン検出回路１２、パワーオンラッチ回路１４、電源検出信号生成回路１６、及びスタータ回路１８を備える。
【００１１】
パワーダウン検出回路１０は、電源電圧（第１電源電圧）が所定の基準電位（第１電位）を下回るパワーダウンを検出する。パワーダウン検出回路１０の出力であるｌｏｗｌｅｖｅｌｘ信号は、パワーダウンが検出されている場合にＬレベルとなり、それ以外の場合はＨレベルとなる。ｌｏｗｌｅｖｅｌｘ信号は、パワーオンラッチ回路１４及び電源検出信号生成回路１６に入力される。
【００１２】
パワーオン検出回路１２は、電源電圧（第１電源電圧）が所定の基準電位（第２電位）を上回るパワーオンを検出する。パワーオンの基準電位（第２電位）は、パワーダウンの基準電位（第１電位）より高い。パワーオン検出回路１２の出力であるｐｏｎｄｅｔｚ信号は、パワーオンが検出されている場合にＨレベルとなり、それ以外の場合はＬレベルとなる。ｐｏｎｄｅｔｚ信号は、パワーオンラッチ回路１４に入力される。
【００１３】
パワーオンラッチ回路１４は、ｐｏｎｄｅｔｚ信号及びｌｏｗｌｅｖｅｌｘ信号に基づいて、電源電圧の検出状態をラッチする。パワーオンラッチ回路１４の出力であるｐｏｒｌａｔｃｈｘ信号は、ラッチ回路がセット状態にある場合にＬレベルとなり、リセット状態にある場合にＨレベルとなる。ｐｏｒｌａｔｃｈｘ信号は、電源検出信号生成回路１６に入力される。
【００１４】
電源検出信号生成回路１６は、ｐｏｒｌａｔｃｈｘ信号、ｌｏｗｌｅｖｅｌｘ信号、及びスタータ回路１８からのｎｒｓｅｔｘ信号に基づいて、電源電圧の検出結果を示す電源検出信号を生成する。電源検出信号生成回路１６の第１の出力であるｐｏｗｅｒｄｅｔｅｃｔｚ信号は、パワーオンが検出されている場合にＨレベルとなり、パワーオンが検出されていない場合にＬレベルとなる。ｐｏｗｅｒｄｅｔｅｃｔｚ信号は、電源検出回路１００が搭載された半導体装置の内部回路へと出力され、パワーオン時及びパワーダウン時に内部回路を初期化するために用いられる。また、電源検出信号生成回路１６の第２の出力であるｐｄｒｅｓｅｔｚ信号は、パワーダウン検出時に一時的にＨレベルとなり、それ以外の場合はＬレベルとなるパルス信号である。ｐｄｒｅｓｅｔｚ信号は、スタータ回路１８に入力される。
【００１５】
スタータ回路１８は、パワーダウン検出回路１０及びパワーオン検出回路１２を初期化するための初期化信号であるｎｒｓｅｔｘ信号を生成、出力する。ｎｒｓｅｔｘ信号は、初期化が行われる間はＬレベルとなり、そうでない場合はＨレベルとなる。また、スタータ回路１８自身も、電源検出信号生成回路１６のｐｄｒｅｓｅｔｚ信号により初期化される。
【００１６】
図２は、図１のパワーダウン検出回路１０の詳細な構成を示した図である。パワーダウン検出回路１０は、分圧回路２０、負荷回路２２、リセット回路２４、バッファ回路（２６，２８，２９の素子）、及びｎＭＯＳトランジスタｎ１１を有している。以下の説明では、第１電源線を電源線Ｖｄｄ、第２電源線を接地線Ｖｓｓとした例について説明する。また、パワーオンが検出されている期間を第１期間、それ以外の期間（電源投入時からパワーオンが検出されるまでの期間と、パワーダウンが検出されてから再びパワーオンが検出されるまでの期間）を第２期間と称する。
【００１７】
分圧回路２０は、電源線Ｖｄｄと接地線Ｖｓｓとの間に、電源線Ｖｄｄの側から順にｐＭＯＳトランジスタｐ１０、抵抗Ｒ１０、Ｒ１１、Ｒ１２、及びｎＭＯＳトランジスタｎ１０が接続されてなる。ｐＭＯＳトランジスタｐ１０及びｎＭＯＳトランジスタｎ１０は、それぞれダイオード接続されている。抵抗Ｒ１０とＲ１１との間のノードから、電源電圧Ｖｄｄが抵抗分割された電圧が出力される。
【００１８】
負荷回路２２は、電源線Ｖｄｄの側から順に、ｐＭＯＳトランジスタｐ１１及び抵抗Ｒ１３が接続されてなる。ｐＭＯＳトランジスタｐ１１のゲートは接地されており、常にオンしている。ｎＭＯＳトランジスタｎ１１は、抵抗Ｒ１３と接地線Ｖｓｓとの間に接続されており、インバータとして機能する。ｎＭＯＳトランジスタｎ１１のゲートには、分圧回路２０の出力電圧が入力されている。抵抗Ｒ１３とｎＭＯＳトランジスタｎ１１との間のノードの電圧が、後段の第１リセット回路２４へと出力される。
【００１９】
リセット回路２４では、入力端と出力端との間に、インバータ２６、２８、及び２９が直列に接続されている。また、インバータ２６の前段に位置するノードには、一端が電源線Ｖｄｄに接続されたｐＭＯＳトランジスタｐ１２が接続されている。同様に、インバータ２８とインバータ２９との間に位置するノードにも、他端が電源線Ｖｄｄに接続されたｐＭＯＳトランジスタｐ１３が接続されている。ｐＭＯＳトランジスタｐ１２及びｐ１３のゲートには、スタータ回路１８からの出力信号であるｎｒｓｅｔｘが入力されている。リセット回路２４の出力は、パワーダウン検出回路１０の出力信号ｌｏｗｌｅｖｅｌｘとして出力される。
【００２０】
図３は、図１のパワーオン検出回路１２の詳細な構成を示した図である。パワーオン検出回路１２の基本的な構成は、図２に示すパワーダウン検出回路１０とほぼ同様（電源電圧Ｖｄｄを抵抗分割して取り出すポイントがＲ１１とＲ１２の間である点が異なる）であり、詳細な説明を省略する。ただし、パワーオン検出回路１２の検出する電位（第１電位）のレベルは、パワーダウン検出回路１０の検出する電位（第２電位）より高くなっている。このため、両回路は回路の電気的特性（例えば、分圧回路２０における生成電圧等）において異なる。パワーオン検出回路１２におけるリセット回路２４の出力は、パワーオン検出回路１２の出力信号ｐｏｎｄｅｔｚとして出力される。
【００２１】
図４は、図１のパワーオンラッチ回路１４の詳細な構成を示した図である。パワーオンラッチ回路１４は、保持部４０、アンド回路４２、バッファ回路４８、並びに保持部４０の動作を制御するｎＭＯＳトランジスタｎ２０、ｎ２２、ｎ２４、ｎ２６を有する。保持部４０は、２組のＣＭＯＳインバータ４６及び４８を含む。ＣＭＯＳインバータ４６はｐＭＯＳトランジスタｐ２０及びｎＭＯＳトランジスタｎ２８を、ＣＭＯＳインバータ＊＊はｐＭＯＳトランジスタｐ２１及びｎＭＯＳトランジスタｎ２９をそれぞれ含む。ｎＭＯＳトランジスタｎ２０及びｎ２２のゲートには、パワーダウン検出信号ｌｏｗｌｅｖｅｌｘをインバータ４９で反転させた信号が入力される。保持部４０は、パワーオンが検出されていない期間（第２期間）において、出力ノードＮＤ１にＬレベルを保持し、パワーオンが検出されている期間（第１期間）において、出力ノードＮＤ１にＨレベルを保持する。
【００２２】
保持部４０は、パワーダウン検出信号ｌｏｗｌｅｖｅｌｘのＬレベル期間に初期化され、ノードＮＤ１をＬレベル、ノードＮＤ２をＨレベルにそれぞれ設定する。この状態で、パワーオンラッチ回路１４はＨレベルのラッチ信号ｐｏｒｌａｔｃｈｘを出力する。パワーオンラッチ回路１４のリセット状態（ｐｏｒｌａｔｃｈｘ信号がＨレベル）は、パワーオンが検出されていない期間（第２期間）を示す。パワーオンラッチ回路１４のセット状態（ｐｏｒｌａｔｃｈｘ信号がＬレベル）は、パワーオンが検出されている期間（第１期間）を示す。
【００２３】
図５は、図１の電源検出信号生成回路１６の詳細な構成を示した図である。電源検出信号生成回路１６は、電源検出信号ｐｏｗｅｒｄｅｔｅｃｔｚを生成するパワーオン制御部５０と、パワーダウンリセット信号ｐｄｒｅｓｅｔｚを生成するパワーダウン制御部５２とを有する。
【００２４】
パワーオン制御部５０は、ｎＭＯＳトランジスタｎ３０及びｎ３２、ｐＭＯＳトランジスタｐ３０、並びにインバータ５３、５４、５６を含む。ｎＭＯＳトランジスタｎ３０は、ラッチ信号ｐｏｒｌａｔｃｈｘがＬレベルの期間にオンし、パワーダウン検出信号ｌｏｗｌｅｖｅｌｘのレベルをノードＮＤ３に伝える。ｎＭＯＳトランジスタｎ３２は、ラッチ信号ｐｏｒｌａｔｃｈｘがＨレベルの期間に、ノードＮＤ３を接地線Ｖｓｓに接続する。インバータ５４及び５６から構成されるインバータ列は、ノードＮＤ３のレベルを受け、電源検出信号ｐｏｗｅｒｄｅｔｅｃｔｚを出力する。ｐＭＯＳトランジスタｐ３０は、初期化信号ｎｒｓｅｔｘがＬレベルの期間にオンし、インバータ５４及び５６の間のノードを電源線Ｖｄｄに接続する。これにより、電源検出信号ｐｏｗｅｒｄｅｔｅｃｔｚはＬレベルとなる（回路出力が初期化される）。
【００２５】
パワーダウン制御部５２は、ｎＭＯＳトランジスタ３４、ｐＭＯＳトランジスタｐ３２、及びインバータ５７、５８を有する。インバータ５８は、バッファとして機能する。ｎＭＯＳトランジスタｎ３４は、ラッチ信号ｐｏｒｌａｔｃｈｘがＬレベルの期間にオンし、パワーダウン検出信号ｌｏｗｌｅｖｅｌｘのレベルをノードＮＤ４に伝える。ｐＭＯＳトランジスタｐ３２は、初期化信号ｎｒｓｅｔｘがＬレベルの期間にオンし、ノードＮＤ４を電源線Ｖｄｄに接続する。これにより、パワーダウンリセット信号ｐｄｒｅｓｅｔｚはＬレベルとなる（回路出力が初期化される）。パワーダウンリセット信号ｐｄｒｅｓｅｔｚは、パワーダウン検出信号ｌｏｗｌｅｖｅｌｘがＬレベルとなる期間に一時的にＨレベルとなる。
【００２６】
図６は、図１のスタータ回路１８の詳細な構成を示した図である。電源線Ｖｄｄ及び接地線Ｖｓｓの間に、電源線Ｖｄｄの側から順に、ｐＭＯＳトランジスタｐ４０及びキャパシタＣＰが直列に接続されている。ｐＭＯＳトランジスタｐ４０のゲートには、後述する参照電圧ｐｄｘが入力されている。ｐＭＯＳトランジスタｐ４０とキャパシタＣＰとの間の中間ノードＮＤの電圧レベルが、スタータ回路１８の出力信号ｎｒｓｅｔｘとして出力される。また、中間ノードＮＤと接地線Ｖｓｓとの間には、ｎＭＯＳトランジスタｎ４０が接続されている。ｎＭＯＳトランジスタｎ４０は、パワーダウンリセット信号ｐｄｒｅｓｅｔｚがＨレベルの期間にオンし、中間ノードＮＤに接地電圧Ｖｓｓを印加する。これにより、リセット信号ｎｒｓｅｔｘはＬレベルとなる。
【００２７】
図７は、電源電圧Ｖｄｄ及び参照電圧ｐｄｘの関係を示したグラフである。参照電圧ｐｄｘは、接地電圧Ｖｓｓより大きく電源電圧Ｖｄｄより小さい。参照電圧ｐｄｘは、例えば電源電圧Ｖｄｄを抵抗分割することにより得ることができ、例えば図２に示すパワーダウン検出回路１２における抵抗Ｒ１０及びＲ１１の間のノードから取り出すことができる。グラフに示すように、参照電圧ｐｄｘは電源電圧Ｖｄｄが上昇するに従って上昇する。これにより、スタータ回路１８（図６）のｐＭＯＳトランジスタｐ４０は、電源電圧Ｖｄｄが大きくなるに従って電流供給能力が小さくなる。参照電圧ｐｄｘとＶｄｄからなる｜Ｖｇｓ＝Ｖ（ｐｄｘ）−Ｖｄｄ｜がｐＭＯＳトランジスタｐ４０の閾値電圧Ｖｔｈを下まわると、電源線Ｖｄｄから中間ノードＮＤへの電流の供給は停止される。
【００２８】
図８は、各回路の出力信号の遷移を示したグラフである。電源電圧Ｖｄｄの供給が開始されると、スタータ回路１８は、ｐＭＯＳトランジスタｐ４０を介してキャパシタＣＰが充電されるまでの間、Ｌレベルの初期化信号ｎｒｓｅｔｘを出力する（Ａ）。初期化信号ｎｒｓｅｔｘの電圧レベルは、キャパシタＣＰの容量値とｐＭＯＳトランジスタｐ４０の抵抗値により決まるＲＣ時定数に応じて徐々に上昇し（Ｂ）、その後は電源電圧Ｖｄｄに追従して上昇する（Ｃ）。ｐＭＯＳトランジスタｐ４０のゲートには参照電圧ｐｄｘが印加されているため、ｎｒｓｅｔｘ信号の電圧値はＶ（ｎｒｓｅｔｘ）＝Ｖｄｄ−Ｖ（ｐｄｘ）となる。
【００２９】
初期化信号ｎｒｓｅｔｘが所定値に満たない間は、パワーオンラッチ回路１４におけるリセット回路２４のｐＭＯＳトランジスタｐ１２及びｐ１３がオン（リセット回路２４が動作）し、出力信号ｐｏｎｄｅｔｚはＬレベルとなる（Ｄ）。同様に、パワーダウン検出回路１０におけるリセット回路２４のｐＭＯＳトランジスタｐ１２及びｐ１３もオンし、出力信号ｌｏｗｌｅｖｅｌｘはＬレベルとなる（Ｅ）。
【００３０】
パワーオンラッチ回路１４は、パワーダウン検出回路１０の出力信号ｌｏｗｌｅｖｅｌｘがＬレベルの間に初期化され、その後Ｈレベルのラッチ信号ｐｏｒｌａｔｃｈｘを出力する（Ｆ）。電源検出信号生成回路１６の出力信号であるｐｏｗｅｒｄｅｔｅｃｔｚは、パワーオン検出回路１２の出力信号であるｐｏｎｄｅｔｚとほぼ同じ信号波形を示す（Ｇ）。ただし、ｐｏｗｅｒｄｅｔｅｃｔｚ信号の方が、ｐｏｎｄｅｔｚ信号に比べてＬレベル時（例えば、電源投入直後）におけるノイズが抑制されている。電源検出信号生成回路１６のもう一方の出力信号であるｐｄｒｅｓｅｔｚは、初期化信号ｎｒｓｅｔｘによりＬレベルに抑制される（Ｈ）。
【００３１】
電源電圧Ｖｄｄが第１の電位（Ｖｔｈ１）を上回ると、パワーダウン検出回路１０のｎＭＯＳトランジスタｎ１１がオンし、パワーダウン検出回路１０の出力信号ｌｏｗｌｅｖｅｌｘはＨレベルとなる（Ｉ）。さらに、電源電圧Ｖｄｄが第２の電位（Ｖｔｈ２）を上回ると、パワーオン検出回路１２のｎＭＯＳトランジスタｎ１１がオンし、パワーオン検出回路１２の出力信号ｐｏｎｄｅｔｚはＨレベルとなる（Ｊ）。ｐｏｎｄｅｔｚ信号がＨレベルに変化すると、パワーオンラッチ回路１４の出力信号ｐｏｒｌａｔｃｈｘはＬレベルとなり（Ｋ）、電源検出信号生成回路１６の出力信号ｐｏｗｅｒｄｅｔｅｃｔｚはＨレベルとなる（Ｌ）。その後、電源電圧Ｖｄｄが低下するまでの間は、この回路状態が維持される。
【００３２】
電源電圧Ｖｄｄが低下し始めた場合（Ｍ）、本来であればパワーダウン検出回路１０がパワーダウンを検出し、それを受けてその他の回路の動作が決定する（例えば、電源検出信号生成回路１６の出力信号ｐｏｗｅｒｄｅｔｅｃｔｚがＬレベルとなる）。しかし、比較例に係る電源検出回路１００の構成では、パワーダウン検出回路１０がパワーダウンを検出する前にスタータ回路１８が動作し、パワーダウン検出回路１０を初期化してしまう場合がある。以下、これについて詳細に説明する。
【００３３】
００２８段落にて説明したように、スタータ回路１８の出力信号ｎｒｓｅｔｘは、最大でＶ（ｎｒｓｅｔｘ）＝Ｖｄｄ−Ｖ（ｐｄｘ）までしか上昇しない。また、Ｖ（ｐｄｘ）がｐＭＯＳトランジスタｐ４０の閾値電圧Ｖｔｈを越えた後は、ｐＭＯＳトランジスタｐ４０はオフとなるため、電源線Ｖｄｄから中間ノードＮＤへの電流の供給が遮断されてしまう。従って、中間ノードＮＤからの電流のリーク等が生じた場合、ｎｒｓｅｔｘ信号の電圧レベルが予定よりも早く低下してしまう場合がある。このような現象は、電源電圧Ｖｄｄの低下速度が緩やかである場合に特に生じやすい。
【００３４】
ｎｒｓｅｔｘ信号の電圧レベルが予定より早く低下すると、パワーダウン検出回路１０においてｐＭＯＳトランジスタｐ１２及びｐ１３がオンし、リセット回路２４が動作してしまう場合がある。その結果、パワーダウン検出回路１０の出力信号ｌｏｗｌｅｖｅｌｘがＬレベルとなり、パワーダウンが誤って検出されてしまう場合がある。また、同様にパワーオン検出回路１２の出力信号ｐｏｎｄｅｔｚもリセットされてしまう場合がある。
【００３５】
このように、比較例に係る電源検出回路１００では、スタータ回路１８の出力ｎｒｓｅｔｘが安定せず、誤動作を引き起こしてしまう場合があった。以下に記載の実施例では、上記の課題を解決するための構成を備えた電源検出回路について説明する。
【実施例１】
【００３６】
図９は、実施例１に係る電源検出回路１００の構成を示した図である。電源検出信号生成回路１６からの出力信号ｐｏｗｅｒｄｅｔｅｃｔｚが、スタータ回路１８に入力されている。その他の構成は比較例１（図１）と同様であり、詳細な説明を省略する。
【００３７】
図１０は、実施例１に係るスタータ回路１８の構成を示した図である。中間ノードＮＤと電源線Ｖｄｄとの間に、ｐＭＯＳトランジスタｐ４２が設けられている。ｐＭＯＳトランジスタｐ４２は、電源検出信号生成回路１６からのｐｏｗｅｒｄｅｔｅｃｔｚを論理反転した信号により制御され、ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＨレベルの場合にオンし、Ｌレベルの場合にオフする。なお、ｐＭＯＳトランジスタの代わりにｐＭＯＳ／ｎＭＯＳトランジスタで構成されるトランスファを用いてもよいが、その場合はｎＭＯＳトランジスタの制御にはｐｏｗｅｒｄｅｔｅｃｔｚ信号を、ｐＭＯＳトランジスタの制御にはインバータ等によりｐｏｗｅｒｄｅｔｅｃｔｚ信号を反転させて入力する。その他の構成は比較例１（図６）と同様であり、詳細な説明を省略する。
【００３８】
パワーオン検出回路１２がパワーオンを検出し、ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＨレベルになると、ｐＭＯＳトランジスタｐ４２がオンし、電源線Ｖｄｄと中間ノードＮＤとが接続される。これにより、中間ノードＮＤはＶｄｄ−Ｖ（ｐｄｘ）の電圧レベルからさらに高いＶｄｄの電圧レベルまで充電される。また、パワーオンが検出されている間（第１期間）は、電源線Ｖｄｄから中間ノードＮＤに対し電流が供給され、中間ノードＮＤの電圧レベルはＶｄｄに維持される。このため、スタータ回路１８の出力信号ｎｒｓｅｔｘも、Ｖｄｄの電圧レベルに追従する形で安定する。
【００３９】
図１１は、実施例１に係る電源検出回路の動作を示したグラフである。パワーオンが検出されるまでの動作は比較例（図８）と同様である。ただし、比較例と異なり、スタータ回路１８の出力信号であるｎｒｓｅｔｘの電圧レベルがＶｄｄまで上昇している（Ａ）。また、電源電圧Ｖｄｄが低下した場合も、ｎｒｓｅｔｘ信号の電圧レベルはＶｄｄに追従して低下し（Ｂ）、比較例にあった中間ノードＮＤの電圧降下（いわゆるノードのダレ、図中に破線で示す）が抑制されている。電源電圧Ｖｄｄが第１の電位を下回ると、パワーダウン検出回路１０がパワーダウンを検出し、ｌｏｗｌｅｖｅｌｘ信号はＬレベルとなる（Ｃ）。これを受けて、電源検出信号生成回路１６の出力であるｐｄｒｅｓｅｔｚが一時的にＨレベルとなり、スタータ回路１８が初期化される（Ｄ）。このとき、パワーオン検出回路１２の出力はＬレベルとなり（Ｅ）、パワーオンラッチ回路１４の出力はＨレレベルとなる（Ｆ）。また、電源検出信号生成回路１６から内部回路に出力されるｐｏｗｅｒｄｅｔｅｃｔｚ信号もＬレベルとなる（Ｇ）。また、スタータ回路１８を初期化するためのパワーダウンリセット信号ｐｄｒｅｓｅｔｚが一時的にＨレベルとなる（Ｈ）。
【００４０】
実施例１の電源検出回路１００によれば、スタータ回路１８にｐＭＯＳトランジスタｐ４２を設けたことにより、パワーオン検出後に中間ノードＮＤを電源電圧Ｖｄｄのレベルまで充電することができる。また、参照電圧ｐｄｘの上昇によりｐＭＯＳトランジスタｐ４０がオフした場合であっても、ｐＭＯＳトランジスタｐ４２を介して電源線Ｖｄｄと中間ノードＮＤとが接続されているため、中間ノードＮＤの電圧は電源電圧Ｖｄｄを追随する。以上の構成により、パワーオン検出後にスタータ回路１８において電流のリーク等が生じた場合であっても、中間ノードＮＤの電圧レベルが予定よりも低下してしまうことを抑制することができる。その結果、初期化信号ｎｒｓｅｔｘの出力レベルを安定させ、パワーダウン検出回路１０及びパワーオン検出回路１２の誤動作（誤ってリセットされてしまうこと）を抑制することができる。
【００４１】
本実施例において、スタータ回路１８のキャパシタＣＰは、中間ノードＮＤの電圧を維持する電圧維持回路の一例である。また、ｐＭＯＳトランジスタｐ４０及びｐ４２は、電源線Ｖｄｄから中間ノードＮＤへの電流供給量を調節する電流調節回路の一例である。電流調節回路は、パワーオンが検出されている第１期間における電流供給量が、パワーオンが検出されていない第２期間における電流供給量より大きくなるように（中間ノードＮＤに電源電圧Ｖｄｄが供給されるように）調節する。電圧保持回路及び電流調節回路は、上記の機能を有するものであれば、本実施例にて示された以外の形態であってもよい。
【００４２】
より詳細には、本実施例における電流調節回路は、以下の第１供給回路及び第２供給回路を含む。第１供給回路は、第１電源線（電源線Ｖｄｄ）と中間ノードＮＤとの間に接続され、電源電圧Ｖｄｄが上昇するにつれて電流供給能力が低下するもので、本実施例のｐＭＯＳトランジスタｐ４０はその一例である。第２供給回路は、第１電源線（電源線Ｖｄｄ）と中間ノードＮＤとの間に接続され、パワーオンが検出されている第１期間に駆動し、中間ノードＮＤに電源電圧を供給するもので、本実施例のｐＭＯＳトランジスタｐ４２はその一例である。第１供給回路及び第２供給回路は、上記の機能を有するものであれば、本実施例にて示された以外の形態であってもよい。
【００４３】
また、本実施例において、スタータ回路１８のｎＭＯＳトランジスタｎ４０は、第３供給回路の一例である。第３供給回路は、パワーダウンの検出時（ｐｄｒｅｓｅｔｚがＨレベルの時）にスタータ回路１８を初期化するためのもので、中間ノードＮＤと接地線Ｖｓｓとの間に接続されている。第３供給回路としては、他にもｐＭＯＳトランジスタ等を用いることができる。
【００４４】
上記の第３供給回路（ｎＭＯＳトランジスタｎ４０）の電流供給能力と比べて、第１供給回路（ｐＭＯＳトランジスタｐ４０）及び第２供給回路（ｐＭＯＳトランジスタｐ４２）の電流供給能力はかなり小さく抑えられていることが望ましい。これにより、第１電源線（電源線Ｖｄｄ）から第１供給回路及び第２供給回路を介して第２電源線（接地線Ｖｓｓ）に貫通電流が流れることを抑制することができる。
【００４５】
実施例１では、電源検出信号生成回路１６の出力信号であるｐｏｗｅｒｄｅｔｅｃｔｚに基づいて、スタータ回路１８におけるｐＭＯＳトランジスタｐ４２の切り替えを行ったが、代わりにｐｏｎｄｅｔｚ信号を用いてもよい。以下に変形例について説明する。
【００４６】
図１２は、実施例１の変形例に係る電源検出回路のブロック図であり、図１３は、変形例に係るスタータ回路１８の構成を示した図である。実施例１と異なり、パワーオン検出回路１２から出力されるｐｏｎｄｅｔｚ信号が、スタータ回路１８のｎＭＯＳトランジスタ４２に入力されている。その他の構成は実施例１と同様である。
【００４７】
実施例１の変形例に係る電源検出回路では、パワーオン検出回路１２がパワーオンを検出し、ｐｏｎｄｅｔｚ信号がＨレベルになると、ｐＭＯＳトランジスタｐ４２がオンし、電源線Ｖｄｄと中間ノードＮＤとが接続される。これにより、実施例１と同様に、中間ノードＮＤはＶｄｄ−Ｖ（ｐｄｘ）の電圧レベルからさらに高いＶｄｄの電圧レベルまで充電される。また、パワーオンが検出されている間（第１期間）は、常に電源線Ｖｄｄから中間ノードＮＤに対し電流が供給され、中間ノードＮＤの電圧レベルはＶｄｄに維持される。このため、スタータ回路１８の出力信号ｎｒｓｅｔｘも、Ｖｄｄの電圧レベルに追従する形で安定する。
【００４８】
以上のように、ｐｏｗｅｒｄｅｔｅｃｔｚ信号の代わりにｐｏｎｄｅｔｚ信号を用いた場合であっても、スタータ回路１８の出力を安定させ、電源検出回路の誤動作を抑制することができる。ここで、図８に示すように、ｐｏｗｅｒｄｅｔｅｃｔｚ信号の方が、ｐｏｎｄｅｔｚ信号に比べてＬレベル時におけるノイズが抑制されている。従って、スタータ回路１８の出力をより安定させるためには、実施例１の構成を採用することが好ましい。一方、回路構成によっては、変形例の構成を用いた方が好ましい（例えば、回路の小型化を図ることができる等）場合もある。これらの構成は、装置の仕様等に応じて適宜選択することができる。
【実施例２】
【００４９】
実施例２は、スタータ回路１８における電流調節回路部分の構成を変更した例である。全体構成は実施例１（図９）と同じであるため、詳細な説明を省略する。
【００５０】
図１４は、実施例２に係るスタータ回路１８の構成を示した図である。実施例１と同じく、電源線Ｖｄｄと接地線Ｖｓｓとの間に、ｐＭＯＳトランジスタｐ４０及びキャパシタＣＰが設けられており、両者の中間ノードＮＤの電圧レベルが初期化信号ｎｒｓｅｔｘとして出力されている。実施例２に係るスタータ回路１８は、実施例１と異なり、第２供給回路（図１０のｐＭＯＳトランジスタｐ４２）に相当する構成を有しないが、代わりにｐＭＯＳトランジスタｐ４０のゲート端子が切替スイッチＳＷと接続されている。その他の構成は実施例１と同様であり、詳細な説明を省略する。
【００５１】
切替スイッチＳＷは、電源検出信号生成回路１６からの出力信号ｐｏｗｅｒｄｅｔｅｃｔｚにより制御される。ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＬレベルの間は、切替スイッチＳＷは実施例１と同様に参照電圧ｐｄｘをｐＭＯＳトランジスタｐ４０のゲートに印加する。これにより、ｐＭＯＳトランジスタｐ４０は参照電圧ｐｄｘの電圧レベルに応じた電流供給能力を有し、電源電圧Ｖｄｄが上昇するにつれて電流供給量が低下する。ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＨレベルの間は、切替スイッチＳＷはｐＭＯＳトランジスタｐ４０のゲートに接地電圧Ｖｓｓを印加する。これにより、ｐＭＯＳトランジスタｐ４０は完全に駆動され、電流供給能力は最大となる。
【００５２】
図１５は、切替スイッチＳＷの構成例を示した回路図である。図１４と共通する構成については、同一の符号を付し、詳細な説明を省略する。切替スイッチＳＷは、ｐＭＯＳトランジスタｐ５０及びｎＭＯＳトランジスタｎ５０から構成されるパスゲート６０、ｎＭＯＳトランジスタｎ５２、並びにインバータ６２を含む。ｐＭＯＳトランジスタｐ５０のゲートにはｐｏｗｅｒｄｅｔｅｃｔｚ信号が、ｎＭＯＳトランジスタｎ５０のゲートにはｐｏｗｅｒｄｅｔｅｃｔｚ信号の反転信号が入力され、ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＬレベルの時にパスゲート６０がオンとなる。これにより、ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＬレベルの間は、パスゲート６０を介して参照電圧ｐｄｘがｐＭＯＳトランジスタｐ４０のゲートに入力される。ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＨレベルの間は、パスゲート６０がオフし、ｎＭＯＳトランジスタｎ５２がオンする。これにより、ｎＭＯＳトランジスタｎ５２を介して接地電圧ＶｓｓがｐＭＯＳトランジスタｐ４０のゲートに印加される。
【００５３】
実施例２に係る電流検出回路１００の動作は、スタータ回路１８における動作の一部を除き実施例１（図１１）で説明したものと同様である。電源投入後しばらくは、電源電圧Ｖｄｄの上昇に伴いスタータ回路１８の出力信号ｎｒｓｅｔｘの電圧レベルも上昇する。このとき、参照電圧ｐｄｘも徐々に上昇するため、ｐＭＯＳトランジスタｐ４０の電流供給能力は電源電圧Ｖｄｄが上昇するに従って低下する。その後、パワーオン検出回路１２がパワーオンを検出すると、ｐＭＯＳトランジスタｐ４０のゲートには接地電圧Ｖｓｓが印加され、ｐＭＯＳトランジスタｐ４０は完全にオンする。これにより、中間ノードＮＤはＶｄｄ−Ｖ（ｐｄｘ）の電圧レベルからさらに高いＶｄｄの電圧レベルまで充電される。以後、パワーオンが検出されている間（第１期間）は、常に電源線Ｖｄｄから中間ノードＮＤに対し電流が供給され、中間ノードＮＤの電圧レベルはＶｄｄに維持される。このため、スタータ回路１８の出力信号ｎｒｓｅｔｘも、Ｖｄｄの電圧レベルに追従する形で安定する。
【００５４】
以上のように、実施例２の電源検出回路１００によれば、スタータ回路１８に切替スイッチＳＷを設けたことにより、実施例１と同様に、パワーオン検出後に中間ノードＮＤを電源電圧Ｖｄｄのレベルまで充電することができる。また、パワーオン期間中はｐＭＯＳトランジスタｐ４０がオンとなっており、ｐＭＯＳトランジスタｐ４０を介して電源線Ｖｄｄと中間ノードＮＤとが接続されているため、中間ノードＮＤの電圧が一定に保たれる。以上の構成により、パワーオン検出後にスタータ回路１８において電流のリーク等が生じた場合であっても、中間ノードＮＤの電圧レベルが予定よりも低下してしまうことを抑制することができる。その結果、初期化信号ｎｒｓｅｔｘの出力レベルを安定させ、パワーダウン検出回路１０及びパワーオン検出回路１２の誤動作を抑制することができる。
【００５５】
本実施例において、ｐＭＯＳトランジスタｐ４０及び切替スイッチＳＷは、電源線Ｖｄｄから中間ノードＮＤへの電流供給量を調節する電流調節回路の一例である。より詳細には、本実施例における電流調節回路は、以下の供給回路及び切替回路を含む。供給回路は、第１電源線（電源線Ｖｄｄ）と中間ノードＮＤとの間に接続され、電源線Ｖｄｄから中間ノードＮＤへ電流を供給するもので、本実施例のｐＭＯＳトランジスタｐ４０はその一例である。切替回路は、パワーオンが検出されていない第２期間においては、電源電圧が上昇するにつれて供給回路の電流供給能力が低下するように制御する。また、パワーオンが検出されている第１期間においては、供給回路の電流供給能力が最大になるように制御する。本実施例では切替回路として切替スイッチＳＷを例に説明を行ったが、供給回路、切替回路、及び両者を合わせた電流調節回路は、上記の機能を有するものであれば本実施例にて示された以外の形態であってもよい。
【００５６】
また、実施例２では、電源検出信号生成回路１６の出力信号であるｐｏｗｅｒｄｅｔｅｃｔｚに基づいてスタータ回路１８における切替スイッチＳＷの切り替えを行ったが、代わりにｐｏｎｄｅｔｚ信号を用いてもよい。その場合の全体ブロック図は実施例１の変形例（図１２）と同様である。
【００５７】
図１６は、実施例２の変形例に係るスタータ回路１８の構成を示した図である。実施例１と異なり、パワーオン検出回路１２から出力されるｐｏｎｄｅｔｚ信号が、スタータ回路１８の切替スイッチＳＷに入力されている。その他の構成は実施例１と同様である。なお、切替スイッチＳＷの具体的構成については、図１５に示したものと同様であるため、説明を省略する。
【００５８】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１電源電圧が第１の電位を下回るパワーダウンを検出し、パワーダウン検出信号を生成するパワーダウン検出回路と、
前記第１電源電圧が前記第１の電位より高い第２の電位を上回るパワーオンを検出し、パワーオン検出信号を生成するパワーオン検出回路と、
前記パワーダウン及び前記パワーオンの検出結果に基づいて、検出結果を示す電源検出信号を生成する電源検出信号生成回路と、
前記パワーダウン検出回路及び前記パワーオン検出回路を初期化するための初期化信号を生成するスタータ回路と、を備え、
前記スタータ回路は、前記第１電源電圧と、前記第１電源電圧より低い第２電源電圧との中間ノードを、前記初期化信号の出力端とし、
前記中間ノードの電圧を維持する電圧維持回路と、
前記パワーオンが検出されている第１期間における前記第１電源電圧から前記中間ノードへの電流供給量能力がパワーオン後も維持される電流調節回路と、
を有することを特徴とする電源検出回路。
（付記２）
前記電流調節回路は、前記電源電圧と前記中間ノードとの間に接続され、前記電源電圧が上昇するにつれて電流供給能力が低下する第１供給回路と、
前記電源電圧と前記中間ノードとの間に接続され、前記第１期間に駆動する第２供給回路とを含むことを特徴とする付記１記載の電源検出回路。
（付記３）
前記第１供給回路はｐ型トランジスタであり、前記ｐ型トランジスタのゲートには、前記第１電源電圧と前記第２電源電圧との間の電圧が印加されることを特徴とする付記２記載の電源検出回路。
（付記４）
前記電流調節回路は、前記電源電圧と前記中間ノードとの間に接続された供給回路と、
前記第２期間においては、前記電源電圧が上昇するにつれて前記供給回路の電流供給能力が低下するようにし、前記第１期間においては、電源電圧が供給されるように切り替える切替回路と、
を含むことを特徴とする付記１記載の電源検出回路。
（付記５）
前記第１供給回路はｐ型トランジスタであり、
前記切替回路は、前記ｐ型トランジスタのゲートに接続され、前記第１期間においては前記ゲートに対し前記第２電源電圧を印加し、前記第２期間においては前記ゲートに対し前記第１電源電圧と前記第２電源電圧との間の電圧を印加することを特徴とする付記４記載の電源検出回路。
（付記６）
前記スタータ回路は、前記中間ノードと前記第２電源電圧との間に接続され、前記パワーダウンの検出時に一時的にオンする第３供給回路を有することを特徴とする付記１〜５のいずれかに記載の電源検出回路。
（付記７）
前記第３供給回路の電流供給能力は、前記第１供給回路及び前記第２供給回路の電流供給能力より大きいことを特徴とする付記６に記載の電源検出回路。
（付記８）
前記電流調節回路は、前記電源検出信号により制御されることを特徴とする付記１〜７のいずれかに記載の電源検出回路。
（付記９）
前記電流調節回路は、前記パワーオン検出信号により制御されることを特徴とする付記１〜７のいずれかに記載の電源検出回路。
【符号の説明】
【００６０】
１０ パワーダウン検出回路
１２ パワーオン検出回路
１４ パワーオンラッチ回路
１６ 電源検出信号生成回路
１８ スタータ回路
１００ 電源検出回路
【技術分野】
【０００１】
本発明は、半導体装置における電源検出回路に関する。
【背景技術】
【０００２】
メモリやロジック等の半導体装置では、電源投入時にラッチ等の内部回路を初期化する。また、いわゆる活線挿抜が可能な半導体装置では、装置がメインシステムから取り外された場合にも、内部回路を初期化する。このような半導体装置には、装置のパワーオン及びパワーオフを検出し、検出結果に基づいて内部回路を初期化するための電源検出回路が備えられている。電源検出回路は、パワーオンを検出するためのパワーオン検出回路、パワーダウンを検出するためのパワーダウン検出回路、及びこれら２つの回路を初期化するための信号を生成するスタータ回路を含む（例えば、特許文献１〜２を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１６０７８６号公報
【特許文献２】特開２００７−２２８３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の電源検出回路では、電流のリーク等によりスタータ回路の出力が安定せず、パワーオン検出回路及びパワーオフ検出回路が誤って初期化されてしまう場合があった。
【０００５】
本発明は上記課題に鑑みなされたものであり、電源検出回路の誤動作を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本電源検出回路は、第１電源電圧が第１の電位を下回るパワーダウンを検出し、パワーダウン検出信号を生成するパワーダウン検出回路と、前記第１電源電圧が前記第１の電位より高い第２の電位を上回るパワーオンを検出し、パワーオン検出信号を生成するパワーオン検出回路と、前記パワーダウン及び前記パワーオンの検出結果に基づいて、検出結果を示す電源検出信号を生成する電源検出信号生成回路と、前記パワーダウン検出回路及び前記パワーオン検出回路を初期化するための初期化信号を生成するスタータ回路と、を備える。前記スタータ回路は、前記第１電源電圧と、前記第１電源電圧より低い第２電源電圧との中間ノードを、前記初期化信号の出力端とする。前記スタータ回路はさらに、前記中間ノードの電圧を維持する電圧維持回路と、前記パワーオンが検出されている第１期間に前記中間ノードへ前記第１電源電圧が供給されるようにする切替回路とを有する。本構成によれば、第１の期間において第１電源電圧から中間ノードへ前記第１電源電圧を供給することにより、スタータ回路の出力を安定させることができる。その結果、電源検出回路の誤動作を抑制することができる。
【発明の効果】
【０００７】
本電源検出回路によれば、スタータ回路の出力を安定させることにより、誤動作を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、比較例に係る電源検出回路の構成を示した図である。
【図２】図２は、図１に示すパワーダウン検出回路の構成を示した図である。
【図３】図３は、図１に示すパワーオン検出回路の構成を示した図である。
【図４】図４は、図１に示すパワーオンラッチ回路の構成を示した図である。
【図５】図５は、図１に示す電源検出信号生成回路の構成を示した図である。
【図６】図６は、図１に示すスタータ回路の構成を示した図である。
【図７】図７は、電源電圧と参照電圧の関係を示した図である。
【図８】図８は、比較例に係る電源検出回路の動作を示した図である。
【図９】図９は、実施例１に係る電源検出回路の構成を示した図である。
【図１０】図１０は、実施例１に係るスタータ回路の構成を示した図である。
【図１１】図１１は、実施例１に係る電源検出回路の動作を示した図である。
【図１２】図１２は、実施例１の変形例に係る電源検出回路の構成を示した図である。
【図１３】図１３は、実施例１の変形例に係るスタータ回路の構成を示した図である。
【図１４】図１４は、実施例２に係るスタータ回路の構成を示した図である。
【図１５】図１５は、図１４における切替スイッチの構成を示した図である。
【図１６】図１６は、実施例２の変形例に係るスタータ回路の構成を示した図である。
【発明を実施するための形態】
【０００９】
最初に、図面を参照しつつ、比較例に係る電源検出回路について説明し、続いて実施例に係る電源検出回路について説明する。
（比較例）
【００１０】
図１は、比較例に係る電源検出回路の構成を示したブロック図である。電源検出回路１００は、パワーダウン検出回路１０、パワーオン検出回路１２、パワーオンラッチ回路１４、電源検出信号生成回路１６、及びスタータ回路１８を備える。
【００１１】
パワーダウン検出回路１０は、電源電圧（第１電源電圧）が所定の基準電位（第１電位）を下回るパワーダウンを検出する。パワーダウン検出回路１０の出力であるｌｏｗｌｅｖｅｌｘ信号は、パワーダウンが検出されている場合にＬレベルとなり、それ以外の場合はＨレベルとなる。ｌｏｗｌｅｖｅｌｘ信号は、パワーオンラッチ回路１４及び電源検出信号生成回路１６に入力される。
【００１２】
パワーオン検出回路１２は、電源電圧（第１電源電圧）が所定の基準電位（第２電位）を上回るパワーオンを検出する。パワーオンの基準電位（第２電位）は、パワーダウンの基準電位（第１電位）より高い。パワーオン検出回路１２の出力であるｐｏｎｄｅｔｚ信号は、パワーオンが検出されている場合にＨレベルとなり、それ以外の場合はＬレベルとなる。ｐｏｎｄｅｔｚ信号は、パワーオンラッチ回路１４に入力される。
【００１３】
パワーオンラッチ回路１４は、ｐｏｎｄｅｔｚ信号及びｌｏｗｌｅｖｅｌｘ信号に基づいて、電源電圧の検出状態をラッチする。パワーオンラッチ回路１４の出力であるｐｏｒｌａｔｃｈｘ信号は、ラッチ回路がセット状態にある場合にＬレベルとなり、リセット状態にある場合にＨレベルとなる。ｐｏｒｌａｔｃｈｘ信号は、電源検出信号生成回路１６に入力される。
【００１４】
電源検出信号生成回路１６は、ｐｏｒｌａｔｃｈｘ信号、ｌｏｗｌｅｖｅｌｘ信号、及びスタータ回路１８からのｎｒｓｅｔｘ信号に基づいて、電源電圧の検出結果を示す電源検出信号を生成する。電源検出信号生成回路１６の第１の出力であるｐｏｗｅｒｄｅｔｅｃｔｚ信号は、パワーオンが検出されている場合にＨレベルとなり、パワーオンが検出されていない場合にＬレベルとなる。ｐｏｗｅｒｄｅｔｅｃｔｚ信号は、電源検出回路１００が搭載された半導体装置の内部回路へと出力され、パワーオン時及びパワーダウン時に内部回路を初期化するために用いられる。また、電源検出信号生成回路１６の第２の出力であるｐｄｒｅｓｅｔｚ信号は、パワーダウン検出時に一時的にＨレベルとなり、それ以外の場合はＬレベルとなるパルス信号である。ｐｄｒｅｓｅｔｚ信号は、スタータ回路１８に入力される。
【００１５】
スタータ回路１８は、パワーダウン検出回路１０及びパワーオン検出回路１２を初期化するための初期化信号であるｎｒｓｅｔｘ信号を生成、出力する。ｎｒｓｅｔｘ信号は、初期化が行われる間はＬレベルとなり、そうでない場合はＨレベルとなる。また、スタータ回路１８自身も、電源検出信号生成回路１６のｐｄｒｅｓｅｔｚ信号により初期化される。
【００１６】
図２は、図１のパワーダウン検出回路１０の詳細な構成を示した図である。パワーダウン検出回路１０は、分圧回路２０、負荷回路２２、リセット回路２４、バッファ回路（２６，２８，２９の素子）、及びｎＭＯＳトランジスタｎ１１を有している。以下の説明では、第１電源線を電源線Ｖｄｄ、第２電源線を接地線Ｖｓｓとした例について説明する。また、パワーオンが検出されている期間を第１期間、それ以外の期間（電源投入時からパワーオンが検出されるまでの期間と、パワーダウンが検出されてから再びパワーオンが検出されるまでの期間）を第２期間と称する。
【００１７】
分圧回路２０は、電源線Ｖｄｄと接地線Ｖｓｓとの間に、電源線Ｖｄｄの側から順にｐＭＯＳトランジスタｐ１０、抵抗Ｒ１０、Ｒ１１、Ｒ１２、及びｎＭＯＳトランジスタｎ１０が接続されてなる。ｐＭＯＳトランジスタｐ１０及びｎＭＯＳトランジスタｎ１０は、それぞれダイオード接続されている。抵抗Ｒ１０とＲ１１との間のノードから、電源電圧Ｖｄｄが抵抗分割された電圧が出力される。
【００１８】
負荷回路２２は、電源線Ｖｄｄの側から順に、ｐＭＯＳトランジスタｐ１１及び抵抗Ｒ１３が接続されてなる。ｐＭＯＳトランジスタｐ１１のゲートは接地されており、常にオンしている。ｎＭＯＳトランジスタｎ１１は、抵抗Ｒ１３と接地線Ｖｓｓとの間に接続されており、インバータとして機能する。ｎＭＯＳトランジスタｎ１１のゲートには、分圧回路２０の出力電圧が入力されている。抵抗Ｒ１３とｎＭＯＳトランジスタｎ１１との間のノードの電圧が、後段の第１リセット回路２４へと出力される。
【００１９】
リセット回路２４では、入力端と出力端との間に、インバータ２６、２８、及び２９が直列に接続されている。また、インバータ２６の前段に位置するノードには、一端が電源線Ｖｄｄに接続されたｐＭＯＳトランジスタｐ１２が接続されている。同様に、インバータ２８とインバータ２９との間に位置するノードにも、他端が電源線Ｖｄｄに接続されたｐＭＯＳトランジスタｐ１３が接続されている。ｐＭＯＳトランジスタｐ１２及びｐ１３のゲートには、スタータ回路１８からの出力信号であるｎｒｓｅｔｘが入力されている。リセット回路２４の出力は、パワーダウン検出回路１０の出力信号ｌｏｗｌｅｖｅｌｘとして出力される。
【００２０】
図３は、図１のパワーオン検出回路１２の詳細な構成を示した図である。パワーオン検出回路１２の基本的な構成は、図２に示すパワーダウン検出回路１０とほぼ同様（電源電圧Ｖｄｄを抵抗分割して取り出すポイントがＲ１１とＲ１２の間である点が異なる）であり、詳細な説明を省略する。ただし、パワーオン検出回路１２の検出する電位（第１電位）のレベルは、パワーダウン検出回路１０の検出する電位（第２電位）より高くなっている。このため、両回路は回路の電気的特性（例えば、分圧回路２０における生成電圧等）において異なる。パワーオン検出回路１２におけるリセット回路２４の出力は、パワーオン検出回路１２の出力信号ｐｏｎｄｅｔｚとして出力される。
【００２１】
図４は、図１のパワーオンラッチ回路１４の詳細な構成を示した図である。パワーオンラッチ回路１４は、保持部４０、アンド回路４２、バッファ回路４８、並びに保持部４０の動作を制御するｎＭＯＳトランジスタｎ２０、ｎ２２、ｎ２４、ｎ２６を有する。保持部４０は、２組のＣＭＯＳインバータ４６及び４８を含む。ＣＭＯＳインバータ４６はｐＭＯＳトランジスタｐ２０及びｎＭＯＳトランジスタｎ２８を、ＣＭＯＳインバータ＊＊はｐＭＯＳトランジスタｐ２１及びｎＭＯＳトランジスタｎ２９をそれぞれ含む。ｎＭＯＳトランジスタｎ２０及びｎ２２のゲートには、パワーダウン検出信号ｌｏｗｌｅｖｅｌｘをインバータ４９で反転させた信号が入力される。保持部４０は、パワーオンが検出されていない期間（第２期間）において、出力ノードＮＤ１にＬレベルを保持し、パワーオンが検出されている期間（第１期間）において、出力ノードＮＤ１にＨレベルを保持する。
【００２２】
保持部４０は、パワーダウン検出信号ｌｏｗｌｅｖｅｌｘのＬレベル期間に初期化され、ノードＮＤ１をＬレベル、ノードＮＤ２をＨレベルにそれぞれ設定する。この状態で、パワーオンラッチ回路１４はＨレベルのラッチ信号ｐｏｒｌａｔｃｈｘを出力する。パワーオンラッチ回路１４のリセット状態（ｐｏｒｌａｔｃｈｘ信号がＨレベル）は、パワーオンが検出されていない期間（第２期間）を示す。パワーオンラッチ回路１４のセット状態（ｐｏｒｌａｔｃｈｘ信号がＬレベル）は、パワーオンが検出されている期間（第１期間）を示す。
【００２３】
図５は、図１の電源検出信号生成回路１６の詳細な構成を示した図である。電源検出信号生成回路１６は、電源検出信号ｐｏｗｅｒｄｅｔｅｃｔｚを生成するパワーオン制御部５０と、パワーダウンリセット信号ｐｄｒｅｓｅｔｚを生成するパワーダウン制御部５２とを有する。
【００２４】
パワーオン制御部５０は、ｎＭＯＳトランジスタｎ３０及びｎ３２、ｐＭＯＳトランジスタｐ３０、並びにインバータ５３、５４、５６を含む。ｎＭＯＳトランジスタｎ３０は、ラッチ信号ｐｏｒｌａｔｃｈｘがＬレベルの期間にオンし、パワーダウン検出信号ｌｏｗｌｅｖｅｌｘのレベルをノードＮＤ３に伝える。ｎＭＯＳトランジスタｎ３２は、ラッチ信号ｐｏｒｌａｔｃｈｘがＨレベルの期間に、ノードＮＤ３を接地線Ｖｓｓに接続する。インバータ５４及び５６から構成されるインバータ列は、ノードＮＤ３のレベルを受け、電源検出信号ｐｏｗｅｒｄｅｔｅｃｔｚを出力する。ｐＭＯＳトランジスタｐ３０は、初期化信号ｎｒｓｅｔｘがＬレベルの期間にオンし、インバータ５４及び５６の間のノードを電源線Ｖｄｄに接続する。これにより、電源検出信号ｐｏｗｅｒｄｅｔｅｃｔｚはＬレベルとなる（回路出力が初期化される）。
【００２５】
パワーダウン制御部５２は、ｎＭＯＳトランジスタ３４、ｐＭＯＳトランジスタｐ３２、及びインバータ５７、５８を有する。インバータ５８は、バッファとして機能する。ｎＭＯＳトランジスタｎ３４は、ラッチ信号ｐｏｒｌａｔｃｈｘがＬレベルの期間にオンし、パワーダウン検出信号ｌｏｗｌｅｖｅｌｘのレベルをノードＮＤ４に伝える。ｐＭＯＳトランジスタｐ３２は、初期化信号ｎｒｓｅｔｘがＬレベルの期間にオンし、ノードＮＤ４を電源線Ｖｄｄに接続する。これにより、パワーダウンリセット信号ｐｄｒｅｓｅｔｚはＬレベルとなる（回路出力が初期化される）。パワーダウンリセット信号ｐｄｒｅｓｅｔｚは、パワーダウン検出信号ｌｏｗｌｅｖｅｌｘがＬレベルとなる期間に一時的にＨレベルとなる。
【００２６】
図６は、図１のスタータ回路１８の詳細な構成を示した図である。電源線Ｖｄｄ及び接地線Ｖｓｓの間に、電源線Ｖｄｄの側から順に、ｐＭＯＳトランジスタｐ４０及びキャパシタＣＰが直列に接続されている。ｐＭＯＳトランジスタｐ４０のゲートには、後述する参照電圧ｐｄｘが入力されている。ｐＭＯＳトランジスタｐ４０とキャパシタＣＰとの間の中間ノードＮＤの電圧レベルが、スタータ回路１８の出力信号ｎｒｓｅｔｘとして出力される。また、中間ノードＮＤと接地線Ｖｓｓとの間には、ｎＭＯＳトランジスタｎ４０が接続されている。ｎＭＯＳトランジスタｎ４０は、パワーダウンリセット信号ｐｄｒｅｓｅｔｚがＨレベルの期間にオンし、中間ノードＮＤに接地電圧Ｖｓｓを印加する。これにより、リセット信号ｎｒｓｅｔｘはＬレベルとなる。
【００２７】
図７は、電源電圧Ｖｄｄ及び参照電圧ｐｄｘの関係を示したグラフである。参照電圧ｐｄｘは、接地電圧Ｖｓｓより大きく電源電圧Ｖｄｄより小さい。参照電圧ｐｄｘは、例えば電源電圧Ｖｄｄを抵抗分割することにより得ることができ、例えば図２に示すパワーダウン検出回路１２における抵抗Ｒ１０及びＲ１１の間のノードから取り出すことができる。グラフに示すように、参照電圧ｐｄｘは電源電圧Ｖｄｄが上昇するに従って上昇する。これにより、スタータ回路１８（図６）のｐＭＯＳトランジスタｐ４０は、電源電圧Ｖｄｄが大きくなるに従って電流供給能力が小さくなる。参照電圧ｐｄｘとＶｄｄからなる｜Ｖｇｓ＝Ｖ（ｐｄｘ）−Ｖｄｄ｜がｐＭＯＳトランジスタｐ４０の閾値電圧Ｖｔｈを下まわると、電源線Ｖｄｄから中間ノードＮＤへの電流の供給は停止される。
【００２８】
図８は、各回路の出力信号の遷移を示したグラフである。電源電圧Ｖｄｄの供給が開始されると、スタータ回路１８は、ｐＭＯＳトランジスタｐ４０を介してキャパシタＣＰが充電されるまでの間、Ｌレベルの初期化信号ｎｒｓｅｔｘを出力する（Ａ）。初期化信号ｎｒｓｅｔｘの電圧レベルは、キャパシタＣＰの容量値とｐＭＯＳトランジスタｐ４０の抵抗値により決まるＲＣ時定数に応じて徐々に上昇し（Ｂ）、その後は電源電圧Ｖｄｄに追従して上昇する（Ｃ）。ｐＭＯＳトランジスタｐ４０のゲートには参照電圧ｐｄｘが印加されているため、ｎｒｓｅｔｘ信号の電圧値はＶ（ｎｒｓｅｔｘ）＝Ｖｄｄ−Ｖ（ｐｄｘ）となる。
【００２９】
初期化信号ｎｒｓｅｔｘが所定値に満たない間は、パワーオンラッチ回路１４におけるリセット回路２４のｐＭＯＳトランジスタｐ１２及びｐ１３がオン（リセット回路２４が動作）し、出力信号ｐｏｎｄｅｔｚはＬレベルとなる（Ｄ）。同様に、パワーダウン検出回路１０におけるリセット回路２４のｐＭＯＳトランジスタｐ１２及びｐ１３もオンし、出力信号ｌｏｗｌｅｖｅｌｘはＬレベルとなる（Ｅ）。
【００３０】
パワーオンラッチ回路１４は、パワーダウン検出回路１０の出力信号ｌｏｗｌｅｖｅｌｘがＬレベルの間に初期化され、その後Ｈレベルのラッチ信号ｐｏｒｌａｔｃｈｘを出力する（Ｆ）。電源検出信号生成回路１６の出力信号であるｐｏｗｅｒｄｅｔｅｃｔｚは、パワーオン検出回路１２の出力信号であるｐｏｎｄｅｔｚとほぼ同じ信号波形を示す（Ｇ）。ただし、ｐｏｗｅｒｄｅｔｅｃｔｚ信号の方が、ｐｏｎｄｅｔｚ信号に比べてＬレベル時（例えば、電源投入直後）におけるノイズが抑制されている。電源検出信号生成回路１６のもう一方の出力信号であるｐｄｒｅｓｅｔｚは、初期化信号ｎｒｓｅｔｘによりＬレベルに抑制される（Ｈ）。
【００３１】
電源電圧Ｖｄｄが第１の電位（Ｖｔｈ１）を上回ると、パワーダウン検出回路１０のｎＭＯＳトランジスタｎ１１がオンし、パワーダウン検出回路１０の出力信号ｌｏｗｌｅｖｅｌｘはＨレベルとなる（Ｉ）。さらに、電源電圧Ｖｄｄが第２の電位（Ｖｔｈ２）を上回ると、パワーオン検出回路１２のｎＭＯＳトランジスタｎ１１がオンし、パワーオン検出回路１２の出力信号ｐｏｎｄｅｔｚはＨレベルとなる（Ｊ）。ｐｏｎｄｅｔｚ信号がＨレベルに変化すると、パワーオンラッチ回路１４の出力信号ｐｏｒｌａｔｃｈｘはＬレベルとなり（Ｋ）、電源検出信号生成回路１６の出力信号ｐｏｗｅｒｄｅｔｅｃｔｚはＨレベルとなる（Ｌ）。その後、電源電圧Ｖｄｄが低下するまでの間は、この回路状態が維持される。
【００３２】
電源電圧Ｖｄｄが低下し始めた場合（Ｍ）、本来であればパワーダウン検出回路１０がパワーダウンを検出し、それを受けてその他の回路の動作が決定する（例えば、電源検出信号生成回路１６の出力信号ｐｏｗｅｒｄｅｔｅｃｔｚがＬレベルとなる）。しかし、比較例に係る電源検出回路１００の構成では、パワーダウン検出回路１０がパワーダウンを検出する前にスタータ回路１８が動作し、パワーダウン検出回路１０を初期化してしまう場合がある。以下、これについて詳細に説明する。
【００３３】
００２８段落にて説明したように、スタータ回路１８の出力信号ｎｒｓｅｔｘは、最大でＶ（ｎｒｓｅｔｘ）＝Ｖｄｄ−Ｖ（ｐｄｘ）までしか上昇しない。また、Ｖ（ｐｄｘ）がｐＭＯＳトランジスタｐ４０の閾値電圧Ｖｔｈを越えた後は、ｐＭＯＳトランジスタｐ４０はオフとなるため、電源線Ｖｄｄから中間ノードＮＤへの電流の供給が遮断されてしまう。従って、中間ノードＮＤからの電流のリーク等が生じた場合、ｎｒｓｅｔｘ信号の電圧レベルが予定よりも早く低下してしまう場合がある。このような現象は、電源電圧Ｖｄｄの低下速度が緩やかである場合に特に生じやすい。
【００３４】
ｎｒｓｅｔｘ信号の電圧レベルが予定より早く低下すると、パワーダウン検出回路１０においてｐＭＯＳトランジスタｐ１２及びｐ１３がオンし、リセット回路２４が動作してしまう場合がある。その結果、パワーダウン検出回路１０の出力信号ｌｏｗｌｅｖｅｌｘがＬレベルとなり、パワーダウンが誤って検出されてしまう場合がある。また、同様にパワーオン検出回路１２の出力信号ｐｏｎｄｅｔｚもリセットされてしまう場合がある。
【００３５】
このように、比較例に係る電源検出回路１００では、スタータ回路１８の出力ｎｒｓｅｔｘが安定せず、誤動作を引き起こしてしまう場合があった。以下に記載の実施例では、上記の課題を解決するための構成を備えた電源検出回路について説明する。
【実施例１】
【００３６】
図９は、実施例１に係る電源検出回路１００の構成を示した図である。電源検出信号生成回路１６からの出力信号ｐｏｗｅｒｄｅｔｅｃｔｚが、スタータ回路１８に入力されている。その他の構成は比較例１（図１）と同様であり、詳細な説明を省略する。
【００３７】
図１０は、実施例１に係るスタータ回路１８の構成を示した図である。中間ノードＮＤと電源線Ｖｄｄとの間に、ｐＭＯＳトランジスタｐ４２が設けられている。ｐＭＯＳトランジスタｐ４２は、電源検出信号生成回路１６からのｐｏｗｅｒｄｅｔｅｃｔｚを論理反転した信号により制御され、ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＨレベルの場合にオンし、Ｌレベルの場合にオフする。なお、ｐＭＯＳトランジスタの代わりにｐＭＯＳ／ｎＭＯＳトランジスタで構成されるトランスファを用いてもよいが、その場合はｎＭＯＳトランジスタの制御にはｐｏｗｅｒｄｅｔｅｃｔｚ信号を、ｐＭＯＳトランジスタの制御にはインバータ等によりｐｏｗｅｒｄｅｔｅｃｔｚ信号を反転させて入力する。その他の構成は比較例１（図６）と同様であり、詳細な説明を省略する。
【００３８】
パワーオン検出回路１２がパワーオンを検出し、ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＨレベルになると、ｐＭＯＳトランジスタｐ４２がオンし、電源線Ｖｄｄと中間ノードＮＤとが接続される。これにより、中間ノードＮＤはＶｄｄ−Ｖ（ｐｄｘ）の電圧レベルからさらに高いＶｄｄの電圧レベルまで充電される。また、パワーオンが検出されている間（第１期間）は、電源線Ｖｄｄから中間ノードＮＤに対し電流が供給され、中間ノードＮＤの電圧レベルはＶｄｄに維持される。このため、スタータ回路１８の出力信号ｎｒｓｅｔｘも、Ｖｄｄの電圧レベルに追従する形で安定する。
【００３９】
図１１は、実施例１に係る電源検出回路の動作を示したグラフである。パワーオンが検出されるまでの動作は比較例（図８）と同様である。ただし、比較例と異なり、スタータ回路１８の出力信号であるｎｒｓｅｔｘの電圧レベルがＶｄｄまで上昇している（Ａ）。また、電源電圧Ｖｄｄが低下した場合も、ｎｒｓｅｔｘ信号の電圧レベルはＶｄｄに追従して低下し（Ｂ）、比較例にあった中間ノードＮＤの電圧降下（いわゆるノードのダレ、図中に破線で示す）が抑制されている。電源電圧Ｖｄｄが第１の電位を下回ると、パワーダウン検出回路１０がパワーダウンを検出し、ｌｏｗｌｅｖｅｌｘ信号はＬレベルとなる（Ｃ）。これを受けて、電源検出信号生成回路１６の出力であるｐｄｒｅｓｅｔｚが一時的にＨレベルとなり、スタータ回路１８が初期化される（Ｄ）。このとき、パワーオン検出回路１２の出力はＬレベルとなり（Ｅ）、パワーオンラッチ回路１４の出力はＨレレベルとなる（Ｆ）。また、電源検出信号生成回路１６から内部回路に出力されるｐｏｗｅｒｄｅｔｅｃｔｚ信号もＬレベルとなる（Ｇ）。また、スタータ回路１８を初期化するためのパワーダウンリセット信号ｐｄｒｅｓｅｔｚが一時的にＨレベルとなる（Ｈ）。
【００４０】
実施例１の電源検出回路１００によれば、スタータ回路１８にｐＭＯＳトランジスタｐ４２を設けたことにより、パワーオン検出後に中間ノードＮＤを電源電圧Ｖｄｄのレベルまで充電することができる。また、参照電圧ｐｄｘの上昇によりｐＭＯＳトランジスタｐ４０がオフした場合であっても、ｐＭＯＳトランジスタｐ４２を介して電源線Ｖｄｄと中間ノードＮＤとが接続されているため、中間ノードＮＤの電圧は電源電圧Ｖｄｄを追随する。以上の構成により、パワーオン検出後にスタータ回路１８において電流のリーク等が生じた場合であっても、中間ノードＮＤの電圧レベルが予定よりも低下してしまうことを抑制することができる。その結果、初期化信号ｎｒｓｅｔｘの出力レベルを安定させ、パワーダウン検出回路１０及びパワーオン検出回路１２の誤動作（誤ってリセットされてしまうこと）を抑制することができる。
【００４１】
本実施例において、スタータ回路１８のキャパシタＣＰは、中間ノードＮＤの電圧を維持する電圧維持回路の一例である。また、ｐＭＯＳトランジスタｐ４０及びｐ４２は、電源線Ｖｄｄから中間ノードＮＤへの電流供給量を調節する電流調節回路の一例である。電流調節回路は、パワーオンが検出されている第１期間における電流供給量が、パワーオンが検出されていない第２期間における電流供給量より大きくなるように（中間ノードＮＤに電源電圧Ｖｄｄが供給されるように）調節する。電圧保持回路及び電流調節回路は、上記の機能を有するものであれば、本実施例にて示された以外の形態であってもよい。
【００４２】
より詳細には、本実施例における電流調節回路は、以下の第１供給回路及び第２供給回路を含む。第１供給回路は、第１電源線（電源線Ｖｄｄ）と中間ノードＮＤとの間に接続され、電源電圧Ｖｄｄが上昇するにつれて電流供給能力が低下するもので、本実施例のｐＭＯＳトランジスタｐ４０はその一例である。第２供給回路は、第１電源線（電源線Ｖｄｄ）と中間ノードＮＤとの間に接続され、パワーオンが検出されている第１期間に駆動し、中間ノードＮＤに電源電圧を供給するもので、本実施例のｐＭＯＳトランジスタｐ４２はその一例である。第１供給回路及び第２供給回路は、上記の機能を有するものであれば、本実施例にて示された以外の形態であってもよい。
【００４３】
また、本実施例において、スタータ回路１８のｎＭＯＳトランジスタｎ４０は、第３供給回路の一例である。第３供給回路は、パワーダウンの検出時（ｐｄｒｅｓｅｔｚがＨレベルの時）にスタータ回路１８を初期化するためのもので、中間ノードＮＤと接地線Ｖｓｓとの間に接続されている。第３供給回路としては、他にもｐＭＯＳトランジスタ等を用いることができる。
【００４４】
上記の第３供給回路（ｎＭＯＳトランジスタｎ４０）の電流供給能力と比べて、第１供給回路（ｐＭＯＳトランジスタｐ４０）及び第２供給回路（ｐＭＯＳトランジスタｐ４２）の電流供給能力はかなり小さく抑えられていることが望ましい。これにより、第１電源線（電源線Ｖｄｄ）から第１供給回路及び第２供給回路を介して第２電源線（接地線Ｖｓｓ）に貫通電流が流れることを抑制することができる。
【００４５】
実施例１では、電源検出信号生成回路１６の出力信号であるｐｏｗｅｒｄｅｔｅｃｔｚに基づいて、スタータ回路１８におけるｐＭＯＳトランジスタｐ４２の切り替えを行ったが、代わりにｐｏｎｄｅｔｚ信号を用いてもよい。以下に変形例について説明する。
【００４６】
図１２は、実施例１の変形例に係る電源検出回路のブロック図であり、図１３は、変形例に係るスタータ回路１８の構成を示した図である。実施例１と異なり、パワーオン検出回路１２から出力されるｐｏｎｄｅｔｚ信号が、スタータ回路１８のｎＭＯＳトランジスタ４２に入力されている。その他の構成は実施例１と同様である。
【００４７】
実施例１の変形例に係る電源検出回路では、パワーオン検出回路１２がパワーオンを検出し、ｐｏｎｄｅｔｚ信号がＨレベルになると、ｐＭＯＳトランジスタｐ４２がオンし、電源線Ｖｄｄと中間ノードＮＤとが接続される。これにより、実施例１と同様に、中間ノードＮＤはＶｄｄ−Ｖ（ｐｄｘ）の電圧レベルからさらに高いＶｄｄの電圧レベルまで充電される。また、パワーオンが検出されている間（第１期間）は、常に電源線Ｖｄｄから中間ノードＮＤに対し電流が供給され、中間ノードＮＤの電圧レベルはＶｄｄに維持される。このため、スタータ回路１８の出力信号ｎｒｓｅｔｘも、Ｖｄｄの電圧レベルに追従する形で安定する。
【００４８】
以上のように、ｐｏｗｅｒｄｅｔｅｃｔｚ信号の代わりにｐｏｎｄｅｔｚ信号を用いた場合であっても、スタータ回路１８の出力を安定させ、電源検出回路の誤動作を抑制することができる。ここで、図８に示すように、ｐｏｗｅｒｄｅｔｅｃｔｚ信号の方が、ｐｏｎｄｅｔｚ信号に比べてＬレベル時におけるノイズが抑制されている。従って、スタータ回路１８の出力をより安定させるためには、実施例１の構成を採用することが好ましい。一方、回路構成によっては、変形例の構成を用いた方が好ましい（例えば、回路の小型化を図ることができる等）場合もある。これらの構成は、装置の仕様等に応じて適宜選択することができる。
【実施例２】
【００４９】
実施例２は、スタータ回路１８における電流調節回路部分の構成を変更した例である。全体構成は実施例１（図９）と同じであるため、詳細な説明を省略する。
【００５０】
図１４は、実施例２に係るスタータ回路１８の構成を示した図である。実施例１と同じく、電源線Ｖｄｄと接地線Ｖｓｓとの間に、ｐＭＯＳトランジスタｐ４０及びキャパシタＣＰが設けられており、両者の中間ノードＮＤの電圧レベルが初期化信号ｎｒｓｅｔｘとして出力されている。実施例２に係るスタータ回路１８は、実施例１と異なり、第２供給回路（図１０のｐＭＯＳトランジスタｐ４２）に相当する構成を有しないが、代わりにｐＭＯＳトランジスタｐ４０のゲート端子が切替スイッチＳＷと接続されている。その他の構成は実施例１と同様であり、詳細な説明を省略する。
【００５１】
切替スイッチＳＷは、電源検出信号生成回路１６からの出力信号ｐｏｗｅｒｄｅｔｅｃｔｚにより制御される。ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＬレベルの間は、切替スイッチＳＷは実施例１と同様に参照電圧ｐｄｘをｐＭＯＳトランジスタｐ４０のゲートに印加する。これにより、ｐＭＯＳトランジスタｐ４０は参照電圧ｐｄｘの電圧レベルに応じた電流供給能力を有し、電源電圧Ｖｄｄが上昇するにつれて電流供給量が低下する。ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＨレベルの間は、切替スイッチＳＷはｐＭＯＳトランジスタｐ４０のゲートに接地電圧Ｖｓｓを印加する。これにより、ｐＭＯＳトランジスタｐ４０は完全に駆動され、電流供給能力は最大となる。
【００５２】
図１５は、切替スイッチＳＷの構成例を示した回路図である。図１４と共通する構成については、同一の符号を付し、詳細な説明を省略する。切替スイッチＳＷは、ｐＭＯＳトランジスタｐ５０及びｎＭＯＳトランジスタｎ５０から構成されるパスゲート６０、ｎＭＯＳトランジスタｎ５２、並びにインバータ６２を含む。ｐＭＯＳトランジスタｐ５０のゲートにはｐｏｗｅｒｄｅｔｅｃｔｚ信号が、ｎＭＯＳトランジスタｎ５０のゲートにはｐｏｗｅｒｄｅｔｅｃｔｚ信号の反転信号が入力され、ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＬレベルの時にパスゲート６０がオンとなる。これにより、ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＬレベルの間は、パスゲート６０を介して参照電圧ｐｄｘがｐＭＯＳトランジスタｐ４０のゲートに入力される。ｐｏｗｅｒｄｅｔｅｃｔｚ信号がＨレベルの間は、パスゲート６０がオフし、ｎＭＯＳトランジスタｎ５２がオンする。これにより、ｎＭＯＳトランジスタｎ５２を介して接地電圧ＶｓｓがｐＭＯＳトランジスタｐ４０のゲートに印加される。
【００５３】
実施例２に係る電流検出回路１００の動作は、スタータ回路１８における動作の一部を除き実施例１（図１１）で説明したものと同様である。電源投入後しばらくは、電源電圧Ｖｄｄの上昇に伴いスタータ回路１８の出力信号ｎｒｓｅｔｘの電圧レベルも上昇する。このとき、参照電圧ｐｄｘも徐々に上昇するため、ｐＭＯＳトランジスタｐ４０の電流供給能力は電源電圧Ｖｄｄが上昇するに従って低下する。その後、パワーオン検出回路１２がパワーオンを検出すると、ｐＭＯＳトランジスタｐ４０のゲートには接地電圧Ｖｓｓが印加され、ｐＭＯＳトランジスタｐ４０は完全にオンする。これにより、中間ノードＮＤはＶｄｄ−Ｖ（ｐｄｘ）の電圧レベルからさらに高いＶｄｄの電圧レベルまで充電される。以後、パワーオンが検出されている間（第１期間）は、常に電源線Ｖｄｄから中間ノードＮＤに対し電流が供給され、中間ノードＮＤの電圧レベルはＶｄｄに維持される。このため、スタータ回路１８の出力信号ｎｒｓｅｔｘも、Ｖｄｄの電圧レベルに追従する形で安定する。
【００５４】
以上のように、実施例２の電源検出回路１００によれば、スタータ回路１８に切替スイッチＳＷを設けたことにより、実施例１と同様に、パワーオン検出後に中間ノードＮＤを電源電圧Ｖｄｄのレベルまで充電することができる。また、パワーオン期間中はｐＭＯＳトランジスタｐ４０がオンとなっており、ｐＭＯＳトランジスタｐ４０を介して電源線Ｖｄｄと中間ノードＮＤとが接続されているため、中間ノードＮＤの電圧が一定に保たれる。以上の構成により、パワーオン検出後にスタータ回路１８において電流のリーク等が生じた場合であっても、中間ノードＮＤの電圧レベルが予定よりも低下してしまうことを抑制することができる。その結果、初期化信号ｎｒｓｅｔｘの出力レベルを安定させ、パワーダウン検出回路１０及びパワーオン検出回路１２の誤動作を抑制することができる。
【００５５】
本実施例において、ｐＭＯＳトランジスタｐ４０及び切替スイッチＳＷは、電源線Ｖｄｄから中間ノードＮＤへの電流供給量を調節する電流調節回路の一例である。より詳細には、本実施例における電流調節回路は、以下の供給回路及び切替回路を含む。供給回路は、第１電源線（電源線Ｖｄｄ）と中間ノードＮＤとの間に接続され、電源線Ｖｄｄから中間ノードＮＤへ電流を供給するもので、本実施例のｐＭＯＳトランジスタｐ４０はその一例である。切替回路は、パワーオンが検出されていない第２期間においては、電源電圧が上昇するにつれて供給回路の電流供給能力が低下するように制御する。また、パワーオンが検出されている第１期間においては、供給回路の電流供給能力が最大になるように制御する。本実施例では切替回路として切替スイッチＳＷを例に説明を行ったが、供給回路、切替回路、及び両者を合わせた電流調節回路は、上記の機能を有するものであれば本実施例にて示された以外の形態であってもよい。
【００５６】
また、実施例２では、電源検出信号生成回路１６の出力信号であるｐｏｗｅｒｄｅｔｅｃｔｚに基づいてスタータ回路１８における切替スイッチＳＷの切り替えを行ったが、代わりにｐｏｎｄｅｔｚ信号を用いてもよい。その場合の全体ブロック図は実施例１の変形例（図１２）と同様である。
【００５７】
図１６は、実施例２の変形例に係るスタータ回路１８の構成を示した図である。実施例１と異なり、パワーオン検出回路１２から出力されるｐｏｎｄｅｔｚ信号が、スタータ回路１８の切替スイッチＳＷに入力されている。その他の構成は実施例１と同様である。なお、切替スイッチＳＷの具体的構成については、図１５に示したものと同様であるため、説明を省略する。
【００５８】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１電源電圧が第１の電位を下回るパワーダウンを検出し、パワーダウン検出信号を生成するパワーダウン検出回路と、
前記第１電源電圧が前記第１の電位より高い第２の電位を上回るパワーオンを検出し、パワーオン検出信号を生成するパワーオン検出回路と、
前記パワーダウン及び前記パワーオンの検出結果に基づいて、検出結果を示す電源検出信号を生成する電源検出信号生成回路と、
前記パワーダウン検出回路及び前記パワーオン検出回路を初期化するための初期化信号を生成するスタータ回路と、を備え、
前記スタータ回路は、前記第１電源電圧と、前記第１電源電圧より低い第２電源電圧との中間ノードを、前記初期化信号の出力端とし、
前記中間ノードの電圧を維持する電圧維持回路と、
前記パワーオンが検出されている第１期間における前記第１電源電圧から前記中間ノードへの電流供給量能力がパワーオン後も維持される電流調節回路と、
を有することを特徴とする電源検出回路。
（付記２）
前記電流調節回路は、前記電源電圧と前記中間ノードとの間に接続され、前記電源電圧が上昇するにつれて電流供給能力が低下する第１供給回路と、
前記電源電圧と前記中間ノードとの間に接続され、前記第１期間に駆動する第２供給回路とを含むことを特徴とする付記１記載の電源検出回路。
（付記３）
前記第１供給回路はｐ型トランジスタであり、前記ｐ型トランジスタのゲートには、前記第１電源電圧と前記第２電源電圧との間の電圧が印加されることを特徴とする付記２記載の電源検出回路。
（付記４）
前記電流調節回路は、前記電源電圧と前記中間ノードとの間に接続された供給回路と、
前記第２期間においては、前記電源電圧が上昇するにつれて前記供給回路の電流供給能力が低下するようにし、前記第１期間においては、電源電圧が供給されるように切り替える切替回路と、
を含むことを特徴とする付記１記載の電源検出回路。
（付記５）
前記第１供給回路はｐ型トランジスタであり、
前記切替回路は、前記ｐ型トランジスタのゲートに接続され、前記第１期間においては前記ゲートに対し前記第２電源電圧を印加し、前記第２期間においては前記ゲートに対し前記第１電源電圧と前記第２電源電圧との間の電圧を印加することを特徴とする付記４記載の電源検出回路。
（付記６）
前記スタータ回路は、前記中間ノードと前記第２電源電圧との間に接続され、前記パワーダウンの検出時に一時的にオンする第３供給回路を有することを特徴とする付記１〜５のいずれかに記載の電源検出回路。
（付記７）
前記第３供給回路の電流供給能力は、前記第１供給回路及び前記第２供給回路の電流供給能力より大きいことを特徴とする付記６に記載の電源検出回路。
（付記８）
前記電流調節回路は、前記電源検出信号により制御されることを特徴とする付記１〜７のいずれかに記載の電源検出回路。
（付記９）
前記電流調節回路は、前記パワーオン検出信号により制御されることを特徴とする付記１〜７のいずれかに記載の電源検出回路。
【符号の説明】
【００６０】
１０ パワーダウン検出回路
１２ パワーオン検出回路
１４ パワーオンラッチ回路
１６ 電源検出信号生成回路
１８ スタータ回路
１００ 電源検出回路
【特許請求の範囲】
【請求項１】
第１電源電圧が第１の電位を下回るパワーダウンを検出し、パワーダウン検出信号を生成するパワーダウン検出回路と、
前記第１電源電圧が前記第１の電位より高い第２の電位を上回るパワーオンを検出し、パワーオン検出信号を生成するパワーオン検出回路と、
前記パワーダウン及び前記パワーオンの検出結果に基づいて、検出結果を示す電源検出信号を生成する電源検出信号生成回路と、
前記パワーダウン検出回路及び前記パワーオン検出回路を初期化するための初期化信号を生成するスタータ回路と、を備え、
前記スタータ回路は、前記第１電源電圧と、前記第１電源電圧より低い第２電源電圧との中間ノードを、前記初期化信号の出力端とし、
前記中間ノードの電圧を維持する電圧維持回路と、
前記パワーオンが検出されている第１期間における前記第１電源電圧から前記中間ノードへの電流供給量能力がパワーオン後も維持される電流調節回路と、
を有することを特徴とする電源検出回路。
【請求項２】
前記電流調節回路は、前記電源電圧と前記中間ノードとの間に接続され、前記電源電圧が上昇するにつれて電流供給能力が低下する第１供給回路と、
前記電源電圧と前記中間ノードとの間に接続され、前記第１期間に駆動する第２供給回路とを含むことを特徴とする請求項１記載の電源検出回路。
【請求項３】
前記電流調節回路は、前記電源電圧と前記中間ノードとの間に接続された供給回路と、
前記第２期間においては、前記電源電圧が上昇するにつれて前記供給回路の電流供給能力が低下するようにし、前記第１期間においては、電源電圧が供給されるように切り替える切替回路と、
を含むことを特徴とする請求項１記載の電源検出回路。
【請求項４】
前記スタータ回路は、前記中間ノードと前記第２電源電圧との間に接続され、前記パワーダウンの検出時に一時的にオンする第３供給回路を有し、
前記第３供給回路の電流供給能力は、前記第１供給回路及び前記第２供給回路の電流供給能力より大きいことを特徴とする請求項２に記載の電源検出回路。
【請求項５】
前記電流調節回路は、前記電源検出信号により制御されることを特徴とする請求項１〜４のいずれかに記載の電源検出回路。
【請求項１】
第１電源電圧が第１の電位を下回るパワーダウンを検出し、パワーダウン検出信号を生成するパワーダウン検出回路と、
前記第１電源電圧が前記第１の電位より高い第２の電位を上回るパワーオンを検出し、パワーオン検出信号を生成するパワーオン検出回路と、
前記パワーダウン及び前記パワーオンの検出結果に基づいて、検出結果を示す電源検出信号を生成する電源検出信号生成回路と、
前記パワーダウン検出回路及び前記パワーオン検出回路を初期化するための初期化信号を生成するスタータ回路と、を備え、
前記スタータ回路は、前記第１電源電圧と、前記第１電源電圧より低い第２電源電圧との中間ノードを、前記初期化信号の出力端とし、
前記中間ノードの電圧を維持する電圧維持回路と、
前記パワーオンが検出されている第１期間における前記第１電源電圧から前記中間ノードへの電流供給量能力がパワーオン後も維持される電流調節回路と、
を有することを特徴とする電源検出回路。
【請求項２】
前記電流調節回路は、前記電源電圧と前記中間ノードとの間に接続され、前記電源電圧が上昇するにつれて電流供給能力が低下する第１供給回路と、
前記電源電圧と前記中間ノードとの間に接続され、前記第１期間に駆動する第２供給回路とを含むことを特徴とする請求項１記載の電源検出回路。
【請求項３】
前記電流調節回路は、前記電源電圧と前記中間ノードとの間に接続された供給回路と、
前記第２期間においては、前記電源電圧が上昇するにつれて前記供給回路の電流供給能力が低下するようにし、前記第１期間においては、電源電圧が供給されるように切り替える切替回路と、
を含むことを特徴とする請求項１記載の電源検出回路。
【請求項４】
前記スタータ回路は、前記中間ノードと前記第２電源電圧との間に接続され、前記パワーダウンの検出時に一時的にオンする第３供給回路を有し、
前記第３供給回路の電流供給能力は、前記第１供給回路及び前記第２供給回路の電流供給能力より大きいことを特徴とする請求項２に記載の電源検出回路。
【請求項５】
前記電流調節回路は、前記電源検出信号により制御されることを特徴とする請求項１〜４のいずれかに記載の電源検出回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−４９７２４（Ｐ２０１１−４９７２４Ａ）
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願番号】特願２００９−１９５０６２（Ｐ２００９−１９５０６２）
【出願日】平成２１年８月２６日（２００９．８．２６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願日】平成２１年８月２６日（２００９．８．２６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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