駆動回路、電気光学装置及び電子機器
【課題】 レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路、電気光学装置及び電子機器を提供する。
【解決手段】 (p+q)ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動回路であって、2(p+q)種類の基準電圧を発生する基準電圧発生回路と、各階調電圧信号線に2(p+q)種類の基準電圧のうちの1つの電圧が供給される2p本の階調電圧信号線と、各階調電圧信号線に、隣り合った2q種類の基準電圧のいずれかの電圧を出力するための2p個の基準電圧切替回路と、階調データの上位pビットのデータに対応して選択された2p本の階調電圧信号線のいずれかの基準電圧に基づいてソース線を駆動するインピーダンス変換回路と、インピーダンス変換回路と並列に設けられ該インピーダンス変換回路をバイパスするためのバイパス回路とを含む。
【解決手段】 (p+q)ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動回路であって、2(p+q)種類の基準電圧を発生する基準電圧発生回路と、各階調電圧信号線に2(p+q)種類の基準電圧のうちの1つの電圧が供給される2p本の階調電圧信号線と、各階調電圧信号線に、隣り合った2q種類の基準電圧のいずれかの電圧を出力するための2p個の基準電圧切替回路と、階調データの上位pビットのデータに対応して選択された2p本の階調電圧信号線のいずれかの基準電圧に基づいてソース線を駆動するインピーダンス変換回路と、インピーダンス変換回路と並列に設けられ該インピーダンス変換回路をバイパスするためのバイパス回路とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、駆動回路、電気光学装置及び電子機器に関する。
【背景技術】
【0002】
従来より、携帯電話機等の電子機器に用いられる液晶パネル(電気光学装置)として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す)等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【0003】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【0004】
そして、近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【0005】
一般に、画像表示を行うための駆動信号は、表示装置の階調特性に応じてガンマ補正が行われる。液晶装置を例にとれば、ガンマ補正により、階調表示を行うための階調データに基づいて、最適な画素の透過率を実現するように補正された階調電圧が出力される。そして、この階調電圧に基づいてソース線が駆動される。
【特許文献1】特開平7−306660
【発明の開示】
【発明が解決しようとする課題】
【0006】
ところが、近年、表示画像の高画質化の要求が多くなり、電気光学装置のソース線を駆動する駆動回路に対し、多階調化の要望が高まっている。この場合、電気光学装置の複数のソース線の各ソース線を駆動する各出力バッファに対して、より多くの種類の階調電圧を供給しなければならない。
【0007】
一般的に、駆動回路を半導体基板上に集積化させると、半導体基板の長辺方向に沿って複数の出力バッファが並ぶ構成が採用される。そのため、階調電圧信号線群もまた、半導体基板の長辺方向に延びるように配置されることになる。従って、階調電圧信号線の数を増加させる場合には、半導体基板の長辺方向と交差する該半導体基板の短辺方向のレイアウト面積を増加させてしまう。例えば、各ドットの階調データのビット数を6とすると、階調電圧信号線の数は64(=26)本となるが、階調データのビット数を8とすると、階調電圧信号線の数が256(=28)本となり、階調電圧信号線群のレイアウト面積が4(=28−6)倍に増加してしまう。
【0008】
一方、特許文献1には、階調電圧信号線の数を削減するために、階段状電圧を生成し、階段状に設定された複数の電圧の中から所望の電圧をサンプリングすることでパルス幅変調信号を生成して中間階調を表現する技術が開示されている。しかしながら、階調表現がパルス幅変調方式に限定されてしまう上に、より多くの階調数を必要とする場合には高画質化は困難という問題がある。
【0009】
また、階段状に設定された複数の電圧のレベルをすべて高精度で設定することは困難であり、高精度で設定できたとしても回路規模が複雑になってしまう。特に階調数が増加し、各階調間の電圧の差が小さくなる程、特許文献1に開示されたような各電圧のレベルが高精度の設定される階段状電圧を生成することは困難となる。
【0010】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【0011】
上記課題を解決するために本発明は、
(p+q)(p、qは自然数)ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動回路であって、
2(p+q)種類の基準電圧を発生する基準電圧発生回路と、
各階調電圧信号線に前記2(p+q)種類の基準電圧のいずれかの電圧が供給される2p本の階調電圧信号線と、
前記2p本の階調電圧信号線の各階調電圧信号線に、隣り合った2q種類の基準電圧のいずれかの電圧を出力するための2p個の基準電圧切替回路と、
前記階調データの上位pビットのデータに対応して選択された前記2p本の階調電圧信号線のいずれかの基準電圧に基づいて、前記ソース線を駆動するためのインピーダンス変換回路と、
前記インピーダンス変換回路と並列に設けられ、該インピーダンス変換回路の入力と出力とをバイパスするためのバイパス回路とを含み、
前記階調データの下位qビットのデータが第1の値のときに各基準電圧切替回路によって出力される基準電圧に基づいて、前記インピーダンス変換回路が前記ソース線を駆動し、
その後、前記インピーダンス変換回路の出力をハイインピーダンス状態に設定すると共に前記バイパス回路を導通状態に設定して、前記階調データの下位qビットのデータに対応して各基準電圧切替回路によって選択される基準電圧を前記ソース線に供給する駆動回路に関係する。
【0012】
また本発明に係る駆動回路では、
前記2p本の階調電圧信号線のいずれかの基準電圧を、前記階調データの上位pビットのデータに基づいて選択する電圧選択回路を含み、
前記インピーダンス変換回路が、
前記電圧選択回路によって選択された電圧に基づいて、前記ソース線を駆動することができる。
【0013】
また本発明に係る駆動回路では、
前記バイパス回路が、
各バイパススイッチが、前記インピーダンス変換回路と並列に設けられた2q個のバイパススイッチを含むことができる。
【0014】
また本発明に係る駆動回路では、
前記2q個のバイパススイッチの各バイパススイッチは、
所与の駆動期間内にバイパススイッチ毎に割り当てられた期間に、前記階調データの下位qビットのデータを用いて導通状態又は非導通状態に設定されてもよい。
【0015】
また本発明に係る駆動回路では、
前記第1の値が、
前記階調データの下位qビットの各ビットのデータが0のときの値であってもよい。
【0016】
上記のいずれかの発明によれば、2p本の階調電圧信号線を用いて2(p+q)種類の基準電圧に基づいてソース線を駆動することができるので、階調数が増加した場合であっても、駆動回路が集積化されたチップの短辺方向の長さが長くなることを抑え、駆動回路の低コスト化を図ることができる。
【0017】
また、まず、インピーダンス変換回路によりソース線を駆動した後、該インピーダンス変換回路の出力をハイインピーダンス状態に設定して基準電圧発生回路からの基準電圧をそのままソース線に供給するようにしたので、ソース線に与えるべき電圧レベルを高速に、且つ低消費で設定できるようになる。しかも、各電圧レベルを高精度で設定できるようになる。
【0018】
更に、高電位側電源電圧と低電位側電源電圧との間を抵抗分割して複数の基準電圧を生成する場合に比べて、2(p+q)種類の基準電圧の各基準電圧のずれを、2q種類の基準電圧の最高電位の電圧と最低電位の電圧との間に抑えることができるので、2(p+q)種類の基準電圧の各基準電圧を高精度に生成できるようになる。
【0019】
また本発明に係る駆動回路では、
前記インピーダンス変換回路が、
B級プッシュプル動作の演算増幅器を含むことができる。
【0020】
本発明によれば、いわゆるB級プッシュプル動作の演算増幅器を採用することで、構成の簡素化、低消費電力化を図ることができる。
【0021】
また本発明は、
複数の走査線と、
複数のソース線と、
複数の画素と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のソース線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
【0022】
本発明によれば、レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路を含む電気光学装置を提供できる。
【0023】
また本発明は、上記記載の電気光学装置を含む電子機器に関係する。
【0024】
本発明によれば、レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路を含む電気光学装置が適用される電子機器を提供できる。
【0025】
また本発明は、
(p+q)(p、qは自然数)ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動方法であって、
2p本の階調電圧信号線の各階調電圧信号線に、2(p+q)種類の基準電圧の隣り合った2q種類の基準電圧のいずれかの電圧を出力し、
前記階調データの上位pビットのデータに対応して選択される前記2p本の階調電圧信号線のいずれかの基準電圧に基づいて、インピーダンス変換回路により前記ソース線を駆動し、
前記2p本の階調電圧信号線の各階調電圧信号線に、前記2q種類の基準電圧のうち(p+q)ビットの階調データに対応した電圧を出力し、
前記インピーダンス変換回路の出力をハイインピーダンス状態に設定して、前記階調データの上位pビットのデータに対応して選択される前記2p本の階調電圧信号線のいずれかの基準電圧を前記ソース線に供給する駆動方法に関係する。
【0026】
また本発明に係る駆動方法では、
前記インピーダンス変換回路が、
前記2q種類の基準電圧のうち、階調データの下位qビットのデータが0に対応した基準電圧に基づいて、ソース線を駆動することができる。
【0027】
また本発明に係る駆動方法では、
所与の駆動期間内に割り当てられた2q個の期間の各期間に、前記2q種類の基準電圧の各基準電圧を各階調電圧信号線に出力することができる。
【発明を実施するための最良の形態】
【0028】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【0029】
1. 液晶表示装置
図1に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶表示装置について説明するが、単純マトリックス型の液晶表示装置についても、本実施形態におけるソースドライバとしての駆動回路を適用できる。
【0030】
液晶表示装置10は、液晶表示(Liquid Crystal Display:LCD)パネル(広義には表示パネル、更に広義には電気光学装置)20を含む。LCDパネル20は、例えばガラス基板上に形成される。このガラス基板上には、Y方向に複数配列されそれぞれX方向に伸びるゲート線(走査線)GL1〜GLM(Mは2以上の整数)と、X方向に複数配列されそれぞれY方向に伸びるソース線(データ線)SL1〜SLN(Nは2以上の整数)とが配置されている。また、ゲート線GLm(1≦m≦M、mは整数、以下同様。)とソース線SLn(1≦n≦N、nは整数、以下同様。)との交差位置に対応して、画素領域(画素)が設けられ、該画素領域に薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す。)22mnが配置されている。
【0031】
TFT22mnのゲートは、ゲート線GLnに接続されている。TFT22mnのソースは、ソース線SLnに接続されている。TFT22mnのドレインは、画素電極26mnに接続されている。画素電極26mnと、これに対向する対向電極28mnとの間に液晶が封入され、液晶容量(広義には液晶素子)24mnが形成される。画素電極26mnと対向電極28mnとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極28mnには、対向電極電圧Vcomが供給される。
【0032】
このようなLCDパネル20は、例えば画素電極及びTFTが形成された第1の基板と、対向電極が形成された第2の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
【0033】
液晶表示装置10は、ソースドライバ(広義には表示ドライバ、更に広義には駆動回路)30を含む。ソースドライバ30は、階調データに基づいて、LCDパネル20のソース線SL1〜SLNを駆動する。
【0034】
液晶表示装置10は、ゲートドライバ(広義には走査ドライバ)32を含むことができる。ゲートドライバ32は、一垂直走査期間内に、LCDパネル20のゲート線GL1〜GLMを走査する。
【0035】
液晶表示装置10は、電源回路100を含むことができる。電源回路100は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ30に対して供給する。電源回路100は、例えばソースドライバ30のソース線の駆動に必要な電源電圧VDDH、VSSHや、ソースドライバ30のロジック部の電圧を生成する。
【0036】
また電源回路100は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ32に対して供給する。
【0037】
更に電源回路100は、対向電極電圧Vcomを生成する。電源回路100は、ソースドライバ30によって生成された極性反転信号POLのタイミングに合わせて、高電位側電圧VCOMHと低電位側電圧VCOMLとを周期的に繰り返す対向電極電圧Vcomを、LCDパネル20の対向電極に出力する。
【0038】
液晶表示装置10は、表示コントローラ38を含むことができる。表示コントローラ38は、図示しない中央処理装置(Central Processing Unit:以下、CPUと略す。)等のホストにより設定された内容に従って、ソースドライバ30、ゲートドライバ32、電源回路100を制御する。例えば、表示コントローラ38は、ソースドライバ30及びゲートドライバ32に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。
【0039】
なお図1では、液晶表示装置10に電源回路100又は表示コントローラ38を含めて構成するようにしているが、これらのうち少なくとも1つを液晶表示装置10の外部に設けて構成するようにしてもよい。或いは、液晶表示装置10に、ホストを含めるように構成することも可能である。
【0040】
また、ソースドライバ30は、ゲートドライバ32及び電源回路100のうち少なくとも1つを内蔵してもよい。
【0041】
更にまた、ソースドライバ30、ゲートドライバ32、表示コントローラ38及び電源回路100の一部又は全部をLCDパネル20上に形成してもよい。例えば図2では、LCDパネル20上に、ソースドライバ30及びゲートドライバ32が形成されている。このようにLCDパネル20は、複数のソース線と、複数のゲート線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動する表示ドライバとを含むように構成することができる。LCDパネル20の画素形成領域80に、複数の画素が形成されている。
【0042】
2. ゲートドライバ
図3に、図1のゲートドライバ32の構成例を示す。
【0043】
ゲートドライバ32は、シフトレジスタ40、レベルシフタ42、出力バッファ44を含む。
【0044】
シフトレジスタ40は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ40は、クロック信号CPVに同期してスタートパルス信号STVをフリップフロップに保持すると、順次クロック信号CPVに同期して隣接するフリップフロップにスタートパルス信号STVをシフトする。ここで入力されるクロック信号CPVは水平同期信号であり、スタートパルス信号STVは垂直同期信号である。
【0045】
レベルシフタ42は、シフトレジスタ40からの電圧のレベルを、LCDパネル20の液晶素子とTFTのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば20V〜50Vの高い電圧レベルが必要になる。
【0046】
出力バッファ44は、レベルシフタ42によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
【0047】
3. ソースドライバ(駆動回路)
図4に、図1又は図2のソースドライバ30の構成例のブロック図を示す。
【0048】
ソースドライバ30は、I/Oバッファ50、表示メモリ52、ラインラッチ(広義には、階調データラッチ)54、階調電圧発生回路56、DAC(Digital/Analog Converter)58、駆動部60を含む。
【0049】
ソースドライバ30には、例えば表示コントローラ38から階調データDが入力される。この階調データDは、ドットクロック信号DCLKに同期して入力され、I/Oバッファ50においてバッファリングされる。ドットクロック信号DCLKは、表示コントローラ38から供給される。
【0050】
I/Oバッファ50は、表示コントローラ38又は図示しないホストによってアクセスされる。I/Oバッファ50にバッファリングされた階調データは、表示メモリ52に書き込まれる。また、表示メモリ52から読み出された階調データは、I/Oバッファ50でバッファリングされた後に、表示コントローラ38等に対して出力されるようになっている。
【0051】
表示メモリ(階調データメモリ)52は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また1走査ライン分の各メモリセルは、ラインアドレスによって特定される。
【0052】
アドレス制御回路62は、表示メモリ52内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路62は、階調データを表示メモリ52に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、I/Oバッファ50にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ52のメモリセルに書き込まれる。
【0053】
ロウアドレスデコーダ64は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ52のメモリセルを選択する。カラムアドレスデコーダ66は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ52のメモリセルを選択する。
【0054】
階調データを表示メモリ52から読み出してラインラッチ54に出力する際には、アドレス制御回路62は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ68は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ52のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された1水平走査分の階調データがラインラッチ54に出力される。
【0055】
アドレス制御回路62は、階調データを表示メモリ52から読み出してI/Oバッファ50に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ52のメモリセルに保持された階調データがI/Oバッファ50に読み出される。I/Oバッファ50に読み出された階調データは、表示コントローラ38又は図示しないホストにより取り出される。
【0056】
従って、図4において、ロウアドレスデコーダ64、カラムアドレスデコーダ66及びアドレス制御回路62が表示メモリ52への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図4において、ラインアドレスデコーダ68、カラムアドレスデコーダ66及びアドレス制御回路62が表示メモリ52からの階調データの読み出し制御を行う読み出し制御回路として機能する。
【0057】
ラインラッチ(階調データラッチ)54は、表示メモリ52から読み出された一水平走査分の階調データを、水平同期信号HSYNCの変化タイミングでラッチする。ラインラッチ54は、各レジスタが1ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ54の複数のレジスタの各レジスタには、表示メモリ52から読み出された1ドット分の階調データが取り込まれる。
【0058】
階調電圧発生回路(広義には基準電圧発生回路)56は、各階調電圧(基準電圧)が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路56は、高電位側電源電圧VDDHと低電位側電源電圧VSSHとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路56は、(p+q)(p、qは自然数)ビットの階調データに基づいて、2(p+q)種類の階調電圧を生成する。このような階調電圧発生回路56は、両端に高電位側電源電圧VDDHと低電位側電源電圧VSSHが供給された抵抗回路の複数の分割ノードの電圧のうち、同時に2p種類の階調電圧として出力させる。
【0059】
DAC58は、ラインラッチ54から出力される階調データ(より具体的には階調データの上位pビットのデータ)に対応した階調電圧を、駆動部60の出力である出力線ごとに生成する。より具体的には、DAC58は、階調電圧発生回路56によって生成された複数の階調電圧の中から、ラインラッチ54から出力された駆動部60の1出力線分の階調データ(より具体的には階調データの上位pビットのデータ)に対応した階調電圧を選択し、選択した階調電圧を出力する。
【0060】
DAC58は、出力線毎に設けられた電圧選択回路DEC1〜DECNを含む。各電圧選択回路は、階調電圧発生回路56からの複数の階調電圧の中から、階調データに対応した1つの階調電圧を出力する。
【0061】
駆動部60は、各出力線がLCDパネル20の各ソース線に接続される複数の出力線を駆動する。より具体的には、駆動部60は、DAC58の電圧選択回路によって出力線毎に出力された階調電圧に基づいて、各出力線を駆動する。駆動部60は、出力線毎に設けられた出力回路OUT1〜OUTNを含む。各出力回路は、各電圧選択回路からの階調電圧に基づいてソース線を駆動する。各出力回路は、ボルテージフォロワ接続された演算増幅器等により構成できる。
【0062】
図5に、ソースドライバが半導体基板に集積化された場合のレイアウトイメージの一例を示す。図5におけるX方向及びY方向は、図1と同様である。
【0063】
Y方向に延びるソース線SL1〜SLNの配列方向であるX方向が、ソースドライバ30の各部が半導体基板に集積化されたチップ90の長辺方向となるようにLCDパネル20に対して実装される。そのため、Y方向が、チップ90の短辺方向となる。
【0064】
このようなチップ90において、図4の駆動部60の出力回路OUT1〜OUTNの各出力回路が、チップ90がソース線SL1〜SLNに接続されるチップ90の端部付近の領域に、X方向に沿って配列されることになる。そして、出力回路OUT1〜OUTNのそれぞれに階調データに対応した階調電圧を供給するために、階調電圧を伝送するための階調電圧信号線群92がチップ90の長辺方向に延びるように配置される。
【0065】
このとき、階調電圧信号線群の長さが長くなって負荷容量を分散させるために、チップ90の中央部に階調電圧発生回路56を設けて、チップ90の中央部からチップ90の長辺方向に沿ってそれぞれ逆方向に延びるように階調電圧信号線群921、922が配置される。そして、チップ90の長辺方向に延びる表示メモリ52のワードライン(ビットライン)の長さを短くするために、表示メモリ52を、2つの表示メモリブロック521、522に分割してチップ90の中央部にロジック部94を設けることが行われる。このロジック部94は、図4のアドレス制御回路62、カラムアドレスデコーダ66、ロウアドレスデコーダ64及びラインアドレスデコーダ68のうち少なくとも1つを含む。
【0066】
ここで、図5に示すチップ90に集積化される階調電圧発生回路、DAC及び駆動部の構成例について説明する。
【0067】
図6に、本実施形態の比較例における階調電圧発生回路、DAC及び駆動部の構成例を示す。図6では、階調データが6ビットであるものとする。図6では、図5のソース線SL1〜SLNのうちソース線SL1〜SLnを駆動する部分について示すが、ソース線SL(n+1)〜SLNを駆動する部分についても、チップ90の中央部に配置された階調電圧発生回路を基準に階調電圧信号線が延びる方向が図6と逆方向である点を除いて同様である。
【0068】
比較例における階調電圧発生回路300は、抵抗回路310を含む。この階調電圧発生回路300が、図5の階調電圧発生回路56の部分に配置される。抵抗回路310の両端には、高電位側電源電圧VDDHと低電位側電源電圧VSSHとが供給される。抵抗回路310は、両端の電圧を抵抗分割した電圧を出力するための複数の分割ノードを有し、各分割ノードの電圧を階調電圧として出力する。抵抗分割した電圧を変更することで、ガンマ補正された階調電圧として出力できる。階調電圧発生回路300は、このような階調電圧V0〜V63の各階調電圧を階調電圧信号線GVL0〜GVL63の各階調電圧信号線に出力する。
【0069】
階調電圧信号線GVL0〜GVL63からなる階調電圧信号線群は、電圧選択回路DEC1〜DECnに共通に接続される。電圧選択回路DEC1〜DECNは、それぞれ同じ構成である。各電圧選択回路には、ラインラッチから6ビットの階調データD0〜D5と、各ビットの反転データXD0〜XD5が入力される。そして、階調データD0〜D5及び反転データXD0〜XD5に対応して、階調電圧V0〜V63のうちの1つを各出力回路に出力する。電圧選択回路DECj(1≦j≦n、jは整数)は、ラインラッチからの階調データを受け、出力回路OUTjに対して階調電圧を供給する。そのため、階調電圧信号線群は、ソース線の並び方向であるX方向(図5参照)に延びる。
【0070】
図7及び図8に、電圧選択回路DEC1の構成例の説明図を示す。
【0071】
図7では、電圧選択回路DEC1が、いわゆるROM(Read Only Memory)により構成される例を示している。この場合、図8に示すように、階調電圧Viが供給される階調電圧信号線GVLiと、階調データのうちの1ビットのデータ線Daとの交差位置に、トランジスタQa−bが設けられる。
【0072】
実際には、階調電圧信号線GVLiと、階調データのうちの1ビットのデータ線Da+1との交差位置にもトランジスタQ(a+1)−bが設けられる。そして、図8に示すように、トランジスタQ(a+1)−bのチャネル領域にはイオン注入により、該チャネル領域が常に導通状態になるように形成される。従って、トランジスタQa−bは、いわゆるスイッチ素子として動作し、トランジスタQ(a+1)−bは常時オン状態のスイッチ素子となる。
【0073】
これにより、いわゆるマスク交換のみでROMのデータを変更でき、レイアウト面積も削減できるという効果が得られる。
【0074】
こうして電圧選択回路DECjによって階調データD0〜D5及びその反転データXD0〜XD5に基づいて選択された階調電圧V0〜V63のうちのいずれか1つの階調電圧が、出力回路OUTjに供給される。図6において、出力回路OUTjは、ボルテージフォロワ接続された演算増幅器を含み、該演算増幅器によってインピーダンス変換された駆動信号がソース線SLjに供給されるようになっている。
【0075】
ところで、図6に示すような比較例において階調数が増加した場合、階調電圧信号線の本数も増加してしまうことになる。例えば、階調データを6ビットから8ビットの増加させた場合、階調電圧信号線の本数が64本から256本に増えてしまう。即ち、図6において、4倍に増加した階調電圧信号線の配線領域増加分だけレイアウト面積を増大させ、チップ90の短辺方向の長さが長くなってしまうという問題がある。
【0076】
そこで、本実施形態では、以下のような構成を採用することで、階調数を増加させた場合であっても、レイアウト面積の増大を抑え、ソースドライバの低コスト化を実現させることができるようになっている。
【0077】
図9に、本実施形態における階調電圧発生回路56、DAC58及び駆動部60の構成例を示す。図9において、図4又は図6と同一部分には同一符号を付し、適宜説明を省略する。図9では、図5のソース線SL1〜SLNのうちソース線SL1〜SLnを駆動する部分について示すが、ソース線SL(n+1)〜SLNを駆動する部分についても、チップ90の中央部に配置された階調電圧発生回路を基準に階調電圧信号線が延びる方向が図9と逆方向である点を除いて同様である。
【0078】
図6に示す比較例では6ビットの階調データに対応した26種類の階調電圧を発生させ、各階調電圧を26本の階調電圧信号線の各階調電圧信号線を介して電圧選択回路DEC1〜DECnに供給していた。これに対して、本実施形態では(p+q)(p、qは自然数)ビットの階調データに対応した2(p+q)種類の階調電圧を発生させ、各階調電圧を2p本の階調電圧信号線の各階調電圧信号線を介して電圧選択回路DEC1〜DECN(図9では電圧選択回路DEC1〜DECn)に供給することができる。即ち、pを6、qを2とすると、8(=p+q)ビットの階調データにもかかわらず、28種類の階調電圧の各階調電圧を26本の階調電圧信号線の各階調電圧信号線を介して電圧選択回路DEC1〜DECnに供給するものである。
【0079】
図9において、階調電圧発生回路(基準電圧発生回路)56は、抵抗回路57を含む。この階調電圧発生回路56が、図5の階調電圧発生回路56の部分に配置される。抵抗回路57の両端には、高電位側電源電圧VDDHと低電位側電源電圧VSSHとが供給される。抵抗回路57は、両端の電圧を抵抗分割した電圧を出力するための複数の分割ノードを有し、各分割ノードの電圧を階調電圧(基準電圧)として出力する。抵抗分割した電圧を変更することで、ガンマ補正された階調電圧として出力できる。
【0080】
このような構成において、階調データのビット数が(p+q)の場合に、階調電圧発生回路56は、2(p+q)種類の階調電圧の各階調電圧を各分割ノードに発生させることができる。階調電圧発生回路56は、更に、第1〜第2pの階調電圧切替回路(第1〜第2pの基準電圧切替回路)VSEL−1〜VSEL−2pを含む。第1〜第2pの階調電圧切替回路VSEL−1〜VSEL−2pの各階調電圧切替回路は、各階調電圧信号線に、隣り合った2q種類の階調電圧のいずれかの電圧を切り替えて出力する。即ち、各階調電圧切替回路が、2q個の分割ノード毎に設けられる。各分割ノードには、抵抗回路57が発生する、隣り合った2q種類の階調電圧が出力される。
【0081】
そして、各階調電圧切替回路が、階調電圧切替制御信号に基づいて、2q個の分割ノードの電圧のいずれかを各階調電圧信号線に出力するようになっている。従って、図9では、各階調電圧切替回路が、抵抗回路57が発生する、隣り合った22種類の階調電圧が出力される22個の分割ノード毎に設けられる。或いは、各階調電圧切替回路が、2p本の階調電圧信号線の各階調電圧信号線に対応して設けられる。
【0082】
このような各階調電圧切替回路が、階調電圧切替制御信号に基づいて、22個の分割ノードの電圧のいずれかを各階調電圧信号線に出力する。従って、階調電圧信号線の本数は26本であり、図6に示す比較例と同じである。例えば、第1の階調電圧切替回路VSEL−1は、隣り合った階調電圧V0〜V3が出力される4個の分割ノードに対応して設けられ、階調電圧切替制御信号に基づいて、階調電圧V0〜V3のいずれか1つの電圧を階調電圧信号線GVL0に出力する。また、第2の階調電圧切替回路VSEL−2は、隣り合った階調電圧V4〜V7が出力される4個の分割ノードに対応して設けられ、階調電圧切替制御信号に基づいて、階調電圧のいずれか1つの電圧を階調電圧信号線GVL1に出力する。
【0083】
階調電圧信号線GVL0〜GVL63からなる階調電圧信号線群は、電圧選択回路DEC1〜DECnに共通に接続される。電圧選択回路DEC1〜DECNは、図7、図8で説明した構成を有している。図5に示す電圧選択回路に6ビットの階調データD0〜D5及びその反転データXD0〜XD5が入力される。これに対し、図9に示す電圧選択回路には8ビットの階調データのうち上位6ビットの階調データD2〜D7及びその反転データXD2〜XD7が入力される。
【0084】
そして、各電圧選択回路は、上位6ビットの階調データD2〜D7及び反転データXD2〜XD7に対応して、階調電圧信号線GVL0〜GVL63のいずれか1つの階調電圧信号線の電圧を各出力回路に出力する。
【0085】
図10に、図9の第1の階調電圧切替回路VSEL−1の構成例のブロック図を示す。
【0086】
第1の階調電圧切替回路VSEL−1は、階調電圧切替制御信号XDACON0〜XDACON3に基づいて、抵抗回路57の分割ノードの電圧である階調電圧V0〜V3のいずれかの電圧を階調電圧信号線GVL0に出力する。
【0087】
第1の階調電圧切替回路VSEL−1は、一端が階調電圧信号線GVL0に接続され、他端がそれぞれ抵抗回路57の複数の分割ノードのうち階調電圧V0〜V3を出力する分割ノードに接続されるスイッチ素子GSW0〜GSW3を含む。
【0088】
スイッチ素子GSW0は、階調電圧切替制御信号XDACON0によりオンオフ制御される。スイッチ素子GSW1は、階調電圧切替制御信号XDACON1によりオンオフ制御される。スイッチ素子GSW2は、階調電圧切替制御信号XDACON2によりオンオフ制御される。スイッチ素子GSW3は、階調電圧切替制御信号XDACON3によりオンオフ制御される。
【0089】
図10では、第1の階調電圧切替回路VSEL−1の構成について示すが、第2〜第2pの階調電圧切替回路VSEL2〜VSEL2pの構成も第1の階調電圧切替回路VSEL−1の構成と同様である。そして、第2〜第2pの階調電圧切替回路VSEL2〜VSEL2pもまた、階調電圧切替制御信号XDACON0〜XDACON3により制御される。
【0090】
このような階調電圧切替制御信号XDACON0〜XDACON3は、ソースドライバ30の図示しない制御回路において生成される。
【0091】
図11に、階調電圧切替制御信号XDACON0〜XDACON3の説明図を示す。
【0092】
本実施形態では、DAC58で選択された階調電圧がインピーダンス変換回路をバイパスしてそのままソース線SL1〜SLNに供給されるDAC駆動期間が、ソースドライバ30の駆動期間内に設けられる。
【0093】
階調電圧切替制御信号XDACON0〜XDACON3のそれぞれは、Lレベルのときに制御対象のスイッチ素子を導通状態に設定し、Hレベルのときに制御対象のスイッチ素子を非導通状態に設定するものとする。そして、DAC駆動期間内には、階調電圧切替制御信号XDACON0〜XDACON3の各階調電圧切替制御信号に割り当てられた期間に、当該階調電圧切替制御信号がLレベルとなるように制御される。
【0094】
図9において、電圧選択回路によって選択された階調電圧信号線の電圧は、出力回路に供給される。図9において、出力回路は、ソース線を駆動するためのインピーダンス変換回路を含み、階調データの上位pビットのデータに対応して選択された2p本の階調電圧信号線のいずれかの階調電圧に基づいてソース線を駆動する。このようなインピーダンス変換回路は、ボルテージフォロワ接続された演算増幅器により実現される。ボルテージフォロワ接続された演算増幅器の構成は公知であるため、その説明を省略する。
【0095】
また本実施形態の出力回路は、インピーダンス変換回路としての演算増幅器と並列に設けられ、該演算増幅器の入力と出力とをバイパスするためのバイパス回路を含む。即ち、出力回路OUT1〜OUTNの出力回路OUTk(1≦k≦N、kは整数)は、インピーダンス変換回路として動作するボルテージフォロワ接続された演算増幅器OPkと、該演算増幅器OPkの入力と出力とをバイパスするためのバイパス回路BPSkとを含む。例えば出力回路OUT1は、インピーダンス変換回路として動作するボルテージフォロワ接続された演算増幅器OP1と、該演算増幅器OP1の入力と出力とをバイパスするためのバイパス回路BPS1とを含む。
【0096】
各バイパス回路では、階調データの下位q(図9ではq=2)ビットのデータと階調電圧切替制御信号とに基づいて、インピーダンス変換回路を構成する演算増幅器の入力と出力との導通状態、非導通状態の切替制御が行われる。
【0097】
このような構成において、階調データの下位qビットのデータが0(所定の値、第1の値)のときに各階調電圧切替回路によって出力される階調電圧に基づいて、ボルテージフォロワ接続された演算増幅器(インピーダンス変換回路)がソース線を駆動する。その後、演算増幅器の動作を停止させてその出力をハイインピーダンス状態に設定すると共にバイパス回路を導通状態に設定し、階調データの下位qビットのデータに対応して階調電圧切替回路によって選択される階調電圧をソース線にそのまま供給する。
【0098】
図12に、出力回路OUT1の構成例を示す。
【0099】
バイパス回路BPS1は、各バイパススイッチが、演算増幅器OP1(広義には演算増幅回路、インピーダンス変換回路)と並列に設けられた2q個のバイパススイッチを含む。従って、qが2の場合には、バイパス回路BPS1は、4つのバイパススイッチBSW1〜BSW4を含む。
【0100】
バイパス回路BPS1は、バイパス制御信号DACcnt0〜DACcnt3に基づいて制御される。このようなバイパス回路BPS1を構成するバイパススイッチBSW1は、バイパス制御信号DACcnt0によりオンオフ制御される。同様にバイパススイッチBSW2は、バイパス制御信号DACcnt1によりオンオフ制御される。同様にバイパススイッチBSW3は、バイパス制御信号DACcnt2によりオンオフ制御される。同様にバイパススイッチBSW4は、バイパス制御信号DACcnt3によりオンオフ制御される。
【0101】
このようなバイパス制御信号DACcnt0〜DACcnt3は、階調データの下位qビットのデータと階調電圧切替制御信号とに基づいて生成される。
【0102】
図13に、バイパス制御信号DACcnt0〜DACcnt3の説明図を示す。
【0103】
図13では、図9に示すようにqが2の場合の例を示している。なお、図13に示す回路は、ソースドライバ30の図示しない制御回路に内蔵される。
【0104】
バイパス制御信号DACcnt0は、階調データの下位2ビットのデータD0、D1と階調電圧切替制御信号XDACON0とに基づいて生成される。より具体的には、バイパス制御信号DACcnt0は、例えば階調データの下位2ビットのデータD0、D1が共に「0」で、階調電圧切替制御信号XDACON0がLレベルのときに、Hレベルとなるように生成される。
【0105】
バイパス制御信号DACcnt1は、階調データの下位2ビットのデータD0、D1と階調電圧切替制御信号XDACON1とに基づいて生成される。より具体的には、バイパス制御信号DACcnt1は、例えば階調データの下位2ビットのデータD0が「1」、D1が「0」で、階調電圧切替制御信号XDACON1がLレベルのときに、Hレベルとなるように生成される。
【0106】
バイパス制御信号DACcnt2は、階調データの下位2ビットのデータD0、D1と階調電圧切替制御信号XDACON2とに基づいて生成される。より具体的には、バイパス制御信号DACcnt0は、例えば階調データの下位2ビットのデータD0が「1」、D1が「1」で、階調電圧切替制御信号XDACON2がLレベルのときに、Hレベルとなるように生成される。
【0107】
バイパス制御信号DACcnt3は、階調データの下位2ビットのデータD0、D1と階調電圧切替制御信号XDACON3とに基づいて生成される。より具体的には、バイパス制御信号DACcnt0は、例えば階調データの下位2ビットのデータD0、D1が共に「1」で、階調電圧切替制御信号XDACON3がLレベルのときに、Hレベルとなるように生成される。
【0108】
なお図13において、バイパス制御信号DACcnt0〜DACcnt3が、出力回路の演算増幅器の出力がハイインピーダンス状態に設定されるOPアンプ駆動期間に変化せずDAC駆動期間のみ変化するように、オペアンプ制御信号によりマスク制御されるようになっている。図13では、出力回路OUT1の演算増幅器OP1の動作制御を行うオペアンプ制御信号OPC1によりマスク制御される。
【0109】
図12のバイパススイッチBSW1は、バイパス制御信号DACcnt0がHレベルのときに導通状態に設定され、バイパス制御信号DACcnt0がLレベルのときに非導通状態に設定される。
【0110】
バイパススイッチBSW2は、バイパス制御信号DACcnt1がHレベルのときに導通状態に設定され、バイパス制御信号DACcnt1がLレベルのときに非導通状態に設定される。
【0111】
バイパススイッチBSW3は、バイパス制御信号DACcnt2がHレベルのときに導通状態に設定され、バイパス制御信号DACcnt2がLレベルのときに非導通状態に設定される。
【0112】
バイパススイッチBSW4は、バイパス制御信号DACcnt3がHレベルのときに導通状態に設定され、バイパス制御信号DACcnt3がLレベルのときに非導通状態に設定される。
【0113】
従って、ソース線の1つの通常駆動期間内に設けられたDAC駆動期間においては、バイパス制御信号DACcnt0〜DACcnt3のうちいずれか1つのみがHレベルに設定されることになる。また、低消費モードにおいて、階調電圧切替制御信号XDACON0〜XDACON3をHレベルに固定することで、バイパス制御信号DACcnt0〜DACcnt3をLレベルに設定して、無駄な電力消費を避けることも可能となる。
【0114】
なおバイパス回路BPS1の構成は、図12に示すものに限定されるものではない。また、バイパス制御信号DACcnt0〜DACcnt3は、図13に示す回路で生成されるものに限定されるものではない。
【0115】
また、図12では出力回路OUT1の構成例を示すが、出力回路OUT2〜OUTNも同様である。
【0116】
図14に、階調電圧信号線GVL0の変化の一例を模式的に示す。
【0117】
図14では、階調データの下位2ビットのデータD0、D1が「0」、「1」である場合の階調電圧信号線GVL0の電圧変化の一例を示している。即ち、DAC駆動期間においては、バイパス制御信号DACcnt1のみがHレベルに変化し、バイパス制御信号DACcnt0、DACcnt2、DACcnt3はLレベルのままである。
【0118】
DAC駆動期間では、図11に示すように階調電圧切替制御信号XDACON0〜XDACON3のそれぞれが、順次オンになる。従って、第1の階調電圧切替回路VSEL−1は、抵抗回路57の分割ノードの電圧である階調電圧V0〜V3を順次切り替えて階調電圧信号線GVL0に出力していく。階調電圧信号線群のうち階調電圧信号線GVL0を除く他の階調電圧信号線GVL1〜GVL63についても同様に、隣り合った4つの階調電圧が順次切り替えられて出力される。
【0119】
電圧選択回路DEC1〜DECNは、こうしてDAC駆動期間内に電圧レベルが変化する階調電圧信号線GVL0〜GVL63の中から、8(=p+q)ビットの階調データのうち上位6(=p)ビットの階調データに対応した1つの階調電圧信号線を選択し、該階調電圧信号線の電圧を出力回路に出力する。
【0120】
例えば出力回路OUT1に対応した8ビットの階調データD0〜D7が「10000000」であるものとする。このとき、該階調データの上位6ビットのデータD2〜D7に対応して、出力回路OUT1に対して階調電圧信号線GVL0の電圧が出力される。そして、バイパス制御信号DACcnt1がHレベルに変化するため、出力回路OUT1では、階調電圧V1を用いてソース線SL1の電圧供給が行われることになる。
【0121】
図15に、出力回路OUT1の動作例のタイミング図を示す。
【0122】
出力回路OUT1は、水平同期信号HSYNCにより規定される1水平走査期間に、8ビットの階調データに基づいてソース線SL1を駆動することができる。1水平走査期間は、OPアンプ駆動期間と、該OPアンプ駆動期間後に設けられるDAC駆動期間とを含む。
【0123】
まず、OPアンプ駆動期間では、階調電圧切替制御信号XDACON0〜XDACON3のうち階調電圧切替制御信号XDACON0のみがLレベルに設定され、階調電圧切替制御信号XDACON1〜XDACON3がHレベルのままである。即ち、強制的に、階調データの下位2(=q)ビットのデータが「00」(第1の値)のときに各階調電圧切替回路によって所定の階調電圧(階調電圧切替回路VSEL1の場合には階調電圧V0、階調電圧切替回路VSEL2の場合には階調電圧V4)が出力されるようにしている。このような階調電圧切替制御信号の生成は、ソースドライバ30の図示しない制御回路において行われる。
【0124】
なお図13に示すように、バイパス制御信号DACcnt0〜DACcnt3がLレベルのままである。
【0125】
従って、OPアンプ駆動期間では、出力回路OUT1の演算増幅器OP1は、階調データの下位2(=q)ビットのデータが「00」(第1の値)のときに第1の階調電圧切替回路VSEL−1によって出力される階調電圧V0に基づいて、ソース線SL1を駆動することができる。
【0126】
その後、DAC駆動期間では、演算増幅器OP1〜OPNの動作制御を行うオペアンプ制御信号OPC1〜OPCN(図15ではオペアンプ制御信号OPC1)はLレベルに設定される。そして、階調電圧切替制御信号XDACON0〜XDACON3のそれぞれが順次Lレベルに変化する。
【0127】
ここで、出力回路OUT1に対応した階調データの下位2ビットのデータD0、D1が「00」の場合、DAC駆動期間では、バイパス制御信号DACcnt0のみがHレベルに変化する。従って、OPアンプ駆動期間において、演算増幅器OP1によりほぼ階調電圧V0の電圧レベルに到達したソース線SL1の電圧レベルが、DAC駆動期間において、バイパススイッチBSW1を介して階調電圧V0の本来の電圧レベルに高精度で調整できる。
【0128】
また、出力回路OUT1に対応した階調データの下位2ビットのデータD0、D1が「01」の場合、DAC駆動期間では、バイパス制御信号DACcnt2のみがHレベルに変化する。従って、OPアンプ駆動期間において、演算増幅器OP1によりほぼ階調電圧V0の電圧レベルに到達したソース線SL1の電圧レベルが、DAC駆動期間において、バイパススイッチBSW1を介して階調電圧V2の本来の電圧レベルに高精度で調整できる。
【0129】
これにより、演算増幅器OP1の製造ばらつき等に伴う出力誤差を修正することができる。
【0130】
以上説明したように、各出力回路は、2p本の階調電圧信号線を用いて2(p+q)種類の階調電圧に基づいてソース線を駆動することができる。従って、階調数が増加した場合であっても、チップの短辺方向の長さが長くなることを抑え、ソースドライバの低コスト化を図ることができる。
【0131】
また、まず、消費電流の多い演算増幅器によりソース線を駆動した後、該演算増幅器の動作を停止させて階調電圧発生回路56からの階調電圧をそのままソース線に供給するようにしたので、ソース線に与えるべき電圧レベルを高速に、且つ低消費で設定できるようになる。しかも、各電圧レベルを高精度で設定できるようになる。
【0132】
従って、ソース線に高速に電荷を充電したり、ソース線から高速に電荷を放電するための手段であるインピーダンス変換回路として演算増幅器を採用した場合であっても、いわゆるAB級プッシュプル動作の演算増幅器を採用する必要がなく、いわゆるB級プッシュプル動作の演算増幅器を採用することで、構成の簡素化、低消費電力化を図ることができる。
【0133】
また、階調電圧信号線群に供給される2(p+q)種類の階調電圧の各階調電圧を高精度に発生させる場合を考慮すると、2(p+q)種類の階調電圧のそれぞれについて高精度に電圧を発生させる構成が必要となる。これに対し、本実施形態では、階調電圧切替回路が各階調電圧信号線に出力する2q種類の階調電圧は、高電位側電源電圧VDDH及び低電位側電源電圧VSSHの間でずれるのではなく、この2q種類の階調電圧のうちの最高電位と最低電位の間でずれることになる。例えば、第1の階調電圧切替回路VSEL−1が出力する階調電圧V0〜V3は、抵抗回路57により階調電圧V0、V3を精度よく生成できるので、階調電圧V1、V2がずれたとしても、階調電圧V0より高電位になったり、階調電圧V3より低電位となることはない。従って、本実施形態の構成によれば、2(p+q)種類の階調電圧の各階調電圧を、高精度に生成できることになる。
【0134】
4. 電子機器
図16に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図16において、図1又は図2と同一部分には同一符号を付し、適宜説明を省略する。
【0135】
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットで表示コントローラ38に供給する。
【0136】
携帯電話機900は、LCDパネル20を含む。LCDパネル20は、ソースドライバ30及びゲートドライバ32によって駆動される。LCDパネル20は、複数のゲート線、複数のソース線、複数の画素を含む。
【0137】
表示コントローラ38は、ソースドライバ30及びゲートドライバ32に接続され、ソースドライバ30に対してRGBフォーマットの階調データを供給する。
【0138】
電源回路100は、ソースドライバ30及びゲートドライバ32に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またLCDパネル20の対向電極に、対向電極電圧Vcomを供給する。
【0139】
ホスト940は、表示コントローラ38に接続される。ホスト940は、表示コントローラ38を制御する。またホスト940は、アンテナ960を介して受信された階調データを、変復調部950で復調した後、表示コントローラ38に供給できる。表示コントローラ38は、この階調データに基づき、ソースドライバ30及びゲートドライバ32によりLCDパネル20に表示させる。
【0140】
ホスト940は、カメラモジュール910で生成された階調データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
【0141】
ホスト940は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、LCDパネル20の表示処理を行う。
【0142】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【0143】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【0144】
【図1】本実施形態における液晶表示装置の構成の概要を示す図。
【図2】本実施形態における液晶表示装置の他の構成の概要を示す図。
【図3】図1のゲートドライバの構成例のブロック図。
【図4】図1のソースドライバの構成例のブロック図。
【図5】ソースドライバが半導体基板に集積化された場合のレイアウトイメージの一例を示す図。
【図6】本実施形態の比較例における階調電圧発生回路、DAC及び駆動部の構成例の図。
【図7】電圧選択回路の構成例の説明図。
【図8】図7の電圧選択回路の構成例の説明図。
【図9】本実施形態における階調電圧発生回路、DAC及び駆動部の構成例の図。
【図10】図9の第1の階調電圧切替回路VSEL−1の構成例のブロック図。
【図11】階調電圧切替制御信号の説明図。
【図12】出力回路の構成例を示す図。
【図13】バイパス制御信号の説明図。
【図14】階調電圧信号線の変化の一例を模式的に示す図。
【図15】出力回路の動作例のタイミング図。
【図16】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【0145】
10 液晶表示装置、 20 LCDパネル、 30 ソースドライバ、
32 ゲートドライバ、 38 表示コントローラ、 40 シフトレジスタ、
42 レベルシフタ、 44 出力バッファ、 50 I/Oバッファ、
52 表示メモリ、 54 ラインラッチ、 56 階調電圧発生回路、
57 抵抗回路、 58 DAC、 60 駆動部、 62 アドレス制御回路、
64 ロウアドレスデコーダ、 66 カラムアドレスデコーダ、
68 ラインアドレスデコーダ、 100 電源回路、
BPS1〜BPSn バイパス回路、 BSW1〜BSW3 バイパススイッチ、
D0〜D7 階調データ、 DACcnt0〜DACcnt3 バイパス制御信号、
DEC1〜DECN 電圧選択回路、 GL1〜GLM ゲート線、
GSW0〜GSW3 スイッチ素子、 GVL0〜GVL63 階調電圧信号線、
OUT1〜OUTN 出力回路、 SL1〜SLN ソース線、
V0〜V63 階調電圧、 VDDH 高電位側電源電圧、
VSEL−1〜VSEL−2p 第1〜第2pの階調電圧切替回路、
VSSH 低電位側電源電圧、
XDACON0〜XDACON3 階調電圧切替制御信号
【技術分野】
【0001】
本発明は、駆動回路、電気光学装置及び電子機器に関する。
【背景技術】
【0002】
従来より、携帯電話機等の電子機器に用いられる液晶パネル(電気光学装置)として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す)等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【0003】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【0004】
そして、近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【0005】
一般に、画像表示を行うための駆動信号は、表示装置の階調特性に応じてガンマ補正が行われる。液晶装置を例にとれば、ガンマ補正により、階調表示を行うための階調データに基づいて、最適な画素の透過率を実現するように補正された階調電圧が出力される。そして、この階調電圧に基づいてソース線が駆動される。
【特許文献1】特開平7−306660
【発明の開示】
【発明が解決しようとする課題】
【0006】
ところが、近年、表示画像の高画質化の要求が多くなり、電気光学装置のソース線を駆動する駆動回路に対し、多階調化の要望が高まっている。この場合、電気光学装置の複数のソース線の各ソース線を駆動する各出力バッファに対して、より多くの種類の階調電圧を供給しなければならない。
【0007】
一般的に、駆動回路を半導体基板上に集積化させると、半導体基板の長辺方向に沿って複数の出力バッファが並ぶ構成が採用される。そのため、階調電圧信号線群もまた、半導体基板の長辺方向に延びるように配置されることになる。従って、階調電圧信号線の数を増加させる場合には、半導体基板の長辺方向と交差する該半導体基板の短辺方向のレイアウト面積を増加させてしまう。例えば、各ドットの階調データのビット数を6とすると、階調電圧信号線の数は64(=26)本となるが、階調データのビット数を8とすると、階調電圧信号線の数が256(=28)本となり、階調電圧信号線群のレイアウト面積が4(=28−6)倍に増加してしまう。
【0008】
一方、特許文献1には、階調電圧信号線の数を削減するために、階段状電圧を生成し、階段状に設定された複数の電圧の中から所望の電圧をサンプリングすることでパルス幅変調信号を生成して中間階調を表現する技術が開示されている。しかしながら、階調表現がパルス幅変調方式に限定されてしまう上に、より多くの階調数を必要とする場合には高画質化は困難という問題がある。
【0009】
また、階段状に設定された複数の電圧のレベルをすべて高精度で設定することは困難であり、高精度で設定できたとしても回路規模が複雑になってしまう。特に階調数が増加し、各階調間の電圧の差が小さくなる程、特許文献1に開示されたような各電圧のレベルが高精度の設定される階段状電圧を生成することは困難となる。
【0010】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【0011】
上記課題を解決するために本発明は、
(p+q)(p、qは自然数)ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動回路であって、
2(p+q)種類の基準電圧を発生する基準電圧発生回路と、
各階調電圧信号線に前記2(p+q)種類の基準電圧のいずれかの電圧が供給される2p本の階調電圧信号線と、
前記2p本の階調電圧信号線の各階調電圧信号線に、隣り合った2q種類の基準電圧のいずれかの電圧を出力するための2p個の基準電圧切替回路と、
前記階調データの上位pビットのデータに対応して選択された前記2p本の階調電圧信号線のいずれかの基準電圧に基づいて、前記ソース線を駆動するためのインピーダンス変換回路と、
前記インピーダンス変換回路と並列に設けられ、該インピーダンス変換回路の入力と出力とをバイパスするためのバイパス回路とを含み、
前記階調データの下位qビットのデータが第1の値のときに各基準電圧切替回路によって出力される基準電圧に基づいて、前記インピーダンス変換回路が前記ソース線を駆動し、
その後、前記インピーダンス変換回路の出力をハイインピーダンス状態に設定すると共に前記バイパス回路を導通状態に設定して、前記階調データの下位qビットのデータに対応して各基準電圧切替回路によって選択される基準電圧を前記ソース線に供給する駆動回路に関係する。
【0012】
また本発明に係る駆動回路では、
前記2p本の階調電圧信号線のいずれかの基準電圧を、前記階調データの上位pビットのデータに基づいて選択する電圧選択回路を含み、
前記インピーダンス変換回路が、
前記電圧選択回路によって選択された電圧に基づいて、前記ソース線を駆動することができる。
【0013】
また本発明に係る駆動回路では、
前記バイパス回路が、
各バイパススイッチが、前記インピーダンス変換回路と並列に設けられた2q個のバイパススイッチを含むことができる。
【0014】
また本発明に係る駆動回路では、
前記2q個のバイパススイッチの各バイパススイッチは、
所与の駆動期間内にバイパススイッチ毎に割り当てられた期間に、前記階調データの下位qビットのデータを用いて導通状態又は非導通状態に設定されてもよい。
【0015】
また本発明に係る駆動回路では、
前記第1の値が、
前記階調データの下位qビットの各ビットのデータが0のときの値であってもよい。
【0016】
上記のいずれかの発明によれば、2p本の階調電圧信号線を用いて2(p+q)種類の基準電圧に基づいてソース線を駆動することができるので、階調数が増加した場合であっても、駆動回路が集積化されたチップの短辺方向の長さが長くなることを抑え、駆動回路の低コスト化を図ることができる。
【0017】
また、まず、インピーダンス変換回路によりソース線を駆動した後、該インピーダンス変換回路の出力をハイインピーダンス状態に設定して基準電圧発生回路からの基準電圧をそのままソース線に供給するようにしたので、ソース線に与えるべき電圧レベルを高速に、且つ低消費で設定できるようになる。しかも、各電圧レベルを高精度で設定できるようになる。
【0018】
更に、高電位側電源電圧と低電位側電源電圧との間を抵抗分割して複数の基準電圧を生成する場合に比べて、2(p+q)種類の基準電圧の各基準電圧のずれを、2q種類の基準電圧の最高電位の電圧と最低電位の電圧との間に抑えることができるので、2(p+q)種類の基準電圧の各基準電圧を高精度に生成できるようになる。
【0019】
また本発明に係る駆動回路では、
前記インピーダンス変換回路が、
B級プッシュプル動作の演算増幅器を含むことができる。
【0020】
本発明によれば、いわゆるB級プッシュプル動作の演算増幅器を採用することで、構成の簡素化、低消費電力化を図ることができる。
【0021】
また本発明は、
複数の走査線と、
複数のソース線と、
複数の画素と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のソース線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
【0022】
本発明によれば、レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路を含む電気光学装置を提供できる。
【0023】
また本発明は、上記記載の電気光学装置を含む電子機器に関係する。
【0024】
本発明によれば、レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路を含む電気光学装置が適用される電子機器を提供できる。
【0025】
また本発明は、
(p+q)(p、qは自然数)ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動方法であって、
2p本の階調電圧信号線の各階調電圧信号線に、2(p+q)種類の基準電圧の隣り合った2q種類の基準電圧のいずれかの電圧を出力し、
前記階調データの上位pビットのデータに対応して選択される前記2p本の階調電圧信号線のいずれかの基準電圧に基づいて、インピーダンス変換回路により前記ソース線を駆動し、
前記2p本の階調電圧信号線の各階調電圧信号線に、前記2q種類の基準電圧のうち(p+q)ビットの階調データに対応した電圧を出力し、
前記インピーダンス変換回路の出力をハイインピーダンス状態に設定して、前記階調データの上位pビットのデータに対応して選択される前記2p本の階調電圧信号線のいずれかの基準電圧を前記ソース線に供給する駆動方法に関係する。
【0026】
また本発明に係る駆動方法では、
前記インピーダンス変換回路が、
前記2q種類の基準電圧のうち、階調データの下位qビットのデータが0に対応した基準電圧に基づいて、ソース線を駆動することができる。
【0027】
また本発明に係る駆動方法では、
所与の駆動期間内に割り当てられた2q個の期間の各期間に、前記2q種類の基準電圧の各基準電圧を各階調電圧信号線に出力することができる。
【発明を実施するための最良の形態】
【0028】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【0029】
1. 液晶表示装置
図1に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶表示装置について説明するが、単純マトリックス型の液晶表示装置についても、本実施形態におけるソースドライバとしての駆動回路を適用できる。
【0030】
液晶表示装置10は、液晶表示(Liquid Crystal Display:LCD)パネル(広義には表示パネル、更に広義には電気光学装置)20を含む。LCDパネル20は、例えばガラス基板上に形成される。このガラス基板上には、Y方向に複数配列されそれぞれX方向に伸びるゲート線(走査線)GL1〜GLM(Mは2以上の整数)と、X方向に複数配列されそれぞれY方向に伸びるソース線(データ線)SL1〜SLN(Nは2以上の整数)とが配置されている。また、ゲート線GLm(1≦m≦M、mは整数、以下同様。)とソース線SLn(1≦n≦N、nは整数、以下同様。)との交差位置に対応して、画素領域(画素)が設けられ、該画素領域に薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す。)22mnが配置されている。
【0031】
TFT22mnのゲートは、ゲート線GLnに接続されている。TFT22mnのソースは、ソース線SLnに接続されている。TFT22mnのドレインは、画素電極26mnに接続されている。画素電極26mnと、これに対向する対向電極28mnとの間に液晶が封入され、液晶容量(広義には液晶素子)24mnが形成される。画素電極26mnと対向電極28mnとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極28mnには、対向電極電圧Vcomが供給される。
【0032】
このようなLCDパネル20は、例えば画素電極及びTFTが形成された第1の基板と、対向電極が形成された第2の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
【0033】
液晶表示装置10は、ソースドライバ(広義には表示ドライバ、更に広義には駆動回路)30を含む。ソースドライバ30は、階調データに基づいて、LCDパネル20のソース線SL1〜SLNを駆動する。
【0034】
液晶表示装置10は、ゲートドライバ(広義には走査ドライバ)32を含むことができる。ゲートドライバ32は、一垂直走査期間内に、LCDパネル20のゲート線GL1〜GLMを走査する。
【0035】
液晶表示装置10は、電源回路100を含むことができる。電源回路100は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ30に対して供給する。電源回路100は、例えばソースドライバ30のソース線の駆動に必要な電源電圧VDDH、VSSHや、ソースドライバ30のロジック部の電圧を生成する。
【0036】
また電源回路100は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ32に対して供給する。
【0037】
更に電源回路100は、対向電極電圧Vcomを生成する。電源回路100は、ソースドライバ30によって生成された極性反転信号POLのタイミングに合わせて、高電位側電圧VCOMHと低電位側電圧VCOMLとを周期的に繰り返す対向電極電圧Vcomを、LCDパネル20の対向電極に出力する。
【0038】
液晶表示装置10は、表示コントローラ38を含むことができる。表示コントローラ38は、図示しない中央処理装置(Central Processing Unit:以下、CPUと略す。)等のホストにより設定された内容に従って、ソースドライバ30、ゲートドライバ32、電源回路100を制御する。例えば、表示コントローラ38は、ソースドライバ30及びゲートドライバ32に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。
【0039】
なお図1では、液晶表示装置10に電源回路100又は表示コントローラ38を含めて構成するようにしているが、これらのうち少なくとも1つを液晶表示装置10の外部に設けて構成するようにしてもよい。或いは、液晶表示装置10に、ホストを含めるように構成することも可能である。
【0040】
また、ソースドライバ30は、ゲートドライバ32及び電源回路100のうち少なくとも1つを内蔵してもよい。
【0041】
更にまた、ソースドライバ30、ゲートドライバ32、表示コントローラ38及び電源回路100の一部又は全部をLCDパネル20上に形成してもよい。例えば図2では、LCDパネル20上に、ソースドライバ30及びゲートドライバ32が形成されている。このようにLCDパネル20は、複数のソース線と、複数のゲート線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動する表示ドライバとを含むように構成することができる。LCDパネル20の画素形成領域80に、複数の画素が形成されている。
【0042】
2. ゲートドライバ
図3に、図1のゲートドライバ32の構成例を示す。
【0043】
ゲートドライバ32は、シフトレジスタ40、レベルシフタ42、出力バッファ44を含む。
【0044】
シフトレジスタ40は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ40は、クロック信号CPVに同期してスタートパルス信号STVをフリップフロップに保持すると、順次クロック信号CPVに同期して隣接するフリップフロップにスタートパルス信号STVをシフトする。ここで入力されるクロック信号CPVは水平同期信号であり、スタートパルス信号STVは垂直同期信号である。
【0045】
レベルシフタ42は、シフトレジスタ40からの電圧のレベルを、LCDパネル20の液晶素子とTFTのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば20V〜50Vの高い電圧レベルが必要になる。
【0046】
出力バッファ44は、レベルシフタ42によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
【0047】
3. ソースドライバ(駆動回路)
図4に、図1又は図2のソースドライバ30の構成例のブロック図を示す。
【0048】
ソースドライバ30は、I/Oバッファ50、表示メモリ52、ラインラッチ(広義には、階調データラッチ)54、階調電圧発生回路56、DAC(Digital/Analog Converter)58、駆動部60を含む。
【0049】
ソースドライバ30には、例えば表示コントローラ38から階調データDが入力される。この階調データDは、ドットクロック信号DCLKに同期して入力され、I/Oバッファ50においてバッファリングされる。ドットクロック信号DCLKは、表示コントローラ38から供給される。
【0050】
I/Oバッファ50は、表示コントローラ38又は図示しないホストによってアクセスされる。I/Oバッファ50にバッファリングされた階調データは、表示メモリ52に書き込まれる。また、表示メモリ52から読み出された階調データは、I/Oバッファ50でバッファリングされた後に、表示コントローラ38等に対して出力されるようになっている。
【0051】
表示メモリ(階調データメモリ)52は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また1走査ライン分の各メモリセルは、ラインアドレスによって特定される。
【0052】
アドレス制御回路62は、表示メモリ52内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路62は、階調データを表示メモリ52に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、I/Oバッファ50にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ52のメモリセルに書き込まれる。
【0053】
ロウアドレスデコーダ64は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ52のメモリセルを選択する。カラムアドレスデコーダ66は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ52のメモリセルを選択する。
【0054】
階調データを表示メモリ52から読み出してラインラッチ54に出力する際には、アドレス制御回路62は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ68は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ52のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された1水平走査分の階調データがラインラッチ54に出力される。
【0055】
アドレス制御回路62は、階調データを表示メモリ52から読み出してI/Oバッファ50に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ52のメモリセルに保持された階調データがI/Oバッファ50に読み出される。I/Oバッファ50に読み出された階調データは、表示コントローラ38又は図示しないホストにより取り出される。
【0056】
従って、図4において、ロウアドレスデコーダ64、カラムアドレスデコーダ66及びアドレス制御回路62が表示メモリ52への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図4において、ラインアドレスデコーダ68、カラムアドレスデコーダ66及びアドレス制御回路62が表示メモリ52からの階調データの読み出し制御を行う読み出し制御回路として機能する。
【0057】
ラインラッチ(階調データラッチ)54は、表示メモリ52から読み出された一水平走査分の階調データを、水平同期信号HSYNCの変化タイミングでラッチする。ラインラッチ54は、各レジスタが1ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ54の複数のレジスタの各レジスタには、表示メモリ52から読み出された1ドット分の階調データが取り込まれる。
【0058】
階調電圧発生回路(広義には基準電圧発生回路)56は、各階調電圧(基準電圧)が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路56は、高電位側電源電圧VDDHと低電位側電源電圧VSSHとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路56は、(p+q)(p、qは自然数)ビットの階調データに基づいて、2(p+q)種類の階調電圧を生成する。このような階調電圧発生回路56は、両端に高電位側電源電圧VDDHと低電位側電源電圧VSSHが供給された抵抗回路の複数の分割ノードの電圧のうち、同時に2p種類の階調電圧として出力させる。
【0059】
DAC58は、ラインラッチ54から出力される階調データ(より具体的には階調データの上位pビットのデータ)に対応した階調電圧を、駆動部60の出力である出力線ごとに生成する。より具体的には、DAC58は、階調電圧発生回路56によって生成された複数の階調電圧の中から、ラインラッチ54から出力された駆動部60の1出力線分の階調データ(より具体的には階調データの上位pビットのデータ)に対応した階調電圧を選択し、選択した階調電圧を出力する。
【0060】
DAC58は、出力線毎に設けられた電圧選択回路DEC1〜DECNを含む。各電圧選択回路は、階調電圧発生回路56からの複数の階調電圧の中から、階調データに対応した1つの階調電圧を出力する。
【0061】
駆動部60は、各出力線がLCDパネル20の各ソース線に接続される複数の出力線を駆動する。より具体的には、駆動部60は、DAC58の電圧選択回路によって出力線毎に出力された階調電圧に基づいて、各出力線を駆動する。駆動部60は、出力線毎に設けられた出力回路OUT1〜OUTNを含む。各出力回路は、各電圧選択回路からの階調電圧に基づいてソース線を駆動する。各出力回路は、ボルテージフォロワ接続された演算増幅器等により構成できる。
【0062】
図5に、ソースドライバが半導体基板に集積化された場合のレイアウトイメージの一例を示す。図5におけるX方向及びY方向は、図1と同様である。
【0063】
Y方向に延びるソース線SL1〜SLNの配列方向であるX方向が、ソースドライバ30の各部が半導体基板に集積化されたチップ90の長辺方向となるようにLCDパネル20に対して実装される。そのため、Y方向が、チップ90の短辺方向となる。
【0064】
このようなチップ90において、図4の駆動部60の出力回路OUT1〜OUTNの各出力回路が、チップ90がソース線SL1〜SLNに接続されるチップ90の端部付近の領域に、X方向に沿って配列されることになる。そして、出力回路OUT1〜OUTNのそれぞれに階調データに対応した階調電圧を供給するために、階調電圧を伝送するための階調電圧信号線群92がチップ90の長辺方向に延びるように配置される。
【0065】
このとき、階調電圧信号線群の長さが長くなって負荷容量を分散させるために、チップ90の中央部に階調電圧発生回路56を設けて、チップ90の中央部からチップ90の長辺方向に沿ってそれぞれ逆方向に延びるように階調電圧信号線群921、922が配置される。そして、チップ90の長辺方向に延びる表示メモリ52のワードライン(ビットライン)の長さを短くするために、表示メモリ52を、2つの表示メモリブロック521、522に分割してチップ90の中央部にロジック部94を設けることが行われる。このロジック部94は、図4のアドレス制御回路62、カラムアドレスデコーダ66、ロウアドレスデコーダ64及びラインアドレスデコーダ68のうち少なくとも1つを含む。
【0066】
ここで、図5に示すチップ90に集積化される階調電圧発生回路、DAC及び駆動部の構成例について説明する。
【0067】
図6に、本実施形態の比較例における階調電圧発生回路、DAC及び駆動部の構成例を示す。図6では、階調データが6ビットであるものとする。図6では、図5のソース線SL1〜SLNのうちソース線SL1〜SLnを駆動する部分について示すが、ソース線SL(n+1)〜SLNを駆動する部分についても、チップ90の中央部に配置された階調電圧発生回路を基準に階調電圧信号線が延びる方向が図6と逆方向である点を除いて同様である。
【0068】
比較例における階調電圧発生回路300は、抵抗回路310を含む。この階調電圧発生回路300が、図5の階調電圧発生回路56の部分に配置される。抵抗回路310の両端には、高電位側電源電圧VDDHと低電位側電源電圧VSSHとが供給される。抵抗回路310は、両端の電圧を抵抗分割した電圧を出力するための複数の分割ノードを有し、各分割ノードの電圧を階調電圧として出力する。抵抗分割した電圧を変更することで、ガンマ補正された階調電圧として出力できる。階調電圧発生回路300は、このような階調電圧V0〜V63の各階調電圧を階調電圧信号線GVL0〜GVL63の各階調電圧信号線に出力する。
【0069】
階調電圧信号線GVL0〜GVL63からなる階調電圧信号線群は、電圧選択回路DEC1〜DECnに共通に接続される。電圧選択回路DEC1〜DECNは、それぞれ同じ構成である。各電圧選択回路には、ラインラッチから6ビットの階調データD0〜D5と、各ビットの反転データXD0〜XD5が入力される。そして、階調データD0〜D5及び反転データXD0〜XD5に対応して、階調電圧V0〜V63のうちの1つを各出力回路に出力する。電圧選択回路DECj(1≦j≦n、jは整数)は、ラインラッチからの階調データを受け、出力回路OUTjに対して階調電圧を供給する。そのため、階調電圧信号線群は、ソース線の並び方向であるX方向(図5参照)に延びる。
【0070】
図7及び図8に、電圧選択回路DEC1の構成例の説明図を示す。
【0071】
図7では、電圧選択回路DEC1が、いわゆるROM(Read Only Memory)により構成される例を示している。この場合、図8に示すように、階調電圧Viが供給される階調電圧信号線GVLiと、階調データのうちの1ビットのデータ線Daとの交差位置に、トランジスタQa−bが設けられる。
【0072】
実際には、階調電圧信号線GVLiと、階調データのうちの1ビットのデータ線Da+1との交差位置にもトランジスタQ(a+1)−bが設けられる。そして、図8に示すように、トランジスタQ(a+1)−bのチャネル領域にはイオン注入により、該チャネル領域が常に導通状態になるように形成される。従って、トランジスタQa−bは、いわゆるスイッチ素子として動作し、トランジスタQ(a+1)−bは常時オン状態のスイッチ素子となる。
【0073】
これにより、いわゆるマスク交換のみでROMのデータを変更でき、レイアウト面積も削減できるという効果が得られる。
【0074】
こうして電圧選択回路DECjによって階調データD0〜D5及びその反転データXD0〜XD5に基づいて選択された階調電圧V0〜V63のうちのいずれか1つの階調電圧が、出力回路OUTjに供給される。図6において、出力回路OUTjは、ボルテージフォロワ接続された演算増幅器を含み、該演算増幅器によってインピーダンス変換された駆動信号がソース線SLjに供給されるようになっている。
【0075】
ところで、図6に示すような比較例において階調数が増加した場合、階調電圧信号線の本数も増加してしまうことになる。例えば、階調データを6ビットから8ビットの増加させた場合、階調電圧信号線の本数が64本から256本に増えてしまう。即ち、図6において、4倍に増加した階調電圧信号線の配線領域増加分だけレイアウト面積を増大させ、チップ90の短辺方向の長さが長くなってしまうという問題がある。
【0076】
そこで、本実施形態では、以下のような構成を採用することで、階調数を増加させた場合であっても、レイアウト面積の増大を抑え、ソースドライバの低コスト化を実現させることができるようになっている。
【0077】
図9に、本実施形態における階調電圧発生回路56、DAC58及び駆動部60の構成例を示す。図9において、図4又は図6と同一部分には同一符号を付し、適宜説明を省略する。図9では、図5のソース線SL1〜SLNのうちソース線SL1〜SLnを駆動する部分について示すが、ソース線SL(n+1)〜SLNを駆動する部分についても、チップ90の中央部に配置された階調電圧発生回路を基準に階調電圧信号線が延びる方向が図9と逆方向である点を除いて同様である。
【0078】
図6に示す比較例では6ビットの階調データに対応した26種類の階調電圧を発生させ、各階調電圧を26本の階調電圧信号線の各階調電圧信号線を介して電圧選択回路DEC1〜DECnに供給していた。これに対して、本実施形態では(p+q)(p、qは自然数)ビットの階調データに対応した2(p+q)種類の階調電圧を発生させ、各階調電圧を2p本の階調電圧信号線の各階調電圧信号線を介して電圧選択回路DEC1〜DECN(図9では電圧選択回路DEC1〜DECn)に供給することができる。即ち、pを6、qを2とすると、8(=p+q)ビットの階調データにもかかわらず、28種類の階調電圧の各階調電圧を26本の階調電圧信号線の各階調電圧信号線を介して電圧選択回路DEC1〜DECnに供給するものである。
【0079】
図9において、階調電圧発生回路(基準電圧発生回路)56は、抵抗回路57を含む。この階調電圧発生回路56が、図5の階調電圧発生回路56の部分に配置される。抵抗回路57の両端には、高電位側電源電圧VDDHと低電位側電源電圧VSSHとが供給される。抵抗回路57は、両端の電圧を抵抗分割した電圧を出力するための複数の分割ノードを有し、各分割ノードの電圧を階調電圧(基準電圧)として出力する。抵抗分割した電圧を変更することで、ガンマ補正された階調電圧として出力できる。
【0080】
このような構成において、階調データのビット数が(p+q)の場合に、階調電圧発生回路56は、2(p+q)種類の階調電圧の各階調電圧を各分割ノードに発生させることができる。階調電圧発生回路56は、更に、第1〜第2pの階調電圧切替回路(第1〜第2pの基準電圧切替回路)VSEL−1〜VSEL−2pを含む。第1〜第2pの階調電圧切替回路VSEL−1〜VSEL−2pの各階調電圧切替回路は、各階調電圧信号線に、隣り合った2q種類の階調電圧のいずれかの電圧を切り替えて出力する。即ち、各階調電圧切替回路が、2q個の分割ノード毎に設けられる。各分割ノードには、抵抗回路57が発生する、隣り合った2q種類の階調電圧が出力される。
【0081】
そして、各階調電圧切替回路が、階調電圧切替制御信号に基づいて、2q個の分割ノードの電圧のいずれかを各階調電圧信号線に出力するようになっている。従って、図9では、各階調電圧切替回路が、抵抗回路57が発生する、隣り合った22種類の階調電圧が出力される22個の分割ノード毎に設けられる。或いは、各階調電圧切替回路が、2p本の階調電圧信号線の各階調電圧信号線に対応して設けられる。
【0082】
このような各階調電圧切替回路が、階調電圧切替制御信号に基づいて、22個の分割ノードの電圧のいずれかを各階調電圧信号線に出力する。従って、階調電圧信号線の本数は26本であり、図6に示す比較例と同じである。例えば、第1の階調電圧切替回路VSEL−1は、隣り合った階調電圧V0〜V3が出力される4個の分割ノードに対応して設けられ、階調電圧切替制御信号に基づいて、階調電圧V0〜V3のいずれか1つの電圧を階調電圧信号線GVL0に出力する。また、第2の階調電圧切替回路VSEL−2は、隣り合った階調電圧V4〜V7が出力される4個の分割ノードに対応して設けられ、階調電圧切替制御信号に基づいて、階調電圧のいずれか1つの電圧を階調電圧信号線GVL1に出力する。
【0083】
階調電圧信号線GVL0〜GVL63からなる階調電圧信号線群は、電圧選択回路DEC1〜DECnに共通に接続される。電圧選択回路DEC1〜DECNは、図7、図8で説明した構成を有している。図5に示す電圧選択回路に6ビットの階調データD0〜D5及びその反転データXD0〜XD5が入力される。これに対し、図9に示す電圧選択回路には8ビットの階調データのうち上位6ビットの階調データD2〜D7及びその反転データXD2〜XD7が入力される。
【0084】
そして、各電圧選択回路は、上位6ビットの階調データD2〜D7及び反転データXD2〜XD7に対応して、階調電圧信号線GVL0〜GVL63のいずれか1つの階調電圧信号線の電圧を各出力回路に出力する。
【0085】
図10に、図9の第1の階調電圧切替回路VSEL−1の構成例のブロック図を示す。
【0086】
第1の階調電圧切替回路VSEL−1は、階調電圧切替制御信号XDACON0〜XDACON3に基づいて、抵抗回路57の分割ノードの電圧である階調電圧V0〜V3のいずれかの電圧を階調電圧信号線GVL0に出力する。
【0087】
第1の階調電圧切替回路VSEL−1は、一端が階調電圧信号線GVL0に接続され、他端がそれぞれ抵抗回路57の複数の分割ノードのうち階調電圧V0〜V3を出力する分割ノードに接続されるスイッチ素子GSW0〜GSW3を含む。
【0088】
スイッチ素子GSW0は、階調電圧切替制御信号XDACON0によりオンオフ制御される。スイッチ素子GSW1は、階調電圧切替制御信号XDACON1によりオンオフ制御される。スイッチ素子GSW2は、階調電圧切替制御信号XDACON2によりオンオフ制御される。スイッチ素子GSW3は、階調電圧切替制御信号XDACON3によりオンオフ制御される。
【0089】
図10では、第1の階調電圧切替回路VSEL−1の構成について示すが、第2〜第2pの階調電圧切替回路VSEL2〜VSEL2pの構成も第1の階調電圧切替回路VSEL−1の構成と同様である。そして、第2〜第2pの階調電圧切替回路VSEL2〜VSEL2pもまた、階調電圧切替制御信号XDACON0〜XDACON3により制御される。
【0090】
このような階調電圧切替制御信号XDACON0〜XDACON3は、ソースドライバ30の図示しない制御回路において生成される。
【0091】
図11に、階調電圧切替制御信号XDACON0〜XDACON3の説明図を示す。
【0092】
本実施形態では、DAC58で選択された階調電圧がインピーダンス変換回路をバイパスしてそのままソース線SL1〜SLNに供給されるDAC駆動期間が、ソースドライバ30の駆動期間内に設けられる。
【0093】
階調電圧切替制御信号XDACON0〜XDACON3のそれぞれは、Lレベルのときに制御対象のスイッチ素子を導通状態に設定し、Hレベルのときに制御対象のスイッチ素子を非導通状態に設定するものとする。そして、DAC駆動期間内には、階調電圧切替制御信号XDACON0〜XDACON3の各階調電圧切替制御信号に割り当てられた期間に、当該階調電圧切替制御信号がLレベルとなるように制御される。
【0094】
図9において、電圧選択回路によって選択された階調電圧信号線の電圧は、出力回路に供給される。図9において、出力回路は、ソース線を駆動するためのインピーダンス変換回路を含み、階調データの上位pビットのデータに対応して選択された2p本の階調電圧信号線のいずれかの階調電圧に基づいてソース線を駆動する。このようなインピーダンス変換回路は、ボルテージフォロワ接続された演算増幅器により実現される。ボルテージフォロワ接続された演算増幅器の構成は公知であるため、その説明を省略する。
【0095】
また本実施形態の出力回路は、インピーダンス変換回路としての演算増幅器と並列に設けられ、該演算増幅器の入力と出力とをバイパスするためのバイパス回路を含む。即ち、出力回路OUT1〜OUTNの出力回路OUTk(1≦k≦N、kは整数)は、インピーダンス変換回路として動作するボルテージフォロワ接続された演算増幅器OPkと、該演算増幅器OPkの入力と出力とをバイパスするためのバイパス回路BPSkとを含む。例えば出力回路OUT1は、インピーダンス変換回路として動作するボルテージフォロワ接続された演算増幅器OP1と、該演算増幅器OP1の入力と出力とをバイパスするためのバイパス回路BPS1とを含む。
【0096】
各バイパス回路では、階調データの下位q(図9ではq=2)ビットのデータと階調電圧切替制御信号とに基づいて、インピーダンス変換回路を構成する演算増幅器の入力と出力との導通状態、非導通状態の切替制御が行われる。
【0097】
このような構成において、階調データの下位qビットのデータが0(所定の値、第1の値)のときに各階調電圧切替回路によって出力される階調電圧に基づいて、ボルテージフォロワ接続された演算増幅器(インピーダンス変換回路)がソース線を駆動する。その後、演算増幅器の動作を停止させてその出力をハイインピーダンス状態に設定すると共にバイパス回路を導通状態に設定し、階調データの下位qビットのデータに対応して階調電圧切替回路によって選択される階調電圧をソース線にそのまま供給する。
【0098】
図12に、出力回路OUT1の構成例を示す。
【0099】
バイパス回路BPS1は、各バイパススイッチが、演算増幅器OP1(広義には演算増幅回路、インピーダンス変換回路)と並列に設けられた2q個のバイパススイッチを含む。従って、qが2の場合には、バイパス回路BPS1は、4つのバイパススイッチBSW1〜BSW4を含む。
【0100】
バイパス回路BPS1は、バイパス制御信号DACcnt0〜DACcnt3に基づいて制御される。このようなバイパス回路BPS1を構成するバイパススイッチBSW1は、バイパス制御信号DACcnt0によりオンオフ制御される。同様にバイパススイッチBSW2は、バイパス制御信号DACcnt1によりオンオフ制御される。同様にバイパススイッチBSW3は、バイパス制御信号DACcnt2によりオンオフ制御される。同様にバイパススイッチBSW4は、バイパス制御信号DACcnt3によりオンオフ制御される。
【0101】
このようなバイパス制御信号DACcnt0〜DACcnt3は、階調データの下位qビットのデータと階調電圧切替制御信号とに基づいて生成される。
【0102】
図13に、バイパス制御信号DACcnt0〜DACcnt3の説明図を示す。
【0103】
図13では、図9に示すようにqが2の場合の例を示している。なお、図13に示す回路は、ソースドライバ30の図示しない制御回路に内蔵される。
【0104】
バイパス制御信号DACcnt0は、階調データの下位2ビットのデータD0、D1と階調電圧切替制御信号XDACON0とに基づいて生成される。より具体的には、バイパス制御信号DACcnt0は、例えば階調データの下位2ビットのデータD0、D1が共に「0」で、階調電圧切替制御信号XDACON0がLレベルのときに、Hレベルとなるように生成される。
【0105】
バイパス制御信号DACcnt1は、階調データの下位2ビットのデータD0、D1と階調電圧切替制御信号XDACON1とに基づいて生成される。より具体的には、バイパス制御信号DACcnt1は、例えば階調データの下位2ビットのデータD0が「1」、D1が「0」で、階調電圧切替制御信号XDACON1がLレベルのときに、Hレベルとなるように生成される。
【0106】
バイパス制御信号DACcnt2は、階調データの下位2ビットのデータD0、D1と階調電圧切替制御信号XDACON2とに基づいて生成される。より具体的には、バイパス制御信号DACcnt0は、例えば階調データの下位2ビットのデータD0が「1」、D1が「1」で、階調電圧切替制御信号XDACON2がLレベルのときに、Hレベルとなるように生成される。
【0107】
バイパス制御信号DACcnt3は、階調データの下位2ビットのデータD0、D1と階調電圧切替制御信号XDACON3とに基づいて生成される。より具体的には、バイパス制御信号DACcnt0は、例えば階調データの下位2ビットのデータD0、D1が共に「1」で、階調電圧切替制御信号XDACON3がLレベルのときに、Hレベルとなるように生成される。
【0108】
なお図13において、バイパス制御信号DACcnt0〜DACcnt3が、出力回路の演算増幅器の出力がハイインピーダンス状態に設定されるOPアンプ駆動期間に変化せずDAC駆動期間のみ変化するように、オペアンプ制御信号によりマスク制御されるようになっている。図13では、出力回路OUT1の演算増幅器OP1の動作制御を行うオペアンプ制御信号OPC1によりマスク制御される。
【0109】
図12のバイパススイッチBSW1は、バイパス制御信号DACcnt0がHレベルのときに導通状態に設定され、バイパス制御信号DACcnt0がLレベルのときに非導通状態に設定される。
【0110】
バイパススイッチBSW2は、バイパス制御信号DACcnt1がHレベルのときに導通状態に設定され、バイパス制御信号DACcnt1がLレベルのときに非導通状態に設定される。
【0111】
バイパススイッチBSW3は、バイパス制御信号DACcnt2がHレベルのときに導通状態に設定され、バイパス制御信号DACcnt2がLレベルのときに非導通状態に設定される。
【0112】
バイパススイッチBSW4は、バイパス制御信号DACcnt3がHレベルのときに導通状態に設定され、バイパス制御信号DACcnt3がLレベルのときに非導通状態に設定される。
【0113】
従って、ソース線の1つの通常駆動期間内に設けられたDAC駆動期間においては、バイパス制御信号DACcnt0〜DACcnt3のうちいずれか1つのみがHレベルに設定されることになる。また、低消費モードにおいて、階調電圧切替制御信号XDACON0〜XDACON3をHレベルに固定することで、バイパス制御信号DACcnt0〜DACcnt3をLレベルに設定して、無駄な電力消費を避けることも可能となる。
【0114】
なおバイパス回路BPS1の構成は、図12に示すものに限定されるものではない。また、バイパス制御信号DACcnt0〜DACcnt3は、図13に示す回路で生成されるものに限定されるものではない。
【0115】
また、図12では出力回路OUT1の構成例を示すが、出力回路OUT2〜OUTNも同様である。
【0116】
図14に、階調電圧信号線GVL0の変化の一例を模式的に示す。
【0117】
図14では、階調データの下位2ビットのデータD0、D1が「0」、「1」である場合の階調電圧信号線GVL0の電圧変化の一例を示している。即ち、DAC駆動期間においては、バイパス制御信号DACcnt1のみがHレベルに変化し、バイパス制御信号DACcnt0、DACcnt2、DACcnt3はLレベルのままである。
【0118】
DAC駆動期間では、図11に示すように階調電圧切替制御信号XDACON0〜XDACON3のそれぞれが、順次オンになる。従って、第1の階調電圧切替回路VSEL−1は、抵抗回路57の分割ノードの電圧である階調電圧V0〜V3を順次切り替えて階調電圧信号線GVL0に出力していく。階調電圧信号線群のうち階調電圧信号線GVL0を除く他の階調電圧信号線GVL1〜GVL63についても同様に、隣り合った4つの階調電圧が順次切り替えられて出力される。
【0119】
電圧選択回路DEC1〜DECNは、こうしてDAC駆動期間内に電圧レベルが変化する階調電圧信号線GVL0〜GVL63の中から、8(=p+q)ビットの階調データのうち上位6(=p)ビットの階調データに対応した1つの階調電圧信号線を選択し、該階調電圧信号線の電圧を出力回路に出力する。
【0120】
例えば出力回路OUT1に対応した8ビットの階調データD0〜D7が「10000000」であるものとする。このとき、該階調データの上位6ビットのデータD2〜D7に対応して、出力回路OUT1に対して階調電圧信号線GVL0の電圧が出力される。そして、バイパス制御信号DACcnt1がHレベルに変化するため、出力回路OUT1では、階調電圧V1を用いてソース線SL1の電圧供給が行われることになる。
【0121】
図15に、出力回路OUT1の動作例のタイミング図を示す。
【0122】
出力回路OUT1は、水平同期信号HSYNCにより規定される1水平走査期間に、8ビットの階調データに基づいてソース線SL1を駆動することができる。1水平走査期間は、OPアンプ駆動期間と、該OPアンプ駆動期間後に設けられるDAC駆動期間とを含む。
【0123】
まず、OPアンプ駆動期間では、階調電圧切替制御信号XDACON0〜XDACON3のうち階調電圧切替制御信号XDACON0のみがLレベルに設定され、階調電圧切替制御信号XDACON1〜XDACON3がHレベルのままである。即ち、強制的に、階調データの下位2(=q)ビットのデータが「00」(第1の値)のときに各階調電圧切替回路によって所定の階調電圧(階調電圧切替回路VSEL1の場合には階調電圧V0、階調電圧切替回路VSEL2の場合には階調電圧V4)が出力されるようにしている。このような階調電圧切替制御信号の生成は、ソースドライバ30の図示しない制御回路において行われる。
【0124】
なお図13に示すように、バイパス制御信号DACcnt0〜DACcnt3がLレベルのままである。
【0125】
従って、OPアンプ駆動期間では、出力回路OUT1の演算増幅器OP1は、階調データの下位2(=q)ビットのデータが「00」(第1の値)のときに第1の階調電圧切替回路VSEL−1によって出力される階調電圧V0に基づいて、ソース線SL1を駆動することができる。
【0126】
その後、DAC駆動期間では、演算増幅器OP1〜OPNの動作制御を行うオペアンプ制御信号OPC1〜OPCN(図15ではオペアンプ制御信号OPC1)はLレベルに設定される。そして、階調電圧切替制御信号XDACON0〜XDACON3のそれぞれが順次Lレベルに変化する。
【0127】
ここで、出力回路OUT1に対応した階調データの下位2ビットのデータD0、D1が「00」の場合、DAC駆動期間では、バイパス制御信号DACcnt0のみがHレベルに変化する。従って、OPアンプ駆動期間において、演算増幅器OP1によりほぼ階調電圧V0の電圧レベルに到達したソース線SL1の電圧レベルが、DAC駆動期間において、バイパススイッチBSW1を介して階調電圧V0の本来の電圧レベルに高精度で調整できる。
【0128】
また、出力回路OUT1に対応した階調データの下位2ビットのデータD0、D1が「01」の場合、DAC駆動期間では、バイパス制御信号DACcnt2のみがHレベルに変化する。従って、OPアンプ駆動期間において、演算増幅器OP1によりほぼ階調電圧V0の電圧レベルに到達したソース線SL1の電圧レベルが、DAC駆動期間において、バイパススイッチBSW1を介して階調電圧V2の本来の電圧レベルに高精度で調整できる。
【0129】
これにより、演算増幅器OP1の製造ばらつき等に伴う出力誤差を修正することができる。
【0130】
以上説明したように、各出力回路は、2p本の階調電圧信号線を用いて2(p+q)種類の階調電圧に基づいてソース線を駆動することができる。従って、階調数が増加した場合であっても、チップの短辺方向の長さが長くなることを抑え、ソースドライバの低コスト化を図ることができる。
【0131】
また、まず、消費電流の多い演算増幅器によりソース線を駆動した後、該演算増幅器の動作を停止させて階調電圧発生回路56からの階調電圧をそのままソース線に供給するようにしたので、ソース線に与えるべき電圧レベルを高速に、且つ低消費で設定できるようになる。しかも、各電圧レベルを高精度で設定できるようになる。
【0132】
従って、ソース線に高速に電荷を充電したり、ソース線から高速に電荷を放電するための手段であるインピーダンス変換回路として演算増幅器を採用した場合であっても、いわゆるAB級プッシュプル動作の演算増幅器を採用する必要がなく、いわゆるB級プッシュプル動作の演算増幅器を採用することで、構成の簡素化、低消費電力化を図ることができる。
【0133】
また、階調電圧信号線群に供給される2(p+q)種類の階調電圧の各階調電圧を高精度に発生させる場合を考慮すると、2(p+q)種類の階調電圧のそれぞれについて高精度に電圧を発生させる構成が必要となる。これに対し、本実施形態では、階調電圧切替回路が各階調電圧信号線に出力する2q種類の階調電圧は、高電位側電源電圧VDDH及び低電位側電源電圧VSSHの間でずれるのではなく、この2q種類の階調電圧のうちの最高電位と最低電位の間でずれることになる。例えば、第1の階調電圧切替回路VSEL−1が出力する階調電圧V0〜V3は、抵抗回路57により階調電圧V0、V3を精度よく生成できるので、階調電圧V1、V2がずれたとしても、階調電圧V0より高電位になったり、階調電圧V3より低電位となることはない。従って、本実施形態の構成によれば、2(p+q)種類の階調電圧の各階調電圧を、高精度に生成できることになる。
【0134】
4. 電子機器
図16に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図16において、図1又は図2と同一部分には同一符号を付し、適宜説明を省略する。
【0135】
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットで表示コントローラ38に供給する。
【0136】
携帯電話機900は、LCDパネル20を含む。LCDパネル20は、ソースドライバ30及びゲートドライバ32によって駆動される。LCDパネル20は、複数のゲート線、複数のソース線、複数の画素を含む。
【0137】
表示コントローラ38は、ソースドライバ30及びゲートドライバ32に接続され、ソースドライバ30に対してRGBフォーマットの階調データを供給する。
【0138】
電源回路100は、ソースドライバ30及びゲートドライバ32に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またLCDパネル20の対向電極に、対向電極電圧Vcomを供給する。
【0139】
ホスト940は、表示コントローラ38に接続される。ホスト940は、表示コントローラ38を制御する。またホスト940は、アンテナ960を介して受信された階調データを、変復調部950で復調した後、表示コントローラ38に供給できる。表示コントローラ38は、この階調データに基づき、ソースドライバ30及びゲートドライバ32によりLCDパネル20に表示させる。
【0140】
ホスト940は、カメラモジュール910で生成された階調データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
【0141】
ホスト940は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、LCDパネル20の表示処理を行う。
【0142】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【0143】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【0144】
【図1】本実施形態における液晶表示装置の構成の概要を示す図。
【図2】本実施形態における液晶表示装置の他の構成の概要を示す図。
【図3】図1のゲートドライバの構成例のブロック図。
【図4】図1のソースドライバの構成例のブロック図。
【図5】ソースドライバが半導体基板に集積化された場合のレイアウトイメージの一例を示す図。
【図6】本実施形態の比較例における階調電圧発生回路、DAC及び駆動部の構成例の図。
【図7】電圧選択回路の構成例の説明図。
【図8】図7の電圧選択回路の構成例の説明図。
【図9】本実施形態における階調電圧発生回路、DAC及び駆動部の構成例の図。
【図10】図9の第1の階調電圧切替回路VSEL−1の構成例のブロック図。
【図11】階調電圧切替制御信号の説明図。
【図12】出力回路の構成例を示す図。
【図13】バイパス制御信号の説明図。
【図14】階調電圧信号線の変化の一例を模式的に示す図。
【図15】出力回路の動作例のタイミング図。
【図16】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【0145】
10 液晶表示装置、 20 LCDパネル、 30 ソースドライバ、
32 ゲートドライバ、 38 表示コントローラ、 40 シフトレジスタ、
42 レベルシフタ、 44 出力バッファ、 50 I/Oバッファ、
52 表示メモリ、 54 ラインラッチ、 56 階調電圧発生回路、
57 抵抗回路、 58 DAC、 60 駆動部、 62 アドレス制御回路、
64 ロウアドレスデコーダ、 66 カラムアドレスデコーダ、
68 ラインアドレスデコーダ、 100 電源回路、
BPS1〜BPSn バイパス回路、 BSW1〜BSW3 バイパススイッチ、
D0〜D7 階調データ、 DACcnt0〜DACcnt3 バイパス制御信号、
DEC1〜DECN 電圧選択回路、 GL1〜GLM ゲート線、
GSW0〜GSW3 スイッチ素子、 GVL0〜GVL63 階調電圧信号線、
OUT1〜OUTN 出力回路、 SL1〜SLN ソース線、
V0〜V63 階調電圧、 VDDH 高電位側電源電圧、
VSEL−1〜VSEL−2p 第1〜第2pの階調電圧切替回路、
VSSH 低電位側電源電圧、
XDACON0〜XDACON3 階調電圧切替制御信号
【特許請求の範囲】
【請求項1】
(p+q)(p、qは自然数)ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動回路であって、
2(p+q)種類の基準電圧を発生する基準電圧発生回路と、
各階調電圧信号線に前記2(p+q)種類の基準電圧のいずれかの電圧が供給される2p本の階調電圧信号線と、
前記2p本の階調電圧信号線の各階調電圧信号線に、隣り合った2q種類の基準電圧のいずれかの電圧を出力するための2p個の基準電圧切替回路と、
前記階調データの上位pビットのデータに対応して選択された前記2p本の階調電圧信号線のいずれかの基準電圧に基づいて、前記ソース線を駆動するためのインピーダンス変換回路と、
前記インピーダンス変換回路と並列に設けられ、該インピーダンス変換回路の入力と出力とをバイパスするためのバイパス回路とを含み、
前記階調データの下位qビットのデータが第1の値のときに各基準電圧切替回路によって出力される基準電圧に基づいて、前記インピーダンス変換回路が前記ソース線を駆動し、
その後、前記インピーダンス変換回路の出力をハイインピーダンス状態に設定すると共に前記バイパス回路を導通状態に設定して、前記階調データの下位qビットのデータに対応して各基準電圧切替回路によって選択される基準電圧を前記ソース線に供給することを特徴とする駆動回路。
【請求項2】
請求項1において、
前記2p本の階調電圧信号線のいずれかの基準電圧を、前記階調データの上位pビットのデータに基づいて選択する電圧選択回路を含み、
前記インピーダンス変換回路が、
前記電圧選択回路によって選択された電圧に基づいて、前記ソース線を駆動することを特徴とする駆動回路。
【請求項3】
請求項1又は2において、
前記バイパス回路が、
各バイパススイッチが、前記インピーダンス変換回路と並列に設けられた2q個のバイパススイッチを含むことを特徴とする駆動回路。
【請求項4】
請求項3において、
前記2q個のバイパススイッチの各バイパススイッチは、
所与の駆動期間内にバイパススイッチ毎に割り当てられた期間に、前記階調データの下位qビットのデータを用いて導通状態又は非導通状態に設定されることを特徴とする駆動回路。
【請求項5】
請求項1乃至4のいずれかにおいて、
前記第1の値が、
前記階調データの下位qビットの各ビットのデータが0のときの値であることを特徴とする駆動回路。
【請求項6】
請求項1乃至5のいずれかにおいて、
前記インピーダンス変換回路が、
B級プッシュプル動作の演算増幅器を含むことを特徴とする駆動回路。
【請求項7】
複数の走査線と、
複数のソース線と、
複数の画素と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のソース線を駆動する請求項1乃至6のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
【請求項8】
請求項7記載の電気光学装置を含むことを特徴とする電子機器。
【請求項9】
(p+q)(p、qは自然数)ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動方法であって、
2p本の階調電圧信号線の各階調電圧信号線に、2(p+q)種類の基準電圧の隣り合った2q種類の基準電圧のいずれかの電圧を出力し、
前記階調データの上位pビットのデータに対応して選択される前記2p本の階調電圧信号線のいずれかの基準電圧に基づいて、インピーダンス変換回路により前記ソース線を駆動し、
前記2p本の階調電圧信号線の各階調電圧信号線に、前記2q種類の基準電圧のうち(p+q)ビットの階調データに対応した電圧を出力し、
前記インピーダンス変換回路の出力をハイインピーダンス状態に設定して、前記階調データの上位pビットのデータに対応して選択される前記2p本の階調電圧信号線のいずれかの基準電圧を前記ソース線に供給することを特徴とする駆動方法。
【請求項10】
請求項9において、
前記インピーダンス変換回路が、
前記2q種類の基準電圧のうち、階調データの下位qビットのデータが0に対応した基準電圧に基づいて、ソース線を駆動することを特徴とする駆動方法。
【請求項11】
請求項9又は10において、
所与の駆動期間内に割り当てられた2q個の期間の各期間に、前記2q種類の基準電圧の各基準電圧を各階調電圧信号線に出力することを特徴とする駆動方法。
【請求項1】
(p+q)(p、qは自然数)ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動回路であって、
2(p+q)種類の基準電圧を発生する基準電圧発生回路と、
各階調電圧信号線に前記2(p+q)種類の基準電圧のいずれかの電圧が供給される2p本の階調電圧信号線と、
前記2p本の階調電圧信号線の各階調電圧信号線に、隣り合った2q種類の基準電圧のいずれかの電圧を出力するための2p個の基準電圧切替回路と、
前記階調データの上位pビットのデータに対応して選択された前記2p本の階調電圧信号線のいずれかの基準電圧に基づいて、前記ソース線を駆動するためのインピーダンス変換回路と、
前記インピーダンス変換回路と並列に設けられ、該インピーダンス変換回路の入力と出力とをバイパスするためのバイパス回路とを含み、
前記階調データの下位qビットのデータが第1の値のときに各基準電圧切替回路によって出力される基準電圧に基づいて、前記インピーダンス変換回路が前記ソース線を駆動し、
その後、前記インピーダンス変換回路の出力をハイインピーダンス状態に設定すると共に前記バイパス回路を導通状態に設定して、前記階調データの下位qビットのデータに対応して各基準電圧切替回路によって選択される基準電圧を前記ソース線に供給することを特徴とする駆動回路。
【請求項2】
請求項1において、
前記2p本の階調電圧信号線のいずれかの基準電圧を、前記階調データの上位pビットのデータに基づいて選択する電圧選択回路を含み、
前記インピーダンス変換回路が、
前記電圧選択回路によって選択された電圧に基づいて、前記ソース線を駆動することを特徴とする駆動回路。
【請求項3】
請求項1又は2において、
前記バイパス回路が、
各バイパススイッチが、前記インピーダンス変換回路と並列に設けられた2q個のバイパススイッチを含むことを特徴とする駆動回路。
【請求項4】
請求項3において、
前記2q個のバイパススイッチの各バイパススイッチは、
所与の駆動期間内にバイパススイッチ毎に割り当てられた期間に、前記階調データの下位qビットのデータを用いて導通状態又は非導通状態に設定されることを特徴とする駆動回路。
【請求項5】
請求項1乃至4のいずれかにおいて、
前記第1の値が、
前記階調データの下位qビットの各ビットのデータが0のときの値であることを特徴とする駆動回路。
【請求項6】
請求項1乃至5のいずれかにおいて、
前記インピーダンス変換回路が、
B級プッシュプル動作の演算増幅器を含むことを特徴とする駆動回路。
【請求項7】
複数の走査線と、
複数のソース線と、
複数の画素と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のソース線を駆動する請求項1乃至6のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
【請求項8】
請求項7記載の電気光学装置を含むことを特徴とする電子機器。
【請求項9】
(p+q)(p、qは自然数)ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動方法であって、
2p本の階調電圧信号線の各階調電圧信号線に、2(p+q)種類の基準電圧の隣り合った2q種類の基準電圧のいずれかの電圧を出力し、
前記階調データの上位pビットのデータに対応して選択される前記2p本の階調電圧信号線のいずれかの基準電圧に基づいて、インピーダンス変換回路により前記ソース線を駆動し、
前記2p本の階調電圧信号線の各階調電圧信号線に、前記2q種類の基準電圧のうち(p+q)ビットの階調データに対応した電圧を出力し、
前記インピーダンス変換回路の出力をハイインピーダンス状態に設定して、前記階調データの上位pビットのデータに対応して選択される前記2p本の階調電圧信号線のいずれかの基準電圧を前記ソース線に供給することを特徴とする駆動方法。
【請求項10】
請求項9において、
前記インピーダンス変換回路が、
前記2q種類の基準電圧のうち、階調データの下位qビットのデータが0に対応した基準電圧に基づいて、ソース線を駆動することを特徴とする駆動方法。
【請求項11】
請求項9又は10において、
所与の駆動期間内に割り当てられた2q個の期間の各期間に、前記2q種類の基準電圧の各基準電圧を各階調電圧信号線に出力することを特徴とする駆動方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2007−219091(P2007−219091A)
【公開日】平成19年8月30日(2007.8.30)
【国際特許分類】
【出願番号】特願2006−38365(P2006−38365)
【出願日】平成18年2月15日(2006.2.15)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成19年8月30日(2007.8.30)
【国際特許分類】
【出願日】平成18年2月15日(2006.2.15)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
[ Back to top ]