駆動回路及びそれを用いた表示装置
【課題】
複数の電圧に遷移させて出力電圧の切り替えを行うことができるとともに、電源回路の増大を抑止し、安定して動作することができる駆動回路を提供すること。
【解決手段】
本発明にかかる駆動回路は、駆動信号を出力端子７から出力する駆動回路であって、入力信号に基づいて電源電位ＶＤＤ２又は接地電位ＶＥＥのいずれかを出力端子７から出力する出力回路と、出力回路の出力信号が電源電位前記第１の電圧から前記第２の電圧へ遷移する間に、電源電位ＶＤＤ２から電源電位ＶＤＤ２’に低下させた後、接地電位ＶＥＥに遷移させる出力調整回路と、を備えるものである。
複数の電圧に遷移させて出力電圧の切り替えを行うことができるとともに、電源回路の増大を抑止し、安定して動作することができる駆動回路を提供すること。
【解決手段】
本発明にかかる駆動回路は、駆動信号を出力端子７から出力する駆動回路であって、入力信号に基づいて電源電位ＶＤＤ２又は接地電位ＶＥＥのいずれかを出力端子７から出力する出力回路と、出力回路の出力信号が電源電位前記第１の電圧から前記第２の電圧へ遷移する間に、電源電位ＶＤＤ２から電源電位ＶＤＤ２’に低下させた後、接地電位ＶＥＥに遷移させる出力調整回路と、を備えるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路及びそれを用いた表示装置に関し、特に、第１の電圧又は第２の電圧を画素へ出力する駆動回路及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
近年、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を用いたアクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置等の表示装置では、大型化が急速に進展している。このような大型表示装置では、ＴＦＴを形成した表示パネル内の配線は、数１００ｍｍにもなる。このため、これらの配線抵抗は数十ＫΩのオーダとなり、駆動回路を接続した側の近端と反対側の遠端では、この配線抵抗によって著しく波形に歪みが生じる。
【０００３】
ＴＦＴのゲートを１ラインごとに共通に接続したゲート線において、ゲート波形が駆動回路の近端と遠端で異なると、各ＴＦＴのフィードスルー電圧がこの近端と遠端で異なってしまう。各ＴＦＴのフィードスルー電圧が異なると、各ＴＦＴに接続してある絵素の電圧の中心電圧が変動する。この中心電圧の変動がフリッカとなって表示品位を著しく落とすことになる。
【０００４】
このような問題に鑑みて、特許文献１の表示装置が知られている。特許文献１では、ゲート線の信号の立下りを遅くすることで、ゲートドライバの近端と遠端の波形ひずみを相対的に小さくし、フィードスルー電圧の均一化を図っている。
【０００５】
図５に、特許文献１の表示装置におけるゲート線の波形を示す。図５（ａ）は前段のゲート線の波形を示し、図５（ｂ）は後段のゲート線の波形を示している。このゲート線の波形は、立下りが遅延時間だけ遅延している。ゲートドライバの近端における立下り波形の遅延時間をｔ１、ゲート線の時定数をｔ２とすると、ゲートドライバの遠端における立下り波形の遅延時間ｔ３は、次の数１で表される。
【数１】
例えば、ｔ１＝１μｓ、ｔ２＝３μｓとすると、これを数１に代入して次の数２となる。
【数２】
数２より、ゲートドライバの近端と遠端では、ｔ３−ｔ１＝２．３３μｓの時間差が生じる。また、近端における立下り波形の遅延時間ｔ１を例えば２μｓとすると、同様にして次の数３となる。
【数３】
数３より、ゲートドライバの近端と遠端ではｔ３−ｔ１＝１．６６μｓの時間差となり、数２の場合よりも時間差が低減する。この差分はすなわち、フィードスルー電圧が表示パネル内で異なることを意味する。したがって、この差を小さくしないとフリッカの発生や焼き付きが生じる原因となる。また、遅延時間を大きくした場合、図５に示されるように、前段のゲートと後段のゲートが同時にオンする時間が生じることになり、正しく画像信号を絵素に充電できなくなってしまう。
【０００６】
そこで、ゲートドライバがゲートをオンからオフにする過程で、オフになる直前でゲートドライバから出力される電圧を電源電位のＶＤＤ２よりも低い電圧であるＶＤＤ２’に切り替える方法が知られている。このＶＤＤ２’をＴＦＴの閾値電圧にあわせておけば、フィードスルー電圧のばらつきを低減する効果は変わらない。
【０００７】
このような方法を適用した従来のゲートドライバＩＣについて図６及び図７を用いて説明する。図６は従来のゲートドライバＩＣの回路図であり、図７は従来のゲートドライバＩＣの出力回路の回路図である。
【０００８】
従来のゲートドライバＩＣ１１５は、図６に示されるように、ゲートドライバＩＣ１１５の出力数と同一ビット数のシフトレジスタ１１６を備え、シフトレジスタ１１６の各出力はそれぞれゲートドライバ出力回路１１７に接続され、各ゲートドライバ出力回路１１７がゲート線を駆動する電圧を出力する。
【０００９】
ドライバ電源端子１０８は、ゲートドライバＩＣ１１５の外部で選択スイッチ１１２に接続され、選択スイッチ１１２の一方の選択端子は、本来のゲート駆動電圧である電源電位ＶＤＤ２の電源回路１１０に接続される。選択スイッチ１１２の他方の選択端子は、電源電位ＶＤＤ２より低くかつＴＦＴの閾値電圧より高い電圧である電源電位ＶＤＤ２’に設定された電源回路１１１に抵抗１１４を介して接続されている。
【００１０】
ゲート線をスキャンするクロック信号は、ＣＬＫパルス入力端子１１９から入力される。ゲート線を駆動するタイミングを決めるスタートパルス信号は、スタートパルス入力端子１１８から入力されて、スタートパルス出力端子１２０から出力される。
【００１１】
ゲートドライバ出力回路１１７は、図７に示されるように、Ｐｃｈトランジスタ１０１とＮｃｈトランジスタ１０３とを備え、インバータ回路を構成している。すなわち、Ｐｃｈトランジスタ１０１とＮｃｈトランジスタ１０３は、ゲート電極が互いに接続されるとともに入力端子１０５にも接続され、ドレイン電極が互いに接続されるとともに出力端子１０７にも接続されている。Ｐｃｈトランジスタ１０１のソース電極は、まとめてドライバ電源端子１０８に接続され、Ｎｃｈトランジスタ１０３のソース電極は接地電位ＶＥＥに接続されている。
【００１２】
次に、従来のゲートドライバＩＣ１１５の動作を説明する。スタートパルス入力端子１１８にスタートパルス信号を与え、ＣＬＫパルス入力端子１１９に１パルスのＣＬＫパルス信号を与えると、スタートパルス信号がシフトレジスタ１１６の１ビット目に入力され、そのビットに対応するシフトレジスタに接続されているゲートドライバ出力回路１１７の出力１は、オフレベルの接地電位ＶＥＥからオンレベルの電源電位ＶＤＤ２まで電圧が変化する。
【００１３】
次のＣＬＫパルス信号が入力される前に、選択スイッチ１１２を電源回路１１０から電源回路１１１に切り替えると、出力１のレベルは電源電位ＶＤＤ２から電源電位ＶＤＤ２’まで電圧が降下する。このとき、出力１から逆に電源端子１０８へ逆流電流１１３が流れてしまう。
【００１４】
次のゲート線を駆動するには、スタートパルス信号をロウとして、次のＣＬＫパルス信号をＣＬＫパルス入力端子１１９に入力すると、シフトレジスタ１１６は最初のハイレベルを次のビットにシフトするので、出力１は電源電位ＶＤＤ２’からオフレベルの接地電位ＶＥＥに切り替わる。このとき、選択スイッチ１１２はもとの電源回路１１０に戻しておく。同時に、シフトレジスタ１１６内の信号は隣のビットにシフトするため、出力２が接地電位ＶＥＥから電源電位ＶＤＤ２に遷移する。以降、最後の出力ｎまで同じ動作を繰り返すことで、ゲート線の駆動が完了する。
【００１５】
このように、ゲート線を駆動する電圧を電源電位ＶＤＤ２から接地電位ＶＥＥに変化させる際に、電源を電源電位ＶＤＤ２’に切り替えることにより、出力電圧を電源電位ＶＤＤ２から電源電位ＶＤＤ２’まで遷移させた後、電源電位ＶＤＤ２’から接地電位ＶＥＥまで遷移させている。これにより、電源電位ＶＤＤ２から電源電位ＶＤＤ２’までは立下り速度を遅く、電源電位ＶＤＤ２’から接地電位ＶＥＥまでは立下り速度を速くして短時間で電圧を降下させることができる。
【００１６】
しかしながら、従来のゲートドライバＩＣ１１５では、ドライバ電源端子１０８に供給される電圧を電源電位ＶＤＤ２から電源電位ＶＤＤ２’に切り替えると、接続しているゲート線からゲートドライバＩＣ１１５側へ電流が逆流し、内部の寄生ダイオードを通じて電源電位ＶＤＤ２’の電源回路１１１に流れ込む（１１３の逆流電流）。このような状態は、ＭＯＳデバイスではラッチアップを引き起こしてＩＣを破壊する原因となる危険性がある。さらに、一般的にドライバ回路の電源は出力電圧が変化するたびに、電源には大きな過渡電流が流れて電源電圧が変動し、誤動作を引き起こすことがありえるという問題点を持っている。
【特許文献１】特開２００１−２７２６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
このように、従来のゲートドライバ等の駆動回路では、複数の電圧に遷移させて出力電圧の切り替えを行おうとすると、複数の電源回路が必要となるため回路規模が増大し、さらに、出力電圧を切り替える際に電源回路へ電流が逆流するため動作が不安定になるという問題点があった。
【００１８】
本発明は、このような問題点を解決するためになされたもので、複数の電圧に遷移させて出力電圧の切り替えを行うことができるとともに、電源回路の増大を抑止し、安定して動作することができる駆動回路及びそれを用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明にかかる駆動回路は、表示装置に設けられた複数の画素を駆動する駆動信号を出力端子から出力する駆動回路であって、入力信号に基づいて第１の電源から供給される第１の電圧又は第２の電源から供給され前記第１の電圧よりも低い第２の電圧のいずれかを前記出力端子から出力する出力回路と、前記出力回路の出力信号が前記第１の電圧から前記第２の電圧へ遷移する間に、前記出力端子と前記第２の電源との間の抵抗値を調整することにより、前記出力回路の出力信号を、前記第１の電圧と前記第２の電圧の間の第３の電圧に低下させた後、前記第２の電圧に遷移させる出力調整回路と、を備えるものである。これにより、複数の電圧に遷移させて出力電圧の切り替えを行うことができるとともに、電源回路の増大を抑止し、安定して動作することができる。
【００２０】
上述の駆動回路において、前記出力調整回路は、入力される制御信号に基づいて前記出力回路の出力信号を前記第３の電圧から前記第２の電圧に遷移させてもよい。これにより、出力信号を効率よく複数の電圧に遷移させることができる。
【００２１】
上述の駆動回路において、前記第１の電圧から前記第３の電圧に遷移する時間よりも、前記第３の電圧から前記第２の電圧に遷移する時間の方が短くてもよい。これにより、表示不良の発生を防止することができる。
【００２２】
上述の駆動回路において、前記第３の電圧は、前記複数の画素に設けられた薄膜トランジスタの閾値電圧であってもよい。これにより、さらに表示不良の発生を防止することができる。
【００２３】
上述の駆動回路において、前記出力回路は、前記第１の電源と前記出力端子との間に接続された第１のトランジスタと、前記第２の電源と前記出力端子との間に接続された第２のトランジスタとを備え、前記出力調整回路は、前記第２の電源と前記出力端子との間に接続された第３のトランジスタを備え、前記出力調整回路は、前記第３のトランジスタに入力される制御信号により、前記出力端子と前記第２の電源との間の抵抗値を調整するものであってもよい。これにより、効果的に、電源回路の増大を抑止し、安定して動作することができる。
【００２４】
上述の駆動回路において、前記第３のトランジスタは、前記第２のトランジスタと並列に接続されていてもよい。これにより、出力信号を効率よく複数の電圧に遷移させることができる。
【００２５】
上述の駆動回路において、前記第２のトランジスタよりも前記第３のトランジスタのオン抵抗が小さくてもよい。これにより、出力信号をより効率よく複数の電圧に遷移させることができる。
【００２６】
上述の駆動回路において、前記第２のトランジスタと直列に接続された抵抗素子をさらに備えていてもよい。これにより、出力信号をさらに効率よく複数の電圧に遷移させることができる。
【００２７】
上述の駆動回路において、前記抵抗素子は、入力される信号に応じて抵抗値が可変する第４のトランジスタであってもよい。これにより、駆動回路の製造後であっても、抵抗値を変更することができる。
【００２８】
本発明にかかる表示装置は、複数の画素と前記複数の画素に信号を伝送する複数の配線とを有する表示パネルと、出力端子から前記複数の配線を介して前記複数の画素に駆動信号を出力する駆動回路と、を備える表示装置であって、前記駆動回路は、入力信号に基づいて第１の電源から供給される第１の電圧又は第２の電源から供給され前記第１の電圧よりも低い第２の電圧のいずれかを前記出力端子から出力する出力回路と、前記出力回路の出力信号が前記第１の電圧から前記第２の電圧へ遷移する間に、前記出力端子と前記第２の電源との間の抵抗値を調整することにより、前記出力回路の出力信号を、前記第１の電圧と前記第２の電圧の間の第３の電圧に低下させた後、前記第２の電圧に遷移させる出力調整回路と、を備えるものである。これにより、複数の電圧に遷移させて出力電圧の切り替えを行うことができるとともに、電源回路の増大を抑止し、安定して動作することができる。
【発明の効果】
【００２９】
本発明によれば、複数の電圧に遷移させて出力電圧の切り替えを行うことができるとともに、電源回路の増大を抑止し、安定して動作することができる駆動回路及びそれを用いた表示装置を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。
【００３１】
発明の実施の形態１．
まず、図１を用いて、本発明の実施の形態１にかかる液晶表示装置の構成について説明する。図に示されるように、この液晶表示装置は、複数の画素によって画像を表示する表示パネル３０と、ゲート線２２を介して画素を駆動するゲートドライバＩＣ１５と、ソース線２３を介して画素を駆動するソースドライバＩＣ２１、表示パネル３０を備えている。
【００３２】
表示パネル３０は、例えば、ＴＦＴをスイッチ素子とするアクティブマトリクス型のカラー液晶パネルである。表示パネル３０は、行方向および列方向にそれぞれ所定間隔でゲート線（走査線）２２およびソース線（データ線）２３が設けられており、ゲート線２２とソース線２３の交点に画素を行列配置している。
【００３３】
各画素は、ＴＦＴ２４を介して、等価的に容量性負荷となる画素電極２５を備えている。ＴＦＴ２４のゲートは、１行ごとにゲート線２２に共通に接続され、ＴＦＴ２４のソースは、１列ごとにソース線２３に共通に接続され、ＴＦＴ２４のドレインは、画素電極２５に接続されている。
【００３４】
ゲートドライバＩＣ１５は、ゲート線２２にゲート電圧を印加する複数のゲートドライバ出力回路１７と、ゲートドライバ出力回路１７の数と同一ビット数のシフトレジスタ１６を備えている。各ゲートドライバ出力回路１７は、ドライバ電源端子８を介して第１の電源１０と接続されて電源電位ＶＤＤ２が供給されるとともに、第２の電源９と接続されて接地電位ＶＥＥが供給される。シフトレジスタ１６は、複数のゲートドライバ出力回路１７のうちの一つを選択し、選択されたゲートドライバ出力回路１７の出力をオンレベル（電源電位ＶＤＤ２）、残りのゲートドライバ出力回路１７の出力をオフレベル（接地電位ＶＥＥ）にする。
【００３５】
ゲート線をスキャンするクロック信号は、ＣＬＫパルス入力端子１９から入力される。ゲート線を駆動するタイミングを決めるスタートパルス信号は、スタートパルス入力端子１８から入力されて、スタートパルス出力端子２０から出力される。
【００３６】
例えば、スタートパルス入力端子１８にスタートパルス信号を入力し、ＣＬＫパルス入力端子１９に１パルスのＣＬＫパルス信号を与えると、スタートパルス信号がシフトレジスタ１６の１ビット目に入力され、そのビットに対応するシフトレジスタに接続されているゲートドライバ出力回路１７にロウが入力され、ゲート線２２に第１の電源１０から電源電位ＶＤＤ２が供給される。これによってゲート線２２に接続されたＴＦＴ２４全てがオンして、画素電極２５への書き込みが可能となる。さらに、所定期間経過後、ＣＬＫパルス信号をＣＬＫパルス入力端子１９に入力すると、それまで電源電位ＶＤＤ２を出力していたゲートドライバ出力回路１７にハイが入力され、そのゲート線２２が接地電位ＶＥＥに引き下げられて、各ＴＦＴ２４のゲートがオフする。そして、次の行のゲート線２２の駆動が行われる。
【００３７】
ソースドライバＩＣ２１は、複数のソース線２３に接続され、表示画像に対応したデータ電圧を各ソース線２３に印加する。ゲートドライバＩＣ１５によって駆動されたゲート線２２に接続されたＴＦＴ２４は、ゲートが開いているので、ソース線２３に印加されるデータ電圧がＴＦＴ２４を介して画素電極２５に書き込まれる。これにより、画素電極２５に対応する液晶の配向を変化させて所望の画像を表示する。
【００３８】
次に、図２の回路図を用いて、本実施形態にかかるゲートドライバ出力回路の構成について説明する。このゲートドライバ出力回路１７は、図１に示したゲートドライバＩＣ１５の出力部となる回路である。
【００３９】
ゲートドライバ出力回路１７は、図に示されるように、Ｐｃｈトランジスタ１、抵抗２、Ｎｃｈトランジスタ３、Ｎｃｈトランジスタ４を備えている。
【００４０】
Ｐｃｈトランジスタ１のソース電極は、ドライバ電源端子８に接続され、Ｐｃｈトランジスタ１のドレイン電極は、抵抗２の一方の電極とＮｃｈトランジスタ４のドレイン電極とに接続されるとともに、出力端子７としてゲートドライバＩＣ１５の外部に引き出されている。上述のように、ドライバ電源端子８には電源電位ＶＤＤ２である第１の電源１０が接続され、出力端子７にはゲート線２２が接続される。
【００４１】
Ｎｃｈトランジスタ３のドレイン電極は、抵抗２の他方の電極と接続され、Ｎｃｈトランジスタ３のソース電極は、接地電位ＶＥＥである第２の電源９と接続されている。Ｐｃｈトランジスタ１のゲート電極は、Ｎｃｈトランジスタ３のゲート電極に接続されるとともに、ゲートドライバ出力回路１７の入力端子５となっている。入力端子５には、シフトレジスタ１６が接続され、シフトレジスタ１６の出力信号が入力される。
【００４２】
Ｎｃｈトランジスタ４のソース電極は、接地電位ＶＥＥである第２の電源９に接続され、Ｎｃｈトランジスタ４のゲート電極は、ＳＲＣ端子６としてゲートドライバＩＣ１５の外部に引き出されている。例えば、ＳＲＣ端子６には、外部の制御回路が接続され、制御回路からの制御信号が入力される。
【００４３】
Ｐｃｈトランジスタ１、抵抗２、Ｎｃｈトランジスタ３は、出力回路となるインバータ回路を構成しており、入力端子５から入力される信号に応じて、電源電位ＶＤＤ２あるいは接地電位ＶＥＥのいずれかを、出力端子７へ出力する。
【００４４】
Ｎｃｈトランジスタ４は、ＳＲＣ端子６から入力される信号に応じて、出力端子７の出力信号が電源電位ＶＤＤ２から接地電位ＶＥＥへ遷移する速度を変更する。すなわち、Ｎｃｈトランジスタ４は、出力調整回路であり、出力信号が電源電位ＶＤＤ２から電源電位ＶＤＤ２’へ遷移した後に、電源電位ＶＤＤ２’から接地電位ＶＥＥへ遷移させる。
【００４５】
本実施形態では、Ｎｃｈトランジスタ４によって、出力端子７と接地電位ＶＥＥとの間の抵抗値を変更し、出力電圧の遷移速度を変更する。Ｎｃｈトランジスタ４がオフのときは、電源電位ＶＤＤ２から接地電位ＶＥＥへゆっくり遷移し、Ｎｃｈトランジスタ４がオンのときは、電源電位ＶＤＤ２から接地電位ＶＥＥへ早く遷移する。
【００４６】
例えば、Ｎｃｈトランジスタ３のオン抵抗と抵抗２による抵抗値よりも、Ｎｃｈトランジスタ４のオン抵抗を小さくしてもよい。また、抵抗２を設けずに、Ｎｃｈトランジスタ３とＮｃｈトランジスタ４のサイズを変えてオン抵抗を変えてもよい。尚、抵抗２とＮｃｈトランジスタ３の接続位置を入れ替えてもよい。
【００４７】
次に、図３のタイミングチャートを用いて、本実施形態にかかるゲートドライバ出力回路の動作について説明する。図３は、図２に示したゲートドライバ出力回路１７における、入力端子５、ＳＣＲ端子６、出力端子７の信号の波形を示している。
【００４８】
入力端子５に入力される波形が、ハイレベルからロウレベルになると、Ｐｃｈトランジスタ１がオンになり、Ｎｃｈトランジスタ３がオフとなるため、第１の電源１０からＰｃｈトランジスタ１を介して出力端子７へ電流が流れ出し、出力端子７へ出力される波形は、接地電位ＶＥＥレベルから電源電位ＶＤＤ２レベルに引き上げられる。このとき、ＳＲＣ端子６の波形はロウレベルとし、Ｎｃｈトランジスタ４はオフのままである。
【００４９】
次いで、入力端子５に入力される波形が、ロウレベルからハイレベルになると、Ｐｃｈトランジスタ１がオフになり、Ｎｃｈトランジスタ３がオンとなるため、出力端子７からＮｃｈトランジスタ３を介して第２の電源９へ電流が流れ出し、出力端子７へ出力される波形は、電源電位ＶＤＤ２レベルから接地電位ＶＥＥレベルに遷移する。このときの波形の立ち下がりの傾斜はより緩や、すなわち、よりゆっくりの速度で電圧が遷移する。
【００５０】
この遷移の過程で、ＳＲＣ端子６から入力される波形をロウレベルからハイレベルに切り替えると、Ｎｃｈトランジスタ４もオンとなり、出力端子７からＮｃｈトランジスタ３経由に加えて、Ｎｃｈトランジスタ４経由でも第２の電源９へ電流が流れ出すため、出力端子７へ出力される波形は急速に接地電位ＶＥＥレベルに切り替わる。このときの波形の立ち下がりの傾斜はより急であり、すなわち、より早い速度で電圧が遷移する。電源電位ＶＤＤ２レベルから電源電位ＶＤＤ２’レベルへ遷移する時間よりも、電源電位ＶＤＤ２’レベルから接地電位ＶＥＥレベルへ遷移する時間の方が短い。これにより、前段と後段のゲート電圧が同時にオンとなることを防ぎ、表示不良の発生を低減することができる。
【００５１】
例えば、出力端子７の波形が、電源電位ＶＤＤ２’レベルまで降下したときに、ＳＲＣ端子６から入力される波形をロウレベルからハイレベルに切り替える。この電源電位ＶＤＤ２’は、電源電位ＶＤＤ２より低くかつＴＦＴの閾値電圧より高い電圧であり、例えば、ＴＦＴの閾値電圧である。出力端子７の波形を切り替えるタイミングは、あらかじめ、電源電位ＶＤＤ２’レベルとなるタイミングを測定しておくことで、制御回路を設計することができる。
【００５２】
このように、ゲートドライバ出力回路の接地電位ＶＥＥ側のＮｃｈトランジスタを分割し、抵抗値を小さくすることにより、立ち下がり速度を変え立下り波形をステップ状波形にしても電源電位ＶＤＤ２側に電流が逆流せず、ラッチアップを起さない。すなわち、ドライバ出力回路のＮｃｈ側トランジスタを分割し、低駆動能力トランジスタと高駆動能力トランジスタを配置して、ゲート駆動波形の立下りを二段階に切り替えるようにしたことにより、ゲートドライバ回路の駆動電源電圧端子に印加する電圧を切り替えずに、出力波形をステップ状に切り替えることができる。
【００５３】
また、ドライバ回路の電源を動作中に切り替えないため、安定した動作ができる。すなわち、駆動電源電圧は常に一定であるため、負荷からの電流が電源に逆流してラッチアップを発生させることもなく、安定した動作を行うことができる。図７の従来例では外部に電源電位ＶＤＤ２’の電源回路や選択スイッチ等を設けなければならないが、本実施形態ではこれらの外部回路は不要で、電源は電源電位ＶＤＤ２だけでよいため、回路構成を単純化でき、ＩＣや表示装置の低コスト化を図ることができる。
【００５４】
発明の実施の形態２．
次に、図４を用いて、本発明の実施の形態２にかかるゲートドライバ回路の構成について説明する。このゲートドライバ出力回路１７は、図２と同様に、図１に示したゲートドライバＩＣ１５の出力部となる回路である。
【００５５】
図４において、１及び３から９までの符号が付された要素は、図２の構成と同じである。本実施形態では、図２の抵抗２の代わりにＮｃｈトランジスタ４１が挿入されている。
【００５６】
Ｎｃｈトランジスタ４１のドレイン電極は、Ｐｃｈトランジスタ１のドレイン電極に接続され、Ｎｃｈトランジスタ４１のソース電極は、Ｎｃｈトランジスタ４１のドレイン電極に接続されている。Ｎｃｈトランジスタ４１のゲート電極は、ゲートドライバＩＣ１５の外部の制御回路から直流電圧をうけて電流能力を調整する調整端子４２として機能する。
【００５７】
Ｎｃｈトランジスタ２１は調整端子４２に入力された直流電圧に応じて抵抗値が変化するが、動作は図２の回路と同様である。尚、Ｎｃｈトランジスタ４１とＮｃｈトランジスタ３は入れ替えても同様の動作となる。また、ＳＲＣ端子６の信号を調整端子４２から入力し、Ｎｃｈトランジスタ４を設けなくてもよい。
【００５８】
図２の回路では抵抗値が固定であったため、負荷容量や接続されるＴＦＴの閾値電圧が変わった場合には抵抗値をそのたびごとに設計、製造等を行う必要があった。本実施形態では、抵抗の代わりにＮｃｈトランジスタを使い、外部からバイアス電圧を調整端子４２に入力することで、Ｎｃｈトランジスタ４１のドレイン・ソース間抵抗を変化させることができ、負荷容量やＴＦＴの違いによって、立下り波形を変更する場合でも、外部入力の電圧を与えることで容易に立下り波形を変更することができる。
【００５９】
その他の発明の実施の形態．
上述の例では、ゲートドライバＩＣの外部からＳＲＣ端子６に入力される制御信号によって、出力波形を電源電位ＶＤＤ２’から接地電位ＶＥＥへ降下させたが、これに限らず、ゲートドライバ出力回路に同様の制御信号を発生させる制御回路を設けてもよい。例えば、この制御回路によって、出力端子７の出力レベルが電源電位ＶＤＤ２’になったことを検出してもよい。
【００６０】
上述の例では、出力電圧の立ち下がり速度を変更する構成について説明したが、これに限らず、出力電圧の立ち上がり速度を変更する構成としてもよい。例えば、電源電位ＶＤＤ２側にトランジスタを設けてもよい。
【００６１】
上述の例では、液晶表示装置のドライバ回路に設けられる出力回路として説明したが、これに限らず、その他の表示装置、例えば、有機ＥＬ表示装置のドライバ回路としてもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明にかかる液晶表示装置の構成図である。
【図２】本発明にかかるゲートドライバＩＣの出力回路の回路図である。
【図３】本発明にかかるゲートドライバＩＣの出力回路のタイミングチャートである。
【図４】本発明にかかるゲートドライバＩＣの出力回路の回路図である。
【図５】従来のゲートドライバＩＣの出力波形を示す図である。
【図６】従来のゲートドライバＩＣの回路図である。
【図７】従来のゲートドライバＩＣの出力回路の回路図である。
【符号の説明】
【００６３】
１ Ｐｃｈトランジスタ
２ 抵抗
３，４ Ｎｃｈトランジスタ
５ 入力端子
６ ＳＲＣ端子
７ 出力端子
８ ドライバ電源端子
９ 第２の電源
１０ 第１の電源
１５ ゲートドライバＩＣ
１６ シフトレジスタ
１７ ゲートドライバ出力回路
１８ スタートパルス入力端子
１９ ＣＬＫパルス入力端子
２０ スタートパルス出力端子
２１ ソースドライバＩＣ
２２ ゲート線
２３ ソース線
２４ ＴＦＴ
２５ 画素電極
【技術分野】
【０００１】
本発明は、駆動回路及びそれを用いた表示装置に関し、特に、第１の電圧又は第２の電圧を画素へ出力する駆動回路及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
近年、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を用いたアクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置等の表示装置では、大型化が急速に進展している。このような大型表示装置では、ＴＦＴを形成した表示パネル内の配線は、数１００ｍｍにもなる。このため、これらの配線抵抗は数十ＫΩのオーダとなり、駆動回路を接続した側の近端と反対側の遠端では、この配線抵抗によって著しく波形に歪みが生じる。
【０００３】
ＴＦＴのゲートを１ラインごとに共通に接続したゲート線において、ゲート波形が駆動回路の近端と遠端で異なると、各ＴＦＴのフィードスルー電圧がこの近端と遠端で異なってしまう。各ＴＦＴのフィードスルー電圧が異なると、各ＴＦＴに接続してある絵素の電圧の中心電圧が変動する。この中心電圧の変動がフリッカとなって表示品位を著しく落とすことになる。
【０００４】
このような問題に鑑みて、特許文献１の表示装置が知られている。特許文献１では、ゲート線の信号の立下りを遅くすることで、ゲートドライバの近端と遠端の波形ひずみを相対的に小さくし、フィードスルー電圧の均一化を図っている。
【０００５】
図５に、特許文献１の表示装置におけるゲート線の波形を示す。図５（ａ）は前段のゲート線の波形を示し、図５（ｂ）は後段のゲート線の波形を示している。このゲート線の波形は、立下りが遅延時間だけ遅延している。ゲートドライバの近端における立下り波形の遅延時間をｔ１、ゲート線の時定数をｔ２とすると、ゲートドライバの遠端における立下り波形の遅延時間ｔ３は、次の数１で表される。
【数１】
例えば、ｔ１＝１μｓ、ｔ２＝３μｓとすると、これを数１に代入して次の数２となる。
【数２】
数２より、ゲートドライバの近端と遠端では、ｔ３−ｔ１＝２．３３μｓの時間差が生じる。また、近端における立下り波形の遅延時間ｔ１を例えば２μｓとすると、同様にして次の数３となる。
【数３】
数３より、ゲートドライバの近端と遠端ではｔ３−ｔ１＝１．６６μｓの時間差となり、数２の場合よりも時間差が低減する。この差分はすなわち、フィードスルー電圧が表示パネル内で異なることを意味する。したがって、この差を小さくしないとフリッカの発生や焼き付きが生じる原因となる。また、遅延時間を大きくした場合、図５に示されるように、前段のゲートと後段のゲートが同時にオンする時間が生じることになり、正しく画像信号を絵素に充電できなくなってしまう。
【０００６】
そこで、ゲートドライバがゲートをオンからオフにする過程で、オフになる直前でゲートドライバから出力される電圧を電源電位のＶＤＤ２よりも低い電圧であるＶＤＤ２’に切り替える方法が知られている。このＶＤＤ２’をＴＦＴの閾値電圧にあわせておけば、フィードスルー電圧のばらつきを低減する効果は変わらない。
【０００７】
このような方法を適用した従来のゲートドライバＩＣについて図６及び図７を用いて説明する。図６は従来のゲートドライバＩＣの回路図であり、図７は従来のゲートドライバＩＣの出力回路の回路図である。
【０００８】
従来のゲートドライバＩＣ１１５は、図６に示されるように、ゲートドライバＩＣ１１５の出力数と同一ビット数のシフトレジスタ１１６を備え、シフトレジスタ１１６の各出力はそれぞれゲートドライバ出力回路１１７に接続され、各ゲートドライバ出力回路１１７がゲート線を駆動する電圧を出力する。
【０００９】
ドライバ電源端子１０８は、ゲートドライバＩＣ１１５の外部で選択スイッチ１１２に接続され、選択スイッチ１１２の一方の選択端子は、本来のゲート駆動電圧である電源電位ＶＤＤ２の電源回路１１０に接続される。選択スイッチ１１２の他方の選択端子は、電源電位ＶＤＤ２より低くかつＴＦＴの閾値電圧より高い電圧である電源電位ＶＤＤ２’に設定された電源回路１１１に抵抗１１４を介して接続されている。
【００１０】
ゲート線をスキャンするクロック信号は、ＣＬＫパルス入力端子１１９から入力される。ゲート線を駆動するタイミングを決めるスタートパルス信号は、スタートパルス入力端子１１８から入力されて、スタートパルス出力端子１２０から出力される。
【００１１】
ゲートドライバ出力回路１１７は、図７に示されるように、Ｐｃｈトランジスタ１０１とＮｃｈトランジスタ１０３とを備え、インバータ回路を構成している。すなわち、Ｐｃｈトランジスタ１０１とＮｃｈトランジスタ１０３は、ゲート電極が互いに接続されるとともに入力端子１０５にも接続され、ドレイン電極が互いに接続されるとともに出力端子１０７にも接続されている。Ｐｃｈトランジスタ１０１のソース電極は、まとめてドライバ電源端子１０８に接続され、Ｎｃｈトランジスタ１０３のソース電極は接地電位ＶＥＥに接続されている。
【００１２】
次に、従来のゲートドライバＩＣ１１５の動作を説明する。スタートパルス入力端子１１８にスタートパルス信号を与え、ＣＬＫパルス入力端子１１９に１パルスのＣＬＫパルス信号を与えると、スタートパルス信号がシフトレジスタ１１６の１ビット目に入力され、そのビットに対応するシフトレジスタに接続されているゲートドライバ出力回路１１７の出力１は、オフレベルの接地電位ＶＥＥからオンレベルの電源電位ＶＤＤ２まで電圧が変化する。
【００１３】
次のＣＬＫパルス信号が入力される前に、選択スイッチ１１２を電源回路１１０から電源回路１１１に切り替えると、出力１のレベルは電源電位ＶＤＤ２から電源電位ＶＤＤ２’まで電圧が降下する。このとき、出力１から逆に電源端子１０８へ逆流電流１１３が流れてしまう。
【００１４】
次のゲート線を駆動するには、スタートパルス信号をロウとして、次のＣＬＫパルス信号をＣＬＫパルス入力端子１１９に入力すると、シフトレジスタ１１６は最初のハイレベルを次のビットにシフトするので、出力１は電源電位ＶＤＤ２’からオフレベルの接地電位ＶＥＥに切り替わる。このとき、選択スイッチ１１２はもとの電源回路１１０に戻しておく。同時に、シフトレジスタ１１６内の信号は隣のビットにシフトするため、出力２が接地電位ＶＥＥから電源電位ＶＤＤ２に遷移する。以降、最後の出力ｎまで同じ動作を繰り返すことで、ゲート線の駆動が完了する。
【００１５】
このように、ゲート線を駆動する電圧を電源電位ＶＤＤ２から接地電位ＶＥＥに変化させる際に、電源を電源電位ＶＤＤ２’に切り替えることにより、出力電圧を電源電位ＶＤＤ２から電源電位ＶＤＤ２’まで遷移させた後、電源電位ＶＤＤ２’から接地電位ＶＥＥまで遷移させている。これにより、電源電位ＶＤＤ２から電源電位ＶＤＤ２’までは立下り速度を遅く、電源電位ＶＤＤ２’から接地電位ＶＥＥまでは立下り速度を速くして短時間で電圧を降下させることができる。
【００１６】
しかしながら、従来のゲートドライバＩＣ１１５では、ドライバ電源端子１０８に供給される電圧を電源電位ＶＤＤ２から電源電位ＶＤＤ２’に切り替えると、接続しているゲート線からゲートドライバＩＣ１１５側へ電流が逆流し、内部の寄生ダイオードを通じて電源電位ＶＤＤ２’の電源回路１１１に流れ込む（１１３の逆流電流）。このような状態は、ＭＯＳデバイスではラッチアップを引き起こしてＩＣを破壊する原因となる危険性がある。さらに、一般的にドライバ回路の電源は出力電圧が変化するたびに、電源には大きな過渡電流が流れて電源電圧が変動し、誤動作を引き起こすことがありえるという問題点を持っている。
【特許文献１】特開２００１−２７２６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
このように、従来のゲートドライバ等の駆動回路では、複数の電圧に遷移させて出力電圧の切り替えを行おうとすると、複数の電源回路が必要となるため回路規模が増大し、さらに、出力電圧を切り替える際に電源回路へ電流が逆流するため動作が不安定になるという問題点があった。
【００１８】
本発明は、このような問題点を解決するためになされたもので、複数の電圧に遷移させて出力電圧の切り替えを行うことができるとともに、電源回路の増大を抑止し、安定して動作することができる駆動回路及びそれを用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明にかかる駆動回路は、表示装置に設けられた複数の画素を駆動する駆動信号を出力端子から出力する駆動回路であって、入力信号に基づいて第１の電源から供給される第１の電圧又は第２の電源から供給され前記第１の電圧よりも低い第２の電圧のいずれかを前記出力端子から出力する出力回路と、前記出力回路の出力信号が前記第１の電圧から前記第２の電圧へ遷移する間に、前記出力端子と前記第２の電源との間の抵抗値を調整することにより、前記出力回路の出力信号を、前記第１の電圧と前記第２の電圧の間の第３の電圧に低下させた後、前記第２の電圧に遷移させる出力調整回路と、を備えるものである。これにより、複数の電圧に遷移させて出力電圧の切り替えを行うことができるとともに、電源回路の増大を抑止し、安定して動作することができる。
【００２０】
上述の駆動回路において、前記出力調整回路は、入力される制御信号に基づいて前記出力回路の出力信号を前記第３の電圧から前記第２の電圧に遷移させてもよい。これにより、出力信号を効率よく複数の電圧に遷移させることができる。
【００２１】
上述の駆動回路において、前記第１の電圧から前記第３の電圧に遷移する時間よりも、前記第３の電圧から前記第２の電圧に遷移する時間の方が短くてもよい。これにより、表示不良の発生を防止することができる。
【００２２】
上述の駆動回路において、前記第３の電圧は、前記複数の画素に設けられた薄膜トランジスタの閾値電圧であってもよい。これにより、さらに表示不良の発生を防止することができる。
【００２３】
上述の駆動回路において、前記出力回路は、前記第１の電源と前記出力端子との間に接続された第１のトランジスタと、前記第２の電源と前記出力端子との間に接続された第２のトランジスタとを備え、前記出力調整回路は、前記第２の電源と前記出力端子との間に接続された第３のトランジスタを備え、前記出力調整回路は、前記第３のトランジスタに入力される制御信号により、前記出力端子と前記第２の電源との間の抵抗値を調整するものであってもよい。これにより、効果的に、電源回路の増大を抑止し、安定して動作することができる。
【００２４】
上述の駆動回路において、前記第３のトランジスタは、前記第２のトランジスタと並列に接続されていてもよい。これにより、出力信号を効率よく複数の電圧に遷移させることができる。
【００２５】
上述の駆動回路において、前記第２のトランジスタよりも前記第３のトランジスタのオン抵抗が小さくてもよい。これにより、出力信号をより効率よく複数の電圧に遷移させることができる。
【００２６】
上述の駆動回路において、前記第２のトランジスタと直列に接続された抵抗素子をさらに備えていてもよい。これにより、出力信号をさらに効率よく複数の電圧に遷移させることができる。
【００２７】
上述の駆動回路において、前記抵抗素子は、入力される信号に応じて抵抗値が可変する第４のトランジスタであってもよい。これにより、駆動回路の製造後であっても、抵抗値を変更することができる。
【００２８】
本発明にかかる表示装置は、複数の画素と前記複数の画素に信号を伝送する複数の配線とを有する表示パネルと、出力端子から前記複数の配線を介して前記複数の画素に駆動信号を出力する駆動回路と、を備える表示装置であって、前記駆動回路は、入力信号に基づいて第１の電源から供給される第１の電圧又は第２の電源から供給され前記第１の電圧よりも低い第２の電圧のいずれかを前記出力端子から出力する出力回路と、前記出力回路の出力信号が前記第１の電圧から前記第２の電圧へ遷移する間に、前記出力端子と前記第２の電源との間の抵抗値を調整することにより、前記出力回路の出力信号を、前記第１の電圧と前記第２の電圧の間の第３の電圧に低下させた後、前記第２の電圧に遷移させる出力調整回路と、を備えるものである。これにより、複数の電圧に遷移させて出力電圧の切り替えを行うことができるとともに、電源回路の増大を抑止し、安定して動作することができる。
【発明の効果】
【００２９】
本発明によれば、複数の電圧に遷移させて出力電圧の切り替えを行うことができるとともに、電源回路の増大を抑止し、安定して動作することができる駆動回路及びそれを用いた表示装置を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。
【００３１】
発明の実施の形態１．
まず、図１を用いて、本発明の実施の形態１にかかる液晶表示装置の構成について説明する。図に示されるように、この液晶表示装置は、複数の画素によって画像を表示する表示パネル３０と、ゲート線２２を介して画素を駆動するゲートドライバＩＣ１５と、ソース線２３を介して画素を駆動するソースドライバＩＣ２１、表示パネル３０を備えている。
【００３２】
表示パネル３０は、例えば、ＴＦＴをスイッチ素子とするアクティブマトリクス型のカラー液晶パネルである。表示パネル３０は、行方向および列方向にそれぞれ所定間隔でゲート線（走査線）２２およびソース線（データ線）２３が設けられており、ゲート線２２とソース線２３の交点に画素を行列配置している。
【００３３】
各画素は、ＴＦＴ２４を介して、等価的に容量性負荷となる画素電極２５を備えている。ＴＦＴ２４のゲートは、１行ごとにゲート線２２に共通に接続され、ＴＦＴ２４のソースは、１列ごとにソース線２３に共通に接続され、ＴＦＴ２４のドレインは、画素電極２５に接続されている。
【００３４】
ゲートドライバＩＣ１５は、ゲート線２２にゲート電圧を印加する複数のゲートドライバ出力回路１７と、ゲートドライバ出力回路１７の数と同一ビット数のシフトレジスタ１６を備えている。各ゲートドライバ出力回路１７は、ドライバ電源端子８を介して第１の電源１０と接続されて電源電位ＶＤＤ２が供給されるとともに、第２の電源９と接続されて接地電位ＶＥＥが供給される。シフトレジスタ１６は、複数のゲートドライバ出力回路１７のうちの一つを選択し、選択されたゲートドライバ出力回路１７の出力をオンレベル（電源電位ＶＤＤ２）、残りのゲートドライバ出力回路１７の出力をオフレベル（接地電位ＶＥＥ）にする。
【００３５】
ゲート線をスキャンするクロック信号は、ＣＬＫパルス入力端子１９から入力される。ゲート線を駆動するタイミングを決めるスタートパルス信号は、スタートパルス入力端子１８から入力されて、スタートパルス出力端子２０から出力される。
【００３６】
例えば、スタートパルス入力端子１８にスタートパルス信号を入力し、ＣＬＫパルス入力端子１９に１パルスのＣＬＫパルス信号を与えると、スタートパルス信号がシフトレジスタ１６の１ビット目に入力され、そのビットに対応するシフトレジスタに接続されているゲートドライバ出力回路１７にロウが入力され、ゲート線２２に第１の電源１０から電源電位ＶＤＤ２が供給される。これによってゲート線２２に接続されたＴＦＴ２４全てがオンして、画素電極２５への書き込みが可能となる。さらに、所定期間経過後、ＣＬＫパルス信号をＣＬＫパルス入力端子１９に入力すると、それまで電源電位ＶＤＤ２を出力していたゲートドライバ出力回路１７にハイが入力され、そのゲート線２２が接地電位ＶＥＥに引き下げられて、各ＴＦＴ２４のゲートがオフする。そして、次の行のゲート線２２の駆動が行われる。
【００３７】
ソースドライバＩＣ２１は、複数のソース線２３に接続され、表示画像に対応したデータ電圧を各ソース線２３に印加する。ゲートドライバＩＣ１５によって駆動されたゲート線２２に接続されたＴＦＴ２４は、ゲートが開いているので、ソース線２３に印加されるデータ電圧がＴＦＴ２４を介して画素電極２５に書き込まれる。これにより、画素電極２５に対応する液晶の配向を変化させて所望の画像を表示する。
【００３８】
次に、図２の回路図を用いて、本実施形態にかかるゲートドライバ出力回路の構成について説明する。このゲートドライバ出力回路１７は、図１に示したゲートドライバＩＣ１５の出力部となる回路である。
【００３９】
ゲートドライバ出力回路１７は、図に示されるように、Ｐｃｈトランジスタ１、抵抗２、Ｎｃｈトランジスタ３、Ｎｃｈトランジスタ４を備えている。
【００４０】
Ｐｃｈトランジスタ１のソース電極は、ドライバ電源端子８に接続され、Ｐｃｈトランジスタ１のドレイン電極は、抵抗２の一方の電極とＮｃｈトランジスタ４のドレイン電極とに接続されるとともに、出力端子７としてゲートドライバＩＣ１５の外部に引き出されている。上述のように、ドライバ電源端子８には電源電位ＶＤＤ２である第１の電源１０が接続され、出力端子７にはゲート線２２が接続される。
【００４１】
Ｎｃｈトランジスタ３のドレイン電極は、抵抗２の他方の電極と接続され、Ｎｃｈトランジスタ３のソース電極は、接地電位ＶＥＥである第２の電源９と接続されている。Ｐｃｈトランジスタ１のゲート電極は、Ｎｃｈトランジスタ３のゲート電極に接続されるとともに、ゲートドライバ出力回路１７の入力端子５となっている。入力端子５には、シフトレジスタ１６が接続され、シフトレジスタ１６の出力信号が入力される。
【００４２】
Ｎｃｈトランジスタ４のソース電極は、接地電位ＶＥＥである第２の電源９に接続され、Ｎｃｈトランジスタ４のゲート電極は、ＳＲＣ端子６としてゲートドライバＩＣ１５の外部に引き出されている。例えば、ＳＲＣ端子６には、外部の制御回路が接続され、制御回路からの制御信号が入力される。
【００４３】
Ｐｃｈトランジスタ１、抵抗２、Ｎｃｈトランジスタ３は、出力回路となるインバータ回路を構成しており、入力端子５から入力される信号に応じて、電源電位ＶＤＤ２あるいは接地電位ＶＥＥのいずれかを、出力端子７へ出力する。
【００４４】
Ｎｃｈトランジスタ４は、ＳＲＣ端子６から入力される信号に応じて、出力端子７の出力信号が電源電位ＶＤＤ２から接地電位ＶＥＥへ遷移する速度を変更する。すなわち、Ｎｃｈトランジスタ４は、出力調整回路であり、出力信号が電源電位ＶＤＤ２から電源電位ＶＤＤ２’へ遷移した後に、電源電位ＶＤＤ２’から接地電位ＶＥＥへ遷移させる。
【００４５】
本実施形態では、Ｎｃｈトランジスタ４によって、出力端子７と接地電位ＶＥＥとの間の抵抗値を変更し、出力電圧の遷移速度を変更する。Ｎｃｈトランジスタ４がオフのときは、電源電位ＶＤＤ２から接地電位ＶＥＥへゆっくり遷移し、Ｎｃｈトランジスタ４がオンのときは、電源電位ＶＤＤ２から接地電位ＶＥＥへ早く遷移する。
【００４６】
例えば、Ｎｃｈトランジスタ３のオン抵抗と抵抗２による抵抗値よりも、Ｎｃｈトランジスタ４のオン抵抗を小さくしてもよい。また、抵抗２を設けずに、Ｎｃｈトランジスタ３とＮｃｈトランジスタ４のサイズを変えてオン抵抗を変えてもよい。尚、抵抗２とＮｃｈトランジスタ３の接続位置を入れ替えてもよい。
【００４７】
次に、図３のタイミングチャートを用いて、本実施形態にかかるゲートドライバ出力回路の動作について説明する。図３は、図２に示したゲートドライバ出力回路１７における、入力端子５、ＳＣＲ端子６、出力端子７の信号の波形を示している。
【００４８】
入力端子５に入力される波形が、ハイレベルからロウレベルになると、Ｐｃｈトランジスタ１がオンになり、Ｎｃｈトランジスタ３がオフとなるため、第１の電源１０からＰｃｈトランジスタ１を介して出力端子７へ電流が流れ出し、出力端子７へ出力される波形は、接地電位ＶＥＥレベルから電源電位ＶＤＤ２レベルに引き上げられる。このとき、ＳＲＣ端子６の波形はロウレベルとし、Ｎｃｈトランジスタ４はオフのままである。
【００４９】
次いで、入力端子５に入力される波形が、ロウレベルからハイレベルになると、Ｐｃｈトランジスタ１がオフになり、Ｎｃｈトランジスタ３がオンとなるため、出力端子７からＮｃｈトランジスタ３を介して第２の電源９へ電流が流れ出し、出力端子７へ出力される波形は、電源電位ＶＤＤ２レベルから接地電位ＶＥＥレベルに遷移する。このときの波形の立ち下がりの傾斜はより緩や、すなわち、よりゆっくりの速度で電圧が遷移する。
【００５０】
この遷移の過程で、ＳＲＣ端子６から入力される波形をロウレベルからハイレベルに切り替えると、Ｎｃｈトランジスタ４もオンとなり、出力端子７からＮｃｈトランジスタ３経由に加えて、Ｎｃｈトランジスタ４経由でも第２の電源９へ電流が流れ出すため、出力端子７へ出力される波形は急速に接地電位ＶＥＥレベルに切り替わる。このときの波形の立ち下がりの傾斜はより急であり、すなわち、より早い速度で電圧が遷移する。電源電位ＶＤＤ２レベルから電源電位ＶＤＤ２’レベルへ遷移する時間よりも、電源電位ＶＤＤ２’レベルから接地電位ＶＥＥレベルへ遷移する時間の方が短い。これにより、前段と後段のゲート電圧が同時にオンとなることを防ぎ、表示不良の発生を低減することができる。
【００５１】
例えば、出力端子７の波形が、電源電位ＶＤＤ２’レベルまで降下したときに、ＳＲＣ端子６から入力される波形をロウレベルからハイレベルに切り替える。この電源電位ＶＤＤ２’は、電源電位ＶＤＤ２より低くかつＴＦＴの閾値電圧より高い電圧であり、例えば、ＴＦＴの閾値電圧である。出力端子７の波形を切り替えるタイミングは、あらかじめ、電源電位ＶＤＤ２’レベルとなるタイミングを測定しておくことで、制御回路を設計することができる。
【００５２】
このように、ゲートドライバ出力回路の接地電位ＶＥＥ側のＮｃｈトランジスタを分割し、抵抗値を小さくすることにより、立ち下がり速度を変え立下り波形をステップ状波形にしても電源電位ＶＤＤ２側に電流が逆流せず、ラッチアップを起さない。すなわち、ドライバ出力回路のＮｃｈ側トランジスタを分割し、低駆動能力トランジスタと高駆動能力トランジスタを配置して、ゲート駆動波形の立下りを二段階に切り替えるようにしたことにより、ゲートドライバ回路の駆動電源電圧端子に印加する電圧を切り替えずに、出力波形をステップ状に切り替えることができる。
【００５３】
また、ドライバ回路の電源を動作中に切り替えないため、安定した動作ができる。すなわち、駆動電源電圧は常に一定であるため、負荷からの電流が電源に逆流してラッチアップを発生させることもなく、安定した動作を行うことができる。図７の従来例では外部に電源電位ＶＤＤ２’の電源回路や選択スイッチ等を設けなければならないが、本実施形態ではこれらの外部回路は不要で、電源は電源電位ＶＤＤ２だけでよいため、回路構成を単純化でき、ＩＣや表示装置の低コスト化を図ることができる。
【００５４】
発明の実施の形態２．
次に、図４を用いて、本発明の実施の形態２にかかるゲートドライバ回路の構成について説明する。このゲートドライバ出力回路１７は、図２と同様に、図１に示したゲートドライバＩＣ１５の出力部となる回路である。
【００５５】
図４において、１及び３から９までの符号が付された要素は、図２の構成と同じである。本実施形態では、図２の抵抗２の代わりにＮｃｈトランジスタ４１が挿入されている。
【００５６】
Ｎｃｈトランジスタ４１のドレイン電極は、Ｐｃｈトランジスタ１のドレイン電極に接続され、Ｎｃｈトランジスタ４１のソース電極は、Ｎｃｈトランジスタ４１のドレイン電極に接続されている。Ｎｃｈトランジスタ４１のゲート電極は、ゲートドライバＩＣ１５の外部の制御回路から直流電圧をうけて電流能力を調整する調整端子４２として機能する。
【００５７】
Ｎｃｈトランジスタ２１は調整端子４２に入力された直流電圧に応じて抵抗値が変化するが、動作は図２の回路と同様である。尚、Ｎｃｈトランジスタ４１とＮｃｈトランジスタ３は入れ替えても同様の動作となる。また、ＳＲＣ端子６の信号を調整端子４２から入力し、Ｎｃｈトランジスタ４を設けなくてもよい。
【００５８】
図２の回路では抵抗値が固定であったため、負荷容量や接続されるＴＦＴの閾値電圧が変わった場合には抵抗値をそのたびごとに設計、製造等を行う必要があった。本実施形態では、抵抗の代わりにＮｃｈトランジスタを使い、外部からバイアス電圧を調整端子４２に入力することで、Ｎｃｈトランジスタ４１のドレイン・ソース間抵抗を変化させることができ、負荷容量やＴＦＴの違いによって、立下り波形を変更する場合でも、外部入力の電圧を与えることで容易に立下り波形を変更することができる。
【００５９】
その他の発明の実施の形態．
上述の例では、ゲートドライバＩＣの外部からＳＲＣ端子６に入力される制御信号によって、出力波形を電源電位ＶＤＤ２’から接地電位ＶＥＥへ降下させたが、これに限らず、ゲートドライバ出力回路に同様の制御信号を発生させる制御回路を設けてもよい。例えば、この制御回路によって、出力端子７の出力レベルが電源電位ＶＤＤ２’になったことを検出してもよい。
【００６０】
上述の例では、出力電圧の立ち下がり速度を変更する構成について説明したが、これに限らず、出力電圧の立ち上がり速度を変更する構成としてもよい。例えば、電源電位ＶＤＤ２側にトランジスタを設けてもよい。
【００６１】
上述の例では、液晶表示装置のドライバ回路に設けられる出力回路として説明したが、これに限らず、その他の表示装置、例えば、有機ＥＬ表示装置のドライバ回路としてもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明にかかる液晶表示装置の構成図である。
【図２】本発明にかかるゲートドライバＩＣの出力回路の回路図である。
【図３】本発明にかかるゲートドライバＩＣの出力回路のタイミングチャートである。
【図４】本発明にかかるゲートドライバＩＣの出力回路の回路図である。
【図５】従来のゲートドライバＩＣの出力波形を示す図である。
【図６】従来のゲートドライバＩＣの回路図である。
【図７】従来のゲートドライバＩＣの出力回路の回路図である。
【符号の説明】
【００６３】
１ Ｐｃｈトランジスタ
２ 抵抗
３，４ Ｎｃｈトランジスタ
５ 入力端子
６ ＳＲＣ端子
７ 出力端子
８ ドライバ電源端子
９ 第２の電源
１０ 第１の電源
１５ ゲートドライバＩＣ
１６ シフトレジスタ
１７ ゲートドライバ出力回路
１８ スタートパルス入力端子
１９ ＣＬＫパルス入力端子
２０ スタートパルス出力端子
２１ ソースドライバＩＣ
２２ ゲート線
２３ ソース線
２４ ＴＦＴ
２５ 画素電極
【特許請求の範囲】
【請求項１】
表示装置に設けられた複数の画素を駆動する駆動信号を出力端子から出力する駆動回路であって、
入力信号に基づいて第１の電源から供給される第１の電圧又は第２の電源から供給され前記第１の電圧よりも低い第２の電圧のいずれかを前記出力端子から出力する出力回路と、
前記出力回路の出力信号が前記第１の電圧から前記第２の電圧へ遷移する間に、前記出力端子と前記第２の電源との間の抵抗値を調整することにより、前記出力回路の出力信号を、前記第１の電圧と前記第２の電圧の間の第３の電圧に低下させた後、前記第２の電圧に遷移させる出力調整回路と、
を備える駆動回路。
【請求項２】
前記出力調整回路は、入力される制御信号に基づいて前記出力回路の出力信号を前記第３の電圧から前記第２の電圧に遷移させる、
請求項１に記載の駆動回路。
【請求項３】
前記第１の電圧から前記第３の電圧に遷移する時間よりも、前記第３の電圧から前記第２の電圧に遷移する時間の方が短い、
請求項１又は２に記載の駆動回路。
【請求項４】
前記第３の電圧は、前記複数の画素に設けられた薄膜トランジスタの閾値電圧である、
請求項１乃至３のいずれか一つに記載の駆動回路。
【請求項５】
前記出力回路は、前記第１の電源と前記出力端子との間に接続された第１のトランジスタと、前記第２の電源と前記出力端子との間に接続された第２のトランジスタとを備え、
前記出力調整回路は、前記第２の電源と前記出力端子との間に接続された第３のトランジスタを備え、
前記出力調整回路は、前記第３のトランジスタに入力される制御信号により、前記出力端子と前記第２の電源との間の抵抗値を調整する、
請求項１乃至４のいずれか一つに記載の駆動回路。
【請求項６】
前記第３のトランジスタは、前記第２のトランジスタと並列に接続されている、
請求項５に記載の駆動回路。
【請求項７】
前記第２のトランジスタよりも前記第３のトランジスタのオン抵抗が小さい、
請求項５又は６に記載の駆動回路。
【請求項８】
前記第２のトランジスタと直列に接続された抵抗素子をさらに備える、
請求項５乃至７のいずれか一つに記載の駆動回路。
【請求項９】
前記抵抗素子は、入力される信号に応じて抵抗値が可変する第４のトランジスタである、
請求項８に記載の駆動回路。
【請求項１０】
複数の画素と前記複数の画素に信号を伝送する複数の配線とを有する表示パネルと、出力端子から前記複数の配線を介して前記複数の画素に駆動信号を出力する駆動回路と、を備える表示装置であって、
前記駆動回路は、
入力信号に基づいて第１の電源から供給される第１の電圧又は第２の電源から供給され前記第１の電圧よりも低い第２の電圧のいずれかを前記出力端子から出力する出力回路と、
前記出力回路の出力信号が前記第１の電圧から前記第２の電圧へ遷移する間に、前記出力端子と前記第２の電源との間の抵抗値を調整することにより、前記出力回路の出力信号を、前記第１の電圧と前記第２の電圧の間の第３の電圧に低下させた後、前記第２の電圧に遷移させる出力調整回路と、を備える、
表示装置。
【請求項１】
表示装置に設けられた複数の画素を駆動する駆動信号を出力端子から出力する駆動回路であって、
入力信号に基づいて第１の電源から供給される第１の電圧又は第２の電源から供給され前記第１の電圧よりも低い第２の電圧のいずれかを前記出力端子から出力する出力回路と、
前記出力回路の出力信号が前記第１の電圧から前記第２の電圧へ遷移する間に、前記出力端子と前記第２の電源との間の抵抗値を調整することにより、前記出力回路の出力信号を、前記第１の電圧と前記第２の電圧の間の第３の電圧に低下させた後、前記第２の電圧に遷移させる出力調整回路と、
を備える駆動回路。
【請求項２】
前記出力調整回路は、入力される制御信号に基づいて前記出力回路の出力信号を前記第３の電圧から前記第２の電圧に遷移させる、
請求項１に記載の駆動回路。
【請求項３】
前記第１の電圧から前記第３の電圧に遷移する時間よりも、前記第３の電圧から前記第２の電圧に遷移する時間の方が短い、
請求項１又は２に記載の駆動回路。
【請求項４】
前記第３の電圧は、前記複数の画素に設けられた薄膜トランジスタの閾値電圧である、
請求項１乃至３のいずれか一つに記載の駆動回路。
【請求項５】
前記出力回路は、前記第１の電源と前記出力端子との間に接続された第１のトランジスタと、前記第２の電源と前記出力端子との間に接続された第２のトランジスタとを備え、
前記出力調整回路は、前記第２の電源と前記出力端子との間に接続された第３のトランジスタを備え、
前記出力調整回路は、前記第３のトランジスタに入力される制御信号により、前記出力端子と前記第２の電源との間の抵抗値を調整する、
請求項１乃至４のいずれか一つに記載の駆動回路。
【請求項６】
前記第３のトランジスタは、前記第２のトランジスタと並列に接続されている、
請求項５に記載の駆動回路。
【請求項７】
前記第２のトランジスタよりも前記第３のトランジスタのオン抵抗が小さい、
請求項５又は６に記載の駆動回路。
【請求項８】
前記第２のトランジスタと直列に接続された抵抗素子をさらに備える、
請求項５乃至７のいずれか一つに記載の駆動回路。
【請求項９】
前記抵抗素子は、入力される信号に応じて抵抗値が可変する第４のトランジスタである、
請求項８に記載の駆動回路。
【請求項１０】
複数の画素と前記複数の画素に信号を伝送する複数の配線とを有する表示パネルと、出力端子から前記複数の配線を介して前記複数の画素に駆動信号を出力する駆動回路と、を備える表示装置であって、
前記駆動回路は、
入力信号に基づいて第１の電源から供給される第１の電圧又は第２の電源から供給され前記第１の電圧よりも低い第２の電圧のいずれかを前記出力端子から出力する出力回路と、
前記出力回路の出力信号が前記第１の電圧から前記第２の電圧へ遷移する間に、前記出力端子と前記第２の電源との間の抵抗値を調整することにより、前記出力回路の出力信号を、前記第１の電圧と前記第２の電圧の間の第３の電圧に低下させた後、前記第２の電圧に遷移させる出力調整回路と、を備える、
表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−１７８１５（Ｐ２００６−１７８１５Ａ）
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願番号】特願２００４−１９２９８７（Ｐ２００４−１９２９８７）
【出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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