高周波スイッチ回路、及び複合高周波スイッチ回路
【課題】 ゲート−ボディ間の電圧がＭＯＳＦＥＴの耐圧以下とすることが可能な高い信頼性を有する高周波スイッチ回路を実現する。
【解決手段】 ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート及びボディの電位を制御可能な制御回路を備えた高周波スイッチ回路であって、
前記制御回路はタイミング制御回路を備え、
前記タイミング制御回路は、前記高周波信号経路が接続状態から非接続状態に切り替わる時は、前記ＭＯＳＦＥＴのゲートの電位を切り替えた後にボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、前記ＭＯＳＦＥＴのボディの電位を切り替えた後にゲートの電位を切り替えることが可能であることを特徴とする。
【解決手段】 ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート及びボディの電位を制御可能な制御回路を備えた高周波スイッチ回路であって、
前記制御回路はタイミング制御回路を備え、
前記タイミング制御回路は、前記高周波信号経路が接続状態から非接続状態に切り替わる時は、前記ＭＯＳＦＥＴのゲートの電位を切り替えた後にボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、前記ＭＯＳＦＥＴのボディの電位を切り替えた後にゲートの電位を切り替えることが可能であることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話などの無線機器に用いられる高周波信号用の高周波スイッチ回路、複合高周波スイッチ回路に関する。
【背景技術】
【０００２】
複数の無線方式を切替えて送信受信を行う無線機器では、アンテナは、高周波スイッチ回路により、複数の送信回路あるいは受信回路の一つと選択的に接続され、同時に、選択されていない送信回路あるいは受信回路は非接続とされる。これにより一つのアンテナを複数の周波数帯あるいは通信方式間で共有する事が可能となり、無線機器のアンテナの数を減少させることが可能となるため、無線機器の小型化、低コスト化が可能となる。
従来この高周波スイッチ回路は化合物半導体を用いて作成されてきたが、近年安価に製造が可能なＭＯＳ電界効果トランジスタ（以後、単にＭＯＳＦＥＴ）に置き換えることが検討されている。
【０００３】
シリコンＭＯＳＦＥＴにおいては、高調波歪みを低減することが要求される。特許文献１にはシリコンＭＯＳＦＥＴのボディの電位を制御する技術が提案されている。また、特許文献２にはその制御回路について提案がなされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−５００８６８号
【特許文献１】特開２０１０−２８３０４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＯＳＦＥＴにはソース、ドレイン、ゲート、ボディが分離されている４端子タイプが使用される。このタイプのＭＯＳＦＥＴは小型化に伴い酸化膜の厚みが減少しているためゲート−ボディ間の耐圧も小さくなってきている。特許文献２では、スイッチ回路の接続時にはゲートに正電圧、遮断時にはボディに負電圧を印加している。したがって、スイッチ回路の状態を切り替えるタイミングによっては、ゲート−ボディ間に耐圧を越える過大な電圧がかかる可能性がある。
【０００６】
この過大な電圧がかかる点について、従来の高周波スイッチ回路を示す図１２のブロック図を用いて説明する。従来の高周波スイッチ回路１００は、ＭＯＳＦＥＴ８、及び、制御端子１、レベルシフト回路１１，１２と、ＭＯＳＦＥＴ８のゲートに接続されるゲート端子４１と、ＭＯＳＦＥＴ８のボディに接続されるボディ端子４２を備える制御回路２００を備える。レベルシフト回路１１はＭＯＳＦＥＴ８のゲート端子４１に接続され、ゲートの電位を制御する。レベルシフト回路１２はＭＯＳＦＥＴ８のボディ端子４２に接続され、ボディの電位を制御する。ＭＯＳＦＥＴ８はゲート−ボディ間の耐圧が３Ｖである。
【０００７】
レベルシフト回路１１は、電源供給端子（図示せず）から第１の電位、第３の電位が供給される。レベルシフト回路１１は、制御端子１からＨｉｇｈの電位２．５Ｖが入力された時に第１の電位２．５Ｖを出力し、Ｌｏｗの電位０Ｖが入力された時に第３の電位−２．５Ｖを出力する。
レベルシフト回路１２は、電源供給端子（図示せず）から第２の電位、第３の電位が供給される。レベルシフト回路１２は、Ｈｉｇｈの電位２．５Ｖが入力された時に第２の電位０Ｖを出力し、Ｌｏｗの電位０Ｖが入力された時に第３の電位−２．５Ｖを出力する。
【０００８】
いま、制御端子１からＨｉｇｈの電位２．５Ｖが印加されている場合、スイッチ部のＭＯＳＦＥＴ８は、ゲートに２．５Ｖ、ボディに０Ｖの電位が印加されている。このときゲート−ボディ間の電圧は耐圧以下の２．５Ｖであるため、ＭＯＳＦＥＴ８は信頼性を確保した状態で駆動できる。
しかし、制御端子の電位がＨｉｇｈの電位２．５ＶからＬｏｗの電位０Ｖに変化する時も信頼性を確保できるとは限らない。レベルシフト回路１１がレベルシフト回路１２より遅延時間が長いと、先にボディ側の電位が第２の電位０Ｖから第３の電位−２．５Ｖへと変化する。このときゲート−ボディ間の電圧は、第１の電位から第３の電位を引いた、２．５Ｖ−（−２．５Ｖ）＝５．０Ｖとなり、スイッチ部のＭＯＳＦＥＴ８の耐圧を超えてしまい、信頼性上問題となる。
【０００９】
ゲート−ボディ間の電圧が耐圧を超えないようにする案として、例えばレベルシフト回路１２の遅延時間を長くし、両方のレベルシフト回路の遅延時間を同程度にすることも考えられる。しかしながらこの場合には、レベルシフト回路１２の遅延時間を長くしたために、制御端子がＬｏｗの電位からＨｉｇｈの電位に変わる際に、先にゲート側の電位が変化する。このため、ゲートに２．５Ｖ、ボディに−２．５Ｖの電位が印加されるため、上記と同様にゲート−ボディ間の電圧が耐圧を超えてしまい信頼性の確保が難しくなる。
【００１０】
本発明の課題は、高周波信号経路の接続及び非接続を切り替える際にゲート−ボディ間の電圧がＭＯＳＦＥＴの耐圧以下とすることが可能な高い信頼性を有する高周波スイッチ回路、及び複合高周波スイッチ回路を実現することにある。
【課題を解決するための手段】
【００１１】
本発明は、高周波信号経路に配置されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート及びボディの電位を制御可能な制御回路を備えた高周波スイッチ回路であって、
前記制御回路はタイミング制御回路を備え、
前記タイミング制御回路は、前記高周波信号経路が接続状態から非接続状態に切り替わる時は、前記ＭＯＳＦＥＴのゲートの電位を切り替えた後にボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、前記ＭＯＳＦＥＴのボディの電位を切り替えた後にゲートの電位を切り替えることが可能であることを特徴とする。
【００１２】
前記制御回路は、前記ゲートの電位を第１の電位又は第３の電位に切り替え可能であると共に、前記ボディの電位を第２の電位又は第３の電位に切り替え可能であり、
前記第２の電位は前記第１の電位よりも低く、前記第３の電位は前記第２の電位よりも低くなるように設定される構造とすることができる。
【００１３】
前記第１の電位と第３の電位の電位差は、前記ＭＯＳＦＥＴのゲート−ボディ間耐圧よりも大きくすることが好ましい。
【００１４】
上記の高周波スイッチ回路は、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＡＮＤ回路とＯＲ回路を備え、前記ＡＮＤ回路の一方の入力端子及び前記ＯＲ回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記ＡＮＤ回路の出力端子が前記ＯＲ回路の他方の入力端子に接続され、前記ＯＲ回路の出力端子が前記ＡＮＤ回路の他方の入力端子に接続され、
かつ、前記ＡＮＤ回路の出力端子と前記ＯＲ回路の他方の入力端子の間の第１のノードが前記ゲート端子に接続され、前記ＯＲ回路の出力端子と前記ＡＮＤ回路の他方の入力端子の間の第２のノードが前記ボディ端子に接続される構造とすることができる。
【００１５】
前記第１のノードと前記ゲート端子の間に第１のレベルシフト回路が配置され、前記第２のノードと前記ボディ端子の間に第２のレベルシフト回路が配置されることが好ましい。
【００１６】
前記タイミング制御回路は、第１のノードと前記ＯＲ回路の他方の入力端子の間、第２のノードと前記ＡＮＤ回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることが好ましい。
【００１７】
また、別の構成の高周波スイッチ回路として、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＡＮＤ回路、ＯＲ回路、及び第１〜第４のレベルシフト回路を備え、前記ＡＮＤ回路の一方の入力端子及び前記ＯＲ回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記ＡＮＤ回路の出力端子と前記ＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に前記第１及び第３のレベルシフト回路が配置され、前記ＯＲ回路の出力端子と前記ＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に前記第２及び第４のレベルシフト回路が配置され、
前記第１と第３のレベルシフト回路の間の第３のノードが、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子に接続され、
前記第２と第４のレベルシフト回路の間の第４のノードが、前記ＭＯＳＦＥＴのボディに接続されるボディ端子に接続される構造とすることができる。
【００１８】
また、別の構成の高周波スイッチ回路として、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＮＯＲ回路、ＮＡＮＤ回路、及び第１〜第３のＮＯＴ回路を備え、前記第１のＮＯＴ回路の入力端子が前記制御端子と接続され、前記第１のＮＯＴ回路の出力端子がＮＯＲ回路の一方の入力端子及びＮＡＮＤ回路の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路の出力端子と前記ＮＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に前記第２のＮＯＴ回路が配置され、
前記ＮＡＮＤ回路の出力端子と前記ＮＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に前記第３のＮＯＴ回路が配置され、
かつ、前記ＮＯＲ回路の出力端子と前記第２のＮＯＴ回路の間の第５のノードが前記ゲート端子に接続され、前記ＮＡＮＤ回路の出力端子と前記第３のＮＯＴ回路の間の第６のノードが前記ボディ端子に接続される構造とすることができる。
【００１９】
前記第５のノードと前記ゲート端子の間に第１のレベルシフト回路が配置され、前記第６のノードと前記ボディ端子の間に第２のレベルシフト回路が配置されることが好ましい。
【００２０】
前記第５のノードと前記第２のＮＯＴ回路の間又は前記第２のＮＯＴ回路と前記ＮＡＮＤ回路の他方の入力端子の間、若しくは、前記第６のノードと前記第３のＮＯＴ回路の間又は前記第３のＮＯＴ回路と前記ＮＯＲ回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることが好ましい。
【００２１】
また、別の構成の高周波スイッチ回路として、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＮＯＲ回路、ＮＡＮＤ回路、第１〜第３のＮＯＴ回路、及び第１〜第４のレベルシフト回路を備え、前記第１のＮＯＴ回路の入力端子が前記制御端子と接続され、前記第１のＮＯＴ回路の出力端子が前記ＮＯＲ回路の一方の入力端子及び前記ＮＡＮＤ回路の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路の出力端子と前記ＮＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に前記第１と第３のレベルシフト回路が配置され、
前記ＮＡＮＤ回路の出力端子と前記ＮＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に前記第２と第４のレベルシフト回路が配置され、
前記第１と第３のレベルシフト回路の間の第７のノードが前記ゲート端子に接続され、前記第２と第４のレベルシフト回路の間の第８のノードが前記ボディ端子に接続され、
前記第７のノードと第３のレベルシフト回路の間、若しくは、前記第３のレベルシフト回路と前記ＮＡＮＤ回路の他方の入力端子の間に前記第２のＮＯＴ回路が配置され、前記第８のノードと前記第４のレベルシフト回路の間、若しくは、前記第４のレベルシフト回路と前記ＮＯＲ回路の他方の入力端子の間に前記第３のＮＯＴ回路が配置される構造とすることができる。
【００２２】
上記の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、前記複数の高周波スイッチ回路の制御端子がそれぞれ共通制御端子に接続され、少なくとも一つの前記高周波スイッチ回路は前記制御端子がＮＯＴ回路を介して前記共通制御端子に接続され、前記共通制御端子から印加される電位により、前記ＮＯＴ回路を介して前記共通制御端子に接続された前記高周波スイッチ回路は、それ以外の前記高周波スイッチ回路に対して、各高周波信号経路の接続／非接続が逆になるように切り替わる複合高周波スイッチ回路とすることができる。
【００２３】
上記の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、
共通端子と、前記共通端子から分岐した高周波信号経路を介して接続される複数の分岐端子を備えた単極多投型のスイッチ回路であり、
前記分岐した高周波信号経路のそれぞれに前記高周波スイッチ回路が配置された複合高周波スイッチ回路とすることができる。
【発明の効果】
【００２４】
本発明によれば、安価なＭＯＳＦＥＴを用い、かつ高周波信号経路の接続及び非接続を切り替えた際にＭＯＳＦＥＴのゲート−ボディ間の電圧をＭＯＳＦＥＴの耐圧以下に保持することができる信頼性が高い高周波スイッチ回路、複合高周波スイッチ回路が実現できる。
【図面の簡単な説明】
【００２５】
【図１】実施形態の高周波スイッチ回路のブロック図である。
【図２】別の実施形態の高周波スイッチ回路のブロック図である。
【図３】別の実施形態の高周波スイッチ回路のブロック図である。
【図４】別の実施形態の高周波スイッチ回路のブロック図である。
【図５】別の実施形態の高周波スイッチ回路のブロック図である。
【図６】レベルシフト回路１１，１２の一例を示すブロック図である。
【図７】レベルシフト回路１３の一例を示すブロック図である。
【図８】レベルシフト回路１４の一例を示すブロック図である。
【図９】遅延手段の一例を示すブロック図である。
【図１０】複合高周波スイッチ回路のブロック図である。
【図１１】別の複合高周波スイッチ回路のブロック図である。
【図１２】従来の高周波スイッチ回路のブロック図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態について図面を参照しつつ説明するが、これら実施例により本発明が限定されるものではない。
【００２７】
本実施形態の高周波スイッチ回路は、ＭＯＳＦＥＴと、ＭＯＳＦＥＴのゲート及びボディの電位を制御可能な制御回路を備える。
制御回路はタイミング制御回路を備える。タイミング制御回路は高周波信号経路が接続状態から非接続状態に切り替わる時は、ＭＯＳＦＥＴのゲートの電位を切り替えた後にＭＯＳＦＥＴのボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、ＭＯＳＦＥＴのボディの電位を切り替えた後にＭＯＳＦＥＴのゲートの電位を切り替えることが可能である。なお、本発明において高周波信号経路とは、信号の入力側の第一の信号端子と出力側の第２の信号端子を結ぶ経路だけでなく、この経路のノードからグランドに接地される経路も含むものとする。
【００２８】
制御回路は、ゲートの電位を第１の電位又は第３の電位に切り替え可能であると共に、ボディの電位を第２の電位又は第３の電位に切り替え可能である。
第２の電位は前記第１の電位よりも低く、第３の電位は前記第２の電位よりも低くなるように設定される。
第１の電位と第３の電位の電位差がＭＯＳＦＥＴのゲート−ボディ間の耐圧よりも大きい場合に、本実施形態の高周波スイッチ回路を採用することで、信頼性が高い高周波スイッチ回路が実現できる。
なお、上記ではゲート側の低い方の電位とボディ側の低い方の電位を同じ第３の電位としているが、必ずしも同じ電位にする必要は無く、ソースとドレインの間に電流が実質的に流れない電位差であれば適宜設定可能である。
【００２９】
ＭＯＳＦＥＴは、ソース、ドレイン、ゲート、ボディが分離されている４端子タイプのＭＯＳＦＥＴを用いる。ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）型、ＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）型のいずれのＭＯＳＦＥＴでも使用できる。
例えば、ＳＯＩ型のｎ型ＭＯＳＦＥＴは、シリコン基板の上に形成された誘電体層上に形成され、ゲートが誘電体層の上部に形成された酸化膜上に形成され、ボディはこの酸化膜の下に形成されている。ゲートとボディはこの酸化膜により直流的には絶縁された状態にあり、ボディは誘電体層に形成されたｐ型のドーパントがドープされた領域からなる。ソースは誘電体層のボディに隣接する領域で、ｎ型のドーパントで高濃度にドープされた領域からなる。ドレインは誘電体層のボディのソースとは反対側で隣接する領域で、同様にｎ型のドーパントで高濃度にドープされた領域からなる。
本実施形態では、ＭＯＳＦＥＴのゲート−ボディ間の耐圧は３．０Ｖとした。
【００３０】
高周波信号経路は、例えば第１の信号端子２と第２の信号端子３の間を接続する経路である。この場合、ＭＯＳＦＥＴはソース又はドレインの一方が第１の信号端子２に接続し、ソース又はドレインの他方が第２の信号端子３に接続される。別のＭＯＳＦＥＴが高周波信号経路に接続される別の高周波信号経路に配置される回路構造とすることもできる。
【００３１】
また高周波信号経路の第１の信号端子と第２の信号端子は、抵抗あるいはインダクタ等を介して第２の電位が接続されＭＯＳＦＥＴのソース又はドレインの電位を決定する。
【００３２】
（実施例１）
図１の高周波スイッチ回路１００ａを説明する。ＭＯＳＦＥＴ８は上記で説明した構造を備え、説明は省略する。
制御回路２００ａを説明する。
制御回路２００ａは、Ｈｉｇｈの電位又はＬｏｗの電位が印加される制御端子１と、前記制御端子に接続されるタイミング制御回路２０１ａと、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子４１並びにボディに接続されるボディ端子４２を備える。実施形態においては、Ｈｉｇｈの電位を２．５Ｖ、Ｌｏｗの電位を０Ｖとした。
前記タイミング制御回路２０１ａは、ＡＮＤ回路４とＯＲ回路５を備え、前記ＡＮＤ回路４の一方の入力端子及び前記ＯＲ回路５の一方の入力端子のそれぞれが前記制御端子１に接続され、前記ＡＮＤ回路４の出力端子が前記ＯＲ回路５の他方の入力端子に接続され、前記ＯＲ回路５の出力端子が前記ＡＮＤ回路４の他方の入力端子に接続され、
かつ、前記ＡＮＤ回路４の出力端子と前記ＯＲ回路５の他方の入力端子の間の第１のノードｎ１が前記ゲート端子４１に接続され、前記ＯＲ回路５の出力端子と前記ＡＮＤ回路４の他方の入力端子の間の第２のノードｎ２が前記ボディ端子４２に接続される。
【００３３】
また、制御回路２００ａは、前記第１のノードｎ１と前記ゲート端子４１の間に第１のレベルシフト回路１１が配置され、前記第２のノードｎ２と前記ボディ端子４２の間に第２のレベルシフト回路１２が配置される。
【００３４】
第１のレベルシフト回路１１は、少なくとも第１の電位２．５Ｖ（以後、単に第１の電位）が供給される第１の電源端子と、第３の電位−２．５Ｖ（以後、単に第３の電位）が供給される第３の電源端子が接続される。第１のレベルシフト回路１１は、第１のノードｎ１に接続された入力端子側からＨｉｇｈの電位２．５Ｖ（以後、単にＨｉｇｈの電位）が印加されるとボディ端子側の出力端子から第１の電位を出力し、Ｌｏｗの電位０Ｖ（以後、単にＬｏｗの電位）が印加されると第３の電位を出力する。
また、第２のレベルシフト回路１２は、少なくとも第２の電位０Ｖ（以後、単に第２の電位）が供給される第２の電源端子と、第３の電位が供給される第３の電源端子が接続される。第２のレベルシフト回路１２は、第２のノードｎ２に接続された入力端子側からＨｉｇｈの電位２．５Ｖが印加されるとボディ端子側の出力端子から第２の電位を出力し、Ｌｏｗの電位が印加されると第３の電位を出力する。
【００３５】
レベルシフト回路から出力される第１〜第３の電位、制御端子のＨｉｇｈの電位、Ｌｏｗの電位、ＭＯＳＦＥＴのゲート−ボディ間耐圧を表１に纏める。
【００３６】
【表１】
【００３７】
なお、上記のように、制御端子１から供給されるＨｉｇｈの電位とＬｏｗの電位が、第２の電位と第３の電位の電位と等しい場合には、第２のレベルシフト回路１２は省略することもできる。この場合、第１のレベルシフト回路はＨｉｇｈの電位を２．５Ｖにシフトし、Ｌｏｗの電位はそのまま−２．５Ｖで出力する機能を持つ回路が使用される。
【００３８】
レベルシフト回路１１は、例えば図６（ａ）に示す回路を用いることができる。図６（ａ）において、Ｔｒ１〜Ｔｒ１０は第１〜第１０のＭＯＳＦＥＴである。以後、簡略化のためにＭＯＳＦＥＴを単にＴｒと称する。そのうちのＴｒ１，２，５，６，９はｐ型のＭＯＳＦＥＴであり、少なくともＴｒ１，２，５，６は同じゲート幅、耐圧を持つ同特性のトランジスタを用いている。Ｔｒ３，４，７，８，１０はｎ型のＭＯＳＦＥＴであり、少なくともＴｒ３，４，７，８は同じゲート幅、耐圧を持つ同特性のトランジスタを用いている。また、このレベルシフト回路は、Ｈｉｇｈの電位と第１の電位が同じ電位であり、Ｌｏｗの電位と第２の電位が同じ電位である。また、ｐ型、ｎ型いずれのトランジスタもエンハンスメント型である。
Ｔｒ９，Ｔｒ１０のゲートはレベルシフト回路の入力端子１１１に接続される。また、ｐ型のＴｒ９のソースが第１の電源端子Ｖｃ１に接続される。また、ｎ型のＴｒ１０のソースが第２の電源端子Ｖｃ２に接続される。Ｔｒ９とＴｒ１０のドレイン同士は接続されている。Ｔｒ９及びＴｒ１０、第１及び第２の電源端子Ｖｃ１，Ｖｃ２によりＣＭＯＳインバータ回路が構成される。
Ｔｒ９とＴｒ１０のドレイン同士の間のノードがＴｒ１のゲートに接続される。Ｔｒ２のゲートが第２の電源端子Ｖｃ２に接続される。また、Ｔｒ１とＴｒ５のソースは第１の電源端子Ｖｃ１に接続される。Ｔｒ１及びＴｒ５のドレインは、Ｔｒ２及びＴｒ６のソースに接続される。
Ｔｒ２及びＴｒ６のドレインは、Ｔｒ３及びＴｒ７のドレインに接続される。Ｔｒ３及びＴｒ７のソースは、Ｔｒ４及びＴｒ８のドレインに接続される。Ｔｒ４及びＴｒ８のソースは、第３の電源端子Ｖｃ３に接続される。
Ｔｒ４のゲートは、Ｔｒ７のソースとＴｒ８のドレインの間のノードに接続される。Ｔｒ８のゲートは、Ｔｒ３のソースとＴｒ４のドレインの間のノードに接続される。
Ｔｒ２，３，６，７のゲートは第２の電源端子に接続される。
また、出力端子１１２ａは、Ｔｒ２のドレインとＴｒ３のドレインの間のノードに接続される。
【００３９】
図６（ａ）のレベルシフト回路１１の動作について説明する。
入力端子１１１からＨｉｇｈの電位が供給されると、ＣＭＯＳインバータ回路によりＴｒ１のゲートには第２の電位が供給される。Ｔｒ１のソースには第１の電位が供給されるため、ゲート−ソース間電圧は−２．５ＶとなりＴｒ１のソースとドレイン間が接続された状態となる。同様に、Ｔｒ２もソースとドレイン間が接続された状態となる。一方Ｔｒ５のゲートにはＨｉｇｈの電位である第１の電位が供給され、ソースにも第１の電源端子Ｖｃ１の第１の電位が供給されるため、Ｔｒ５のソースードレイン間は非接続の状態となる。この状態において、Ｔｒ３のソース及びＴｒ８のゲートは第２の電位となり、Ｔｒ７のソース及びＴｒ４のゲートは第３の電位となって安定する。Ｔｒ６のドレインは第３の電位となり、Ｔｒ６のゲートには第２の電位が供給されているため、Ｔｒ６のソースはＴｒ５とのバランスから第２の電位となる。Ｔｒ３及びＴｒ４はゲート、ソースが同電位となるので、ソースードレイン間に電流は流れない。これにより出力端子１１２ａからは第１の電源端子Ｖｃ１から供給される第１の電位が出力される。
一方、入力端子１１１からＬｏｗの電位が供給されると、Ｔｒ１のゲート及びソースともに第１の電位が供給されるため、Ｔｒ１のソースとドレイン間に電流は流れない。Ｔｒ５のゲートはＬｏｗの電位が供給され、かつソースに第１の電源端子からの第１の電位が供給されるので、Ｔｒ５のソースとドレイン間が接続された状態となる。同様にＴｒ６もソースとドレイン間が接続された状態となるので、Ｔｒ７のドレインには第１の電源端子からの第１の電位が供給される。Ｔｒ３及びＴｒ７のゲートには第２の電源端子から第２の電位が供給されており、この状態では、Ｔｒ７のソース及びＴｒ４のゲートは第２の電位、Ｔｒ３のソース及びＴｒ８のゲートは第３の電位で安定する。このときＴｒ３及びＴｒ４のソースードレイン間は接続された状態になるので、出力端子１１２ａからは第３の電源端子Ｖｃ３から供給される第３の電位が出力される。
【００４０】
レベルシフト回路１２は、例えば図６（ｂ）に示す回路を用いることができる。図６（ａ）のレベルシフト回路１１に対し、出力端子１１２ｂが第８のＴｒのゲートに接続されている。図６（ａ）と同様の構成を用いる事で、レベルシフトカイロ１１，１２で安定して特性が得られ、又、図６（ａ）とは異なり第２の電位又は第３の電位を出力電位とすることができる。レベルシフト回路１２の動作の説明は省略する。
【００４１】
また、図１のブロック回路ではレベルシフト回路１１及び１２はアンド回路４やオア回路５と分離して記載しているが、実際の回路では一部の回路素子を共有していてもかまわない。例えばアンド回路４やオア回路５の出力にインバータ回路を用いる場合には、これを共有することが出来る。
【００４２】
制御回路２００ａの動作を説明する。
まず制御端子１にＨｉｇｈの電位が供給された場合を説明する。
制御端子１にＨｉｇｈの電位が供給されると、ＯＲ回路５の出力端子側もＨｉｇｈの電位となる。
ＡＮＤ回路４は、第１の入力端子が制御端子に接続されているので第１の入力端子側がＨｉｇｈの電位となり、第２の入力端子もＯＲ回路５の出力端子に接続されているので第２の入力端子側もＨｉｇｈの電位となる。こうしてＡＮＤ回路４の出力端子側はＨｉｇｈの電位が出力される。
第２のレベルシフト回路１２は、ＯＲ回路５の出力端子から供給されるＨｉｇｈの電位を受けて第２の電位をボディ端子２２に出力する。一方、第１のレベルシフト回路１１はＡＮＤ回路４の出力端子から供給されるＨｉｇｈの電位を受けて第１の電位をゲート端子２１に出力する。この時、ＭＯＳＦＥＴのゲート−ボディ間の電圧は２．５Ｖとなり、ドレイン−ソース間が接続された状態となる。これにより高周波信号経路が接続された状態となる。
【００４３】
次に制御端子１に供給される電位がＨｉｇｈの電位からＬｏｗの電位に切り替わる状態を説明する。
制御端子１に供給される電位がＨｉｇｈの電位からＬｏｗの電位に切り替わると、ＯＲ回路５の出力端子側はＡＮＤ回路４の出力端子側がＬｏｗの電位となるまでＨｉｇｈの電位を保つ。つまり、ＯＲ回路５は第１の入力端子から制御端子のＬｏｗの電位が供給されても第２の入力端子からＨｉｇｈの電位が一時的に供給されているので、ＯＲ回路５の出力端子からはＨｉｇｈの電位が出力される。一方、ＡＮＤ回路４は、第２の入力端子からはＨｉｇｈの電位が供給され、第１の入力端子からは制御端子のＬｏｗの電位が供給されるので、ＡＮＤ回路４の出力端子からはＬｏｗの電位が出力され、ノードｎ１にはＬｏｗの電位が供給される。その後、ＯＲ回路５は第２の入力端子からＬｏｗの電位が供給されるので、ＯＲ回路５の出力端子はＬｏｗの電位が出力され、ノードｎ２ではＬｏｗの電位となる。
このようにして、ノードｎ１が先にＬｏｗの電位となり、その後ノードｎ２がＬｏｗの電位に切り替わる。このタイミングの差を利用してゲート端子４１の電位を先に第１の電位から第３の電位に下げ、その後ボディ側の電位を第２の電位から第３の電位に下げることができる。このように、スイッチ回路部のＭＯＳＦＥＴのゲート−ボディ間の電圧は耐圧を超えない範囲に保たれる。
制御端子からＬｏｗの電位が供給された状態では、ＡＮＤ回路４の出力端子側のノードｎ１は常にＬｏｗであり、ＯＲ回路５の第１及び第２の入力端子側もＬｏｗであるのでＯＲ回路５の出力端子側のノードｎ２もＬｏｗであり、スイッチ回路部のＭＯＳＦＥＴも遮断状態を保つ。
【００４４】
次に制御端子１に供給される電位がＬｏｗの電位からＨｉｇｈの電位に切り替わる状態を説明する。
制御端子１に供給される電位がＬｏｗの電位からＨｉｇｈの電位に切り替わると、ＡＮＤ回路４の出力端子側はＯＲ回路５の出力端子側がＨｉｇｈの電位となるまでＬｏｗの電位を保つ。つまり、ＯＲ回路５は第１の入力端子から制御端子のＨｉｇｈの電位が供給されることで出力端子からＨｉｇｈの電位がまずは出力される。一方、ＡＮＤ回路４は、この時点で第１の入力端子からは制御端子のＨｉｇｈの電位が供給されているが一時的に第２の入力端子からはＬｏｗの電位が供給されているので、ＯＲ回路５の出力端子からＨｉｇｈの電位が出力された時点ではＡＮＤ回路４の出力端子側はＬｏｗの電位のままである。その後、ＯＲ回路５の出力端子から供給されたＨｉｇｈの電位がＡＮＤ回路４の第２の入力端子に供給されるので、ＡＮＤ回路４は第１及び第２の入力端子ともＨｉｇｈの電位が供給され、これを受けて出力端子からＨｉｇｈの電位が供給される。
このようにして、ノードｎ２が先にＨｉｇｈの電位Ｖとなり、その後ノードｎ１がＨｉｇｈの電位に切り替わる。このタイミングの差をそのまま利用してボディ端子４２の電位を先に第３の電位から第２の電位に上げ、その後ゲート端子４１の電位を第３の電位−２．５Ｖから第１の電位２．５Ｖに上げることができる。このようにして、ＭＯＳＦＥＴのゲート−ボディ間の電圧が耐圧を超えない範囲に保たれる。
【００４５】
（実施例２）
図２のブロック図は、図１のブロック図に対して、タイミング制御回路２０１ｂに遅延手段２１，２２を有する点で異なる。また、図１と同じ符号の素子や回路は、構造・効果とも同じであるため説明を省略する。
前記タイミング制御回路は、第１のノードｎ１と前記ＯＲ回路５の間、第２のノードｎ２と前記ＡＮＤ回路４の間の少なくとも一方に遅延手段（２１又は２２）が配置される。
図２の回路は、第１のノードｎ１と前記ＯＲ回路５の間に第１の遅延手段２１が配置され、第２のノードｎ２と前記ＡＮＤ回路４の間に第２の遅延手段２２が配置された構成である。
遅延手段２１，２２を配置することで、ノードｎ１とノードｎ２において、Ｈｉｇｈの電位とＬｏｗの電位の切り替えのタイミング差を大きくすることが可能となり、レベルシフト回路１１，１２の遅延時間差が大きい制御回路でも、確実にＭＯＳＦＥＴのゲート−ボディ間の電圧が耐圧を超えないよう切り替えのタイミングを保てる。
レベルシフト回路１１の遅延時間がさらに大きい場合には、制御端子の電位がＨｉｇｈの電位からＬｏｗの電位に変わる際、ボディ側の電位がさらに早いタイミングで第２の電位から第３の電位へと変化するため、ボディ側の電位が変化するタイミングはゲート側の電位が変化するタイミングより早くなり、ゲート−ボディ間の電圧がＭＯＳＦＥＴ８の耐圧を超えやすくなる。図１のタイミング制御回路２０１ａもノードｎ１の電位が下がってからノードｎ２の電位を下げるように駆動するが、遅延手段２１が配置されたタイミング制御回路２０１ｂはこのノードｎ１とノードｎ２の電位が下がるタイミングの差をさらに大きくするので、レベルシフト回路１１の遅延時間がさらに大きくてもゲート側の電位をボディ側の電位よりも早いタイミングで下げることができる。これにより確実にＭＯＳＦＥＴのゲート−ボディ間の電圧が耐圧を超えないようにできる。
逆に、レベルシフト回路１２の遅延時間が大きい場合には、制御端子の電位がＬｏｗの電位からＨｉｇｈの電位に変わる際、ゲート側の電位がさらに早いタイミングで第３の電位から第１の電位へと変化するため、ゲート側の電位が変化するタイミングはボディ側の電位が変化するタイミングより早くなり、ゲート−ボディ間の電圧がＭＯＳＦＥＴ８の耐圧を超えやすくなる。タイミング制御回路２０１ａもノードｎ２の電位が下がってからノードｎ１の電位を上げるように駆動するが、遅延手段２２が配置されたタイミング制御回路２０１ｂはこのノードｎ２とノードｎ１の電位が上がるタイミングの差をさらに大きくするので、レベルシフト回路１２の遅延時間がさらに大きくてもボディ側の電位をゲート側の電位よりも早いタイミングで上げることができる。これにより確実にＭＯＳＦＥＴのゲート−ボディ間の電圧が耐圧を超えないようにできる。
また、レベルシフト回路１１とレベルシフト回路１２の遅延時間が不明のまま制御回路２００ｂを構成する場合、図２に示すように、タイミング制御回路２０１ｂは遅延手段２１及び遅延手段２２の両方を配置することが好ましい。制御端子１の電位がＨｉｇｈの電位からＬｏｗの電位、又はＬｏｗの電位からＨｉｇｈの電位になるどちらの場合も、ノードｎ１とノードｎ２の電位の変化のタイミングを大きくすることができるので、レベルシフト回路１１およびレベルシフト回路１２の遅延時間の大小関係が不明でも、ＭＯＳＦＥＴのゲート−ボディ間の電圧が耐圧を超えないようにしやすい構造にすることができる。
【００４６】
図９に遅延手段の一例を示す。図９（ａ）は、遅延手段の入力端子２１１ａと出力端子２１２ａの間に抵抗Ｒ３が配置され、また抵抗Ｒ３と出力端子２１２ａの間のノードがキャパシタＣ１を介してグランドに接地された構造を備える。また、図９（ｂ）は遅延手段の入力端子２１１ｂと出力端子２１２ｂの間に同じ構成のインバータ回路３０１、３０２が直列に偶数配置された構造を備える。
【００４７】
（実施例３）
図３のブロック図は、図１のブロック図に対して、タイミング制御回路２０１ｃの内部（制御端子とノードｎ３、ｎ４との間）にレベルシフト回路が含まれ、タイミング制御回路２０１ｃとゲート端子４１、ボディ端子４２の間にはレベルシフト回路が不要である点で異なる。また、図１と同じ符号の素子や回路は、構造・効果が同じであるため説明を省略する。
タイミング制御回路２０１ｃについて説明する。
前記タイミング制御回路２０１ｃは、ＡＮＤ回路４、ＯＲ回路５、及び第１〜第４のレベルシフト回路１１〜１４を備え、前記ＡＮＤ回路４の一方の入力端子及び前記ＯＲ回路５の一方の入力端子のそれぞれが前記制御端子１に接続され、前記ＡＮＤ回路４の出力端子と前記ＯＲ回路５の他方の入力端子が接続されると共に、その接続された経路に前記第１及び第３のレベルシフト回路１１，１３が配置され、前記ＯＲ回路５の出力端子と前記ＡＮＤ回路４の他方の入力端子が接続されると共に、その接続された経路に前記第２及び第４のレベルシフト回路１２，１４が配置され、
前記第１と第３のレベルシフト回路１１，１３の間の第３のノードｎ３が、前記ＭＯＳＦＥＴ８のゲートに接続されるゲート端子４１に接続され、
前記第２と第４のレベルシフト回路１２，１４の間の第４のノードｎ４が、前記ＭＯＳＦＥＴ８のボディに接続されるボディ端子４２に接続される。
【００４８】
図３の高周波スイッチ回路の動作について説明する。
タイミング制御回路２０１ｃは、ＡＮＤ回路４、ＯＲ回路５の働きにより、ノードｎ１とノードｎ２において、Ｈｉｇｈの電位とＬｏｗの電位の切り替えのタイミングを替えることが可能であり、この技術的な作用は図１の高周波回路と同じである。
図３の高周波スイッチ回路は、タイミング制御回路２０１ｃの内部に配置されたレベルシフト回路１１、１２によって、ノードｎ３の電位が第１の電位と第３の電位で切り替えられ、ノードｎ４の電位が第２と第３の電位で切り替えられる。また、レベルシフト回路１１で切り替えられた電位は、レベルシフト回路１３により再度制御端子１に供給されるＨｉｇｈの電位及びＬｏｗの電位に切り替えられＯＲ回路５の第２の入力端子からその電位が供給される。また、レベルシフト回路１２で切り替えられた電位は、同様にレベルシフト回路１４により再度制御端子に供給されるＨｉｇｈの電位及びＬｏｗの電位に切り替えられＡＮＤ回路４の第２の入力端子からその電位が供給される。
【００４９】
レベルシフト回路１３は、例えば図７に示す回路を用いることができる。このレベルシフト回路は、第１の電位がＨｉｇｈの電位と同じ電位であり、第２の電位がＬｏｗの電位と同じ電位のスイッチ回路に使用することができる。また、第１の電位と第３の電位の中間の電位が第２の電位である。
レベルシフト回路１３の動作について説明する。
入力端子１１１ｂは第２の抵抗Ｒ２の一端に接続される。第２の抵抗Ｒ２の他端は第１の抵抗ｒ１の一端に接続される。第１の抵抗Ｒ１の他端は第１の電源端子Ｖｃ１に接続される。第１の抵抗Ｒ１と第２の抵抗Ｒｒ２の抵抗値は同じである。
また、出力端子１１２ｃは第１の抵抗Ｒ１と第２の抵抗Ｒ２の間のノードに接続される。
出力端子１１１ｂからＨｉｇｈの電位が供給されると、Ｈｉｇｈの電位と第１の電源端子からの第１の電位が同じであるので、出力端子１１２ｃからも第１の電位が出力される。
出力端子１１１ｂからＬｏｗの電位が供給されると、出力端子１１２ｃからは、Ｌｏｗの電位（第３の電位）と第１の電源端子からの第１の電位の中間の第２の電位が出力される。
【００５０】
レベルシフト回路１４は、例えば図８に示す回路を用いることができる。
レベルシフト回路１４は、図６（ｂ）のレベルシフト回路１２に対し、第１と第３の電源端子が第３と第１の電源端子に置換された以外は、同様の構成を備える。レベルシフト回路１４の動作の説明は省略する。
【００５１】
（実施例４）
図４の高周波スイッチ回路を説明する。図１と同じ符号の素子や回路は、構造・効果とも同じであり説明を省略する。
タイミング制御回路２０１ｄは、ＮＯＲ回路６、ＮＡＮＤ回路７、及び第１〜第３のＮＯＴ回路３１〜３３を備え、前記第１のＮＯＴ回路３１の入力端子が前記制御端子１と接続され、前記第１のＮＯＴ回路３１の出力端子がＮＯＲ回路６の一方の入力端子及びＮＡＮＤ回路７の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路６の出力端子と前記ＮＡＮＤ回路７の他方の入力端子が接続されると共に、その接続された経路に第２のＮＯＴ回路３２が配置され、
前記ＮＡＮＤ回路７の出力端子と前記ＮＯＲ回路６の他方の入力端子が接続されると共に、その接続された経路に第３のＮＯＴ回路３３が配置される。
また、前記ＮＯＲ回路６の出力端子と前記第２のＮＯＴ回路３２の間の第５のノードｎ５が前記ゲート端子４１に接続され、前記ＮＡＮＤ回路７の出力端子と前記第３のＮＯＴ回路３３の間の第６のノードｎ６が前記ボディ端子４２に接続される。
【００５２】
タイミング制御回路２０１ｄの動作を説明する。
まず制御端子１にＨｉｇｈの電位が供給された場合を説明する。
制御端子１にＨｉｇｈの電位が供給されると、第１のＮＯＴ回路３１の出力端子側は反転してＬｏｗの電位となる。
第１のＮＯＴ回路３１の出力端子に接続されたＮＡＮＤ回路７の出力端子側はＨｉｇｈの電位となる。
ＮＯＲ回路６は、第１の入力端子が第１のＮＯＴ回路３１の出力端子に接続されているので第１の入力端子側がＬｏｗの電位となる。また、第２の入力端子がＮＡＮＤ回路７の出力端子に供給されるＨｉｇｈの電位に第３のＮＯＴ回路３３を介して接続されているのでＬｏｗの電位となる。こうしてＮＯＲ回路６の出力端子からＨｉｇｈの電位が出力される。
第１のレベルシフト回路１１はＮＯＲ回路６からのＨｉｇｈの電位を受けて第１の電位をゲート端子４１に出力する。一方、第２のレベルシフト回路１２は、ＮＡＮＤ回路７からのＨｉｇｈの電位を受けて第２の電位をボディ端子４２に出力する。この時、ＭＯＳＦＥＴのゲート−ボディ間の電圧は２．５Ｖとなり、ドレイン−ソース間が接続された状態となる。これにより高周波信号経路が接続された状態となる。
【００５３】
次に制御端子１に供給される電位がＨｉｇｈの電位からＬｏｗの電位に切り替わる状態を説明する。
制御端子１に供給される電位がＨｉｇｈの電位からＬｏｗの電位に切り替わると、第１のＮＯＴ回路３１の出力端子からは反転されたＨｉｇｈの電位が供給される。
ＮＡＮＤ回路７の出力端子側はＮＯＲ回路６の出力端子側がＬｏｗの電位となるまでＨｉｇｈの電位を保つ。つまり、ＮＡＮＤ回路７は第１の入力端子から第１のＮＯＴ回路３１の出力端子のＨｉｇｈの電位が供給されても第２の入力端子からＬｏｗの電位が一時的に供給されているので、ＮＡＮＤ回路７の出力端子からはＨｉｇｈの電位が出力され続ける。一方、ＮＯＲ回路６は、第２の入力端子からはＬｏｗの電位が供給され、第１の入力端子からは第１のＮＯＴ回路３１の出力端子からのＨｉｇｈの電位が供給されるので、ＮＯＲ回路６の出力端子からはＬｏｗの電位が出力され、ノードｎ５ではＬｏｗの電位となる。その後、ＮＡＮＤ回路７は第２の入力端子からＨｉｇｈの電位が供給されるので、ＮＡＮＤ回路７の出力端子はＬｏｗの電位が出力され、ノードｎ６でもＬｏｗの電位となる。
このようにして、ノードｎ５が先にＬｏｗの電位となり、その後ノードｎ６がＬｏｗの電位に切り替わるので図１の高周波スイッチ回路と同様にＭＯＳＦＥＴ８のゲート−ボディ間の電圧は耐圧を超えない範囲に保たれる。
【００５４】
次に制御端子１に供給される電位がＬｏｗの電位からＨｉｇｈの電位に切り替わる状態を説明する。
制御端子１に供給される電位がＬｏｗの電位からＨｉｇｈの電位に切り替わると、第１のＮＯＴ回路３１の出力端子からは反転されたＬｏｗの電位が供給される。
ＮＯＲ回路６の出力端子側はＮＡＮＤ回路７の出力端子側がＨｉｇｈの電位となるまでＬｏｗの電位を保つ。つまり、ＮＡＮＤ回路７は第１の入力端子から第１のＮＯＴ回路３１の出力端子から供給されたＬｏｗの電位が供給されることで出力端子からＨｉｇｈの電位がまずは出力される。
一方ＮＯＲ回路６は、第１の入力端子から第１のＮＯＴ回路３１で反転されたＬｏｗの電位が供給されるが、この時点では一時的に第２の入力端子からはＨｉｇｈの電位が供給されているので、出力端子側もＬｏｗの電位のままである。
その後、ＮＡＮＤ回路７の出力端子から供給されたＨｉｇｈの電位が第３のＮＯＴ回路３３で反転されてＬｏｗの電位０ＶとしてＮＯＲ回路６の第２の入力端子に供給されるので、ＮＯＲ回路６は第１及び第２の入力端子ともＬｏｗの電位０Ｖが供給され、これを受けて出力端子からＨｉｇｈの電位を出力する。
このようにして、ノードｎ６が先にＨｉｇｈの電位となり、その後ノードｎ５がＨｉｇｈの電位に切り替わるので、ＭＯＳＦＥＴのゲート−ボディ間の電圧が常に耐圧を超えない範囲に保たれる。
ＮＯＴ回路は、周知のインバータ回路を使用することができる。
【００５５】
前記第５のノードｎ５と前記第２のＮＯＴ回路３２の間又は前記第２のＮＯＴ回路３２と前記ＮＡＮＤ回路７の他方の入力端子の間、若しくは、前記第６のノードｎ６と前記第３のＮＯＴ回路３３の間又は前記第３のＮＯＴ回路３３と前記ＮＯＲ回路６の他方の入力端子の間の少なくとも一方に遅延手段（図示せず）が配置される構成とすることができる。
例えば、第５のノードｎ５と第２のＮＯＴ回路３２の間、又は第２のＮＯＴ回路３２とＮＡＮＤ回路７の他方の入力端子の間に、第１の遅延手段を配置することで、図２の回路での説明と同様に、制御端子１の電位がＨｉｇｈの電位からＬｏｗの電位に変わる際に、ゲート側の電位をボディ側の電位よりもさらに早いタイミングで下げることができる。これにより確実にＭＯＳＦＥＴ８のゲート−ボディ間の電圧が耐圧を超えないようにできる。
また、第６のノードｎ６と第３のＮＯＴ回路３３の間又は第３のＮＯＴ回路３３とＮＯＲ回路６の他方の入力端子の間に、第２の遅延手段を配置することで、図２の回路での説明と同様に、制御端子の電位がＬｏｗの電位からＨｉｇｈの電位に変わる際に、ボディ側の電位をゲート側の電位よりもさらに早いタイミングで上げることができる。これにより確実にＭＯＳＦＥＴ８のゲート−ボディ間の電圧が耐圧を超えないようにできる。
第１の遅延手段、及び第２の遅延手段の両方を配置することで、レベルシフト回路１１およびレベルシフト回路１２の遅延時間の大小関係が不明でも、ＭＯＳＦＥＴ８のゲート−ボディ間の電圧が耐圧を超えないようにしやすい構造にすることができる。
【００５６】
（実施例５）
図５のブロック図は、図４のブロック図に対して、タイミング制御回路２０１ｅの内部にレベルシフト回路１１〜１４が含まれ、タイミング制御回路２０１ｅとゲート端子４１、ボディ端子４２の間にはレベルシフト回路が不要である点で異なる。また、図１と同じ符号の素子や回路は、構造・効果が同じであるため説明を省略する。
タイミング制御回路２０１ｅについて説明する。
タイミング制御回路２０１ｅは、ＮＯＲ回路６、ＮＡＮＤ回路７、第１〜第３のＮＯＴ回路３１〜３３、及び第１〜第４のレベルシフト回路１１〜１４を備え、前記第１のＮＯＴ回路３１の入力端子が前記制御端子と接続され、前記第１のＮＯＴ回路３１の出力端子が前記ＮＯＲ回路６の一方の入力端子及び前記ＮＡＮＤ回路７の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路６の出力端子と前記ＮＡＮＤ回路７の他方の入力端子が接続されると共に、その接続された経路に第１と第３のレベルシフト回路１１，１３が配置され、
前記ＮＡＮＤ回路７の出力端子と前記ＮＯＲ回路６の他方の入力端子が接続されると共に、その接続された経路に第２と第４のレベルシフト回路１２，１４が配置される。
前記第１と第３のレベルシフト回路１１，１３の間の第７のノードｎ７が前記ゲート端子４１に接続され、前記第２と第４のレベルシフト回路１２，１４の間の第８のノードｎ８が記ボディ端子４２に接続され、
前記第７のノードｎ７と第３のレベルシフト回路１３の間、若しくは、第３のレベルシフト回路１３と前記ＮＡＮＤ回路７の他方の入力端子の間に前記第２のＮＯＴ回路３２が配置され、前記第８のノードｎ８と第４のレベルシフト回路１４の間、若しくは、第４のレベルシフト回路１４と前記ＮＯＲ回路６の他方の入力端子の間に前記第３のＮＯＴ回路３３が配置される。
図５に示されている回路は、第３のレベルシフト回路１３と前記ＮＡＮＤ回路７の他方の入力端子の間に前記第２のＮＯＴ回路３２が配置され、第４のレベルシフト回路１４と前記ＮＯＲ回路６の他方の入力端子の間に前記第３のＮＯＴ回路３３が配置された構造である。
【００５７】
図５の高周波スイッチ回路の動作について説明する。
タイミング制御回路２０１ｅは、ＮＯＲ回路６、ＮＡＮＤ回路７の働きにより、ノードｎ７とノードｎ８において、Ｈｉｇｈの電位とＬｏｗの電位の切り替えのタイミングを替えることが可能であり、この技術的な作用は図４の高周波回路と同じであるので説明を省略する。
図５の高周波スイッチ回路は、タイミング制御回路２０１ｅの内部に配置されたレベルシフト回路１１によってノードｎ７の電位が第１の電位と第３の電位で切り替えられ、レベルシフト回路１２によってノードｎ８の電位が第２と第３の電位で切り替えられる。また、レベルシフト回路１１で切り替えられた電位若しくはさらに第２のＮＯＴ回路３２で反転されたその電位は、レベルシフト回路１３により再度制御端子に供給されるＨｉｇｈの電位及びＬｏｗの電位と同じ電位に切り替えられ、ＮＡＮＤ回路７の第２の入力端子からその電位が供給される。また、レベルシフト回路１２で切り替えられた電位もしくはさらに第３のＮＯＴ回路３３で反転されたその電位は、同様にレベルシフト回路１４により再度制御端子に供給されるＨｉｇｈの電位及びＬｏｗの電位と同じ電位に切り替えられＮＯＲ回路６の第２の入力端子からその電位が供給される。
以降、図４と同様に、タイミング制御回路２０１ｅの働きにより、ＭＯＳＦＥＴのゲート−ボディ間の電圧が常に耐圧を超えない範囲に保たれる。
【００５８】
上記の高周波スイッチ回路を用いて複合高周波スイッチ回路とすることができる。
図１０は複合高周波スイッチ回路の一例である。高周波スイッチ回路の詳細な構造は省略して記述する。
この複合高周波スイッチ回路は、第１の信号端子２と第２の信号端子３を接続する高周波信号経路に第１の高周波スイッチ回路１００（１）が配置される。高周波スイッチ回路１００（１）は図１〜図５のいずれの高周波スイッチ回路でも良い。
また、第１の信号端子と高周波スイッチ回路１００（１）の間のノードｎ１０はグランドに接地され、ノードｎ１０とグランドの間には第２の高周波スイッチ回路１００（２）が配置される。第１及び第２の高周波スイッチ回路の制御端子１−１，１−２はそれぞれ共通制御端子９に接続され、一方はＮＯＴ回路３０を介して前記共通制御端子に接続される。
共通制御端子９から印加される電位により、ＮＯＴ回路を介して接続された高周波スイッチ回路１００（２）は、それ以外の前記高周波スイッチ回路１００（１）に対して、各高周波信号経路の接続／非接続が逆になるように切り替わる。
【００５９】
上記の高周波スイッチ回路を用いて単極多投型高周波スイッチ回路とすることができる。
図１１は単極多投型高周波スイッチ回路の一例である。高周波スイッチ回路の詳細な構造は省略して記述する。
図１１の回路は、共通端子５０と、共通端子から分岐した高周波信号経路を介して接続される複数の分岐端子５１（１）〜５１（ｎ）を備える。分岐した高周波信号経路のそれぞれに高周波スイッチ回路１００（１）〜１００（ｎ）が配置される。各高周波スイッチ回路の接続／非接続は各高周波スイッチ回路の制御端子に接続される制御手段（図示せず）により制御され、共通端子５０と接続された高周波信号経路以外に配置された各高周波スイッチ回路は非接続状態に保持される。
【符号の説明】
【００６０】
１：制御端子、
２：第１の信号端子、
３：第２の信号端子、
４：ＡＮＤ回路、
５：ＯＲ回路、
６：ＮＯＲ回路、
７：ＮＡＮＤ回路、
８：ＭＯＳＦＥＴ、
９：共通制御端子、
１１〜１４：第１〜第４のレベルシフト回路、
３１〜３３：第１〜第３のＮＯＴ回路、
４１：ゲート端子、
４２：ボディ端子、
５０：共通信号端子
１００、１００ａ〜１００ｅ：高周波スイッチ回路、
２００、２００ａ〜２００ｅ：制御回路、
２０１、２０１ａ〜２０１ｅ：タイミング制御回路、
ｎ１〜ｎ８、ｎ１０：ノード、
Ｔｒ１〜Ｔｒ１０：ＭＯＳＦＥＴ、
【技術分野】
【０００１】
本発明は、携帯電話などの無線機器に用いられる高周波信号用の高周波スイッチ回路、複合高周波スイッチ回路に関する。
【背景技術】
【０００２】
複数の無線方式を切替えて送信受信を行う無線機器では、アンテナは、高周波スイッチ回路により、複数の送信回路あるいは受信回路の一つと選択的に接続され、同時に、選択されていない送信回路あるいは受信回路は非接続とされる。これにより一つのアンテナを複数の周波数帯あるいは通信方式間で共有する事が可能となり、無線機器のアンテナの数を減少させることが可能となるため、無線機器の小型化、低コスト化が可能となる。
従来この高周波スイッチ回路は化合物半導体を用いて作成されてきたが、近年安価に製造が可能なＭＯＳ電界効果トランジスタ（以後、単にＭＯＳＦＥＴ）に置き換えることが検討されている。
【０００３】
シリコンＭＯＳＦＥＴにおいては、高調波歪みを低減することが要求される。特許文献１にはシリコンＭＯＳＦＥＴのボディの電位を制御する技術が提案されている。また、特許文献２にはその制御回路について提案がなされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−５００８６８号
【特許文献１】特開２０１０−２８３０４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＯＳＦＥＴにはソース、ドレイン、ゲート、ボディが分離されている４端子タイプが使用される。このタイプのＭＯＳＦＥＴは小型化に伴い酸化膜の厚みが減少しているためゲート−ボディ間の耐圧も小さくなってきている。特許文献２では、スイッチ回路の接続時にはゲートに正電圧、遮断時にはボディに負電圧を印加している。したがって、スイッチ回路の状態を切り替えるタイミングによっては、ゲート−ボディ間に耐圧を越える過大な電圧がかかる可能性がある。
【０００６】
この過大な電圧がかかる点について、従来の高周波スイッチ回路を示す図１２のブロック図を用いて説明する。従来の高周波スイッチ回路１００は、ＭＯＳＦＥＴ８、及び、制御端子１、レベルシフト回路１１，１２と、ＭＯＳＦＥＴ８のゲートに接続されるゲート端子４１と、ＭＯＳＦＥＴ８のボディに接続されるボディ端子４２を備える制御回路２００を備える。レベルシフト回路１１はＭＯＳＦＥＴ８のゲート端子４１に接続され、ゲートの電位を制御する。レベルシフト回路１２はＭＯＳＦＥＴ８のボディ端子４２に接続され、ボディの電位を制御する。ＭＯＳＦＥＴ８はゲート−ボディ間の耐圧が３Ｖである。
【０００７】
レベルシフト回路１１は、電源供給端子（図示せず）から第１の電位、第３の電位が供給される。レベルシフト回路１１は、制御端子１からＨｉｇｈの電位２．５Ｖが入力された時に第１の電位２．５Ｖを出力し、Ｌｏｗの電位０Ｖが入力された時に第３の電位−２．５Ｖを出力する。
レベルシフト回路１２は、電源供給端子（図示せず）から第２の電位、第３の電位が供給される。レベルシフト回路１２は、Ｈｉｇｈの電位２．５Ｖが入力された時に第２の電位０Ｖを出力し、Ｌｏｗの電位０Ｖが入力された時に第３の電位−２．５Ｖを出力する。
【０００８】
いま、制御端子１からＨｉｇｈの電位２．５Ｖが印加されている場合、スイッチ部のＭＯＳＦＥＴ８は、ゲートに２．５Ｖ、ボディに０Ｖの電位が印加されている。このときゲート−ボディ間の電圧は耐圧以下の２．５Ｖであるため、ＭＯＳＦＥＴ８は信頼性を確保した状態で駆動できる。
しかし、制御端子の電位がＨｉｇｈの電位２．５ＶからＬｏｗの電位０Ｖに変化する時も信頼性を確保できるとは限らない。レベルシフト回路１１がレベルシフト回路１２より遅延時間が長いと、先にボディ側の電位が第２の電位０Ｖから第３の電位−２．５Ｖへと変化する。このときゲート−ボディ間の電圧は、第１の電位から第３の電位を引いた、２．５Ｖ−（−２．５Ｖ）＝５．０Ｖとなり、スイッチ部のＭＯＳＦＥＴ８の耐圧を超えてしまい、信頼性上問題となる。
【０００９】
ゲート−ボディ間の電圧が耐圧を超えないようにする案として、例えばレベルシフト回路１２の遅延時間を長くし、両方のレベルシフト回路の遅延時間を同程度にすることも考えられる。しかしながらこの場合には、レベルシフト回路１２の遅延時間を長くしたために、制御端子がＬｏｗの電位からＨｉｇｈの電位に変わる際に、先にゲート側の電位が変化する。このため、ゲートに２．５Ｖ、ボディに−２．５Ｖの電位が印加されるため、上記と同様にゲート−ボディ間の電圧が耐圧を超えてしまい信頼性の確保が難しくなる。
【００１０】
本発明の課題は、高周波信号経路の接続及び非接続を切り替える際にゲート−ボディ間の電圧がＭＯＳＦＥＴの耐圧以下とすることが可能な高い信頼性を有する高周波スイッチ回路、及び複合高周波スイッチ回路を実現することにある。
【課題を解決するための手段】
【００１１】
本発明は、高周波信号経路に配置されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート及びボディの電位を制御可能な制御回路を備えた高周波スイッチ回路であって、
前記制御回路はタイミング制御回路を備え、
前記タイミング制御回路は、前記高周波信号経路が接続状態から非接続状態に切り替わる時は、前記ＭＯＳＦＥＴのゲートの電位を切り替えた後にボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、前記ＭＯＳＦＥＴのボディの電位を切り替えた後にゲートの電位を切り替えることが可能であることを特徴とする。
【００１２】
前記制御回路は、前記ゲートの電位を第１の電位又は第３の電位に切り替え可能であると共に、前記ボディの電位を第２の電位又は第３の電位に切り替え可能であり、
前記第２の電位は前記第１の電位よりも低く、前記第３の電位は前記第２の電位よりも低くなるように設定される構造とすることができる。
【００１３】
前記第１の電位と第３の電位の電位差は、前記ＭＯＳＦＥＴのゲート−ボディ間耐圧よりも大きくすることが好ましい。
【００１４】
上記の高周波スイッチ回路は、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＡＮＤ回路とＯＲ回路を備え、前記ＡＮＤ回路の一方の入力端子及び前記ＯＲ回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記ＡＮＤ回路の出力端子が前記ＯＲ回路の他方の入力端子に接続され、前記ＯＲ回路の出力端子が前記ＡＮＤ回路の他方の入力端子に接続され、
かつ、前記ＡＮＤ回路の出力端子と前記ＯＲ回路の他方の入力端子の間の第１のノードが前記ゲート端子に接続され、前記ＯＲ回路の出力端子と前記ＡＮＤ回路の他方の入力端子の間の第２のノードが前記ボディ端子に接続される構造とすることができる。
【００１５】
前記第１のノードと前記ゲート端子の間に第１のレベルシフト回路が配置され、前記第２のノードと前記ボディ端子の間に第２のレベルシフト回路が配置されることが好ましい。
【００１６】
前記タイミング制御回路は、第１のノードと前記ＯＲ回路の他方の入力端子の間、第２のノードと前記ＡＮＤ回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることが好ましい。
【００１７】
また、別の構成の高周波スイッチ回路として、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＡＮＤ回路、ＯＲ回路、及び第１〜第４のレベルシフト回路を備え、前記ＡＮＤ回路の一方の入力端子及び前記ＯＲ回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記ＡＮＤ回路の出力端子と前記ＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に前記第１及び第３のレベルシフト回路が配置され、前記ＯＲ回路の出力端子と前記ＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に前記第２及び第４のレベルシフト回路が配置され、
前記第１と第３のレベルシフト回路の間の第３のノードが、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子に接続され、
前記第２と第４のレベルシフト回路の間の第４のノードが、前記ＭＯＳＦＥＴのボディに接続されるボディ端子に接続される構造とすることができる。
【００１８】
また、別の構成の高周波スイッチ回路として、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＮＯＲ回路、ＮＡＮＤ回路、及び第１〜第３のＮＯＴ回路を備え、前記第１のＮＯＴ回路の入力端子が前記制御端子と接続され、前記第１のＮＯＴ回路の出力端子がＮＯＲ回路の一方の入力端子及びＮＡＮＤ回路の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路の出力端子と前記ＮＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に前記第２のＮＯＴ回路が配置され、
前記ＮＡＮＤ回路の出力端子と前記ＮＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に前記第３のＮＯＴ回路が配置され、
かつ、前記ＮＯＲ回路の出力端子と前記第２のＮＯＴ回路の間の第５のノードが前記ゲート端子に接続され、前記ＮＡＮＤ回路の出力端子と前記第３のＮＯＴ回路の間の第６のノードが前記ボディ端子に接続される構造とすることができる。
【００１９】
前記第５のノードと前記ゲート端子の間に第１のレベルシフト回路が配置され、前記第６のノードと前記ボディ端子の間に第２のレベルシフト回路が配置されることが好ましい。
【００２０】
前記第５のノードと前記第２のＮＯＴ回路の間又は前記第２のＮＯＴ回路と前記ＮＡＮＤ回路の他方の入力端子の間、若しくは、前記第６のノードと前記第３のＮＯＴ回路の間又は前記第３のＮＯＴ回路と前記ＮＯＲ回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることが好ましい。
【００２１】
また、別の構成の高周波スイッチ回路として、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＮＯＲ回路、ＮＡＮＤ回路、第１〜第３のＮＯＴ回路、及び第１〜第４のレベルシフト回路を備え、前記第１のＮＯＴ回路の入力端子が前記制御端子と接続され、前記第１のＮＯＴ回路の出力端子が前記ＮＯＲ回路の一方の入力端子及び前記ＮＡＮＤ回路の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路の出力端子と前記ＮＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に前記第１と第３のレベルシフト回路が配置され、
前記ＮＡＮＤ回路の出力端子と前記ＮＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に前記第２と第４のレベルシフト回路が配置され、
前記第１と第３のレベルシフト回路の間の第７のノードが前記ゲート端子に接続され、前記第２と第４のレベルシフト回路の間の第８のノードが前記ボディ端子に接続され、
前記第７のノードと第３のレベルシフト回路の間、若しくは、前記第３のレベルシフト回路と前記ＮＡＮＤ回路の他方の入力端子の間に前記第２のＮＯＴ回路が配置され、前記第８のノードと前記第４のレベルシフト回路の間、若しくは、前記第４のレベルシフト回路と前記ＮＯＲ回路の他方の入力端子の間に前記第３のＮＯＴ回路が配置される構造とすることができる。
【００２２】
上記の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、前記複数の高周波スイッチ回路の制御端子がそれぞれ共通制御端子に接続され、少なくとも一つの前記高周波スイッチ回路は前記制御端子がＮＯＴ回路を介して前記共通制御端子に接続され、前記共通制御端子から印加される電位により、前記ＮＯＴ回路を介して前記共通制御端子に接続された前記高周波スイッチ回路は、それ以外の前記高周波スイッチ回路に対して、各高周波信号経路の接続／非接続が逆になるように切り替わる複合高周波スイッチ回路とすることができる。
【００２３】
上記の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、
共通端子と、前記共通端子から分岐した高周波信号経路を介して接続される複数の分岐端子を備えた単極多投型のスイッチ回路であり、
前記分岐した高周波信号経路のそれぞれに前記高周波スイッチ回路が配置された複合高周波スイッチ回路とすることができる。
【発明の効果】
【００２４】
本発明によれば、安価なＭＯＳＦＥＴを用い、かつ高周波信号経路の接続及び非接続を切り替えた際にＭＯＳＦＥＴのゲート−ボディ間の電圧をＭＯＳＦＥＴの耐圧以下に保持することができる信頼性が高い高周波スイッチ回路、複合高周波スイッチ回路が実現できる。
【図面の簡単な説明】
【００２５】
【図１】実施形態の高周波スイッチ回路のブロック図である。
【図２】別の実施形態の高周波スイッチ回路のブロック図である。
【図３】別の実施形態の高周波スイッチ回路のブロック図である。
【図４】別の実施形態の高周波スイッチ回路のブロック図である。
【図５】別の実施形態の高周波スイッチ回路のブロック図である。
【図６】レベルシフト回路１１，１２の一例を示すブロック図である。
【図７】レベルシフト回路１３の一例を示すブロック図である。
【図８】レベルシフト回路１４の一例を示すブロック図である。
【図９】遅延手段の一例を示すブロック図である。
【図１０】複合高周波スイッチ回路のブロック図である。
【図１１】別の複合高周波スイッチ回路のブロック図である。
【図１２】従来の高周波スイッチ回路のブロック図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態について図面を参照しつつ説明するが、これら実施例により本発明が限定されるものではない。
【００２７】
本実施形態の高周波スイッチ回路は、ＭＯＳＦＥＴと、ＭＯＳＦＥＴのゲート及びボディの電位を制御可能な制御回路を備える。
制御回路はタイミング制御回路を備える。タイミング制御回路は高周波信号経路が接続状態から非接続状態に切り替わる時は、ＭＯＳＦＥＴのゲートの電位を切り替えた後にＭＯＳＦＥＴのボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、ＭＯＳＦＥＴのボディの電位を切り替えた後にＭＯＳＦＥＴのゲートの電位を切り替えることが可能である。なお、本発明において高周波信号経路とは、信号の入力側の第一の信号端子と出力側の第２の信号端子を結ぶ経路だけでなく、この経路のノードからグランドに接地される経路も含むものとする。
【００２８】
制御回路は、ゲートの電位を第１の電位又は第３の電位に切り替え可能であると共に、ボディの電位を第２の電位又は第３の電位に切り替え可能である。
第２の電位は前記第１の電位よりも低く、第３の電位は前記第２の電位よりも低くなるように設定される。
第１の電位と第３の電位の電位差がＭＯＳＦＥＴのゲート−ボディ間の耐圧よりも大きい場合に、本実施形態の高周波スイッチ回路を採用することで、信頼性が高い高周波スイッチ回路が実現できる。
なお、上記ではゲート側の低い方の電位とボディ側の低い方の電位を同じ第３の電位としているが、必ずしも同じ電位にする必要は無く、ソースとドレインの間に電流が実質的に流れない電位差であれば適宜設定可能である。
【００２９】
ＭＯＳＦＥＴは、ソース、ドレイン、ゲート、ボディが分離されている４端子タイプのＭＯＳＦＥＴを用いる。ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）型、ＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）型のいずれのＭＯＳＦＥＴでも使用できる。
例えば、ＳＯＩ型のｎ型ＭＯＳＦＥＴは、シリコン基板の上に形成された誘電体層上に形成され、ゲートが誘電体層の上部に形成された酸化膜上に形成され、ボディはこの酸化膜の下に形成されている。ゲートとボディはこの酸化膜により直流的には絶縁された状態にあり、ボディは誘電体層に形成されたｐ型のドーパントがドープされた領域からなる。ソースは誘電体層のボディに隣接する領域で、ｎ型のドーパントで高濃度にドープされた領域からなる。ドレインは誘電体層のボディのソースとは反対側で隣接する領域で、同様にｎ型のドーパントで高濃度にドープされた領域からなる。
本実施形態では、ＭＯＳＦＥＴのゲート−ボディ間の耐圧は３．０Ｖとした。
【００３０】
高周波信号経路は、例えば第１の信号端子２と第２の信号端子３の間を接続する経路である。この場合、ＭＯＳＦＥＴはソース又はドレインの一方が第１の信号端子２に接続し、ソース又はドレインの他方が第２の信号端子３に接続される。別のＭＯＳＦＥＴが高周波信号経路に接続される別の高周波信号経路に配置される回路構造とすることもできる。
【００３１】
また高周波信号経路の第１の信号端子と第２の信号端子は、抵抗あるいはインダクタ等を介して第２の電位が接続されＭＯＳＦＥＴのソース又はドレインの電位を決定する。
【００３２】
（実施例１）
図１の高周波スイッチ回路１００ａを説明する。ＭＯＳＦＥＴ８は上記で説明した構造を備え、説明は省略する。
制御回路２００ａを説明する。
制御回路２００ａは、Ｈｉｇｈの電位又はＬｏｗの電位が印加される制御端子１と、前記制御端子に接続されるタイミング制御回路２０１ａと、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子４１並びにボディに接続されるボディ端子４２を備える。実施形態においては、Ｈｉｇｈの電位を２．５Ｖ、Ｌｏｗの電位を０Ｖとした。
前記タイミング制御回路２０１ａは、ＡＮＤ回路４とＯＲ回路５を備え、前記ＡＮＤ回路４の一方の入力端子及び前記ＯＲ回路５の一方の入力端子のそれぞれが前記制御端子１に接続され、前記ＡＮＤ回路４の出力端子が前記ＯＲ回路５の他方の入力端子に接続され、前記ＯＲ回路５の出力端子が前記ＡＮＤ回路４の他方の入力端子に接続され、
かつ、前記ＡＮＤ回路４の出力端子と前記ＯＲ回路５の他方の入力端子の間の第１のノードｎ１が前記ゲート端子４１に接続され、前記ＯＲ回路５の出力端子と前記ＡＮＤ回路４の他方の入力端子の間の第２のノードｎ２が前記ボディ端子４２に接続される。
【００３３】
また、制御回路２００ａは、前記第１のノードｎ１と前記ゲート端子４１の間に第１のレベルシフト回路１１が配置され、前記第２のノードｎ２と前記ボディ端子４２の間に第２のレベルシフト回路１２が配置される。
【００３４】
第１のレベルシフト回路１１は、少なくとも第１の電位２．５Ｖ（以後、単に第１の電位）が供給される第１の電源端子と、第３の電位−２．５Ｖ（以後、単に第３の電位）が供給される第３の電源端子が接続される。第１のレベルシフト回路１１は、第１のノードｎ１に接続された入力端子側からＨｉｇｈの電位２．５Ｖ（以後、単にＨｉｇｈの電位）が印加されるとボディ端子側の出力端子から第１の電位を出力し、Ｌｏｗの電位０Ｖ（以後、単にＬｏｗの電位）が印加されると第３の電位を出力する。
また、第２のレベルシフト回路１２は、少なくとも第２の電位０Ｖ（以後、単に第２の電位）が供給される第２の電源端子と、第３の電位が供給される第３の電源端子が接続される。第２のレベルシフト回路１２は、第２のノードｎ２に接続された入力端子側からＨｉｇｈの電位２．５Ｖが印加されるとボディ端子側の出力端子から第２の電位を出力し、Ｌｏｗの電位が印加されると第３の電位を出力する。
【００３５】
レベルシフト回路から出力される第１〜第３の電位、制御端子のＨｉｇｈの電位、Ｌｏｗの電位、ＭＯＳＦＥＴのゲート−ボディ間耐圧を表１に纏める。
【００３６】
【表１】
【００３７】
なお、上記のように、制御端子１から供給されるＨｉｇｈの電位とＬｏｗの電位が、第２の電位と第３の電位の電位と等しい場合には、第２のレベルシフト回路１２は省略することもできる。この場合、第１のレベルシフト回路はＨｉｇｈの電位を２．５Ｖにシフトし、Ｌｏｗの電位はそのまま−２．５Ｖで出力する機能を持つ回路が使用される。
【００３８】
レベルシフト回路１１は、例えば図６（ａ）に示す回路を用いることができる。図６（ａ）において、Ｔｒ１〜Ｔｒ１０は第１〜第１０のＭＯＳＦＥＴである。以後、簡略化のためにＭＯＳＦＥＴを単にＴｒと称する。そのうちのＴｒ１，２，５，６，９はｐ型のＭＯＳＦＥＴであり、少なくともＴｒ１，２，５，６は同じゲート幅、耐圧を持つ同特性のトランジスタを用いている。Ｔｒ３，４，７，８，１０はｎ型のＭＯＳＦＥＴであり、少なくともＴｒ３，４，７，８は同じゲート幅、耐圧を持つ同特性のトランジスタを用いている。また、このレベルシフト回路は、Ｈｉｇｈの電位と第１の電位が同じ電位であり、Ｌｏｗの電位と第２の電位が同じ電位である。また、ｐ型、ｎ型いずれのトランジスタもエンハンスメント型である。
Ｔｒ９，Ｔｒ１０のゲートはレベルシフト回路の入力端子１１１に接続される。また、ｐ型のＴｒ９のソースが第１の電源端子Ｖｃ１に接続される。また、ｎ型のＴｒ１０のソースが第２の電源端子Ｖｃ２に接続される。Ｔｒ９とＴｒ１０のドレイン同士は接続されている。Ｔｒ９及びＴｒ１０、第１及び第２の電源端子Ｖｃ１，Ｖｃ２によりＣＭＯＳインバータ回路が構成される。
Ｔｒ９とＴｒ１０のドレイン同士の間のノードがＴｒ１のゲートに接続される。Ｔｒ２のゲートが第２の電源端子Ｖｃ２に接続される。また、Ｔｒ１とＴｒ５のソースは第１の電源端子Ｖｃ１に接続される。Ｔｒ１及びＴｒ５のドレインは、Ｔｒ２及びＴｒ６のソースに接続される。
Ｔｒ２及びＴｒ６のドレインは、Ｔｒ３及びＴｒ７のドレインに接続される。Ｔｒ３及びＴｒ７のソースは、Ｔｒ４及びＴｒ８のドレインに接続される。Ｔｒ４及びＴｒ８のソースは、第３の電源端子Ｖｃ３に接続される。
Ｔｒ４のゲートは、Ｔｒ７のソースとＴｒ８のドレインの間のノードに接続される。Ｔｒ８のゲートは、Ｔｒ３のソースとＴｒ４のドレインの間のノードに接続される。
Ｔｒ２，３，６，７のゲートは第２の電源端子に接続される。
また、出力端子１１２ａは、Ｔｒ２のドレインとＴｒ３のドレインの間のノードに接続される。
【００３９】
図６（ａ）のレベルシフト回路１１の動作について説明する。
入力端子１１１からＨｉｇｈの電位が供給されると、ＣＭＯＳインバータ回路によりＴｒ１のゲートには第２の電位が供給される。Ｔｒ１のソースには第１の電位が供給されるため、ゲート−ソース間電圧は−２．５ＶとなりＴｒ１のソースとドレイン間が接続された状態となる。同様に、Ｔｒ２もソースとドレイン間が接続された状態となる。一方Ｔｒ５のゲートにはＨｉｇｈの電位である第１の電位が供給され、ソースにも第１の電源端子Ｖｃ１の第１の電位が供給されるため、Ｔｒ５のソースードレイン間は非接続の状態となる。この状態において、Ｔｒ３のソース及びＴｒ８のゲートは第２の電位となり、Ｔｒ７のソース及びＴｒ４のゲートは第３の電位となって安定する。Ｔｒ６のドレインは第３の電位となり、Ｔｒ６のゲートには第２の電位が供給されているため、Ｔｒ６のソースはＴｒ５とのバランスから第２の電位となる。Ｔｒ３及びＴｒ４はゲート、ソースが同電位となるので、ソースードレイン間に電流は流れない。これにより出力端子１１２ａからは第１の電源端子Ｖｃ１から供給される第１の電位が出力される。
一方、入力端子１１１からＬｏｗの電位が供給されると、Ｔｒ１のゲート及びソースともに第１の電位が供給されるため、Ｔｒ１のソースとドレイン間に電流は流れない。Ｔｒ５のゲートはＬｏｗの電位が供給され、かつソースに第１の電源端子からの第１の電位が供給されるので、Ｔｒ５のソースとドレイン間が接続された状態となる。同様にＴｒ６もソースとドレイン間が接続された状態となるので、Ｔｒ７のドレインには第１の電源端子からの第１の電位が供給される。Ｔｒ３及びＴｒ７のゲートには第２の電源端子から第２の電位が供給されており、この状態では、Ｔｒ７のソース及びＴｒ４のゲートは第２の電位、Ｔｒ３のソース及びＴｒ８のゲートは第３の電位で安定する。このときＴｒ３及びＴｒ４のソースードレイン間は接続された状態になるので、出力端子１１２ａからは第３の電源端子Ｖｃ３から供給される第３の電位が出力される。
【００４０】
レベルシフト回路１２は、例えば図６（ｂ）に示す回路を用いることができる。図６（ａ）のレベルシフト回路１１に対し、出力端子１１２ｂが第８のＴｒのゲートに接続されている。図６（ａ）と同様の構成を用いる事で、レベルシフトカイロ１１，１２で安定して特性が得られ、又、図６（ａ）とは異なり第２の電位又は第３の電位を出力電位とすることができる。レベルシフト回路１２の動作の説明は省略する。
【００４１】
また、図１のブロック回路ではレベルシフト回路１１及び１２はアンド回路４やオア回路５と分離して記載しているが、実際の回路では一部の回路素子を共有していてもかまわない。例えばアンド回路４やオア回路５の出力にインバータ回路を用いる場合には、これを共有することが出来る。
【００４２】
制御回路２００ａの動作を説明する。
まず制御端子１にＨｉｇｈの電位が供給された場合を説明する。
制御端子１にＨｉｇｈの電位が供給されると、ＯＲ回路５の出力端子側もＨｉｇｈの電位となる。
ＡＮＤ回路４は、第１の入力端子が制御端子に接続されているので第１の入力端子側がＨｉｇｈの電位となり、第２の入力端子もＯＲ回路５の出力端子に接続されているので第２の入力端子側もＨｉｇｈの電位となる。こうしてＡＮＤ回路４の出力端子側はＨｉｇｈの電位が出力される。
第２のレベルシフト回路１２は、ＯＲ回路５の出力端子から供給されるＨｉｇｈの電位を受けて第２の電位をボディ端子２２に出力する。一方、第１のレベルシフト回路１１はＡＮＤ回路４の出力端子から供給されるＨｉｇｈの電位を受けて第１の電位をゲート端子２１に出力する。この時、ＭＯＳＦＥＴのゲート−ボディ間の電圧は２．５Ｖとなり、ドレイン−ソース間が接続された状態となる。これにより高周波信号経路が接続された状態となる。
【００４３】
次に制御端子１に供給される電位がＨｉｇｈの電位からＬｏｗの電位に切り替わる状態を説明する。
制御端子１に供給される電位がＨｉｇｈの電位からＬｏｗの電位に切り替わると、ＯＲ回路５の出力端子側はＡＮＤ回路４の出力端子側がＬｏｗの電位となるまでＨｉｇｈの電位を保つ。つまり、ＯＲ回路５は第１の入力端子から制御端子のＬｏｗの電位が供給されても第２の入力端子からＨｉｇｈの電位が一時的に供給されているので、ＯＲ回路５の出力端子からはＨｉｇｈの電位が出力される。一方、ＡＮＤ回路４は、第２の入力端子からはＨｉｇｈの電位が供給され、第１の入力端子からは制御端子のＬｏｗの電位が供給されるので、ＡＮＤ回路４の出力端子からはＬｏｗの電位が出力され、ノードｎ１にはＬｏｗの電位が供給される。その後、ＯＲ回路５は第２の入力端子からＬｏｗの電位が供給されるので、ＯＲ回路５の出力端子はＬｏｗの電位が出力され、ノードｎ２ではＬｏｗの電位となる。
このようにして、ノードｎ１が先にＬｏｗの電位となり、その後ノードｎ２がＬｏｗの電位に切り替わる。このタイミングの差を利用してゲート端子４１の電位を先に第１の電位から第３の電位に下げ、その後ボディ側の電位を第２の電位から第３の電位に下げることができる。このように、スイッチ回路部のＭＯＳＦＥＴのゲート−ボディ間の電圧は耐圧を超えない範囲に保たれる。
制御端子からＬｏｗの電位が供給された状態では、ＡＮＤ回路４の出力端子側のノードｎ１は常にＬｏｗであり、ＯＲ回路５の第１及び第２の入力端子側もＬｏｗであるのでＯＲ回路５の出力端子側のノードｎ２もＬｏｗであり、スイッチ回路部のＭＯＳＦＥＴも遮断状態を保つ。
【００４４】
次に制御端子１に供給される電位がＬｏｗの電位からＨｉｇｈの電位に切り替わる状態を説明する。
制御端子１に供給される電位がＬｏｗの電位からＨｉｇｈの電位に切り替わると、ＡＮＤ回路４の出力端子側はＯＲ回路５の出力端子側がＨｉｇｈの電位となるまでＬｏｗの電位を保つ。つまり、ＯＲ回路５は第１の入力端子から制御端子のＨｉｇｈの電位が供給されることで出力端子からＨｉｇｈの電位がまずは出力される。一方、ＡＮＤ回路４は、この時点で第１の入力端子からは制御端子のＨｉｇｈの電位が供給されているが一時的に第２の入力端子からはＬｏｗの電位が供給されているので、ＯＲ回路５の出力端子からＨｉｇｈの電位が出力された時点ではＡＮＤ回路４の出力端子側はＬｏｗの電位のままである。その後、ＯＲ回路５の出力端子から供給されたＨｉｇｈの電位がＡＮＤ回路４の第２の入力端子に供給されるので、ＡＮＤ回路４は第１及び第２の入力端子ともＨｉｇｈの電位が供給され、これを受けて出力端子からＨｉｇｈの電位が供給される。
このようにして、ノードｎ２が先にＨｉｇｈの電位Ｖとなり、その後ノードｎ１がＨｉｇｈの電位に切り替わる。このタイミングの差をそのまま利用してボディ端子４２の電位を先に第３の電位から第２の電位に上げ、その後ゲート端子４１の電位を第３の電位−２．５Ｖから第１の電位２．５Ｖに上げることができる。このようにして、ＭＯＳＦＥＴのゲート−ボディ間の電圧が耐圧を超えない範囲に保たれる。
【００４５】
（実施例２）
図２のブロック図は、図１のブロック図に対して、タイミング制御回路２０１ｂに遅延手段２１，２２を有する点で異なる。また、図１と同じ符号の素子や回路は、構造・効果とも同じであるため説明を省略する。
前記タイミング制御回路は、第１のノードｎ１と前記ＯＲ回路５の間、第２のノードｎ２と前記ＡＮＤ回路４の間の少なくとも一方に遅延手段（２１又は２２）が配置される。
図２の回路は、第１のノードｎ１と前記ＯＲ回路５の間に第１の遅延手段２１が配置され、第２のノードｎ２と前記ＡＮＤ回路４の間に第２の遅延手段２２が配置された構成である。
遅延手段２１，２２を配置することで、ノードｎ１とノードｎ２において、Ｈｉｇｈの電位とＬｏｗの電位の切り替えのタイミング差を大きくすることが可能となり、レベルシフト回路１１，１２の遅延時間差が大きい制御回路でも、確実にＭＯＳＦＥＴのゲート−ボディ間の電圧が耐圧を超えないよう切り替えのタイミングを保てる。
レベルシフト回路１１の遅延時間がさらに大きい場合には、制御端子の電位がＨｉｇｈの電位からＬｏｗの電位に変わる際、ボディ側の電位がさらに早いタイミングで第２の電位から第３の電位へと変化するため、ボディ側の電位が変化するタイミングはゲート側の電位が変化するタイミングより早くなり、ゲート−ボディ間の電圧がＭＯＳＦＥＴ８の耐圧を超えやすくなる。図１のタイミング制御回路２０１ａもノードｎ１の電位が下がってからノードｎ２の電位を下げるように駆動するが、遅延手段２１が配置されたタイミング制御回路２０１ｂはこのノードｎ１とノードｎ２の電位が下がるタイミングの差をさらに大きくするので、レベルシフト回路１１の遅延時間がさらに大きくてもゲート側の電位をボディ側の電位よりも早いタイミングで下げることができる。これにより確実にＭＯＳＦＥＴのゲート−ボディ間の電圧が耐圧を超えないようにできる。
逆に、レベルシフト回路１２の遅延時間が大きい場合には、制御端子の電位がＬｏｗの電位からＨｉｇｈの電位に変わる際、ゲート側の電位がさらに早いタイミングで第３の電位から第１の電位へと変化するため、ゲート側の電位が変化するタイミングはボディ側の電位が変化するタイミングより早くなり、ゲート−ボディ間の電圧がＭＯＳＦＥＴ８の耐圧を超えやすくなる。タイミング制御回路２０１ａもノードｎ２の電位が下がってからノードｎ１の電位を上げるように駆動するが、遅延手段２２が配置されたタイミング制御回路２０１ｂはこのノードｎ２とノードｎ１の電位が上がるタイミングの差をさらに大きくするので、レベルシフト回路１２の遅延時間がさらに大きくてもボディ側の電位をゲート側の電位よりも早いタイミングで上げることができる。これにより確実にＭＯＳＦＥＴのゲート−ボディ間の電圧が耐圧を超えないようにできる。
また、レベルシフト回路１１とレベルシフト回路１２の遅延時間が不明のまま制御回路２００ｂを構成する場合、図２に示すように、タイミング制御回路２０１ｂは遅延手段２１及び遅延手段２２の両方を配置することが好ましい。制御端子１の電位がＨｉｇｈの電位からＬｏｗの電位、又はＬｏｗの電位からＨｉｇｈの電位になるどちらの場合も、ノードｎ１とノードｎ２の電位の変化のタイミングを大きくすることができるので、レベルシフト回路１１およびレベルシフト回路１２の遅延時間の大小関係が不明でも、ＭＯＳＦＥＴのゲート−ボディ間の電圧が耐圧を超えないようにしやすい構造にすることができる。
【００４６】
図９に遅延手段の一例を示す。図９（ａ）は、遅延手段の入力端子２１１ａと出力端子２１２ａの間に抵抗Ｒ３が配置され、また抵抗Ｒ３と出力端子２１２ａの間のノードがキャパシタＣ１を介してグランドに接地された構造を備える。また、図９（ｂ）は遅延手段の入力端子２１１ｂと出力端子２１２ｂの間に同じ構成のインバータ回路３０１、３０２が直列に偶数配置された構造を備える。
【００４７】
（実施例３）
図３のブロック図は、図１のブロック図に対して、タイミング制御回路２０１ｃの内部（制御端子とノードｎ３、ｎ４との間）にレベルシフト回路が含まれ、タイミング制御回路２０１ｃとゲート端子４１、ボディ端子４２の間にはレベルシフト回路が不要である点で異なる。また、図１と同じ符号の素子や回路は、構造・効果が同じであるため説明を省略する。
タイミング制御回路２０１ｃについて説明する。
前記タイミング制御回路２０１ｃは、ＡＮＤ回路４、ＯＲ回路５、及び第１〜第４のレベルシフト回路１１〜１４を備え、前記ＡＮＤ回路４の一方の入力端子及び前記ＯＲ回路５の一方の入力端子のそれぞれが前記制御端子１に接続され、前記ＡＮＤ回路４の出力端子と前記ＯＲ回路５の他方の入力端子が接続されると共に、その接続された経路に前記第１及び第３のレベルシフト回路１１，１３が配置され、前記ＯＲ回路５の出力端子と前記ＡＮＤ回路４の他方の入力端子が接続されると共に、その接続された経路に前記第２及び第４のレベルシフト回路１２，１４が配置され、
前記第１と第３のレベルシフト回路１１，１３の間の第３のノードｎ３が、前記ＭＯＳＦＥＴ８のゲートに接続されるゲート端子４１に接続され、
前記第２と第４のレベルシフト回路１２，１４の間の第４のノードｎ４が、前記ＭＯＳＦＥＴ８のボディに接続されるボディ端子４２に接続される。
【００４８】
図３の高周波スイッチ回路の動作について説明する。
タイミング制御回路２０１ｃは、ＡＮＤ回路４、ＯＲ回路５の働きにより、ノードｎ１とノードｎ２において、Ｈｉｇｈの電位とＬｏｗの電位の切り替えのタイミングを替えることが可能であり、この技術的な作用は図１の高周波回路と同じである。
図３の高周波スイッチ回路は、タイミング制御回路２０１ｃの内部に配置されたレベルシフト回路１１、１２によって、ノードｎ３の電位が第１の電位と第３の電位で切り替えられ、ノードｎ４の電位が第２と第３の電位で切り替えられる。また、レベルシフト回路１１で切り替えられた電位は、レベルシフト回路１３により再度制御端子１に供給されるＨｉｇｈの電位及びＬｏｗの電位に切り替えられＯＲ回路５の第２の入力端子からその電位が供給される。また、レベルシフト回路１２で切り替えられた電位は、同様にレベルシフト回路１４により再度制御端子に供給されるＨｉｇｈの電位及びＬｏｗの電位に切り替えられＡＮＤ回路４の第２の入力端子からその電位が供給される。
【００４９】
レベルシフト回路１３は、例えば図７に示す回路を用いることができる。このレベルシフト回路は、第１の電位がＨｉｇｈの電位と同じ電位であり、第２の電位がＬｏｗの電位と同じ電位のスイッチ回路に使用することができる。また、第１の電位と第３の電位の中間の電位が第２の電位である。
レベルシフト回路１３の動作について説明する。
入力端子１１１ｂは第２の抵抗Ｒ２の一端に接続される。第２の抵抗Ｒ２の他端は第１の抵抗ｒ１の一端に接続される。第１の抵抗Ｒ１の他端は第１の電源端子Ｖｃ１に接続される。第１の抵抗Ｒ１と第２の抵抗Ｒｒ２の抵抗値は同じである。
また、出力端子１１２ｃは第１の抵抗Ｒ１と第２の抵抗Ｒ２の間のノードに接続される。
出力端子１１１ｂからＨｉｇｈの電位が供給されると、Ｈｉｇｈの電位と第１の電源端子からの第１の電位が同じであるので、出力端子１１２ｃからも第１の電位が出力される。
出力端子１１１ｂからＬｏｗの電位が供給されると、出力端子１１２ｃからは、Ｌｏｗの電位（第３の電位）と第１の電源端子からの第１の電位の中間の第２の電位が出力される。
【００５０】
レベルシフト回路１４は、例えば図８に示す回路を用いることができる。
レベルシフト回路１４は、図６（ｂ）のレベルシフト回路１２に対し、第１と第３の電源端子が第３と第１の電源端子に置換された以外は、同様の構成を備える。レベルシフト回路１４の動作の説明は省略する。
【００５１】
（実施例４）
図４の高周波スイッチ回路を説明する。図１と同じ符号の素子や回路は、構造・効果とも同じであり説明を省略する。
タイミング制御回路２０１ｄは、ＮＯＲ回路６、ＮＡＮＤ回路７、及び第１〜第３のＮＯＴ回路３１〜３３を備え、前記第１のＮＯＴ回路３１の入力端子が前記制御端子１と接続され、前記第１のＮＯＴ回路３１の出力端子がＮＯＲ回路６の一方の入力端子及びＮＡＮＤ回路７の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路６の出力端子と前記ＮＡＮＤ回路７の他方の入力端子が接続されると共に、その接続された経路に第２のＮＯＴ回路３２が配置され、
前記ＮＡＮＤ回路７の出力端子と前記ＮＯＲ回路６の他方の入力端子が接続されると共に、その接続された経路に第３のＮＯＴ回路３３が配置される。
また、前記ＮＯＲ回路６の出力端子と前記第２のＮＯＴ回路３２の間の第５のノードｎ５が前記ゲート端子４１に接続され、前記ＮＡＮＤ回路７の出力端子と前記第３のＮＯＴ回路３３の間の第６のノードｎ６が前記ボディ端子４２に接続される。
【００５２】
タイミング制御回路２０１ｄの動作を説明する。
まず制御端子１にＨｉｇｈの電位が供給された場合を説明する。
制御端子１にＨｉｇｈの電位が供給されると、第１のＮＯＴ回路３１の出力端子側は反転してＬｏｗの電位となる。
第１のＮＯＴ回路３１の出力端子に接続されたＮＡＮＤ回路７の出力端子側はＨｉｇｈの電位となる。
ＮＯＲ回路６は、第１の入力端子が第１のＮＯＴ回路３１の出力端子に接続されているので第１の入力端子側がＬｏｗの電位となる。また、第２の入力端子がＮＡＮＤ回路７の出力端子に供給されるＨｉｇｈの電位に第３のＮＯＴ回路３３を介して接続されているのでＬｏｗの電位となる。こうしてＮＯＲ回路６の出力端子からＨｉｇｈの電位が出力される。
第１のレベルシフト回路１１はＮＯＲ回路６からのＨｉｇｈの電位を受けて第１の電位をゲート端子４１に出力する。一方、第２のレベルシフト回路１２は、ＮＡＮＤ回路７からのＨｉｇｈの電位を受けて第２の電位をボディ端子４２に出力する。この時、ＭＯＳＦＥＴのゲート−ボディ間の電圧は２．５Ｖとなり、ドレイン−ソース間が接続された状態となる。これにより高周波信号経路が接続された状態となる。
【００５３】
次に制御端子１に供給される電位がＨｉｇｈの電位からＬｏｗの電位に切り替わる状態を説明する。
制御端子１に供給される電位がＨｉｇｈの電位からＬｏｗの電位に切り替わると、第１のＮＯＴ回路３１の出力端子からは反転されたＨｉｇｈの電位が供給される。
ＮＡＮＤ回路７の出力端子側はＮＯＲ回路６の出力端子側がＬｏｗの電位となるまでＨｉｇｈの電位を保つ。つまり、ＮＡＮＤ回路７は第１の入力端子から第１のＮＯＴ回路３１の出力端子のＨｉｇｈの電位が供給されても第２の入力端子からＬｏｗの電位が一時的に供給されているので、ＮＡＮＤ回路７の出力端子からはＨｉｇｈの電位が出力され続ける。一方、ＮＯＲ回路６は、第２の入力端子からはＬｏｗの電位が供給され、第１の入力端子からは第１のＮＯＴ回路３１の出力端子からのＨｉｇｈの電位が供給されるので、ＮＯＲ回路６の出力端子からはＬｏｗの電位が出力され、ノードｎ５ではＬｏｗの電位となる。その後、ＮＡＮＤ回路７は第２の入力端子からＨｉｇｈの電位が供給されるので、ＮＡＮＤ回路７の出力端子はＬｏｗの電位が出力され、ノードｎ６でもＬｏｗの電位となる。
このようにして、ノードｎ５が先にＬｏｗの電位となり、その後ノードｎ６がＬｏｗの電位に切り替わるので図１の高周波スイッチ回路と同様にＭＯＳＦＥＴ８のゲート−ボディ間の電圧は耐圧を超えない範囲に保たれる。
【００５４】
次に制御端子１に供給される電位がＬｏｗの電位からＨｉｇｈの電位に切り替わる状態を説明する。
制御端子１に供給される電位がＬｏｗの電位からＨｉｇｈの電位に切り替わると、第１のＮＯＴ回路３１の出力端子からは反転されたＬｏｗの電位が供給される。
ＮＯＲ回路６の出力端子側はＮＡＮＤ回路７の出力端子側がＨｉｇｈの電位となるまでＬｏｗの電位を保つ。つまり、ＮＡＮＤ回路７は第１の入力端子から第１のＮＯＴ回路３１の出力端子から供給されたＬｏｗの電位が供給されることで出力端子からＨｉｇｈの電位がまずは出力される。
一方ＮＯＲ回路６は、第１の入力端子から第１のＮＯＴ回路３１で反転されたＬｏｗの電位が供給されるが、この時点では一時的に第２の入力端子からはＨｉｇｈの電位が供給されているので、出力端子側もＬｏｗの電位のままである。
その後、ＮＡＮＤ回路７の出力端子から供給されたＨｉｇｈの電位が第３のＮＯＴ回路３３で反転されてＬｏｗの電位０ＶとしてＮＯＲ回路６の第２の入力端子に供給されるので、ＮＯＲ回路６は第１及び第２の入力端子ともＬｏｗの電位０Ｖが供給され、これを受けて出力端子からＨｉｇｈの電位を出力する。
このようにして、ノードｎ６が先にＨｉｇｈの電位となり、その後ノードｎ５がＨｉｇｈの電位に切り替わるので、ＭＯＳＦＥＴのゲート−ボディ間の電圧が常に耐圧を超えない範囲に保たれる。
ＮＯＴ回路は、周知のインバータ回路を使用することができる。
【００５５】
前記第５のノードｎ５と前記第２のＮＯＴ回路３２の間又は前記第２のＮＯＴ回路３２と前記ＮＡＮＤ回路７の他方の入力端子の間、若しくは、前記第６のノードｎ６と前記第３のＮＯＴ回路３３の間又は前記第３のＮＯＴ回路３３と前記ＮＯＲ回路６の他方の入力端子の間の少なくとも一方に遅延手段（図示せず）が配置される構成とすることができる。
例えば、第５のノードｎ５と第２のＮＯＴ回路３２の間、又は第２のＮＯＴ回路３２とＮＡＮＤ回路７の他方の入力端子の間に、第１の遅延手段を配置することで、図２の回路での説明と同様に、制御端子１の電位がＨｉｇｈの電位からＬｏｗの電位に変わる際に、ゲート側の電位をボディ側の電位よりもさらに早いタイミングで下げることができる。これにより確実にＭＯＳＦＥＴ８のゲート−ボディ間の電圧が耐圧を超えないようにできる。
また、第６のノードｎ６と第３のＮＯＴ回路３３の間又は第３のＮＯＴ回路３３とＮＯＲ回路６の他方の入力端子の間に、第２の遅延手段を配置することで、図２の回路での説明と同様に、制御端子の電位がＬｏｗの電位からＨｉｇｈの電位に変わる際に、ボディ側の電位をゲート側の電位よりもさらに早いタイミングで上げることができる。これにより確実にＭＯＳＦＥＴ８のゲート−ボディ間の電圧が耐圧を超えないようにできる。
第１の遅延手段、及び第２の遅延手段の両方を配置することで、レベルシフト回路１１およびレベルシフト回路１２の遅延時間の大小関係が不明でも、ＭＯＳＦＥＴ８のゲート−ボディ間の電圧が耐圧を超えないようにしやすい構造にすることができる。
【００５６】
（実施例５）
図５のブロック図は、図４のブロック図に対して、タイミング制御回路２０１ｅの内部にレベルシフト回路１１〜１４が含まれ、タイミング制御回路２０１ｅとゲート端子４１、ボディ端子４２の間にはレベルシフト回路が不要である点で異なる。また、図１と同じ符号の素子や回路は、構造・効果が同じであるため説明を省略する。
タイミング制御回路２０１ｅについて説明する。
タイミング制御回路２０１ｅは、ＮＯＲ回路６、ＮＡＮＤ回路７、第１〜第３のＮＯＴ回路３１〜３３、及び第１〜第４のレベルシフト回路１１〜１４を備え、前記第１のＮＯＴ回路３１の入力端子が前記制御端子と接続され、前記第１のＮＯＴ回路３１の出力端子が前記ＮＯＲ回路６の一方の入力端子及び前記ＮＡＮＤ回路７の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路６の出力端子と前記ＮＡＮＤ回路７の他方の入力端子が接続されると共に、その接続された経路に第１と第３のレベルシフト回路１１，１３が配置され、
前記ＮＡＮＤ回路７の出力端子と前記ＮＯＲ回路６の他方の入力端子が接続されると共に、その接続された経路に第２と第４のレベルシフト回路１２，１４が配置される。
前記第１と第３のレベルシフト回路１１，１３の間の第７のノードｎ７が前記ゲート端子４１に接続され、前記第２と第４のレベルシフト回路１２，１４の間の第８のノードｎ８が記ボディ端子４２に接続され、
前記第７のノードｎ７と第３のレベルシフト回路１３の間、若しくは、第３のレベルシフト回路１３と前記ＮＡＮＤ回路７の他方の入力端子の間に前記第２のＮＯＴ回路３２が配置され、前記第８のノードｎ８と第４のレベルシフト回路１４の間、若しくは、第４のレベルシフト回路１４と前記ＮＯＲ回路６の他方の入力端子の間に前記第３のＮＯＴ回路３３が配置される。
図５に示されている回路は、第３のレベルシフト回路１３と前記ＮＡＮＤ回路７の他方の入力端子の間に前記第２のＮＯＴ回路３２が配置され、第４のレベルシフト回路１４と前記ＮＯＲ回路６の他方の入力端子の間に前記第３のＮＯＴ回路３３が配置された構造である。
【００５７】
図５の高周波スイッチ回路の動作について説明する。
タイミング制御回路２０１ｅは、ＮＯＲ回路６、ＮＡＮＤ回路７の働きにより、ノードｎ７とノードｎ８において、Ｈｉｇｈの電位とＬｏｗの電位の切り替えのタイミングを替えることが可能であり、この技術的な作用は図４の高周波回路と同じであるので説明を省略する。
図５の高周波スイッチ回路は、タイミング制御回路２０１ｅの内部に配置されたレベルシフト回路１１によってノードｎ７の電位が第１の電位と第３の電位で切り替えられ、レベルシフト回路１２によってノードｎ８の電位が第２と第３の電位で切り替えられる。また、レベルシフト回路１１で切り替えられた電位若しくはさらに第２のＮＯＴ回路３２で反転されたその電位は、レベルシフト回路１３により再度制御端子に供給されるＨｉｇｈの電位及びＬｏｗの電位と同じ電位に切り替えられ、ＮＡＮＤ回路７の第２の入力端子からその電位が供給される。また、レベルシフト回路１２で切り替えられた電位もしくはさらに第３のＮＯＴ回路３３で反転されたその電位は、同様にレベルシフト回路１４により再度制御端子に供給されるＨｉｇｈの電位及びＬｏｗの電位と同じ電位に切り替えられＮＯＲ回路６の第２の入力端子からその電位が供給される。
以降、図４と同様に、タイミング制御回路２０１ｅの働きにより、ＭＯＳＦＥＴのゲート−ボディ間の電圧が常に耐圧を超えない範囲に保たれる。
【００５８】
上記の高周波スイッチ回路を用いて複合高周波スイッチ回路とすることができる。
図１０は複合高周波スイッチ回路の一例である。高周波スイッチ回路の詳細な構造は省略して記述する。
この複合高周波スイッチ回路は、第１の信号端子２と第２の信号端子３を接続する高周波信号経路に第１の高周波スイッチ回路１００（１）が配置される。高周波スイッチ回路１００（１）は図１〜図５のいずれの高周波スイッチ回路でも良い。
また、第１の信号端子と高周波スイッチ回路１００（１）の間のノードｎ１０はグランドに接地され、ノードｎ１０とグランドの間には第２の高周波スイッチ回路１００（２）が配置される。第１及び第２の高周波スイッチ回路の制御端子１−１，１−２はそれぞれ共通制御端子９に接続され、一方はＮＯＴ回路３０を介して前記共通制御端子に接続される。
共通制御端子９から印加される電位により、ＮＯＴ回路を介して接続された高周波スイッチ回路１００（２）は、それ以外の前記高周波スイッチ回路１００（１）に対して、各高周波信号経路の接続／非接続が逆になるように切り替わる。
【００５９】
上記の高周波スイッチ回路を用いて単極多投型高周波スイッチ回路とすることができる。
図１１は単極多投型高周波スイッチ回路の一例である。高周波スイッチ回路の詳細な構造は省略して記述する。
図１１の回路は、共通端子５０と、共通端子から分岐した高周波信号経路を介して接続される複数の分岐端子５１（１）〜５１（ｎ）を備える。分岐した高周波信号経路のそれぞれに高周波スイッチ回路１００（１）〜１００（ｎ）が配置される。各高周波スイッチ回路の接続／非接続は各高周波スイッチ回路の制御端子に接続される制御手段（図示せず）により制御され、共通端子５０と接続された高周波信号経路以外に配置された各高周波スイッチ回路は非接続状態に保持される。
【符号の説明】
【００６０】
１：制御端子、
２：第１の信号端子、
３：第２の信号端子、
４：ＡＮＤ回路、
５：ＯＲ回路、
６：ＮＯＲ回路、
７：ＮＡＮＤ回路、
８：ＭＯＳＦＥＴ、
９：共通制御端子、
１１〜１４：第１〜第４のレベルシフト回路、
３１〜３３：第１〜第３のＮＯＴ回路、
４１：ゲート端子、
４２：ボディ端子、
５０：共通信号端子
１００、１００ａ〜１００ｅ：高周波スイッチ回路、
２００、２００ａ〜２００ｅ：制御回路、
２０１、２０１ａ〜２０１ｅ：タイミング制御回路、
ｎ１〜ｎ８、ｎ１０：ノード、
Ｔｒ１〜Ｔｒ１０：ＭＯＳＦＥＴ、
【特許請求の範囲】
【請求項１】
高周波信号経路に配置されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート及びボディの電位を制御可能な制御回路を備えた高周波スイッチ回路であって、
前記制御回路はタイミング制御回路を備え、
前記タイミング制御回路は、前記高周波信号経路が接続状態から非接続状態に切り替わる時は、前記ＭＯＳＦＥＴのゲートの電位を切り替えた後にボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、前記ＭＯＳＦＥＴのボディの電位を切り替えた後にゲートの電位を切り替えることが可能であることを特徴とする高周波スイッチ回路。
【請求項２】
請求項１に記載の高周波スイッチ回路であって、
前記制御回路は、前記ゲートの電位を第１の電位又は第３の電位に切り替え可能であると共に、前記ボディの電位を第２の電位又は第３の電位に切り替え可能であり、
前記第２の電位は前記第１の電位よりも低く、前記第３の電位は前記第２の電位よりも低くなるように設定されることを特徴とする高周波スイッチ回路。
【請求項３】
請求項２に記載の高周波スイッチ回路であって、
前記第１の電位と第３の電位の電位差は、前記ＭＯＳＦＥＴのゲート−ボディ間の耐圧よりも大きい事を特徴とする高周波スイッチ回路。
【請求項４】
請求項１乃至３の何れかに記載の高周波スイッチ回路であって、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＡＮＤ回路とＯＲ回路を備え、前記ＡＮＤ回路の一方の入力端子及び前記ＯＲ回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記ＡＮＤ回路の出力端子が前記ＯＲ回路の他方の入力端子に接続され、前記ＯＲ回路の出力端子が前記ＡＮＤ回路の他方の入力端子に接続され、
かつ、前記ＡＮＤ回路の出力端子と前記ＯＲ回路の他方の入力端子の間の第１のノードが前記ゲート端子に接続され、前記ＯＲ回路の出力端子と前記ＡＮＤ回路の他方の入力端子の間の第２のノードが前記ボディ端子に接続されることを特徴とする高周波スイッチ回路。
【請求項５】
請求項４に記載の高周波スイッチ回路において、
前記第１のノードと前記ゲート端子の間に第１のレベルシフト回路が配置され、前記第２のノードと前記ボディ端子の間に第２のレベルシフト回路が配置されることを特徴とする高周波スイッチ回路。
【請求項６】
請求項４又は請求項５に記載の高周波スイッチ回路において、
前記タイミング制御回路は、第１のノードと前記ＯＲ回路の他方の入力端子の間、第２のノードと前記ＡＮＤ回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることを特徴とする高周波スイッチ回路。
【請求項７】
請求項１乃至請求項３の何れかに記載の高周波スイッチ回路であって、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＡＮＤ回路、ＯＲ回路、及び第１〜第４のレベルシフト回路を備え、前記ＡＮＤ回路の一方の入力端子及び前記ＯＲ回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記ＡＮＤ回路の出力端子と前記ＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に前記第１及び第３のレベルシフト回路が配置され、前記ＯＲ回路の出力端子と前記ＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に前記第２及び第４のレベルシフト回路が配置され、
前記第１と第３のレベルシフト回路の間の第３のノードが、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子に接続され、
前記第２と第４のレベルシフト回路の間の第４のノードが、前記ＭＯＳＦＥＴのボディに接続されるボディ端子に接続されることを特徴とする高周波スイッチ回路。
【請求項８】
請求項１乃至請求項３の何れかに記載の高周波スイッチ回路であって、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＮＯＲ回路、ＮＡＮＤ回路、及び第１〜第３のＮＯＴ回路を備え、前記第１のＮＯＴ回路の入力端子が前記制御端子と接続され、前記第１のＮＯＴ回路の出力端子がＮＯＲ回路の一方の入力端子及びＮＡＮＤ回路の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路の出力端子と前記ＮＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に第２のＮＯＴ回路が配置され、
前記ＮＡＮＤ回路の出力端子と前記ＮＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に第３のＮＯＴ回路が配置され、
かつ、前記ＮＯＲ回路の出力端子と前記第２のＮＯＴ回路の間の第５のノードが前記ゲート端子に接続され、前記ＮＡＮＤ回路の出力端子と前記第３のＮＯＴ回路の間の第６のノードが前記ボディ端子に接続されることを特徴とする高周波スイッチ回路。
【請求項９】
請求項８に記載の高周波スイッチ回路において、
前記第５のノードと前記ゲート端子の間に第１のレベルシフト回路が配置され、前記第６のノードと前記ボディ端子の間に第２のレベルシフト回路が配置されることを特徴とする高周波スイッチ回路。
【請求項１０】
請求項８又は請求項９に記載の高周波スイッチ回路であって、
前記第５のノードと前記第２のＮＯＴ回路の間又は前記第２のＮＯＴ回路と前記ＮＡＮＤ回路の他方の入力端子の間、若しくは、前記第６のノードと前記第３のＮＯＴ回路の間又は前記第３のＮＯＴ回路と前記ＮＯＲ回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることを特徴とする高周波スイッチ回路。
【請求項１１】
請求項１乃至請求項３の何れかに記載の高周波スイッチ回路であって、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＮＯＲ回路、ＮＡＮＤ回路、第１〜第３のＮＯＴ回路、及び第１〜第４のレベルシフト回路を備え、前記第１のＮＯＴ回路の入力端子が前記制御端子と接続され、前記第１のＮＯＴ回路の出力端子が前記ＮＯＲ回路の一方の入力端子及び前記ＮＡＮＤ回路の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路の出力端子と前記ＮＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に第１と第３のレベルシフト回路が配置され、
前記ＮＡＮＤ回路の出力端子と前記ＮＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に第２と第４のレベルシフト回路が配置され、 前記第１と第３のレベルシフト回路の間の第７のノードが前記ゲート端子に接続され、前記第２と第４のレベルシフト回路の間の第８のノードが前記ボディ端子に接続され、
前記第７のノードと第３のレベルシフト回路の間、若しくは、前記第３のレベルシフト回路と前記ＮＡＮＤ回路の他方の入力端子の間に前記第２のＮＯＴ回路が配置され、前記第８のノードと前記第４のレベルシフト回路の間、若しくは、前記第４のレベルシフト回路と前記ＮＯＲ回路の他方の入力端子の間に前記第３のＮＯＴ回路が配置されることを特徴とする高周波スイッチ回路。
【請求項１２】
請求項１乃至請求項１１のいずれかに記載の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、前記複数の高周波スイッチ回路の制御端子がそれぞれ共通制御端子に接続され、少なくとも一つの前記高周波スイッチ回路は前記制御端子がＮＯＴ回路を介して前記共通制御端子に接続され、
前記共通制御端子から印加される電位により、前記ＮＯＴ回路を介して前記共通制御端子に接続された前記高周波スイッチ回路は、それ以外の前記高周波スイッチ回路に対して、各高周波信号経路の接続／非接続が逆になるように切り替わることを特徴とする複合高周波スイッチ回路。
【請求項１３】
請求項１乃至請求項１１のいずれかに記載の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、
共通端子と、前記共通端子から分岐した高周波信号経路を介して接続される複数の分岐端子を備えた単極多投型のスイッチ回路であり、
前記分岐した高周波信号経路のそれぞれに前記高周波スイッチ回路が配置されたことを特徴とする複合高周波スイッチ回路。
【請求項１】
高周波信号経路に配置されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート及びボディの電位を制御可能な制御回路を備えた高周波スイッチ回路であって、
前記制御回路はタイミング制御回路を備え、
前記タイミング制御回路は、前記高周波信号経路が接続状態から非接続状態に切り替わる時は、前記ＭＯＳＦＥＴのゲートの電位を切り替えた後にボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、前記ＭＯＳＦＥＴのボディの電位を切り替えた後にゲートの電位を切り替えることが可能であることを特徴とする高周波スイッチ回路。
【請求項２】
請求項１に記載の高周波スイッチ回路であって、
前記制御回路は、前記ゲートの電位を第１の電位又は第３の電位に切り替え可能であると共に、前記ボディの電位を第２の電位又は第３の電位に切り替え可能であり、
前記第２の電位は前記第１の電位よりも低く、前記第３の電位は前記第２の電位よりも低くなるように設定されることを特徴とする高周波スイッチ回路。
【請求項３】
請求項２に記載の高周波スイッチ回路であって、
前記第１の電位と第３の電位の電位差は、前記ＭＯＳＦＥＴのゲート−ボディ間の耐圧よりも大きい事を特徴とする高周波スイッチ回路。
【請求項４】
請求項１乃至３の何れかに記載の高周波スイッチ回路であって、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＡＮＤ回路とＯＲ回路を備え、前記ＡＮＤ回路の一方の入力端子及び前記ＯＲ回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記ＡＮＤ回路の出力端子が前記ＯＲ回路の他方の入力端子に接続され、前記ＯＲ回路の出力端子が前記ＡＮＤ回路の他方の入力端子に接続され、
かつ、前記ＡＮＤ回路の出力端子と前記ＯＲ回路の他方の入力端子の間の第１のノードが前記ゲート端子に接続され、前記ＯＲ回路の出力端子と前記ＡＮＤ回路の他方の入力端子の間の第２のノードが前記ボディ端子に接続されることを特徴とする高周波スイッチ回路。
【請求項５】
請求項４に記載の高周波スイッチ回路において、
前記第１のノードと前記ゲート端子の間に第１のレベルシフト回路が配置され、前記第２のノードと前記ボディ端子の間に第２のレベルシフト回路が配置されることを特徴とする高周波スイッチ回路。
【請求項６】
請求項４又は請求項５に記載の高周波スイッチ回路において、
前記タイミング制御回路は、第１のノードと前記ＯＲ回路の他方の入力端子の間、第２のノードと前記ＡＮＤ回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることを特徴とする高周波スイッチ回路。
【請求項７】
請求項１乃至請求項３の何れかに記載の高周波スイッチ回路であって、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＡＮＤ回路、ＯＲ回路、及び第１〜第４のレベルシフト回路を備え、前記ＡＮＤ回路の一方の入力端子及び前記ＯＲ回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記ＡＮＤ回路の出力端子と前記ＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に前記第１及び第３のレベルシフト回路が配置され、前記ＯＲ回路の出力端子と前記ＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に前記第２及び第４のレベルシフト回路が配置され、
前記第１と第３のレベルシフト回路の間の第３のノードが、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子に接続され、
前記第２と第４のレベルシフト回路の間の第４のノードが、前記ＭＯＳＦＥＴのボディに接続されるボディ端子に接続されることを特徴とする高周波スイッチ回路。
【請求項８】
請求項１乃至請求項３の何れかに記載の高周波スイッチ回路であって、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＮＯＲ回路、ＮＡＮＤ回路、及び第１〜第３のＮＯＴ回路を備え、前記第１のＮＯＴ回路の入力端子が前記制御端子と接続され、前記第１のＮＯＴ回路の出力端子がＮＯＲ回路の一方の入力端子及びＮＡＮＤ回路の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路の出力端子と前記ＮＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に第２のＮＯＴ回路が配置され、
前記ＮＡＮＤ回路の出力端子と前記ＮＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に第３のＮＯＴ回路が配置され、
かつ、前記ＮＯＲ回路の出力端子と前記第２のＮＯＴ回路の間の第５のノードが前記ゲート端子に接続され、前記ＮＡＮＤ回路の出力端子と前記第３のＮＯＴ回路の間の第６のノードが前記ボディ端子に接続されることを特徴とする高周波スイッチ回路。
【請求項９】
請求項８に記載の高周波スイッチ回路において、
前記第５のノードと前記ゲート端子の間に第１のレベルシフト回路が配置され、前記第６のノードと前記ボディ端子の間に第２のレベルシフト回路が配置されることを特徴とする高周波スイッチ回路。
【請求項１０】
請求項８又は請求項９に記載の高周波スイッチ回路であって、
前記第５のノードと前記第２のＮＯＴ回路の間又は前記第２のＮＯＴ回路と前記ＮＡＮＤ回路の他方の入力端子の間、若しくは、前記第６のノードと前記第３のＮＯＴ回路の間又は前記第３のＮＯＴ回路と前記ＮＯＲ回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることを特徴とする高周波スイッチ回路。
【請求項１１】
請求項１乃至請求項３の何れかに記載の高周波スイッチ回路であって、
前記制御回路は、Ｈｉｇｈの電位とＬｏｗの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記ＭＯＳＦＥＴのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、
前記タイミング制御回路は、ＮＯＲ回路、ＮＡＮＤ回路、第１〜第３のＮＯＴ回路、及び第１〜第４のレベルシフト回路を備え、前記第１のＮＯＴ回路の入力端子が前記制御端子と接続され、前記第１のＮＯＴ回路の出力端子が前記ＮＯＲ回路の一方の入力端子及び前記ＮＡＮＤ回路の一方の入力端子のそれぞれに接続され、
前記ＮＯＲ回路の出力端子と前記ＮＡＮＤ回路の他方の入力端子が接続されると共に、その接続された経路に第１と第３のレベルシフト回路が配置され、
前記ＮＡＮＤ回路の出力端子と前記ＮＯＲ回路の他方の入力端子が接続されると共に、その接続された経路に第２と第４のレベルシフト回路が配置され、 前記第１と第３のレベルシフト回路の間の第７のノードが前記ゲート端子に接続され、前記第２と第４のレベルシフト回路の間の第８のノードが前記ボディ端子に接続され、
前記第７のノードと第３のレベルシフト回路の間、若しくは、前記第３のレベルシフト回路と前記ＮＡＮＤ回路の他方の入力端子の間に前記第２のＮＯＴ回路が配置され、前記第８のノードと前記第４のレベルシフト回路の間、若しくは、前記第４のレベルシフト回路と前記ＮＯＲ回路の他方の入力端子の間に前記第３のＮＯＴ回路が配置されることを特徴とする高周波スイッチ回路。
【請求項１２】
請求項１乃至請求項１１のいずれかに記載の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、前記複数の高周波スイッチ回路の制御端子がそれぞれ共通制御端子に接続され、少なくとも一つの前記高周波スイッチ回路は前記制御端子がＮＯＴ回路を介して前記共通制御端子に接続され、
前記共通制御端子から印加される電位により、前記ＮＯＴ回路を介して前記共通制御端子に接続された前記高周波スイッチ回路は、それ以外の前記高周波スイッチ回路に対して、各高周波信号経路の接続／非接続が逆になるように切り替わることを特徴とする複合高周波スイッチ回路。
【請求項１３】
請求項１乃至請求項１１のいずれかに記載の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、
共通端子と、前記共通端子から分岐した高周波信号経路を介して接続される複数の分岐端子を備えた単極多投型のスイッチ回路であり、
前記分岐した高周波信号経路のそれぞれに前記高周波スイッチ回路が配置されたことを特徴とする複合高周波スイッチ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−９１３８（Ｐ２０１３−９１３８Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１４０２０１（Ｐ２０１１−１４０２０１）
【出願日】平成２３年６月２４日（２０１１．６．２４）
【出願人】（０００００５０８３）日立金属株式会社 (2,051)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２４日（２０１１．６．２４）
【出願人】（０００００５０８３）日立金属株式会社 (2,051)
【Ｆターム（参考）】
[ Back to top ]