高周波差動増幅回路
【課題】安定性が高く、かつ高い利得を有する高周波差動増幅回路を提供する。
【解決手段】本発明の一実施形態としての高周波差増増幅回路は、第1MOSトランジスタ、第2MOSトランジスタ、第1正帰還素子および第2正帰還素子を備える。前記第1MOSトランジスタおよび第2MOSトランジスタは、ソースがそれぞれ第1電源に接続され、ドレインがそれぞれ負荷を介して第2電源に接続され、互いに反転した位相関係にある第1および第2入力信号をゲートで受ける。前記第1正帰還素子は、前記第1MOSトランジスタのゲートと、前記第2MOSトランジスタのドレインとの間に直列接続された第1キャパシタおよび第1可変抵抗を含む。前記第2正帰還素子は、前記第2MOSトランジスタのゲートと、前記第1MOSトランジスタのドレインとの間に直列接続された第2キャパシタおよび第2可変抵抗を含む。
【解決手段】本発明の一実施形態としての高周波差増増幅回路は、第1MOSトランジスタ、第2MOSトランジスタ、第1正帰還素子および第2正帰還素子を備える。前記第1MOSトランジスタおよび第2MOSトランジスタは、ソースがそれぞれ第1電源に接続され、ドレインがそれぞれ負荷を介して第2電源に接続され、互いに反転した位相関係にある第1および第2入力信号をゲートで受ける。前記第1正帰還素子は、前記第1MOSトランジスタのゲートと、前記第2MOSトランジスタのドレインとの間に直列接続された第1キャパシタおよび第1可変抵抗を含む。前記第2正帰還素子は、前記第2MOSトランジスタのゲートと、前記第1MOSトランジスタのドレインとの間に直列接続された第2キャパシタおよび第2可変抵抗を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波差動増幅回路に関する。
【背景技術】
【０００２】
増幅トランジスタのペア（差動対）を用いて、高周波の差動信号を増幅する高周波差動増幅回路が知られている。各増幅トランジスタのゲート・ドレイン間にはゲート・ドレイン間容量(Cgd)が存在し、この容量Cgdを介した負帰還ループにより高周波利得が低下する問題がある。
【０００３】
この利得の低下を防止するため、一方の差動トランジスタのゲートと、他方の差動トランジスタのドレイン間、および他方の差動トランジスタのゲートと一方の差動トランジスタの間にそれぞれキャパシタ（クロスカップルキャパシタ）を設ける構成が知られている。これらのキャパシタにより、負帰還ループによる高周波利得低下効果を相殺しようとするものである。キャパシタはたとえばメタル材料により構成される。他方または一方の差動トランジスタのドレインから、一方または他方の差動トランジスタのゲートへのキャパシタを介した経路は、正帰還ループまたは中和ループと称される。
【０００４】
負帰還ループと、中和ループとのそれぞれのインピーダンスを考える。負帰還ループのインピーダンスはゲート抵抗Rgから寄与される実数成分を持つのに対して、中和ループのインピーダンスは、キャパシタの虚数成分をしか持たない。よって、クロスカップルキャパシタだけでは、増幅トランジスタの負帰還を完全に中和することが不可能である。
【０００５】
また、クロスカップルキャパシタの容量を両方ともCfと表すと、容量Cfが増幅トランジスタの容量Cgdの値より小さい場合、容量Cfを大きくするにつれ、増幅回路の安定性係数Kが大きくなる（すなわち増幅回路の安定性がよくなる）。なぜなら、トータルの信号帰還量（中和ループの帰還量と、負帰還ループの帰還量との合計）は、容量Cfが大きくなるほど小さくなるからである。
【０００６】
容量Cfが容量Cgdとほぼ同じ値になる時、トータルの信号帰還量がほぼゼロになり、安定化係数Kが最大値になる。ただし、上述したように、上記の構成ではトータルの信号帰還量を完全に無くすことが不可能なので、Kは無限大にはならない。更に容量Cfを大きくする場合、トータルで正帰還量が増え、安定性係数Kが小さくなる（すなわち増幅回路の安定性が悪くなる）。
【０００７】
なお、安定化係数に関して、Kの値が1以上の場合に回路が安定であり、Kの値が大きいほど安定性が高い。Kの値が1未満である場合に回路が不安定であり、値が小さいほど安定性が低い。発振しない最大の利得はK=1の時である。
【０００８】
設計時に、容量Cfの設計値を、できるだけK=1に近くなるようにすると、大きな利得設計値が得られるが、製造ばらつきで実際の容量Cfが設計値からずれた場合に、増幅器が発振する可能性が大きくなる（安定化係数Kが1より小さくなる）。よって設計時には安定性に余裕を持って容量Cfを決める必要があり、利得を最大化するような設計が困難である。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】”A 60GHz-Band 1V 11.5dBm Power Amplifier with 11% PAE in 65nm CMOS”,ISSCC2009, pp380-382
【非特許文献２】”10-Gb/s Limiting Amplifier and Laser/Modulator Driver in 0.18-mm CMOS Technology”,JSSCC2003,VOL.38,NO.12 pp2138-2146
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、安定性が高く、かつ高い利得を有する高周波差動増幅回路を提供する。
【課題を解決するための手段】
【００１１】
本発明の一実施形態としての高周波差増増幅回路は、第1MOSトランジスタ、第2MOSトランジスタ、第1正帰還素子および第2正帰還素子を備える。
【００１２】
前記第1MOSトランジスタおよび第2MOSトランジスタは、ソースがそれぞれ第1電源に接続され、ドレインがそれぞれ負荷を介して第2電源に接続され、互いに反転した位相関係にある第1および第2入力信号をゲートで受ける。
【００１３】
前記第1正帰還素子は、前記第1MOSトランジスタのゲートと、前記第2MOSトランジスタのドレインとの間に直列接続された第1キャパシタおよび第1可変抵抗を含む。
【００１４】
前記第2正帰還素子は、前記第2MOSトランジスタのゲートと、前記第1MOSトランジスタのドレインとの間に直列接続された第2キャパシタおよび第2可変抵抗を含む。
【図面の簡単な説明】
【００１５】
【図１】第1実施形態に係る高周波差動増幅回路の等価回路の例を示図である。
【図２】増幅トランジスタに存在するゲート・ドレイン間容量を示す図である。
【図３】負帰還の中和を説明する図である。
【図４】第2実施形態に係る高周波差動増幅回路を示す図である。
【図５】第3実施形態に係る高周波差動増幅回路を示す図である。
【図６】第4実施形態に係る高周波差動増幅回路を示す図である。
【図７】第5実施形態に係る高周波差動増幅回路を示す図である。
【図８】第6実施形態に係る高周波差動増幅回路を示す図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら、本発明の実施の形態を説明する。なお、以下の各実施形態では、同一の番号を付した部分については同様の動作を行うものとし、重ねての説明を省略する。
【００１７】
（第1実施形態）
図1に、第1実施形態に係る高周波差動増幅回路の等価回路の例を示す。
【００１８】
この増幅回路100は、互いに反転した位相関係にある第1および第2入力信号（差動信号）を入力整合回路（Input Matching circuit）111を介して受け、当該第1および第2入力信号を、差動対のトランジスタ101、102によりそれぞれ増幅して、出力整合回路(Output Matching circuit)112を介して出力する。
【００１９】
増幅トランジスタ101、102は、いずれもNMOS（N-channel metal oxide semiconductor）トランジスタである。増幅トランジスタ101は第1MOSトランジスタ、増幅トランジスタ102は第2MOSトランジスタに対応する。
【００２０】
増幅トランジスタ101のゲートは、入力整合回路111における第1出力端子に接続されている。増幅トランジスタ102のゲートは、入力整合回路111における第2出力端子に接続されている。ここでは第1出力端子は正相出力端子、第2出力端子は逆相出力端子であるとするが、逆でもよい。入力整合回路111は、増幅トランジスタ101、102のゲートに適当な入力インピーダンス特性を与える。
【００２１】
増幅トランジスタ101、102のソースは、それぞれグランドに共通に接続されている。本実施形態におけるグランド（GND）は、第1電源に対応する。
【００２２】
増幅トランジスタ101，102のドレインは、出力整合回路112を介して、電源電圧（VDD）に接続されている（図5参照）。本実施形態における電源電圧は、第2電源に対応する。
【００２３】
出力整合回路112は、増幅トランジスタ101，102のドレインにそれぞれ接続された負荷を含む。また出力整合回路112は、増幅トランジスタ101，102のドレインからそれぞれ出力を取り出すための出力端子を含む。増幅トランジスタ101，102のドレインに接続された負荷は、たとえばインダクタまたは抵抗である。これらの負荷により、出力端子に適切な出力インピーダンス特性が与えられる（以上、後述する図5参照）。
【００２４】
増幅トランジスタ102のドレインと、増幅トランジスタ101のゲートとの間には、正帰還素子（中和素子）121が配置され、増幅トランジスタ101のドレインと、増幅トランジスタ102のゲートとの間には、正帰還素子（中和素子）122が配置されている。すなわち、増幅トランジスタペアのゲート・ドレイン間において正帰還素子121、122がクロスカップル接続されている。正帰還素子によるドレインからゲートへのループは、正帰還ループあるいは中和ループと称される。正帰還素子121は第1正帰還素子に対応し、正帰還素子122は第2正帰還素子に対応する。
【００２５】
正帰還素子121は、直列に接続されたキャパシタ（第1キャパシタ）103と可変抵抗（第1可変抵抗）105とを含む。正帰還素子122は、直列に接続されたキャパシタ（第2キャパシタ）104と可変抵抗（第2可変抵抗）106とを含む。
【００２６】
キャパシタ103、104は、たとえば増幅トランジスタ101、102と相似した形状のMOSトランジスタで構成する。MOSトランジスタを利用して構成したキャパシタはMOSキャパシタと称される。MOSキャパシタは、MOSトランジスタのソースとドレイン間を接続することで作製可能である。
【００２７】
MOSキャパシタは2つの端子を有し、一方の端子は、ゲートにつながる端子であり、他方の端子は、ソースおよびドレインに共通に接続される端子である。MOSキャパシタの容量は、ゲート・ドレイン間容量と、ゲート・ソース間容量との合計である。
【００２８】
可変抵抗105、106は、たとえばMOSトランジスタにより構成することができる。ここでは可変抵抗105，106は、NMOSトランジスタにより構成されているとする。
【００２９】
増幅トランジスタ101のゲート・ドレイン間には負帰還ループが存在し、増幅トランジスタ102のゲート・ドレイン間にも負帰還ループが存在する。
【００３０】
増幅トランジスタ101の負帰還ループは、ゲート・ドレイン間に存在するゲート・ドレイン間容量（Cgd）とゲート抵抗Rgから構成される。同様に、増幅トランジスタ102の負帰還ループは、ゲート・ドレイン間に存在するゲート・ドレイン間容量（Cgd）とゲート抵抗Rgから構成される。増幅トランジスタ101、102に存在するゲート・ドレイン間容量（Cgd）を図2に示す。
【００３１】
これらの負帰還ループは、増幅トランジスタ101、102のゲート電圧を低下させ、本増幅回路の高周波利得を大きく低下させるが、正帰還素子121、122により、この負帰還を中和し、高周波利得の低下を大きく抑制可能にしている。以下、正帰還素子121、122による負帰還の中和について詳しく説明する。簡単のため、正帰還素子121に着目して説明を行い、正帰還素子122については正帰還素子121の説明から自明であるため、説明を省略する。
【００３２】
正帰還素子121の帰還量は、キャパシタ103の容量Cfと、可変抵抗105の抵抗値Rfの両方に依存する。つまり、正帰還素子121による中和ループのインピーダンスは、可変抵抗105から寄与される実数成分と、キャパシタ103から寄与される虚数成分を持つ。
【００３３】
一方、増幅トランジスタ121の負帰還のインピーダンスは、ゲート抵抗から寄与される実数成分、ゲート・ドレイン間容量から寄与される虚数成分をもつ。
【００３４】
よって、実数成分と虚数成分を有する正帰還素子121により、増幅トランジスタ121の負帰還を確実に相殺（中和）することが可能となる。この中和は図3のように表される。
【００３５】
図3において「+」と、「−」は、増幅トランジスタ101のドレインと、増幅トランジスタ102のドレインとの極性が互いに反転した関係にあることを意味している。ノードAは、増幅トランジスタ102のゲート端子を表す。ゲートでの電位変動を、中和により抑制することが可能となる。
【００３６】
上記構成において、可変抵抗105の抵抗値Rfを調節することによりトータルの帰還量（中和ループの帰還量と、負帰還ループの帰還量との合計）が制御可能である。よって、設計時には増幅回路100の利得が最大になるように（すなわち安定性係数Kが1になるように）、キャパシタ103の容量Cfと、可変抵抗105の抵抗値Rfを決め、製造後に製造ばらつきを補償するように、抵抗値Rfの調整する（帰還量を制御する）。ここれにより、利得最大化設計が可能となる。以下、これについてさらに詳しく説明する。
【００３７】
安定係数Kは1以上のとき増幅回路が安定である（発振しない）ことを意味し、値が大きいほどより安定性が高いことを示す。また、安定係数Kは1未満のとき増幅回路が不安定である（発振する）ことを意味し、値が小さいほど、より安定性が低いことを意味する。発振しない最大の利得が得られるのは、K＝1のときである。
【００３８】
したがって、製造後に製造ばらつきを補償するように、抵抗値Rfの調節により、K=1もしくはこれに近い値になるように、帰還量を制御し、これにより発振を抑制しつつ、利得最大化を図ることが可能となる。この際、キャパシタ103、104はMOSトランジスタで実現されており、増幅トランジスタ（MOSトランジスタ）101、102と相似した構造を持つので、増幅トランジスタ101、102との相対キャパシタンスばらつきを小さくできる。すなわち、製造後の増幅トランジスタ101、102のゲート・ドレイン間容量Cgdに設計値とずれが生じた場合、キャパシタ103、104にも同じようなずれが生じるので、増幅回路は、製造ばらつきに強いということができる。
【００３９】
ここで、正帰還素子として、キャパシタと可変抵抗とに代えて、容量可変キャパシタを用いることも考えられる。しかしながら、容量可変キャパシタは、ミリ波以上の周波数においてその寄生成分によって大きな損失を生じる問題がある。また、容量可変キャパシタは、増幅トランジスタ101、102と異なった形状をしている（相似していない）ため、製造時に、増幅トランジスタのゲート・ドレイン間容量Cgdとのキャパシタンスの相対ばらつきが大きくなる問題もある。
【００４０】
これに対し、本実施形態では、可変抵抗105、106を、MOSトランジスタで実現することにより、可変抵抗105の抵抗値Rfを、一般的な可変容量の寄生抵抗より小さく実現できるため、損失の低下を大きく抑制することができる。また上述のように、キャパシタ103、104は、増幅トランジスタ101、102と同様、MOSトランジスタで実現されているため、製造時における上記相対キャパシタンスばらつきを小さくできる利点がある。
【００４１】
(第2実施形態)
図4に第2実施形態に係る高周波差動増幅回路10を示す。
【００４２】
図4の高周波差動増幅回路10は、図1の高周波差動増幅回路100における正帰還素子121、122を具体化した一例である。
【００４３】
増幅トランジスタ101側の正帰還素子13は、MOSキャパシタ17aと、可変抵抗16aと、MOSキャパシタ15aとの直列接続を含む。可変抵抗16aはNMOSトランジスタにより構成されている。MOSキャパシタ15a は、MOSキャパシタ17aと同じ構造を有する。MOSキャパシタ17a、15aは、増幅トランジスタ101、102と相似した構造を有する。
【００４４】
可変抵抗（NMOSキャパシタ）16aのソース・ドレインはそれぞれ負荷（第1および第2負荷）18a、19aを介して、グランドに接続されている。負荷18a、19aは、それぞれ抵抗またはインダクタである。ここでは抵抗である例が示される。
【００４５】
MOSキャパシタ17aの一端は、増幅トランジスタ102のドレインに、他端は、可変抵抗（NMOSキャパシタ）16aのドレインに接続されている。MOSキャパシタ15aの一端は、可変抵抗（NMOSキャパシタ）16aのソースに、他端は、増幅トランジスタ101のゲートに接続されている。
【００４６】
増幅トランジスタ102側の正帰還素子14は、MOSキャパシタ17bと、可変抵抗16bと、MOSキャパシタ15bとの直列接続を含む。可変抵抗16bは、NMOSトランジスタにより構成されている。MOSキャパシタ15b は、MOSキャパシタ17bと同じ構造を有する。MOSキャパシタ17b、15bは、増幅トランジスタ101、102と相似した構造を有する。
【００４７】
可変抵抗（NMOSキャパシタ）16bのソース・ドレインはそれぞれ負荷（第3および第4負荷）18b、19bを介して、グランドに接続されている。負荷18b、19bは、それぞれ抵抗またはインダクタである。ここでは抵抗である例が示される。
【００４８】
MOSキャパシタ17bの一端は、増幅トランジスタ101のドレインに、他端は、可変抵抗（NMOSキャパシタ）16bのドレインに接続されている。MOSキャパシタ15bの一端は、可変抵抗（NMOSキャパシタ）16bのソースに、他端は、増幅トランジスタ102のゲートに接続されている。
【００４９】
図1の構成との対応関係を説明する。図4のMOSキャパシタ15a、17aのトータルキャパシタンスが、図1におけるキャパシタ103の容量値Cfに対応する。図4のNMOSトランジスタ16aの抵抗値が、図1の可変抵抗105の抵抗値Rfに対応する。正帰還素子14の対応関係も、正帰還素子13と同様である。
【００５０】
可変抵抗（NMOSトランジスタ）16aが、MOSキャパシタ15a、17a間に挟まれる構造にしているのは、MOSキャパシタ15a、17aを、NMOSトランジスタ16aのソースとドレイン端子のDCカット素子として利用するためである。つまり、NMOSトランジスタ16aのドレインとソースの直流電位を0V（グランド）に固定したいが、図示のノードA，Bの直流電位はいずれも0Vではない。そこで、MOSキャパシタ15a、17aで直流電位をカットして、抵抗18a、19aで、NMOSトランジスタ16aのドレインとソースの直流電位を0V（グランド）に固定している。
【００５１】
このようにNMOSトランジスタ16aのソースとドレイン端子がそれぞれ抵抗18aと19aを介してグランドに接続されているので、バイアス電圧がグランドと同じ電圧になり、ゲート端子（Ctrl端子）の電位を変えた時のNMOSトランジスタ16aの抵抗値変化範囲が広くなる。
【００５２】
正帰還量は、製造後にゲート端子の電位を変えることにより、制御可能である。したがって、設計時に安定性係数Kが1付近になるように、MOSキャパシタ15aと17aのトータルキャパシタンスを決めて、製造後にゲート端子の電位を調整することで、利得最大化が可能となる。
【００５３】
（第3実施形態）
第2実施形態では、正帰還素子で用いる可変抵抗を、NMOSトランジスタで実現する場合を示したが、本実施形態では、正帰還素子で用いる可変抵抗を、PMOS（P-channel metal oxide semiconductor）トランジスタで実現する場合を示す。
【００５４】
図5に、第3実施形態に係る高周波差動増幅回路20を示す。
【００５５】
増幅トランジスタ101側の正帰還素子23は、MOSキャパシタ15aと、可変抵抗26aとの直列接続を含む。可変抵抗26a は、PMOSトランジスタにより構成されている。可変抵抗（PMOSキャパシタ）26aのソース・ドレインは、増幅トランジスタ12のドレイン、および負荷（第5負荷）28aを介して電源電圧（VDD）に、接続されている。負荷28aの一端は、可変抵抗26aとMOSキャパシタ15aとの接続部に接続され、負荷28aの他端はVDDに接続されている。負荷28aは抵抗またはインダクタ（コイル）である。ここでは抵抗である例が示される。
【００５６】
増幅トランジスタ102側の正帰還素子24は、MOSキャパシタ15bと、可変抵抗26bとの直列接続を含む。可変抵抗26b は、PMOSトランジスタにより構成されている。可変抵抗（PMOSキャパシタ）26bのソース・ドレインは、増幅トランジスタ12のドレイン、および負荷28bを介して電源電圧（VDD）に、接続されている。負荷28bの一端は、可変抵抗26bとMOSキャパシタ15bとの接続部に接続され、負荷28bの他端はVDDに接続されている。負荷28bは抵抗またはインダクタである。ここでは抵抗である例が示される。
【００５７】
なお図における参照符号112a、112bは、増幅トランジスタ101、102のドレインに接続された負荷を示す。113a、113bは、増幅トランジスタ101、102のドレインに接続された出力端子を示す。
【００５８】
本構成では、図4の正帰還素子13における抵抗19aおよびMOSキャパシタ17aの組に相当する構成が存在しない。正帰還素子14についても同様である。以下、この理由を説明する。
【００５９】
PMOSトランジスタ（可変抵抗）を用いる場合、PMOSトランジスタのドレインとソースの直流電位を両方ともVDD（電源電圧）に固定したい。増幅回路の構成によって、増幅トランジスタ（メインMOS）102のドレインの直流電位（ノードBの電位）が電源電圧であるケースがある。その場合、キャパシタでのカットは必要なくなり、PMOSトランジスタを直接接続すれば、直流電位がVDDに固定される。
【００６０】
なお、直流電位の観点では、もし増幅トランジスタ（メインMOS）101のゲート（ノードA）もVDDの直流電位を持つのであれば、キャパシタ15aと抵抗28aも要らなくなるが、増幅トランジスタ101のゲート・ドレイン間容量Cgdを補償する必要がある。このためにフィードバックパス（正帰還ループ）でキャパシタンスが必要となるため、MOSキャパシタ15aは削除できない。すると抵抗28aも必要となる（カット後の固定のため）。
【００６１】
本構成では、図4の正帰還素子13における接地抵抗19aおよびMOSキャパシタ17aの組が不要である場合を示したが、増幅トランジスタ101、102のバイアス動作点の設計によって、図4の正帰還素子13における接地抵抗18aとMOSキャパシタ15aの組に相当する構成が、不要である場合も存在する（正帰還素子14側も同様である）。この場合は、当該構成を除去し、正帰還素子13側における抵抗19aおよびMOSキャパシタ17aの組に相当する構成を残せばよい。
【００６２】
以上、本実施形態により、第2実施形態に比べて、回路面積を低減することが可能となる。
【００６３】
（第4実施形態）
これまで説明した第1〜第3実施形態では、正帰還素子で可変抵抗を用いたが、可変抵抗に代えて、固定抵抗を用いることも可能である。本実施形態の高周波差動増幅回路30の構成を図6に示す。
【００６４】
増幅トランジスタ101側の正帰還素子（第3正帰還素子）33は、MOSキャパシタ15aと固定抵抗（第1固定抵抗）36aとの直列接続を含む。固定抵抗36aの一端は、増幅トランジスタ102のドレインに接続され、他端はMOSキャパシタ15aの一端に接続されている。
【００６５】
増幅トランジスタ102側の正帰還素子（第4正帰還素子）34は、MOSキャパシタ15bと固定抵抗（第2固定抵抗）36bとの直列接続を含む。固定抵抗36bの一端は、増幅トランジスタ101のドレインに接続され、他端はMOSキャパシタ15bの一端に接続されている。
【００６６】
固定抵抗36a、36bをMOSトランジスタにより構成しない場合、直流電位を固定する必要はない。よって、図4に示したような抵抗18a、19a、18b、19b、また図5に示したような抵抗28a、28bを設ける必要はない。固定抵抗36a、36b以外には、増幅トランジスタ101，102のゲート・ドレイン間容量の補償のために、正帰還素子33，34においてそれぞれ1つのMOSキャパシタが必要なだけである。
【００６７】
本構成の場合、製造後の帰還量制御ができなくなるが、背景技術の欄で述べた正帰還ループにキャパシタのみ含める構成に比べれば、正帰還ループにインピーダンスの実数成分を含むため、安定性のよい回路が設計できる。
【００６８】
（第5実施形態）
第1〜第4実施形態では、増幅トランジスタ101、102としてNMOSトランジスタを用いた場合を示したが、増幅トランジスタ101、102としてPMOSトランジスタを用いることも可能である。この場合の高周波差動増幅回路200の構成を図7に示す。
【００６９】
この構成では、増幅トランジスタ201、202は、いずれもPMOSトランジスタである。PMOSトランジスタ201、202のソースが電源電圧（VDD）に接続され、ドレインが出力整合回路112を介して、グランドに接続される。本実施形態におけるグランドは第1電源に対応し、ソースは第2電源に対応する。
【００７０】
増幅トランジスタ（PMOSトランジスタ）201側の正帰還素子221，および増幅トランジスタ（PMOSトランジスタ）202側の正帰還素子221の構成としては、第1〜第4実施形態と同様の構成を用いることができる。
【００７１】
(第6実施形態)
図8に、第6実施形態に係る高周波差動増幅回路40を示す。
【００７２】
図8の高周波差増増幅回路40は、図4と同様の構造を有する増幅回路10と、増幅回路10における可変抵抗（MOSトランジスタ）16a、16bのゲート端子（Ctrl端子）の電位を自動制御する自動制御回路42とを備える。増幅回路10の動作は、図4を用いてすでに説明したため、ここでの改めての説明は省略する。
【００７３】
制御回路42は、交流電流検出器43と、比較器44と、ロジック回路45と、デジタルアナログ変換器(DAC)46との縦列接続を備える。
【００７４】
交流電流検出器43は、電源電圧VDDから、増幅回路10の出力整合回路112における同相ノード47へ流れる電流IDDの交流成分を検出する。交流電流検出器43は、検出した電流IDDの交流成分の振幅値を、直流電圧に変換し、変換された直流電圧を比較器44に渡す。
【００７５】
比較器44は、渡された直流電圧を、所定の参照電圧と比較し、比較結果を表す1ビットのデジタル値Eを、ロジック回路45に渡す。比較結果として、直流電圧が所定の参照電圧より大きいときはE＝1、直流電圧が所定の参照電圧以下のときはE＝0である。
【００７６】
ロジック回路45は、E=0の場合に、1個前のクロック周期の出力値をそのまま保持して出力する。E=1の場合に、1個前のクロック周期の出力値から一定値を減算した値を出力する。
【００７７】
DAC46は、ロジック回路45の出力値をアナログ電圧値に変換して、可変抵抗（MOSトランジスタ）16a、16bのゲート端子に出力する。
【００７８】
比較器44、ロジック回路45、DAC46は、図示しないクロック供給源から与えられるクロックで同期されて動作する（なお、図では簡単のために、クロック供給源からのクロックの供給パスを省略している）。
【００７９】
高周波差動増幅回路40の電源を入れる時のゲート端子の電圧初期値を、可変抵抗値Rf（MOSトランジスタ16a、16bの抵抗値）が最小値になるような電源電位にする。
【００８０】
制御回路42は、上述した動作によって常に電流IDDを通して、増幅回路10の安定性をモニターする。増幅回路10が安定動作をする場合、上記電流IDDの交流成分が高調波によるもので振幅が小さい。一方、増幅回路10が発振する場合、発振による電流IDDの交流成分の振幅が大きい。制御回路42は、増幅回路10が不安定だと判断すると、安定になるまで少しずつゲート端子の電位を下げる。その結果、ゲート端子の電位が、常に増幅回路10が安定動作のできる最大の電位に、調整される。このように、可変抵抗値Rfが、常に高周波差動増幅回路41が安定動作のできる最小値に、調整される。よって、製造ばらつきや温度変化によらず、常に安定な最大利得を、増幅回路10に対して得ることができる。
【技術分野】
【０００１】
本発明の実施形態は、高周波差動増幅回路に関する。
【背景技術】
【０００２】
増幅トランジスタのペア（差動対）を用いて、高周波の差動信号を増幅する高周波差動増幅回路が知られている。各増幅トランジスタのゲート・ドレイン間にはゲート・ドレイン間容量(Cgd)が存在し、この容量Cgdを介した負帰還ループにより高周波利得が低下する問題がある。
【０００３】
この利得の低下を防止するため、一方の差動トランジスタのゲートと、他方の差動トランジスタのドレイン間、および他方の差動トランジスタのゲートと一方の差動トランジスタの間にそれぞれキャパシタ（クロスカップルキャパシタ）を設ける構成が知られている。これらのキャパシタにより、負帰還ループによる高周波利得低下効果を相殺しようとするものである。キャパシタはたとえばメタル材料により構成される。他方または一方の差動トランジスタのドレインから、一方または他方の差動トランジスタのゲートへのキャパシタを介した経路は、正帰還ループまたは中和ループと称される。
【０００４】
負帰還ループと、中和ループとのそれぞれのインピーダンスを考える。負帰還ループのインピーダンスはゲート抵抗Rgから寄与される実数成分を持つのに対して、中和ループのインピーダンスは、キャパシタの虚数成分をしか持たない。よって、クロスカップルキャパシタだけでは、増幅トランジスタの負帰還を完全に中和することが不可能である。
【０００５】
また、クロスカップルキャパシタの容量を両方ともCfと表すと、容量Cfが増幅トランジスタの容量Cgdの値より小さい場合、容量Cfを大きくするにつれ、増幅回路の安定性係数Kが大きくなる（すなわち増幅回路の安定性がよくなる）。なぜなら、トータルの信号帰還量（中和ループの帰還量と、負帰還ループの帰還量との合計）は、容量Cfが大きくなるほど小さくなるからである。
【０００６】
容量Cfが容量Cgdとほぼ同じ値になる時、トータルの信号帰還量がほぼゼロになり、安定化係数Kが最大値になる。ただし、上述したように、上記の構成ではトータルの信号帰還量を完全に無くすことが不可能なので、Kは無限大にはならない。更に容量Cfを大きくする場合、トータルで正帰還量が増え、安定性係数Kが小さくなる（すなわち増幅回路の安定性が悪くなる）。
【０００７】
なお、安定化係数に関して、Kの値が1以上の場合に回路が安定であり、Kの値が大きいほど安定性が高い。Kの値が1未満である場合に回路が不安定であり、値が小さいほど安定性が低い。発振しない最大の利得はK=1の時である。
【０００８】
設計時に、容量Cfの設計値を、できるだけK=1に近くなるようにすると、大きな利得設計値が得られるが、製造ばらつきで実際の容量Cfが設計値からずれた場合に、増幅器が発振する可能性が大きくなる（安定化係数Kが1より小さくなる）。よって設計時には安定性に余裕を持って容量Cfを決める必要があり、利得を最大化するような設計が困難である。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】”A 60GHz-Band 1V 11.5dBm Power Amplifier with 11% PAE in 65nm CMOS”,ISSCC2009, pp380-382
【非特許文献２】”10-Gb/s Limiting Amplifier and Laser/Modulator Driver in 0.18-mm CMOS Technology”,JSSCC2003,VOL.38,NO.12 pp2138-2146
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、安定性が高く、かつ高い利得を有する高周波差動増幅回路を提供する。
【課題を解決するための手段】
【００１１】
本発明の一実施形態としての高周波差増増幅回路は、第1MOSトランジスタ、第2MOSトランジスタ、第1正帰還素子および第2正帰還素子を備える。
【００１２】
前記第1MOSトランジスタおよび第2MOSトランジスタは、ソースがそれぞれ第1電源に接続され、ドレインがそれぞれ負荷を介して第2電源に接続され、互いに反転した位相関係にある第1および第2入力信号をゲートで受ける。
【００１３】
前記第1正帰還素子は、前記第1MOSトランジスタのゲートと、前記第2MOSトランジスタのドレインとの間に直列接続された第1キャパシタおよび第1可変抵抗を含む。
【００１４】
前記第2正帰還素子は、前記第2MOSトランジスタのゲートと、前記第1MOSトランジスタのドレインとの間に直列接続された第2キャパシタおよび第2可変抵抗を含む。
【図面の簡単な説明】
【００１５】
【図１】第1実施形態に係る高周波差動増幅回路の等価回路の例を示図である。
【図２】増幅トランジスタに存在するゲート・ドレイン間容量を示す図である。
【図３】負帰還の中和を説明する図である。
【図４】第2実施形態に係る高周波差動増幅回路を示す図である。
【図５】第3実施形態に係る高周波差動増幅回路を示す図である。
【図６】第4実施形態に係る高周波差動増幅回路を示す図である。
【図７】第5実施形態に係る高周波差動増幅回路を示す図である。
【図８】第6実施形態に係る高周波差動増幅回路を示す図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら、本発明の実施の形態を説明する。なお、以下の各実施形態では、同一の番号を付した部分については同様の動作を行うものとし、重ねての説明を省略する。
【００１７】
（第1実施形態）
図1に、第1実施形態に係る高周波差動増幅回路の等価回路の例を示す。
【００１８】
この増幅回路100は、互いに反転した位相関係にある第1および第2入力信号（差動信号）を入力整合回路（Input Matching circuit）111を介して受け、当該第1および第2入力信号を、差動対のトランジスタ101、102によりそれぞれ増幅して、出力整合回路(Output Matching circuit)112を介して出力する。
【００１９】
増幅トランジスタ101、102は、いずれもNMOS（N-channel metal oxide semiconductor）トランジスタである。増幅トランジスタ101は第1MOSトランジスタ、増幅トランジスタ102は第2MOSトランジスタに対応する。
【００２０】
増幅トランジスタ101のゲートは、入力整合回路111における第1出力端子に接続されている。増幅トランジスタ102のゲートは、入力整合回路111における第2出力端子に接続されている。ここでは第1出力端子は正相出力端子、第2出力端子は逆相出力端子であるとするが、逆でもよい。入力整合回路111は、増幅トランジスタ101、102のゲートに適当な入力インピーダンス特性を与える。
【００２１】
増幅トランジスタ101、102のソースは、それぞれグランドに共通に接続されている。本実施形態におけるグランド（GND）は、第1電源に対応する。
【００２２】
増幅トランジスタ101，102のドレインは、出力整合回路112を介して、電源電圧（VDD）に接続されている（図5参照）。本実施形態における電源電圧は、第2電源に対応する。
【００２３】
出力整合回路112は、増幅トランジスタ101，102のドレインにそれぞれ接続された負荷を含む。また出力整合回路112は、増幅トランジスタ101，102のドレインからそれぞれ出力を取り出すための出力端子を含む。増幅トランジスタ101，102のドレインに接続された負荷は、たとえばインダクタまたは抵抗である。これらの負荷により、出力端子に適切な出力インピーダンス特性が与えられる（以上、後述する図5参照）。
【００２４】
増幅トランジスタ102のドレインと、増幅トランジスタ101のゲートとの間には、正帰還素子（中和素子）121が配置され、増幅トランジスタ101のドレインと、増幅トランジスタ102のゲートとの間には、正帰還素子（中和素子）122が配置されている。すなわち、増幅トランジスタペアのゲート・ドレイン間において正帰還素子121、122がクロスカップル接続されている。正帰還素子によるドレインからゲートへのループは、正帰還ループあるいは中和ループと称される。正帰還素子121は第1正帰還素子に対応し、正帰還素子122は第2正帰還素子に対応する。
【００２５】
正帰還素子121は、直列に接続されたキャパシタ（第1キャパシタ）103と可変抵抗（第1可変抵抗）105とを含む。正帰還素子122は、直列に接続されたキャパシタ（第2キャパシタ）104と可変抵抗（第2可変抵抗）106とを含む。
【００２６】
キャパシタ103、104は、たとえば増幅トランジスタ101、102と相似した形状のMOSトランジスタで構成する。MOSトランジスタを利用して構成したキャパシタはMOSキャパシタと称される。MOSキャパシタは、MOSトランジスタのソースとドレイン間を接続することで作製可能である。
【００２７】
MOSキャパシタは2つの端子を有し、一方の端子は、ゲートにつながる端子であり、他方の端子は、ソースおよびドレインに共通に接続される端子である。MOSキャパシタの容量は、ゲート・ドレイン間容量と、ゲート・ソース間容量との合計である。
【００２８】
可変抵抗105、106は、たとえばMOSトランジスタにより構成することができる。ここでは可変抵抗105，106は、NMOSトランジスタにより構成されているとする。
【００２９】
増幅トランジスタ101のゲート・ドレイン間には負帰還ループが存在し、増幅トランジスタ102のゲート・ドレイン間にも負帰還ループが存在する。
【００３０】
増幅トランジスタ101の負帰還ループは、ゲート・ドレイン間に存在するゲート・ドレイン間容量（Cgd）とゲート抵抗Rgから構成される。同様に、増幅トランジスタ102の負帰還ループは、ゲート・ドレイン間に存在するゲート・ドレイン間容量（Cgd）とゲート抵抗Rgから構成される。増幅トランジスタ101、102に存在するゲート・ドレイン間容量（Cgd）を図2に示す。
【００３１】
これらの負帰還ループは、増幅トランジスタ101、102のゲート電圧を低下させ、本増幅回路の高周波利得を大きく低下させるが、正帰還素子121、122により、この負帰還を中和し、高周波利得の低下を大きく抑制可能にしている。以下、正帰還素子121、122による負帰還の中和について詳しく説明する。簡単のため、正帰還素子121に着目して説明を行い、正帰還素子122については正帰還素子121の説明から自明であるため、説明を省略する。
【００３２】
正帰還素子121の帰還量は、キャパシタ103の容量Cfと、可変抵抗105の抵抗値Rfの両方に依存する。つまり、正帰還素子121による中和ループのインピーダンスは、可変抵抗105から寄与される実数成分と、キャパシタ103から寄与される虚数成分を持つ。
【００３３】
一方、増幅トランジスタ121の負帰還のインピーダンスは、ゲート抵抗から寄与される実数成分、ゲート・ドレイン間容量から寄与される虚数成分をもつ。
【００３４】
よって、実数成分と虚数成分を有する正帰還素子121により、増幅トランジスタ121の負帰還を確実に相殺（中和）することが可能となる。この中和は図3のように表される。
【００３５】
図3において「+」と、「−」は、増幅トランジスタ101のドレインと、増幅トランジスタ102のドレインとの極性が互いに反転した関係にあることを意味している。ノードAは、増幅トランジスタ102のゲート端子を表す。ゲートでの電位変動を、中和により抑制することが可能となる。
【００３６】
上記構成において、可変抵抗105の抵抗値Rfを調節することによりトータルの帰還量（中和ループの帰還量と、負帰還ループの帰還量との合計）が制御可能である。よって、設計時には増幅回路100の利得が最大になるように（すなわち安定性係数Kが1になるように）、キャパシタ103の容量Cfと、可変抵抗105の抵抗値Rfを決め、製造後に製造ばらつきを補償するように、抵抗値Rfの調整する（帰還量を制御する）。ここれにより、利得最大化設計が可能となる。以下、これについてさらに詳しく説明する。
【００３７】
安定係数Kは1以上のとき増幅回路が安定である（発振しない）ことを意味し、値が大きいほどより安定性が高いことを示す。また、安定係数Kは1未満のとき増幅回路が不安定である（発振する）ことを意味し、値が小さいほど、より安定性が低いことを意味する。発振しない最大の利得が得られるのは、K＝1のときである。
【００３８】
したがって、製造後に製造ばらつきを補償するように、抵抗値Rfの調節により、K=1もしくはこれに近い値になるように、帰還量を制御し、これにより発振を抑制しつつ、利得最大化を図ることが可能となる。この際、キャパシタ103、104はMOSトランジスタで実現されており、増幅トランジスタ（MOSトランジスタ）101、102と相似した構造を持つので、増幅トランジスタ101、102との相対キャパシタンスばらつきを小さくできる。すなわち、製造後の増幅トランジスタ101、102のゲート・ドレイン間容量Cgdに設計値とずれが生じた場合、キャパシタ103、104にも同じようなずれが生じるので、増幅回路は、製造ばらつきに強いということができる。
【００３９】
ここで、正帰還素子として、キャパシタと可変抵抗とに代えて、容量可変キャパシタを用いることも考えられる。しかしながら、容量可変キャパシタは、ミリ波以上の周波数においてその寄生成分によって大きな損失を生じる問題がある。また、容量可変キャパシタは、増幅トランジスタ101、102と異なった形状をしている（相似していない）ため、製造時に、増幅トランジスタのゲート・ドレイン間容量Cgdとのキャパシタンスの相対ばらつきが大きくなる問題もある。
【００４０】
これに対し、本実施形態では、可変抵抗105、106を、MOSトランジスタで実現することにより、可変抵抗105の抵抗値Rfを、一般的な可変容量の寄生抵抗より小さく実現できるため、損失の低下を大きく抑制することができる。また上述のように、キャパシタ103、104は、増幅トランジスタ101、102と同様、MOSトランジスタで実現されているため、製造時における上記相対キャパシタンスばらつきを小さくできる利点がある。
【００４１】
(第2実施形態)
図4に第2実施形態に係る高周波差動増幅回路10を示す。
【００４２】
図4の高周波差動増幅回路10は、図1の高周波差動増幅回路100における正帰還素子121、122を具体化した一例である。
【００４３】
増幅トランジスタ101側の正帰還素子13は、MOSキャパシタ17aと、可変抵抗16aと、MOSキャパシタ15aとの直列接続を含む。可変抵抗16aはNMOSトランジスタにより構成されている。MOSキャパシタ15a は、MOSキャパシタ17aと同じ構造を有する。MOSキャパシタ17a、15aは、増幅トランジスタ101、102と相似した構造を有する。
【００４４】
可変抵抗（NMOSキャパシタ）16aのソース・ドレインはそれぞれ負荷（第1および第2負荷）18a、19aを介して、グランドに接続されている。負荷18a、19aは、それぞれ抵抗またはインダクタである。ここでは抵抗である例が示される。
【００４５】
MOSキャパシタ17aの一端は、増幅トランジスタ102のドレインに、他端は、可変抵抗（NMOSキャパシタ）16aのドレインに接続されている。MOSキャパシタ15aの一端は、可変抵抗（NMOSキャパシタ）16aのソースに、他端は、増幅トランジスタ101のゲートに接続されている。
【００４６】
増幅トランジスタ102側の正帰還素子14は、MOSキャパシタ17bと、可変抵抗16bと、MOSキャパシタ15bとの直列接続を含む。可変抵抗16bは、NMOSトランジスタにより構成されている。MOSキャパシタ15b は、MOSキャパシタ17bと同じ構造を有する。MOSキャパシタ17b、15bは、増幅トランジスタ101、102と相似した構造を有する。
【００４７】
可変抵抗（NMOSキャパシタ）16bのソース・ドレインはそれぞれ負荷（第3および第4負荷）18b、19bを介して、グランドに接続されている。負荷18b、19bは、それぞれ抵抗またはインダクタである。ここでは抵抗である例が示される。
【００４８】
MOSキャパシタ17bの一端は、増幅トランジスタ101のドレインに、他端は、可変抵抗（NMOSキャパシタ）16bのドレインに接続されている。MOSキャパシタ15bの一端は、可変抵抗（NMOSキャパシタ）16bのソースに、他端は、増幅トランジスタ102のゲートに接続されている。
【００４９】
図1の構成との対応関係を説明する。図4のMOSキャパシタ15a、17aのトータルキャパシタンスが、図1におけるキャパシタ103の容量値Cfに対応する。図4のNMOSトランジスタ16aの抵抗値が、図1の可変抵抗105の抵抗値Rfに対応する。正帰還素子14の対応関係も、正帰還素子13と同様である。
【００５０】
可変抵抗（NMOSトランジスタ）16aが、MOSキャパシタ15a、17a間に挟まれる構造にしているのは、MOSキャパシタ15a、17aを、NMOSトランジスタ16aのソースとドレイン端子のDCカット素子として利用するためである。つまり、NMOSトランジスタ16aのドレインとソースの直流電位を0V（グランド）に固定したいが、図示のノードA，Bの直流電位はいずれも0Vではない。そこで、MOSキャパシタ15a、17aで直流電位をカットして、抵抗18a、19aで、NMOSトランジスタ16aのドレインとソースの直流電位を0V（グランド）に固定している。
【００５１】
このようにNMOSトランジスタ16aのソースとドレイン端子がそれぞれ抵抗18aと19aを介してグランドに接続されているので、バイアス電圧がグランドと同じ電圧になり、ゲート端子（Ctrl端子）の電位を変えた時のNMOSトランジスタ16aの抵抗値変化範囲が広くなる。
【００５２】
正帰還量は、製造後にゲート端子の電位を変えることにより、制御可能である。したがって、設計時に安定性係数Kが1付近になるように、MOSキャパシタ15aと17aのトータルキャパシタンスを決めて、製造後にゲート端子の電位を調整することで、利得最大化が可能となる。
【００５３】
（第3実施形態）
第2実施形態では、正帰還素子で用いる可変抵抗を、NMOSトランジスタで実現する場合を示したが、本実施形態では、正帰還素子で用いる可変抵抗を、PMOS（P-channel metal oxide semiconductor）トランジスタで実現する場合を示す。
【００５４】
図5に、第3実施形態に係る高周波差動増幅回路20を示す。
【００５５】
増幅トランジスタ101側の正帰還素子23は、MOSキャパシタ15aと、可変抵抗26aとの直列接続を含む。可変抵抗26a は、PMOSトランジスタにより構成されている。可変抵抗（PMOSキャパシタ）26aのソース・ドレインは、増幅トランジスタ12のドレイン、および負荷（第5負荷）28aを介して電源電圧（VDD）に、接続されている。負荷28aの一端は、可変抵抗26aとMOSキャパシタ15aとの接続部に接続され、負荷28aの他端はVDDに接続されている。負荷28aは抵抗またはインダクタ（コイル）である。ここでは抵抗である例が示される。
【００５６】
増幅トランジスタ102側の正帰還素子24は、MOSキャパシタ15bと、可変抵抗26bとの直列接続を含む。可変抵抗26b は、PMOSトランジスタにより構成されている。可変抵抗（PMOSキャパシタ）26bのソース・ドレインは、増幅トランジスタ12のドレイン、および負荷28bを介して電源電圧（VDD）に、接続されている。負荷28bの一端は、可変抵抗26bとMOSキャパシタ15bとの接続部に接続され、負荷28bの他端はVDDに接続されている。負荷28bは抵抗またはインダクタである。ここでは抵抗である例が示される。
【００５７】
なお図における参照符号112a、112bは、増幅トランジスタ101、102のドレインに接続された負荷を示す。113a、113bは、増幅トランジスタ101、102のドレインに接続された出力端子を示す。
【００５８】
本構成では、図4の正帰還素子13における抵抗19aおよびMOSキャパシタ17aの組に相当する構成が存在しない。正帰還素子14についても同様である。以下、この理由を説明する。
【００５９】
PMOSトランジスタ（可変抵抗）を用いる場合、PMOSトランジスタのドレインとソースの直流電位を両方ともVDD（電源電圧）に固定したい。増幅回路の構成によって、増幅トランジスタ（メインMOS）102のドレインの直流電位（ノードBの電位）が電源電圧であるケースがある。その場合、キャパシタでのカットは必要なくなり、PMOSトランジスタを直接接続すれば、直流電位がVDDに固定される。
【００６０】
なお、直流電位の観点では、もし増幅トランジスタ（メインMOS）101のゲート（ノードA）もVDDの直流電位を持つのであれば、キャパシタ15aと抵抗28aも要らなくなるが、増幅トランジスタ101のゲート・ドレイン間容量Cgdを補償する必要がある。このためにフィードバックパス（正帰還ループ）でキャパシタンスが必要となるため、MOSキャパシタ15aは削除できない。すると抵抗28aも必要となる（カット後の固定のため）。
【００６１】
本構成では、図4の正帰還素子13における接地抵抗19aおよびMOSキャパシタ17aの組が不要である場合を示したが、増幅トランジスタ101、102のバイアス動作点の設計によって、図4の正帰還素子13における接地抵抗18aとMOSキャパシタ15aの組に相当する構成が、不要である場合も存在する（正帰還素子14側も同様である）。この場合は、当該構成を除去し、正帰還素子13側における抵抗19aおよびMOSキャパシタ17aの組に相当する構成を残せばよい。
【００６２】
以上、本実施形態により、第2実施形態に比べて、回路面積を低減することが可能となる。
【００６３】
（第4実施形態）
これまで説明した第1〜第3実施形態では、正帰還素子で可変抵抗を用いたが、可変抵抗に代えて、固定抵抗を用いることも可能である。本実施形態の高周波差動増幅回路30の構成を図6に示す。
【００６４】
増幅トランジスタ101側の正帰還素子（第3正帰還素子）33は、MOSキャパシタ15aと固定抵抗（第1固定抵抗）36aとの直列接続を含む。固定抵抗36aの一端は、増幅トランジスタ102のドレインに接続され、他端はMOSキャパシタ15aの一端に接続されている。
【００６５】
増幅トランジスタ102側の正帰還素子（第4正帰還素子）34は、MOSキャパシタ15bと固定抵抗（第2固定抵抗）36bとの直列接続を含む。固定抵抗36bの一端は、増幅トランジスタ101のドレインに接続され、他端はMOSキャパシタ15bの一端に接続されている。
【００６６】
固定抵抗36a、36bをMOSトランジスタにより構成しない場合、直流電位を固定する必要はない。よって、図4に示したような抵抗18a、19a、18b、19b、また図5に示したような抵抗28a、28bを設ける必要はない。固定抵抗36a、36b以外には、増幅トランジスタ101，102のゲート・ドレイン間容量の補償のために、正帰還素子33，34においてそれぞれ1つのMOSキャパシタが必要なだけである。
【００６７】
本構成の場合、製造後の帰還量制御ができなくなるが、背景技術の欄で述べた正帰還ループにキャパシタのみ含める構成に比べれば、正帰還ループにインピーダンスの実数成分を含むため、安定性のよい回路が設計できる。
【００６８】
（第5実施形態）
第1〜第4実施形態では、増幅トランジスタ101、102としてNMOSトランジスタを用いた場合を示したが、増幅トランジスタ101、102としてPMOSトランジスタを用いることも可能である。この場合の高周波差動増幅回路200の構成を図7に示す。
【００６９】
この構成では、増幅トランジスタ201、202は、いずれもPMOSトランジスタである。PMOSトランジスタ201、202のソースが電源電圧（VDD）に接続され、ドレインが出力整合回路112を介して、グランドに接続される。本実施形態におけるグランドは第1電源に対応し、ソースは第2電源に対応する。
【００７０】
増幅トランジスタ（PMOSトランジスタ）201側の正帰還素子221，および増幅トランジスタ（PMOSトランジスタ）202側の正帰還素子221の構成としては、第1〜第4実施形態と同様の構成を用いることができる。
【００７１】
(第6実施形態)
図8に、第6実施形態に係る高周波差動増幅回路40を示す。
【００７２】
図8の高周波差増増幅回路40は、図4と同様の構造を有する増幅回路10と、増幅回路10における可変抵抗（MOSトランジスタ）16a、16bのゲート端子（Ctrl端子）の電位を自動制御する自動制御回路42とを備える。増幅回路10の動作は、図4を用いてすでに説明したため、ここでの改めての説明は省略する。
【００７３】
制御回路42は、交流電流検出器43と、比較器44と、ロジック回路45と、デジタルアナログ変換器(DAC)46との縦列接続を備える。
【００７４】
交流電流検出器43は、電源電圧VDDから、増幅回路10の出力整合回路112における同相ノード47へ流れる電流IDDの交流成分を検出する。交流電流検出器43は、検出した電流IDDの交流成分の振幅値を、直流電圧に変換し、変換された直流電圧を比較器44に渡す。
【００７５】
比較器44は、渡された直流電圧を、所定の参照電圧と比較し、比較結果を表す1ビットのデジタル値Eを、ロジック回路45に渡す。比較結果として、直流電圧が所定の参照電圧より大きいときはE＝1、直流電圧が所定の参照電圧以下のときはE＝0である。
【００７６】
ロジック回路45は、E=0の場合に、1個前のクロック周期の出力値をそのまま保持して出力する。E=1の場合に、1個前のクロック周期の出力値から一定値を減算した値を出力する。
【００７７】
DAC46は、ロジック回路45の出力値をアナログ電圧値に変換して、可変抵抗（MOSトランジスタ）16a、16bのゲート端子に出力する。
【００７８】
比較器44、ロジック回路45、DAC46は、図示しないクロック供給源から与えられるクロックで同期されて動作する（なお、図では簡単のために、クロック供給源からのクロックの供給パスを省略している）。
【００７９】
高周波差動増幅回路40の電源を入れる時のゲート端子の電圧初期値を、可変抵抗値Rf（MOSトランジスタ16a、16bの抵抗値）が最小値になるような電源電位にする。
【００８０】
制御回路42は、上述した動作によって常に電流IDDを通して、増幅回路10の安定性をモニターする。増幅回路10が安定動作をする場合、上記電流IDDの交流成分が高調波によるもので振幅が小さい。一方、増幅回路10が発振する場合、発振による電流IDDの交流成分の振幅が大きい。制御回路42は、増幅回路10が不安定だと判断すると、安定になるまで少しずつゲート端子の電位を下げる。その結果、ゲート端子の電位が、常に増幅回路10が安定動作のできる最大の電位に、調整される。このように、可変抵抗値Rfが、常に高周波差動増幅回路41が安定動作のできる最小値に、調整される。よって、製造ばらつきや温度変化によらず、常に安定な最大利得を、増幅回路10に対して得ることができる。
【特許請求の範囲】
【請求項１】
ソースがそれぞれ第1電源に接続され、ドレインがそれぞれ負荷を介して第2電源に接続され、互いに反転した位相関係にある第1および第2入力信号をゲートで受ける、第1MOSトランジスタおよび第2MOSトランジスタと、
前記第1MOSトランジスタのゲートと、前記第2MOSトランジスタのドレインとの間に直列接続された第1キャパシタおよび第1可変抵抗を含む、第1正帰還素子と、
前記第2MOSトランジスタのゲートと、前記第1MOSトランジスタのドレインとの間に直列接続された第2キャパシタおよび第2可変抵抗を含む、第2正帰還素子と、
を備えた高周波差動増幅回路。
【請求項２】
前記第1および第2キャパシタはそれぞれMOSキャパシタであり、
前記第1および第2可変抵抗はそれぞれMOSトランジスタである
ことを特徴とする請求項1に記載の高周波差動増幅回路。
【請求項３】
第1、第2、第3および第4負荷をさらに備え、
前記第1正帰還素子は、2つの前記第1可変抵抗を含み、前記第1キャパシタは前記2つの第1可変抵抗の間に設けられ、前記2つの第1可変抵抗はそれぞれNMOSトランジスタであり、
前記第1および第2負荷の各一端は、前記第1キャパシタの両端子に接続され、前記第1および第2負荷の各他端は、前記第1電源に接続され、
前記第2正帰還素子は、2つの前記第2可変抵抗を含み、前記第2キャパシタは前記2つの第2可変抵抗の間に設けられ、前記2つの可変抵抗はそれぞれNMOSトランジスタであり、
前記第3および第4負荷の各一端は、前記第2キャパシタの両端子に接続され、前記第3および第4負荷の各他端は、前記第1電源に接続された
ことを特徴とする請求項2に記載の高周波差動増幅回路。
【請求項４】
第5および第6負荷をさらに備え、
前記第1正帰還素子における前記第1可変抵抗はPMOSトランジスタであり、
前記第5負荷の一端は前記PMOSトランジスタと前記第1キャパシタとの接続部に接続され、前記第5負荷の他端は前記第2電源に接続され、
前記第2正帰還素子における前記第2可変抵抗はPMOSトランジスタであり、
前記第6負荷の一端は前記PMOSトランジスタと前記第2キャパシタとの接続部に接続され、前記第6負荷の他端は前記第2電源に接続された
ことを特徴とする請求項2に記載の高周波差動増幅回路。
【請求項５】
ソースがそれぞれ第1電源に接続され、ドレインがそれぞれ負荷を介して第2電源に接続され、互いに反転した位相関係にある第1および第2入力信号をゲートで受ける、第1MOSトランジスタおよび第2MOSトランジスタと、
前記第1MOSトランジスタのゲートと、前記第2MOSトランジスタのドレインとの間に直列接続された第1キャパシタおよび第1固定抵抗を含む、第3正帰還素子と、
前記第2MOSトランジスタのゲートと、前記第1MOSトランジスタのドレインとの間に直列接続された第2キャパシタおよび第2固定抵抗を含む、第4正帰還素子と、
を備えた高周波差動増幅回路。
【請求項６】
前記第1および第2キャパシタはそれぞれMOSキャパシタである
ことを特徴とする請求項5に記載の高周波差動増幅回路。
【請求項１】
ソースがそれぞれ第1電源に接続され、ドレインがそれぞれ負荷を介して第2電源に接続され、互いに反転した位相関係にある第1および第2入力信号をゲートで受ける、第1MOSトランジスタおよび第2MOSトランジスタと、
前記第1MOSトランジスタのゲートと、前記第2MOSトランジスタのドレインとの間に直列接続された第1キャパシタおよび第1可変抵抗を含む、第1正帰還素子と、
前記第2MOSトランジスタのゲートと、前記第1MOSトランジスタのドレインとの間に直列接続された第2キャパシタおよび第2可変抵抗を含む、第2正帰還素子と、
を備えた高周波差動増幅回路。
【請求項２】
前記第1および第2キャパシタはそれぞれMOSキャパシタであり、
前記第1および第2可変抵抗はそれぞれMOSトランジスタである
ことを特徴とする請求項1に記載の高周波差動増幅回路。
【請求項３】
第1、第2、第3および第4負荷をさらに備え、
前記第1正帰還素子は、2つの前記第1可変抵抗を含み、前記第1キャパシタは前記2つの第1可変抵抗の間に設けられ、前記2つの第1可変抵抗はそれぞれNMOSトランジスタであり、
前記第1および第2負荷の各一端は、前記第1キャパシタの両端子に接続され、前記第1および第2負荷の各他端は、前記第1電源に接続され、
前記第2正帰還素子は、2つの前記第2可変抵抗を含み、前記第2キャパシタは前記2つの第2可変抵抗の間に設けられ、前記2つの可変抵抗はそれぞれNMOSトランジスタであり、
前記第3および第4負荷の各一端は、前記第2キャパシタの両端子に接続され、前記第3および第4負荷の各他端は、前記第1電源に接続された
ことを特徴とする請求項2に記載の高周波差動増幅回路。
【請求項４】
第5および第6負荷をさらに備え、
前記第1正帰還素子における前記第1可変抵抗はPMOSトランジスタであり、
前記第5負荷の一端は前記PMOSトランジスタと前記第1キャパシタとの接続部に接続され、前記第5負荷の他端は前記第2電源に接続され、
前記第2正帰還素子における前記第2可変抵抗はPMOSトランジスタであり、
前記第6負荷の一端は前記PMOSトランジスタと前記第2キャパシタとの接続部に接続され、前記第6負荷の他端は前記第2電源に接続された
ことを特徴とする請求項2に記載の高周波差動増幅回路。
【請求項５】
ソースがそれぞれ第1電源に接続され、ドレインがそれぞれ負荷を介して第2電源に接続され、互いに反転した位相関係にある第1および第2入力信号をゲートで受ける、第1MOSトランジスタおよび第2MOSトランジスタと、
前記第1MOSトランジスタのゲートと、前記第2MOSトランジスタのドレインとの間に直列接続された第1キャパシタおよび第1固定抵抗を含む、第3正帰還素子と、
前記第2MOSトランジスタのゲートと、前記第1MOSトランジスタのドレインとの間に直列接続された第2キャパシタおよび第2固定抵抗を含む、第4正帰還素子と、
を備えた高周波差動増幅回路。
【請求項６】
前記第1および第2キャパシタはそれぞれMOSキャパシタである
ことを特徴とする請求項5に記載の高周波差動増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−６５１６８（Ｐ２０１２−６５１６８Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０８０８９（Ｐ２０１０−２０８０８９）
【出願日】平成２２年９月１６日（２０１０．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１６日（２０１０．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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