Ｄ／Ａ変換回路及び圧電発振器
【課題】安定性と高速動作を維持し、デジタル入力信号のビット数が多くなっても比較的小さい面積で集積化可能なＤ／Ａ変換回路及び圧電発振器を提供すること。
【解決手段】Ｄ／Ａ変換回路１Ａは、ｎ個のクランプ電圧生成手段（クランプ回路１２ａ〜１２ｈ）と、ｎ個のクランプ電圧生成手段が生成するｎビットのデジタル信号の電圧を加算する電圧加算手段（加算器２０）と、を含む。ｎ個のクランプ電圧生成手段の各々は、デジタル入力信号２の対応するビットの電圧に応じて、ハイレベル又はローレベルを出力するＣＭＯＳインバーター（ＰＭＯＳ１５ａとＮＭＯＳ１７ａによるインバーター等）と、電源電位とグランド電位をそれぞれクリップして第１の電位と第２の電位を生成し、第１の電位と第２の電位をＣＭＯＳインバーターの出力のハイレベル及びローレベルとして供給する電圧クリップ手段（ＰＭＯＳ１４ａ、ＮＭＯＳ１８ａ等）と、を備える。
【解決手段】Ｄ／Ａ変換回路１Ａは、ｎ個のクランプ電圧生成手段（クランプ回路１２ａ〜１２ｈ）と、ｎ個のクランプ電圧生成手段が生成するｎビットのデジタル信号の電圧を加算する電圧加算手段（加算器２０）と、を含む。ｎ個のクランプ電圧生成手段の各々は、デジタル入力信号２の対応するビットの電圧に応じて、ハイレベル又はローレベルを出力するＣＭＯＳインバーター（ＰＭＯＳ１５ａとＮＭＯＳ１７ａによるインバーター等）と、電源電位とグランド電位をそれぞれクリップして第１の電位と第２の電位を生成し、第１の電位と第２の電位をＣＭＯＳインバーターの出力のハイレベル及びローレベルとして供給する電圧クリップ手段（ＰＭＯＳ１４ａ、ＮＭＯＳ１８ａ等）と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換回路及び圧電発振器に関する。
【背景技術】
【０００２】
近年のＬＳＩの高集積化・多機能化に伴い、Ｄ／Ａ変換回路が組み込まれたＬＳＩが広く使用されている。また、Ｄ／Ａ変換の機能のみを有するＬＳＩも存在する。
【０００３】
例えば、特許文献１には、抵抗ストリング型のＤ／Ａ変換回路の出力電圧により発振周波数が調整可能な圧電発振器が開示されている。抵抗ストリング型のＤ／Ａ変換回路は、直列接続されたストリング抵抗と並列に接続されたスイッチング用のトランジスターのオン・オフを入力されたデジタル値に基づいて切り替え、ストリング抵抗群の両端から見た抵抗値を変換することによりアナログ信号を生成する。抵抗ストリング型のＤ／Ａ変換回路には、回路構成があまり複雑にならずに容易に構成でき、高い安定性と高速動作を維持できるという利点がある。
【０００４】
また、例えば、特許文献２には、帰還フィードバックを用いたデルタシグマ変調器と低ビットの量子化器とからなるデルタシグマ変調型Ｄ／Ａ変換装置が開示されている。デルタシグマ型Ｄ／Ａ変換回路は、デジタル信号を高い周波数のクロックでオーバーサンプリングしながらΔΣ変調を行うことによって量子化雑音を広帯域に分布させ、高速の低ビットＤ／Ａ変換を行った後にアナログのローパスフィルタで高周波領域の量子化雑音を除去することによってノイズの低いアナログ信号を得る。また、ΔΣ変調器を形成する帰還ループを２次以上の次数で多段構成することで量子化雑音の分布をさらに急峻することができ、帯域内の量子化雑音をさらに下げることができるため、帯域内で使用可能なレンジを向上させることができる。デルタシグマ型Ｄ／Ａ変換回路によれば、抵抗ストリング型Ｄ／Ａ変換回路に比べて小型で高い分解能を実現できるという利点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１２４５３０号公報
【特許文献２】特開２００８−０３５０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、抵抗ストリング型では、ｎビットのＤ／Ａ変換回路を構成するためには（２ｎ＋１−２）個のスイッチング用トランジスターを設ける必要があり、分解能を上げるためにトランジスター数を増やすと、隣接するトランジスターへの電気的なリークを防止するために絶縁される素子分離領域が必要になってしまう。そのため、高い分解能を得ようとすると、ＩＣチップの面積がとても大きくなってしまい小型化は困難になる。よって、抵抗ストリング型Ｄ／Ａ変換回路は高い分解能を得るにはあまり適さない。
【０００７】
また、デルタシグマ型Ｄ／Ａ変換回路を、電源投入後のタイミングでＤ／Ａ変換を初回のみ行ってアナログ値を決定するだけというようなトリミング用途で使おうとすると、応答性を高めるために動作速度を速くし、かつ雑音レベルも十分下げる必要がある。しかし、想定される動作スピード（周波数）の範囲内における量子化雑音を下げるために多段接続をすると高周波域に寄せ集められた量子化雑音が増加し、また発振の恐れもでてくるなど、帰還回路の安定性が悪くなるという問題がある。
【０００８】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、安定性と高速動作を維持し、デジタル入力信号のビット数が多くなっても比較的小さい面積で集積化可能なＤ／Ａ変換回路を提供し、これを利用することで小型の圧電発振器を提供することができる。
【課題を解決するための手段】
【０００９】
（１）本発明は、ｎビット（ｎは２以上の整数）のデジタル入力信号のビット値に応じた大きさのアナログ信号を出力するＤ／Ａ変換回路であって、前記デジタル入力信号の各ビットに対応づけて、ハイレベル及びローレベルがともにクランプされた１ビットのデジタル信号をそれぞれ生成するｎ個のクランプ電圧生成手段と、前記ｎ個のクランプ電圧生成手段が生成するｎビットのデジタル信号の電圧を加算する電圧加算手段と、を含み、前記ｎ個のクランプ電圧生成手段の各々は、前記デジタル入力信号の対応するビットの電圧に応じて、ハイレベル又はローレベルを出力するＣＭＯＳインバーターと、電源電位とグランド電位をそれぞれクリップして第１の電位と第２の電位を生成し、当該第１の電位と当該第２の電位を前記ＣＭＯＳインバーターの出力のハイレベル及びローレベルとして供給する電圧クリップ手段と、を備える。
【００１０】
本発明のＤ／Ａ変換回路によれば、デジタル入力信号のビット数と同じ数のクランプ回路と１つの加算器があればＤ／Ａ変換を実現することができる。従って、本発明のＤ／Ａ変換回路は、抵抗ストリング型Ｄ／Ａ変換回路と異なり、入力ビット数が多くなっても必要なトランジスターの数は線形に増えるだけなので、比較的小さい面積で集積化可能である。
【００１１】
また、本発明のＤ／Ａ変換回路は、デルタシグマ型Ｄ／Ａ変換回路と異なり、帰還回路が存在しないので安定性と高速動作を維持することができる。
【００１２】
さらに、本発明のＤ／Ａ変換回路は、クランプ回路によりクランプされたハイレベル又はローレベルの各ビットが加算器に入力されるので、入力ビット数が増えても加算器の出力電圧を飽和させないように調整することが比較的容易である。
【００１３】
（２）このＤ／Ａ変換回路は、前記ｎ個のクランプ電圧生成手段のうち、より上位のビットに対応づけられたクランプ電圧生成手段ほど、より高いハイレベルとより低いローレベルにクランプされた前記デジタル信号を出力するようにしてもよい。
【００１４】
（３）このＤ／Ａ変換回路は、前記電圧加算手段の加算結果の電圧を反転増幅する反転増幅手段を含むようにしてもよい。
【００１５】
（４）このＤ／Ａ変換回路は、前記電圧加算手段の加算結果の電圧を電流に変換する電圧電流変換手段を含むようにしてもよい。
【００１６】
（５）本発明は、上記のいずれかのＤ／Ａ変換回路と、圧電振動子と、前記圧電振動子を励振して発振信号を出力する発振回路と、前記Ｄ／Ａ変換回路の出力に基づいて、前記発振信号の周波数を調整する発振周波数調整手段と、を含む、圧電発振器である。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態のＤ／Ａ変換回路の構成を示す図。
【図２】図２（Ａ）はデジタル入力信号の各ビットの電圧レベルの一例を示す図であり、図２（Ｂ）はクランプ回路が出力するデジタル信号の各ビットの電圧レベルの一例を示す図。
【図３】デジタル入力信号のビット値と加算器の出力電圧値及びＤ／Ａ変換回路の出力電圧値の関係の一例を示す図。
【図４】第１実施形態のＤ／Ａ変換回路の変形例の構成を示す図。
【図５】第１実施形態のＤ／Ａ変換回路を備えた圧電発振器の構成例を示す図。
【図６】オフセット調整回路の構成例を示す図。
【図７】図７（Ａ）はオフセット調整データのビット値とＤ／Ａ変換回路の出力電圧の関係の一例を示す図であり、図７（Ｂ）はオフセット調整データのビット値と基準電圧の関係の一例を示す図。
【図８】電圧制御発振回路の構成例を示す図。
【図９】ＭＯＳバリキャップのＣ−Ｖ特性の一例を示す図。
【図１０】図１０（Ａ）は制御電圧の電圧値とＭＯＳバリキャップのゲート端子の電圧値及びバックゲート端子の電圧値の関係の一例を示す図であり、図１０（Ｂ）は制御電圧の電圧値と発振信号の周波数の関係の一例を示す図。
【図１１】第２実施形態のＤ／Ａ変換回路の構成を示す図。
【図１２】デジタル入力信号のビット値と加算器の出力電圧の関係の一例を示す図。
【図１３】第２実施形態のＤ／Ａ変換回路を備えた圧電発振器の構成例を示す図。
【図１４】センサー電源供給回路の構成例を示す図。
【図１５】図１５（Ａ）はゲイン調整データのビット値とゲイン調整電流の関係の一例を示す図であり、図１５（Ｂ）はゲイン調整データのビット値とセンサー電源の関係の一例を示す図。
【図１６】発振回路の構成例を示す図。
【発明を実施するための形態】
【００１８】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１９】
１．第１実施形態
（１）Ｄ／Ａ変換回路
図１は、第１実施形態のＤ／Ａ変換回路の構成を示す図である。
【００２０】
本実施形態のＤ／Ａ変換回路１Ａは、クランプ回路１０、加算器２０、反転増幅器３０を含んで構成され、８ビットのデジタル入力信号２による８ビットコードの値（ビット値）に対応する出力電圧を生成する。なお、以下ではデジタル入力信号２のビット数が８であるものとして説明するが、以下の内容は任意のビット数のケースに一般化することができる。
【００２１】
クランプ回路１０は、８ビットのデジタル入力信号２（Ｄ７〜Ｄ０）の各ビットの電圧レベルをそれぞれ特定の電圧レベルに固定（クランプ）した８ビットのデジタル信号（Ｄ７ａ〜Ｄ０ａ）を生成する。
【００２２】
具体的には、クランプ回路１０は、同じ構成の８個のクランプ回路１２ａ、１２ｂ、・・・、１２ｈによって構成されている。８個のクランプ回路１２ａ、１２ｂ、・・・、１２ｈは、デジタル入力信号２（Ｄ７〜Ｄ０）の最上位ビット（ＭＳＢ：Most Significant Bit）から最下位ビット（ＬＳＢ：Least Significant Bit）までの各ビット、すなわちＤ７、Ｄ６、・・・、Ｄ０の電圧レベルをそれぞれ特定の電圧レベルにクランプする。
【００２３】
クランプ回路１２ａは、３個のＰチャネルＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスター（以下、「ＰＭＯＳトランジスター」と表記する）１３ａ、１４ａ、１５ａ及び３個のＮチャネルＭＯＳ型電界効果トランジスター（以下、「ＮＭＯＳトランジスター」と表記する）１６ａ、１７ａ、１８ａによって構成されている。
【００２４】
ＰＭＯＳトランジスター１３ａのゲートとＮＭＯＳトランジスター１６ａのゲートにはデジタル入力信号２の最上位ビット７（Ｄ７）の電位が供給される。また、ＰＭＯＳトランジスター１３ａのソースには一定の電源電位Ｖｒｅｇが供給され、ＮＭＯＳトランジスター１６ａのソースにはグランド電位（０Ｖ）が供給される。
【００２５】
また、ＰＭＯＳトランジスター１３ａのドレインとＮＭＯＳトランジスター１６ａのドレインが接続されている。すなわち、ＰＭＯＳトランジスター１３ａとＮＭＯＳトランジスター１６ａにより、電源電位Ｖｒｅｇをハイレベル、グランド電位をローレベルとして出力するインバーター回路が構成されている。
【００２６】
ＰＭＯＳトランジスター１５ａのゲートとＮＭＯＳトランジスター１７ａのゲートは、ＰＭＯＳトランジスター１３ａのドレインとＮＭＯＳトランジスター１６ａのドレインに接続されている。また、ＰＭＯＳトランジスター１４ａのドレインとＰＭＯＳトランジスター１５ａのソースが接続されており、ＮＭＯＳトランジスター１８ａのドレインとＮＭＯＳトランジスター１７ａのソースが接続されている。
【００２７】
また、ＰＭＯＳトランジスター１５ａのドレインとＮＭＯＳトランジスター１７ａのドレインが接続されている。さらに、ＰＭＯＳトランジスター１４ａのゲートとドレインが接続されており、ＮＭＯＳトランジスター１８ａのゲートとドレインが接続されている。従って、ＰＭＯＳトランジスター１４ａ及びＮＭＯＳトランジスター１８ａは、ソース−ドレイン間に流れる電流が大きいほどソース−ドレイン間の電圧降下が大きくなるダイオードとして機能する。
【００２８】
すなわち、ＰＭＯＳトランジスター１４ａ、１５ａ及びＮＭＯＳトランジスター１７ａ、１８ａにより、電源電位ＶｒｅｇからＰＭＯＳトランジスター１４ａのソース−ドレイン間の電圧を引いた電位をハイレベル、グランド電位にＮＭＯＳトランジスター１８ａのドレイン−ソース間の電圧を加えた電位をローレベルとして出力するクランプ機能付きインバーター回路が構成されている。
【００２９】
このように、クランプ回路１２ａは、ＰＭＯＳトランジスター１３ａとＮＭＯＳトランジスター１６ａにより構成されるインバーター回路とＰＭＯＳトランジスター１４ａ、１５ａ及びＮＭＯＳトランジスター１７ａ、１８ａにより構成されるクランプ機能付きインバーター回路が直列に接続された構成により、デジタル入力信号２の最上位ビット７（Ｄ７）に対して電圧レベルがクランプされたビットデータ（Ｄ７ａ）を出力するようになっている。
【００３０】
同様に、クランプ回路１２ｂは、ＰＭＯＳトランジスター１３ｂとＮＭＯＳトランジスター１６ｂにより構成されるインバーター回路とＰＭＯＳトランジスター１４ｂ、１５ｂ及びＮＭＯＳトランジスター１７ｂ、１８ｂにより構成されるクランプ機能付きインバーター回路が直列に接続された構成により、デジタル入力信号２のビット６（Ｄ６）に対して電圧レベルがクランプされたビットデータ（Ｄ６ａ）を出力するようになっている。
【００３１】
同様に、クランプ回路１２ｈは、ＰＭＯＳトランジスター１３ｈとＮＭＯＳトランジスター１６ｈにより構成されるインバーター回路とＰＭＯＳトランジスター１４ｈ、１５ｈ及びＮＭＯＳトランジスター１７ｈ、１８ｈにより構成されるクランプ機能付きインバーター回路が直列に接続された構成により、デジタル入力信号２の最下位ビット０（Ｄ０）に対して電圧レベルがクランプされたビットデータ（Ｄ０ａ）を出力するようになっている。
【００３２】
図示を省略しているがクランプ回路１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇについても同様に、それぞれ、デジタル入力信号２のビット５（Ｄ５）、ビット４（Ｄ４）、ビット３（Ｄ３）、ビット２（Ｄ２）、ビット１（Ｄ１）に対してそれぞれ電圧レベルがクランプされたビットデータＤ５ａ、Ｄ４ａ、Ｄ３ａ、Ｄ２ａ、Ｄ１ａを出力するようになっている。
【００３３】
加算器２０は、８個の抵抗２２ａ〜２２ｈ、オペアンプ２３、抵抗２４、２５、２６を含んで構成されている。
【００３４】
８個の抵抗２２ａ〜２２ｈの一端にはそれぞれクランプ回路１２ａ〜１２ｈが出力するビットデータＤ７ａ〜Ｄ０ａが供給され、抵抗２２ａ〜２２ｈの他端は、オペアンプ２３の反転入力端子（−端子）に共通接続されている。
【００３５】
抵抗２４の一端には電源電位Ｖｒｅｇが供給され、抵抗２５の一端にはグランド電位が供給され、抵抗２４の他端と抵抗２５の他端はオペアンプ２３の非反転入力端子（＋端子）に共通接続されている。
【００３６】
抵抗２６の両端は、それぞれオペアンプ２３の反転入力端子（−端子）と出力端子に接続されている。
【００３７】
オペアンプ２３の電源端子とグランド端子にはそれぞれ電源電位Ｖｒｅｇとグランド電位（０Ｖ）が供給される。また、オペアンプ２３の非反転入力端子（＋端子）には、抵抗２４と抵抗２５により電源電位Ｖｒｅｇとグランド電位（０Ｖ）の差の電圧が抵抗分圧された基準電位Ｖｒｅｆが供給される。抵抗２４、２５の抵抗値をそれぞれＲ１１、Ｒ１２とすると、基準電位Ｖｒｅｆ＝Ｒ１２／（Ｒ１１＋Ｒ１２）Ｖｒｅｇとなる。
【００３８】
ここで、ビットデータＤ７ａ、Ｄ６ａ、・・・、Ｄ０ａの電圧レベルをそれぞれＶ７、Ｖ６、・・・、Ｖ０、８個の抵抗２２ａ、２２ｂ、・・・、２２ｈの抵抗値をそれぞれＲ７、Ｒ６、・・・Ｒ０、抵抗２６の抵抗値をＲ１３とすると、加算器２０の出力電圧の電圧値ＶＡＤＤＥＲは次の式（１）により計算される。
【００３９】
【数１】
【００４０】
加算器２０の出力電圧は、ビットＤ７ａ〜Ｄ０ａがすべてローレベル（Ｖ７Ｌ〜Ｖ０Ｌ）の時に最大になり、ビットＤ７ａ〜Ｄ０ａがすべてハイレベル（Ｖ７Ｈ〜Ｖ０Ｈ）の時に最小になる。そして、加算器２０の出力電圧の最大値がＶｒｅｇよりも高いか、加算器２０の出力電圧の最小値がグランド電位（０Ｖ）よりも低ければ加算器２０の出力電圧が飽和するため線形性が確保できない。
【００４１】
仮に、クランプ回路１０によりクランプされなければ、加算器２０に入力されるビットＤ７ａ〜Ｄ０ａのハイレベル（Ｖ７Ｈ〜Ｖ０Ｈ）はすべてＶｒｅｇであり、ローレベル（Ｖ７Ｌ〜Ｖ０Ｌ）はすべて０Ｖであるが、本実施形態では、クランプ回路１０によりクランプされるので、加算器２０に入力されるビットＤ７ａ〜Ｄ０ａのハイレベル（Ｖ７Ｈ〜Ｖ０Ｈ）はすべてＶｒｅｇよりも低く、ローレベル（Ｖ７Ｌ〜Ｖ０Ｌ）はすべて０Ｖよりも高い。
【００４２】
そのため、抵抗値Ｒ１３が一定であるとすると、式（１）より、本実施形態では、クランプされない場合と比較して抵抗値Ｒ７〜Ｒ０を小さくすることができる。すなわち、本実施形態では、集積化する場合に抵抗２２ａ〜２２ｈのレイアウトサイズを小さくすることができる。そして、クランプ処理に必要なＰＭＯＳトランジスター１４ａ〜１４ｈ及びＮＭＯＳトランジスター１８ａ〜１８ｈのレイアウトサイズは比較的小さくて済むため、一般的には、Ｄ／Ａ変換回路１Ａ全体としてのレイアウトサイズを小さくすることができる。
【００４３】
反転増幅器３０は、オペアンプ３２、抵抗３３、３４を含んで構成されている。
【００４４】
抵抗３３の一端には加算器２０の出力電圧（電圧値ＶＡＤＤＥＲ）が供給され、抵抗３３の他端はオペアンプ３２の反転入力端子（−端子）に接続されている。
【００４５】
抵抗３４の両端は、それぞれオペアンプ３２の反転入力端子（−端子）と出力端子に接続されている。
【００４６】
オペアンプ３２の電源端子とグランド端子にはそれぞれ電源電位Ｖｒｅｇとグランド電位（０Ｖ）が供給される。また、オペアンプ３２の非反転入力端子（＋端子）には基準電位Ｖｒｅｆが供給される。
【００４７】
ここで、抵抗３３、３４の抵抗値をそれぞれＲ１４、Ｒ１５とすると、反転増幅器３０の出力電圧（すなわちＤ／Ａ変換回路の出力電圧）の電圧値ＶＤＡＣは次の式（２）により計算される。
【００４８】
【数２】
【００４９】
そして、式（２）に式（１）を代入すると次の式（３）が得られる。
【００５０】
【数３】
【００５１】
従って、Ｖ７、Ｖ６、・・・、Ｖ０のハイレベルをそれぞれＶ７Ｈ、Ｖ６Ｈ、・・・、Ｖ０Ｈ、ローレベルをＶ７Ｌ、Ｖ６Ｌ、・・・、Ｖ０Ｌとすると、式（３）より、Ｄ／Ａ変換回路の出力電圧（電圧値ＶＤＡＣ）の線形性を確保するためには、次の式（４）を満たすようにＶ７Ｈ〜Ｖ０Ｈ、Ｖ７Ｌ〜Ｖ０Ｌ、Ｒ７〜Ｒ０を調整する必要がある。
【００５２】
【数４】
【００５３】
図２（Ａ）は、デジタル入力信号２の各ビットの電圧レベルの一例を示しており、図２（Ｂ）は、クランプ回路１０が出力するデジタル信号の各ビットの電圧レベルの一例を示している。
【００５４】
図２（Ａ）に示すように、デジタル入力信号２のビットＤ７〜Ｄ０のハイレベルはすべて３Ｖであり、ローレベルはすべて０Ｖである。
【００５５】
これに対して、図２（Ｂ）に示すように、クランプ回路１０が出力するデジタル信号のビットＤ７ａ〜Ｄ０ａのハイレベル（Ｖ７Ｈ、Ｖ６Ｈ、・・・、Ｖ０Ｈ）は１．１Ｖ付近が最低電位になるように上位ビットほど低くなり、ローレベル（Ｖ７Ｌ、Ｖ６Ｌ、・・・、Ｖ０Ｌ）は１．１Ｖ付近が最高電位になるように上位ビットほど高くなる。すなわち、クランプ回路１０が出力するデジタル信号のビットＤ７ａ〜Ｄ０ａの電圧レベルは、１．１Ｖ付近を中心とする振幅（ハイレベルとローレベルの電位差）が上位ビットほど小さくなっている。
【００５６】
図３は、デジタル入力信号２（Ｄ７〜Ｄ０）のビット値と加算器２０の出力電圧値及びＤ／Ａ変換回路１Ａの出力電圧値の関係の一例を示す図である。
【００５７】
図３において、横軸はデジタル入力信号２（Ｄ７〜Ｄ０）のビット値、縦軸は加算器２０の出力電圧値又はＤ／Ａ変換回路１Ａの出力電圧値である。
【００５８】
加算器２０の出力電圧値は、基準電位Ｖｒｅｆ（１．１Ｖ程度）を中心としてデジタル入力信号２（Ｄ７〜Ｄ０）のビット値が０から２５５（＝２８−１）まで上昇するにつれてほぼ線形に減少する。反転増幅器３０によって、基準電位Ｖｒｅｆを基準として加算器２０の出力電圧が反転するので、Ｄ／Ａ変換回路１Ａの出力電圧値は、基準電位Ｖｒｅｆを中心としてデジタル入力信号２（Ｄ７〜Ｄ０）のビット値が０から２５５（＝２８−１）まで上昇するにつれてほぼ線形に上昇する。
【００５９】
このように、本実施形態によれば、式（４）を満たすようにＶ７Ｈ〜Ｖ０Ｈ、Ｖ７Ｌ〜Ｖ０Ｌ、Ｒ７〜Ｒ０を調整することにより、簡単な構成でありながら線形性のとれたＤ／Ａ変換回路を実現することができる。
【００６０】
図４は、第１実施形態のＤ／Ａ変換回路の変形例の構成を示す図である。図４において、図１と同じ構成には同じ符号を付しており、その説明を省略する。
【００６１】
図４に示す変形例のＤ／Ａ変換回路１Ａの構成は、図１に示した構成に対して、ＰＭＯＳトランジスター１３ａ〜１３ｈ、ＮＭＯＳトランジスター１６ａ〜１６ｈ、反転増幅器３０が削除されている。そして、ＰＭＯＳトランジスター１５ａのゲート端子とＮＭＯＳトランジスター１７ａのゲート端子、ＰＭＯＳトランジスター１５ｂのゲート端子とＮＭＯＳトランジスター１７ｂのゲート端子、・・・、ＰＭＯＳトランジスター１５ｈのゲート端子とＮＭＯＳトランジスター１７ｈのゲート端子には、それぞれデジタル入力信号２の各ビットＤ７、Ｄ６、・・・、Ｄ０が供給され、加算器２０の出力電圧がＤ／Ａ変換回路１Ａの出力電圧になっている。
【００６２】
すなわち、ＰＭＯＳトランジスター１３ａとＮＭＯＳトランジスター１６ａ、ＰＭＯＳトランジスター１３ｂとＮＭＯＳトランジスター１６ｂ、・・・、ＰＭＯＳトランジスター１３ｈとＮＭＯＳトランジスター１６ｈによってそれぞれ構成される８個のインバーター回路がないので、ビットＤ７〜Ｄ０の電圧が図２（Ａ）に示したハイレベルの電圧であればビットＤ７ａ〜Ｄ０ａの電圧は図２（Ｂ）に示したローレベルの電圧になり、ビットＤ７〜Ｄ０の電圧が図２（Ａ）に示したローレベルの電圧であればビットＤ７ａ〜Ｄ０ａの電圧は図２（Ｂ）に示したハイレベルの電圧になる。従って、式（１）より、加算器２０の出力電圧をＤ／Ａ変換回路１Ａの出力電圧とすれば、デジタル入力信号２（Ｄ７〜Ｄ０）のビット値の増加、減少に応じて、出力電圧がそれぞれ増加、減少するＤ／Ａ変換回路を実現することができる。
【００６３】
以上説明したように、第１実施形態のＤ／Ａ変換回路によれば、デジタル入力信号２のビット数と同じ数のクランプ回路１２ａ〜１２ｈと１つの加算器２０があればＤ／Ａ変換を実現することができる。従って、第１実施形態のＤ／Ａ変換回路は、入力ビット数が多くなっても必要なトランジスターの数は線形に増えるだけなので、比較的小さい面積で集積化可能である。
【００６４】
また、第１実施形態のＤ／Ａ変換回路は、デルタシグマ型Ｄ／Ａ変換回路のような帰還回路が存在しないので安定性と高速動作を維持することができる。
【００６５】
さらに、クランプ回路１２ａ〜１２ｈによりクランプされたハイレベル又はローレベルの各ビットが加算器に入力されるので、入力ビット数が増えても加算器の出力電圧を飽和させないように調整することが比較的容易である。
【００６６】
なお、本実施形態における８個のクランプ回路１２ａ〜１２ｈは、本発明における「クランプ電圧生成手段」として機能する。また、ＰＭＯＳトランジスター１５ａ〜１５ｈとＮＭＯＳトランジスター１７ａ〜１７ｈにより構成される８個のインバーター回路は、本発明における「ＣＭＯＳインバーター」として機能する。また、ＰＭＯＳトランジスター１４ａ〜１４ｈ、ＮＭＯＳトランジスター１８ａ〜１８ｈは、本発明における「電圧クリップ手段」として機能する。また、加算器２０は、本発明における「電圧加算手段」として機能する。また、反転増幅器３０は、本発明における「反転増幅手段」として機能する。
【００６７】
（２）圧電発振器
図５は、Ｄ／Ａ変換回路１Ａを備えた圧電発振器の構成例を示す図である。
【００６８】
本実施形態の圧電発振器１００Ａは、圧電振動子１１０と発振制御用ＩＣ（Integrated Circuit）２００を含んで構成されている。
【００６９】
圧電振動子１１０は、逆圧電効果を利用して一定の周波数で振動する圧電素子であり、例えば、水晶振動子やセラミック振動子、ニオブ酸リチウム振動子、タンタル酸リチウム振動子などの単結晶材料を用いた振動子や、酸化亜鉛圧電薄膜振動子、酸化アルミニウム圧電薄膜振動子などの圧電性薄膜を用いた振動子等である。
【００７０】
発振制御用ＩＣ２００は、Ｄ／Ａ変換回路（ＤＡＣ）１Ａ、基準電圧発生器２１０、オフセット調整回路２２０、メモリーインターフェース（Ｉ／Ｆ）回路２３０、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）２４０、デコーダー２５０、電圧制御発振回路２６０を含んで構成されている。
【００７１】
基準電圧発生器２１０は、電源端子（図示省略）から供給される電源電圧を所定の電圧レベルに変換するとともに安定化させて基準電圧２１１を発生させる。
【００７２】
オフセット調整回路２２０は、Ｄ／Ａ変換回路１Ａの出力電圧に応じて基準電圧２１１のオフセットを調整し、所望の電圧レベルの基準電圧２２１を生成する。
【００７３】
メモリーインターフェース回路２３０は、外部端子２０５、２０６、２０７を介して、それぞれチップセレクト信号、クロック信号、データ信号（アドレスデータ、リード／ライト制御信号、ライトデータ等）が入力され、ＥＥＰＲＯＭ２４０やレジスター（図示省略）の所定のビットにライトデータを書き込む処理を行う。
【００７４】
ＥＥＰＲＯＭ２４０には、例えば、製品出荷時の検査工程において、メモリーインターフェース回路２３０を介して、基準電圧２２１が所望の電圧レベルになるように基準電圧２１１のオフセットを調整するためのデータ（オフセット調整データ）と電圧制御発振回路２６０の発振信号２０９の中心周波数を所望の周波数に調整するためのデータ（周波数調整データ）が書き込まれている。
【００７５】
Ｄ／Ａ変換回路１Ａは、図１に示したデジタル入力信号２としてＥＥＰＲＯＭ２４０に記憶されたオフセット調整データが入力され、オフセット調整データに応じたレベルの電圧を出力する。
【００７６】
デコーダー２５０は、ＥＥＰＲＯＭ２４０に記憶された周波数調整データをｎビットの制御信号２５１にデコードする。
【００７７】
電圧制御発振回路２６０は、外部端子２０１、２０２を介して圧電振動子１１０と接続されており、圧電振動子１１０を所定の周波数範囲で発振させて発振信号２０９を出力する。ここで、制御信号２５１によって、発振信号２０９の中心周波数が所望の周波数になるように調整され、外部端子２０３を介して外部から供給される制御電圧２０８と基準電圧２２１の差に応じて、発振信号２０９の周波数が所定の周波数範囲で変化する。
【００７８】
このように、圧電発振器１００Ａは、制御電圧に応じて出力周波数を制御可能な圧電発振器として機能する。
【００７９】
図６は、オフセット調整回路２２０の構成例を示す図である。
【００８０】
オフセット調整回路２２０は、オペアンプ２２５、抵抗２２６、２２７を含んで構成されている。
【００８１】
抵抗２２６の一端には入力端子２２２を介して基準電圧２１１が供給され、抵抗２２６の他端はオペアンプ２２５の反転入力端子（−端子）に接続されている。
【００８２】
抵抗２２７の両端は、それぞれオペアンプ２２５の反転入力端子（−端子）と出力端子に接続されている。
【００８３】
また、オペアンプ２２５の非反転入力端子（＋端子）には、入力端子２２３を介してＤ／Ａ変換回路１Ａの出力電圧が供給される。
【００８４】
そして、オペアンプ２２５の出力電圧は、出力端子２２４を介して基準電圧２２１として出力される。
【００８５】
ここで、基準電圧２１１の電圧値をＶＲＥＦ１、抵抗２２６、２２７の抵抗値をそれぞれＲ２１、Ｒ２２とすると、オペアンプ２２５の出力電圧（すなわち基準電圧２２１）の電圧値ＶＲＥＦ２は次の式（５）により計算される。
【００８６】
【数５】
【００８７】
Ｄ／Ａ変換回路１Ａの出力電圧の電圧値ＶＤＡＣは、式（４）の条件のもとで式（３）により計算されるので、図７（Ａ）に示すようにオフセット調整データのビット値の増減に対して線形に増減する。
【００８８】
同様に、オフセット調整回路２２０の出力電圧（基準電圧２２１）の電圧値ＶＲＥＦ２は、式（５）により計算されるので、図７（Ｂ）に示すようにオフセット調整データのビット値の増減に対して線形に増減する。
【００８９】
図８は、電圧制御発振回路２６０の構成例を示す図である。
【００９０】
図８に示すように、電圧制御発振回路２６０は、ｎ個のＮＭＯＳトランジスター２６７−１〜２６７−ｎとｎ個のＮＭＯＳトランジスター２６８−１〜２６８−ｎを含む。
【００９１】
ＮＭＯＳトランジスター２６７−１〜２６７−ｎのソースにはグランド電位（０Ｖ）が供給され、各ＮＭＯＳトランジスター２６７−ｋ（１≦ｋ≦ｎ）には、ｋが大きいほど大きい容量値となるように重み付けされたキャパシターが接続されている。同様に、ＮＭＯＳトランジスター２６８−１〜２６８−ｎのソースにはグランド電位（０Ｖ）が供給され、各ＮＭＯＳトランジスター２６８−ｋ（１≦ｋ≦ｎ）には、ｋが大きいほど大きい容量値となるように重み付けされたキャパシターが接続されている。
【００９２】
各ＮＭＯＳトランジスター２６７−ｋ（１≦ｋ≦ｎ）のゲート端子と各ＮＭＯＳトランジスター２６８−ｋのゲート端子には、入力端子２６３−ｋを介して、制御信号２５１のビット（ｋ−１）が供給される。そして、制御信号２５１のビット（ｋ−１）がローレベルであれば、ＮＭＯＳトランジスター２６７−ｋと２６８−ｋがオンし、そのドレインに接続されたキャパシターが圧電振動子１１０の負荷として働く。
【００９３】
すなわち、ｎビットの制御信号２５１のビット値が０〜２ｎ−１の範囲で増減すると圧電振動子１１０の負荷容量が線形に増減する。従って、ＥＥＰＲＯＭ２４０に適切な周波数調整コードを書き込むことによって、出力端子２６４を介して出力される発振信号２０９の中心周波数が所望の周波数になるように調整することができる。
【００９４】
また、電圧制御発振回路２６０は、圧電振動子１１０の負荷として働く２つのＭＯＳバリキャップ２６５、２６６を含む。
【００９５】
ＭＯＳバリキャップ２６５のゲート端子は外部端子２０１を介して圧電振動子１１０の一端に接続されており、ＭＯＳバリキャップ２６６のゲート端子は外部端子２０２を介して圧電振動子１１０の他端に接続されている。
【００９６】
ＭＯＳバリキャップ２６５のゲート端子とＭＯＳバリキャップ２６６のゲート端子には、入力端子２６２を介して基準電圧２２１が供給されるようになっている。また、ＭＯＳバリキャップ２６５のバックゲート端子とＭＯＳバリキャップ２６６のバックゲート端子には入力端子２６１を介して制御電圧２０８が供給されるようになっている。
【００９７】
図９は、ＭＯＳバリキャップ２６５、２６６のＣ−Ｖ特性の一例を示す図である。図９に示すように、ゲート端子とバックゲート端子の電位差が０〜ＶＧＢ１の範囲で増減すれば、ＭＯＳバリキャップ２６５、２６６の容量値はＣ０〜Ｃ１の範囲でほぼ線形に増減する。
【００９８】
従って、ＭＯＳバリキャップ２６５、２６６の容量値がＣ０〜Ｃ１の範囲で増減すれば、圧電振動子１１０の発振周波数（すなわち、出力端子２６４を介して出力される発振信号２０９の周波数）を線形に増減させることができる。
【００９９】
図１０（Ａ）は、制御電圧２０８の電圧値とＭＯＳバリキャップ２６５、２６６のゲート端子の電圧値及びバックゲート端子の電圧値の関係の一例を示す図である。また、図１０（Ｂ）は、制御電圧２０８の電圧値と発振信号２０９の周波数の関係の一例を示す図である。
【０１００】
図１０（Ａ）において、横軸は制御電圧２０８の電圧値、縦軸はバリキャップ２６５、２６６のゲート端子又はバックゲート端子の電圧値である。点線はオフセット調整前のＭＯＳバリキャップ２６５、２６６のゲート端子の電圧値、実線はオフセット調整後のＭＯＳバリキャップ２６５、２６６のゲート端子の電圧値をそれぞれ示している。一点鎖線は、ＭＯＳバリキャップ２６５、２６６のバックゲート端子の電圧値を示している。
【０１０１】
図１０（Ｂ）において、横軸は制御電圧２０８の電圧値、縦軸は発振信号２０９の周波数である。点線はオフセット調整前の発振信号２０９の周波数、実線はオフセット調整後の発振信号２０９の周波数をそれぞれ示している。
【０１０２】
また、図１０（Ａ）及び図１０（Ｂ）において、仕様上許される制御電圧２０８の電圧値の範囲はＶＣＭＩＮ〜ＶＣＭＡＸであるものとする。
【０１０３】
オフセット調整前は、図１０（Ａ）に示すように、制御電圧２０８の電圧値がＶＣＭＩＮ〜ＶＣ１の範囲ではゲート端子の電圧値がバックゲート端子の電圧値よりも高くなるため、ゲート端子とバックゲート端子の電位差が０よりも大きい。そのため、ＭＯＳバリキャップ２６５、２６６の容量値はＣ０よりも大きくなる（図９参照）。従って、制御電圧２０８の電圧値がＶＣＭＩＮの時のゲート端子とバックゲート端子の電位差がＶＧＢ１よりも小さければ、制御電圧２０８の電圧値がＶＣＭＩＮ〜ＶＣ１の範囲で変化した時、ＭＯＳバリキャップ２６５、２６６の容量値は制御電圧２０８の電圧値に対してＣ０〜Ｃ１の範囲で線形に増減する。
【０１０４】
一方、制御電圧２０８の電圧値がＶＣ１〜ＶＣＭＡＸの範囲ではゲート端子の電圧値がバックゲート端子の電圧値よりも低くなるため、ゲート端子とバックゲート端子の電位差が０よりも小さい。そのため、ＭＯＳバリキャップ２６５、２６６の容量値は、Ｃ０よりも小さくなり（図９参照）、制御電圧２０８の電圧値に対して線形に変化しなくなる。
【０１０５】
従って、図１０（Ｂ）に示すように、オフセット調整前は、発振信号２０９の周波数は、制御電圧２０８の電圧値がＶＣＭＩＮ〜ＶＣ１の範囲では制御電圧２０８の電圧値に対して線形に変化するが、ＶＣ１〜ＶＣＭＡＸの範囲では線形に変化しない。
【０１０６】
これに対して、オフセット調整後は、図１０（Ａ）に示すように、制御電圧２０８の電圧値がＶＣＭＩＮ〜ＶＣＭＡＸの全範囲において、ゲート端子の電圧値がバックゲート端子の電圧値よりも高くなるため、ゲート端子とバックゲート端子の電位差が０よりも大きい。そのため、ＭＯＳバリキャップ２６５、２６６の容量値はＣ０よりも大きくなる（図９参照）。従って、制御電圧２０８の電圧値がＶＣＭＩＮの時のゲート端子とバックゲート端子の電位差がＶＧＢ１よりも小さければ、制御電圧２０８の電圧値がＶＣＭＩＮ〜ＶＣＭＡＸの範囲で変化した時、ＭＯＳバリキャップ２６５、２６６の容量値は制御電圧２０８の電圧値に対してＣ０〜Ｃ１の範囲で線形に変化する。
【０１０７】
従って、図１０（Ｂ）に示すように、オフセット調整後は、制御電圧２０８がＶＣＭＩＮ〜ＶＣＭＡＸの全範囲で発振信号２０９の周波数が線形に変化する。
【０１０８】
本実施形態によれば、第１実施形態のＤ／Ａ変換回路を用いることにより、電源投入直後に行われる基準電圧のトリミングの精度と安定性、高速動作を両立することができるとともに、小型の圧電発振器を実現することができる。
【０１０９】
２．第２実施形態
（１）Ｄ／Ａ変換回路
図１１は、第２実施形態のＤ／Ａ変換回路の構成を示す図である。
【０１１０】
本実施形態のＤ／Ａ変換回路１Ｂは、クランプ回路１０、加算器２０、電圧−電流変換回路４０を含んで構成され、８ビットのデジタル入力信号２による８ビットコードの値（ビット値）に対応する出力電流を生成する。なお、以下ではデジタル入力信号２のビット数が８であるものとして説明するが、以下の内容は任意のビット数のケースに一般化することができる。
【０１１１】
クランプ回路１０及び加算器２０は、それぞれ、図１に示したクランプ回路１０及び加算器２０と同じ構成であるため、その説明を省略する。
【０１１２】
電圧−電流変換回路４０は、抵抗４１、４２、４５ａ、４５ｂ、ＰＭＯＳトランジスター４３ａ、４３ｂ、４７、ＮＭＯＳトランジスター４４ａ、４４ｂ、４８、定電流源４６を含んで構成されている。
【０１１３】
抵抗４１の一端には電源電位Ｖｒｅｇが供給され、抵抗４２の一端にはグランド電位が供給され、抵抗４１の他端と抵抗４２の他端はＮＭＯＳトランジスター４４ａのゲートに共通接続されている。
【０１１４】
ＰＭＯＳトランジスター４３ａのゲートとドレインが接続されており、ＰＭＯＳトランジスター４３ａのソースには一定の電源電位Ｖｒｅｇが供給される。また、ＰＭＯＳトランジスター４３ａのドレインとＮＭＯＳトランジスター４４ａのドレインが接続されており、ＮＭＯＳトランジスター４４ａのソースには、抵抗４５ａの一端が接続されている。
【０１１５】
同様に、ＰＭＯＳトランジスター４３ｂのゲートとドレインが接続されており、ＰＭＯＳトランジスター４３ｂのソースには一定の電源電位Ｖｒｅｇが供給される。また、ＰＭＯＳトランジスター４３ｂのドレインとＮＭＯＳトランジスター４４ｂのドレインが接続されており、ＮＭＯＳトランジスター４４ｂのソースには、抵抗４５ｂの一端が接続されている。
【０１１６】
抵抗４５ａの他端と抵抗４５ｂの他端は定電流源４６の一端に共通接続されており、定電流源４６の他端にはグランド電位（０Ｖ）が供給される。
【０１１７】
ここで、ＰＭＯＳトランジスター４３ａ、ＮＭＯＳトランジスター４４ａ、抵抗４５ａの接続関係とＰＭＯＳトランジスター４３ｂ、ＮＭＯＳトランジスター４４ｂ、抵抗４５ｂの接続関係は同じである。従って、定電流源４６を流れる電流は、ＮＭＯＳトランジスター４４ａのゲート電圧とＮＭＯＳトランジスター４４ｂのゲート電圧の比に応じて、ＰＭＯＳトランジスター４３ａ、ＮＭＯＳトランジスター４４ａ、抵抗４５ａを流れる電流Ｉ１とＰＭＯＳトランジスター４３ｂ、ＮＭＯＳトランジスター４４ｂ、抵抗４５ｂを流れる電流Ｉ２に分配される。
【０１１８】
ＮＭＯＳトランジスター４４ａのゲートには、抵抗４１と抵抗４２により電源電位Ｖｒｅｇとグランド電位（０Ｖ）の差の電圧が抵抗分圧された基準電位ＶｒｅｆＢが供給される。抵抗４１、４２の抵抗値をそれぞれＲ１４、Ｒ１５とすると、基準電位ＶｒｅｆＢ＝Ｒ１５／（Ｒ１４＋Ｒ１５）Ｖｒｅｇとなる。一方、ＮＭＯＳトランジスター４４ｂのゲートには、加算器２０の出力電圧が供給される。
【０１１９】
ＰＭＯＳトランジスター４７のゲートは、ＰＭＯＳトランジスター４３ａのゲートとドレイン、ＮＭＯＳトランジスター４４ａのドレインに接続されている。
【０１２０】
ＰＭＯＳトランジスター４７のソースには一定の電源電位Ｖｒｅｇが供給され、ＮＭＯＳトランジスター４８のソースにはグランド電位（０Ｖ）が供給される。
【０１２１】
また、ＰＭＯＳトランジスター４７のドレインとＮＭＯＳトランジスター４８のゲート、ドレインが接続されている。
【０１２２】
このＰＭＯＳトランジスター４３ａとＰＭＯＳトランジスター４７によりカレントミラー回路が形成され、ＰＭＯＳトランジスター４３ａに流れる電流Ｉ１と等しい電流ＩＤＡＣがＰＭＯＳトランジスター４７とＮＭＯＳトランジスター４８に流れる。
【０１２３】
図１２は、デジタル入力信号２（Ｄ７〜Ｄ０）のビット値と加算器２０の出力電圧の関係の一例を示す図である。図１２において、横軸はデジタル入力信号２（Ｄ７〜Ｄ０）のビット値、縦軸は加算器２０の出力電圧値である。
【０１２４】
図１２に示すように、加算器２０の出力電圧は、基準電圧ＶｒｅｆＡを基準として、デジタル入力信号２（Ｄ７〜Ｄ０）のビット値の増加に対して線形に減少し、ビット値が０の時に最大値になり、ビット値が２５５の時に最小値になる。なお、基準電圧ＶｒｅｆＡは、オペアンプ２３の非反転入力端子（＋端子）に供給される電圧であり、ＶｒｅｆＡ＝Ｒ１２／（Ｒ１１＋Ｒ１２）Ｖｒｅｇである。
【０１２５】
従って、図１２に示すように、基準電圧ＶｒｅｆＢが加算器２０の出力電圧の最大値よりも高くなるように抵抗４１、４２の抵抗値Ｒ１４、Ｒ１５を調整すると、加算器２０の出力電圧の増加に対して電流Ｉ２が線形に増加するとともに電流Ｉ１（＝ＩＤＡＣ）が線形に減少し、加算器２０の出力電圧の減少に対して電流Ｉ２が線形に減少するとともに電流Ｉ１（＝ＩＤＡＣ）が線形に増加する。
【０１２６】
すなわち、Ｄ／Ａ変換回路１Ｂは、デジタル入力信号２（Ｄ７〜Ｄ０）のビット値の増減に対して線形に増減する電流ＩＤＡＣを出力するＤ／Ａ変換回路として機能する。
【０１２７】
第２実施形態のＤ／Ａ変換回路によれば、第１実施形態のＤ／Ａ変換回路と同様の効果を奏するとともに、簡単な構成でありながら線形性のとれた電流出力のＤ／Ａ変換回路を実現することができる。
【０１２８】
なお、本実施形態における８個のクランプ回路１２ａ〜１２ｈは、本発明における「クランプ電圧生成手段」として機能する。また、ＰＭＯＳトランジスター１５ａ〜１５ｈとＮＭＯＳトランジスター１７ａ〜１７ｈにより構成される８個のインバーター回路は、本発明における「ＣＭＯＳインバーター」として機能する。また、ＰＭＯＳトランジスター１４ａ〜１４ｈ、ＮＭＯＳトランジスター１８ａ〜１８ｈは、本発明における「電圧クリップ手段」として機能する。また、加算器２０は、本発明における「電圧加算手段」として機能する。また、電圧−電流変換回路４０は、本発明における「電圧電流変換手段」として機能する。
【０１２９】
（２）圧電発振器
図１３は、Ｄ／Ａ変換回路１Ｂを備えた圧電発振器の構成例を示す図である。
【０１３０】
本実施形態の圧電発振器１００Ｂは、センサー素子１２０と発振制御用ＩＣ３００を含んで構成されている。
【０１３１】
センサー素子１２０は、加えられた所定の物理量（圧力、角速度、加速度等）の大きさに応じて発振周波数が変化するセンサー素子であり、例えば、水晶振動子等の圧電振動子によって実現することができる。
【０１３２】
発振制御用ＩＣ３００は、Ｄ／Ａ変換回路（ＤＡＣ）１Ｂ、バンドギャップレギュレーター３１０、センサー電源供給回路３２０、メモリーインターフェース（Ｉ／Ｆ）回路３３０、ＥＥＰＲＯＭ３４０、発振回路３５０、カウンター３６０、機能ロジック３７０、データインターフェース（Ｉ／Ｆ）回路３８０を含んで構成されている。
【０１３３】
バンドギャップレギュレーター３１０は、電源端子（図示省略）から供給される電源電圧を所定の電圧レベルに変換するとともに安定化させて電源電圧３１１を発生させる。
【０１３４】
センサー電源供給回路３２０は、Ｄ／Ａ変換回路１Ｂの出力電圧に応じて電源電圧３１１を所望の電圧レベルに調整し、発振回路３５０の電源電圧３２１を生成する。
【０１３５】
メモリーインターフェース回路３３０は、外部端子３０５、３０６、３０７を介して、それぞれチップセレクト信号、クロック信号、データ信号（アドレスデータ、リード／ライト制御信号、ライトデータ等）が入力され、ＥＥＰＲＯＭ３４０やレジスター（図示省略）の所定のビットにライトデータを書き込む処理を行う。
【０１３６】
ＥＥＰＲＯＭ３４０には、例えば、製品出荷時の検査工程において、メモリーインターフェース回路３３０を介して、電源電圧３２１が所望の電圧レベルになるようにセンサー電源供給回路のゲインを調整するためのデータ（ゲイン調整データ）が書き込まれている。
【０１３７】
Ｄ／Ａ変換回路１Ｂは、図１１に示したデジタル入力信号２としてＥＥＰＲＯＭ３４０に記憶されたゲイン調整データが入力され、ゲイン調整データに応じた大きさの電流を出力する。
【０１３８】
発振回路３５０は、外部端子３０１、３０２を介してセンサー素子１２０と接続されており、加えられた物理量の大きさに応じてセンサー素子１２０を所定の周波数範囲で発振させて発振信号３５１を出力する。また、外部端子３０８から入力される制御信号により、発振回路３５０の発振動作を停止させることができるようになっている。
【０１３９】
カウンター３６０は、発振信号３５１のＮ周期（例えば１周期）の時間をカウントする。
【０１４０】
機能ロジック３７０は、カウンター３６０のカウント値３６１に基づいて、発振信号３５１の周波数や当該周波数に対応する物理量の大きさを計算し、測定データ３７１を生成する。
【０１４１】
データインターフェース回路３８０は、測定データ３７１をシリアルデータに変換し、外部端子３０３を介して外部から入力されるシリアルクロック信号に同期して、当該シリアルデータを外部端子３０４を介して外部に送信する。データインターフェース回路３８０は、例えば、Ｉ２Ｃバスインターフェースに準拠してシリアルデータを送信する。
【０１４２】
このように、圧電発振器１００Ｂは、センサー素子１２０に加わった所定の物理量の大きさを測定可能なセンサー（圧力センサー、角速度センサー、加速度センサー等）として機能する。
【０１４３】
図１４は、センサー電源供給回路３２０の構成例を示す図である。
【０１４４】
センサー電源供給回路３２０は、オペアンプ３２５、抵抗３２６、３２７、ＮＭＯＳトランジスター３２８を含んで構成されている。
【０１４５】
抵抗３２６の一端はオペアンプ３２５の反転入力端子（−端子）に接続されており、抵抗３２６の他端にはグランド電位（０Ｖ）が供給される。
【０１４６】
抵抗３２７の両端は、それぞれオペアンプ３２５の反転入力端子（−端子）と出力端子に接続されている。
【０１４７】
ＮＭＯＳトランジスター３２８のドレインはオペアンプ３２５の反転入力端子（−端子）に接続されており、ＮＭＯＳトランジスター３２８のドレインにはグランド電位（０Ｖ）が供給される。また、ＮＭＯＳトランジスター３２８のゲートは、入力端子３２３を介してＤ／Ａ変換回路１ＢのＮＭＯＳトランジスター４８のゲートと接続されている。
【０１４８】
オペアンプ３２５の非反転入力端子（＋端子）には、入力端子３２２を介して電源電圧３１１が供給される。
【０１４９】
そして、オペアンプ３２５の出力電圧は、出力端子３２４を介して電源電圧３２１として出力される。
【０１５０】
ここで、電源電圧３１１の電圧値をＶＲＥＧ、抵抗２２６、２２７の抵抗値をそれぞれＲ３１、Ｒ３２、ＮＭＯＳトランジスター３２８を流れる電流（ゲイン調整電流）をＩａｄｊとすると、オペアンプ３２５の出力電圧（すなわち電源電圧３２１）の電圧値ＶＯＳＣは次の式（６）により計算される。
【０１５１】
【数６】
【０１５２】
ここで、先に説明したようにＮＭＯＳトランジスター４８のゲートとドレインが接続されているので、互いにゲートが接続されたＮＭＯＳトランジスター４８とＮＭＯＳトランジスター３２８によりカレントミラー回路が形成され、ゲイン調整電流ＩａｄｊはＮＭＯＳトランジスター４８に流れる電流ＩＤＡＣ（＝Ｉ１）と等しい。
【０１５３】
すなわち、ゲイン調整電流Ｉａｄｊは、図１５（Ａ）に示すようにゲイン調整データのビット値の増減に対して線形に増減する。
【０１５４】
そして、センサー電源供給回路３２０の出力電圧（電源電圧３２１）の電圧値ＶＯＳＣは、式（６）により計算されるので、図１５（Ｂ）に示すようにゲイン調整データのビット値の増減に対して線形に増減する。
【０１５５】
図１６は、発振回路３５０の構成例を示す図である。
【０１５６】
図１６に示すように、発振回路３５０は、ＰＭＯＳトランジスター３５４とＮＭＯＳトランジスター３５５を含む。ＰＭＯＳトランジスター３５４のソースには、電源端子３５２を介して、センサー電源供給回路３２０から電源電圧３２１（電圧値ＶＯＳＣ）が供給され、ＮＭＯＳトランジスター３５５のソースにはグランド電位（０Ｖ）が供給される。そのため、ＰＭＯＳトランジスター３５４とＮＭＯＳトランジスター３５５により形成されるインバーター回路の出力信号の振幅は、電源電圧３２１の電圧値ＶＯＳＣの増減に応じて増減する。
【０１５７】
そして、センサー素子１２０の両端に、このインバーター回路の出力電圧とその反転電圧が加わることにより発振動作が行われるが、この発振周波数はインバーター回路の出力の振幅に対して線形になる。すなわち、電源電圧３２１の電圧値ＶＯＳＣの増減に対して、発振周波数が線形に増減する。
【０１５８】
また、発振回路３５０は、ＰＭＯＳトランジスター３５６とＮＭＯＳトランジスター３５７を含む。ＰＭＯＳトランジスター３５６のソースには、電源端子３５２を介して、センサー電源供給回路３２０から電源電圧３２１（電圧値ＶＯＳＣ）が供給され、ＮＭＯＳトランジスター３５７のソースにはグランド電位（０Ｖ）が供給される。
【０１５９】
そして、ＰＭＯＳトランジスター３５４とＮＭＯＳトランジスター３５５により形成されるインバーター回路の出力信号は、ＰＭＯＳトランジスター３５６とＮＭＯＳトランジスター３５７により形成されるインバーター回路に入力され、発振回路３５０は出力端子３５３を介して発振信号３５１を出力する。従って、発振信号３５１の周波数は、電源電圧３２１の電圧値ＶＯＳＣの増減に対して線形に増減する。
【０１６０】
また、本実施形態では、外部端子３０８を介して、ＰＭＯＳトランジスター３５８のゲートとＮＭＯＳトランジスター３５９のゲートに発振動作を停止させるか否かを制御する制御信号が供給される。この制御信号がハイレベルであればＰＭＯＳトランジスター３５８がオフ、ＮＭＯＳトランジスター３５９がオンになるので発振動作が行われ、この制御信号がローレベルであればＰＭＯＳトランジスター３５８がオン、ＮＭＯＳトランジスター３５９がオフになるので発振動作が停止する。
【０１６１】
本実施形態によれば、第２実施形態のＤ／Ａ変換回路を用いることにより、電源投入直後に行われるセンサー電源のトリミングの精度と安定性、高速動作を両立することができるとともに、小型の圧電発振器を実現することができる。
【０１６２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１６３】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１６４】
１Ａ〜１Ｂ Ｄ／Ａ変換回路、２ デジタル入力信号、１０ クランプ回路、１２ａ〜１２ｈ クランプ回路、１３ａ〜１３ｈ ＰＭＯＳトランジスター、１４ａ〜１４ｈ ＰＭＯＳトランジスター、１５ａ〜１５ｈ ＰＭＯＳトランジスター、１６ａ〜１６ｈ ＮＭＯＳトランジスター、１７ａ〜１７ｈ ＮＭＯＳトランジスター、１８ａ〜１８ｈ ＮＭＯＳトランジスター、２０ 加算器、２２ａ〜２２ｈ 抵抗、２３ オペアンプ、２４〜２６ 抵抗、３０ 反転増幅器、３２ オペアンプ、３３〜３４ 抵抗、４０ 電圧−電流変換回路、４１〜４２ 抵抗、４３ａ〜４３ｂ ＰＭＯＳトランジスター、４４ａ〜４４ｂ ＮＭＯＳトランジスター、４５ａ〜４５ｂ 抵抗、４６ 定電流源、４７ ＰＭＯＳトランジスター、４８ ＮＭＯＳトランジスター、１００Ａ〜１００Ｂ 圧電発振器、１１０ 圧電振動子、１２０ センサー素子、２００ 発振制御用ＩＣ、２０１〜２０７ 外部端子、２０８ 制御電圧、２０９ 発振信号、２１０ 基準電圧発生器、２１１ 基準電圧、２２０ オフセット調整回路、２２１ 基準電圧、２２２〜２２３ 入力端子、２２４ 出力端子、２２５ オペアンプ、２２６〜２２７ 抵抗、２３０ メモリーインターフェース回路、２４０ ＥＥＰＲＯＭ、２５０ デコーダー、２５１ 制御信号、２６０ 電圧制御発振回路、２６１〜２６２ 入力端子、２６３−１〜２６３−ｎ 入力端子、２６４ 出力端子、２６５〜２６６ ＭＯＳバリキャップ、２６７−１〜２６７−ｎ ＮＭＯＳトランジスター、２６８−１〜２６８−ｎ ＮＭＯＳトランジスター、３００ 発振制御用ＩＣ、３０１〜３０８ 外部端子、３１０ バンドギャップレギュレーター、３１１ 電源電圧、３２０ センサー電源供給回路、３２１ 電源電圧、３２２〜３２３ 入力端子、３２４ 出力端子、３２５ オペアンプ、３２６〜３２７ 抵抗、３２８ ＮＭＯＳトランジスター、３３０ メモリーインターフェース回路、３４０ ＥＥＰＲＯＭ、３５０ 発振回路、３５１ 発振信号、３５２ 電源端子、３５３ 出力端子、３５４ ＰＭＯＳトランジスター、３５５ ＮＭＯＳトランジスター、３５６ ＰＭＯＳトランジスター、３５７ ＮＭＯＳトランジスター、３５８ ＰＭＯＳトランジスター、３５９ ＮＭＯＳトランジスター、３６０ カウンター、３６１ カウント値、３７０ 機能ロジック、３７１ 測定データ、３８０ データインターフェース回路
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換回路及び圧電発振器に関する。
【背景技術】
【０００２】
近年のＬＳＩの高集積化・多機能化に伴い、Ｄ／Ａ変換回路が組み込まれたＬＳＩが広く使用されている。また、Ｄ／Ａ変換の機能のみを有するＬＳＩも存在する。
【０００３】
例えば、特許文献１には、抵抗ストリング型のＤ／Ａ変換回路の出力電圧により発振周波数が調整可能な圧電発振器が開示されている。抵抗ストリング型のＤ／Ａ変換回路は、直列接続されたストリング抵抗と並列に接続されたスイッチング用のトランジスターのオン・オフを入力されたデジタル値に基づいて切り替え、ストリング抵抗群の両端から見た抵抗値を変換することによりアナログ信号を生成する。抵抗ストリング型のＤ／Ａ変換回路には、回路構成があまり複雑にならずに容易に構成でき、高い安定性と高速動作を維持できるという利点がある。
【０００４】
また、例えば、特許文献２には、帰還フィードバックを用いたデルタシグマ変調器と低ビットの量子化器とからなるデルタシグマ変調型Ｄ／Ａ変換装置が開示されている。デルタシグマ型Ｄ／Ａ変換回路は、デジタル信号を高い周波数のクロックでオーバーサンプリングしながらΔΣ変調を行うことによって量子化雑音を広帯域に分布させ、高速の低ビットＤ／Ａ変換を行った後にアナログのローパスフィルタで高周波領域の量子化雑音を除去することによってノイズの低いアナログ信号を得る。また、ΔΣ変調器を形成する帰還ループを２次以上の次数で多段構成することで量子化雑音の分布をさらに急峻することができ、帯域内の量子化雑音をさらに下げることができるため、帯域内で使用可能なレンジを向上させることができる。デルタシグマ型Ｄ／Ａ変換回路によれば、抵抗ストリング型Ｄ／Ａ変換回路に比べて小型で高い分解能を実現できるという利点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１２４５３０号公報
【特許文献２】特開２００８−０３５０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、抵抗ストリング型では、ｎビットのＤ／Ａ変換回路を構成するためには（２ｎ＋１−２）個のスイッチング用トランジスターを設ける必要があり、分解能を上げるためにトランジスター数を増やすと、隣接するトランジスターへの電気的なリークを防止するために絶縁される素子分離領域が必要になってしまう。そのため、高い分解能を得ようとすると、ＩＣチップの面積がとても大きくなってしまい小型化は困難になる。よって、抵抗ストリング型Ｄ／Ａ変換回路は高い分解能を得るにはあまり適さない。
【０００７】
また、デルタシグマ型Ｄ／Ａ変換回路を、電源投入後のタイミングでＤ／Ａ変換を初回のみ行ってアナログ値を決定するだけというようなトリミング用途で使おうとすると、応答性を高めるために動作速度を速くし、かつ雑音レベルも十分下げる必要がある。しかし、想定される動作スピード（周波数）の範囲内における量子化雑音を下げるために多段接続をすると高周波域に寄せ集められた量子化雑音が増加し、また発振の恐れもでてくるなど、帰還回路の安定性が悪くなるという問題がある。
【０００８】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、安定性と高速動作を維持し、デジタル入力信号のビット数が多くなっても比較的小さい面積で集積化可能なＤ／Ａ変換回路を提供し、これを利用することで小型の圧電発振器を提供することができる。
【課題を解決するための手段】
【０００９】
（１）本発明は、ｎビット（ｎは２以上の整数）のデジタル入力信号のビット値に応じた大きさのアナログ信号を出力するＤ／Ａ変換回路であって、前記デジタル入力信号の各ビットに対応づけて、ハイレベル及びローレベルがともにクランプされた１ビットのデジタル信号をそれぞれ生成するｎ個のクランプ電圧生成手段と、前記ｎ個のクランプ電圧生成手段が生成するｎビットのデジタル信号の電圧を加算する電圧加算手段と、を含み、前記ｎ個のクランプ電圧生成手段の各々は、前記デジタル入力信号の対応するビットの電圧に応じて、ハイレベル又はローレベルを出力するＣＭＯＳインバーターと、電源電位とグランド電位をそれぞれクリップして第１の電位と第２の電位を生成し、当該第１の電位と当該第２の電位を前記ＣＭＯＳインバーターの出力のハイレベル及びローレベルとして供給する電圧クリップ手段と、を備える。
【００１０】
本発明のＤ／Ａ変換回路によれば、デジタル入力信号のビット数と同じ数のクランプ回路と１つの加算器があればＤ／Ａ変換を実現することができる。従って、本発明のＤ／Ａ変換回路は、抵抗ストリング型Ｄ／Ａ変換回路と異なり、入力ビット数が多くなっても必要なトランジスターの数は線形に増えるだけなので、比較的小さい面積で集積化可能である。
【００１１】
また、本発明のＤ／Ａ変換回路は、デルタシグマ型Ｄ／Ａ変換回路と異なり、帰還回路が存在しないので安定性と高速動作を維持することができる。
【００１２】
さらに、本発明のＤ／Ａ変換回路は、クランプ回路によりクランプされたハイレベル又はローレベルの各ビットが加算器に入力されるので、入力ビット数が増えても加算器の出力電圧を飽和させないように調整することが比較的容易である。
【００１３】
（２）このＤ／Ａ変換回路は、前記ｎ個のクランプ電圧生成手段のうち、より上位のビットに対応づけられたクランプ電圧生成手段ほど、より高いハイレベルとより低いローレベルにクランプされた前記デジタル信号を出力するようにしてもよい。
【００１４】
（３）このＤ／Ａ変換回路は、前記電圧加算手段の加算結果の電圧を反転増幅する反転増幅手段を含むようにしてもよい。
【００１５】
（４）このＤ／Ａ変換回路は、前記電圧加算手段の加算結果の電圧を電流に変換する電圧電流変換手段を含むようにしてもよい。
【００１６】
（５）本発明は、上記のいずれかのＤ／Ａ変換回路と、圧電振動子と、前記圧電振動子を励振して発振信号を出力する発振回路と、前記Ｄ／Ａ変換回路の出力に基づいて、前記発振信号の周波数を調整する発振周波数調整手段と、を含む、圧電発振器である。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態のＤ／Ａ変換回路の構成を示す図。
【図２】図２（Ａ）はデジタル入力信号の各ビットの電圧レベルの一例を示す図であり、図２（Ｂ）はクランプ回路が出力するデジタル信号の各ビットの電圧レベルの一例を示す図。
【図３】デジタル入力信号のビット値と加算器の出力電圧値及びＤ／Ａ変換回路の出力電圧値の関係の一例を示す図。
【図４】第１実施形態のＤ／Ａ変換回路の変形例の構成を示す図。
【図５】第１実施形態のＤ／Ａ変換回路を備えた圧電発振器の構成例を示す図。
【図６】オフセット調整回路の構成例を示す図。
【図７】図７（Ａ）はオフセット調整データのビット値とＤ／Ａ変換回路の出力電圧の関係の一例を示す図であり、図７（Ｂ）はオフセット調整データのビット値と基準電圧の関係の一例を示す図。
【図８】電圧制御発振回路の構成例を示す図。
【図９】ＭＯＳバリキャップのＣ−Ｖ特性の一例を示す図。
【図１０】図１０（Ａ）は制御電圧の電圧値とＭＯＳバリキャップのゲート端子の電圧値及びバックゲート端子の電圧値の関係の一例を示す図であり、図１０（Ｂ）は制御電圧の電圧値と発振信号の周波数の関係の一例を示す図。
【図１１】第２実施形態のＤ／Ａ変換回路の構成を示す図。
【図１２】デジタル入力信号のビット値と加算器の出力電圧の関係の一例を示す図。
【図１３】第２実施形態のＤ／Ａ変換回路を備えた圧電発振器の構成例を示す図。
【図１４】センサー電源供給回路の構成例を示す図。
【図１５】図１５（Ａ）はゲイン調整データのビット値とゲイン調整電流の関係の一例を示す図であり、図１５（Ｂ）はゲイン調整データのビット値とセンサー電源の関係の一例を示す図。
【図１６】発振回路の構成例を示す図。
【発明を実施するための形態】
【００１８】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１９】
１．第１実施形態
（１）Ｄ／Ａ変換回路
図１は、第１実施形態のＤ／Ａ変換回路の構成を示す図である。
【００２０】
本実施形態のＤ／Ａ変換回路１Ａは、クランプ回路１０、加算器２０、反転増幅器３０を含んで構成され、８ビットのデジタル入力信号２による８ビットコードの値（ビット値）に対応する出力電圧を生成する。なお、以下ではデジタル入力信号２のビット数が８であるものとして説明するが、以下の内容は任意のビット数のケースに一般化することができる。
【００２１】
クランプ回路１０は、８ビットのデジタル入力信号２（Ｄ７〜Ｄ０）の各ビットの電圧レベルをそれぞれ特定の電圧レベルに固定（クランプ）した８ビットのデジタル信号（Ｄ７ａ〜Ｄ０ａ）を生成する。
【００２２】
具体的には、クランプ回路１０は、同じ構成の８個のクランプ回路１２ａ、１２ｂ、・・・、１２ｈによって構成されている。８個のクランプ回路１２ａ、１２ｂ、・・・、１２ｈは、デジタル入力信号２（Ｄ７〜Ｄ０）の最上位ビット（ＭＳＢ：Most Significant Bit）から最下位ビット（ＬＳＢ：Least Significant Bit）までの各ビット、すなわちＤ７、Ｄ６、・・・、Ｄ０の電圧レベルをそれぞれ特定の電圧レベルにクランプする。
【００２３】
クランプ回路１２ａは、３個のＰチャネルＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスター（以下、「ＰＭＯＳトランジスター」と表記する）１３ａ、１４ａ、１５ａ及び３個のＮチャネルＭＯＳ型電界効果トランジスター（以下、「ＮＭＯＳトランジスター」と表記する）１６ａ、１７ａ、１８ａによって構成されている。
【００２４】
ＰＭＯＳトランジスター１３ａのゲートとＮＭＯＳトランジスター１６ａのゲートにはデジタル入力信号２の最上位ビット７（Ｄ７）の電位が供給される。また、ＰＭＯＳトランジスター１３ａのソースには一定の電源電位Ｖｒｅｇが供給され、ＮＭＯＳトランジスター１６ａのソースにはグランド電位（０Ｖ）が供給される。
【００２５】
また、ＰＭＯＳトランジスター１３ａのドレインとＮＭＯＳトランジスター１６ａのドレインが接続されている。すなわち、ＰＭＯＳトランジスター１３ａとＮＭＯＳトランジスター１６ａにより、電源電位Ｖｒｅｇをハイレベル、グランド電位をローレベルとして出力するインバーター回路が構成されている。
【００２６】
ＰＭＯＳトランジスター１５ａのゲートとＮＭＯＳトランジスター１７ａのゲートは、ＰＭＯＳトランジスター１３ａのドレインとＮＭＯＳトランジスター１６ａのドレインに接続されている。また、ＰＭＯＳトランジスター１４ａのドレインとＰＭＯＳトランジスター１５ａのソースが接続されており、ＮＭＯＳトランジスター１８ａのドレインとＮＭＯＳトランジスター１７ａのソースが接続されている。
【００２７】
また、ＰＭＯＳトランジスター１５ａのドレインとＮＭＯＳトランジスター１７ａのドレインが接続されている。さらに、ＰＭＯＳトランジスター１４ａのゲートとドレインが接続されており、ＮＭＯＳトランジスター１８ａのゲートとドレインが接続されている。従って、ＰＭＯＳトランジスター１４ａ及びＮＭＯＳトランジスター１８ａは、ソース−ドレイン間に流れる電流が大きいほどソース−ドレイン間の電圧降下が大きくなるダイオードとして機能する。
【００２８】
すなわち、ＰＭＯＳトランジスター１４ａ、１５ａ及びＮＭＯＳトランジスター１７ａ、１８ａにより、電源電位ＶｒｅｇからＰＭＯＳトランジスター１４ａのソース−ドレイン間の電圧を引いた電位をハイレベル、グランド電位にＮＭＯＳトランジスター１８ａのドレイン−ソース間の電圧を加えた電位をローレベルとして出力するクランプ機能付きインバーター回路が構成されている。
【００２９】
このように、クランプ回路１２ａは、ＰＭＯＳトランジスター１３ａとＮＭＯＳトランジスター１６ａにより構成されるインバーター回路とＰＭＯＳトランジスター１４ａ、１５ａ及びＮＭＯＳトランジスター１７ａ、１８ａにより構成されるクランプ機能付きインバーター回路が直列に接続された構成により、デジタル入力信号２の最上位ビット７（Ｄ７）に対して電圧レベルがクランプされたビットデータ（Ｄ７ａ）を出力するようになっている。
【００３０】
同様に、クランプ回路１２ｂは、ＰＭＯＳトランジスター１３ｂとＮＭＯＳトランジスター１６ｂにより構成されるインバーター回路とＰＭＯＳトランジスター１４ｂ、１５ｂ及びＮＭＯＳトランジスター１７ｂ、１８ｂにより構成されるクランプ機能付きインバーター回路が直列に接続された構成により、デジタル入力信号２のビット６（Ｄ６）に対して電圧レベルがクランプされたビットデータ（Ｄ６ａ）を出力するようになっている。
【００３１】
同様に、クランプ回路１２ｈは、ＰＭＯＳトランジスター１３ｈとＮＭＯＳトランジスター１６ｈにより構成されるインバーター回路とＰＭＯＳトランジスター１４ｈ、１５ｈ及びＮＭＯＳトランジスター１７ｈ、１８ｈにより構成されるクランプ機能付きインバーター回路が直列に接続された構成により、デジタル入力信号２の最下位ビット０（Ｄ０）に対して電圧レベルがクランプされたビットデータ（Ｄ０ａ）を出力するようになっている。
【００３２】
図示を省略しているがクランプ回路１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇについても同様に、それぞれ、デジタル入力信号２のビット５（Ｄ５）、ビット４（Ｄ４）、ビット３（Ｄ３）、ビット２（Ｄ２）、ビット１（Ｄ１）に対してそれぞれ電圧レベルがクランプされたビットデータＤ５ａ、Ｄ４ａ、Ｄ３ａ、Ｄ２ａ、Ｄ１ａを出力するようになっている。
【００３３】
加算器２０は、８個の抵抗２２ａ〜２２ｈ、オペアンプ２３、抵抗２４、２５、２６を含んで構成されている。
【００３４】
８個の抵抗２２ａ〜２２ｈの一端にはそれぞれクランプ回路１２ａ〜１２ｈが出力するビットデータＤ７ａ〜Ｄ０ａが供給され、抵抗２２ａ〜２２ｈの他端は、オペアンプ２３の反転入力端子（−端子）に共通接続されている。
【００３５】
抵抗２４の一端には電源電位Ｖｒｅｇが供給され、抵抗２５の一端にはグランド電位が供給され、抵抗２４の他端と抵抗２５の他端はオペアンプ２３の非反転入力端子（＋端子）に共通接続されている。
【００３６】
抵抗２６の両端は、それぞれオペアンプ２３の反転入力端子（−端子）と出力端子に接続されている。
【００３７】
オペアンプ２３の電源端子とグランド端子にはそれぞれ電源電位Ｖｒｅｇとグランド電位（０Ｖ）が供給される。また、オペアンプ２３の非反転入力端子（＋端子）には、抵抗２４と抵抗２５により電源電位Ｖｒｅｇとグランド電位（０Ｖ）の差の電圧が抵抗分圧された基準電位Ｖｒｅｆが供給される。抵抗２４、２５の抵抗値をそれぞれＲ１１、Ｒ１２とすると、基準電位Ｖｒｅｆ＝Ｒ１２／（Ｒ１１＋Ｒ１２）Ｖｒｅｇとなる。
【００３８】
ここで、ビットデータＤ７ａ、Ｄ６ａ、・・・、Ｄ０ａの電圧レベルをそれぞれＶ７、Ｖ６、・・・、Ｖ０、８個の抵抗２２ａ、２２ｂ、・・・、２２ｈの抵抗値をそれぞれＲ７、Ｒ６、・・・Ｒ０、抵抗２６の抵抗値をＲ１３とすると、加算器２０の出力電圧の電圧値ＶＡＤＤＥＲは次の式（１）により計算される。
【００３９】
【数１】
【００４０】
加算器２０の出力電圧は、ビットＤ７ａ〜Ｄ０ａがすべてローレベル（Ｖ７Ｌ〜Ｖ０Ｌ）の時に最大になり、ビットＤ７ａ〜Ｄ０ａがすべてハイレベル（Ｖ７Ｈ〜Ｖ０Ｈ）の時に最小になる。そして、加算器２０の出力電圧の最大値がＶｒｅｇよりも高いか、加算器２０の出力電圧の最小値がグランド電位（０Ｖ）よりも低ければ加算器２０の出力電圧が飽和するため線形性が確保できない。
【００４１】
仮に、クランプ回路１０によりクランプされなければ、加算器２０に入力されるビットＤ７ａ〜Ｄ０ａのハイレベル（Ｖ７Ｈ〜Ｖ０Ｈ）はすべてＶｒｅｇであり、ローレベル（Ｖ７Ｌ〜Ｖ０Ｌ）はすべて０Ｖであるが、本実施形態では、クランプ回路１０によりクランプされるので、加算器２０に入力されるビットＤ７ａ〜Ｄ０ａのハイレベル（Ｖ７Ｈ〜Ｖ０Ｈ）はすべてＶｒｅｇよりも低く、ローレベル（Ｖ７Ｌ〜Ｖ０Ｌ）はすべて０Ｖよりも高い。
【００４２】
そのため、抵抗値Ｒ１３が一定であるとすると、式（１）より、本実施形態では、クランプされない場合と比較して抵抗値Ｒ７〜Ｒ０を小さくすることができる。すなわち、本実施形態では、集積化する場合に抵抗２２ａ〜２２ｈのレイアウトサイズを小さくすることができる。そして、クランプ処理に必要なＰＭＯＳトランジスター１４ａ〜１４ｈ及びＮＭＯＳトランジスター１８ａ〜１８ｈのレイアウトサイズは比較的小さくて済むため、一般的には、Ｄ／Ａ変換回路１Ａ全体としてのレイアウトサイズを小さくすることができる。
【００４３】
反転増幅器３０は、オペアンプ３２、抵抗３３、３４を含んで構成されている。
【００４４】
抵抗３３の一端には加算器２０の出力電圧（電圧値ＶＡＤＤＥＲ）が供給され、抵抗３３の他端はオペアンプ３２の反転入力端子（−端子）に接続されている。
【００４５】
抵抗３４の両端は、それぞれオペアンプ３２の反転入力端子（−端子）と出力端子に接続されている。
【００４６】
オペアンプ３２の電源端子とグランド端子にはそれぞれ電源電位Ｖｒｅｇとグランド電位（０Ｖ）が供給される。また、オペアンプ３２の非反転入力端子（＋端子）には基準電位Ｖｒｅｆが供給される。
【００４７】
ここで、抵抗３３、３４の抵抗値をそれぞれＲ１４、Ｒ１５とすると、反転増幅器３０の出力電圧（すなわちＤ／Ａ変換回路の出力電圧）の電圧値ＶＤＡＣは次の式（２）により計算される。
【００４８】
【数２】
【００４９】
そして、式（２）に式（１）を代入すると次の式（３）が得られる。
【００５０】
【数３】
【００５１】
従って、Ｖ７、Ｖ６、・・・、Ｖ０のハイレベルをそれぞれＶ７Ｈ、Ｖ６Ｈ、・・・、Ｖ０Ｈ、ローレベルをＶ７Ｌ、Ｖ６Ｌ、・・・、Ｖ０Ｌとすると、式（３）より、Ｄ／Ａ変換回路の出力電圧（電圧値ＶＤＡＣ）の線形性を確保するためには、次の式（４）を満たすようにＶ７Ｈ〜Ｖ０Ｈ、Ｖ７Ｌ〜Ｖ０Ｌ、Ｒ７〜Ｒ０を調整する必要がある。
【００５２】
【数４】
【００５３】
図２（Ａ）は、デジタル入力信号２の各ビットの電圧レベルの一例を示しており、図２（Ｂ）は、クランプ回路１０が出力するデジタル信号の各ビットの電圧レベルの一例を示している。
【００５４】
図２（Ａ）に示すように、デジタル入力信号２のビットＤ７〜Ｄ０のハイレベルはすべて３Ｖであり、ローレベルはすべて０Ｖである。
【００５５】
これに対して、図２（Ｂ）に示すように、クランプ回路１０が出力するデジタル信号のビットＤ７ａ〜Ｄ０ａのハイレベル（Ｖ７Ｈ、Ｖ６Ｈ、・・・、Ｖ０Ｈ）は１．１Ｖ付近が最低電位になるように上位ビットほど低くなり、ローレベル（Ｖ７Ｌ、Ｖ６Ｌ、・・・、Ｖ０Ｌ）は１．１Ｖ付近が最高電位になるように上位ビットほど高くなる。すなわち、クランプ回路１０が出力するデジタル信号のビットＤ７ａ〜Ｄ０ａの電圧レベルは、１．１Ｖ付近を中心とする振幅（ハイレベルとローレベルの電位差）が上位ビットほど小さくなっている。
【００５６】
図３は、デジタル入力信号２（Ｄ７〜Ｄ０）のビット値と加算器２０の出力電圧値及びＤ／Ａ変換回路１Ａの出力電圧値の関係の一例を示す図である。
【００５７】
図３において、横軸はデジタル入力信号２（Ｄ７〜Ｄ０）のビット値、縦軸は加算器２０の出力電圧値又はＤ／Ａ変換回路１Ａの出力電圧値である。
【００５８】
加算器２０の出力電圧値は、基準電位Ｖｒｅｆ（１．１Ｖ程度）を中心としてデジタル入力信号２（Ｄ７〜Ｄ０）のビット値が０から２５５（＝２８−１）まで上昇するにつれてほぼ線形に減少する。反転増幅器３０によって、基準電位Ｖｒｅｆを基準として加算器２０の出力電圧が反転するので、Ｄ／Ａ変換回路１Ａの出力電圧値は、基準電位Ｖｒｅｆを中心としてデジタル入力信号２（Ｄ７〜Ｄ０）のビット値が０から２５５（＝２８−１）まで上昇するにつれてほぼ線形に上昇する。
【００５９】
このように、本実施形態によれば、式（４）を満たすようにＶ７Ｈ〜Ｖ０Ｈ、Ｖ７Ｌ〜Ｖ０Ｌ、Ｒ７〜Ｒ０を調整することにより、簡単な構成でありながら線形性のとれたＤ／Ａ変換回路を実現することができる。
【００６０】
図４は、第１実施形態のＤ／Ａ変換回路の変形例の構成を示す図である。図４において、図１と同じ構成には同じ符号を付しており、その説明を省略する。
【００６１】
図４に示す変形例のＤ／Ａ変換回路１Ａの構成は、図１に示した構成に対して、ＰＭＯＳトランジスター１３ａ〜１３ｈ、ＮＭＯＳトランジスター１６ａ〜１６ｈ、反転増幅器３０が削除されている。そして、ＰＭＯＳトランジスター１５ａのゲート端子とＮＭＯＳトランジスター１７ａのゲート端子、ＰＭＯＳトランジスター１５ｂのゲート端子とＮＭＯＳトランジスター１７ｂのゲート端子、・・・、ＰＭＯＳトランジスター１５ｈのゲート端子とＮＭＯＳトランジスター１７ｈのゲート端子には、それぞれデジタル入力信号２の各ビットＤ７、Ｄ６、・・・、Ｄ０が供給され、加算器２０の出力電圧がＤ／Ａ変換回路１Ａの出力電圧になっている。
【００６２】
すなわち、ＰＭＯＳトランジスター１３ａとＮＭＯＳトランジスター１６ａ、ＰＭＯＳトランジスター１３ｂとＮＭＯＳトランジスター１６ｂ、・・・、ＰＭＯＳトランジスター１３ｈとＮＭＯＳトランジスター１６ｈによってそれぞれ構成される８個のインバーター回路がないので、ビットＤ７〜Ｄ０の電圧が図２（Ａ）に示したハイレベルの電圧であればビットＤ７ａ〜Ｄ０ａの電圧は図２（Ｂ）に示したローレベルの電圧になり、ビットＤ７〜Ｄ０の電圧が図２（Ａ）に示したローレベルの電圧であればビットＤ７ａ〜Ｄ０ａの電圧は図２（Ｂ）に示したハイレベルの電圧になる。従って、式（１）より、加算器２０の出力電圧をＤ／Ａ変換回路１Ａの出力電圧とすれば、デジタル入力信号２（Ｄ７〜Ｄ０）のビット値の増加、減少に応じて、出力電圧がそれぞれ増加、減少するＤ／Ａ変換回路を実現することができる。
【００６３】
以上説明したように、第１実施形態のＤ／Ａ変換回路によれば、デジタル入力信号２のビット数と同じ数のクランプ回路１２ａ〜１２ｈと１つの加算器２０があればＤ／Ａ変換を実現することができる。従って、第１実施形態のＤ／Ａ変換回路は、入力ビット数が多くなっても必要なトランジスターの数は線形に増えるだけなので、比較的小さい面積で集積化可能である。
【００６４】
また、第１実施形態のＤ／Ａ変換回路は、デルタシグマ型Ｄ／Ａ変換回路のような帰還回路が存在しないので安定性と高速動作を維持することができる。
【００６５】
さらに、クランプ回路１２ａ〜１２ｈによりクランプされたハイレベル又はローレベルの各ビットが加算器に入力されるので、入力ビット数が増えても加算器の出力電圧を飽和させないように調整することが比較的容易である。
【００６６】
なお、本実施形態における８個のクランプ回路１２ａ〜１２ｈは、本発明における「クランプ電圧生成手段」として機能する。また、ＰＭＯＳトランジスター１５ａ〜１５ｈとＮＭＯＳトランジスター１７ａ〜１７ｈにより構成される８個のインバーター回路は、本発明における「ＣＭＯＳインバーター」として機能する。また、ＰＭＯＳトランジスター１４ａ〜１４ｈ、ＮＭＯＳトランジスター１８ａ〜１８ｈは、本発明における「電圧クリップ手段」として機能する。また、加算器２０は、本発明における「電圧加算手段」として機能する。また、反転増幅器３０は、本発明における「反転増幅手段」として機能する。
【００６７】
（２）圧電発振器
図５は、Ｄ／Ａ変換回路１Ａを備えた圧電発振器の構成例を示す図である。
【００６８】
本実施形態の圧電発振器１００Ａは、圧電振動子１１０と発振制御用ＩＣ（Integrated Circuit）２００を含んで構成されている。
【００６９】
圧電振動子１１０は、逆圧電効果を利用して一定の周波数で振動する圧電素子であり、例えば、水晶振動子やセラミック振動子、ニオブ酸リチウム振動子、タンタル酸リチウム振動子などの単結晶材料を用いた振動子や、酸化亜鉛圧電薄膜振動子、酸化アルミニウム圧電薄膜振動子などの圧電性薄膜を用いた振動子等である。
【００７０】
発振制御用ＩＣ２００は、Ｄ／Ａ変換回路（ＤＡＣ）１Ａ、基準電圧発生器２１０、オフセット調整回路２２０、メモリーインターフェース（Ｉ／Ｆ）回路２３０、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）２４０、デコーダー２５０、電圧制御発振回路２６０を含んで構成されている。
【００７１】
基準電圧発生器２１０は、電源端子（図示省略）から供給される電源電圧を所定の電圧レベルに変換するとともに安定化させて基準電圧２１１を発生させる。
【００７２】
オフセット調整回路２２０は、Ｄ／Ａ変換回路１Ａの出力電圧に応じて基準電圧２１１のオフセットを調整し、所望の電圧レベルの基準電圧２２１を生成する。
【００７３】
メモリーインターフェース回路２３０は、外部端子２０５、２０６、２０７を介して、それぞれチップセレクト信号、クロック信号、データ信号（アドレスデータ、リード／ライト制御信号、ライトデータ等）が入力され、ＥＥＰＲＯＭ２４０やレジスター（図示省略）の所定のビットにライトデータを書き込む処理を行う。
【００７４】
ＥＥＰＲＯＭ２４０には、例えば、製品出荷時の検査工程において、メモリーインターフェース回路２３０を介して、基準電圧２２１が所望の電圧レベルになるように基準電圧２１１のオフセットを調整するためのデータ（オフセット調整データ）と電圧制御発振回路２６０の発振信号２０９の中心周波数を所望の周波数に調整するためのデータ（周波数調整データ）が書き込まれている。
【００７５】
Ｄ／Ａ変換回路１Ａは、図１に示したデジタル入力信号２としてＥＥＰＲＯＭ２４０に記憶されたオフセット調整データが入力され、オフセット調整データに応じたレベルの電圧を出力する。
【００７６】
デコーダー２５０は、ＥＥＰＲＯＭ２４０に記憶された周波数調整データをｎビットの制御信号２５１にデコードする。
【００７７】
電圧制御発振回路２６０は、外部端子２０１、２０２を介して圧電振動子１１０と接続されており、圧電振動子１１０を所定の周波数範囲で発振させて発振信号２０９を出力する。ここで、制御信号２５１によって、発振信号２０９の中心周波数が所望の周波数になるように調整され、外部端子２０３を介して外部から供給される制御電圧２０８と基準電圧２２１の差に応じて、発振信号２０９の周波数が所定の周波数範囲で変化する。
【００７８】
このように、圧電発振器１００Ａは、制御電圧に応じて出力周波数を制御可能な圧電発振器として機能する。
【００７９】
図６は、オフセット調整回路２２０の構成例を示す図である。
【００８０】
オフセット調整回路２２０は、オペアンプ２２５、抵抗２２６、２２７を含んで構成されている。
【００８１】
抵抗２２６の一端には入力端子２２２を介して基準電圧２１１が供給され、抵抗２２６の他端はオペアンプ２２５の反転入力端子（−端子）に接続されている。
【００８２】
抵抗２２７の両端は、それぞれオペアンプ２２５の反転入力端子（−端子）と出力端子に接続されている。
【００８３】
また、オペアンプ２２５の非反転入力端子（＋端子）には、入力端子２２３を介してＤ／Ａ変換回路１Ａの出力電圧が供給される。
【００８４】
そして、オペアンプ２２５の出力電圧は、出力端子２２４を介して基準電圧２２１として出力される。
【００８５】
ここで、基準電圧２１１の電圧値をＶＲＥＦ１、抵抗２２６、２２７の抵抗値をそれぞれＲ２１、Ｒ２２とすると、オペアンプ２２５の出力電圧（すなわち基準電圧２２１）の電圧値ＶＲＥＦ２は次の式（５）により計算される。
【００８６】
【数５】
【００８７】
Ｄ／Ａ変換回路１Ａの出力電圧の電圧値ＶＤＡＣは、式（４）の条件のもとで式（３）により計算されるので、図７（Ａ）に示すようにオフセット調整データのビット値の増減に対して線形に増減する。
【００８８】
同様に、オフセット調整回路２２０の出力電圧（基準電圧２２１）の電圧値ＶＲＥＦ２は、式（５）により計算されるので、図７（Ｂ）に示すようにオフセット調整データのビット値の増減に対して線形に増減する。
【００８９】
図８は、電圧制御発振回路２６０の構成例を示す図である。
【００９０】
図８に示すように、電圧制御発振回路２６０は、ｎ個のＮＭＯＳトランジスター２６７−１〜２６７−ｎとｎ個のＮＭＯＳトランジスター２６８−１〜２６８−ｎを含む。
【００９１】
ＮＭＯＳトランジスター２６７−１〜２６７−ｎのソースにはグランド電位（０Ｖ）が供給され、各ＮＭＯＳトランジスター２６７−ｋ（１≦ｋ≦ｎ）には、ｋが大きいほど大きい容量値となるように重み付けされたキャパシターが接続されている。同様に、ＮＭＯＳトランジスター２６８−１〜２６８−ｎのソースにはグランド電位（０Ｖ）が供給され、各ＮＭＯＳトランジスター２６８−ｋ（１≦ｋ≦ｎ）には、ｋが大きいほど大きい容量値となるように重み付けされたキャパシターが接続されている。
【００９２】
各ＮＭＯＳトランジスター２６７−ｋ（１≦ｋ≦ｎ）のゲート端子と各ＮＭＯＳトランジスター２６８−ｋのゲート端子には、入力端子２６３−ｋを介して、制御信号２５１のビット（ｋ−１）が供給される。そして、制御信号２５１のビット（ｋ−１）がローレベルであれば、ＮＭＯＳトランジスター２６７−ｋと２６８−ｋがオンし、そのドレインに接続されたキャパシターが圧電振動子１１０の負荷として働く。
【００９３】
すなわち、ｎビットの制御信号２５１のビット値が０〜２ｎ−１の範囲で増減すると圧電振動子１１０の負荷容量が線形に増減する。従って、ＥＥＰＲＯＭ２４０に適切な周波数調整コードを書き込むことによって、出力端子２６４を介して出力される発振信号２０９の中心周波数が所望の周波数になるように調整することができる。
【００９４】
また、電圧制御発振回路２６０は、圧電振動子１１０の負荷として働く２つのＭＯＳバリキャップ２６５、２６６を含む。
【００９５】
ＭＯＳバリキャップ２６５のゲート端子は外部端子２０１を介して圧電振動子１１０の一端に接続されており、ＭＯＳバリキャップ２６６のゲート端子は外部端子２０２を介して圧電振動子１１０の他端に接続されている。
【００９６】
ＭＯＳバリキャップ２６５のゲート端子とＭＯＳバリキャップ２６６のゲート端子には、入力端子２６２を介して基準電圧２２１が供給されるようになっている。また、ＭＯＳバリキャップ２６５のバックゲート端子とＭＯＳバリキャップ２６６のバックゲート端子には入力端子２６１を介して制御電圧２０８が供給されるようになっている。
【００９７】
図９は、ＭＯＳバリキャップ２６５、２６６のＣ−Ｖ特性の一例を示す図である。図９に示すように、ゲート端子とバックゲート端子の電位差が０〜ＶＧＢ１の範囲で増減すれば、ＭＯＳバリキャップ２６５、２６６の容量値はＣ０〜Ｃ１の範囲でほぼ線形に増減する。
【００９８】
従って、ＭＯＳバリキャップ２６５、２６６の容量値がＣ０〜Ｃ１の範囲で増減すれば、圧電振動子１１０の発振周波数（すなわち、出力端子２６４を介して出力される発振信号２０９の周波数）を線形に増減させることができる。
【００９９】
図１０（Ａ）は、制御電圧２０８の電圧値とＭＯＳバリキャップ２６５、２６６のゲート端子の電圧値及びバックゲート端子の電圧値の関係の一例を示す図である。また、図１０（Ｂ）は、制御電圧２０８の電圧値と発振信号２０９の周波数の関係の一例を示す図である。
【０１００】
図１０（Ａ）において、横軸は制御電圧２０８の電圧値、縦軸はバリキャップ２６５、２６６のゲート端子又はバックゲート端子の電圧値である。点線はオフセット調整前のＭＯＳバリキャップ２６５、２６６のゲート端子の電圧値、実線はオフセット調整後のＭＯＳバリキャップ２６５、２６６のゲート端子の電圧値をそれぞれ示している。一点鎖線は、ＭＯＳバリキャップ２６５、２６６のバックゲート端子の電圧値を示している。
【０１０１】
図１０（Ｂ）において、横軸は制御電圧２０８の電圧値、縦軸は発振信号２０９の周波数である。点線はオフセット調整前の発振信号２０９の周波数、実線はオフセット調整後の発振信号２０９の周波数をそれぞれ示している。
【０１０２】
また、図１０（Ａ）及び図１０（Ｂ）において、仕様上許される制御電圧２０８の電圧値の範囲はＶＣＭＩＮ〜ＶＣＭＡＸであるものとする。
【０１０３】
オフセット調整前は、図１０（Ａ）に示すように、制御電圧２０８の電圧値がＶＣＭＩＮ〜ＶＣ１の範囲ではゲート端子の電圧値がバックゲート端子の電圧値よりも高くなるため、ゲート端子とバックゲート端子の電位差が０よりも大きい。そのため、ＭＯＳバリキャップ２６５、２６６の容量値はＣ０よりも大きくなる（図９参照）。従って、制御電圧２０８の電圧値がＶＣＭＩＮの時のゲート端子とバックゲート端子の電位差がＶＧＢ１よりも小さければ、制御電圧２０８の電圧値がＶＣＭＩＮ〜ＶＣ１の範囲で変化した時、ＭＯＳバリキャップ２６５、２６６の容量値は制御電圧２０８の電圧値に対してＣ０〜Ｃ１の範囲で線形に増減する。
【０１０４】
一方、制御電圧２０８の電圧値がＶＣ１〜ＶＣＭＡＸの範囲ではゲート端子の電圧値がバックゲート端子の電圧値よりも低くなるため、ゲート端子とバックゲート端子の電位差が０よりも小さい。そのため、ＭＯＳバリキャップ２６５、２６６の容量値は、Ｃ０よりも小さくなり（図９参照）、制御電圧２０８の電圧値に対して線形に変化しなくなる。
【０１０５】
従って、図１０（Ｂ）に示すように、オフセット調整前は、発振信号２０９の周波数は、制御電圧２０８の電圧値がＶＣＭＩＮ〜ＶＣ１の範囲では制御電圧２０８の電圧値に対して線形に変化するが、ＶＣ１〜ＶＣＭＡＸの範囲では線形に変化しない。
【０１０６】
これに対して、オフセット調整後は、図１０（Ａ）に示すように、制御電圧２０８の電圧値がＶＣＭＩＮ〜ＶＣＭＡＸの全範囲において、ゲート端子の電圧値がバックゲート端子の電圧値よりも高くなるため、ゲート端子とバックゲート端子の電位差が０よりも大きい。そのため、ＭＯＳバリキャップ２６５、２６６の容量値はＣ０よりも大きくなる（図９参照）。従って、制御電圧２０８の電圧値がＶＣＭＩＮの時のゲート端子とバックゲート端子の電位差がＶＧＢ１よりも小さければ、制御電圧２０８の電圧値がＶＣＭＩＮ〜ＶＣＭＡＸの範囲で変化した時、ＭＯＳバリキャップ２６５、２６６の容量値は制御電圧２０８の電圧値に対してＣ０〜Ｃ１の範囲で線形に変化する。
【０１０７】
従って、図１０（Ｂ）に示すように、オフセット調整後は、制御電圧２０８がＶＣＭＩＮ〜ＶＣＭＡＸの全範囲で発振信号２０９の周波数が線形に変化する。
【０１０８】
本実施形態によれば、第１実施形態のＤ／Ａ変換回路を用いることにより、電源投入直後に行われる基準電圧のトリミングの精度と安定性、高速動作を両立することができるとともに、小型の圧電発振器を実現することができる。
【０１０９】
２．第２実施形態
（１）Ｄ／Ａ変換回路
図１１は、第２実施形態のＤ／Ａ変換回路の構成を示す図である。
【０１１０】
本実施形態のＤ／Ａ変換回路１Ｂは、クランプ回路１０、加算器２０、電圧−電流変換回路４０を含んで構成され、８ビットのデジタル入力信号２による８ビットコードの値（ビット値）に対応する出力電流を生成する。なお、以下ではデジタル入力信号２のビット数が８であるものとして説明するが、以下の内容は任意のビット数のケースに一般化することができる。
【０１１１】
クランプ回路１０及び加算器２０は、それぞれ、図１に示したクランプ回路１０及び加算器２０と同じ構成であるため、その説明を省略する。
【０１１２】
電圧−電流変換回路４０は、抵抗４１、４２、４５ａ、４５ｂ、ＰＭＯＳトランジスター４３ａ、４３ｂ、４７、ＮＭＯＳトランジスター４４ａ、４４ｂ、４８、定電流源４６を含んで構成されている。
【０１１３】
抵抗４１の一端には電源電位Ｖｒｅｇが供給され、抵抗４２の一端にはグランド電位が供給され、抵抗４１の他端と抵抗４２の他端はＮＭＯＳトランジスター４４ａのゲートに共通接続されている。
【０１１４】
ＰＭＯＳトランジスター４３ａのゲートとドレインが接続されており、ＰＭＯＳトランジスター４３ａのソースには一定の電源電位Ｖｒｅｇが供給される。また、ＰＭＯＳトランジスター４３ａのドレインとＮＭＯＳトランジスター４４ａのドレインが接続されており、ＮＭＯＳトランジスター４４ａのソースには、抵抗４５ａの一端が接続されている。
【０１１５】
同様に、ＰＭＯＳトランジスター４３ｂのゲートとドレインが接続されており、ＰＭＯＳトランジスター４３ｂのソースには一定の電源電位Ｖｒｅｇが供給される。また、ＰＭＯＳトランジスター４３ｂのドレインとＮＭＯＳトランジスター４４ｂのドレインが接続されており、ＮＭＯＳトランジスター４４ｂのソースには、抵抗４５ｂの一端が接続されている。
【０１１６】
抵抗４５ａの他端と抵抗４５ｂの他端は定電流源４６の一端に共通接続されており、定電流源４６の他端にはグランド電位（０Ｖ）が供給される。
【０１１７】
ここで、ＰＭＯＳトランジスター４３ａ、ＮＭＯＳトランジスター４４ａ、抵抗４５ａの接続関係とＰＭＯＳトランジスター４３ｂ、ＮＭＯＳトランジスター４４ｂ、抵抗４５ｂの接続関係は同じである。従って、定電流源４６を流れる電流は、ＮＭＯＳトランジスター４４ａのゲート電圧とＮＭＯＳトランジスター４４ｂのゲート電圧の比に応じて、ＰＭＯＳトランジスター４３ａ、ＮＭＯＳトランジスター４４ａ、抵抗４５ａを流れる電流Ｉ１とＰＭＯＳトランジスター４３ｂ、ＮＭＯＳトランジスター４４ｂ、抵抗４５ｂを流れる電流Ｉ２に分配される。
【０１１８】
ＮＭＯＳトランジスター４４ａのゲートには、抵抗４１と抵抗４２により電源電位Ｖｒｅｇとグランド電位（０Ｖ）の差の電圧が抵抗分圧された基準電位ＶｒｅｆＢが供給される。抵抗４１、４２の抵抗値をそれぞれＲ１４、Ｒ１５とすると、基準電位ＶｒｅｆＢ＝Ｒ１５／（Ｒ１４＋Ｒ１５）Ｖｒｅｇとなる。一方、ＮＭＯＳトランジスター４４ｂのゲートには、加算器２０の出力電圧が供給される。
【０１１９】
ＰＭＯＳトランジスター４７のゲートは、ＰＭＯＳトランジスター４３ａのゲートとドレイン、ＮＭＯＳトランジスター４４ａのドレインに接続されている。
【０１２０】
ＰＭＯＳトランジスター４７のソースには一定の電源電位Ｖｒｅｇが供給され、ＮＭＯＳトランジスター４８のソースにはグランド電位（０Ｖ）が供給される。
【０１２１】
また、ＰＭＯＳトランジスター４７のドレインとＮＭＯＳトランジスター４８のゲート、ドレインが接続されている。
【０１２２】
このＰＭＯＳトランジスター４３ａとＰＭＯＳトランジスター４７によりカレントミラー回路が形成され、ＰＭＯＳトランジスター４３ａに流れる電流Ｉ１と等しい電流ＩＤＡＣがＰＭＯＳトランジスター４７とＮＭＯＳトランジスター４８に流れる。
【０１２３】
図１２は、デジタル入力信号２（Ｄ７〜Ｄ０）のビット値と加算器２０の出力電圧の関係の一例を示す図である。図１２において、横軸はデジタル入力信号２（Ｄ７〜Ｄ０）のビット値、縦軸は加算器２０の出力電圧値である。
【０１２４】
図１２に示すように、加算器２０の出力電圧は、基準電圧ＶｒｅｆＡを基準として、デジタル入力信号２（Ｄ７〜Ｄ０）のビット値の増加に対して線形に減少し、ビット値が０の時に最大値になり、ビット値が２５５の時に最小値になる。なお、基準電圧ＶｒｅｆＡは、オペアンプ２３の非反転入力端子（＋端子）に供給される電圧であり、ＶｒｅｆＡ＝Ｒ１２／（Ｒ１１＋Ｒ１２）Ｖｒｅｇである。
【０１２５】
従って、図１２に示すように、基準電圧ＶｒｅｆＢが加算器２０の出力電圧の最大値よりも高くなるように抵抗４１、４２の抵抗値Ｒ１４、Ｒ１５を調整すると、加算器２０の出力電圧の増加に対して電流Ｉ２が線形に増加するとともに電流Ｉ１（＝ＩＤＡＣ）が線形に減少し、加算器２０の出力電圧の減少に対して電流Ｉ２が線形に減少するとともに電流Ｉ１（＝ＩＤＡＣ）が線形に増加する。
【０１２６】
すなわち、Ｄ／Ａ変換回路１Ｂは、デジタル入力信号２（Ｄ７〜Ｄ０）のビット値の増減に対して線形に増減する電流ＩＤＡＣを出力するＤ／Ａ変換回路として機能する。
【０１２７】
第２実施形態のＤ／Ａ変換回路によれば、第１実施形態のＤ／Ａ変換回路と同様の効果を奏するとともに、簡単な構成でありながら線形性のとれた電流出力のＤ／Ａ変換回路を実現することができる。
【０１２８】
なお、本実施形態における８個のクランプ回路１２ａ〜１２ｈは、本発明における「クランプ電圧生成手段」として機能する。また、ＰＭＯＳトランジスター１５ａ〜１５ｈとＮＭＯＳトランジスター１７ａ〜１７ｈにより構成される８個のインバーター回路は、本発明における「ＣＭＯＳインバーター」として機能する。また、ＰＭＯＳトランジスター１４ａ〜１４ｈ、ＮＭＯＳトランジスター１８ａ〜１８ｈは、本発明における「電圧クリップ手段」として機能する。また、加算器２０は、本発明における「電圧加算手段」として機能する。また、電圧−電流変換回路４０は、本発明における「電圧電流変換手段」として機能する。
【０１２９】
（２）圧電発振器
図１３は、Ｄ／Ａ変換回路１Ｂを備えた圧電発振器の構成例を示す図である。
【０１３０】
本実施形態の圧電発振器１００Ｂは、センサー素子１２０と発振制御用ＩＣ３００を含んで構成されている。
【０１３１】
センサー素子１２０は、加えられた所定の物理量（圧力、角速度、加速度等）の大きさに応じて発振周波数が変化するセンサー素子であり、例えば、水晶振動子等の圧電振動子によって実現することができる。
【０１３２】
発振制御用ＩＣ３００は、Ｄ／Ａ変換回路（ＤＡＣ）１Ｂ、バンドギャップレギュレーター３１０、センサー電源供給回路３２０、メモリーインターフェース（Ｉ／Ｆ）回路３３０、ＥＥＰＲＯＭ３４０、発振回路３５０、カウンター３６０、機能ロジック３７０、データインターフェース（Ｉ／Ｆ）回路３８０を含んで構成されている。
【０１３３】
バンドギャップレギュレーター３１０は、電源端子（図示省略）から供給される電源電圧を所定の電圧レベルに変換するとともに安定化させて電源電圧３１１を発生させる。
【０１３４】
センサー電源供給回路３２０は、Ｄ／Ａ変換回路１Ｂの出力電圧に応じて電源電圧３１１を所望の電圧レベルに調整し、発振回路３５０の電源電圧３２１を生成する。
【０１３５】
メモリーインターフェース回路３３０は、外部端子３０５、３０６、３０７を介して、それぞれチップセレクト信号、クロック信号、データ信号（アドレスデータ、リード／ライト制御信号、ライトデータ等）が入力され、ＥＥＰＲＯＭ３４０やレジスター（図示省略）の所定のビットにライトデータを書き込む処理を行う。
【０１３６】
ＥＥＰＲＯＭ３４０には、例えば、製品出荷時の検査工程において、メモリーインターフェース回路３３０を介して、電源電圧３２１が所望の電圧レベルになるようにセンサー電源供給回路のゲインを調整するためのデータ（ゲイン調整データ）が書き込まれている。
【０１３７】
Ｄ／Ａ変換回路１Ｂは、図１１に示したデジタル入力信号２としてＥＥＰＲＯＭ３４０に記憶されたゲイン調整データが入力され、ゲイン調整データに応じた大きさの電流を出力する。
【０１３８】
発振回路３５０は、外部端子３０１、３０２を介してセンサー素子１２０と接続されており、加えられた物理量の大きさに応じてセンサー素子１２０を所定の周波数範囲で発振させて発振信号３５１を出力する。また、外部端子３０８から入力される制御信号により、発振回路３５０の発振動作を停止させることができるようになっている。
【０１３９】
カウンター３６０は、発振信号３５１のＮ周期（例えば１周期）の時間をカウントする。
【０１４０】
機能ロジック３７０は、カウンター３６０のカウント値３６１に基づいて、発振信号３５１の周波数や当該周波数に対応する物理量の大きさを計算し、測定データ３７１を生成する。
【０１４１】
データインターフェース回路３８０は、測定データ３７１をシリアルデータに変換し、外部端子３０３を介して外部から入力されるシリアルクロック信号に同期して、当該シリアルデータを外部端子３０４を介して外部に送信する。データインターフェース回路３８０は、例えば、Ｉ２Ｃバスインターフェースに準拠してシリアルデータを送信する。
【０１４２】
このように、圧電発振器１００Ｂは、センサー素子１２０に加わった所定の物理量の大きさを測定可能なセンサー（圧力センサー、角速度センサー、加速度センサー等）として機能する。
【０１４３】
図１４は、センサー電源供給回路３２０の構成例を示す図である。
【０１４４】
センサー電源供給回路３２０は、オペアンプ３２５、抵抗３２６、３２７、ＮＭＯＳトランジスター３２８を含んで構成されている。
【０１４５】
抵抗３２６の一端はオペアンプ３２５の反転入力端子（−端子）に接続されており、抵抗３２６の他端にはグランド電位（０Ｖ）が供給される。
【０１４６】
抵抗３２７の両端は、それぞれオペアンプ３２５の反転入力端子（−端子）と出力端子に接続されている。
【０１４７】
ＮＭＯＳトランジスター３２８のドレインはオペアンプ３２５の反転入力端子（−端子）に接続されており、ＮＭＯＳトランジスター３２８のドレインにはグランド電位（０Ｖ）が供給される。また、ＮＭＯＳトランジスター３２８のゲートは、入力端子３２３を介してＤ／Ａ変換回路１ＢのＮＭＯＳトランジスター４８のゲートと接続されている。
【０１４８】
オペアンプ３２５の非反転入力端子（＋端子）には、入力端子３２２を介して電源電圧３１１が供給される。
【０１４９】
そして、オペアンプ３２５の出力電圧は、出力端子３２４を介して電源電圧３２１として出力される。
【０１５０】
ここで、電源電圧３１１の電圧値をＶＲＥＧ、抵抗２２６、２２７の抵抗値をそれぞれＲ３１、Ｒ３２、ＮＭＯＳトランジスター３２８を流れる電流（ゲイン調整電流）をＩａｄｊとすると、オペアンプ３２５の出力電圧（すなわち電源電圧３２１）の電圧値ＶＯＳＣは次の式（６）により計算される。
【０１５１】
【数６】
【０１５２】
ここで、先に説明したようにＮＭＯＳトランジスター４８のゲートとドレインが接続されているので、互いにゲートが接続されたＮＭＯＳトランジスター４８とＮＭＯＳトランジスター３２８によりカレントミラー回路が形成され、ゲイン調整電流ＩａｄｊはＮＭＯＳトランジスター４８に流れる電流ＩＤＡＣ（＝Ｉ１）と等しい。
【０１５３】
すなわち、ゲイン調整電流Ｉａｄｊは、図１５（Ａ）に示すようにゲイン調整データのビット値の増減に対して線形に増減する。
【０１５４】
そして、センサー電源供給回路３２０の出力電圧（電源電圧３２１）の電圧値ＶＯＳＣは、式（６）により計算されるので、図１５（Ｂ）に示すようにゲイン調整データのビット値の増減に対して線形に増減する。
【０１５５】
図１６は、発振回路３５０の構成例を示す図である。
【０１５６】
図１６に示すように、発振回路３５０は、ＰＭＯＳトランジスター３５４とＮＭＯＳトランジスター３５５を含む。ＰＭＯＳトランジスター３５４のソースには、電源端子３５２を介して、センサー電源供給回路３２０から電源電圧３２１（電圧値ＶＯＳＣ）が供給され、ＮＭＯＳトランジスター３５５のソースにはグランド電位（０Ｖ）が供給される。そのため、ＰＭＯＳトランジスター３５４とＮＭＯＳトランジスター３５５により形成されるインバーター回路の出力信号の振幅は、電源電圧３２１の電圧値ＶＯＳＣの増減に応じて増減する。
【０１５７】
そして、センサー素子１２０の両端に、このインバーター回路の出力電圧とその反転電圧が加わることにより発振動作が行われるが、この発振周波数はインバーター回路の出力の振幅に対して線形になる。すなわち、電源電圧３２１の電圧値ＶＯＳＣの増減に対して、発振周波数が線形に増減する。
【０１５８】
また、発振回路３５０は、ＰＭＯＳトランジスター３５６とＮＭＯＳトランジスター３５７を含む。ＰＭＯＳトランジスター３５６のソースには、電源端子３５２を介して、センサー電源供給回路３２０から電源電圧３２１（電圧値ＶＯＳＣ）が供給され、ＮＭＯＳトランジスター３５７のソースにはグランド電位（０Ｖ）が供給される。
【０１５９】
そして、ＰＭＯＳトランジスター３５４とＮＭＯＳトランジスター３５５により形成されるインバーター回路の出力信号は、ＰＭＯＳトランジスター３５６とＮＭＯＳトランジスター３５７により形成されるインバーター回路に入力され、発振回路３５０は出力端子３５３を介して発振信号３５１を出力する。従って、発振信号３５１の周波数は、電源電圧３２１の電圧値ＶＯＳＣの増減に対して線形に増減する。
【０１６０】
また、本実施形態では、外部端子３０８を介して、ＰＭＯＳトランジスター３５８のゲートとＮＭＯＳトランジスター３５９のゲートに発振動作を停止させるか否かを制御する制御信号が供給される。この制御信号がハイレベルであればＰＭＯＳトランジスター３５８がオフ、ＮＭＯＳトランジスター３５９がオンになるので発振動作が行われ、この制御信号がローレベルであればＰＭＯＳトランジスター３５８がオン、ＮＭＯＳトランジスター３５９がオフになるので発振動作が停止する。
【０１６１】
本実施形態によれば、第２実施形態のＤ／Ａ変換回路を用いることにより、電源投入直後に行われるセンサー電源のトリミングの精度と安定性、高速動作を両立することができるとともに、小型の圧電発振器を実現することができる。
【０１６２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１６３】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１６４】
１Ａ〜１Ｂ Ｄ／Ａ変換回路、２ デジタル入力信号、１０ クランプ回路、１２ａ〜１２ｈ クランプ回路、１３ａ〜１３ｈ ＰＭＯＳトランジスター、１４ａ〜１４ｈ ＰＭＯＳトランジスター、１５ａ〜１５ｈ ＰＭＯＳトランジスター、１６ａ〜１６ｈ ＮＭＯＳトランジスター、１７ａ〜１７ｈ ＮＭＯＳトランジスター、１８ａ〜１８ｈ ＮＭＯＳトランジスター、２０ 加算器、２２ａ〜２２ｈ 抵抗、２３ オペアンプ、２４〜２６ 抵抗、３０ 反転増幅器、３２ オペアンプ、３３〜３４ 抵抗、４０ 電圧−電流変換回路、４１〜４２ 抵抗、４３ａ〜４３ｂ ＰＭＯＳトランジスター、４４ａ〜４４ｂ ＮＭＯＳトランジスター、４５ａ〜４５ｂ 抵抗、４６ 定電流源、４７ ＰＭＯＳトランジスター、４８ ＮＭＯＳトランジスター、１００Ａ〜１００Ｂ 圧電発振器、１１０ 圧電振動子、１２０ センサー素子、２００ 発振制御用ＩＣ、２０１〜２０７ 外部端子、２０８ 制御電圧、２０９ 発振信号、２１０ 基準電圧発生器、２１１ 基準電圧、２２０ オフセット調整回路、２２１ 基準電圧、２２２〜２２３ 入力端子、２２４ 出力端子、２２５ オペアンプ、２２６〜２２７ 抵抗、２３０ メモリーインターフェース回路、２４０ ＥＥＰＲＯＭ、２５０ デコーダー、２５１ 制御信号、２６０ 電圧制御発振回路、２６１〜２６２ 入力端子、２６３−１〜２６３−ｎ 入力端子、２６４ 出力端子、２６５〜２６６ ＭＯＳバリキャップ、２６７−１〜２６７−ｎ ＮＭＯＳトランジスター、２６８−１〜２６８−ｎ ＮＭＯＳトランジスター、３００ 発振制御用ＩＣ、３０１〜３０８ 外部端子、３１０ バンドギャップレギュレーター、３１１ 電源電圧、３２０ センサー電源供給回路、３２１ 電源電圧、３２２〜３２３ 入力端子、３２４ 出力端子、３２５ オペアンプ、３２６〜３２７ 抵抗、３２８ ＮＭＯＳトランジスター、３３０ メモリーインターフェース回路、３４０ ＥＥＰＲＯＭ、３５０ 発振回路、３５１ 発振信号、３５２ 電源端子、３５３ 出力端子、３５４ ＰＭＯＳトランジスター、３５５ ＮＭＯＳトランジスター、３５６ ＰＭＯＳトランジスター、３５７ ＮＭＯＳトランジスター、３５８ ＰＭＯＳトランジスター、３５９ ＮＭＯＳトランジスター、３６０ カウンター、３６１ カウント値、３７０ 機能ロジック、３７１ 測定データ、３８０ データインターフェース回路
【特許請求の範囲】
【請求項１】
ｎビット（ｎは２以上の整数）のデジタル入力信号のビット値に応じた大きさのアナログ信号を出力するＤ／Ａ変換回路であって、
前記デジタル入力信号の各ビットに対応づけて、ハイレベル及びローレベルがともにクランプされた１ビットのデジタル信号をそれぞれ生成するｎ個のクランプ電圧生成手段と、
前記ｎ個のクランプ電圧生成手段が生成するｎビットのデジタル信号の電圧を加算する電圧加算手段と、を含み、
前記ｎ個のクランプ電圧生成手段の各々は、
前記デジタル入力信号の対応するビットの電圧に応じて、ハイレベル又はローレベルを出力するＣＭＯＳインバーターと、
電源電位とグランド電位をそれぞれクリップして第１の電位と第２の電位を生成し、当該第１の電位と当該第２の電位を前記ＣＭＯＳインバーターの出力のハイレベル及びローレベルとして供給する電圧クリップ手段と、を備える、Ｄ／Ａ変換回路。
【請求項２】
請求項１において、
前記ｎ個のクランプ電圧生成手段のうち、より上位のビットに対応づけられたクランプ電圧生成手段ほど、より高いハイレベルとより低いローレベルにクランプされた前記デジタル信号を出力する、Ｄ／Ａ変換回路。
【請求項３】
請求項１又は２において、
前記電圧加算手段の加算結果の電圧を反転増幅する反転増幅手段を含む、Ｄ／Ａ変換回路。
【請求項４】
請求項１又は２において、
前記電圧加算手段の加算結果の電圧を電流に変換する電圧電流変換手段を含む、Ｄ／Ａ変換回路。
【請求項５】
請求項１乃至４のいずれかに記載のＤ／Ａ変換回路と、
圧電振動子と、
前記圧電振動子を励振して発振信号を出力する発振回路と、
前記Ｄ／Ａ変換回路の出力に基づいて、前記発振信号の周波数を調整する発振周波数調整手段と、を含む、圧電発振器。
【請求項１】
ｎビット（ｎは２以上の整数）のデジタル入力信号のビット値に応じた大きさのアナログ信号を出力するＤ／Ａ変換回路であって、
前記デジタル入力信号の各ビットに対応づけて、ハイレベル及びローレベルがともにクランプされた１ビットのデジタル信号をそれぞれ生成するｎ個のクランプ電圧生成手段と、
前記ｎ個のクランプ電圧生成手段が生成するｎビットのデジタル信号の電圧を加算する電圧加算手段と、を含み、
前記ｎ個のクランプ電圧生成手段の各々は、
前記デジタル入力信号の対応するビットの電圧に応じて、ハイレベル又はローレベルを出力するＣＭＯＳインバーターと、
電源電位とグランド電位をそれぞれクリップして第１の電位と第２の電位を生成し、当該第１の電位と当該第２の電位を前記ＣＭＯＳインバーターの出力のハイレベル及びローレベルとして供給する電圧クリップ手段と、を備える、Ｄ／Ａ変換回路。
【請求項２】
請求項１において、
前記ｎ個のクランプ電圧生成手段のうち、より上位のビットに対応づけられたクランプ電圧生成手段ほど、より高いハイレベルとより低いローレベルにクランプされた前記デジタル信号を出力する、Ｄ／Ａ変換回路。
【請求項３】
請求項１又は２において、
前記電圧加算手段の加算結果の電圧を反転増幅する反転増幅手段を含む、Ｄ／Ａ変換回路。
【請求項４】
請求項１又は２において、
前記電圧加算手段の加算結果の電圧を電流に変換する電圧電流変換手段を含む、Ｄ／Ａ変換回路。
【請求項５】
請求項１乃至４のいずれかに記載のＤ／Ａ変換回路と、
圧電振動子と、
前記圧電振動子を励振して発振信号を出力する発振回路と、
前記Ｄ／Ａ変換回路の出力に基づいて、前記発振信号の周波数を調整する発振周波数調整手段と、を含む、圧電発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１０１２１２（Ｐ２０１１−１０１２１２Ａ）
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願番号】特願２００９−２５４６９７（Ｐ２００９−２５４６９７）
【出願日】平成２１年１１月６日（２００９．１１．６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願日】平成２１年１１月６日（２００９．１１．６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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