ＳＳＣチップ、ＳＳＣ付きファイバアレイ、ＳＳＣ付きＰＬＣモジュールおよびＳＳＣチップの製造方法
【課題】スポットサイズ変換器（ＳＳＣ）を付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりの向上と工程の簡素化を図れるＳＳＣチップ、ＳＳＣ付きファイバアレイ、ＳＳＣ付きＰＬＣモジュールおよびＳＳＣチップの製造方法を提供する。
【解決手段】ＳＳＣチップ１０は、４つのスポットサイズ変換器（ＳＳＣ）１１を有し、ＰＬＣチップとは別に作製される。各ＳＳＣ１１は、ＰＬＣチップの入出力導波路の端部と同じコア幅およびコア高さの直線導波路１２と、コア幅が直線導波路１２のコア幅から横方向にテーパー状に拡大した横テーパー導波路１３と、コア高さが横テーパー導波路１３のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路１４と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部１５と、を有する。ＰＬＣチップの入出力導波路の端部にＳＳＣを加工する必要が無く、ＰＬＣチップの歩留まりが向上する。
【解決手段】ＳＳＣチップ１０は、４つのスポットサイズ変換器（ＳＳＣ）１１を有し、ＰＬＣチップとは別に作製される。各ＳＳＣ１１は、ＰＬＣチップの入出力導波路の端部と同じコア幅およびコア高さの直線導波路１２と、コア幅が直線導波路１２のコア幅から横方向にテーパー状に拡大した横テーパー導波路１３と、コア高さが横テーパー導波路１３のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路１４と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部１５と、を有する。ＰＬＣチップの入出力導波路の端部にＳＳＣを加工する必要が無く、ＰＬＣチップの歩留まりが向上する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スポットサイズ変換器（ＳＳＣ：Spot-Size Converter）を有するＳＳＣチップ、ＳＳＣ付きファイバアレイ、ＳＳＣ付きＰＬＣモジュールおよびＳＳＣチップの製造方法に関する。
【背景技術】
【０００２】
近年、平面光波回路（ＰＬＣ：Planar Lightwave Circuit）の集積化・小型化のために導波路の高Δ（比屈折率差）化が検討されている。高Δ導波路の平面光波回路を有するＰＬＣチップと通常のシングルモードファイバ(ＳＭＦ)が整列されたファイバアレイとを結合する際には、高Δ導波路とシングルモードファイバはモードフィールドが異なるために，大きな結合損失が生じてしまう。また、導波路のΔが異なるＰＬＣ同士を結合する際にも、低Δ導波路と高Δ導波路はモードフィールドが異なるために、大きな結合損失が生じてしまう。そこで、モードフィールドミスマッチを低減するために、さまざまなスポットサイズ変換器（ＳＳＣ）が検討されている。
【０００３】
スポットサイズ変換器（ＳＳＣ）に関する従来技術として、例えば、非特許文献１乃至５に記載された技術がある。非特許文献１には、低Δコアの中央にテーパー構造を有する高Δコアを配置したダブルコア型ＳＳＣが記載されている。非特許文献２には、低Δコア上にテーパー構造を有する高Δコアを積層した積層型ＳＳＣが記載されている。非特許文献３には、縦および横方向にコア径を拡大した縦横テーパー型ＳＳＣが記載されている。非特許文献４には、縦横テーパー型のエッチング時間を短縮し、コアの形状がＴ字型となるＳＳＣが開示されている。そして、非特許文献５には、横方向にコア径が減少する狭テーパー型ＳＳＣが記載されている。
【０００４】
また、垂直方向へ広がったテーパー状のコアを作成する従来技術として、例えば、特許文献１乃至３に記載された技術がある。特許文献１には、エッチングにより基板またはクラッド層に段差を形成し、その段差の分垂直方向に広がったコアを作成する技術が記載されている。特許文献２には、フォトリソグラフィーにおいてレジストやコアのエッチングレートに差をつけてコアをテーパー状に作成する技術が記載されている。そして、特許文献３には、コアに段差を形成し、その上にコアの薄膜を堆積して段差を平均化してテーパー状のコアを作成する技術が記載されている。
【特許文献１】特開平０９−１９７１５３号公報
【特許文献２】特開平０７−０２７９３４号公報
【特許文献２】特開２００２−１５６５３９号公報
【非特許文献１】渡辺啓他，信学会エレクトロニクスソサイエティ大会，C-3-7, pp.130 (2007).
【非特許文献２】渡辺啓他，信学会総合大会，C-3-81, pp. 251 (2005).
【非特許文献３】井藤幹隆他，信学会エレクトロニクスソサイエティ大会，C-3-13, pp. 146 (2003).
【非特許文献４】井藤幹隆他，信学会総合大会，C-3-72, pp. 212 (2003).
【非特許文献５】水野隆之他，信学会総合大会，C-3-73, pp. 213 (2003).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記従来技術では、スポットサイズの異なる光導波路やファイバを低損失に接続するために、平面光波回路を有するＰＬＣチップを、光導波路の端にＳＳＣを付加するように加工して作製している。このため、ＰＬＣチップ自体の光導波路の歩留まりにＳＳＣの歩留まりが加わるため全体の歩留まりが低下してしまうという問題があった。
また、ＰＬＣチップ自体に、縦および横方向にコア径を拡大した縦横テーパーを作成しようとすると、フォトマスクで横方向へ拡大したコアに加工する工程の他に、縦方向にコア径を拡大する加工の工程が必要であるため、その工程数分だけＰＬＣチップ自体の製造コストが増大してという問題があった。
【０００６】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、スポットサイズ変換器（ＳＳＣ）を付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりの向上と工程の簡素化を図れるＳＳＣチップ、ＳＳＣ付きファイバアレイ、ＳＳＣ付きＰＬＣモジュールおよびＳＳＣチップの製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１に記載の発明に係るＳＳＣチップは、平面光波回路を有するＰＬＣチップに結合して用いられ、１或いは複数のスポットサイズ変換器を有するＳＳＣチップであって、前記スポットサイズ変換器はクラッドおよびコアからなる光導波路であり、コア幅およびコア高さが一定の直線導波路と、コア幅およびコア高さのうち少なくともコア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、を備えることを特徴とする。
【０００８】
この構成によれば、スポットサイズ変換器（ＳＳＣ）を有するＳＳＣチップを、平面光波回路を有するＰＬＣチップとは独立に作製することで、スポットサイズの異なる光導波路を有するＰＬＣチップ同士やＰＬＣとファイバを低損失に接続するために、ＰＬＣチップの光導波路の端、つまり、実回路に接続された入出力導波路の端部に、ＳＳＣを付加する加工を施す必要が無くなる。これにより、ＳＳＣを入出力導波路の端部に付加した平面光波回路を有する従来のＰＬＣチップよりも歩留まりが向上する。また、ＳＳＣチップ１０を、平面光波回路を有するＰＬＣチップとは独立に作製することで、ＰＬＣチップ自体に、縦方向にコア径を拡大した縦テーパーを作成する必要がなくなり、ＰＬＣチップを作製する際に、縦方向にコア径を拡大する加工の工程が必不要になる。そのため、その工程数分だけＰＬＣチップ作製工程の簡素化を図ることができ、ＰＬＣチップの製造コストを低減することができる。
【０００９】
請求項２に記載の発明に係るＳＳＣチップは、前記ＳＳＣチップが、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、前記スポットサイズ変換器は、前記ＰＬＣチップの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、コア幅が前記直線導波路のコア幅から横方向にテーパー状に拡大した横テーパー導波路と、コア高さが前記横テーパー導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする。
【００１０】
この構成によれば、ＳＳＣチップは、コア幅が直線導波路のコア幅から横方向にテーパー状に拡大した横テーパー導波路と、コア高さが横テーパー導波路１３のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、を備えている。このため、スポットサイズの異なる光導波路やファイバを低損失に接続するために、実回路に接続された複数の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無いＰＬＣチップに用いることができる。そのため、ＰＬＣチップには、横テーパー導波路と縦テーパー導波路の両方を形成する必要が無く、歩留まりが更に向上する。
【００１１】
請求項３に記載の発明に係るＳＳＣチップは、前記ＳＳＣチップが、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、前記スポットサイズ変換器は、前記ＰＬＣの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、コア幅およびコア高さが前記直線導波路のコア幅およびコア高さからそれぞれ縦および横方向にテーパー状に拡大した縦横テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする。
【００１２】
この構成によれば、実回路に接続された複数の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無いＰＬＣチップに用いることができる。そのため、ＰＬＣチップには、横テーパー導波路と縦テーパー導波路の両方を形成する必要が無く、歩留まりが更に向上する。
【００１３】
請求項４に記載の発明に係るＳＳＣチップは、前記ＳＳＣチップが、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、前記スポットサイズ変換器は、前記ＰＬＣチップの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、コア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、コア幅が前記縦テーパー導波路のコア幅から横方向にテーパー状に拡大した横テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする。
【００１４】
この構成によれば、実回路に接続された複数の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無いＰＬＣチップに用いることができる。そのため、ＰＬＣチップには、横テーパー導波路と縦テーパー導波路の両方を形成する必要が無く、歩留まりが更に向上する。
【００１５】
請求項５に記載の発明に係るＳＳＣチップは、前記ＳＳＣチップが、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が形成された前記ＰＬＣチップに用いられ、前記スポットサイズ変換器は、前記ＰＬＣチップの前記横テーパー導波路と同じコア幅およびコア高さの直線導波路と、コア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする。
【００１６】
この構成によれば、実回路に接続された複数の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が形成されたＰＬＣチップに用いることができる。そのため、ＰＬＣチップには、縦テーパー導波路を形成する必要が無く、歩留まりが向上する。
【００１７】
請求項６に記載の発明に係るＳＳＣ付きファイバアレイは、請求項１乃至５のいずれかに記載のＳＳＣチップと、複数のファイバが整列配置されたファイバアレイとを備え、
前記複数のスポットサイズ変換器の各スポットサイズ拡大部と、前記複数のファイバの各端面とが最小の接続損失で接続されるように、前記ＳＳＣチップの端面とファイバアレイの端面とが結合されていることを特徴とする。
【００１８】
この構成によれば、ＳＳＣチップの各ＳＳＣの直線導波路の端部と、ＰＬＣチップの各入出力導波路の端部とをすべてのポートで最小の接続損失となるように接続することで、スポットサイズの異なるＰＬＣチップの光導波路とファイバを、ＳＳＣチップを介して低損失に接続することができる。また、複数のスポットサイズ変換器を有するＳＳＣチップを、平面光波回路を有するＰＬＣチップとは独立に作製することで、本発明に係るＳＳＣ付きファイバアレイが用いられるＰＬＣチップの歩留まりが向上する。
【００１９】
請求項７に記載の発明に係るＳＳＣ付きＰＬＣモジュールは、請求項１乃至５のいずれかに記載のＳＳＣチップと、複数の入出力導波路に接続された平面光波回路を有するＰＬＣチップと、複数のファイバが整列配置されたファイバアレイとを備え、前記複数のスポットサイズ変換器の前記直線導波路の端部と前記平面光波回路の複数の入出力導波路の端部とがそれぞれ最小の接続損失で接続されるように、前記ＳＳＣチップの一端面と前記ＰＬＣチップの端面とが結合され、かつ、前記複数のスポットサイズ変換器の前記スポットサイズ拡大部と前記複数のファイバの端面とがそれぞれ最小の接続損失で接続されるように、前記ＳＳＣチップの他端面とファイバアレイの端面とが結合されていることを特徴とする。
【００２０】
この構成によれば、スポットサイズの異なるＰＬＣチップの光導波路とファイバアレイの各ファイバを、ＳＳＣチップを介して低損失に接続することができる。また、複数のスポットサイズ変換器を有するＳＳＣチップを、平面光波回路を有するＰＬＣチップとは独立に作製することで、スポットサイズ変換器を入出力導波路の端部に付加した平面光波回路を有する従来のＰＬＣチップよりも歩留まりが向上する。
【００２１】
請求項８に記載の発明に係るＳＳＣチップの製造方法は、請求項１乃至５のいずれか一つに記載のＳＳＣチップの製造方法であって、火炎堆積法により、基板上に下部クラッド層を成膜する段階と、前記基板上に第１のコア層を成膜する段階と、プラズマＣＶＤ装置内で、前記第１のコア層上の所定位置に複数の開口部を有するシャドウマスクを配置し、プラズマＣＶＤにより、前記第１のコア層上の所定位置に、コア高さがテーパー状に拡大した縦方向のテーパー構造を持つ第２のコア層を成膜する段階と、フォトリソグラフィーおよびエッチングにより複数の導波路パターンを形成する段階と、火炎堆積法により、前記複数の導波路パターン上に上部クラッド層を成膜する段階と、を備えることを特徴とする。
【００２２】
この構成によれば、ＳＳＣチップの第２のコア層を成膜する工程を、プラズマCVDとシャドウマスクを組み合わせて行うことで、縦方向にコア径を拡大させたテーパー、つまり、コア高さがテーパー状に拡大した縦テーパー導波路を作成することができる。そのため、ＰＬＣチップを作製する際に、縦方向にコア径を拡大させるための加工工程を省くことができ、工程を簡素化できる。従って、スポットサイズ変換器（ＳＳＣ）を付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりの向上と工程の簡素化を図ることができる。
【００２３】
請求項９に記載の発明に係るＳＳＣチップの製造方法は、前記第１のコア層をプラズマＣＶＤにより形成することを特徴とする。この構成によれば、第１のコア層をプラズマＣＶＤにより成膜し、第１のコア層１８上に同じくプラズマＣＶＤにより縦方向のテーパー構造を持つ第２のコア層を成膜している。これにより、第１のコア層が第２のコア層と同じ光学特性を有するので、光学特性に優れたＳＳＣチップを実現することができる。
【００２４】
請求項１０に記載の発明に係るＳＳＣチップの製造方法は、前記第１のコア層を火炎堆積法により形成することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、スポットサイズ変換器（ＳＳＣ）を有するＳＳＣチップを、平面光波回路を有するＰＬＣチップとは独立に作製することで、ＳＳＣを付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりが向上する。
【００２６】
また、ＳＳＣチップの第２のコア層を成膜する工程を、プラズマＣＶＤとシャドウマスクを組み合わせて行うことで、縦方向にコア径を拡大させたテーパー、つまり、コア高さがテーパー状に拡大した縦テーパー導波路を作成することができる。そのため、ＰＬＣチップを作製する際に、縦方向にコア径を拡大させるための加工工程を省くことができ、工程を簡素化できる。従って、スポットサイズ変換器（ＳＳＣ）を付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりの向上と工程の簡素化を図ることができる。
【発明を実施するための最良の形態】
【００２７】
本発明を具体化したスポットサイズ変換器（ＳＳＣ：Spot-Size Converter）を有するＳＳＣチップ、ＳＳＣ付きファイバアレイ、ＳＳＣ付きＰＬＣモジュールおよびＳＳＣチップの製造方法の各実施の形態を図面に基づいて説明する。
【００２８】
（ＳＳＣチップの第１実施形態）
図１は本発明の第１実施形態に係るＳＳＣチップ１０を図１乃至図５に基づいて説明する。
図１はＳＳＣチップ１０を示す斜視図、図２はＳＳＣチップ１０の一つのスポットサイズ変換器１１を示す拡大図である。図３はＳＳＣチップ１０を示す平面図、図４は図３のＸ−Ｘ線に沿った断面図である。図５（Ａ）はスポットサイズ変換器１１を示す平面図、図５（Ｂ）はスポットサイズ変換器１１部分の縦断面図、図５（Ｃ）はスポットサイズ変換器１１各部の横断面を示す断面図である。
【００２９】
なお、図１乃至図５において、各部の形状や大きさの比率は多少異なっているが、同じ部位には同じ符号を付してある。また、以下の各実施形態で説明するＳＳＣチップは、平面光波回路（ＰＬＣ：Planar Lightwave Circuit）を有するＰＬＣチップに結合して用いられるものであり、１或いは複数のスポットサイズ変換器（ＳＳＣ）を有している。ＰＬＣチップには、アレイ導波路格子（ＡＷＧ: Arrayed Waveguide Grating）や、マッハツェンダー干渉計（ＭＺＩ：Mach-Zehnder interferometer）回路等の実回路および実回路に接続された複数の入出力導波路をそれぞれ構成するコアおよびクラッドからなる光導波路を含む平面光波回路が形成されている。
【００３０】
第１実施形態に係るＳＳＣチップ１０は、図１および図２に示すように、１例として４つのスポットサイズ変換器（以下、「ＳＳＣ」と言う。）１１を有し、上記ＰＬＣチップとは別に作製される。
【００３１】
ＳＳＣチップ１０は、図１５に示すようなＰＬＣチップ３０に用いられる。このＰＬＣチップ３０は、実回路３１に接続された複数の入出力導波路３２の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無いＰＬＣチップ（以下、このＰＬＣチップを「タイプＡのＰＬＣチップ」と言う。）である。
【００３２】
４つのＳＳＣ１１は、図２乃至図５に示すように、ＰＬＣチップ３０の入出力導波路３２の端部と同じコア幅およびコア高さの直線導波路１２と、コア幅が直線導波路１２のコア幅から横方向にテーパー状に拡大した横テーパー部１３ａを有する横テーパー導波路１３と、コア高さが横テーパー導波路１３のコア高さから縦方向にテーパー状に拡大した縦テーパー部１４ａを有する縦テーパー導波路１４と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部１５と、がそれぞれ順に形成されている。スポットサイズ拡大部１５は、縦テーパー導波路１４の端部である。
【００３３】
図１に示すＳＳＣチップ１０は、図３および図４に示すように、基板１６と、基板１６上に形成された下部クラッド層１７と、下部クラッド層１７上に形成された第１のコア層１８と、第１のコア層１８上の一部に形成された第２のコア層１９と、第１のコア層１８および第２のコア層１９の全体を埋めるように、第１のコア層１８および第２のコア層１９上に形成された上部クラッド層２１とを有する。直線導波路１２と横テーパー導波路１３は、下部クラッド層１７と、第１のコア層１８と、上部クラッド層２１とにより形成されている。また、縦テーパー導波路１４は、下部クラッド層１７と、第１のコア層１８と、第２のコア層１９と、上部クラッド層２１とにより形成されている。
【００３４】
このような構成のＳＳＣチップ１０のＳＳＣ１１では、図５（Ａ）〜（Ｃ）に示すように、その一端側のコア高さとコア幅、つまりスポットサイズ拡大部１５のコア高さＴ２とコア幅Ｗ２は、その他端側の高さとコア幅、つまり直線導波路１２のコア高さＴ１とコア幅Ｗ１より大きくなっている。
【００３５】
（ＳＳＣチップ１０の製造方法の一例）
上記第１実施形態に係るＳＳＣチップ１０は、次のようにして作製される。
（第１の段階）
まず、図６（Ａ）に示すように、火炎堆積（ＦＨＤ：Flame Hydrolysis Deposition）法により、基板１６上に下部クラッド層１７を成膜する。
この第１の段階では、一例として、火炎堆積法により、シリコン基板などの基板１６上に、下部クラッド層１７となるシリカ材料（ＳｉＯ２系のガラス粒子）を堆積し、加熱してガラス膜を溶融透明化する。
【００３６】
（第２の段階）
次に、図示を省略したプラズマＣＶＤ装置内で、プラズマＣＶＤにより下部クラッド層１７上にシリカ材料（ＳｉＯ２系のガラス粒子）からなる第１のコア層１８を成膜する（図６（Ａ）参照）。
【００３７】
（第３の段階）
次に、プラズマＣＶＤ装置内で、第１のコア層１８上の所定位置に、図７（Ａ），（Ｂ）に示すような矩形の開口部２２ａを有するシャドウマスク２２を配置し（図６（Ｂ），図７（Ａ），（Ｂ）参照）、プラズマＣＶＤにより、第１のコア層１８上の所定位置に、シリカ材料（ＳｉＯ２系のガラス粒子）からなり、コア高さが縦方向にテーパー状に拡大した縦方向のテーパー構造を持つ第２のコア層１９を成膜する（図６（Ｃ），図７（Ｃ）参照）。
【００３８】
この第３の段階では、プラズマ状態になった原料ガス（活性化したラジカルやイオン）が、シャドウマスク２２の遮蔽部２２ｂと開口部２２ａの各境界Ａ，Ｂ，Ｃ，Ｄ（図７（Ａ），（Ｂ）参照）でシャドウマスク２２下に回り込むことにより、図６（Ｃ）および図７（Ｃ）に示すようにコア高さがテーパー状に拡大した縦方向のテーパー構造を持つ第２のコア層１９が第１のコア層１８上の所定位置に形成される。
【００３９】
（第４の段階）
次に、図８（Ａ）に示すような４つのパターン２３０を有するフォトマスク２３を用い、フォトリソグラフィーと反応性イオンエッチングにより４つの導波路パターン、つまり、図８（Ｂ）に示す４つのＳＳＣ１１の横方向の形状を形成する。なお、各パターン２３０の直線部２３０ａはＳＳＣ１１の直線導波路１２の横方向の形状を形成する部分であり、傾斜部２３０ｂはＳＳＣ１１の横テーパー導波路１３の横方向の形状を形成する部分であり、そして、直線部２３０ｃはＳＳＣ１１の縦テーパー導波路１４の横方向の形状を形成する部分である。
【００４０】
（第５の段階）
次に、再び火炎堆積法により、４つのＳＳＣ（導波路パターン）１１上に上部クラッド層２１を成膜する（図９（Ａ）参照）。
【００４１】
（第６の段階）
次に、図２に示す直線導波路１２の端部およびスポットサイズ拡大部１５がそれぞれ端面に形成されるように、図９（Ａ）に示す構造体を切断する。なお、スポットサイズ拡大部１５が端面に形成されるようにするには、図９（Ａ）に示す構造体を同図の切断箇所Ｆで切断する。これにより、４つのＳＳＣ１１を有する図１に示すＳＳＣチップ１０が完成する（図９（Ｂ）参照）。図９（Ｂ）は完成したＳＳＣチップ１０の横断面を示している。
【００４２】
[実施例]
次に、図１に示すＳＳＣチップ１０の実施例を説明する。
この実施例では、上記第３の段階において、２．５％Δ（下部クラッド層１７との比屈折率差Δが２．５％）の第１のコア層１８上にプラズマＣＶＤとシャドウマスクを組み合わせて縦方向のテーパー構造を持つ２．５％Δ（上部クラッド層２１との比屈折率差Δが２．５％）の第２のコア層１９を成膜した。
そして、上記第４の段階において、フォトリソグラフィーと反応性イオンエッチングにより４つの導波路パターンを形成してＳＳＣ１１を作成した。
【００４３】
ＳＳＣ１１の他端側のコア高さＴ１とコア幅Ｗ１は２．５％Δコアの実回路（例えば、図１５に示すＰＬＣチップ３０の実回路３１の入出力導波路３２）と同じＴ１＝Ｗ１＝３．５μｍとなっており、ＳＳＣ１１の一端側はＴ２＝Ｗ２＝１２．５μｍとなっている。コア高さＴ１とコア幅Ｗ１が３．５μｍであるＳＳＣ１１の他端、つまり、直線導波路１２の端部は、２．５％ΔコアのＰＬＣチップの入出力導波路（例えば、図１５に示すＰＬＣチップ３０の入出力導波路３２）と低損失で接続されるスポットサイズである。また、コア高さＴ２とコア幅Ｗ２が１２．５μｍであるＳＳＣ１１の一端、つまり、スポットサイズ拡大部１５は、ＳＭＭ（シングルモードファイバ）と低損失で接続されるスポットサイズに変換されている。
【００４４】
ＳＳＣ１１の断面は、実回路３１の入出力導波路３２と同じサイズの直線導波路１２、横テーパー導波路１３、縦テーパー導波路１４及びスポットサイズ拡大部１５の全てが矩形に維持されている。
【００４５】
ＳＳＣ１１のサイズＴ＝Ｗ（コア高さＴ＝コア幅Ｗ）とＳＳＣ−ＳＭＦ間結合損失の計算値との関係は図１０のようになっている。２．５％Δコアの実回路の入出力導波路と同じＴ１＝Ｗ１＝３．５μｍでは、ＳＭＦとそのまま接続すると接続損失は約２．６ｄＢとなるが、Ｔ２＝Ｗ２＝１２．５μｍのＳＳＣ１１とＳＭＦとを接続すると、接続損失は約０．０７ｄＢと低減される。
以上の構成を有する第１実施形態に係るＳＳＣチップ１０によれば、以下のような作用効果を奏する。
【００４６】
（１）複数のＳＳＣ１１を有するＳＳＣチップ１０を、平面光波回路を有するＰＬＣチップとは独立に作製することで、スポットサイズの異なる光導波路やファイバを低損失に接続するために、ＰＬＣチップの光導波路の端、つまり、実回路に接続された入出力導波路の端部に、ＳＳＣを付加する加工を施す必要が無くなる。これにより、ＳＳＣを入出力導波路の端部に付加した平面光波回路を有する従来のＰＬＣチップよりも歩留まりが向上する。
【００４７】
（２）複数のＳＳＣ１１を有するＳＳＣチップ１０を、平面光波回路を有するＰＬＣチップとは独立に作製することで、ＰＬＣチップ自体に、縦方向にコア径を拡大した縦テーパーを作成する必要がなくなり、ＰＬＣチップを作製する際に、縦方向にコア径を拡大する加工の工程が必不要になる。そのため、その工程数分だけＰＬＣチップ作製工程の簡素化を図ることができ、ＰＬＣチップの製造コストを低減することができる。
【００４８】
（３）ＳＳＣチップ１０の第２のコア層１９を成膜する工程を、プラズマＣＶＤとシャドウマスクを組み合わせて行うことで、縦方向にコア径を拡大させたテーパー構造、つまり、コア高さが縦方向にテーパー状に拡大した縦テーパー導波路１４を作成することができる。そのため、ＰＬＣチップを作製する際に、縦方向にコア径を拡大させるための加工工程を省くことができ、工程を簡素化できる。従って、スポットサイズ変換器（ＳＳＣ）を付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりの向上と工程の簡素化を図ることができる。
【００４９】
（４）ＳＳＣチップ１０は、コア幅が直線導波路１２のコア幅から横方向にテーパー状に拡大した横テーパー部１３ａを有する横テーパー導波路１３と、コア高さが横テーパー導波路１３のコア高さから縦方向にテーパー状に拡大した縦テーパー部１４ａを有する縦テーパー導波路１４と、を備えている。このため、スポットサイズ（モードフィールド径）の異なる光導波路やファイバを低損失に接続するために、図１５に示すようなＰＬＣチップ３０、つまり、実回路３１に接続された複数の入出力導波路３２の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無いタイプＡのＰＬＣチップに用いることができる。
【００５０】
（５）高Δ（比屈折率差の大きい）導波路の平面光波回路を有するタイプＡのＰＬＣチップと通常のシングルモードファイバ(ＳＭＦ)が整列されたファイバアレイとを結合する際に、そのＰＬＣチップとファイバアレイの間にＳＳＣチップ１０を介在させることで、モードフィールドミスマッチ（モードフィールド径の違い）が低減されて、接続損失を低減できる。
【００５１】
（６）導波路のΔが異なるタイプＡのＰＬＣチップ同士を結合する際にも、両ＰＬＣチップの間にＳＳＣチップ１０を介在させることで、モードフィールドミスマッチが低減されて、接続損失を低減できる。
【００５２】
（７）上述したＳＳＣチップ１０の製造方法の一例では、第１のコア層１８をプラズマＣＶＤにより成膜し、第１のコア層１８上に同じくプラズマＣＶＤにより縦方向のテーパー構造を持つ第２のコア層１９を成膜している。これにより、第１のコア層１８が第２のコア層１９と同じ光学特性を有するので、光学特性に優れたＳＳＣチップ１０を実現することができる。
【００５３】
（ＳＳＣチップの他の実施形態）
図１１（Ａ）〜（Ｃ）は、第２実施形態に係るＳＳＣチップ１０ＡのＳＳＣのみを示している。このＳＳＣチップ１０Ａは、図１乃至図５に示す上記第１実施形態に係るＳＳＣチップ１０において、ＳＳＣ１１の形態のみを変更したものであり、その他の構成はＳＳＣチップ１０と同様である。
【００５４】
図１１（Ａ）〜（Ｃ）に示すＳＳＣチップ１０Ａは、ＳＳＣチップ１０と同様に、図１５に示すようなタイプＡのＰＬＣチップ３０に用いられる。ＳＳＣチップ１０ＡのＳＳＣ１１Ａは、ＰＬＣ３０の入出力導波路３２の端部と同じコア幅およびコア高さの直線導波路１２Ａと、コア幅およびコア高さが直線導波路１２Ａのコア幅およびコア高さからそれぞれ縦および横方向にテーパー状に拡大した縦横テーパー導波路２４と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部１５Ａと、が順に形成されている。
第２実施形態に係るＳＳＣチップ１０Ａによれば、上記第１実施形態と同様の作用効果を奏する。
【００５５】
図１２（Ａ）〜（Ｃ）は、第３実施形態に係るＳＳＣチップ１０ＢのＳＳＣのみを示している。このＳＳＣチップ１０Ｂは、上記第１実施形態に係るＳＳＣチップ１０において、ＳＳＣ１１の形態のみを変更したものであり、その他の構成はＳＳＣチップ１０と同様である。
【００５６】
図１２（Ａ）〜（Ｃ）に示すＳＳＣチップ１０Ｂは、ＳＳＣチップ１０と同様に、図１５に示すようなタイプＡのＰＬＣチップ３０に用いられる。ＳＳＣチップ１０ＢのＳＳＣ１１Ｂは、ＰＬＣチップ３０の入出力導波路３２の端部と同じコア幅およびコア高さの直線導波路１２Ｂと、コア高さが直線導波路１２Ｂのコア高さから縦方向にテーパー状に拡大した縦テーパー導波路１４Ｂと、コア幅が縦テーパー導波路１４Ｂのコア幅から横方向にテーパー状に拡大した横テーパー導波路１３Ｂと、コア幅およびコア高さがともに拡大したスポットサイズ拡大部１５Ｂと、が順に形成されている。
第３実施形態に係るＳＳＣチップ１０Ｂによれば、上記第１実施形態と同様の作用効果を奏する。
【００５７】
図１３（Ａ）〜（Ｃ）は、第４実施形態に係るＳＳＣチップ１０ＣのＳＳＣのみを示している。このＳＳＣチップ１０Ｃは、上記第１実施形態に係るＳＳＣチップ１０において、ＳＳＣ１１の形態のみを変更したものであり、その他の構成はＳＳＣチップ１０と同様である。
【００５８】
図１３（Ａ）〜（Ｃ）に示すＳＳＣチップ１０Ｃは、図１８に示すようなＰＬＣチップ３０Ａに用いられる。このＰＬＣチップ３０Ａは、実回路３１Ａに接続された複数の入出力導波路３２Ａの端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路３３が形成されたＰＬＣチップ（以下、このＰＬＣチップを「タイプＢのＰＬＣチップ」と言う。）である。
【００５９】
ＳＳＣチップ１０ＣのＳＳＣ１１Ｃは、ＰＬＣチップ３０Ａの横テーパー導波路３３と同じコア幅およびコア高さの直線導波路１２Ｃと、コア高さが直線導波路１２Ｃのコア高さから縦方向にテーパー状に拡大した縦テーパー導波路１４Ｃと、コア幅およびコア高さがともに拡大したスポットサイズ拡大部１５Ｃと、が順に形成されている。
第３実施形態に係るＳＳＣチップ１０Ｃによれば、上記第１実施形態と同様の作用効果を奏する。
【００６０】
（第１実施形態に係るＳＳＣ付きファイバアレイ）
図１４乃至図１７は、本発明の第１実施形態に係るＳＳＣ付きファイバアレイ４０を示している。
ＳＳＣ付きファイバアレイ４０は、図１に示すＳＳＣチップ１０と、複数の（本例では４本の）ファイバ２５が整列配置されたファイバアレイ２０とを備えている。各ファイバ２５は例えばシングルモードファイバである。ファイバアレイ２０は、図１６および図１７に示すように、４つのＶ溝２６ａを有する保持板２６と、４つのＶ溝２６ａ上に載置されて整列配置された４本のファイバ２５とを備える。
【００６１】
ＳＳＣ付きファイバアレイ４０は、４つのＳＳＣ１１の各スポットサイズ拡大部１５と、４本のファイバ２５の各端面２５ａとが最小の接続損失で接続されるように、ＳＳＣチップ１０の端面１０ａとファイバアレイ２０の端面２０ａとが結合されている。
【００６２】
ＳＳＣ付きファイバアレイ４０では、上述したフォトリソグラフィーにより作製するＳＳＣチップ１０はファイバアレイ２０の各ファイバ２５のコアの間隔と同じ間隔に複数のＳＳＣ１１が形成される。そして、ＳＳＣチップ１０の各ＳＳＣ１１とファイバアレイ２０の各ファイバ２５をすべてのポートで最小の接続損失となるように接続して、ＳＳＣ付きファイバアレイ４０を作製する。
【００６３】
このような構成を有するＳＳＣ付きファイバアレイ４０によれば、図１５に示すような上記タイプＡのＰＬＣチップ３０に用いることができる。
また、ＳＳＣチップ１０の各ＳＳＣ１１の直線導波路１２の端部と、ＰＬＣチップ３０の各入出力導波路３２の端部とをすべてのポートで最小の接続損失となるように接続することで、スポットサイズの異なるＰＬＣチップ３０の光導波路とファイバを、ＳＳＣチップ１０を介して低損失に接続することができる。
【００６４】
さらに、ＳＳＣチップ１０のＳＳＣ１１の数と、ファイバアレイ２０のファイバ２５の数とをそれぞれ多くした（例えば８つにした）ＳＳＣ付きファイバアレイ４０を作製しておくことで、１種類のＳＳＣ付きファイバアレイ４０を、ＰＬＣチップ３０の入出力導波路３２の数が異なる多種類のＰＬＣチップ３０に共通に用いることができる。
【００６５】
（第２実施形態に係るＳＳＣ付きファイバアレイ）
図１８および図１９は、本発明の第２実施形態に係るＳＳＣ付きファイバアレイ４０Ａを示している。
ＳＳＣ付きファイバアレイ４０Ａは、図１３に示す４つのＳＳＣ１１Ｃを有するＳＳＣチップ１０Ｃと、４本のファイバ２５が整列配置されたファイバアレイ２０とを備えている。
【００６６】
ＳＳＣ付きファイバアレイ４０Ａは、４つのＳＳＣ１１Ｃの各スポットサイズ拡大部１５Ｃと、４本のファイバ２５の各端面２５ａ（図１４参照）とが最小の接続損失で接続されるように、ＳＳＣチップ１０Ｃの端面１０ａとファイバアレイ２０の端面２０ａとが結合されている。
【００６７】
ＳＳＣ付きファイバアレイ４０Ａでは、上述したフォトリソグラフィーにより作製するＳＳＣチップ１０Ｃはファイバアレイ２０の各ファイバ２５のコアの間隔と同じ間隔にＳＳＣ１１Ｃが形成される。そして、ＳＳＣチップ１０Ｃの各ＳＳＣ１１Ｃとファイバアレイ２０の各ファイバ２５をすべてのポートで最小の接続損失となるように接続して、ＳＳＣ付きファイバアレイ４０Ａを作製する。
【００６８】
このような構成を有するＳＳＣ付きファイバアレイ４０Ａによれば、図１８に示すようなタイプＢのＰＬＣチップ３０に用いることができる。
また、ＳＳＣチップ１０Ｃの各ＳＳＣ１１Ｃの直線導波路１２Ｃの端部と、ＰＬＣチップ３０Ａの各入出力導波路３２Ａ端部の横テーパー導波路３３とをすべてのポートで最小の接続損失となるように接続することで、スポットサイズの異なるＰＬＣチップ３０Ａの光導波路とファイバを、ＳＳＣチップ１０Ｃを介して低損失に接続することができる。
【００６９】
さらに、ＳＳＣチップ１０Ｃの各ＳＳＣ１１Ｃの数と、ファイバアレイ２０のファイバ２５の数とを多くした（例えば８つにした）ＳＳＣ付きファイバアレイ４０Ａを作製しておくことで、１種類のＳＳＣ付きファイバアレイ４０Ａを、ＰＬＣチップ３０Ａの入出力導波路３２Ａの数が異なる多種類のＰＬＣチップ３０Ａに共通に用いることができる。
【００７０】
（第１実施形態に係るＳＳＣ付きＰＬＣモジュール）
第１実施形態に係るＳＳＣ付きＰＬＣモジュール５０を図１５乃至図１７に基づいて説明する。
このＳＳＣ付きＰＬＣモジュール５０は、図１４乃至図１７で説明した第１実施形態に係るＳＳＣ付きファイバアレイ４０と、図１５に示す上記タイプＡのＰＬＣチップ３０とを組み合せたものである。すなわち、ＳＳＣ付きＰＬＣモジュール５０は、図１に示す第１実施形態に係るＳＳＣチップ１０と、ＰＬＣチップ３０と、複数のファイバ２５が整列配置されたファイバアレイ２０とを備えている。
【００７１】
このＳＳＣ付きＰＬＣモジュール５０にあっては、４つの（複数の）ＳＳＣ１１の各直線導波路１２の端部とＰＬＣチップ３０の４つの（複数の）入出力導波路３２の端部とがそれぞれ最小の接続損失で接続されるように、ＳＳＣチップ１０の端面（一端面）１０ｂとＰＬＣチップ３０の端面３０ａとが結合されている。
【００７２】
また、このＳＳＣ付きＰＬＣモジュール５０にあっては、４つのＳＳＣ１１の各スポットサイズ拡大部１５と４本のファイバ２５の端面２５ａとがそれぞれ最小の接続損失で接続されるように、ＳＳＣチップ１０の端面（他端面）１０ａとファイバアレイ２０の端面２０ａとが結合されている。
【００７３】
第１実施形態に係るＳＳＣ付きＰＬＣモジュール５０によれば、スポットサイズの異なるＰＬＣチップ３０の光導波路とファイバアレイ２０の各ファイバ２５を、ＳＳＣチップ１０を介して低損失に接続することができる。また、複数のＳＳＣ１１を有するＳＳＣチップ１０を、平面光波回路を有するＰＬＣチップ３０とは独立に作製することで、ＳＳＣを入出力導波路の端部に付加した平面光波回路を有する従来のＰＬＣチップよりも歩留まりが向上する。
【００７４】
（第２実施形態に係るＳＳＣ付きＰＬＣモジュール）
第２実施形態に係るＳＳＣ付きＰＬＣモジュール５０Ａを図１８および図１９に基づいて説明する。
【００７５】
このＳＳＣ付きＰＬＣモジュール５０Ａは、図１８および図１９で説明した第２実施形態に係るＳＳＣ付きファイバアレイ４０Ａと、図１８に示す上記タイプＢのＰＬＣチップ３０Ａとを組み合せたものである。すなわち、ＳＳＣ付きＰＬＣモジュール５０Ａは、図１３に示す第３実施形態に係るＳＳＣチップ１０Ｃと、ＰＬＣチップ３０Ａと、４本のファイバ２５が整列配置されたファイバアレイ２０とを備えている。
【００７６】
このＳＳＣ付きＰＬＣモジュール５０Ａにあっては、４つのＳＳＣ１１Ｃの各直線導波路１２Ｃの端部とＰＬＣチップ３０Ａの４つの入出力導波路３２端部の各横テーパー導波路３３とがそれぞれ最小の接続損失で接続されるように、ＳＳＣチップ１０Ｃの端面（一端面）１０ｂとＰＬＣチップ３０Ａの端面３０ａとが結合されている。
また、このＳＳＣ付きＰＬＣモジュール５０Ａにあっては、４つのＳＳＣ１１Ｃの各スポットサイズ拡大部１５Ｃと４本のファイバ２５の端面２５ａとがそれぞれ最小の接続損失で接続されるように、ＳＳＣチップ１０Ｃの端面（他端面）１０ａとファイバアレイ２０の端面２０ａとが結合されている。
【００７７】
第２実施形態に係るＳＳＣ付きＰＬＣモジュール５０Ａによれば、スポットサイズの異なるＰＬＣチップ３０Ａの光導波路とファイバアレイ２０の各ファイバ２５を、ＳＳＣチップ１０Ｃを介して低損失に接続することができる。また、複数のＳＳＣ１１Ｃを有するＳＳＣチップ１０Ｃを、平面光波回路を有するＰＬＣチップ３０Ａとは独立に作製することで、ＳＳＣを入出力導波路の端部に付加した平面光波回路を有する従来のＰＬＣチップよりも歩留まりが向上する。
【００７８】
（ＳＳＣチップ１０の製造方法の別例）
この別例では、上述したＳＳＣチップ１０の製造方法の一例で説明した上記第４の段階において、図８（Ａ）に示すフォトマスク２３に代えて図２０に示すフォトマスク２３Ａを用いる。
【００７９】
このフォトマスク２３Ａは、４つのパターン２４０を有し、各パターン２４０で２つ分のＳＳＣ１１の横方向の形状をそれぞれ形成するようになっている。つまり、各パターン２４０は、ＳＳＣ１１の直線導波路１２の横方向の形状をそれぞれ形成する左右の直線部２４０ａと、ＳＳＣ１１の横テーパー導波路１３の横方向の形状をそれぞれ形成する傾斜部２４０ｂと、ＳＳＣ１１の縦テーパー導波路１４の横方向の形状を形成する幅の広い直線部２４０ｃとを有する。この直線部２４０ｃの長手方向の長さ（図２０で左右方向の長さ）は、縦テーパー導波路１４の長手方向の長さの２倍になっている。そして、各パターン２４０は、直線部２４０ｃの長手方向の中心に関して左右対称になっている。
【００８０】
このようなフォトマスク２３Ａを用いる本例の製造方法では、上述したＳＳＣチップ１０の製造方法の一例で説明した上記第６の段階において、図２に示す直線導波路１２の端部およびスポットサイズ拡大部１５がそれぞれ端面に形成されるように、図２０（Ｂ）に示す構造体を切断する。この構造体では、４つのパターン２４０の各々で２つのＳＳＣ１１が形成されている。このため、図２０（Ｂ）に示す構造体を同図の切断箇所Ｇで切断することにより、４つのＳＳＣ１１をそれぞれ有しかつ図９（Ｂ）に示す横断面をそれぞれ有する２つのＳＳＣチップ１０が完成する。従って、本例の製造方法によれば、１チップ上に多数のＳＳＣチップ１０を形成することができ、材料の無駄を減らしてコストの低減を図れる。
【００８１】
なお、上記ＳＳＣチップ１０の製造方法の一例では、プラズマＣＶＤにより下部クラッド層１７上に第１のコア層１８を成膜しているが、第１のコア層１８を火炎堆積法により下部クラッド層１７上に成膜しても良い。
【００８２】
なお、上記各実施形態で説明したＳＳＣチップにおいて、ＳＳＣの数は「４」に限らず、１或いは複数のＳＳＣを有するＳＳＣチップに本発明は適用可能である。また、上記各実施形態で説明したＳＳＣ付きファイバアレイおよびＳＳＣ付きＰＬＣモジュールにおいて、ＳＳＣの数やファイバの数は「４」に限定されない。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１実施形態に係るＳＳＣチップを示す斜視図。
【図２】同ＳＳＣチップの一つのスポットサイズ変換器を示す拡大図。
【図３】同ＳＳＣチップを示す平面図。
【図４】図３のＸ−Ｘ線に沿った断面図。
【図５】（Ａ）はスポットサイズ変換器を示す平面図、（Ｂ）はスポットサイズ変換器の縦断面図、（Ｃ）はスポットサイズ変換器の各部の横断面を示す断面図。
【図６】（Ａ）〜（Ｃ）はＳＳＣチップの製造方法の一例の工程を示す説明図。
【図７】（Ａ），（Ｂ）はＳＳＣチップの製造方法の一例の工程を示す説明図。
【図８】（Ａ），（Ｂ）はＳＳＣチップの製造方法の一例の工程を示す説明図。
【図９】（Ａ）はＳＳＣチップの製造方法の一例の工程を示す説明図、（Ｂ）は作製されたＳＳＣチップを示す断面図。
【図１０】実施例で作製されたＳＳＣ１１のサイズＴ＝Ｗ（コア高さＴ＝コア幅Ｗ）とＳＳＣ−ＳＭＦ間結合損失の計算値との関係を示すグラフ。
【図１１】（Ａ）は第２実施形態に係るＳＳＣチップのスポットサイズ変換器を示す平面図、（Ｂ）はスポットサイズ変換器の縦断面図、（Ｃ）はスポットサイズ変換器の各部の横断面を示す断面図。
【図１２】（Ａ）は第３実施形態に係るＳＳＣチップのスポットサイズ変換器を示す平面図、（Ｂ）はスポットサイズ変換器の縦断面図、（Ｃ）はスポットサイズ変換器の各部の横断面を示す断面図。
【図１３】（Ａ）は第４実施形態に係るＳＳＣチップのスポットサイズ変換器を示す平面図、（Ｂ）はスポットサイズ変換器の縦断面図、（Ｃ）はスポットサイズ変換器の各部の横断面を示す断面図。
【図１４】第１実施形態に係るＳＳＣ付きファイバアレイを示す斜視図。
【図１５】同ＳＳＣ付きファイバアレイを示す平面図。
【図１６】同ＳＳＣ付きファイバアレイを示す縦断面図。
【図１７】図１５のＹ−Ｙ線に沿った断面図。
【図１８】第２実施形態に係るＳＳＣ付きファイバアレイを示す平面図。
【図１９】同ＳＳＣ付きファイバアレイを示す縦断面図。
【図２０】（Ａ），（Ｂ）はＳＳＣチップの製造方法の別例の工程を示す説明図。
【符号の説明】
【００８４】
１０，１０Ａ，１０Ｂ，１０Ｃ…ＳＳＣチップ
１０ａ，１０ｂ…端面
１１，１１Ａ，１１Ｂ，１１Ｃ…スポットサイズ変換器（ＳＳＣ）
１２，１２Ａ，１２Ｂ，１２Ｃ…直線導波路
１３，１３Ｂ…横テーパー導波路
１４，１４Ｂ，１４Ｃ…縦テーパー導波路
１５，１５Ａ，１５Ｂ，１５Ｃ…スポットサイズ拡大部
１６…基板
１７…下部クラッド層
１８…第１のコア層
１９…第２のコア層
２１…上部クラッド層
２４…縦横テーパー導波路
２０…ファイバアレイ
２０ａ…端面
２３，２３Ａ…フォトマスク
２５…ファイバ
３０，３０Ａ…ＰＬＣチップ
３０ａ…端面
３２…入出力導波路
３３…横テーパー導波路
４０，４０Ａ…ＳＳＣ付きファイバアレイ
５０，５０Ａ…ＰＬＣモジュール
２３０，２４０…パターン
【技術分野】
【０００１】
本発明は、スポットサイズ変換器（ＳＳＣ：Spot-Size Converter）を有するＳＳＣチップ、ＳＳＣ付きファイバアレイ、ＳＳＣ付きＰＬＣモジュールおよびＳＳＣチップの製造方法に関する。
【背景技術】
【０００２】
近年、平面光波回路（ＰＬＣ：Planar Lightwave Circuit）の集積化・小型化のために導波路の高Δ（比屈折率差）化が検討されている。高Δ導波路の平面光波回路を有するＰＬＣチップと通常のシングルモードファイバ(ＳＭＦ)が整列されたファイバアレイとを結合する際には、高Δ導波路とシングルモードファイバはモードフィールドが異なるために，大きな結合損失が生じてしまう。また、導波路のΔが異なるＰＬＣ同士を結合する際にも、低Δ導波路と高Δ導波路はモードフィールドが異なるために、大きな結合損失が生じてしまう。そこで、モードフィールドミスマッチを低減するために、さまざまなスポットサイズ変換器（ＳＳＣ）が検討されている。
【０００３】
スポットサイズ変換器（ＳＳＣ）に関する従来技術として、例えば、非特許文献１乃至５に記載された技術がある。非特許文献１には、低Δコアの中央にテーパー構造を有する高Δコアを配置したダブルコア型ＳＳＣが記載されている。非特許文献２には、低Δコア上にテーパー構造を有する高Δコアを積層した積層型ＳＳＣが記載されている。非特許文献３には、縦および横方向にコア径を拡大した縦横テーパー型ＳＳＣが記載されている。非特許文献４には、縦横テーパー型のエッチング時間を短縮し、コアの形状がＴ字型となるＳＳＣが開示されている。そして、非特許文献５には、横方向にコア径が減少する狭テーパー型ＳＳＣが記載されている。
【０００４】
また、垂直方向へ広がったテーパー状のコアを作成する従来技術として、例えば、特許文献１乃至３に記載された技術がある。特許文献１には、エッチングにより基板またはクラッド層に段差を形成し、その段差の分垂直方向に広がったコアを作成する技術が記載されている。特許文献２には、フォトリソグラフィーにおいてレジストやコアのエッチングレートに差をつけてコアをテーパー状に作成する技術が記載されている。そして、特許文献３には、コアに段差を形成し、その上にコアの薄膜を堆積して段差を平均化してテーパー状のコアを作成する技術が記載されている。
【特許文献１】特開平０９−１９７１５３号公報
【特許文献２】特開平０７−０２７９３４号公報
【特許文献２】特開２００２−１５６５３９号公報
【非特許文献１】渡辺啓他，信学会エレクトロニクスソサイエティ大会，C-3-7, pp.130 (2007).
【非特許文献２】渡辺啓他，信学会総合大会，C-3-81, pp. 251 (2005).
【非特許文献３】井藤幹隆他，信学会エレクトロニクスソサイエティ大会，C-3-13, pp. 146 (2003).
【非特許文献４】井藤幹隆他，信学会総合大会，C-3-72, pp. 212 (2003).
【非特許文献５】水野隆之他，信学会総合大会，C-3-73, pp. 213 (2003).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記従来技術では、スポットサイズの異なる光導波路やファイバを低損失に接続するために、平面光波回路を有するＰＬＣチップを、光導波路の端にＳＳＣを付加するように加工して作製している。このため、ＰＬＣチップ自体の光導波路の歩留まりにＳＳＣの歩留まりが加わるため全体の歩留まりが低下してしまうという問題があった。
また、ＰＬＣチップ自体に、縦および横方向にコア径を拡大した縦横テーパーを作成しようとすると、フォトマスクで横方向へ拡大したコアに加工する工程の他に、縦方向にコア径を拡大する加工の工程が必要であるため、その工程数分だけＰＬＣチップ自体の製造コストが増大してという問題があった。
【０００６】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、スポットサイズ変換器（ＳＳＣ）を付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりの向上と工程の簡素化を図れるＳＳＣチップ、ＳＳＣ付きファイバアレイ、ＳＳＣ付きＰＬＣモジュールおよびＳＳＣチップの製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１に記載の発明に係るＳＳＣチップは、平面光波回路を有するＰＬＣチップに結合して用いられ、１或いは複数のスポットサイズ変換器を有するＳＳＣチップであって、前記スポットサイズ変換器はクラッドおよびコアからなる光導波路であり、コア幅およびコア高さが一定の直線導波路と、コア幅およびコア高さのうち少なくともコア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、を備えることを特徴とする。
【０００８】
この構成によれば、スポットサイズ変換器（ＳＳＣ）を有するＳＳＣチップを、平面光波回路を有するＰＬＣチップとは独立に作製することで、スポットサイズの異なる光導波路を有するＰＬＣチップ同士やＰＬＣとファイバを低損失に接続するために、ＰＬＣチップの光導波路の端、つまり、実回路に接続された入出力導波路の端部に、ＳＳＣを付加する加工を施す必要が無くなる。これにより、ＳＳＣを入出力導波路の端部に付加した平面光波回路を有する従来のＰＬＣチップよりも歩留まりが向上する。また、ＳＳＣチップ１０を、平面光波回路を有するＰＬＣチップとは独立に作製することで、ＰＬＣチップ自体に、縦方向にコア径を拡大した縦テーパーを作成する必要がなくなり、ＰＬＣチップを作製する際に、縦方向にコア径を拡大する加工の工程が必不要になる。そのため、その工程数分だけＰＬＣチップ作製工程の簡素化を図ることができ、ＰＬＣチップの製造コストを低減することができる。
【０００９】
請求項２に記載の発明に係るＳＳＣチップは、前記ＳＳＣチップが、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、前記スポットサイズ変換器は、前記ＰＬＣチップの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、コア幅が前記直線導波路のコア幅から横方向にテーパー状に拡大した横テーパー導波路と、コア高さが前記横テーパー導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする。
【００１０】
この構成によれば、ＳＳＣチップは、コア幅が直線導波路のコア幅から横方向にテーパー状に拡大した横テーパー導波路と、コア高さが横テーパー導波路１３のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、を備えている。このため、スポットサイズの異なる光導波路やファイバを低損失に接続するために、実回路に接続された複数の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無いＰＬＣチップに用いることができる。そのため、ＰＬＣチップには、横テーパー導波路と縦テーパー導波路の両方を形成する必要が無く、歩留まりが更に向上する。
【００１１】
請求項３に記載の発明に係るＳＳＣチップは、前記ＳＳＣチップが、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、前記スポットサイズ変換器は、前記ＰＬＣの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、コア幅およびコア高さが前記直線導波路のコア幅およびコア高さからそれぞれ縦および横方向にテーパー状に拡大した縦横テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする。
【００１２】
この構成によれば、実回路に接続された複数の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無いＰＬＣチップに用いることができる。そのため、ＰＬＣチップには、横テーパー導波路と縦テーパー導波路の両方を形成する必要が無く、歩留まりが更に向上する。
【００１３】
請求項４に記載の発明に係るＳＳＣチップは、前記ＳＳＣチップが、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、前記スポットサイズ変換器は、前記ＰＬＣチップの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、コア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、コア幅が前記縦テーパー導波路のコア幅から横方向にテーパー状に拡大した横テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする。
【００１４】
この構成によれば、実回路に接続された複数の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無いＰＬＣチップに用いることができる。そのため、ＰＬＣチップには、横テーパー導波路と縦テーパー導波路の両方を形成する必要が無く、歩留まりが更に向上する。
【００１５】
請求項５に記載の発明に係るＳＳＣチップは、前記ＳＳＣチップが、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が形成された前記ＰＬＣチップに用いられ、前記スポットサイズ変換器は、前記ＰＬＣチップの前記横テーパー導波路と同じコア幅およびコア高さの直線導波路と、コア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする。
【００１６】
この構成によれば、実回路に接続された複数の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が形成されたＰＬＣチップに用いることができる。そのため、ＰＬＣチップには、縦テーパー導波路を形成する必要が無く、歩留まりが向上する。
【００１７】
請求項６に記載の発明に係るＳＳＣ付きファイバアレイは、請求項１乃至５のいずれかに記載のＳＳＣチップと、複数のファイバが整列配置されたファイバアレイとを備え、
前記複数のスポットサイズ変換器の各スポットサイズ拡大部と、前記複数のファイバの各端面とが最小の接続損失で接続されるように、前記ＳＳＣチップの端面とファイバアレイの端面とが結合されていることを特徴とする。
【００１８】
この構成によれば、ＳＳＣチップの各ＳＳＣの直線導波路の端部と、ＰＬＣチップの各入出力導波路の端部とをすべてのポートで最小の接続損失となるように接続することで、スポットサイズの異なるＰＬＣチップの光導波路とファイバを、ＳＳＣチップを介して低損失に接続することができる。また、複数のスポットサイズ変換器を有するＳＳＣチップを、平面光波回路を有するＰＬＣチップとは独立に作製することで、本発明に係るＳＳＣ付きファイバアレイが用いられるＰＬＣチップの歩留まりが向上する。
【００１９】
請求項７に記載の発明に係るＳＳＣ付きＰＬＣモジュールは、請求項１乃至５のいずれかに記載のＳＳＣチップと、複数の入出力導波路に接続された平面光波回路を有するＰＬＣチップと、複数のファイバが整列配置されたファイバアレイとを備え、前記複数のスポットサイズ変換器の前記直線導波路の端部と前記平面光波回路の複数の入出力導波路の端部とがそれぞれ最小の接続損失で接続されるように、前記ＳＳＣチップの一端面と前記ＰＬＣチップの端面とが結合され、かつ、前記複数のスポットサイズ変換器の前記スポットサイズ拡大部と前記複数のファイバの端面とがそれぞれ最小の接続損失で接続されるように、前記ＳＳＣチップの他端面とファイバアレイの端面とが結合されていることを特徴とする。
【００２０】
この構成によれば、スポットサイズの異なるＰＬＣチップの光導波路とファイバアレイの各ファイバを、ＳＳＣチップを介して低損失に接続することができる。また、複数のスポットサイズ変換器を有するＳＳＣチップを、平面光波回路を有するＰＬＣチップとは独立に作製することで、スポットサイズ変換器を入出力導波路の端部に付加した平面光波回路を有する従来のＰＬＣチップよりも歩留まりが向上する。
【００２１】
請求項８に記載の発明に係るＳＳＣチップの製造方法は、請求項１乃至５のいずれか一つに記載のＳＳＣチップの製造方法であって、火炎堆積法により、基板上に下部クラッド層を成膜する段階と、前記基板上に第１のコア層を成膜する段階と、プラズマＣＶＤ装置内で、前記第１のコア層上の所定位置に複数の開口部を有するシャドウマスクを配置し、プラズマＣＶＤにより、前記第１のコア層上の所定位置に、コア高さがテーパー状に拡大した縦方向のテーパー構造を持つ第２のコア層を成膜する段階と、フォトリソグラフィーおよびエッチングにより複数の導波路パターンを形成する段階と、火炎堆積法により、前記複数の導波路パターン上に上部クラッド層を成膜する段階と、を備えることを特徴とする。
【００２２】
この構成によれば、ＳＳＣチップの第２のコア層を成膜する工程を、プラズマCVDとシャドウマスクを組み合わせて行うことで、縦方向にコア径を拡大させたテーパー、つまり、コア高さがテーパー状に拡大した縦テーパー導波路を作成することができる。そのため、ＰＬＣチップを作製する際に、縦方向にコア径を拡大させるための加工工程を省くことができ、工程を簡素化できる。従って、スポットサイズ変換器（ＳＳＣ）を付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりの向上と工程の簡素化を図ることができる。
【００２３】
請求項９に記載の発明に係るＳＳＣチップの製造方法は、前記第１のコア層をプラズマＣＶＤにより形成することを特徴とする。この構成によれば、第１のコア層をプラズマＣＶＤにより成膜し、第１のコア層１８上に同じくプラズマＣＶＤにより縦方向のテーパー構造を持つ第２のコア層を成膜している。これにより、第１のコア層が第２のコア層と同じ光学特性を有するので、光学特性に優れたＳＳＣチップを実現することができる。
【００２４】
請求項１０に記載の発明に係るＳＳＣチップの製造方法は、前記第１のコア層を火炎堆積法により形成することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、スポットサイズ変換器（ＳＳＣ）を有するＳＳＣチップを、平面光波回路を有するＰＬＣチップとは独立に作製することで、ＳＳＣを付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりが向上する。
【００２６】
また、ＳＳＣチップの第２のコア層を成膜する工程を、プラズマＣＶＤとシャドウマスクを組み合わせて行うことで、縦方向にコア径を拡大させたテーパー、つまり、コア高さがテーパー状に拡大した縦テーパー導波路を作成することができる。そのため、ＰＬＣチップを作製する際に、縦方向にコア径を拡大させるための加工工程を省くことができ、工程を簡素化できる。従って、スポットサイズ変換器（ＳＳＣ）を付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりの向上と工程の簡素化を図ることができる。
【発明を実施するための最良の形態】
【００２７】
本発明を具体化したスポットサイズ変換器（ＳＳＣ：Spot-Size Converter）を有するＳＳＣチップ、ＳＳＣ付きファイバアレイ、ＳＳＣ付きＰＬＣモジュールおよびＳＳＣチップの製造方法の各実施の形態を図面に基づいて説明する。
【００２８】
（ＳＳＣチップの第１実施形態）
図１は本発明の第１実施形態に係るＳＳＣチップ１０を図１乃至図５に基づいて説明する。
図１はＳＳＣチップ１０を示す斜視図、図２はＳＳＣチップ１０の一つのスポットサイズ変換器１１を示す拡大図である。図３はＳＳＣチップ１０を示す平面図、図４は図３のＸ−Ｘ線に沿った断面図である。図５（Ａ）はスポットサイズ変換器１１を示す平面図、図５（Ｂ）はスポットサイズ変換器１１部分の縦断面図、図５（Ｃ）はスポットサイズ変換器１１各部の横断面を示す断面図である。
【００２９】
なお、図１乃至図５において、各部の形状や大きさの比率は多少異なっているが、同じ部位には同じ符号を付してある。また、以下の各実施形態で説明するＳＳＣチップは、平面光波回路（ＰＬＣ：Planar Lightwave Circuit）を有するＰＬＣチップに結合して用いられるものであり、１或いは複数のスポットサイズ変換器（ＳＳＣ）を有している。ＰＬＣチップには、アレイ導波路格子（ＡＷＧ: Arrayed Waveguide Grating）や、マッハツェンダー干渉計（ＭＺＩ：Mach-Zehnder interferometer）回路等の実回路および実回路に接続された複数の入出力導波路をそれぞれ構成するコアおよびクラッドからなる光導波路を含む平面光波回路が形成されている。
【００３０】
第１実施形態に係るＳＳＣチップ１０は、図１および図２に示すように、１例として４つのスポットサイズ変換器（以下、「ＳＳＣ」と言う。）１１を有し、上記ＰＬＣチップとは別に作製される。
【００３１】
ＳＳＣチップ１０は、図１５に示すようなＰＬＣチップ３０に用いられる。このＰＬＣチップ３０は、実回路３１に接続された複数の入出力導波路３２の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無いＰＬＣチップ（以下、このＰＬＣチップを「タイプＡのＰＬＣチップ」と言う。）である。
【００３２】
４つのＳＳＣ１１は、図２乃至図５に示すように、ＰＬＣチップ３０の入出力導波路３２の端部と同じコア幅およびコア高さの直線導波路１２と、コア幅が直線導波路１２のコア幅から横方向にテーパー状に拡大した横テーパー部１３ａを有する横テーパー導波路１３と、コア高さが横テーパー導波路１３のコア高さから縦方向にテーパー状に拡大した縦テーパー部１４ａを有する縦テーパー導波路１４と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部１５と、がそれぞれ順に形成されている。スポットサイズ拡大部１５は、縦テーパー導波路１４の端部である。
【００３３】
図１に示すＳＳＣチップ１０は、図３および図４に示すように、基板１６と、基板１６上に形成された下部クラッド層１７と、下部クラッド層１７上に形成された第１のコア層１８と、第１のコア層１８上の一部に形成された第２のコア層１９と、第１のコア層１８および第２のコア層１９の全体を埋めるように、第１のコア層１８および第２のコア層１９上に形成された上部クラッド層２１とを有する。直線導波路１２と横テーパー導波路１３は、下部クラッド層１７と、第１のコア層１８と、上部クラッド層２１とにより形成されている。また、縦テーパー導波路１４は、下部クラッド層１７と、第１のコア層１８と、第２のコア層１９と、上部クラッド層２１とにより形成されている。
【００３４】
このような構成のＳＳＣチップ１０のＳＳＣ１１では、図５（Ａ）〜（Ｃ）に示すように、その一端側のコア高さとコア幅、つまりスポットサイズ拡大部１５のコア高さＴ２とコア幅Ｗ２は、その他端側の高さとコア幅、つまり直線導波路１２のコア高さＴ１とコア幅Ｗ１より大きくなっている。
【００３５】
（ＳＳＣチップ１０の製造方法の一例）
上記第１実施形態に係るＳＳＣチップ１０は、次のようにして作製される。
（第１の段階）
まず、図６（Ａ）に示すように、火炎堆積（ＦＨＤ：Flame Hydrolysis Deposition）法により、基板１６上に下部クラッド層１７を成膜する。
この第１の段階では、一例として、火炎堆積法により、シリコン基板などの基板１６上に、下部クラッド層１７となるシリカ材料（ＳｉＯ２系のガラス粒子）を堆積し、加熱してガラス膜を溶融透明化する。
【００３６】
（第２の段階）
次に、図示を省略したプラズマＣＶＤ装置内で、プラズマＣＶＤにより下部クラッド層１７上にシリカ材料（ＳｉＯ２系のガラス粒子）からなる第１のコア層１８を成膜する（図６（Ａ）参照）。
【００３７】
（第３の段階）
次に、プラズマＣＶＤ装置内で、第１のコア層１８上の所定位置に、図７（Ａ），（Ｂ）に示すような矩形の開口部２２ａを有するシャドウマスク２２を配置し（図６（Ｂ），図７（Ａ），（Ｂ）参照）、プラズマＣＶＤにより、第１のコア層１８上の所定位置に、シリカ材料（ＳｉＯ２系のガラス粒子）からなり、コア高さが縦方向にテーパー状に拡大した縦方向のテーパー構造を持つ第２のコア層１９を成膜する（図６（Ｃ），図７（Ｃ）参照）。
【００３８】
この第３の段階では、プラズマ状態になった原料ガス（活性化したラジカルやイオン）が、シャドウマスク２２の遮蔽部２２ｂと開口部２２ａの各境界Ａ，Ｂ，Ｃ，Ｄ（図７（Ａ），（Ｂ）参照）でシャドウマスク２２下に回り込むことにより、図６（Ｃ）および図７（Ｃ）に示すようにコア高さがテーパー状に拡大した縦方向のテーパー構造を持つ第２のコア層１９が第１のコア層１８上の所定位置に形成される。
【００３９】
（第４の段階）
次に、図８（Ａ）に示すような４つのパターン２３０を有するフォトマスク２３を用い、フォトリソグラフィーと反応性イオンエッチングにより４つの導波路パターン、つまり、図８（Ｂ）に示す４つのＳＳＣ１１の横方向の形状を形成する。なお、各パターン２３０の直線部２３０ａはＳＳＣ１１の直線導波路１２の横方向の形状を形成する部分であり、傾斜部２３０ｂはＳＳＣ１１の横テーパー導波路１３の横方向の形状を形成する部分であり、そして、直線部２３０ｃはＳＳＣ１１の縦テーパー導波路１４の横方向の形状を形成する部分である。
【００４０】
（第５の段階）
次に、再び火炎堆積法により、４つのＳＳＣ（導波路パターン）１１上に上部クラッド層２１を成膜する（図９（Ａ）参照）。
【００４１】
（第６の段階）
次に、図２に示す直線導波路１２の端部およびスポットサイズ拡大部１５がそれぞれ端面に形成されるように、図９（Ａ）に示す構造体を切断する。なお、スポットサイズ拡大部１５が端面に形成されるようにするには、図９（Ａ）に示す構造体を同図の切断箇所Ｆで切断する。これにより、４つのＳＳＣ１１を有する図１に示すＳＳＣチップ１０が完成する（図９（Ｂ）参照）。図９（Ｂ）は完成したＳＳＣチップ１０の横断面を示している。
【００４２】
[実施例]
次に、図１に示すＳＳＣチップ１０の実施例を説明する。
この実施例では、上記第３の段階において、２．５％Δ（下部クラッド層１７との比屈折率差Δが２．５％）の第１のコア層１８上にプラズマＣＶＤとシャドウマスクを組み合わせて縦方向のテーパー構造を持つ２．５％Δ（上部クラッド層２１との比屈折率差Δが２．５％）の第２のコア層１９を成膜した。
そして、上記第４の段階において、フォトリソグラフィーと反応性イオンエッチングにより４つの導波路パターンを形成してＳＳＣ１１を作成した。
【００４３】
ＳＳＣ１１の他端側のコア高さＴ１とコア幅Ｗ１は２．５％Δコアの実回路（例えば、図１５に示すＰＬＣチップ３０の実回路３１の入出力導波路３２）と同じＴ１＝Ｗ１＝３．５μｍとなっており、ＳＳＣ１１の一端側はＴ２＝Ｗ２＝１２．５μｍとなっている。コア高さＴ１とコア幅Ｗ１が３．５μｍであるＳＳＣ１１の他端、つまり、直線導波路１２の端部は、２．５％ΔコアのＰＬＣチップの入出力導波路（例えば、図１５に示すＰＬＣチップ３０の入出力導波路３２）と低損失で接続されるスポットサイズである。また、コア高さＴ２とコア幅Ｗ２が１２．５μｍであるＳＳＣ１１の一端、つまり、スポットサイズ拡大部１５は、ＳＭＭ（シングルモードファイバ）と低損失で接続されるスポットサイズに変換されている。
【００４４】
ＳＳＣ１１の断面は、実回路３１の入出力導波路３２と同じサイズの直線導波路１２、横テーパー導波路１３、縦テーパー導波路１４及びスポットサイズ拡大部１５の全てが矩形に維持されている。
【００４５】
ＳＳＣ１１のサイズＴ＝Ｗ（コア高さＴ＝コア幅Ｗ）とＳＳＣ−ＳＭＦ間結合損失の計算値との関係は図１０のようになっている。２．５％Δコアの実回路の入出力導波路と同じＴ１＝Ｗ１＝３．５μｍでは、ＳＭＦとそのまま接続すると接続損失は約２．６ｄＢとなるが、Ｔ２＝Ｗ２＝１２．５μｍのＳＳＣ１１とＳＭＦとを接続すると、接続損失は約０．０７ｄＢと低減される。
以上の構成を有する第１実施形態に係るＳＳＣチップ１０によれば、以下のような作用効果を奏する。
【００４６】
（１）複数のＳＳＣ１１を有するＳＳＣチップ１０を、平面光波回路を有するＰＬＣチップとは独立に作製することで、スポットサイズの異なる光導波路やファイバを低損失に接続するために、ＰＬＣチップの光導波路の端、つまり、実回路に接続された入出力導波路の端部に、ＳＳＣを付加する加工を施す必要が無くなる。これにより、ＳＳＣを入出力導波路の端部に付加した平面光波回路を有する従来のＰＬＣチップよりも歩留まりが向上する。
【００４７】
（２）複数のＳＳＣ１１を有するＳＳＣチップ１０を、平面光波回路を有するＰＬＣチップとは独立に作製することで、ＰＬＣチップ自体に、縦方向にコア径を拡大した縦テーパーを作成する必要がなくなり、ＰＬＣチップを作製する際に、縦方向にコア径を拡大する加工の工程が必不要になる。そのため、その工程数分だけＰＬＣチップ作製工程の簡素化を図ることができ、ＰＬＣチップの製造コストを低減することができる。
【００４８】
（３）ＳＳＣチップ１０の第２のコア層１９を成膜する工程を、プラズマＣＶＤとシャドウマスクを組み合わせて行うことで、縦方向にコア径を拡大させたテーパー構造、つまり、コア高さが縦方向にテーパー状に拡大した縦テーパー導波路１４を作成することができる。そのため、ＰＬＣチップを作製する際に、縦方向にコア径を拡大させるための加工工程を省くことができ、工程を簡素化できる。従って、スポットサイズ変換器（ＳＳＣ）を付加した光導波路回路を有する従来のＰＬＣチップよりも歩留まりの向上と工程の簡素化を図ることができる。
【００４９】
（４）ＳＳＣチップ１０は、コア幅が直線導波路１２のコア幅から横方向にテーパー状に拡大した横テーパー部１３ａを有する横テーパー導波路１３と、コア高さが横テーパー導波路１３のコア高さから縦方向にテーパー状に拡大した縦テーパー部１４ａを有する縦テーパー導波路１４と、を備えている。このため、スポットサイズ（モードフィールド径）の異なる光導波路やファイバを低損失に接続するために、図１５に示すようなＰＬＣチップ３０、つまり、実回路３１に接続された複数の入出力導波路３２の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無いタイプＡのＰＬＣチップに用いることができる。
【００５０】
（５）高Δ（比屈折率差の大きい）導波路の平面光波回路を有するタイプＡのＰＬＣチップと通常のシングルモードファイバ(ＳＭＦ)が整列されたファイバアレイとを結合する際に、そのＰＬＣチップとファイバアレイの間にＳＳＣチップ１０を介在させることで、モードフィールドミスマッチ（モードフィールド径の違い）が低減されて、接続損失を低減できる。
【００５１】
（６）導波路のΔが異なるタイプＡのＰＬＣチップ同士を結合する際にも、両ＰＬＣチップの間にＳＳＣチップ１０を介在させることで、モードフィールドミスマッチが低減されて、接続損失を低減できる。
【００５２】
（７）上述したＳＳＣチップ１０の製造方法の一例では、第１のコア層１８をプラズマＣＶＤにより成膜し、第１のコア層１８上に同じくプラズマＣＶＤにより縦方向のテーパー構造を持つ第２のコア層１９を成膜している。これにより、第１のコア層１８が第２のコア層１９と同じ光学特性を有するので、光学特性に優れたＳＳＣチップ１０を実現することができる。
【００５３】
（ＳＳＣチップの他の実施形態）
図１１（Ａ）〜（Ｃ）は、第２実施形態に係るＳＳＣチップ１０ＡのＳＳＣのみを示している。このＳＳＣチップ１０Ａは、図１乃至図５に示す上記第１実施形態に係るＳＳＣチップ１０において、ＳＳＣ１１の形態のみを変更したものであり、その他の構成はＳＳＣチップ１０と同様である。
【００５４】
図１１（Ａ）〜（Ｃ）に示すＳＳＣチップ１０Ａは、ＳＳＣチップ１０と同様に、図１５に示すようなタイプＡのＰＬＣチップ３０に用いられる。ＳＳＣチップ１０ＡのＳＳＣ１１Ａは、ＰＬＣ３０の入出力導波路３２の端部と同じコア幅およびコア高さの直線導波路１２Ａと、コア幅およびコア高さが直線導波路１２Ａのコア幅およびコア高さからそれぞれ縦および横方向にテーパー状に拡大した縦横テーパー導波路２４と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部１５Ａと、が順に形成されている。
第２実施形態に係るＳＳＣチップ１０Ａによれば、上記第１実施形態と同様の作用効果を奏する。
【００５５】
図１２（Ａ）〜（Ｃ）は、第３実施形態に係るＳＳＣチップ１０ＢのＳＳＣのみを示している。このＳＳＣチップ１０Ｂは、上記第１実施形態に係るＳＳＣチップ１０において、ＳＳＣ１１の形態のみを変更したものであり、その他の構成はＳＳＣチップ１０と同様である。
【００５６】
図１２（Ａ）〜（Ｃ）に示すＳＳＣチップ１０Ｂは、ＳＳＣチップ１０と同様に、図１５に示すようなタイプＡのＰＬＣチップ３０に用いられる。ＳＳＣチップ１０ＢのＳＳＣ１１Ｂは、ＰＬＣチップ３０の入出力導波路３２の端部と同じコア幅およびコア高さの直線導波路１２Ｂと、コア高さが直線導波路１２Ｂのコア高さから縦方向にテーパー状に拡大した縦テーパー導波路１４Ｂと、コア幅が縦テーパー導波路１４Ｂのコア幅から横方向にテーパー状に拡大した横テーパー導波路１３Ｂと、コア幅およびコア高さがともに拡大したスポットサイズ拡大部１５Ｂと、が順に形成されている。
第３実施形態に係るＳＳＣチップ１０Ｂによれば、上記第１実施形態と同様の作用効果を奏する。
【００５７】
図１３（Ａ）〜（Ｃ）は、第４実施形態に係るＳＳＣチップ１０ＣのＳＳＣのみを示している。このＳＳＣチップ１０Ｃは、上記第１実施形態に係るＳＳＣチップ１０において、ＳＳＣ１１の形態のみを変更したものであり、その他の構成はＳＳＣチップ１０と同様である。
【００５８】
図１３（Ａ）〜（Ｃ）に示すＳＳＣチップ１０Ｃは、図１８に示すようなＰＬＣチップ３０Ａに用いられる。このＰＬＣチップ３０Ａは、実回路３１Ａに接続された複数の入出力導波路３２Ａの端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路３３が形成されたＰＬＣチップ（以下、このＰＬＣチップを「タイプＢのＰＬＣチップ」と言う。）である。
【００５９】
ＳＳＣチップ１０ＣのＳＳＣ１１Ｃは、ＰＬＣチップ３０Ａの横テーパー導波路３３と同じコア幅およびコア高さの直線導波路１２Ｃと、コア高さが直線導波路１２Ｃのコア高さから縦方向にテーパー状に拡大した縦テーパー導波路１４Ｃと、コア幅およびコア高さがともに拡大したスポットサイズ拡大部１５Ｃと、が順に形成されている。
第３実施形態に係るＳＳＣチップ１０Ｃによれば、上記第１実施形態と同様の作用効果を奏する。
【００６０】
（第１実施形態に係るＳＳＣ付きファイバアレイ）
図１４乃至図１７は、本発明の第１実施形態に係るＳＳＣ付きファイバアレイ４０を示している。
ＳＳＣ付きファイバアレイ４０は、図１に示すＳＳＣチップ１０と、複数の（本例では４本の）ファイバ２５が整列配置されたファイバアレイ２０とを備えている。各ファイバ２５は例えばシングルモードファイバである。ファイバアレイ２０は、図１６および図１７に示すように、４つのＶ溝２６ａを有する保持板２６と、４つのＶ溝２６ａ上に載置されて整列配置された４本のファイバ２５とを備える。
【００６１】
ＳＳＣ付きファイバアレイ４０は、４つのＳＳＣ１１の各スポットサイズ拡大部１５と、４本のファイバ２５の各端面２５ａとが最小の接続損失で接続されるように、ＳＳＣチップ１０の端面１０ａとファイバアレイ２０の端面２０ａとが結合されている。
【００６２】
ＳＳＣ付きファイバアレイ４０では、上述したフォトリソグラフィーにより作製するＳＳＣチップ１０はファイバアレイ２０の各ファイバ２５のコアの間隔と同じ間隔に複数のＳＳＣ１１が形成される。そして、ＳＳＣチップ１０の各ＳＳＣ１１とファイバアレイ２０の各ファイバ２５をすべてのポートで最小の接続損失となるように接続して、ＳＳＣ付きファイバアレイ４０を作製する。
【００６３】
このような構成を有するＳＳＣ付きファイバアレイ４０によれば、図１５に示すような上記タイプＡのＰＬＣチップ３０に用いることができる。
また、ＳＳＣチップ１０の各ＳＳＣ１１の直線導波路１２の端部と、ＰＬＣチップ３０の各入出力導波路３２の端部とをすべてのポートで最小の接続損失となるように接続することで、スポットサイズの異なるＰＬＣチップ３０の光導波路とファイバを、ＳＳＣチップ１０を介して低損失に接続することができる。
【００６４】
さらに、ＳＳＣチップ１０のＳＳＣ１１の数と、ファイバアレイ２０のファイバ２５の数とをそれぞれ多くした（例えば８つにした）ＳＳＣ付きファイバアレイ４０を作製しておくことで、１種類のＳＳＣ付きファイバアレイ４０を、ＰＬＣチップ３０の入出力導波路３２の数が異なる多種類のＰＬＣチップ３０に共通に用いることができる。
【００６５】
（第２実施形態に係るＳＳＣ付きファイバアレイ）
図１８および図１９は、本発明の第２実施形態に係るＳＳＣ付きファイバアレイ４０Ａを示している。
ＳＳＣ付きファイバアレイ４０Ａは、図１３に示す４つのＳＳＣ１１Ｃを有するＳＳＣチップ１０Ｃと、４本のファイバ２５が整列配置されたファイバアレイ２０とを備えている。
【００６６】
ＳＳＣ付きファイバアレイ４０Ａは、４つのＳＳＣ１１Ｃの各スポットサイズ拡大部１５Ｃと、４本のファイバ２５の各端面２５ａ（図１４参照）とが最小の接続損失で接続されるように、ＳＳＣチップ１０Ｃの端面１０ａとファイバアレイ２０の端面２０ａとが結合されている。
【００６７】
ＳＳＣ付きファイバアレイ４０Ａでは、上述したフォトリソグラフィーにより作製するＳＳＣチップ１０Ｃはファイバアレイ２０の各ファイバ２５のコアの間隔と同じ間隔にＳＳＣ１１Ｃが形成される。そして、ＳＳＣチップ１０Ｃの各ＳＳＣ１１Ｃとファイバアレイ２０の各ファイバ２５をすべてのポートで最小の接続損失となるように接続して、ＳＳＣ付きファイバアレイ４０Ａを作製する。
【００６８】
このような構成を有するＳＳＣ付きファイバアレイ４０Ａによれば、図１８に示すようなタイプＢのＰＬＣチップ３０に用いることができる。
また、ＳＳＣチップ１０Ｃの各ＳＳＣ１１Ｃの直線導波路１２Ｃの端部と、ＰＬＣチップ３０Ａの各入出力導波路３２Ａ端部の横テーパー導波路３３とをすべてのポートで最小の接続損失となるように接続することで、スポットサイズの異なるＰＬＣチップ３０Ａの光導波路とファイバを、ＳＳＣチップ１０Ｃを介して低損失に接続することができる。
【００６９】
さらに、ＳＳＣチップ１０Ｃの各ＳＳＣ１１Ｃの数と、ファイバアレイ２０のファイバ２５の数とを多くした（例えば８つにした）ＳＳＣ付きファイバアレイ４０Ａを作製しておくことで、１種類のＳＳＣ付きファイバアレイ４０Ａを、ＰＬＣチップ３０Ａの入出力導波路３２Ａの数が異なる多種類のＰＬＣチップ３０Ａに共通に用いることができる。
【００７０】
（第１実施形態に係るＳＳＣ付きＰＬＣモジュール）
第１実施形態に係るＳＳＣ付きＰＬＣモジュール５０を図１５乃至図１７に基づいて説明する。
このＳＳＣ付きＰＬＣモジュール５０は、図１４乃至図１７で説明した第１実施形態に係るＳＳＣ付きファイバアレイ４０と、図１５に示す上記タイプＡのＰＬＣチップ３０とを組み合せたものである。すなわち、ＳＳＣ付きＰＬＣモジュール５０は、図１に示す第１実施形態に係るＳＳＣチップ１０と、ＰＬＣチップ３０と、複数のファイバ２５が整列配置されたファイバアレイ２０とを備えている。
【００７１】
このＳＳＣ付きＰＬＣモジュール５０にあっては、４つの（複数の）ＳＳＣ１１の各直線導波路１２の端部とＰＬＣチップ３０の４つの（複数の）入出力導波路３２の端部とがそれぞれ最小の接続損失で接続されるように、ＳＳＣチップ１０の端面（一端面）１０ｂとＰＬＣチップ３０の端面３０ａとが結合されている。
【００７２】
また、このＳＳＣ付きＰＬＣモジュール５０にあっては、４つのＳＳＣ１１の各スポットサイズ拡大部１５と４本のファイバ２５の端面２５ａとがそれぞれ最小の接続損失で接続されるように、ＳＳＣチップ１０の端面（他端面）１０ａとファイバアレイ２０の端面２０ａとが結合されている。
【００７３】
第１実施形態に係るＳＳＣ付きＰＬＣモジュール５０によれば、スポットサイズの異なるＰＬＣチップ３０の光導波路とファイバアレイ２０の各ファイバ２５を、ＳＳＣチップ１０を介して低損失に接続することができる。また、複数のＳＳＣ１１を有するＳＳＣチップ１０を、平面光波回路を有するＰＬＣチップ３０とは独立に作製することで、ＳＳＣを入出力導波路の端部に付加した平面光波回路を有する従来のＰＬＣチップよりも歩留まりが向上する。
【００７４】
（第２実施形態に係るＳＳＣ付きＰＬＣモジュール）
第２実施形態に係るＳＳＣ付きＰＬＣモジュール５０Ａを図１８および図１９に基づいて説明する。
【００７５】
このＳＳＣ付きＰＬＣモジュール５０Ａは、図１８および図１９で説明した第２実施形態に係るＳＳＣ付きファイバアレイ４０Ａと、図１８に示す上記タイプＢのＰＬＣチップ３０Ａとを組み合せたものである。すなわち、ＳＳＣ付きＰＬＣモジュール５０Ａは、図１３に示す第３実施形態に係るＳＳＣチップ１０Ｃと、ＰＬＣチップ３０Ａと、４本のファイバ２５が整列配置されたファイバアレイ２０とを備えている。
【００７６】
このＳＳＣ付きＰＬＣモジュール５０Ａにあっては、４つのＳＳＣ１１Ｃの各直線導波路１２Ｃの端部とＰＬＣチップ３０Ａの４つの入出力導波路３２端部の各横テーパー導波路３３とがそれぞれ最小の接続損失で接続されるように、ＳＳＣチップ１０Ｃの端面（一端面）１０ｂとＰＬＣチップ３０Ａの端面３０ａとが結合されている。
また、このＳＳＣ付きＰＬＣモジュール５０Ａにあっては、４つのＳＳＣ１１Ｃの各スポットサイズ拡大部１５Ｃと４本のファイバ２５の端面２５ａとがそれぞれ最小の接続損失で接続されるように、ＳＳＣチップ１０Ｃの端面（他端面）１０ａとファイバアレイ２０の端面２０ａとが結合されている。
【００７７】
第２実施形態に係るＳＳＣ付きＰＬＣモジュール５０Ａによれば、スポットサイズの異なるＰＬＣチップ３０Ａの光導波路とファイバアレイ２０の各ファイバ２５を、ＳＳＣチップ１０Ｃを介して低損失に接続することができる。また、複数のＳＳＣ１１Ｃを有するＳＳＣチップ１０Ｃを、平面光波回路を有するＰＬＣチップ３０Ａとは独立に作製することで、ＳＳＣを入出力導波路の端部に付加した平面光波回路を有する従来のＰＬＣチップよりも歩留まりが向上する。
【００７８】
（ＳＳＣチップ１０の製造方法の別例）
この別例では、上述したＳＳＣチップ１０の製造方法の一例で説明した上記第４の段階において、図８（Ａ）に示すフォトマスク２３に代えて図２０に示すフォトマスク２３Ａを用いる。
【００７９】
このフォトマスク２３Ａは、４つのパターン２４０を有し、各パターン２４０で２つ分のＳＳＣ１１の横方向の形状をそれぞれ形成するようになっている。つまり、各パターン２４０は、ＳＳＣ１１の直線導波路１２の横方向の形状をそれぞれ形成する左右の直線部２４０ａと、ＳＳＣ１１の横テーパー導波路１３の横方向の形状をそれぞれ形成する傾斜部２４０ｂと、ＳＳＣ１１の縦テーパー導波路１４の横方向の形状を形成する幅の広い直線部２４０ｃとを有する。この直線部２４０ｃの長手方向の長さ（図２０で左右方向の長さ）は、縦テーパー導波路１４の長手方向の長さの２倍になっている。そして、各パターン２４０は、直線部２４０ｃの長手方向の中心に関して左右対称になっている。
【００８０】
このようなフォトマスク２３Ａを用いる本例の製造方法では、上述したＳＳＣチップ１０の製造方法の一例で説明した上記第６の段階において、図２に示す直線導波路１２の端部およびスポットサイズ拡大部１５がそれぞれ端面に形成されるように、図２０（Ｂ）に示す構造体を切断する。この構造体では、４つのパターン２４０の各々で２つのＳＳＣ１１が形成されている。このため、図２０（Ｂ）に示す構造体を同図の切断箇所Ｇで切断することにより、４つのＳＳＣ１１をそれぞれ有しかつ図９（Ｂ）に示す横断面をそれぞれ有する２つのＳＳＣチップ１０が完成する。従って、本例の製造方法によれば、１チップ上に多数のＳＳＣチップ１０を形成することができ、材料の無駄を減らしてコストの低減を図れる。
【００８１】
なお、上記ＳＳＣチップ１０の製造方法の一例では、プラズマＣＶＤにより下部クラッド層１７上に第１のコア層１８を成膜しているが、第１のコア層１８を火炎堆積法により下部クラッド層１７上に成膜しても良い。
【００８２】
なお、上記各実施形態で説明したＳＳＣチップにおいて、ＳＳＣの数は「４」に限らず、１或いは複数のＳＳＣを有するＳＳＣチップに本発明は適用可能である。また、上記各実施形態で説明したＳＳＣ付きファイバアレイおよびＳＳＣ付きＰＬＣモジュールにおいて、ＳＳＣの数やファイバの数は「４」に限定されない。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１実施形態に係るＳＳＣチップを示す斜視図。
【図２】同ＳＳＣチップの一つのスポットサイズ変換器を示す拡大図。
【図３】同ＳＳＣチップを示す平面図。
【図４】図３のＸ−Ｘ線に沿った断面図。
【図５】（Ａ）はスポットサイズ変換器を示す平面図、（Ｂ）はスポットサイズ変換器の縦断面図、（Ｃ）はスポットサイズ変換器の各部の横断面を示す断面図。
【図６】（Ａ）〜（Ｃ）はＳＳＣチップの製造方法の一例の工程を示す説明図。
【図７】（Ａ），（Ｂ）はＳＳＣチップの製造方法の一例の工程を示す説明図。
【図８】（Ａ），（Ｂ）はＳＳＣチップの製造方法の一例の工程を示す説明図。
【図９】（Ａ）はＳＳＣチップの製造方法の一例の工程を示す説明図、（Ｂ）は作製されたＳＳＣチップを示す断面図。
【図１０】実施例で作製されたＳＳＣ１１のサイズＴ＝Ｗ（コア高さＴ＝コア幅Ｗ）とＳＳＣ−ＳＭＦ間結合損失の計算値との関係を示すグラフ。
【図１１】（Ａ）は第２実施形態に係るＳＳＣチップのスポットサイズ変換器を示す平面図、（Ｂ）はスポットサイズ変換器の縦断面図、（Ｃ）はスポットサイズ変換器の各部の横断面を示す断面図。
【図１２】（Ａ）は第３実施形態に係るＳＳＣチップのスポットサイズ変換器を示す平面図、（Ｂ）はスポットサイズ変換器の縦断面図、（Ｃ）はスポットサイズ変換器の各部の横断面を示す断面図。
【図１３】（Ａ）は第４実施形態に係るＳＳＣチップのスポットサイズ変換器を示す平面図、（Ｂ）はスポットサイズ変換器の縦断面図、（Ｃ）はスポットサイズ変換器の各部の横断面を示す断面図。
【図１４】第１実施形態に係るＳＳＣ付きファイバアレイを示す斜視図。
【図１５】同ＳＳＣ付きファイバアレイを示す平面図。
【図１６】同ＳＳＣ付きファイバアレイを示す縦断面図。
【図１７】図１５のＹ−Ｙ線に沿った断面図。
【図１８】第２実施形態に係るＳＳＣ付きファイバアレイを示す平面図。
【図１９】同ＳＳＣ付きファイバアレイを示す縦断面図。
【図２０】（Ａ），（Ｂ）はＳＳＣチップの製造方法の別例の工程を示す説明図。
【符号の説明】
【００８４】
１０，１０Ａ，１０Ｂ，１０Ｃ…ＳＳＣチップ
１０ａ，１０ｂ…端面
１１，１１Ａ，１１Ｂ，１１Ｃ…スポットサイズ変換器（ＳＳＣ）
１２，１２Ａ，１２Ｂ，１２Ｃ…直線導波路
１３，１３Ｂ…横テーパー導波路
１４，１４Ｂ，１４Ｃ…縦テーパー導波路
１５，１５Ａ，１５Ｂ，１５Ｃ…スポットサイズ拡大部
１６…基板
１７…下部クラッド層
１８…第１のコア層
１９…第２のコア層
２１…上部クラッド層
２４…縦横テーパー導波路
２０…ファイバアレイ
２０ａ…端面
２３，２３Ａ…フォトマスク
２５…ファイバ
３０，３０Ａ…ＰＬＣチップ
３０ａ…端面
３２…入出力導波路
３３…横テーパー導波路
４０，４０Ａ…ＳＳＣ付きファイバアレイ
５０，５０Ａ…ＰＬＣモジュール
２３０，２４０…パターン
【特許請求の範囲】
【請求項１】
平面光波回路を有するＰＬＣチップに結合して用いられ、１或いは複数のスポットサイズ変換器を有するＳＳＣチップであって、
前記スポットサイズ変換器はクラッドおよびコアからなる光導波路であり、
コア幅およびコア高さが一定の直線導波路と、
コア幅およびコア高さのうち少なくともコア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、
コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、を備えることを特徴とするＳＳＣチップ。
【請求項２】
前記ＳＳＣチップは、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、
前記スポットサイズ変換器は、
前記ＰＬＣチップの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、
コア幅が前記直線導波路のコア幅から横方向にテーパー状に拡大した横テーパー導波路と、
コア高さが前記横テーパー導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、
コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする請求項１に記載のＳＳＣチップ。
【請求項３】
前記ＳＳＣチップは、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、
前記スポットサイズ変換器は、
前記ＰＬＣの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、
コア幅およびコア高さが前記直線導波路のコア幅およびコア高さからそれぞれ縦および横方向にテーパー状に拡大した縦横テーパー導波路と、
コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする請求項１に記載のＳＳＣチップ。
【請求項４】
前記ＳＳＣチップは、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、
前記スポットサイズ変換器は、
前記ＰＬＣチップの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、
コア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、
コア幅が前記縦テーパー導波路のコア幅から横方向にテーパー状に拡大した横テーパー導波路と、
コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする請求項１に記載のＳＳＣチップ。
【請求項５】
前記ＳＳＣチップは、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が形成された前記ＰＬＣチップに用いられ、
前記スポットサイズ変換器は、
前記ＰＬＣチップの前記横テーパー導波路と同じコア幅およびコア高さの直線導波路と、
コア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする請求項１に記載のＳＳＣチップ。
【請求項６】
請求項１乃至５のいずれか一つに記載のＳＳＣチップと、複数のファイバが整列配置されたファイバアレイとを備え、
前記複数のスポットサイズ変換器の各スポットサイズ拡大部と、前記複数のファイバの各端面とが最小の接続損失で接続されるように、前記ＳＳＣチップの端面とファイバアレイの端面とが結合されていることを特徴とするＳＳＣ付きファイバアレイ。
【請求項７】
請求項１乃至５のいずれか一つに記載のＳＳＣチップと、複数の入出力導波路に接続された平面光波回路を有するＰＬＣチップと、複数のファイバが整列配置されたファイバアレイとを備え、
前記複数のスポットサイズ変換器の前記直線導波路の端部と前記平面光波回路の複数の入出力導波路の端部とがそれぞれ最小の接続損失で接続されるように、前記ＳＳＣチップの一端面と前記ＰＬＣチップの端面とが結合され、かつ、
前記複数のスポットサイズ変換器の前記スポットサイズ拡大部と前記複数のファイバの端面とがそれぞれ最小の接続損失で接続されるように、前記ＳＳＣチップの他端面とファイバアレイの端面とが結合されていることを特徴とするＳＳＣ付きＰＬＣモジュール。
【請求項８】
請求項１乃至５のいずれか一つに記載のＳＳＣチップの製造方法であって、
火炎堆積法により、基板上に下部クラッド層を成膜する段階と、
前記基板上に第１のコア層を成膜する段階と、
プラズマＣＶＤ装置内で、前記第１のコア層上の所定位置に複数の開口部を有するシャドウマスクを配置し、プラズマＣＶＤにより、前記第１のコア層上の所定位置に、コア高さがテーパー状に拡大した縦方向のテーパー構造を持つ第２のコア層を成膜する段階と、
フォトリソグラフィーおよびエッチングにより複数の導波路パターンを形成する段階と、
火炎堆積法により、前記複数の導波路パターン上に上部クラッド層を成膜する段階と、を備えることを特徴とするＳＳＣチップの製造方法。
【請求項９】
前記第１のコア層をプラズマＣＶＤにより形成することを特徴とする請求項８に記載のＳＳＣチップの製造方法。
【請求項１０】
前記第１のコア層を火炎堆積法により形成することを特徴とする請求項８に記載のＳＳＣチップの製造方法。
【請求項１】
平面光波回路を有するＰＬＣチップに結合して用いられ、１或いは複数のスポットサイズ変換器を有するＳＳＣチップであって、
前記スポットサイズ変換器はクラッドおよびコアからなる光導波路であり、
コア幅およびコア高さが一定の直線導波路と、
コア幅およびコア高さのうち少なくともコア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、
コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、を備えることを特徴とするＳＳＣチップ。
【請求項２】
前記ＳＳＣチップは、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、
前記スポットサイズ変換器は、
前記ＰＬＣチップの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、
コア幅が前記直線導波路のコア幅から横方向にテーパー状に拡大した横テーパー導波路と、
コア高さが前記横テーパー導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、
コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする請求項１に記載のＳＳＣチップ。
【請求項３】
前記ＳＳＣチップは、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、
前記スポットサイズ変換器は、
前記ＰＬＣの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、
コア幅およびコア高さが前記直線導波路のコア幅およびコア高さからそれぞれ縦および横方向にテーパー状に拡大した縦横テーパー導波路と、
コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする請求項１に記載のＳＳＣチップ。
【請求項４】
前記ＳＳＣチップは、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が無い前記ＰＬＣチップに用いられ、
前記スポットサイズ変換器は、
前記ＰＬＣチップの入出力導波路の端部と同じコア幅およびコア高さの直線導波路と、
コア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、
コア幅が前記縦テーパー導波路のコア幅から横方向にテーパー状に拡大した横テーパー導波路と、
コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする請求項１に記載のＳＳＣチップ。
【請求項５】
前記ＳＳＣチップは、前記平面光波回路の入出力導波路の端部にコア幅が横方向にテーパー状に拡大した横テーパー導波路が形成された前記ＰＬＣチップに用いられ、
前記スポットサイズ変換器は、
前記ＰＬＣチップの前記横テーパー導波路と同じコア幅およびコア高さの直線導波路と、
コア高さが前記直線導波路のコア高さから縦方向にテーパー状に拡大した縦テーパー導波路と、コア幅およびコア高さがともに拡大したスポットサイズ拡大部と、が順に形成されていることを特徴とする請求項１に記載のＳＳＣチップ。
【請求項６】
請求項１乃至５のいずれか一つに記載のＳＳＣチップと、複数のファイバが整列配置されたファイバアレイとを備え、
前記複数のスポットサイズ変換器の各スポットサイズ拡大部と、前記複数のファイバの各端面とが最小の接続損失で接続されるように、前記ＳＳＣチップの端面とファイバアレイの端面とが結合されていることを特徴とするＳＳＣ付きファイバアレイ。
【請求項７】
請求項１乃至５のいずれか一つに記載のＳＳＣチップと、複数の入出力導波路に接続された平面光波回路を有するＰＬＣチップと、複数のファイバが整列配置されたファイバアレイとを備え、
前記複数のスポットサイズ変換器の前記直線導波路の端部と前記平面光波回路の複数の入出力導波路の端部とがそれぞれ最小の接続損失で接続されるように、前記ＳＳＣチップの一端面と前記ＰＬＣチップの端面とが結合され、かつ、
前記複数のスポットサイズ変換器の前記スポットサイズ拡大部と前記複数のファイバの端面とがそれぞれ最小の接続損失で接続されるように、前記ＳＳＣチップの他端面とファイバアレイの端面とが結合されていることを特徴とするＳＳＣ付きＰＬＣモジュール。
【請求項８】
請求項１乃至５のいずれか一つに記載のＳＳＣチップの製造方法であって、
火炎堆積法により、基板上に下部クラッド層を成膜する段階と、
前記基板上に第１のコア層を成膜する段階と、
プラズマＣＶＤ装置内で、前記第１のコア層上の所定位置に複数の開口部を有するシャドウマスクを配置し、プラズマＣＶＤにより、前記第１のコア層上の所定位置に、コア高さがテーパー状に拡大した縦方向のテーパー構造を持つ第２のコア層を成膜する段階と、
フォトリソグラフィーおよびエッチングにより複数の導波路パターンを形成する段階と、
火炎堆積法により、前記複数の導波路パターン上に上部クラッド層を成膜する段階と、を備えることを特徴とするＳＳＣチップの製造方法。
【請求項９】
前記第１のコア層をプラズマＣＶＤにより形成することを特徴とする請求項８に記載のＳＳＣチップの製造方法。
【請求項１０】
前記第１のコア層を火炎堆積法により形成することを特徴とする請求項８に記載のＳＳＣチップの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−１２８１０９（Ｐ２０１０−１２８１０９Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−３０１６２８（Ｐ２００８−３０１６２８）
【出願日】平成２０年１１月２６日（２００８．１１．２６）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１１月２６日（２００８．１１．２６）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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