【課題】歩留まり良く形成することができ、高い信頼性を保つことができる、高周波特性が優れた窒化物半導体装置を提供する。
【解決手段】ソース電極５とドレイン電極６との間の電子供給層４上に、電子供給層とショットキー接触する浮遊電極８を配置し、この浮遊電極上に絶縁膜９を介してゲート電極７を配置する。特に絶縁膜を強誘電体材料とすると好ましい。 （もっと読む）

【課題】リークパスを確実に防止することができる、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、ゲート絶縁膜を介して半導体基板上に設けられたゲート電極と、前記ゲート電極の側部に設けられた側壁絶縁膜と、前記半導体基板内における前記ゲート絶縁膜を挟むような位置に形成され、前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とを有する、ソース又はドレイン領域と、前記ゲート電極及び前記側壁絶縁膜を覆うように形成された、エッチングストッパ膜と、前記半導体基板上に、前記エッチングストッパ膜を埋め込むように設けられた、層間絶縁膜と、前記層間絶縁膜を貫通するように設けられ、前記露出領域に接続される、第１セルコンタクトプラグとを具備する。前記エッチングストッパ膜は、前記被覆領域と前記露出領域との境界部分が完全に覆われるように、前記露出領域の一部を覆っている。 （もっと読む）

【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置及びその製造方法を提供する。
【解決手段】第１応力膜３８上に第１ストッパ膜３９及び第２ストッパ膜４０を形成する工程と、第１領域２を覆う第１マスク６０をマスクとし、第１ストッパ膜をストッパとして、第２領域４内の第２ストッパ膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の第２ストッパ膜をサイドエッチングする工程と、第２ストッパ膜とエッチング特性が異なる第２応力膜４２を形成する工程と、第２領域を覆い、第１領域側の端面が第２ストッパ膜上に位置する第２マスクとし、第２ストッパ膜をストッパとして、第２応力膜の一部が第１応力膜の一部及び第２ストッパ膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。 （もっと読む）

【課題】ドレイン電流コラプスを抑制すること。
【解決手段】窒化物半導体層１９上に、ソース電極２０、ゲート電極２４およびドレイン電極２２をそれぞれ形成する工程と、前記窒化物半導体層上に窒化シリコン膜２６を形成する工程と、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面をフッ酸を含む溶液を用い処理する工程と、を含む半導体装置の製造方法。 （もっと読む）

【課題】電気的特性が向上した、酸化物半導体を用いた半導体装置の作製方法を提供することを目的の一とする。
【解決手段】酸化物半導体膜と、酸化物半導体膜と重畳するゲート電極と、酸化物半導体膜と電気的に接続するソース電極およびドレイン電極と、を有する半導体装置の作製方法であって、酸化物半導体膜上に接して、酸化ガリウムを含む第１の絶縁膜を形成し、第１の絶縁膜上に接して第２の絶縁膜を形成し、第２の絶縁膜上にレジストマスクを形成し、第１の絶縁膜および第２の絶縁膜にドライエッチングを行ってコンタクトホールを形成し、レジストマスクを、酸素プラズマによるアッシングを用いて除去し、コンタクトホールを介して、ゲート電極、ソース電極またはドレイン電極のいずれか一または複数と電気的に接続される配線を形成する、半導体装置の作製方法である。 （もっと読む）

【課題】活性層への注入電流の密度を均一化でき、その上、光取り出し効率を向上させることもできる半導体発光装置およびそれを備えた半導体パッケージを提供する。
【解決手段】半導体発光装置１は、サファイア基板１１と、このサファイア基板１１下に設けられたｎ型半導体層１２と、このｎ型半導体層１２下に設けられ、光を発する活性層１３と、この活性層１３下に設けられたｐ型半導体層１４と、このｐ型半導体層１４下に設けられ、上記光を透過する透明導電膜１５と、この透明導電膜１５下に設けられ、島状の第１開口１６ａ複数有する層間絶縁膜１６と、この層間絶縁膜１６下に設けられて、第１開口１６ａに重なる島状の第２開口１７ａを複数有し、上記光を反射する反射膜１７と、この反射膜１７上に設けられると共に、一部が第１開口１６ａおよび第２開口１７ａ内に入って透明導電膜１５に接続された接続電極１８とを備えている。 （もっと読む）

【課題】ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの両者において、キャリア移動度を高めて高い性能を実現する半導体装置を提供する。
【解決手段】半導体基板の第１領域及び第２領域において第１ゲート絶縁膜及び第１ゲート電極（１６，１７）を形成し、第１ゲート電極の両側部における半導体基板中にソースドレイン領域を形成し、ソースドレイン領域の導電性不純物を活性化し、第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜（２７，２８）を形成し、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させて第１ゲート電極を全て除去して第２ゲート電極形成用溝Ｔを形成し、第２ゲート電極形成用溝内に第２ゲート電極（３１，３２）を形成する。 （もっと読む）

【課題】ゲート電極に形成された研磨後のキャップ絶縁膜の厚さを容易に推定できる半導体装置の製造方法を提供する。
【解決手段】半導体装置形成領域に第１の導電膜よりなるゲート電極１５、半導体装置非形成領域に絶縁膜形成部１６、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜１７を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜２８を形成し、次いで、キャップ絶縁膜上に形成された層間絶縁膜にゲート電極の延在方向と交差する方向に延在する溝４７を形成すると共に、溝の下方に位置する層間絶縁膜に不純物拡散層を露出するコンタクトホール２２，２３を形成し、次いで、溝及びコンタクトホールを埋め込む第２の導電膜５１を形成し、次いで、ＣＭＰ法により第２の導電膜を研磨することでコンタクトプラグを形成し、その後、絶縁膜形成部に形成されたキャップ絶縁膜の厚さを測定する。 （もっと読む）

【課題】電流コラプスが小さく且つ良好な高周波特性を有する電界効果トランジスタを実現できるようにする。
【解決手段】電界効果トランジスタは、基板１０１の上に形成された窒化物半導体積層体１０２と、ソース電極１０５、ドレイン電極１０６及びゲート電極１０７と、窒化物半導体積層体１０２の上に形成された絶縁膜１１０と、絶縁膜１１０の上に接して形成され、端部がゲート電極１０７とドレイン電極１０６との間に位置するフィールドプレート１１５とを備えている。絶縁膜１１０は、第１の膜１１１と、第１の膜１１１よりも絶縁耐圧が低い第２の膜１１２とを含み、ゲート電極１１７とドレイン電極１１６との間に形成された薄膜部１１０ａを有している。フィールドプレート１１５は、薄膜部１１０ａを覆い且つ開口部においてソース電極と接続されている。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８の上部に、ドレイン電極３６側及びソース電極３４側に庇状に突き出したフィールドプレート４０が形成され、基板３２の表面層とフィールドプレート４０との間に誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート４０のドレイン電極３６側及びソース電極３４側の終端面と面一状態となるように切れ込み、ドレイン電極３６側の下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びており、且つ、ソース電極３４側の下端からソース電極３４に接続するようにソース電極３４に向かって延びている。 （もっと読む）

【課題】本発明は、特性の安定したトランジスタを得ることが可能で、かつ複数の縦型トランジスタ間の特性のばらつきを抑制可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成され、縦壁面となる第１及び第２の側面２６ａ，２６ｂを含む内面によって区画された第２の溝２６と、第２の溝２６の第１及び第２の側面２６ａ，２６ｂを覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成され、上端面３７ａ，３８ａが半導体基板１１の表面１１ａより低い位置にある第１の導電膜３４、及び第１の導電膜３４に形成され、上端面３５ａが第１の導電膜３４の上端面３４ａより低い位置にある第２の導電膜３５よりなるゲート電極３３と、第２の溝２６内に、半導体基板１１の表面１１ａより低い位置に配置され、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７と、を有する。 （もっと読む）

【課題】 信頼性が向上する半導体素子、及びその形成方法を提供する。
【解決手段】 半導体素子の形成方法は、半導体基板１００の上にゲート電極１２０及びゲート電極１２０の両側にスペーサー１１０を形成する段階、ゲート電極１２０の上にキャッピングパターン１７０を形成する段階、ゲート電極１２０の間にメタルコンタクト１９５を形成する段階を含み、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きく形成される。これにより、形成された半導体素子は、メタルコンタクト１９５とゲート電極１２０との間での電気的な短絡を效果的に防止することができる。 （もっと読む）

【課題】金合金電極と層間絶縁膜との密着性を向上させる。
【解決手段】化合物半導体素子は、ゲート半導体層１０と、カソード半導体層１２と、カソード半導体層１２上に形成されたＡｕ合金カソード電極１４と、ゲート半導体層１０上に形成されたＡｕ合金ゲート電極１６と、層間絶縁膜１８と、カソード電極１４及びゲート電極１６上のＡｌ配線２０と、保護膜２２を備える。カソード電極１４及びゲート電極１６と層間絶縁膜１８との界面に、酸化アニール処理により形成され、下地層の構成元素を主成分とする酸化膜１５，１７を備える。 （もっと読む）

【課題】本発明は、薄膜トランジスタのソース領域やドレイン領域へのコンタクトを確実
にした半導体装置を提供するものである。
【解決手段】本発明における半導体装置において、半導体層上の絶縁膜およびゲイト電極
上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜の上に形成された第２の層間
絶縁膜と、前記第２の層間絶縁膜、前記第１の層間絶縁膜、および前記絶縁膜に設けられ
たコンタクトホールとを有する。前記第１の絶縁層の膜厚は、前記積層の絶縁膜の合計膜
厚の１／３以下に形成する。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】全反応方式のサリサイドプロセスを用いず、部分反応方式のサリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の熱処理では、ランプまたはレーザを用いたアニール装置ではなく、カーボンヒータを用いた熱伝導型アニール装置を用いて半導体ウエハを熱処理することにより、少ないサーマルバジェットで精度良く薄い金属シリサイド層４１を形成し、最初の熱処理によって金属シリサイド層４１内にＮｉＳｉの微結晶を形成する。 （もっと読む）

【課題】ゲート電極への水素の拡散を防止することにより、ゲート絶縁膜の劣化を抑制し、信頼性の高い半導体装置を提供すること。
【解決手段】半導体装置は、ポリシリコンを含むゲート電極と、ゲート電極の少なくとも上面を覆い、水素を貯蔵する機能を有する水素貯蔵層と、を備える。好ましくは、バリア層は、組成式Ｓｉ_ｘＮ_ｙＯ_Ｚの酸窒化膜を含有し、ｘ：ｙ：ｚ＝１：１：０．１〜０．７である。 （もっと読む）

【課題】酸化物半導体を用いた高性能な半導体装置を提供する。
【解決手段】基板上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層を形成し、第１の導電層上に第２の導電層を形成し、第２の導電層をエッチングすることで、第１のパターンを形成し、第１のパターンを酸化することにより膨張させ、膨張後の第１のパターンをマスクとして第１の導電層をエッチングすることで、ソース電極及びドレイン電極となる第２のパターンを形成し、膨張後の第１のパターン及び第２のパターン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する。 （もっと読む）

【課題】長期にわたって信頼性に優れた半導体素子及びその製造方法を提供する。
【解決手段】基板の一方の面に第１表面電極２を形成し、第１表面電極２が形成された基板１の表面にレジスト組成物を塗布し、プリベークしてレジスト膜１０を形成し、該レジスト膜１０を貫通して第１表面電極１上にコンタクトホールを形成し、このコンタクトホール内にコンタクト電極４を形成し、第１表面電極２が形成された基板の表面に、熱膨張率が２ｐｐｍ／℃以上７ｐｐｍ／℃未満の第１絶縁膜３ａを形成し、次いで、該第１絶縁膜３ａ上に熱膨張率が７ｐｐｍ／℃以上２４ｐｐｍ／℃以下の第２絶縁膜３ｂを積層して絶縁膜３を形成し、コンタクト電極４を介して絶縁膜上に第２表面電極５を形成し、第１表面電極２、第２表面電極５及び絶縁膜３が形成された基板の裏面側を支持体に固定し、第１表面電極側からダイシングして素子ユニットを分離して半導体素子を製造する。 （もっと読む）

【課題】オフ領域におけるゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）の劣化を抑制した薄膜トランジスタを備えたトランジスタ基板及びその製造方法を提供する。
【解決手段】薄膜トランジスタＴＦＴに設けられるチャネル保護層１５の下層に形成された半導体層１４のうち、ソース、ドレイン電極１７間に側壁部が露出する領域（及びその近傍領域）が、酸素プラズマ処理により酸化処理されている。これにより、当該領域に酸化膜２０が形成され、非導体化又は高抵抗化する。 （もっと読む）

【課題】耐圧の異なるトランジスタが同一半導体基板上に混載されている場合においても、それらのトランジスタの性能が向上するようにストレスライナ膜を構成することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に混載された低耐圧トランジスタおよび高耐圧トランジスタ上に形成するストレスライナ膜１１、１２は、互いに膜質を異ならせることができる。ここで、ストレスライナ膜１１は、低耐圧トランジスタの性能が効果的に改善され、高耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。また、ストレスライナ膜１１は、高耐圧トランジスタの性能が効果的に改善され、低耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。 （もっと読む）