電界効果トランジスタ
【課題】電流コラプスが小さく且つ良好な高周波特性を有する電界効果トランジスタを実現できるようにする。
【解決手段】電界効果トランジスタは、基板１０１の上に形成された窒化物半導体積層体１０２と、ソース電極１０５、ドレイン電極１０６及びゲート電極１０７と、窒化物半導体積層体１０２の上に形成された絶縁膜１１０と、絶縁膜１１０の上に接して形成され、端部がゲート電極１０７とドレイン電極１０６との間に位置するフィールドプレート１１５とを備えている。絶縁膜１１０は、第１の膜１１１と、第１の膜１１１よりも絶縁耐圧が低い第２の膜１１２とを含み、ゲート電極１１７とドレイン電極１１６との間に形成された薄膜部１１０ａを有している。フィールドプレート１１５は、薄膜部１１０ａを覆い且つ開口部においてソース電極と接続されている。
【解決手段】電界効果トランジスタは、基板１０１の上に形成された窒化物半導体積層体１０２と、ソース電極１０５、ドレイン電極１０６及びゲート電極１０７と、窒化物半導体積層体１０２の上に形成された絶縁膜１１０と、絶縁膜１１０の上に接して形成され、端部がゲート電極１０７とドレイン電極１０６との間に位置するフィールドプレート１１５とを備えている。絶縁膜１１０は、第１の膜１１１と、第１の膜１１１よりも絶縁耐圧が低い第２の膜１１２とを含み、ゲート電極１１７とドレイン電極１１６との間に形成された薄膜部１１０ａを有している。フィールドプレート１１５は、薄膜部１１０ａを覆い且つ開口部においてソース電極と接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、特に窒化物半導体を用いた電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるIII−Ｖ族窒化物半導体は、一般式がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１，０≦ｙ≦１）により表される。III−Ｖ族窒化物半導体は広いバンドギャップを有し、例えばＧａＮのバンドギャップは室温において３．４ｅＶである。また、III−Ｖ族窒化物半導体は、絶縁破壊電界及び飽和電子速度も非常に大きい。III−Ｖ族窒化物半導体の中でも、特にＧａＮ層の上にＡｌＧａＮ層を積層したヘテロ接合構造の場合には、（０００１）面上において強い分極電界によりＧａＮ層中のヘテロ接合界面近傍に電子が高濃度に蓄積し、いわゆる２次元電子ガスが形成される。２次元電子ガスは、ＡｌＧａＮ層中に添加されるドナー不純物と空間的に分離されるため、高い電子移動度を示す。さらに、ＧａＮ系材料はいわゆる飽和ドリフト速度が大きく、例えば１×１０5Ｖ／ｃｍ程度の高電界領域における電子速度は、高周波トランジスタの材料として現在普及しているＧａＡｓ系材料の２倍以上である。また、ＧａＮ系材料は、バンドギャップが大きく絶縁破壊電界も大きいため、高周波・高出力デバイスへの応用が期待され、研究開発が盛んに行われている。
【０００３】
III−Ｖ族窒化物半導体の表面には高密度のトラップ準位（表面準位）が存在するため、トランジスタを大信号動作させた際に、電子とトラップ準位との応答により表面が負に帯電してしまう。表面が負に帯電すると、ドレイン電流が減少し寄生抵抗も増大する、いわゆる電流コラプスが生じる。電流コラプスが顕著になると大信号動作時においてドレイン電流の減少及び寄生抵抗の増大が生じ、出力が制限されてしまう。電流コラプスを抑制するためには、表面準位を低減することが重要であり、III−Ｖ族窒化物半導体を用いた電界効果トランジスタでは、層間膜又は表面保護膜として窒化珪素（ＳｉＮ）を用いることにより表面準位を低減することが検討されている（例えば、非特許文献１を参照。）。しかし、ＳｉＮ膜を層間膜等として用いても、電流コラプスを完全に防ぐことはできない。さらに、ＳｉＮ膜からなる層間膜を形成すると、ゲート電極における耐圧が低下したり、ゲートリーク電流が増加したりするという問題が生じる。高出力動作が要求される分野では、大電流を制御できるだけでなく、高耐圧であることが必要とされるため、耐圧の低下は大きな問題である。
【０００４】
電界効果トランジスタの耐圧を改善するため、ゲート電極にドレイン電極側に張り出したフィールドプレートを設けることが検討されている（例えば、特許文献１を参照。）。ゲート電極にフィールドプレートを設けることにより、ゲート電極近傍における電界集中が緩和され、耐圧の向上が期待される。しかし、ゲート電極にフィールドプレートを設けた場合には、フィールドプレートの直下における寄生容量により、帰還容量が増加し、フィールドプレートを設けない場合よりも利得が低下してしまう。
【０００５】
フィールドプレートによる利得の低下を防止するために、ゲート電極とドレイン電極との間に形成したフィールドプレートをソース電極と電気的に接続することが検討されている（例えば、特許文献２を参照。）。ゲート電極とドレイン電極との間に形成したフィールドプレートをソース電極と電気的に接続することにより、ゲート電極近傍における電界集中を緩和すると共に、ゲートドレイン間に発生する寄生容量（Ｃgd）低減できるようになると期待される。これにより、電流コラプスの抑制、ゲート耐圧の向上及び利得の向上が期待される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２００２４８号公報
【特許文献２】特表２００７−５３７５９３号公報
【非特許文献】
【０００７】
【非特許文献１】A. V. Vertiatchikh, L. F. Eastman, W. J. Schaff and T. Prunty,“Effect of surface passivation of AlGaN/GaN heterostructure field-effect transistor”, Electronics Letters, 2002年, 38巻, p.388-389
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、本願発明者らは、フィールドプレートをソース電極と電気的に接続しただけでは、寄生容量を十分に低減することができず、電流コラプスの抑制が不十分であり、利得の向上もできないということを見出した。
【０００９】
本発明は、本願発明者らが見出した寄生容量を十分に低減できないという問題を解決し、電流コラプスが小さく且つ良好な高周波特性を有する電界効果トランジスタを実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は電界効果トランジスタを、第１の膜と第１の膜よりも絶縁耐圧が低い第２の膜とが積層された絶縁膜の上に、ソース電極と接続されたフィールドプレートが形成された構成とする。
【００１１】
具体的に、本発明に係る電界効果トランジスタは、基板の上に形成されたヘテロ接合を含む窒化物半導体積層体と、窒化物半導体積層体の上に形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に形成されたゲート電極と、窒化物半導体積層体の上に、ゲート電極を覆うように形成された絶縁膜と、絶縁膜の上に接して形成され、端部がゲート電極とドレイン電極との間に位置するフィールドプレートとを備え、絶縁膜は、第１の膜と、該第１の膜の上に形成され第１の膜よりも絶縁耐圧が低い第２の膜とを含み、ゲート電極とドレイン電極との間に形成され且つ第２の膜の少なくとも一部が除去された薄膜部及びソース電極を露出する開口部を有し、フィールドプレートは、薄膜部の上を覆い且つ開口部においてソース電極と接続されている。
【００１２】
本発明の電界効果トランジスタは、絶縁膜の上に接して形成されたフィールドプレートを備え、絶縁膜は、第１の膜と、第１の膜の上に形成され、第１の膜よりも絶縁耐圧が低い第２の膜とを含む。このため、ゲート電極とドレイン電極との間において第２の膜の少なくとも一部を除去することにより、薄膜部を容易に形成することができる。従って、窒化物半導体積層体の上面とフィールドプレートとの下面との間隔を狭くすると共に、フィールドプレートとゲート電極及びドレイン電極との間隔を確保することが容易にできる。さらに、絶縁耐圧が高い第１の膜を用いているため、十分な絶縁性を容易に確保できる。
【００１３】
本発明の電界効果トランジスタにおいて、第２の膜は、第１の膜よりも膜厚が厚い構成とすればよい。
【００１４】
本発明の電界効果トランジスタにおいて、薄膜部は、絶縁膜における薄膜部とドレイン電極との間の部分及び絶縁膜における薄膜部とゲート電極との間の部分よりも膜厚が薄い構成とすればよい。
このようにすれば、フィールドプレートの下面と窒化物半導体積層体の上面との間隔を狭くしつつ、フィールドプレートとゲート電極との間隔及びフィールドプレートとドレイン電極との間隔を保つことが容易にできる。
【００１５】
本発明の電界効果トランジスタにおいて、薄膜部は、第２の膜の少なくとも一部が除去された凹部であり、フィールドプレートは凹部に埋め込まれていてもよい。
【００１６】
本発明の電界効果トランジスタにおいて、凹部は、底面に第２の膜が残存していてもよい。
【００１７】
本発明の電界効果トランジスタにおいて、フィールドプレートの端部は、薄膜部よりもドレイン電極側に位置していてもよい。このようにすれば、フィールドプレートとドレイン電極との間隔を広く確保しつつ、フィールドプレートの端部をドレイン電極により近づけることができる。
【００１８】
本発明の電界効果トランジスタにおいて、第１の膜は、アルミニウムを含む絶縁膜とすればよい。
【００１９】
本発明の電界効果トランジスタにおいて、第１の膜は、膜厚が５０ｎｍ以下としてもよい。
【００２０】
本発明の電界効果トランジスタにおいて、ゲート電極からフィールドプレートの端部までの長さは、ゲート電極からドレイン電極までの長さの４０％以上且つ８０％以下としてもよい。
【００２１】
本発明の電界効果トランジスタにおいて、絶縁膜は、第１の膜と第２の膜との間に形成され、第１の膜よりも絶縁耐圧が低い第３の膜を含んでいてもよい。
【発明の効果】
【００２２】
本発明に係る電界効果トランジスタによれば、電流コラプスが小さく且つ良好な高周波特性を有する電界効果トランジスタを実現できる。
【図面の簡単な説明】
【００２３】
【図１】一実施形態に係る電界効果トランジスタを示す断面図である。
【図２】一実施形態に係る電界効果トランジスタの製造方法の一工程を示す断面図である。
【図３】一実施形態に係る電界効果トランジスタの製造方法の一工程を示す断面図である。
【図４】一実施形態に係る電界効果トランジスタの製造方法の一工程を示す断面図である。
【図５】一実施形態に係る電界効果トランジスタの製造方法の一工程を示す断面図である。
【図６】一実施形態に係る電界効果トランジスタの製造方法の一工程を示す断面図である。
【図７】絶縁膜の膜厚と、コラプスの大きさとの関係を示すグラフである。
【図８】絶縁膜の膜厚と、高周波特性との関係を示すグラフである。
【図９】絶縁膜の膜厚と、寄生容量との関係を示すグラフである。
【図１０】フィールドプレートの長さと、寄生容量との関係を示すグラフである。
【図１１】フィールドプレートの長さと、高周波特性との関係を示すグラフである。
【図１２】一実施形態に係る電界効果トランジスタの入出力特性示すグラフである。
【図１３】一実施形態に係る電界効果トランジスタの変形例を示す断面図である。
【図１４】一実施形態に係る電界効果トランジスタの変形例を示す断面図である。
【発明を実施するための形態】
【００２４】
図１は、一実施形態に係る電界効果トランジスタの断面構成を示している。本実施形態の電界効果トランジスタは、基板１０１の上に形成された窒化物半導体積層体１０２と、窒化物半導体積層体１０２の上に形成されたソース電極１０５、ドレイン電極１０６及びゲート電極１０７を備えている。基板１０１は、シリコン（Ｓｉ）基板等とすればよい。窒化物半導体積層体１０２は、基板１０１の上に順次形成されたバッファ層１２１、下地層１２３及び電子供給層１２４を有している。下地層１２３における電子供給層１２４との界面近傍には２次元電子ガスからなるチャネルが形成されている。バッファ層１２１は、膜厚が２００ｎｍ程度のアンドープの窒化アルミニウム（ＡｌＮ）とすればよい。下地層１２３は、膜厚が１μｍ程度のアンドープのＧａＮとすればよい。電子供給層１２４は、膜厚が２５ｎｍ程度のアンドープのＡｌ0.25Ｇａ0.75Ｎとすればよい。窒化物半導体積層体１０２は、有機金属化学気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法等により形成すればよい。
【００２５】
ソース電極１０５及びドレイン電極１０６は、チャネルとオーミック接触しており、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との合金とすればよい。本実施形態においては、ソース電極１０５及びドレイン電極１０６は、電子供給層１２４と下地層１２３との界面よりも下側に達するオーミックリセスを埋めるようにそれぞれ形成されており、チャネルと直接接触している。ゲート電極１０７は、チャネルとショットキー接触しており、例えばニッケル（Ｎｉ）と金（Ａｕ）との積層体とすればよい。本実施形態においては、ゲート電極１０７は、閾値電圧を調整するために、ゲートリセスに形成されている。
【００２６】
ゲートリセス及びオーミックリセスは、例えば図２に示すようにして形成すればよい。基板１０１の上に、バッファ層１２１、下地層１２３及び電子供給層１２４を有する窒化物半導体積層体１０２を形成した後、フォトレジストによりマスクを形成した後、塩素（Ｃｌ2）ガスを用いた誘導結合プラズマ（Induced Coupled Plasma：ＩＣＰ）エッチングにより電子供給層１２４の一部を選択的に除去してゲートリセスを形成する。続いて、フォトレジストにより新たなマスクを形成した後、Ｃｌ2ガスを用いたＩＣＰエッチングにより電子供給層１２４と下地層１２３の一部とを選択的に除去してオーミックリセスを形成する。ゲートリセスは、幅が０．５μｍ程度のストライプ状に形成すればよい。
【００２７】
オーミックリセス及びゲートリセスへの電極金属の埋め込みは、図３に示すように電子ビーム蒸着とリフトオフとを用いればよい。ソース電極１０５及びドレイン電極１０６を形成した後、コンタクト抵抗低減のため、窒素雰囲気において６００℃程度の熱処理を行えばよい。
【００２８】
窒化物半導体積層体１０２の上には、ソース電極１０５、ドレイン電極１０６及びゲート電極１０７を覆うように絶縁膜１１０が形成されている。絶縁膜１１０は、窒化アルミニウム（ＡｌＮ）からなる第１の膜１１１と、第１の膜１１１の上に形成された窒化シリコンからなる第２の膜１１２とを有している。絶縁膜１１０は、ゲート電極１０７とドレイン電極１０６との間に形成された薄膜部１１０ａと、ソース電極１０５及びドレイン電極１０６を露出する開口部とを有している。薄膜部１１０ａにおける膜厚ｗ１は、薄膜部１１０ａよりもドレイン電極１０６側の部分及び薄膜部１１０ａよりもゲート電極１０７側の部分における膜厚ｗ２よりも薄い。本実施形態においては、薄膜部１１０ａは、第２の膜１１２が除去され第１の膜１１１が露出する凹部である。第１の膜１１１の膜厚は５０ｎｍ程度とし、第２の膜１１２の膜厚は５００ｎｍ程度とすればよい。図４に示すように、ＡｌＮからなる第１の膜１１１は、直流（ＤＣ）スパッタ法により形成すればよく、ＳｉＮからなる第２の膜１１２はプラズマ援用化学気相堆積法（Plasma-assisted Chemical Vapor Deposition：ＰＣＶＤ）法により形成すればよい。
【００２９】
ソース電極１０５及びドレイン電極１０６を露出する開口部は図５に示すように、四フッ化メタン（ＣＦ4）と三フッ化メタン（ＣＨＦ3）の混合ガスを用いた反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により第２の膜１１２を選択的に除去し、続いて、Ｃｌ2ガスを用いたＩＣＰエッチングにより第１の膜１１１を選択的に除去して形成すればよい。薄膜部１１０ａは図６に示すように、ＣＦ4とＣＨＦ3の混合ガスを用いたＲＩＥにより第２の膜１１２を選択的に除去して、第１の膜１１１を残した薄膜部１１０ａを形成すればよい。
【００３０】
絶縁膜１１０の上には、絶縁膜１１０と接してフィールドプレート１１５が形成されている。フィールドプレート１１５は、金（Ａｕ）等の導電性材料により形成されている。フィールドプレート１１５の形成はめっき法により行えばよい。フィールドプレート１１５は、絶縁膜１１０に形成されたソース電極１０５を露出する開口部においてソース電極１０５と接続されている。フィールドプレート１１５のドレイン電極１０６側の端部は、ゲート電極１０７よりもドレイン電極１０６側で且つドレイン電極１０６よりもゲート電極１０７側に位置している。本実施形態においては、フィールドプレート１１５は第２の膜１１２が除去された凹部を埋めるように形成され、且つフィールドプレート１１５の端部は薄膜部１１０ａよりもドレイン電極１０６側に位置している。
【００３１】
フィールドプレート１１５は、ソース電極１０５に電圧を印加する配線の一部となっている。ドレイン電極１０６に電圧を印加する配線１１７は、絶縁膜１１０に形成されたドレイン電極１０６を露出する開口部に形成されている。
【００３２】
以下に、本実施形態の電界効果トランジスタにより電流コラプスを抑制し且つ高周波特性を向上できる原理について説明する。電流コラプスが生じる素子は、ドレイン電流及びオン抵抗（デバイスがオン状態における寄生抵抗）が、直流電圧のバイアスを印加した場合と、パルス電圧のバイアスを印加した場合とにおいて異なる値となる。オフ状態において表面準位にトラップされたキャリアはその捕獲時間が長い。このため、トランジスタをオフ状態からパルス電圧により急激にオン状態とすると、オフ状態において表面準位にトラップされたキャリアは解放されずに残存する。表面準位にトラップされたキャリアにより、チャネルは空乏化した状態を維持するので、オン抵抗が増加する電流コラプスが発生する。
【００３３】
図７は、フィールドプレート１１５と窒化物半導体積層体１０２の表面との間隔、つまり薄膜部１１０ａにおける絶縁膜１１０の膜厚ｗ１とコラプスの大きさとの関係を示している。コラプスの大きさは、ゲート電極１０７にバイアスとしてパルス電圧を印加した場合のオン抵抗ＲPと、バイアスとして直流電圧を印加した場合のオン抵抗ＲDとの比ＲP／ＲDにより示している。パルス電圧を印加した場合のオン抵抗ＲPは、ゲート電圧が−５Ｖでドレイン電圧が６０Ｖというトランジスタがオフ状態のバイアス点から、パルス幅が０．５μ秒でパルス間隔が１ｍ秒の条件でトランジスタがオン状態のバイアス点に移行させた直後のオン抵抗である。
【００３４】
図７に示すように、絶縁膜の膜厚が６００ｎｍ程度の場合には、オン抵抗の比ＲP／ＲDは１．５程度である。これは、コラプスによりオン抵抗が５０％程度増加したことを示しており、フィールドプレートによるコラプスの抑制が十分に行えていないことを意味する。一方、絶縁膜の膜厚を薄くして、フィールドプレートの下面と半導体層積層体の表面との間隔を小さくするとオン抵抗の比ＲP／ＲDは小さくなり、電流コラプスを抑制する効果が向上していることがわかる。このように、フィールドプレートを用いて電流コラプスを効果的に抑制するためには、絶縁膜の膜厚を薄くし、フィールドプレートの下面と半導体層積層体の表面との間隔を小さくすることが必要である。
【００３５】
次に、フィールドプレートによる高周波特性の変化について説明する。図８は、絶縁膜の膜厚と、高周波特性の指標である、入力と出力との間の挿入損失（Ｓ１２）及び利得との関係を示している。図８に示すように、絶縁膜の膜厚を薄くしフィールドプレートの下面と半導体層積層体の表面との間隔を小さくすることによりＳ１２は小さくなり、利得は大きくなる。このように、フィールドプレートの下面と半導体層積層体の表面との間隔を小さくすることにより高周波特性が向上する理由は、ゲートドレイン間の寄生容量Ｃgdの値を小さくできるためであると考えられる。図９に示すように、絶縁膜の膜厚が薄い方がＣgdが小さくなり、特に絶縁膜の膜厚が２００ｎｍ程度よりも小さくなるとＣgdの値は急激に低下している。
【００３６】
Ｃgdの値は、薄膜部における絶縁膜の膜厚だけでなく、フィールドプレートの長さによっても変化すると考えられる。図１０は、ゲート電極からフィールドプレートのドレイン電極側の端部までの距離ＬSFPと、ゲート電極からドレイン電極までの距離Ｌgdとの比ＬSFP／Ｌgdと、Ｃgdとの関係を示している。図１０に示すように、ＬSFP／Ｌgdを２０％以上とすることによりＣgdを小さく抑えることができる。Ｃgdが小さくなることにより高周波特性の向上が期待できる。図１１は、ＬSFP／ＬgdとＳ１２及び利得との関係を示している。ＬSFP／Ｌgdが大きいほどＳ１２が小さくなり且つ利得が大きくなることが明らかである。
【００３７】
以上のように、ソース電極と接続されたフィールドプレートにより、電流コラプスをお抑制し且つ高周波特性を向上させるためには、フィールドプレートと半導体層積層体との間に形成する絶縁膜をできるだけ薄くし且つフィールドプレートをできるだけ長くすることが効果的である。しかし、フィールドプレートにはソース電極と同じ電圧が印加されるため、フィールドプレートと半導体層積層体との間及びフィールドプレートとゲート電極との間の耐圧を確保するために、絶縁膜の厚さを単純に薄くすることはできない。また、フィールドプレートの長さを長くすると、フィールドプレートとドレイン電極とが接近するため、耐圧が低下してしまう。また、従来の電界効果トランジスタでは、ドレイン電極とフィールドプレートとはほぼ同じ平面に形成するため、フィールドプレートの長さを長くすることはプロセス上の制限も受ける。
【００３８】
しかし、本実施形態の電界効果トランジスタは、絶縁膜１１０がＡｌＮからなる第１の膜１１１と、ＳｉＮからなる第２の膜１１２との積層膜である。このため、第１の膜１１１を残して第２の膜１１２を選択的に除去することが容易にできる。従って、ゲート電極１０７とドレイン電極１０６との間において絶縁膜１１０の膜厚が薄い薄膜部１１０ａを容易に形成することができる。また、ＡｌＮは、ＳｉＮの１．５倍〜２倍程度の絶縁耐圧を有しているため、絶縁膜１１０の膜厚が薄い部分においても、十分な耐圧を確保することができる。さらに、ドレイン電極の近傍において絶縁膜１１０の膜厚を厚くすることにより、フィールドプレート１１５とドレイン電極１０６との水平方向の間隔を狭くしても、垂直方向の間隔を広く確保することが容易となる。このため、フィールドプレート１１５の長さを長くしつつ耐圧を確保することが容易にできる。
【００３９】
図１２は本実施形態の電界効果トランジスタにおける代表的な入出力特性を示している。図１２において、薄膜部１１０ａにおける絶縁膜１１０の膜厚ｗ１は５０ｎｍとし、ＬSFP／Ｌgdは８０％とした。寄生容量が低減され、利得が大きくなったことにより非常に効率が高く良好な入出力特性が得られている。
【００４０】
薄膜部１１０ａにおける絶縁膜１１０の膜厚は、できるだけ薄くすることが好ましい。このため、５０ｎｍ以下とすることが好ましく、１０ｎｍ以下とすることがさらに好ましい。さらに膜厚を薄くしてもよいが、５ｎｍ程度の膜厚を確保することが好ましい。薄膜部１１０ａ以外の部分における絶縁膜１１０の膜厚は、耐圧を確保するためにはできるだけ厚くすることが好ましい。このため、２００ｎｍ以上とすることが好ましく、５００ｎｍ以上とすることがさらに好ましい。膜厚をあまり厚くすると加工が困難となるため、２μｍ程度よりも薄い方が好ましい。
【００４１】
フィールドプレート１１５の長さは、ＬSFP／Ｌgdが２０％以上となるようにすることが好ましく、６０％以上とすることがさらに好ましい。ＬSFP／Ｌgdをあまり大きくすると、フィールドプレート１１５とドレイン電極１０６との間隔を確保できなくなるおそれがあるが、ＬSFP／Ｌgdが８０％程度までであれば通常のプロセスにより形成することが可能である。なお、ＬSFP／Ｌgdが一定である場合には、ＬSFPに占める薄膜部１１０ａの上に形成されている部分の割合が大きいほどコラプスを抑制する効果及び高周波特性を向上させる効果が大きくなる。但し、ＬSFPに占める薄膜部１１０ａ薄膜部１１０ａの上に形成されている部分の割合が２０％程度よりも大きければ、十分なコラプスを抑制する効果及び高周波特性を向上させる効果が得られる。さらに、本実施形態においては、フィールドプレート１１５が、薄膜部１１０ａよりもドレイン電極１０６側の膜厚が厚い絶縁膜１１０の上にも形成されているが、十分なＬSFP／Ｌgdが確保できるのであれば、薄膜部１１０ａよりもドレイン電極１０６側の膜厚が厚い部分の上にフィールドプレート１１５を形成する必要はない。
【００４２】
本実施形態においては、ソース電極１０５とゲート電極１０７との間において絶縁膜１１０の膜厚を厚くすることができる。このため、フィールドプレート１１５のゲート幅方向の幅を広くし、ソース電極１０５とゲート電極１０７との間をフィールドプレート１１５が完全に覆うようにしても、ゲートソース間の耐圧が低下したり、ゲートソース間の寄生抵抗が増大したりするおそれがほとんどない。しかし、フィールドプレート１１５は、ソース電極１０５とゲート電極１０７との間を完全に覆っている必要はない。ソース電極１０５とフィールドプレート１１５との導通が確保できれば、ソース電極１０５とゲート電極１０７との間においてフィールドプレート１１５のゲート幅方向の幅を、ゲート幅よりも狭くしてもよい。
【００４３】
本実施形態においては、薄膜部１１０ａにおいて第２の膜１１２を完全に除去し、第１の膜１１１のみを残す例を示した。しかし、図１３に示すように薄膜部１１０ａにおいて第２の膜１１２の一部が残存する構成としてもよい。また、図１４に示すように第１の膜１１１と第２の膜１１２との間に第３の膜１１３が形成されていてもよい。さらに、薄膜部１１０ａにおいて、第３の絶縁膜１１３を除去してもよい。
【００４４】
第１の膜１１１は、ＡｌＮ膜としたが、絶縁耐圧が高い絶縁膜であればよく、ＡｌＮ膜に代えて酸化アルミニウム（Ａｌ2Ｏ3）等のＡｌを含む他の絶縁膜を用いることができる。第２の膜１１２は、第１の膜１１１に対してエッチング選択性を有している絶縁膜であればよいが、誘電率が低い膜を用いる方が好ましい。また、第１の膜１１１と第２の膜１１２との間に第３の膜１１３を形成する場合には、第３の膜１１３が第１の膜に対してエッチング選択性を有していればよい。また、第３の膜１１３は第２の膜１１２よりも誘電率が高い方がフィールドプレート１１５の効果を向上させることができる。
【００４５】
本実施形態においては基板１０１をＳｉ基板としたが、炭化珪素（ＳｉＣ）基板、サファイア基板、酸化亜鉛（ＺｎＯ）基板若しくはホウ化ジルコニウム（ＺｒＢ2）基板等の異種基板又はＧａＮ基板若しくはＡｌＮ基板等のIII−Ｖ族窒化物半導体基板を用いてもよい。窒化物半導体積層体は所望のデバイス特性が実現できる限り各層の組成比を変更してもよい。また、窒化物半導体積層体の積層構造を変更してもよい。窒化物半導体積層体の結晶成長方法はＭＯＣＶＤ法に代えて、分子線エピタキシー(Molecular Beam Epitaxy：ＭＢＥ)又はハイドライド気相成長法(Hydride Vapor Phase Epitaxy：ＨＶＰＥ)等としてもよい。さらに、Ｖ族元素として砒素（Ａｓ）又はリン（Ｐ）等を含む半導体層及びIII族元素としてホウ素（Ｂ）を含む半導体層としてもよい。また、III−Ｖ族窒化物半導体を用いた電界効果トランジスタだけでなく、ＧａＡｓ系半導体又はＩｎＰ系半導体を用いた電界効果トランジスタにおいても同様の構成とすることにより同様の効果が得られる。
【産業上の利用可能性】
【００４６】
本発明に係る電界効果トランジスタは、電流コラプスが小さく且つ良好な高周波特性を有する電界効果トランジスタを実現でき、特にミリ波通信用途等に用いられる高周波デバイス及びスイッチング電源、インバータ回路又はモータドライバ回路等に用いられるデバイスとして有用である。
【符号の説明】
【００４７】
１０１ 基板
１０２ 窒化物半導体積層体
１０５ ソース電極
１０６ ドレイン電極
１０７ ゲート電極
１１０ 絶縁膜
１１０ａ 薄膜部
１１１ 第１の膜
１１２ 第２の膜
１１３ 第３の膜
１１５ フィールドプレート
１１７ 配線
１２１ バッファ層
１２３ 下地層
１２４ 電子供給層
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、特に窒化物半導体を用いた電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるIII−Ｖ族窒化物半導体は、一般式がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１，０≦ｙ≦１）により表される。III−Ｖ族窒化物半導体は広いバンドギャップを有し、例えばＧａＮのバンドギャップは室温において３．４ｅＶである。また、III−Ｖ族窒化物半導体は、絶縁破壊電界及び飽和電子速度も非常に大きい。III−Ｖ族窒化物半導体の中でも、特にＧａＮ層の上にＡｌＧａＮ層を積層したヘテロ接合構造の場合には、（０００１）面上において強い分極電界によりＧａＮ層中のヘテロ接合界面近傍に電子が高濃度に蓄積し、いわゆる２次元電子ガスが形成される。２次元電子ガスは、ＡｌＧａＮ層中に添加されるドナー不純物と空間的に分離されるため、高い電子移動度を示す。さらに、ＧａＮ系材料はいわゆる飽和ドリフト速度が大きく、例えば１×１０5Ｖ／ｃｍ程度の高電界領域における電子速度は、高周波トランジスタの材料として現在普及しているＧａＡｓ系材料の２倍以上である。また、ＧａＮ系材料は、バンドギャップが大きく絶縁破壊電界も大きいため、高周波・高出力デバイスへの応用が期待され、研究開発が盛んに行われている。
【０００３】
III−Ｖ族窒化物半導体の表面には高密度のトラップ準位（表面準位）が存在するため、トランジスタを大信号動作させた際に、電子とトラップ準位との応答により表面が負に帯電してしまう。表面が負に帯電すると、ドレイン電流が減少し寄生抵抗も増大する、いわゆる電流コラプスが生じる。電流コラプスが顕著になると大信号動作時においてドレイン電流の減少及び寄生抵抗の増大が生じ、出力が制限されてしまう。電流コラプスを抑制するためには、表面準位を低減することが重要であり、III−Ｖ族窒化物半導体を用いた電界効果トランジスタでは、層間膜又は表面保護膜として窒化珪素（ＳｉＮ）を用いることにより表面準位を低減することが検討されている（例えば、非特許文献１を参照。）。しかし、ＳｉＮ膜を層間膜等として用いても、電流コラプスを完全に防ぐことはできない。さらに、ＳｉＮ膜からなる層間膜を形成すると、ゲート電極における耐圧が低下したり、ゲートリーク電流が増加したりするという問題が生じる。高出力動作が要求される分野では、大電流を制御できるだけでなく、高耐圧であることが必要とされるため、耐圧の低下は大きな問題である。
【０００４】
電界効果トランジスタの耐圧を改善するため、ゲート電極にドレイン電極側に張り出したフィールドプレートを設けることが検討されている（例えば、特許文献１を参照。）。ゲート電極にフィールドプレートを設けることにより、ゲート電極近傍における電界集中が緩和され、耐圧の向上が期待される。しかし、ゲート電極にフィールドプレートを設けた場合には、フィールドプレートの直下における寄生容量により、帰還容量が増加し、フィールドプレートを設けない場合よりも利得が低下してしまう。
【０００５】
フィールドプレートによる利得の低下を防止するために、ゲート電極とドレイン電極との間に形成したフィールドプレートをソース電極と電気的に接続することが検討されている（例えば、特許文献２を参照。）。ゲート電極とドレイン電極との間に形成したフィールドプレートをソース電極と電気的に接続することにより、ゲート電極近傍における電界集中を緩和すると共に、ゲートドレイン間に発生する寄生容量（Ｃgd）低減できるようになると期待される。これにより、電流コラプスの抑制、ゲート耐圧の向上及び利得の向上が期待される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２００２４８号公報
【特許文献２】特表２００７−５３７５９３号公報
【非特許文献】
【０００７】
【非特許文献１】A. V. Vertiatchikh, L. F. Eastman, W. J. Schaff and T. Prunty,“Effect of surface passivation of AlGaN/GaN heterostructure field-effect transistor”, Electronics Letters, 2002年, 38巻, p.388-389
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、本願発明者らは、フィールドプレートをソース電極と電気的に接続しただけでは、寄生容量を十分に低減することができず、電流コラプスの抑制が不十分であり、利得の向上もできないということを見出した。
【０００９】
本発明は、本願発明者らが見出した寄生容量を十分に低減できないという問題を解決し、電流コラプスが小さく且つ良好な高周波特性を有する電界効果トランジスタを実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は電界効果トランジスタを、第１の膜と第１の膜よりも絶縁耐圧が低い第２の膜とが積層された絶縁膜の上に、ソース電極と接続されたフィールドプレートが形成された構成とする。
【００１１】
具体的に、本発明に係る電界効果トランジスタは、基板の上に形成されたヘテロ接合を含む窒化物半導体積層体と、窒化物半導体積層体の上に形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に形成されたゲート電極と、窒化物半導体積層体の上に、ゲート電極を覆うように形成された絶縁膜と、絶縁膜の上に接して形成され、端部がゲート電極とドレイン電極との間に位置するフィールドプレートとを備え、絶縁膜は、第１の膜と、該第１の膜の上に形成され第１の膜よりも絶縁耐圧が低い第２の膜とを含み、ゲート電極とドレイン電極との間に形成され且つ第２の膜の少なくとも一部が除去された薄膜部及びソース電極を露出する開口部を有し、フィールドプレートは、薄膜部の上を覆い且つ開口部においてソース電極と接続されている。
【００１２】
本発明の電界効果トランジスタは、絶縁膜の上に接して形成されたフィールドプレートを備え、絶縁膜は、第１の膜と、第１の膜の上に形成され、第１の膜よりも絶縁耐圧が低い第２の膜とを含む。このため、ゲート電極とドレイン電極との間において第２の膜の少なくとも一部を除去することにより、薄膜部を容易に形成することができる。従って、窒化物半導体積層体の上面とフィールドプレートとの下面との間隔を狭くすると共に、フィールドプレートとゲート電極及びドレイン電極との間隔を確保することが容易にできる。さらに、絶縁耐圧が高い第１の膜を用いているため、十分な絶縁性を容易に確保できる。
【００１３】
本発明の電界効果トランジスタにおいて、第２の膜は、第１の膜よりも膜厚が厚い構成とすればよい。
【００１４】
本発明の電界効果トランジスタにおいて、薄膜部は、絶縁膜における薄膜部とドレイン電極との間の部分及び絶縁膜における薄膜部とゲート電極との間の部分よりも膜厚が薄い構成とすればよい。
このようにすれば、フィールドプレートの下面と窒化物半導体積層体の上面との間隔を狭くしつつ、フィールドプレートとゲート電極との間隔及びフィールドプレートとドレイン電極との間隔を保つことが容易にできる。
【００１５】
本発明の電界効果トランジスタにおいて、薄膜部は、第２の膜の少なくとも一部が除去された凹部であり、フィールドプレートは凹部に埋め込まれていてもよい。
【００１６】
本発明の電界効果トランジスタにおいて、凹部は、底面に第２の膜が残存していてもよい。
【００１７】
本発明の電界効果トランジスタにおいて、フィールドプレートの端部は、薄膜部よりもドレイン電極側に位置していてもよい。このようにすれば、フィールドプレートとドレイン電極との間隔を広く確保しつつ、フィールドプレートの端部をドレイン電極により近づけることができる。
【００１８】
本発明の電界効果トランジスタにおいて、第１の膜は、アルミニウムを含む絶縁膜とすればよい。
【００１９】
本発明の電界効果トランジスタにおいて、第１の膜は、膜厚が５０ｎｍ以下としてもよい。
【００２０】
本発明の電界効果トランジスタにおいて、ゲート電極からフィールドプレートの端部までの長さは、ゲート電極からドレイン電極までの長さの４０％以上且つ８０％以下としてもよい。
【００２１】
本発明の電界効果トランジスタにおいて、絶縁膜は、第１の膜と第２の膜との間に形成され、第１の膜よりも絶縁耐圧が低い第３の膜を含んでいてもよい。
【発明の効果】
【００２２】
本発明に係る電界効果トランジスタによれば、電流コラプスが小さく且つ良好な高周波特性を有する電界効果トランジスタを実現できる。
【図面の簡単な説明】
【００２３】
【図１】一実施形態に係る電界効果トランジスタを示す断面図である。
【図２】一実施形態に係る電界効果トランジスタの製造方法の一工程を示す断面図である。
【図３】一実施形態に係る電界効果トランジスタの製造方法の一工程を示す断面図である。
【図４】一実施形態に係る電界効果トランジスタの製造方法の一工程を示す断面図である。
【図５】一実施形態に係る電界効果トランジスタの製造方法の一工程を示す断面図である。
【図６】一実施形態に係る電界効果トランジスタの製造方法の一工程を示す断面図である。
【図７】絶縁膜の膜厚と、コラプスの大きさとの関係を示すグラフである。
【図８】絶縁膜の膜厚と、高周波特性との関係を示すグラフである。
【図９】絶縁膜の膜厚と、寄生容量との関係を示すグラフである。
【図１０】フィールドプレートの長さと、寄生容量との関係を示すグラフである。
【図１１】フィールドプレートの長さと、高周波特性との関係を示すグラフである。
【図１２】一実施形態に係る電界効果トランジスタの入出力特性示すグラフである。
【図１３】一実施形態に係る電界効果トランジスタの変形例を示す断面図である。
【図１４】一実施形態に係る電界効果トランジスタの変形例を示す断面図である。
【発明を実施するための形態】
【００２４】
図１は、一実施形態に係る電界効果トランジスタの断面構成を示している。本実施形態の電界効果トランジスタは、基板１０１の上に形成された窒化物半導体積層体１０２と、窒化物半導体積層体１０２の上に形成されたソース電極１０５、ドレイン電極１０６及びゲート電極１０７を備えている。基板１０１は、シリコン（Ｓｉ）基板等とすればよい。窒化物半導体積層体１０２は、基板１０１の上に順次形成されたバッファ層１２１、下地層１２３及び電子供給層１２４を有している。下地層１２３における電子供給層１２４との界面近傍には２次元電子ガスからなるチャネルが形成されている。バッファ層１２１は、膜厚が２００ｎｍ程度のアンドープの窒化アルミニウム（ＡｌＮ）とすればよい。下地層１２３は、膜厚が１μｍ程度のアンドープのＧａＮとすればよい。電子供給層１２４は、膜厚が２５ｎｍ程度のアンドープのＡｌ0.25Ｇａ0.75Ｎとすればよい。窒化物半導体積層体１０２は、有機金属化学気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法等により形成すればよい。
【００２５】
ソース電極１０５及びドレイン電極１０６は、チャネルとオーミック接触しており、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との合金とすればよい。本実施形態においては、ソース電極１０５及びドレイン電極１０６は、電子供給層１２４と下地層１２３との界面よりも下側に達するオーミックリセスを埋めるようにそれぞれ形成されており、チャネルと直接接触している。ゲート電極１０７は、チャネルとショットキー接触しており、例えばニッケル（Ｎｉ）と金（Ａｕ）との積層体とすればよい。本実施形態においては、ゲート電極１０７は、閾値電圧を調整するために、ゲートリセスに形成されている。
【００２６】
ゲートリセス及びオーミックリセスは、例えば図２に示すようにして形成すればよい。基板１０１の上に、バッファ層１２１、下地層１２３及び電子供給層１２４を有する窒化物半導体積層体１０２を形成した後、フォトレジストによりマスクを形成した後、塩素（Ｃｌ2）ガスを用いた誘導結合プラズマ（Induced Coupled Plasma：ＩＣＰ）エッチングにより電子供給層１２４の一部を選択的に除去してゲートリセスを形成する。続いて、フォトレジストにより新たなマスクを形成した後、Ｃｌ2ガスを用いたＩＣＰエッチングにより電子供給層１２４と下地層１２３の一部とを選択的に除去してオーミックリセスを形成する。ゲートリセスは、幅が０．５μｍ程度のストライプ状に形成すればよい。
【００２７】
オーミックリセス及びゲートリセスへの電極金属の埋め込みは、図３に示すように電子ビーム蒸着とリフトオフとを用いればよい。ソース電極１０５及びドレイン電極１０６を形成した後、コンタクト抵抗低減のため、窒素雰囲気において６００℃程度の熱処理を行えばよい。
【００２８】
窒化物半導体積層体１０２の上には、ソース電極１０５、ドレイン電極１０６及びゲート電極１０７を覆うように絶縁膜１１０が形成されている。絶縁膜１１０は、窒化アルミニウム（ＡｌＮ）からなる第１の膜１１１と、第１の膜１１１の上に形成された窒化シリコンからなる第２の膜１１２とを有している。絶縁膜１１０は、ゲート電極１０７とドレイン電極１０６との間に形成された薄膜部１１０ａと、ソース電極１０５及びドレイン電極１０６を露出する開口部とを有している。薄膜部１１０ａにおける膜厚ｗ１は、薄膜部１１０ａよりもドレイン電極１０６側の部分及び薄膜部１１０ａよりもゲート電極１０７側の部分における膜厚ｗ２よりも薄い。本実施形態においては、薄膜部１１０ａは、第２の膜１１２が除去され第１の膜１１１が露出する凹部である。第１の膜１１１の膜厚は５０ｎｍ程度とし、第２の膜１１２の膜厚は５００ｎｍ程度とすればよい。図４に示すように、ＡｌＮからなる第１の膜１１１は、直流（ＤＣ）スパッタ法により形成すればよく、ＳｉＮからなる第２の膜１１２はプラズマ援用化学気相堆積法（Plasma-assisted Chemical Vapor Deposition：ＰＣＶＤ）法により形成すればよい。
【００２９】
ソース電極１０５及びドレイン電極１０６を露出する開口部は図５に示すように、四フッ化メタン（ＣＦ4）と三フッ化メタン（ＣＨＦ3）の混合ガスを用いた反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により第２の膜１１２を選択的に除去し、続いて、Ｃｌ2ガスを用いたＩＣＰエッチングにより第１の膜１１１を選択的に除去して形成すればよい。薄膜部１１０ａは図６に示すように、ＣＦ4とＣＨＦ3の混合ガスを用いたＲＩＥにより第２の膜１１２を選択的に除去して、第１の膜１１１を残した薄膜部１１０ａを形成すればよい。
【００３０】
絶縁膜１１０の上には、絶縁膜１１０と接してフィールドプレート１１５が形成されている。フィールドプレート１１５は、金（Ａｕ）等の導電性材料により形成されている。フィールドプレート１１５の形成はめっき法により行えばよい。フィールドプレート１１５は、絶縁膜１１０に形成されたソース電極１０５を露出する開口部においてソース電極１０５と接続されている。フィールドプレート１１５のドレイン電極１０６側の端部は、ゲート電極１０７よりもドレイン電極１０６側で且つドレイン電極１０６よりもゲート電極１０７側に位置している。本実施形態においては、フィールドプレート１１５は第２の膜１１２が除去された凹部を埋めるように形成され、且つフィールドプレート１１５の端部は薄膜部１１０ａよりもドレイン電極１０６側に位置している。
【００３１】
フィールドプレート１１５は、ソース電極１０５に電圧を印加する配線の一部となっている。ドレイン電極１０６に電圧を印加する配線１１７は、絶縁膜１１０に形成されたドレイン電極１０６を露出する開口部に形成されている。
【００３２】
以下に、本実施形態の電界効果トランジスタにより電流コラプスを抑制し且つ高周波特性を向上できる原理について説明する。電流コラプスが生じる素子は、ドレイン電流及びオン抵抗（デバイスがオン状態における寄生抵抗）が、直流電圧のバイアスを印加した場合と、パルス電圧のバイアスを印加した場合とにおいて異なる値となる。オフ状態において表面準位にトラップされたキャリアはその捕獲時間が長い。このため、トランジスタをオフ状態からパルス電圧により急激にオン状態とすると、オフ状態において表面準位にトラップされたキャリアは解放されずに残存する。表面準位にトラップされたキャリアにより、チャネルは空乏化した状態を維持するので、オン抵抗が増加する電流コラプスが発生する。
【００３３】
図７は、フィールドプレート１１５と窒化物半導体積層体１０２の表面との間隔、つまり薄膜部１１０ａにおける絶縁膜１１０の膜厚ｗ１とコラプスの大きさとの関係を示している。コラプスの大きさは、ゲート電極１０７にバイアスとしてパルス電圧を印加した場合のオン抵抗ＲPと、バイアスとして直流電圧を印加した場合のオン抵抗ＲDとの比ＲP／ＲDにより示している。パルス電圧を印加した場合のオン抵抗ＲPは、ゲート電圧が−５Ｖでドレイン電圧が６０Ｖというトランジスタがオフ状態のバイアス点から、パルス幅が０．５μ秒でパルス間隔が１ｍ秒の条件でトランジスタがオン状態のバイアス点に移行させた直後のオン抵抗である。
【００３４】
図７に示すように、絶縁膜の膜厚が６００ｎｍ程度の場合には、オン抵抗の比ＲP／ＲDは１．５程度である。これは、コラプスによりオン抵抗が５０％程度増加したことを示しており、フィールドプレートによるコラプスの抑制が十分に行えていないことを意味する。一方、絶縁膜の膜厚を薄くして、フィールドプレートの下面と半導体層積層体の表面との間隔を小さくするとオン抵抗の比ＲP／ＲDは小さくなり、電流コラプスを抑制する効果が向上していることがわかる。このように、フィールドプレートを用いて電流コラプスを効果的に抑制するためには、絶縁膜の膜厚を薄くし、フィールドプレートの下面と半導体層積層体の表面との間隔を小さくすることが必要である。
【００３５】
次に、フィールドプレートによる高周波特性の変化について説明する。図８は、絶縁膜の膜厚と、高周波特性の指標である、入力と出力との間の挿入損失（Ｓ１２）及び利得との関係を示している。図８に示すように、絶縁膜の膜厚を薄くしフィールドプレートの下面と半導体層積層体の表面との間隔を小さくすることによりＳ１２は小さくなり、利得は大きくなる。このように、フィールドプレートの下面と半導体層積層体の表面との間隔を小さくすることにより高周波特性が向上する理由は、ゲートドレイン間の寄生容量Ｃgdの値を小さくできるためであると考えられる。図９に示すように、絶縁膜の膜厚が薄い方がＣgdが小さくなり、特に絶縁膜の膜厚が２００ｎｍ程度よりも小さくなるとＣgdの値は急激に低下している。
【００３６】
Ｃgdの値は、薄膜部における絶縁膜の膜厚だけでなく、フィールドプレートの長さによっても変化すると考えられる。図１０は、ゲート電極からフィールドプレートのドレイン電極側の端部までの距離ＬSFPと、ゲート電極からドレイン電極までの距離Ｌgdとの比ＬSFP／Ｌgdと、Ｃgdとの関係を示している。図１０に示すように、ＬSFP／Ｌgdを２０％以上とすることによりＣgdを小さく抑えることができる。Ｃgdが小さくなることにより高周波特性の向上が期待できる。図１１は、ＬSFP／ＬgdとＳ１２及び利得との関係を示している。ＬSFP／Ｌgdが大きいほどＳ１２が小さくなり且つ利得が大きくなることが明らかである。
【００３７】
以上のように、ソース電極と接続されたフィールドプレートにより、電流コラプスをお抑制し且つ高周波特性を向上させるためには、フィールドプレートと半導体層積層体との間に形成する絶縁膜をできるだけ薄くし且つフィールドプレートをできるだけ長くすることが効果的である。しかし、フィールドプレートにはソース電極と同じ電圧が印加されるため、フィールドプレートと半導体層積層体との間及びフィールドプレートとゲート電極との間の耐圧を確保するために、絶縁膜の厚さを単純に薄くすることはできない。また、フィールドプレートの長さを長くすると、フィールドプレートとドレイン電極とが接近するため、耐圧が低下してしまう。また、従来の電界効果トランジスタでは、ドレイン電極とフィールドプレートとはほぼ同じ平面に形成するため、フィールドプレートの長さを長くすることはプロセス上の制限も受ける。
【００３８】
しかし、本実施形態の電界効果トランジスタは、絶縁膜１１０がＡｌＮからなる第１の膜１１１と、ＳｉＮからなる第２の膜１１２との積層膜である。このため、第１の膜１１１を残して第２の膜１１２を選択的に除去することが容易にできる。従って、ゲート電極１０７とドレイン電極１０６との間において絶縁膜１１０の膜厚が薄い薄膜部１１０ａを容易に形成することができる。また、ＡｌＮは、ＳｉＮの１．５倍〜２倍程度の絶縁耐圧を有しているため、絶縁膜１１０の膜厚が薄い部分においても、十分な耐圧を確保することができる。さらに、ドレイン電極の近傍において絶縁膜１１０の膜厚を厚くすることにより、フィールドプレート１１５とドレイン電極１０６との水平方向の間隔を狭くしても、垂直方向の間隔を広く確保することが容易となる。このため、フィールドプレート１１５の長さを長くしつつ耐圧を確保することが容易にできる。
【００３９】
図１２は本実施形態の電界効果トランジスタにおける代表的な入出力特性を示している。図１２において、薄膜部１１０ａにおける絶縁膜１１０の膜厚ｗ１は５０ｎｍとし、ＬSFP／Ｌgdは８０％とした。寄生容量が低減され、利得が大きくなったことにより非常に効率が高く良好な入出力特性が得られている。
【００４０】
薄膜部１１０ａにおける絶縁膜１１０の膜厚は、できるだけ薄くすることが好ましい。このため、５０ｎｍ以下とすることが好ましく、１０ｎｍ以下とすることがさらに好ましい。さらに膜厚を薄くしてもよいが、５ｎｍ程度の膜厚を確保することが好ましい。薄膜部１１０ａ以外の部分における絶縁膜１１０の膜厚は、耐圧を確保するためにはできるだけ厚くすることが好ましい。このため、２００ｎｍ以上とすることが好ましく、５００ｎｍ以上とすることがさらに好ましい。膜厚をあまり厚くすると加工が困難となるため、２μｍ程度よりも薄い方が好ましい。
【００４１】
フィールドプレート１１５の長さは、ＬSFP／Ｌgdが２０％以上となるようにすることが好ましく、６０％以上とすることがさらに好ましい。ＬSFP／Ｌgdをあまり大きくすると、フィールドプレート１１５とドレイン電極１０６との間隔を確保できなくなるおそれがあるが、ＬSFP／Ｌgdが８０％程度までであれば通常のプロセスにより形成することが可能である。なお、ＬSFP／Ｌgdが一定である場合には、ＬSFPに占める薄膜部１１０ａの上に形成されている部分の割合が大きいほどコラプスを抑制する効果及び高周波特性を向上させる効果が大きくなる。但し、ＬSFPに占める薄膜部１１０ａ薄膜部１１０ａの上に形成されている部分の割合が２０％程度よりも大きければ、十分なコラプスを抑制する効果及び高周波特性を向上させる効果が得られる。さらに、本実施形態においては、フィールドプレート１１５が、薄膜部１１０ａよりもドレイン電極１０６側の膜厚が厚い絶縁膜１１０の上にも形成されているが、十分なＬSFP／Ｌgdが確保できるのであれば、薄膜部１１０ａよりもドレイン電極１０６側の膜厚が厚い部分の上にフィールドプレート１１５を形成する必要はない。
【００４２】
本実施形態においては、ソース電極１０５とゲート電極１０７との間において絶縁膜１１０の膜厚を厚くすることができる。このため、フィールドプレート１１５のゲート幅方向の幅を広くし、ソース電極１０５とゲート電極１０７との間をフィールドプレート１１５が完全に覆うようにしても、ゲートソース間の耐圧が低下したり、ゲートソース間の寄生抵抗が増大したりするおそれがほとんどない。しかし、フィールドプレート１１５は、ソース電極１０５とゲート電極１０７との間を完全に覆っている必要はない。ソース電極１０５とフィールドプレート１１５との導通が確保できれば、ソース電極１０５とゲート電極１０７との間においてフィールドプレート１１５のゲート幅方向の幅を、ゲート幅よりも狭くしてもよい。
【００４３】
本実施形態においては、薄膜部１１０ａにおいて第２の膜１１２を完全に除去し、第１の膜１１１のみを残す例を示した。しかし、図１３に示すように薄膜部１１０ａにおいて第２の膜１１２の一部が残存する構成としてもよい。また、図１４に示すように第１の膜１１１と第２の膜１１２との間に第３の膜１１３が形成されていてもよい。さらに、薄膜部１１０ａにおいて、第３の絶縁膜１１３を除去してもよい。
【００４４】
第１の膜１１１は、ＡｌＮ膜としたが、絶縁耐圧が高い絶縁膜であればよく、ＡｌＮ膜に代えて酸化アルミニウム（Ａｌ2Ｏ3）等のＡｌを含む他の絶縁膜を用いることができる。第２の膜１１２は、第１の膜１１１に対してエッチング選択性を有している絶縁膜であればよいが、誘電率が低い膜を用いる方が好ましい。また、第１の膜１１１と第２の膜１１２との間に第３の膜１１３を形成する場合には、第３の膜１１３が第１の膜に対してエッチング選択性を有していればよい。また、第３の膜１１３は第２の膜１１２よりも誘電率が高い方がフィールドプレート１１５の効果を向上させることができる。
【００４５】
本実施形態においては基板１０１をＳｉ基板としたが、炭化珪素（ＳｉＣ）基板、サファイア基板、酸化亜鉛（ＺｎＯ）基板若しくはホウ化ジルコニウム（ＺｒＢ2）基板等の異種基板又はＧａＮ基板若しくはＡｌＮ基板等のIII−Ｖ族窒化物半導体基板を用いてもよい。窒化物半導体積層体は所望のデバイス特性が実現できる限り各層の組成比を変更してもよい。また、窒化物半導体積層体の積層構造を変更してもよい。窒化物半導体積層体の結晶成長方法はＭＯＣＶＤ法に代えて、分子線エピタキシー(Molecular Beam Epitaxy：ＭＢＥ)又はハイドライド気相成長法(Hydride Vapor Phase Epitaxy：ＨＶＰＥ)等としてもよい。さらに、Ｖ族元素として砒素（Ａｓ）又はリン（Ｐ）等を含む半導体層及びIII族元素としてホウ素（Ｂ）を含む半導体層としてもよい。また、III−Ｖ族窒化物半導体を用いた電界効果トランジスタだけでなく、ＧａＡｓ系半導体又はＩｎＰ系半導体を用いた電界効果トランジスタにおいても同様の構成とすることにより同様の効果が得られる。
【産業上の利用可能性】
【００４６】
本発明に係る電界効果トランジスタは、電流コラプスが小さく且つ良好な高周波特性を有する電界効果トランジスタを実現でき、特にミリ波通信用途等に用いられる高周波デバイス及びスイッチング電源、インバータ回路又はモータドライバ回路等に用いられるデバイスとして有用である。
【符号の説明】
【００４７】
１０１ 基板
１０２ 窒化物半導体積層体
１０５ ソース電極
１０６ ドレイン電極
１０７ ゲート電極
１１０ 絶縁膜
１１０ａ 薄膜部
１１１ 第１の膜
１１２ 第２の膜
１１３ 第３の膜
１１５ フィールドプレート
１１７ 配線
１２１ バッファ層
１２３ 下地層
１２４ 電子供給層
【特許請求の範囲】
【請求項１】
基板の上に形成されたヘテロ接合を含む窒化物半導体積層体と、
前記窒化物半導体積層体の上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
前記窒化物半導体積層体の上に、前記ゲート電極を覆うように形成された絶縁膜と、
前記絶縁膜の上に接して形成され、端部が前記ゲート電極と前記ドレイン電極との間に位置するフィールドプレートとを備え、
前記絶縁膜は、第１の膜と、該第１の膜の上に形成され前記第１の膜よりも絶縁耐圧が低い第２の膜とを含み、前記ゲート電極と前記ドレイン電極との間に形成され且つ前記第２の膜の少なくとも一部が除去された薄膜部及び前記ソース電極を露出する開口部を有し、
前記フィールドプレートは、前記薄膜部を覆い且つ前記開口部において前記ソース電極と接続されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記第２の膜は、前記第１の膜よりも膜厚が厚いことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記薄膜部は、前記絶縁膜における前記薄膜部と前記ドレイン電極との間の部分及び前記絶縁膜における前記薄膜部と前記ゲート電極との間の部分よりも膜厚が薄いことを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
前記薄膜部は、前記第２の膜の少なくとも一部が除去された凹部であり、
前記フィールドプレートは前記凹部に埋め込まれていることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
前記凹部は、底面に前記第２の膜が残存していることを特徴とする請求項４に記載の電界効果トランジスタ。
【請求項６】
前記フィールドプレートの端部は、前記薄膜部よりも前記ドレイン電極側に位置していることを特徴とする請求項３〜５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
前記第１の膜は、アルミニウムを含むことを特徴とする請求項１〜６のいずれか１項に記載の電界効果トランジスタ。
【請求項８】
前記第１の膜は、膜厚が５０ｎｍ以下であることを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項９】
前記ゲート電極から前記フィールドプレートの端部までの長さが、前記ゲート電極から前記ドレイン電極までの長さの４０％以上且つ８０％以下であることを特徴とする請求項１〜８のいずれか１項に記載の電界効果トランジスタ。
【請求項１０】
前記絶縁膜は、前記第１の膜と前記第２の膜との間に形成され、前記第１の膜よりも絶縁耐圧が低い第３の膜を含むことを特徴とする請求項１〜９のいずれか１項に記載の電界効果トランジスタ。
【請求項１】
基板の上に形成されたヘテロ接合を含む窒化物半導体積層体と、
前記窒化物半導体積層体の上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
前記窒化物半導体積層体の上に、前記ゲート電極を覆うように形成された絶縁膜と、
前記絶縁膜の上に接して形成され、端部が前記ゲート電極と前記ドレイン電極との間に位置するフィールドプレートとを備え、
前記絶縁膜は、第１の膜と、該第１の膜の上に形成され前記第１の膜よりも絶縁耐圧が低い第２の膜とを含み、前記ゲート電極と前記ドレイン電極との間に形成され且つ前記第２の膜の少なくとも一部が除去された薄膜部及び前記ソース電極を露出する開口部を有し、
前記フィールドプレートは、前記薄膜部を覆い且つ前記開口部において前記ソース電極と接続されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記第２の膜は、前記第１の膜よりも膜厚が厚いことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記薄膜部は、前記絶縁膜における前記薄膜部と前記ドレイン電極との間の部分及び前記絶縁膜における前記薄膜部と前記ゲート電極との間の部分よりも膜厚が薄いことを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
前記薄膜部は、前記第２の膜の少なくとも一部が除去された凹部であり、
前記フィールドプレートは前記凹部に埋め込まれていることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
前記凹部は、底面に前記第２の膜が残存していることを特徴とする請求項４に記載の電界効果トランジスタ。
【請求項６】
前記フィールドプレートの端部は、前記薄膜部よりも前記ドレイン電極側に位置していることを特徴とする請求項３〜５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
前記第１の膜は、アルミニウムを含むことを特徴とする請求項１〜６のいずれか１項に記載の電界効果トランジスタ。
【請求項８】
前記第１の膜は、膜厚が５０ｎｍ以下であることを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項９】
前記ゲート電極から前記フィールドプレートの端部までの長さが、前記ゲート電極から前記ドレイン電極までの長さの４０％以上且つ８０％以下であることを特徴とする請求項１〜８のいずれか１項に記載の電界効果トランジスタ。
【請求項１０】
前記絶縁膜は、前記第１の膜と前記第２の膜との間に形成され、前記第１の膜よりも絶縁耐圧が低い第３の膜を含むことを特徴とする請求項１〜９のいずれか１項に記載の電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１１−２４９４３９（Ｐ２０１１−２４９４３９Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１０−１１９０２７（Ｐ２０１０−１１９０２７）
【出願日】平成２２年５月２５日（２０１０．５．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２２年５月２５日（２０１０．５．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]