【課題】 低電気抵抗で、かつ繰返しの加熱環境にあって抵抗率安定性に優れるＮｉ合金電極膜、そのＮｉ合金電極膜を形成するためのスパッタリングターゲットを提供する。
【解決手段】 基板上に形成される電極膜であって、０．５〜２．０原子％のＷを含有し、残部Ｎｉおよび不可避的不純物からなる組成を有し、抵抗率が３０μΩｃｍ以下である繰返し加熱における抵抗率安定性に優れるＮｉ合金電極膜である。また、繰返し加熱に曝される電極膜形成用に用いられる０．５〜２．０原子％のＷを含有し、残部Ｎｉおよび不可避的不純物からなる組成を有するＮｉ合金電極膜形成用スパッタリングターゲットである。 （もっと読む）

【課題】長期間貯蔵された古い金属ナノ粒子を含有する組成物を用いた場合であっても、高い導電性を有する電子デバイスの導電性フィーチャを提供することである。
【解決手段】電子デバイスの導電性フィーチャは、有機系安定剤が表面上に存在する金属ナノ粒子を含有する組成物を、基材上に成膜して成膜組成物を形成し、前記成膜組成物を加熱し、前記成膜組成物をアルカリ組成物に接触させて導電性フィーチャを形成する、ことを含む方法により形成される。前記アルカリ組成物としては、水酸化ナトリウム、水酸化カリウム、水酸化カルシウム、水酸化マグネシウム、アンモニア、炭酸ナトリウム、酢酸ナトリウム、有機アミン、イミダゾール、ピリジン、又はその混合物を含むことが好ましく、有機安定剤としては、チオール、アミン、カルボン酸、カルボン酸塩、ポリエチレングリコール、又はピリジンであることが好ましい。 （もっと読む）

【課題】埋め込みビットラインコンタクトホール内にディフュージョンバリアーを形成して素子の特性を改善する。
【解決手段】半導体基板１００をエッチングして複数個のピラーパターンを形成する段階と、前記ピラーパターンの表面に絶縁層を蒸着する段階と、前記ピラーパターンの一側の前記絶縁層の一部を除去して前記ピラーパターンが露出されるコンタクトホールを形成する段階と、前記コンタクトホール内にバリアー膜１７０ａを形成する段階と、前記コンタクトホールと接する前記ピラーパターン内に接合１８０を形成する段階と、前記ピラーパターンの間の底部に前記コンタクトホールと接続して形成された埋め込みビットラインとを含む。 （もっと読む）

【課題】酸化物半導体層を用いた、表示装置に代表される半導体装置において、画面サイズの大型化や高精細化に対応し、表示品質が良く、安定して動作する信頼性のよい半導体装置を提供することを課題の一つとする。
【解決手段】引き回し距離の長い配線にＣｕを含む導電層を用いることで、配線抵抗の増大を抑える。また、Ｃｕを含む導電層を、ＴＦＴのチャネル領域が形成される酸化物半導体層と重ならないようにし、窒化珪素を含む絶縁層で包むことで、Ｃｕの拡散を防ぐことができ、信頼性の良い半導体装置を作製することができる。特に、半導体装置の一態様である表示装置を大型化または高精細化しても、表示品質が良く、安定して動作させることができる。 （もっと読む）

【課題】半導体層と電極の接続部に生じる寄生抵抗を抑制し、配線抵抗による電圧降下の影響や画素への信号書き込み不良や階調不良などを防止し、より表示品質の良い表示装置を代表とする半導体装置を提供することを課題の一つとする
【解決手段】上記課題を解決するために、本発明は酸素親和性の強い金属を含むソース電極、及びドレイン電極と、不純物濃度を抑制した酸化物半導体層とを接続した薄膜トランジスタと、低抵抗な配線を接続して半導体装置を構成すればよい。また、酸化物半導体を用いた薄膜トランジスタを絶縁膜で囲んで封止すればよい。 （もっと読む）

【課題】シリサイド化反応を十分に行わせることによってコンタクト抵抗を低減化させることが可能な成膜方法である。
【解決手段】真空排気が可能になされた処理容器２２内で被処理体Ｗの表面に対して薄膜を形成する成膜方法において、原料ガスを用いて処理容器内でプラズマＣＶＤ法により薄膜としてチタンを含む金属膜８を形成する金属膜形成工程と、処理容器内で金属膜に対してアニール処理を行うアニール工程とを有する。これにより、シリサイド化反応を十分に行わせることによってコンタクト抵抗を低減化させる。 （もっと読む）

【課題】本発明は、埋込みビットラインの抵抗を減少させ高速動作に有利な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ハードマスク膜をバリアとして半導体基板をエッチングし、複数の活性領域を画定するトレンチを形成するステップと、ハードマスク膜が突出部となるように前記トレンチ内部を一部ギャップフィルするギャップフィル膜を形成するステップと、突出部の両側側壁を覆うスペーサを形成するステップと、ドープドエッチング障壁膜をエッチングバリアとしてスペーサのうち何れか１つのスペーサを除去するステップと、残留するスペーサをエッチングバリアとして前記ギャップフィル膜をエッチングし、活性領域の一側側壁を露出させる側壁トレンチを形成するステップと、を含む。 （もっと読む）

【課題】低配線抵抗と耐ヒロック性に優れた金属薄膜の形成に有用であり、好ましくはスパッタリング時のスプラッシュの発生を抑制することができるＡｌ基合金スパッタリングターゲットを提供する。
【解決手段】本発明のＡｌ基合金スパッタリングターゲットは、Ｆｅを０．００１０〜０．４質量％と、Ｓｉを０．００１０〜０．５０質量％含有することを特徴とする。 （もっと読む）

【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。 （もっと読む）

【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。 （もっと読む）

半導体素子（例えば、フリップチップ）は、介在層によってドレインコンタクトから分離されたサブストレートを含む。前記介在層を通じて延びる前記素子の動作時において、トレンチ状のフィードスルー要素を用いて、前記ドレインコンタクトおよび前記サブストレートを電気的に接続する。 （もっと読む）

ＬＤＭＯＳ（横方向拡散金属酸化物半導体）構造は、ソースを基板及びゲートシールドへと接続させ、この際、このような接点のためにより小さな面積が用いられる。前記構造は、導電性基板層と、ソースと、ドレイン接点とを含む。少なくとも１つの介在層により、前記ドレイン接点が前記基板層から分離される。導電性のトレンチ状のフィードスルー要素が前記介在層を通過し、前記基板及び前記ソースと接触することで、前記ドレイン接点及び前記基板層を電気的に接続する。 （もっと読む）

【課題】所定パターンを有するとともに、表面抵抗率や光透過率等のばらつきが少ない金属酸化膜の形成方法およびそのような金属酸化膜を提供する。
【解決手段】基材上に、所定パターンを有する金属酸化膜の形成方法等であって、基材に対して、金属塩を含有する液状物を塗布して金属塩膜を形成する第１工程と、金属塩膜に対して、所定パターンを設ける第２工程と、金属塩膜に対して、熱酸化処理または所定のプラズマ酸化処理を行い、金属酸化膜とする第３工程と、を含む。 （もっと読む）

【課題】オフ電流および漏れ電流が抑制された薄膜トランジスタ、および前記薄膜トランジスタを歩留り良く製造することのできる薄膜トランジスタの製造方法を提供する。
【解決手段】ゲート電極１２上にゲート絶縁膜１２を介して順次形成されるＳｉ（ｉ）膜１３およびＳｉ（ｎ）膜１４上に金属膜を形成し、フォトレジストパターン２２をマスクとしてエッチングし、ソース電極１５およびドレイン電極１６を形成する。酸素を含むプラズマで処理して、フォトレジストパターン２２の側面を後退させるとともに、ソース電極１５およびドレイン電極１６の側面および露出した上面にＡｌ酸化皮膜１７を形成する。残存するフォトレジストパターン２２およびＡｌ酸化皮膜１７をマスクとして、チャネル部１８のＳｉ（ｎ）膜１４およびＳｉ（ｉ）膜１３の表面の一部をエッチングする。 （もっと読む）

【課題】製造中のパーティクルの発生を低減して、歩留まりを改善することができる基板構造を有する薄膜トランジスタアレイ基板、該薄膜トランジスタアレイ基板を適用した発光パネル及びその製造方法、並びに、該発光パネルを実装した電子機器を提供する。
【解決手段】基板１１上に形成されるトランジスタＴｒ１１、Ｔｒ１２に接続される配線層のうち、最上層に形成される配線（電源電圧ラインＬａ、選択ラインＬｓ）表面の少なくとも一部が陽極酸化膜で形成されている。 （もっと読む）

【課題】銅配線層の接着性を改善するとともに、銅配線層の抵抗値が大きくなることを抑制する配線構造を提供する。
【解決手段】配線構造１０では、ガラス基板１１上に、チタンからなる接着層１２と、酸化銅からなるバリア層１３と、純銅からなる銅配線層１４とが順に積層されている。接着層１２は、銅配線層１４をガラス基板１１に確実に接着させて、銅配線層１４がガラス基板１１から剥がれるのを防止する。バリア層１３は、配線構造１０を熱処理したときに、接着層１２を構成するチタン原子が銅配線層１４内に拡散しないようにして、銅配線層１４の抵抗値が大きくならないようにする。このため、銅配線層１４は、熱処理された後も、比抵抗を小さな値に保つことができるので、信号の遅延を防止できる。 （もっと読む）

先端の集積回路にみられる切欠構造（２０６，２０７，２０８，２０９，２１１，２１３，２６４，２７５ａ，２７５ｂ）において、長尺のルテニウム金属膜（２１４）に多段階で銅鍍金を行う方法である。長尺のルテニウム金属膜 （２１４）を利用すると、銅金属がトレンチ（２６６）及びビア（２６８）のような高アスペクト比の切欠構造（２０６，２０７，２０８，２０９，２６４，２７５ａ，２７５ｂ）を充填するあいだ、不要な微細気泡が形成を防ぎ、前記ルテニウム金属膜（２１４）上に長尺の銅金属層（２２８）を含むサイズの大きい銅粒（２３３）が鍍金形成される。銅粒（２３３）は銅が充填された切欠構造（２０６，２０７，２０８，２０９，２１１，２１３，２７５ａ，２７５ｂ）の電気抵抗を低下させ、集積回路の信頼性を向上させる。
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【課題】幅の狭いポリサイドゲートにおけるシリサイドの抵抗が改善されたゲート電極構造の製造方法を提供する。
【解決手段】リセスが形成されたシリコン酸化膜からなる厚い内部スペーサ、およびシリコン窒化膜からなる厚い外部スペーサを有する多結晶シリコンゲートを形成する。多結晶シリコン上にチタンをデポジションし、アニールによりチタンシリサイド層２６０を形成する。チタンシリサイド層は多結晶シリコンより幅広く形成され、シリコン酸化膜からなる厚い内部スペーサによって制約を受けず、応力を受けない。 （もっと読む）

【課題】 金属の微粒子の分散体を用いて絶縁基板上に低体積抵抗率の導電層を得ることができる、金属薄膜の形成方法を提供する。
【解決手段】 銅粒子表面のＣｕ（Ｉ）とＣｕ（II）の比が１００対０〜３０対７０モル比の範囲にある銅粒子の分散体からなる塗膜に過熱水蒸気による加熱処理を施す工程を含む、銅薄膜の製造方法およびこの方法で製造された銅薄膜。前記塗膜は銅粒子分散体を絶縁性基板に塗布または印刷されたものであることが好ましい。 （もっと読む）

【課題】凹凸が小さく滑らかな半円形状で抵抗の低い集電極を備えた曲線因子の高い太陽電池素子を提供する。
【解決手段】半導体基板１０上にスクリーン印刷法により導電性ペースト８を複数回重ねて印刷して多層電極を形成するに際し、スクリーン印刷製版７を用いて一層目の電極を印刷した後、上記基板又はスクリーン印刷製版の位置を一層目の電極印刷時の基板又はスクリーン印刷製版位置より一層目の電極の長手方向に沿ってずらした状態で上記一層目の電極の直上にこれと重ねて二層目の電極を印刷し、更に必要により、三層目以降の電極を上記と同じ方向に順次ずらして印刷して多層電極を形成する。 （もっと読む）