【課題】動作速度が低下することを抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタ９を有するシリコン基板５と、シリコン基板５上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線層と、多層配線層内に埋め込まれた、下部電極（下部電極膜９１）、容量絶縁膜９２、および上部電極（上部電極膜９３）を有しており、メモリ素子を構成する容量素子９０と、を備え、容量素子９０とＭＯＳトランジスタ９との間にダマシン形状の銅配線（第２層配線２５）が少なくとも１層以上形成され、１つの配線（第２層配線２５）の上面と容量素子９０の下面とが略同一平面上にあり、容量素子９０上に銅配線（プレート線配線９９）が少なくとも１層以上形成されている。 （もっと読む）

【課題】パッド電極が設けられる層間絶縁膜に低誘電率膜を用いた場合にも、該層間絶縁膜の破壊及び界面剥離を発生させず、高い接続信頼性を確保できるようにする。
【解決手段】半導体基板１の上方に、層間絶縁膜１１、２１等を介在させて形成された外部接続用電極を備えている。外部接続用電極は、上面を露出するパッドメタル層８と、該パッドメタル層８と半導体基板１との間に形成された第１のメタル層２と、層間絶縁膜２１を貫通してパッドメタル層８と第１のメタル層２とを電気的に接続し、且つ、層間絶縁膜２１に形成された少なくとも２つの第１のビア２２とを有している。第１のビア２２同士の最大の間隔ｂは、パッドメタル層８の幅寸法ａよりも大きい。 （もっと読む）

【課題】層間絶縁膜を備えた半導体装置において、膜剥がれの発生及びリークパスの形成を抑制する。
【解決手段】半導体装置は、複数の空孔を含む層間絶縁膜１６を備えている。層間絶縁膜１６は、単層構造の膜である。層間絶縁膜１６における、下面領域に含まれる空孔の空孔径及び上面領域に含まれる空孔の空孔径は、上面領域と下面領域との間に介在する中央領域に含まれる空孔の空孔径よりも小さい。 （もっと読む）

【課題】半導体装置のパッド構造を提供する。
【解決手段】半導体装置２００は、半導体基板２０２、相互接続構造、複数のダミーメタルビア２３５及びパッド構造を備える。半導体基板２０２は、内部に複数の微小電子素子が設けられている。相互接続構造は、半導体基板２０２上に設けられ、複数の金属層２１０ａ〜２１０ｉと、金属層を隔離する複数のＩＭＤ層２２０とを有する。金属層２１０ａ〜２１０ｉは、最上金属層２１０ｉと、最下金属層２１０ａと、最上金属層２１０ｉと最下金属層２１０ａとの間に設けられた少なくとも２層の金属層とを含む。複数のダミーメタルビア２３５は、少なくとも２層の金属層間に設けられた１層又は２層以上のＩＭＤ層２２０内に形成される。パッド構造は、ダミーメタルビア２３５の上に直接設けられている。 （もっと読む）

【課題】貫通電極およびこれと一体的に形成された裏面電極を有する半導体装置において、貫通電極の膜厚と裏面電極の膜厚とを独立に制御することにより、貫通電極の剥離の問題と裏面配線の剥離の問題を同時に解消することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０と、半導体基板の上方に形成された少なくとも１層からなる配線層１３と、半導体基板の裏面から配線に達する貫通電極３０と、半導体基板の裏面に設けられて貫通電極に接続された裏面配線４０と、裏面配線に接続された外部端子５０と、を含む半導体装置であり、裏面配線は、少なくとも外部端子との接続部を含む部分の膜厚が、貫通電極の膜厚よりも厚く形成されている。 （もっと読む）

【課題】グラフェンのバリスティック伝導性を利用した低抵抗配線を備え、配線と配線接続部材の接続部分の構成の複雑化を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、基板と、基板の上方に設けられ、積層された複数のグラフェンナノリボンシート１２２からなるグラフェンナノリボン層１２１を含む下層配線１２と、複数のグラフェンナノリボンシート１２２の少なくとも１枚を貫通し、下層配線１２と上層配線１３とを接続するビア１４およびバリアメタル１５と、を有する。 （もっと読む）

集積回路に使用する銅線のための集積回路用相互接続構造およびこれを作る方法が提供される。Ｍｎ、Ｃｒ、またはＶ含有層が、線からの銅の拡散に対しバリアを形成し、それにより、絶縁体の早期絶縁破壊を防ぎ、銅によるトランジスタの劣化を保護する。また、Ｍｎ、Ｃｒ、またはＶ含有層は、銅と絶縁体の間の強い接着を促進し、その結果、製造と使用中のデバイスの機械的健全性を保ち、さらに、デバイスの使用中の銅のエレクトロマイグレーションによる故障を防ぎ、また、環境からの酸素または水による銅の腐食を防ぐ。このような集積回路の形成に関しては、本発明の特定の実施形態により、Ｍｎ、Ｃｒ、Ｖ、またはＣｏを銅表面上に選択的に堆積させ、一方で、絶縁体表面上のＭｎ、Ｃｒ、Ｖ、またはＣｏの堆積を減らす、または防ぎさえもする方法が提供される。また、Ｍｎ、Ｃｒ、またはＶ含有前駆物質およびヨウ素または臭素含有前駆物質を使った銅の触媒堆積も提供される。 （もっと読む）

【課題】冷却効率に優れ、安定的に絶縁膜を所望の特性に改質できる、冷却機構を有する紫外線照射装置を備えた半導体製造装置を提供する。
【解決手段】半導体製造装置は、紫外線発光部１０１と、紫外線発光部１０１との間に空間１０３が形成されるように、紫外線発光部１０１を覆うように配置された外套管１０２とを備える。外套管１０２は、冷却媒体が空間１０３の内部に流入する冷媒流入口１０４と、冷却媒体が空間１０３の外部に流出する冷媒流出口１０５とを有し、冷媒流出口１０５近傍における外套管１０２の内壁の上部高さは、冷媒流入口１０５近傍における外套管１０２の内壁の上部高さよりも大きい。 （もっと読む）

【課題】低誘電率膜に対するＵＶキュア処理による低誘電率膜の下で且つ配線の上に形成されるライナ膜とその下層の膜との間の界面剥離を、ＵＶブロッキング膜を用いずに防ぐことにより、高歩留まりの配線構造を有する信頼性が高い半導体装置を得られるようにする。
【解決手段】基板の上に、第１の絶縁膜１１を形成し、形成した第１の絶縁膜１１の上部に第１の金属配線１２を形成し、第１の絶縁膜１１の上に、第１の金属配線１２を覆うように第２の絶縁膜１３を形成し、第２の絶縁膜１３に対して膜質の改質処理を行う。その後に、第２の絶縁膜１３の上に第３の絶縁膜１４を形成し、形成した第３の絶縁膜１４に対してキュア処理を行う。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】層間絶縁膜と配線金属との間に形成されるバリア膜について、配線金属を構成する元素や層間絶縁膜を構成する元素に対して高いバリア性を提供する。
【解決手段】処理容器内に基板を載置する載置台５１と周方向に沿って多数のスリットが形成された平面アンテナ部材８２とを対向して設け、導波管からのマイクロ波を前記平面アンテナ部材を介して処理容器内に供給する。一方処理容器の上部からＡｒガスなどのプラズマ発生用のガスを供給すると共にこのガスの供給口とは異なる位置から原料ガスである例えばトリメチルシランガスと窒素ガスとを供給することでこれらガスをプラズマ化し、更に載置台５１の上面の単位面積当たりに供給されるバイアス用の高周波電力が０．０４８Ｗ／ｃｍ2以下となるようにバイアス用の高周波電力を印加する。 （もっと読む）

【課題】漏れ電流の大きいキャパシタを電気的に切断することができるキャパシタ・モジュールを含む半導体構造、これを製造する方法、およびこれを動作させる方法を提供する。
【解決手段】モジュール化したキャパシタ・アレイは複数のキャパシタ・モジュールを含む。各キャパシタ・モジュールは、キャパシタと、このキャパシタを電気的に切断するように構成されたスイッチング・デバイスと、を含む。スイッチング・デバイスは、キャパシタの漏れのレベルを検出するように構成された検知ユニットを含み、漏れ電流が所定のレベルを超えるとスイッチング・デバイスがキャパシタを電気的に切断するようになっている。各キャパシタ・モジュールは、単一のキャパシタ・プレート、２つのキャパシタ・プレート、または３つ以上のキャパシタ・プレートを含むことができる。漏れセンサおよびスイッチング・デバイスを用いて、漏れを生じたキャパシタ・アレイのキャパシタ・モジュールを電気的に切断し、これによってキャパシタ・アレイを過剰な電気的漏洩から保護する。 （もっと読む）

【課題】カーボンナノチューブを有するプラグ配線において良好な電気的接続を得ることができるカーボンナノチューブ配線及びその製造方法を提供する。
【解決手段】第１配線層１２上に層間絶縁膜１３が形成され、層間絶縁膜１３上に第２配線層１４が形成されている。第１配線層１２と第２配線層１４との間の層間絶縁膜１３内にはコンタクト孔１５が形成される。コンタクト孔１５内には、一端が第１配線層１２に接続され、他端が第２配線層１４に接続された複数のカーボンナノチューブ１６が形成されている。さらに、層間絶縁膜１３と第２配線層１４との間にはストッパ膜１７が形成され、ストッパ膜１７の一部は複数のカーボンナノチューブ１６の前記他端間に充填されている。 （もっと読む）

【課題】電気的抵抗が低い相互接続構造、および、かかる相互接続構造を形成する方法を提供する。
【解決手段】相互接続構造は、少なくとも１つの開口を含む誘電物質を含む。少なくとも１つの開口内には、任意のバリア拡散層、結晶粒成長促進層、凝集めっきシード層、任意の第２のめっきシード層、および導電性構造が配置される。典型的にはＣｕである金属含有導電性物質を含む導電性構造は、バンブー微細構造を有し、平均グレイン・サイズが０．０５ミクロンよりも大きい。いくつかの実施形態では、導電性構造は、（１１１）結晶方位を有する導電性結晶粒を含む。 （もっと読む）

【課題】スルーホールの深さを正確に制御して、特定の配線層に選択的にエアギャップを形成した半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体素子を有する半導体基板１と、半導体基板１の上方に形成され、配線１０ａ、１０ｂ、１０ｃ、１０ｄ、配線１０ｃ、１０ｄの周囲のエアギャップ１０１、およびエアギャップ１０１に連続するスルーホール１０２含む配線構造と、スルーホール１０２下に形成されたスルーホールストッパー１０３と、を有する。 （もっと読む）

【課題】製造工程数や面積の増大を招くことなく、金属薄膜抵抗の抵抗率を異ならせる素子構造を提案する。
【解決手段】基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する抵抗膜５が配置されている。また、抵抗膜５の厚さ方向の少なくとも一方の他の導電膜配置階層に、水素吸蔵金属３が、抵抗膜５と絶縁された状態で、かつ金属抵抗膜の少なくともコンタクトエッジ間の領域の全域と平面視で重なる位置と大きさで配置されている。 （もっと読む）

【課題】同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。 （もっと読む）

【課題】 相互かみ合い型導電線を有するキャパシタ構造体ならびにそれを製造する方法を提供する。
【解決手段】 相互かみ合い型構造体は、少なくとも１つの第１の金属線と、少なくとも１つの第１の金属線に平行で、しかも少なくとも１つの第１の金属線から分離されている少なくとも１つの第２の金属線と、少なくとも１つの第１の金属線の端部に接触し、しかも少なくとも１つの第２の金属線から分離されている第３の金属線とを含むことができる。少なくとも１つの第１の金属線はいずれの金属ビアにも垂直に接触しないが、少なくとも１つの第２の金属線は少なくとも１つの金属ビアに垂直に接触することができる。相互かみ合い型構造体の複数の層を垂直に積み重ねることができる。代わって、相互かみ合い型構造体は、複数の第１の金属線と複数の第２の金属線を含むことができ、それぞれの金属線はいずれの金属ビアにも垂直に接触しない。キャパシタを形成するために、回転の有無を問わず、相互かみ合い型構造体の複数の実例を横方向に複製し接合するか、あるいは垂直に積み重ねるか、またはその両方を行うことができる。 （もっと読む）

【課題】配線の設計自由度が高く、ゲート電極及びソース／ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）基体２１上にゲート電極３１を形成し、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成した後、（ｂ）第１層間絶縁層４１に溝状の第１コンタクト部４３を形成し、（ｃ）全面に第２層間絶縁層５１を形成した後、（ｄ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に孔状の第２コンタクト部５３を形成し、その後、（ｅ）第２層間絶縁層５１上に、第２コンタクト部５３と接続された配線６１を形成する各工程から成る。 （もっと読む）

【課題】誘電率の比較的低い誘電体膜に、累積的に紫外線を含む光が照射されることに起因する不良の発生が抑制される半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜５上にＬｏｗ−ｋ膜９が形成される。次に、Ｌｏｗ−ｋ膜９に、所定のランプから発せられる紫外線を含む光が照射される。次に、Ｌｏｗ−ｋ膜９の開口部９ａ内にＴｉＯ₂からなるバリア膜１１と銅配線１３が形成される。Ｌｏｗ−ｋ膜９上にＳｉＣＮ膜１５およびＳｉＯＮ膜１７が形成される。次に、ＳｉＯＮ膜１７の上にＬｏｗ−ｋ膜１９が形成される。そのＬｏｗ−ｋ膜１９に、所定のランプから発せられる紫外線を含む光が照射される。 （もっと読む）