【課題】 ＦＳＧ膜と反射防止膜との界面で膜剥がれが生じない半導体装置及びその製造方法を提供する。
【解決手段】 基板上に酸化膜１を介してメタル膜２を形成する工程と、上記メタル膜上に反射防止膜３を形成する工程と、上記反射防止膜上にレジストパターン４を形成し、このレジストパターンをマスクとして上記反射防止膜及びメタル膜をエッチングし、複数個のメタル配線５を形成する工程と、上記メタル配線上及びメタル配線間にフッ素添加の酸化シリコン膜（ＦＳＧ膜）からなる層間絶縁膜６を形成する工程と、上記層間絶縁膜の形成後に熱処理を行なう工程と、上記熱処理後に上記ＦＳＧ膜上にＴＥＯＳ膜７を形成する工程と、ＣＭＰにより上記ＴＥＯＳ膜またはＴＥＯＳ膜及びＦＳＧ膜を研磨し上面を平坦化する工程と、平坦化された面にシリコン酸化膜８を形成する工程とを含むものである。 （もっと読む）

【課題】 電子デバイス及び微細幅パターンの形成方法に関し、抜きパターンや残しパターンのいずれの場合もパターン分布の粗密に依存せずに所望の微細幅パターンを精度良く形成する。
【解決手段】 同じ線幅の孤立パターンの第１の凹部３と密パターンのｎ個の第２の凹部４とを設けた絶縁層２と、絶縁層２上に第１の凹部３及び第２の凹部４に対応する同じ線幅の第１の開口部６及び第２の開口部を有する第１の薄膜５と、第１の薄膜５上に、孤立パターンの第１の凹部３に対応する領域においては、第１の凹部３より広く且つ第２の凹部４のピッチの２倍と凹部の幅との差より狭い線幅の第３の開口部９を有するとともに、密パターンの第２の凹部４に対応する領域においては、第２の凹部４のピッチのｎ−１倍と凹部の幅との和より広く且つ第２の凹部４のピッチのｎ＋１倍と凹部の幅との差より狭い線幅の第４の開口部１０を有する第２の薄膜８とを備える。 （もっと読む）

【課題】 デュアル・ダマシン配線の形成方法を改善し、デュアル・ダマシン配線効率を向上させる新たなデュアル・ダマシン配線構造体を提供すること。
【解決手段】 デュアル・ダマシン相互接続構造体及び該構造体を形成する方法であり、該構造体はデュアル・ダマシン配線を誘電体層に含み、該デュアル・ダマシン配線は該誘電体層の厚さと比べて小さい距離にわたって該誘電体層内に延び、デュアル・ダマシン・ビア・バーは該デュアル・ダマシン配線の底面と一体になっており、かつ、該底面から該誘電体層の底面に向かって延びる。 （もっと読む）

【課題】 レジストパターンと反射防止膜との寸法変換差を小さくすることができるようにした配線の形成方法及び電子デバイスの製造方法を提供する。
【解決手段】
シリコン基板１上に形成されたポリシリコン膜１３及びＷＳ膜１５を配線形状にパターニングして当該ポリシリコン膜１３及びＷＳ膜１５からなるゲート配線１０を形成する方法であって、ポリシリコン膜１３及びＷＳ膜１５の上方にＢＡＲＣ膜２１を形成し、このＢＡＲＣ膜２１上にフォトレジストを塗布し、このフォトレジストを配線形状に露光し、現像処理してレジストパターン３２を形成し、このレジストパターン３２をマスクにＢＡＲＣ膜２１をＣＨＦ_３ガスとＣＦ_４ガスとＯ_２ガスとからなる第１混合ガスでドライエッチングする。ＢＡＲＣ膜２１をドライエッチングする際に、ＢＡＲＣ膜２１のレジストパターン３２で覆われた部分の側面にポリマー４１を形成することができる。 （もっと読む）

本発明は、アセナフチレンホモポリマー、アセナフチレンコポリマー、ポリ（アリーレンエーテル）、ポリアミド、Ｂ−ステージ多官能性アクリレート／メタクリレート、架橋スチレンジビニルベンゼンポリマー、およびスチレンとジビニルベンゼンとマレイミドまたはビス−マレイミドとのコポリマーから成る群から選択されるガス層形成材料を提供するものである。形成されたガス層はマイクロチップおよびマルチチップモジュールにおいて使用される。
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【課題】低誘電率材料からなる配線間絶縁膜が露出していても悪影響を及ぼすことなくアッシング処理を行うことを可能とし、近時の要請に対応した微細配線の実現に寄与する。
【解決手段】デュアルダマシン法により配線構造１３を形成するに際して、配線間絶縁膜４を非熱揮発的絶縁材料である無機系ポーラス絶縁材料から形成する。レジストパターン１０及び有機反射防止膜９をアッシング処理して除去する際に、配線間絶縁膜４の一部が露出していても、水の単独ガス又は水を含有する混合ガスをアッシングガスとして用いることでダメージを抑止する。 （もっと読む）

【課題】上層配線に被覆されない接続孔を選択的に縮小させることにより、隣接する異電位配線とのショート不良を防止することを可能とする。
【解決手段】基板上に第１、第２絶縁膜１８、１９を形成する工程と、その上に有機犠牲層３０と第１、第２マスク層３１、３２を順に形成する工程と、第２マスク層３２に配線溝パターン３３を形成する工程と、第２、第１マスク層３２、３１および有機犠牲層３０に接続孔を形成するための接続孔パターン３４を形成する工程と、第２、第１マスク層３１、３２をエッチングマスクに用いたエッチングにより第１マスク層３１、有機犠牲層３０に配線溝パターン３３を形成し、第２絶縁膜１９に接続孔３５を形成する工程と、第１マスク層３１、有機犠牲層３０をマスクに用いて、第２絶縁膜１９に配線溝３６を形成し、第２、第１絶縁膜１９、１８に接続孔３５を形成する工程とを備えている。 （もっと読む）

【課題】 セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要をなくす。
【解決手段】 領域ＣＢ２に対して第１のコンタクトホール１６を形成した後、フォトレジスト３８、塗布型酸化膜３９、フォトレジスト４０の３層構造の多層レジスト構造４１を形成し、第５のシリコン酸化膜２３の上部に穴部２４および２５を形成する。 （もっと読む）

【課題】 層間絶縁膜に低誘電率絶縁膜を用いた半導体作製の時、ハードマスクを用いて微細加工を行う製造方法を提供する。
【解決手段】 半導体に低誘電率絶縁膜１３を適用して低誘電率絶縁膜１３とその下層のエッチングストッパー膜１２を加工する時、まずレジスト１５ａをマスクとしたハードマスク膜１４のエッチングを行い、続いてレジスト１５ａをＨ_２とＨｅの混合ガスで２００℃より高い高温、１Ｔｏｒｒ付近の圧力の条件でアッシングを行う。このようにすればレジスト除去においてハードマスク膜１４ａにダメージを与えることなく続く低誘電率絶縁膜１３のエッチングにおいてファセットの少ないハードマスクによる微細加工が可能となる。 （もっと読む）

本発明は、感光性材料の層が直接にパターン化される方法を提供する。その後、感光性材料は、少なくとも部分的に分解され、層内にボイドまたは空隙を残し、低減された抵抗キャパシタンス遅延特性を有する低誘電率の層を提供する。
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アモルファス炭素材料を堆積するための方法が提供される。一態様では、本発明は、処理チャンバに基板を位置決めするステップと、該処理チャンバに処理ガスを導入するステップであって、該処理ガスがキャリアガス、水素および１つ以上の前駆体化合物を含むステップと、二重周波数ＲＦ源から電力を印加することによって該処理ガスのプラズマを生成するステップと、該基板上にアモルファス炭素層を堆積するステップとを含む基板処理方法を提供する。 （もっと読む）

【課題】 アモルファスカーボン膜を有する構造およびその形成方法を提供することである。
【解決手段】 半導体デバイスは、半導体基板と、半導体基板上に形成され、被処理膜を有する膜スタックとを含む。膜スタックに含まれるデュアルハードマスクは、アモルファスカーボン層、およびアモルファスカーボン層と被処理膜との間に配置される下層のハードマスク層を有し、ハードマスク層は、アモルファスカーボン層を含まない。金属配線のためのダマシン構造は、膜スタックに形成されている。アモルファスカーボン膜は、例えば、シングルダマシン構造またはデュアルダマシン構造の中で取り入れられることができる。アモルファスカーボン膜は、配線構造を形成するためのリソグラフィマスクの一部として役に立つことができ、または、それは、ＣＭＰの間、デュアルハードマスク、ケミカルメカニカルポリシング（ＣＭＰ）ストップ層または犠牲層の上部層として役立つことになる。 （もっと読む）

多数層を有するマスキング構造が形成される。そのマスキング構造は、無定形炭素層と該無定形炭素層上に形成されたキャップ層とを含む。無定形炭素層は透明無定形炭素を含む。キャップ層は非酸化物材料を含む。マスキング構造は、半導体装置の製作中、エッチング・プロセスにおけるマスクとして使用可能である。 （もっと読む）

厚さが溶剤により容易に制御できる間隙充填底部反射防止膜を用いたビア・ファースト・デュアルダマシン相互接続構造体を形成する方法である。基板に塗布後、底部反射防止膜は低温焼成により部分硬化される。次に皮膜したウェハ上に溶剤を施し、膜と一定時間接触させて置く。底部反射防止膜の焼成温度と溶剤との接触時間により制御できる速さで溶剤が底部反射防止膜を除去しつつも、薄い底部反射防止膜を作り誘電体積層上に最適の光吸収特性は維持される。本方法の別の実施例では底部反射防止膜を充分除去し、ビアを単に部分充填し、続く処理工程でビア底部が保護されるようにしてもよい。溶剤はウェハから除去され、底部反射防止膜は高温焼成処理により完全に硬化される。次にウェハはフォトレジストにより被覆されトレンチパターンが露出する。使用される底部反射防止膜材によりトレンチパターン形成上、より平坦な表面形状が維持され、誘電体積層上に無機光吸収材層を設ける必要がなくなり、トレンチのエッチング工程時ビアの底部を保護し、溶剤を用いてビアの厚さを制御することにより境界問題の発生を防止する。 （もっと読む）

半導体装置（１０）の製造において、エッチングされる導電性材料（１６）上のパターニング積層部は、下層にあるオルトケイ酸テトラエチル（ＴＥＯＳ）層（２０）のパターニングに用いられるパターニングフォトレジスト層（２２）を有している。ＴＥＯＳ層（２０）は、従来より低い温度で成膜される。低温ＴＥＯＳ層（２０）は、有機反射防止膜（ＡＲＣ）（１８）上に設けられ、有機反射防止膜は、導電層（１６）上に設けられる。低温ＴＥＯＳ層（２０）は、有機ＡＲＣ（１８）とフォトレジスト（２２）との間の接着を提供し、低い欠陥性を有し、ハードマスクとして機能し、有機ＡＲＣ（１８）と共に望ましくない反射を低減させる位相シフト層として機能する。
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【課題】 放熱性が良好で、製造コストが低く、微細加工に好適なデュアルダマシンによる半導体装置の製造方法を提供する。
【解決手段】 基板１上に無機層間膜５、有機層間膜６、シリコン酸化膜からなる下部マスク７、シリコン窒化膜からなる上部マスク８を形成し、上部マスク８上にシリコン酸化窒化膜からなり膜厚が２０乃至１００ｎｍであるカバーマスク１０を形成する。そして、反射防止膜１１及びレジスト膜１２を形成する。次に、レジスト膜１２をマスクとして、反射防止膜１１、カバーマスク１０、下部マスク７をエッチングする。そして、カバーマスク１０をマスクとして、有機層間膜６及び無機層間膜５をエッチングしてビアホールを形成する。次に、上部マスク８をマスクとして有機層間膜６をエッチングして配線溝を形成する。 （もっと読む）