【課題】良好な電気的特性が得られる不揮発性記憶素子及びその製造方法を提供する。
【解決手段】第１の配線１０３と、第１の配線１０３上に形成され、第１の配線１０３に接続される第１のプラグ１０７及び第２のプラグ１０８と、第１電極１０９、第２電極１１３、及び抵抗変化層１１２を有し、第１のプラグ１０７上に形成され、第１電極１０９が第１のプラグ１０７と電気的に接続されている抵抗変化素子１１４と、抵抗変化素子１１４上に形成され、第２電極１１３と電気的に接続されている第２の配線１１９と、第２のプラグ１０８上に形成され、第２のプラグ１０８と電気的に接続されている第３の配線１２１とを備え、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。 （もっと読む）

【課題】製造工程を簡略化出来る半導体記憶装置の製造方法を提供すること。
【解決手段】実施形態の半導体記憶装置の製造方法は、第１配線層４２及び前記第１メモリセル層４３〜４７をパターニングすることにより、第１方向Ｄ１に沿ったストライプ形状の第１構造を第１領域２０に形成し、第２構造ＤＭ１を第２領域２１に形成することと、第１構造及び前記第２構造ＤＭ１上に順次形成した第２配線層５４及び第２メモリセル層５５〜５９をパターニングすることにより、第１方向Ｄ１と異なる第２方向Ｄ２に沿ったストライプ形状を有し、且つ第２領域２１における第２構造ＤＭ１直上の領域で折り返すパターンを有する第３構造を第１領域２０に形成することと、第３構造の折り返す部分における第２配線層５４及び第２メモリセル層５５〜５９、並びにその直下に位置する第１メモリセル層４３〜４７を除去することとを具備する。 （もっと読む）

【課題】高集積なＣＭＯＳ ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体と第１の第２導電型半導体との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、
第１の第１導電型半導体の上に配置される第１の第２導電型高濃度半導体１８２と、第１の第１導電型半導体の下に配置される第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体の上に配置される第１の第１導電型高濃度半導体１８６と、第１の第２導電型半導体の下に配置される第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート絶縁物を取り囲む第１のゲート導電体１６７と、を有するインバータ５０１を用いてＳＲＡＭを構成する。 （もっと読む）

【課題】低コスト化を図ることができる半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上にボロンを含む膜を形成する工程と、前記ボロンを含む膜上に酸化シリコンを含む膜を形成する工程と、前記酸化シリコンを含む膜をパターニングする工程と、前記パターニングされた前記酸化シリコンを含む膜をマスクとして、前記ボロンを含む膜を、塩素を含むガスを用いてエッチングする工程と、を備える。 （もっと読む）

【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、構造体と、複数の半導体層と、メモリ膜と、接続部材と、導電部材と、を備える。前記構造体は、メモリ領域と非メモリ領域とを有する基板の前記メモリ領域の上に設けられる。前記構造体は、前記基板の主面に対して垂直な第１軸に沿って積層され複数の電極膜を含む。前記半導体層は、前記構造体を前記第１軸に沿って貫通する。前記メモリ膜は、前記複数の電極膜と前記半導体層との間に設けられる。前記接続部材は、前記基板と前記半導体層との間に設けられる。前記接続部材は、隣り合う２つの前記半導体層のそれぞれの端部と接続される。前記導電部材は、前記基板と前記接続部材との間で、前記メモリ領域から前記非メモリ領域に延在して設けられる。前記導電部材は、前記非メモリ領域の上に設けられた凹部を有する。前記凹部内には、第１シリサイド部が設けられる。 （もっと読む）

【課題】可変抵抗材料を用いて形成されるランダムアクセスメモリ装置を提供する。
【解決手段】可変抵抗メモリ装置３０１において、望ましい円錐状に形造された下部電極３０８は、下部電極３０８の頂点のところにおける絶縁材料３１２の厚さが最も薄く、下部電極３０８の頂点のところにおける電界が最大であることを確保する。電極３０８、３１０の配置およびメモリ素子の構造はメモリ装置内に安定で確実に導電路を作り出し、かつ、スイッチングとメモリ特性を再生可能にする。 （もっと読む）

【課題】フィンＦＥＴデバイスのロバストネスを向上させる。
【解決手段】トランジスタデバイスであって、半導体基板と、半導体基板に形成されたバッファ付き垂直フィン状構造であって、垂直フィン状構造は、ドレーン領域とソース領域512との間にチャンネル領域514を含む上位の半導体層と、上位の半導体層の下のバッファ領域304であって、第１のドーピング極性を有するバッファ領域と、第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域302の少なくとも一部分と、バッファ領域とウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合とを含むバッファ付き垂直フィン状構造と、上位の半導体層のチャンネル領域をおおい形成されたゲートスタックとを備えている。 （もっと読む）

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。
【解決手段】この不揮発性半導体記憶装置において、メモリストリングスは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下部を連結させるように形成された連結部を有する半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を含む第１の絶縁膜と、前記柱状部の側面及び前記第１の絶縁膜を覆うように形成された第１導電層と、前記連結部の周囲に形成される第２の絶縁膜と、前記連結部に前記ゲート絶縁膜を介して形成される第２導電層とを備える。 （もっと読む）

【課題】チップ面積の縮小を図る。
【解決手段】磁気ランダムアクセスメモリは、メモリセル部の素子領域１０ａ上に形成された第１の拡散層１７ａと、第１の拡散層に接続された第１のコンタクトＣＢ１と、第１のコンタクト上に形成された第１の下部電極層２１ａと、第１の下部電極層上に形成された第１の抵抗変化層２２ａ及び第１の上部電極層２３ａと、周辺回路部において互いに異なる素子領域に形成された第２乃至第４の拡散層１７ｄ、１７ｅと、第２乃至第４の拡散層に接続された第２乃至第４のコンタクトＣＳ１、ＣＳ２と、第１の下部電極層、第１の抵抗変化層、第１の上部電極層と同じ高さに形成された第２の下部電極層２１ｂ、第２の抵抗変化層２２ｂ、第２の上部電極層２３ｂとを具備する。第２の下部電極層は、第２及び第３のコンタクトを接続する第１のローカル配線Ｌ１として機能する。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、酸化物半導体層に接して設けられた絶縁層と、を有し、酸化物半導体層は、該酸化物半導体層の端面において、ソース電極またはドレイン電極と接し、且つ該酸化物半導体層の上面において、絶縁層を介して、ソース電極またはドレイン電極と重なる半導体装置である。 （もっと読む）

【課題】信頼性を向上させることができる半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体記憶装置は、積層して設けられた複数のゲート電極と、前記ゲート電極の間に設けられた絶縁膜と、を有した積層体と、前記積層体を貫く半導体ピラーと、前記半導体ピラーと前記ゲート電極との間に空隙を介して設けられた電荷蓄積層と、前記電荷蓄積層と前記ゲート電極との間に設けられたブロック絶縁層と、を有したメモリセルを積層方向に複数備えている。そして、前記複数の各メモリセル毎に、前記電荷蓄積層と前記半導体ピラーとの間の距離を保つ支持部が設けられている。 （もっと読む）

【課題】従来の窒化膜側壁を電荷トラップ媒体に利用する場合の信頼性劣化を改善した不揮発性メモリ装置を提供する。
【解決手段】半導体基板２１上のゲート絶縁膜２２Ａと、該ゲート絶縁膜上に順に積層して形成された第１電極膜２３、第２電極膜２４、及びハードマスク膜２５を有するゲート１００と、該ゲートの第１電極膜２３及び第２電極膜２４の両側壁に形成された一対の再酸化側壁スペーサ２７と、該再酸化側壁スペーサ及びゲート１００のハードマスク膜２５の両側壁上に形成された一対の側壁スペーサ２８Ａと、一対の側壁スペーサ２８Ａ上に形成された、電荷を捕獲及び放出する一対の導電性側壁スペーサ２９Ｂと、半導体基板２１内に形成された一対のＬＤＤ領域２６と、半導体基板２１内に形成されたソース／ドレイン領域３０とを備え、導電性側壁スペーサ２９Ｂが、ゲート１００及び側壁スペーサ２８Ａよりも低い高さを有する。 （もっと読む）

【課題】アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料からなるハードマスク膜上に保護膜とマスク膜の積層膜を形成し、マスク膜をダブルパターニング技術を用いてパターニングすると、保護膜も２回のエッチングに曝されて、保護膜としての機能が損なわれ、パターニングに使用する有機膜除去のアッシングの際に、ハードマスク膜が酸化されてパターン精度が劣化し、忠実なパターン転写ができなくなる。
【解決手段】マスク膜６の２回目のエッチングの際に、パターニングに用いる有機膜（反射防止膜７ｂ、８ｂ）をマスク膜６表面は露出するが、保護膜５表面は露出しないようにエッチングし、マスク膜６のみを選択的にパターニングすることで、その後の残存する有機膜のアッシング除去に際して、ハードマスク膜４を酸化から保護する保護膜５の機能を確保でき、パターン転写の忠実性を確保できる。 （もっと読む）

【課題】正確に書き込み動作を行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】
複数の素子分離絶縁膜は、半導体層中に形成され、第１方向を長手方向とする。複数の素子形成領域は、素子分離絶縁膜により分離して形成される。素子形成領域にはメモリストリングが形成される。複数の素子形成領域群が素子形成領域により構成される。メモリセルアレイは、第１方向と直交する第２方向において、前記素子形成領域群の間隔が前記素子形成領域群の中の前記素子形成領域の間隔より大きくされている。制御回路は、前記メモリセルアレイに対する書き込み動作を、前記素子形成領域群ごとに実行する。 （もっと読む）

【課題】複数のサポート膜間における開口の位置ずれ発生を抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に、第１の犠牲膜、第１のサポート膜、第２の犠牲膜及び第２のサポート膜を順次形成し、これらの膜を貫通するホールを形成し、ホールの内表面を覆い、かつ第２のサポート膜及び第１のサポート膜に接続される王冠型電極を形成し、王冠型電極と第２のサポート膜との接続を少なくとも一部分維持する第１のパターンで、第２のサポート膜に第１の開口を形成し、第１の開口を通じて第２の犠牲膜の一部又は全部を除去し、第１の開口を利用して第１のサポート膜に第２の開口を形成し、第２の開口を通じて第１の犠牲膜を全て除去する、ことを特徴とする。 （もっと読む）

【課題】本発明は、犠牲絶縁膜に形成された孔に導電膜を形成し、その後、犠牲絶縁膜を除去後に、導電膜への炭素成分に起因する残渣の付着を抑制することで、半導体装置の歩留まりを向上可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、犠牲絶縁膜を貫通する孔を形成する工程と、犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、犠牲絶縁膜を除去する工程と、を有する。 （もっと読む）

【課題】大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタを提供する。
【解決手段】一の実施形態によれば、メモリ用シフトレジスタは、基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極を備える。さらに、前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する。 （もっと読む）

【課題】第1の領域のゲート絶縁膜への酸化剤の進入を防止しつつ、第２の領域の複数の第１の配線間に設けられた酸化アルミニウム膜を選択的に除去する。
【解決手段】第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線を覆うように形成した第１の絶縁膜をマスクとして、第１の領域に第１のイオン注入を施す。その後、第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線間を埋設するように形成した、酸化アルミニウムを主体とする第２の絶縁膜をマスクとして、第１の領域に第２のイオン注入を施す。第２の絶縁膜を、第１の絶縁膜に対して選択的に除去する。 （もっと読む）

【課題】ラインスペースパターンと幅の広いパターンが混在する場合であっても、両パターンを精度よく加工する半導体装置の製造方法を提供する。
【解決手段】実施の形態の半導体装置の製造方法は、被加工層上にハードマスク層を形成する。その上に第１のマスク層を形成し、第１のマスク層をパターニングする。第１のマスク層が除去された領域にカーボン層を形成しパターニングする。カーボン層を部分的にエッチングし、カーボン層のパターン幅を縮小する。第１のマスク層と同一材料の第２のマスク層を形成し、エッチングによりカーボン層のパターンの両側面に第２のマスク層を残存させる。第２のマスク層のパターンに挟まれるカーボン層を除去する。第１および第２のマスク層のパターンをマスクにハードマスク層をパターニングする。第１および第２のマスク層のパターンを除去する。ハードマスク層のパターンをマスクに被加工層をパターニングする。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、メモリセルを選択して第２信号線及びワード線を駆動する駆動回路と、書き込み電位のいずれかを選択して第１信号線に出力する駆動回路と、ビット線の電位と参照電位とを比較する読み出し回路と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、第１、第２の信号線に接続された第２のトランジスタと、ワード線、ビット線及びソース線に接続された第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方が接続された、多値型の半導体装置。 （もっと読む）