半導体記憶装置及びその製造方法
【課題】信頼性を向上させることができる半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体記憶装置は、積層して設けられた複数のゲート電極と、前記ゲート電極の間に設けられた絶縁膜と、を有した積層体と、前記積層体を貫く半導体ピラーと、前記半導体ピラーと前記ゲート電極との間に空隙を介して設けられた電荷蓄積層と、前記電荷蓄積層と前記ゲート電極との間に設けられたブロック絶縁層と、を有したメモリセルを積層方向に複数備えている。そして、前記複数の各メモリセル毎に、前記電荷蓄積層と前記半導体ピラーとの間の距離を保つ支持部が設けられている。
【解決手段】実施形態に係る半導体記憶装置は、積層して設けられた複数のゲート電極と、前記ゲート電極の間に設けられた絶縁膜と、を有した積層体と、前記積層体を貫く半導体ピラーと、前記半導体ピラーと前記ゲート電極との間に空隙を介して設けられた電荷蓄積層と、前記電荷蓄積層と前記ゲート電極との間に設けられたブロック絶縁層と、を有したメモリセルを積層方向に複数備えている。そして、前記複数の各メモリセル毎に、前記電荷蓄積層と前記半導体ピラーとの間の距離を保つ支持部が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の分野においては、リソグラフィ技術における解像度の限界に比較的制約されることなく高集積化を図ることが可能な３次元積層メモリが注目されている。この様な３次元積層メモリとしては、例えば、柱状の半導体ピラーと、半導体ピラーの側面を覆うように積層されたトンネル絶縁層、電荷蓄積層、ブロック絶縁層と、半導体ピラーと交差し積層方向に所定の間隔をおいて設けられた複数の平板形状の電極と、を有するＭＯＮＯＳ型メモリストリングスが２次元的にマトリックス状に配置されたものがある。そして、この様な３次元積層メモリにおいては、所定の方向に隣接するメモリストリングス間において平板形状の電極が共有されている。
本構造において、ビット密度を向上させるためには、積層数を増やすか、半導体ピラーの密度を高める必要がある。後者の手法においてはＭＯＮＯＳセルを構成するトンネル絶縁層、電荷蓄積層、ブロック絶縁層の薄膜化が重要になる。
しかしＭＯＮＯＳ型メモリで単純にトンネル絶縁層の薄膜化を図るとトンネル電流による書き込みは容易となるがデータ保持ができなくなるおそれがある。そのため、トンネル絶縁層をエアギャップとする技術が提案されている。
しかしながら、３次元積層メモリにおいて、トンネル絶縁層を単純にエアギャップとすれば、半導体ピラーのたわみ等の変形により電荷蓄積層と半導体ピラーとが接触し、書き込み特性などに対する信頼性が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１１１０４９号公報
【特許文献２】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性を向上させることができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、積層して設けられた複数のゲート電極と、前記ゲート電極の間に設けられた絶縁膜と、を有した積層体と、前記積層体を貫く半導体ピラーと、前記半導体ピラーと前記ゲート電極との間に空隙を介して設けられた電荷蓄積層と、前記電荷蓄積層と前記ゲート電極との間に設けられたブロック絶縁層と、を有したメモリセルを積層方向に複数備えている。そして、前記複数の各メモリセル毎に、前記電荷蓄積層と前記半導体ピラーとの間の距離を保つ支持部が設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を例示する模式断面図である。（ａ）はメモリストリングス部分を例示する模式断面図、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図である。
【図２】第２の実施形態に係る半導体記憶装置を例示する模式断面図である。（ａ）はメモリストリングス部分を例示する模式断面図、（ｂ）は（ａ）におけるＢ−Ｂ矢視断面図である。
【図３】第３の実施形態に係る半導体記憶装置を例示する模式断面図である。（ａ）はメモリストリングス部分を例示する模式断面図、（ｂ）は（ａ）におけるＣ−Ｃ矢視断面図である。
【図４】第４の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。（ａ）は模式工程断面図、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＡ−Ａ矢視断面図である。
【図５】図４に続く模式工程断面図である。（ａ）は図４（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＡ−Ａ矢視断面図である。
【図６】図５に続く模式工程断面図である。（ａ）は図５（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＡ−Ａ矢視断面図である。
【図７】図６に続く模式工程断面図である。（ａ）は図６（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図である。
【図８】第５の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。（ａ）は模式工程断面図、（ｂ）は（ａ）におけるＢ−Ｂ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＢ−Ｂ矢視断面図である。
【図９】図８に続く模式工程断面図である。（ａ）は図８（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＢ−Ｂ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＢ−Ｂ矢視断面図である。
【図１０】図９に続く模式工程断面図である。（ａ）は図９（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＢ−Ｂ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＢ−Ｂ矢視断面図である。
【図１１】第６の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。（ａ）は模式工程断面図、（ｂ）は（ａ）におけるＣ−Ｃ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＣ−Ｃ矢視断面図である。
【図１２】図１１に続く模式工程断面図である。（ａ）は図１１（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＣ−Ｃ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＣ−Ｃ矢視断面図である。
【図１３】図１２に続く模式工程断面図である。（ａ）は図１２（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＣ−Ｃ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＣ−Ｃ矢視断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
半導体記憶装置１には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
【０００８】
図１は、第１の実施形態に係る半導体記憶装置を例示する模式断面図である。なお、図１（ａ）はメモリストリングス部分を例示する模式断面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ矢視断面図である。
また、図１（ａ）中におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板２の主面に平行な方向、Ｚ方向は基板２の主面に直交する方向（積層方向）としている。
図１（ａ）に示すように、半導体記憶装置１のメモリ領域には基板２が設けられている。基板２は、例えば、単結晶のシリコンを用いて形成されたものとすることができる。
基板２上には、絶縁層３、バックゲート電極４、積層体ＭＬが設けられている。絶縁層３は、例えば、シリコン酸化物を用いて形成されたものとすることができる。バックゲート電極４は、例えば、ボロンがドープされた多結晶シリコンを用いて形成されたものとすることができる。積層体ＭＬは、積層して設けられた複数のゲート電極６と、ゲート電極６の間に設けられた絶縁膜５と、を有したものとすることができる。絶縁膜５は、例えば、シリコン酸化物を用いて形成されたものとすることができる。ゲート電極６は、例えば、ボロンがドープされた非晶質シリコンを用いて形成されたものとすることができる。なお、図１（ａ）においては、一例として、ゲート電極６を５層に積層し、最上層をセレクトゲート電極６ａとする場合を例示したが、積層数はこれに限定されるわけではない。例えば、ゲート電極６が１０層以上に積層されたものとすることもできる。
【０００９】
積層体ＭＬを積層方向（Ｚ方向）に貫通する貫通孔７が複数形成されている。また、図１（ｂ）に示すように、貫通孔７は、Ｚ方向から見てＸ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｙ方向において隣り合う２本の貫通孔７は、バックゲート電極４に形成された凹部４ａによって相互に連通されている。
貫通孔７及び凹部４ａの内面上には、ブロック絶縁層２１が設けられている。ブロック絶縁層２１は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００１０】
ブロック絶縁層２１の内側には電荷蓄積層２２が設けられている。電荷蓄積層２２は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層とすることができる。電荷蓄積層２２は例えば、シリコン窒化物を用いて形成されたものとすることができる。
電荷蓄積層２２の内側にはトンネル絶縁層として機能する空隙２３（エアギャップ）が設けられている。空隙２３は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す。トンネル絶縁層として機能する空隙２３を設けるようにすれば、電界を集中させやすくすることができるので、書き込み特性や消去特性、特に消去特性を向上させることができる。
【００１１】
また、貫通孔７内にブロック絶縁層２１、電荷蓄積層２２を埋め込む構成となっているため半導体ピラー２６（チャネル半導体）のＸ、Ｙ方向における寸法（断面における直径寸法）を小さくすることができる。そのため、よりビット密度の高いメモリセル配置が可能となるとともに、トンネル絶縁層として機能する空隙２３の曲率半径を小さくして電界集中を高めることができる。そのため、書き込み特性、消去特性の優れたメモリセル２４を実現することが可能となる。
【００１２】
空隙２３の内側には半導体ピラー２６、接続部材２７が設けられている。
すなわち、積層体ＭＬを貫く半導体ピラー２６と、半導体ピラー２６とゲート電極６との間に空隙２３を介して設けられた電荷蓄積層２２と、電荷蓄積層２２とゲート電極６との間に設けられたブロック絶縁層２１と、が設けられている。
【００１３】
半導体ピラー２６は、貫通孔７内をＺ方向に延びる中空の柱状（筒状）を呈しており、例えば、半導体ピラー２６の形状を円筒状とすることができる。
接続部材２７は、凹部４ａ内をＹ方向に延びる中空の柱状を呈しており、例えば、接続部材２７の形状を筒状とすることができる。
そして、Ｙ方向において隣り合う２本の半導体ピラー２６は、接続部材２７によって相互に接続されている。
半導体ピラー２６、接続部材２７は、例えば、ポリシリコンを用いて形成されたものとすることができる。
【００１４】
半導体ピラー２６の上端部には、砒素がイオン注入されたソース／ドレイン領域部８が設けられている。
接続部材２７によって相互に接続された２本の半導体ピラー２６のうちの一方はソース／ドレイン領域部８を介して図示しないソース線に接続され、他方はソース／ドレイン領域部８を介して図示しないビット線に接続されている。このような構成により、ゲート電極６と半導体ピラー２６との間に電荷蓄積層２２が配置され、ゲート電極６と半導体ピラー２６との交差部分毎にメモリセル２４が構成される。すなわち、メモリセル２４が積層方向に複数構成される。
【００１５】
また、セレクトゲート電極６ａの上には、絶縁膜９が設けられている。絶縁膜９は、例えば、シリコン酸化物を用いて形成されたものとすることができる。
接続部材２７によって相互に接続された２本の半導体ピラー２６の間には、Ｙ方向においてゲート電極６を分離する分離溝１０が設けられている。分離溝１０の内部は埋め込みが行われておらず、空隙（エアギャップ）となっている。すなわち、積層された複数のメモリセル２４の隣り合うゲート電極６間に空隙（埋め込みの行われていない分離溝１０）が形成されている。分離溝１０の内部の埋め込みが行われないようにすれば、Ｙ方向に隣接するメモリセル２４間の電気的な干渉を抑制することができる。
分離溝１０の上端の開口は、絶縁膜９ａにより塞がれている。絶縁膜９ａは、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００１６】
Ｚ方向におけるゲート電極６とゲート電極６との間にも空隙２３ａ（エアギャップ）が設けられている。空隙２３ａの一方の端部は分離溝１０と連通し、他方の端部は空隙２３と連通している。空隙２３ａを設けるようにすれば、Ｚ方向に隣接するメモリセル２４間の電気的な干渉を抑制することができる。また、Ｚ方向に隣接するメモリセル２４間における容量を下げることができるので、メモリセル２４のＺ方向における寸法、ひいてはメモリ領域の厚み寸法を小さくすることができる。
【００１７】
なお、絶縁膜９の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。
【００１８】
ここで、電荷蓄積層２２と半導体ピラー２６との間に単純に空隙２３を設けるようにすれば、電荷蓄積層２２と半導体ピラー２６とが接触し、書き込み特性などに対する信頼性が低下するおそれがある。
例えば、２本の半導体ピラー２６が接続部材２７によって相互に接続された構造（以下、Ｕ字型チャネル構造と称する）において、トンネル絶縁膜を単純に空隙２３に置き換えるとＵ字型のチャネルでは上部でしかチャネルを保持できなくなる。そのため、製造時などにおいて蓄積された電荷によるクーロン引力などが働くと、Ｕ字型のチャネルが簡単に動いてしまい空隙２３の幅寸法（エアギャップ幅）を一定に保つことが困難となる。そして、空隙２３の幅寸法がばらついたり、電荷蓄積層２２と半導体ピラー２６とが接触したりすれば信頼性が低下することになる。また、このことは、微細化が進むほど顕著となるおそれがある。
【００１９】
そのため、本実施の形態においては、空隙２３の所定の位置に支持部１１を設けることで空隙２３の幅寸法を一定に保つようにしている。
この場合、図１（ａ）に示すように、電荷蓄積層２２と半導体ピラー２６との間であって、積層方向において絶縁膜５が設けられた位置毎に、電荷蓄積層２２と半導体ピラー２６との間の距離を保つ支持部１１を設けるようにすることができる。すなわち、積層された各メモリセル２４毎に、電荷蓄積層２２と半導体ピラー２６との間の距離を保つ支持部１１を設けるようにすることができる。
【００２０】
この様に、複数の絶縁膜５とゲート電極６とが積層された構成において、所定の間隔をあけて支持部１１を設けるようにすれば、Ｕ字型チャネル構造を有する場合であっても空隙２３の幅寸法を一定に保つことが容易となる。この場合、支持部１１の配設間隔に所定の周期性をもたせるようにすることもできる。
支持部１１は、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００２１】
[第２の実施形態]
本実施の形態においても周辺回路領域についての例示は省略し、メモリ領域についての例示をする。
図２は、第２の実施形態に係る半導体記憶装置を例示する模式断面図である。なお、図２（ａ）はメモリストリングス部分を例示する模式断面図、図２（ｂ）は図２（ａ）におけるＢ−Ｂ矢視断面図である。
また、図２（ａ）中におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板２の主面に平行な方向、Ｚ方向は基板２の主面に直交する方向（積層方向）としている。
【００２２】
図２（ａ）に示すように、半導体記憶装置１ａのメモリ領域には基板２が設けられている。そして、前述した半導体記憶装置１と同様に絶縁層３、バックゲート電極４、積層体ＭＬが設けられている。積層体ＭＬは、絶縁膜５とゲート電極６とが積層されて構成されたものとすることができる。なお、図２（ａ）においては、一例として、ゲート電極６を５層に積層し、最上層をセレクトゲート電極６ｂとする場合を例示したが、積層数はこれに限定されるわけではない。例えば、ゲート電極６が１０層以上に積層されたものとすることもできる。
【００２３】
また、積層体ＭＬを積層方向（Ｚ方向）に貫通する貫通孔７が複数形成され、Ｙ方向において隣り合う２本の貫通孔７は、バックゲート電極４に形成された凹部４ａによって相互に連通されている。
貫通孔７及び凹部４ａの内面上には、ブロック絶縁層２１、電荷蓄積層２２が積層するようにして設けられている。
【００２４】
本実施の形態においても、電荷蓄積層２２の内側にトンネル絶縁層として機能する空隙２３（エアギャップ）が設けられている。
そして、空隙２３の内側には半導体ピラー２６、接続部材２７が設けられている。
すなわち、積層体ＭＬを貫く半導体ピラー２６と、半導体ピラー２６とゲート電極６との間に空隙２３を介して設けられた電荷蓄積層２２と、電荷蓄積層２２とゲート電極６との間に設けられたブロック絶縁層２１と、が設けられている。
また、半導体ピラー２６の上端部には、砒素がイオン注入されたソース／ドレイン領域部８が設けられている。
セレクトゲート電極６ｂの上には、絶縁膜９が設けられている。
【００２５】
半導体ピラー２６同士の間には、Ｙ方向においてゲート電極６を分離する分離溝１０ａが設けられている。分離溝１０ａの内部は埋め込みが行われておらず、空隙（エアギャップ）となっている。すなわち、積層された複数のメモリセル２４の隣り合うゲート電極６間に空隙（埋め込みの行われていない分離溝１０ａ）が形成されている。分離溝１０ａの内部の埋め込みが行われないようにすれば、Ｙ方向に隣接するメモリセル２４間の電気的な干渉を抑制することができる。
分離溝１０ａの上端の開口は、絶縁膜９ａにより塞がれている。
【００２６】
Ｚ方向におけるゲート電極６とゲート電極６との間にも空隙２３ｂ（エアギャップ）が設けられている。空隙２３ｂの一方の端部は分離溝１０ａと連通し、他方の端部は空隙２３と連通している。
本実施の形態に係る空隙２３、空隙２３ｂ、空隙となっている分離溝１０ａは、前述した空隙２３、空隙２３ａ、空隙となっている分離溝１０とそれぞれ同様の作用効果を奏する。
【００２７】
なお、絶縁膜９の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。
【００２８】
本実施の形態においても、空隙２３の所定の位置に支持部１１ａを設けることで空隙２３の幅寸法を一定に保つようにしている。
この場合、図２（ａ）に示すように、電荷蓄積層２２と半導体ピラー２６との間であって、積層方向において絶縁膜５が設けられた位置毎に、電荷蓄積層２２と半導体ピラー２６との間の距離を保つ支持部１１ａを設けるようにすることができる。すなわち、積層された各メモリセル２４毎に、電荷蓄積層２２と半導体ピラー２６との間の距離を保つ支持部１１ａを設けるようにすることができる。
また、半導体ピラー２６の上端または下端に支持部１１ａがさらに設けられるようにすることができる。
【００２９】
この様に、複数の絶縁膜５とゲート電極６とが積層された構成において、所定の間隔をあけて支持部１１ａを設けるようにすれば、Ｕ字型チャネル構造を有する場合であっても空隙２３の幅寸法を一定に保つことが容易となる。この場合、支持部１１ａの配設間隔に所定の周期性をもたせるようにすることもできる。
支持部１１ａは、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００３０】
[第３の実施形態]
本実施の形態においても周辺回路領域についての例示は省略し、メモリ領域についての例示をする。
図３は、第３の実施形態に係る半導体記憶装置を例示する模式断面図である。なお、図３（ａ）はメモリストリングス部分を例示する模式断面図、図３（ｂ）は図３（ａ）におけるＣ−Ｃ矢視断面図である。
また、図３（ａ）中におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板２の主面に平行な方向、Ｚ方向は基板２の主面に直交する方向（積層方向）としている。
【００３１】
図３（ａ）に示すように、半導体記憶装置１ｂのメモリ領域には基板２が設けられている。そして、前述した半導体記憶装置１と同様に絶縁層３、バックゲート電極４、積層体ＭＬａが設けられている。積層体ＭＬａは、絶縁膜１５とゲート電極６とが積層されて構成されたものとすることができる。なお、図３（ａ）においては、一例として、ゲート電極６を５層に積層し、最上層をセレクトゲート電極６ｃとする場合を例示したが、積層数はこれに限定されるわけではない。例えば、ゲート電極６が１０層以上に積層されたものとすることもできる。
【００３２】
また、積層体ＭＬａを積層方向（Ｚ方向）に貫通する貫通孔７が複数形成され、Ｙ方向において隣り合う２本の貫通孔７は、バックゲート電極４に形成された凹部４ａによって相互に連通されている。
貫通孔７及び凹部４ａの内面上には、半導体ピラー２６ａ、接続部材２７ａが設けられている。半導体ピラー２６ａ、接続部材２７ａの内部にはシリコン酸化膜３１３が埋め込まれている。
【００３３】
また、半導体ピラー２６ａとゲート電極６との間にはブロック絶縁層２１、電荷蓄積層２２が積層するようにして設けられている。
本実施の形態においても、電荷蓄積層２２の内側にトンネル絶縁層として機能する空隙２３（エアギャップ）が設けられている。
すなわち、積層体ＭＬａを貫く半導体ピラー２６ａと、半導体ピラー２６ａとゲート電極６との間に空隙２３を介して設けられた電荷蓄積層２２と、電荷蓄積層２２とゲート電極６との間に設けられたブロック絶縁層２１と、が設けられている。
また、半導体ピラー２６ａの上端部には、砒素がイオン注入されたソース／ドレイン領域部８が設けられている。
セレクトゲート電極６ｃの上には、絶縁膜９が設けられている。
【００３４】
半導体ピラー２６ａ同士の間には、Ｙ方向においてゲート電極６を分離する分離溝１０ｂが設けられている。分離溝１０ｂの内部は埋め込みが行われておらず、空隙（エアギャップ）となっている。すなわち、積層された複数のメモリセル２４の隣り合うゲート電極６間に空隙（埋め込みの行われていない分離溝１０ｂ）が形成されている。分離溝１０ｂの内部の埋め込みが行われないようにすれば、Ｙ方向に隣接するメモリセル２４間の電気的な干渉を抑制することができる。
分離溝１０ｂの上端の開口は、絶縁膜１９により塞がれている。絶縁膜１９は、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００３５】
Ｚ方向におけるゲート電極６とゲート電極６との間にも空隙２３ｃ（エアギャップ）が設けられている。空隙２３ｃの一方の端部は分離溝１０ｂと連通し、他方の端部は空隙２３と連通している。
本実施の形態に係る空隙２３、空隙２３ｃ、空隙となっている分離溝１０ｂは、前述した空隙２３、空隙２３ａ、空隙となっている分離溝１０とそれぞれ同様の作用効果を奏する。
【００３６】
なお、絶縁膜１９の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。
【００３７】
本実施の形態においても、空隙２３の所定の位置に支持部１１ｂを設けることで空隙２３の幅寸法を一定に保つようにしている。
ただし、本実施の形態においては、絶縁膜１５のＹ方向の一端を半導体ピラー２６ａに接続することで空隙２３の幅寸法を一定に保つようにしている。すなわち、絶縁膜１５と支持部１１ｂとが一体に設けられることで、絶縁膜１５に支持部１１ｂの機能を併せ持たせるようにしている。なお、絶縁膜１５のＹ方向の一端に別途支持部１１ｂが設けられるようにすることもできる。
この場合、図３（ａ）に示すように、電荷蓄積層２２と半導体ピラー２６ａとの間であって、積層方向において絶縁膜１５が設けられた位置毎に、電荷蓄積層２２と半導体ピラー２６ａとの間の距離を保つ支持部１１ｂが設けられていることになる。すなわち、積層された各メモリセル２４毎に、電荷蓄積層２２と半導体ピラー２６ａとの間の距離を保つ支持部１１ｂが設けられていることになる。
【００３８】
この様に、複数の絶縁膜１５とゲート電極６とが積層された構成において、所定の間隔をあけて支持部１１ｂが設けられることになるので、Ｕ字型チャネル構造を有する場合であっても空隙２３の幅寸法を一定に保つことが容易となる。この場合、支持部１１ｂの配設間隔に所定の周期性が生じることになる。
支持部１１ｂでもある絶縁膜１５は、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００３９】
[第４の実施形態]
次に、第４の実施形態に係る半導体記憶装置の製造方法について例示する。
以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置１を製造する場合を例示するものである。
また、本実施の形態に係る半導体記憶装置の製造方法は、絶縁膜５となるシリコン酸化膜１０５、ゲート電極６となるボロンドープ非晶質シリコン膜１０６、空隙２３を形成するためのシリコン窒化膜１０７（第１の犠牲膜の一例に相当する）を積層し、一括加工する場合を例示するものである。
【００４０】
図４は、第４の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図４（ａ）は模式工程断面図、図４（ｂ）は図４（ａ）におけるＡ−Ａ矢視断面図、図４（ｃ）は図４（ａ）に続く模式工程断面図、図４（ｄ）は図４（ｃ）におけるＡ−Ａ矢視断面図である。
図５は、図４に続く模式工程断面図である。図５（ａ）は図４（ｃ）に続く模式工程断面図、図５（ｂ）は図５（ａ）におけるＡ−Ａ矢視断面図、図５（ｃ）は図５（ａ）に続く模式工程断面図、図５（ｄ）は図５（ｃ）におけるＡ−Ａ矢視断面図である。
図６は、図５に続く模式工程断面図である。図６（ａ）は図５（ｃ）に続く模式工程断面図、図６（ｂ）は図６（ａ）におけるＡ−Ａ矢視断面図、図６（ｃ）は図６（ａ）に続く模式工程断面図、図６（ｄ）は図６（ｃ）におけるＡ−Ａ矢視断面図である。
図７は、図６に続く模式工程断面図である。図７（ａ）は図６（ｃ）に続く模式工程断面図、図７（ｂ）は図７（ａ）におけるＡ−Ａ矢視断面図である。
【００４１】
まず、基板２上の図示しない周辺回路領域に図示しない周辺回路を形成する。
次に、図４（ａ）に示すように、基板２上のメモリ領域に絶縁層３、バックゲート電極４を形成する。絶縁層３は、例えば、厚みが２５ｎｍ程度のシリコン酸化膜を用いて形成するものとすることができる。バックゲート電極４は、例えば、厚みが１００ｎｍ程度のボロンドープ多結晶シリコン膜を用いて形成するものとすることができる。この場合、絶縁層３、バックゲート電極４は既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成するものとすることができる。
【００４２】
そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー２６を接続するための凹部４ａをバックゲート電極４中に形成し、凹部４ａ内に非晶質シリコンを埋め込む。
その後、バックゲート電極４の上方全面に絶縁膜５となるシリコン酸化膜１０５を３０ｎｍ程度、ゲート電極６となるボロンドープ非晶質シリコン膜１０６を４０ｎｍ程度、犠牲膜となるシリコン窒化膜１０７を３０ｎｍ程度積層させる。
すなわち、複数のゲート電極６となるボロンドープ非晶質シリコン膜１０６と、複数の絶縁膜５となるシリコン酸化膜１０５と、複数の犠牲膜となるシリコン窒化膜１０７と、を積層して積層体ＭＬを形成する。
【００４３】
この場合、これらの膜はプラズマＣＶＤ(plasma-enhanced chemical vapor deposition)により形成するようにすることができる。なお、ゲート電極６となるボロンドープ非晶質シリコン膜１０６の積層数は５層であり、最上層はセレクトゲート電極６ａとなる。ただし、積層数はこれに限定されるわけではなく適宜変更することができる。
【００４４】
次に、図４（ｃ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体ＭＬの積層方向に延びる分離溝１０を形成する。分離溝１０は、Ｙ方向に隣接するゲート電極６を分離するための溝となる。そして、分離溝１０内にシリコン酸化物を埋め込む。
【００４５】
次に、図５（ａ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体ＭＬの積層方向に延びる複数の貫通孔７を形成する。貫通孔７は、凹部４ａに連通するように形成される。そして、アンモニア/過酸化水素水溶液を用いたウエットエッチング法により凹部４ａ内に埋め込まれた非晶質シリコンを選択的に除去する。続いて、カーボン膜を除去してＭＯＮＯＳ構造を有するメモリセル２４の鋳型となるＵ字型貫通孔を形成する。その後、貫通孔７を介して犠牲膜であるシリコン窒化膜１０７を選択的に除去する。この場合、絶縁膜５、ゲート電極６、セレクトゲート電極６ａ、絶縁膜９が形成されることになる。
【００４６】
次に、図５（ｃ）に示すように、貫通孔７、凹部４ａの内部にブロック絶縁層２１となるアルミナ膜１０９を１５ｎｍ程度、電荷蓄積層２２となるシリコン窒化膜１１０を１０ｎｍ程度、空隙２３を形成するための犠牲膜１１１（第２の犠牲膜の一例に相当する）を４ｎｍ程度積層させる。この場合、犠牲膜１１１はシリコン酸化膜とすることができ、内径が１０ｎｍ程度の円筒状となるように形成される。これらの膜はＡＬＤ(Atomic Layer Deposition)法及びＬＰＣＶＤ(low pressure chemica vapor deposition)法を用いて形成することができる。この様にしてＭＯＮＯＳ構造を有するメモリセル２４を構成する積層膜が形成される。
【００４７】
またさらに、犠牲膜１１１の内側（円筒の孔）にボロンドープ多結晶シリコンを埋め込み、半導体ピラー２６、接続部材２７を形成する。
すなわち、貫通孔７の内壁から順にブロック絶縁層２１となるアルミナ膜１０９と、電荷蓄積層２２となるシリコン窒化膜１１０と、犠牲膜１１１と、半導体ピラー２６と、を形成する。
この際、犠牲膜であるシリコン窒化膜１０７を除去したスペースには犠牲膜１１１は埋め込まれるが、半導体ピラー２６となるボロンドープ多結晶シリコンは埋め込まれないようにする。
また、中空状の半導体ピラー２６（例えば、円筒状の半導体ピラー２６）が形成されるようにボロンドープ多結晶シリコンを埋め込むようにすることができる。
【００４８】
その後、ソース／ドレイン領域部８を形成する。まず、反応性イオンエッチング法を用いてアルミナ膜１０９、シリコン窒化膜１１０、犠牲膜１１１を後退させる。そして、ＡＬＤ法を用いてシリコン酸化物を埋め込み、続いて埋め込まれたシリコン酸化物及びボロンドープ多結晶シリコンを反応性イオンエッチング法を用いて後退させる。その後、後退させた部分に多結晶シリコンを埋め込む。続いて、既知のリソグラフィ法及びイオン注入法を用いて埋め込まれた多結晶シリコンに砒素をイオン注入してソース／ドレイン領域部８を形成する。
【００４９】
本実施の形態においては、ＭＯＮＯＳ膜を貫通孔７内に埋め込むため、半導体ピラー２６の断面寸法を小さくすることができる。そのため、よりビット密度の高いメモリセルの配置が可能となるとともに、トンネル絶縁層として機能する空隙２３の曲率半径を小さくして電界集中を高めることができる。その結果、書き込み特性、消去特性の優れたメモリセル２４を実現することが可能となる。
また、中空状の半導体ピラー２６が形成されるようにすれば、ゲート電極６で制御する半導体ピラー２６の肉厚がＺ方向に積層されたメモリセル２４間で等しくなるので、しきい値電圧（Vth）のばらつきを抑制することができる。
【００５０】
次に、図６（ａ）に示すように、既知のリソグラフィ法、反応性イオンエッチング法及びウエットエッチング法を組み合わせて、分離溝１０内のシリコン酸化物を除去するとともに、分離溝１０内に露出するアルミナ膜１０９、シリコン窒化膜１１０の端部を除去する。これにより、犠牲膜１１１につながる開口部を形成することができる。
【００５１】
次に、図６（ｃ）に示すように、弗酸を用いたウエットエッチング法により、分離溝１０を介して犠牲膜１１１を選択的に除去してトンネル絶縁層として機能する空隙２３を形成する。この際、時間制御などを行うことでエッチング量を制御して、電荷蓄積層２２と半導体ピラー２６との間の距離（空隙２３の幅寸法）を一定に保つための支持部１１が所定の位置に形成されるように犠牲膜１１１の一部を残存させる。例えば、図６（ｃ）に示すように、犠牲膜１１１の一部を除去することで、積層方向において絶縁膜５が設けられた位置毎に、電荷蓄積層２２となる膜と半導体ピラー２６との間の距離を保つ支持部１１が形成されるようにすることができる。この様にすれば、積層された各メモリセル２４の上端乃至下端を支持部１１で支えることができるようになる。
この様にして、支持部１１、ブロック絶縁層２１、電荷蓄積層２２、空隙２３を形成するようにすることができる。
【００５２】
ここで、Ｕ字型チャネル構造において、トンネル絶縁膜を単純に空隙２３に置き換えるとＵ字型のチャネルでは上部でしかチャネルを保持できなくなる。そのため、製造時などにおいて、蓄積された電荷によるクーロン引力などが働くと、Ｕ字型のチャネルが簡単に動いてしまい空隙２３の幅寸法を一定に保つことが困難となる。そして、空隙２３の幅寸法がばらついたり、電荷蓄積層２２と半導体ピラー２６とが接触したりすれば信頼性が低下することになる。また、このことは、微細化が進むほど顕著となるおそれがある。
本実施の形態においては、空隙２３の所定の位置に支持部１１が設けられることになるので、空隙２３の幅寸法を一定に保つことができる。そのため、トンネル電流特性を一定に保つことが可能となる。
【００５３】
次に、図７（ｂ）に示すように、既知のリソグラフィ法及び反応性イオンエッチング法を用いてセレクトゲート電極６ａを分割する溝３０を形成する。
そして、プラズマＣＶＤ法を用いてシリコン酸化膜を絶縁膜９の全面に形成し、分離溝１０、溝３０の開口部分を塞ぐ。この場合、プラズマＣＶＤ法において使用されるガスは、例えば、ＳｉＨ４およびＮ２Ｏとすることができる。
プラズマＣＶＤ法を用いるものとすれば、Ｙ方向において隣り合うゲート電極６間が完全には埋め込まれず空隙が形成されるので、ゲート電極６間の寄生容量を抑制することができる。
以上のようにすれば、半導体記憶装置１を製造することができる。
【００５４】
なお、膜構成及び膜の形成方法、ＭＯＮＯＳ膜の構成、加工方法などは例示をしたものに限定されるわけではない。例示をしたもの以外の方法、例えば、レーザーアニール法、あるいはＮｉ触媒法で結晶化させた多結晶シリコン、単結晶シリコン、または、ゲルマニウムなどの異種元素を含む半導体などを半導体ピラー２６の形成に用いることも可能である。また、ＭＯＮＯＳ膜におけるブロック絶縁層２１としてはアルミナ膜以外にもシリコン酸化膜、ＯＮＯ膜、Ａｌ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２などの金属酸化膜、あるいはこれら金属酸化膜を複数種組み合わせた膜を用いることも可能である。ゲート電極６として単にボロンドープ多結晶シリコン膜を用いる以外に、犠牲膜１１１を埋め込む前にＣＶＤ法によりボロンドープ多結晶シリコン膜をコバルト、チタン、ニッケル等を用いてシリサイド化したり、ＷＦ６を用いてタングステンと置換することでタングステン電極としたりすることも可能である。また、ゲート電極６の積層数は例示をしたものに限定されるわけではなく、例えば、例示をした場合よりも多層（例えば、１０層以上）とすることもできる。また、膜構成及び膜の形成方法、ＭＯＮＯＳ膜の構成、加工方法などに関して、任意の組み合わせを採用することも可能である。
【００５５】
[第５の実施形態]
次に、第５の実施形態に係る半導体記憶装置の製造方法について例示する。
以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置１ａを製造する場合を例示するものである。
また、本実施の形態に係る半導体記憶装置の製造方法は、積層されたメモリセルを形成するために絶縁膜５となるシリコン酸化膜と犠牲膜であるシリコン窒化膜とを交互に積層し、セレクトゲート電極６ｂとなる部分に予め犠牲膜としてのシリコン窒化膜を埋め込んでおくことで任意のゲート長を有するセレクトゲート電極６ｂを形成する場合である。
【００５６】
図８は、第５の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図８（ａ）は模式工程断面図、図８（ｂ）は図８（ａ）におけるＢ−Ｂ矢視断面図、図８（ｃ）は図８（ａ）に続く模式工程断面図、図８（ｄ）は図８（ｃ）におけるＢ−Ｂ矢視断面図である。
図９は、図８に続く模式工程断面図である。図９（ａ）は図８（ｃ）に続く模式工程断面図、図９（ｂ）は図９（ａ）におけるＢ−Ｂ矢視断面図、図９（ｃ）は図９（ａ）に続く模式工程断面図、図９（ｄ）は図９（ｃ）におけるＢ−Ｂ矢視断面図である。
図１０は、図９に続く模式工程断面図である。図１０（ａ）は図９（ｃ）に続く模式工程断面図、図１０（ｂ）は図１０（ａ）におけるＢ−Ｂ矢視断面図、図１０（ｃ）は図１０（ａ）に続く模式工程断面図、図１０（ｄ）は図１０（ｃ）におけるＢ−Ｂ矢視断面図である。
【００５７】
まず、基板２上の図示しない周辺回路領域に周辺回路を形成する。
次に、図８（ａ）に示すように、基板２上のメモリ領域に絶縁層３、バックゲート電極４を形成する。絶縁層３は、例えば、厚みが２０ｎｍ程度のシリコン酸化膜を用いて形成するものとすることができる。バックゲート電極４は、例えば、厚みが１００ｎｍ程度のリンドープ多結晶シリコン膜を用いて形成するものとすることができる。この場合、絶縁層３、バックゲート電極４は既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成するものとすることができる。
【００５８】
そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー２６を接続するための凹部４ａをバックゲート電極４中に形成し、凹部４ａ内にシリコンゲルマニウムを埋め込む。
その後、バックゲート電極４の上方全面に絶縁膜５となるシリコン酸化膜２０５を３０ｎｍ程度、犠牲膜２０６（第３の犠牲膜の一例に相当する）となるシリコン窒化膜を５０ｎｍ程度、犠牲膜２０７（第４の犠牲膜の一例に相当する）となる非晶質シリコン膜を３０ｎｍ程度積層させる。すなわち、複数の絶縁膜５となるシリコン酸化膜２０５と、複数の犠牲膜２０６と、複数の犠牲膜２０７と、を積層して積層体を形成する。この場合、犠牲膜２０６は５層形成され、犠牲膜２０６間にはシリコン酸化膜２０５または犠牲膜２０７が形成される。また、シリコン酸化膜２０５と犠牲膜２０７とが交互に形成される。これらの膜はプラズマＣＶＤ(plasma-enhanced chemical vapor deposition)法により形成するようにすることができる。
【００５９】
次に、図８（ｃ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる複数の貫通孔７を形成する。貫通孔７は、凹部４ａに連通するように形成される。続いて、塩素ガスを用いたドライエッチング法により凹部４ａ内に埋め込まれたシリコンゲルマニウムを選択的に除去する。そして、カーボン膜を除去してＭＯＮＯＳ構造を有するメモリセル２４の鋳型となるＵ字型貫通孔を形成する。
【００６０】
次に、図９（ａ）に示すように、ＡＬＤ法及びＬＰＣＶＤ法を用いて、Ｕ字型貫通孔の内面に空隙２３を形成するためのシリコン酸化物を用いた犠牲膜２０８（第５の犠牲膜の一例に相当する）を５ｎｍ程度、半導体ピラー２６となるリンドープ多結晶シリコン膜２０９を８ｎｍ程度積層させる。すなわち、貫通孔の内壁から順に犠牲膜２０８と半導体ピラー２６とを形成する。そしてさらに、リンドープ多結晶シリコン膜２０９の内面にシリコン酸化膜２１０を積層させる。この際、シリコン酸化膜２１０により形成された部分が円筒状となるように埋め込まれる。
続いて、シリコン酸化膜２１０及びリンドープ多結晶シリコン膜２０９の端部を反応性イオンエッチング法を用いて後退させ、後退させた部分に多結晶シリコン膜２１１を埋め込む。そして、既知のリソグラフィ法及びイオン注入法を用いて埋め込まれた多結晶シリコン膜２１１に砒素をイオン注入してソース／ドレイン領域部８を形成する。
その後、最上層のシリコン酸化膜２０５の全面にＣＶＤ法を用いて図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる分離溝１０ａを形成する。
【００６１】
次に、図９（ｃ）に示すように、熱燐酸法を用いて、分離溝１０ａを介して犠牲膜２０６を選択的に除去する。そして、分離溝１０ａの内部に電荷蓄積層２２となるシリコン窒化膜２１２を５ｎｍ程度、ブロック絶縁層２１となるハフニア膜２１３を１５ｎｍ程度積層させる。更に、ゲート電極６となる窒化タンタル/タングステン積層膜２１４をＣＶＤ法を用いて積層させる。すなわち、分離溝１０ａの内壁から順に電荷蓄積層２２となるシリコン窒化膜２１２と、ブロック絶縁層２１となるハフニア膜２１３と、ゲート電極６となる窒化タンタル/タングステン積層膜２１４と、を形成する。続いて、ＮＦ３ガスを用いたエッチバックを行うことで各メモリセル毎に窒化タンタル/タングステン積層膜２１４（ゲート電極６）を分割する分離溝２２０を形成する。
この様にして、絶縁膜５、ゲート電極６、セレクトゲート電極６ａ、絶縁膜９、ブロック絶縁層２１、電荷蓄積層２２が形成される。
【００６２】
次に、図１０（ａ）に示すように、ウエットエッチング法を用いて、分離溝２２０を介してハフニア膜２１３、シリコン窒化膜２１２をエッチバックし犠牲膜２０７の端面を露出させる。続いて、アルカリウエットエッチング法を用いて、分離溝を介して犠牲膜２０７を選択的に除去する。そして、弗酸系のウエットエッチング法を用いて、分離溝を介して犠牲膜２０８を選択的に除去する。この際、犠牲膜２０８が選択的に除去されることでトンネル絶縁層として機能する空隙２３が形成される。また、犠牲膜２０８の一部を除去することで、積層方向において絶縁膜５が設けられた位置毎に、電荷蓄積層２２となるシリコン窒化膜２１２と半導体ピラー２６との間の距離を保つ支持部１１ａが形成される。この場合、時間制御などを行うことでエッチング量を制御して、電荷蓄積層２２と半導体ピラー２６との間の距離（空隙２３の幅寸法）を一定に保つための支持部１１ａが所定の位置に形成されるように犠牲膜２０８の一部を残存させるようにすることができる。ここで、プラズマＣＶＤ法を用いて形成されたシリコン酸化膜（例えば、シリコン酸化膜２０５）に対して、ＡＬＤ法を用いて形成されたシリコン酸化膜（犠牲膜２０８）はウエットエッチングレートが５倍以上高いため選択エッチングが容易となる。
【００６３】
次に、図１０（ｃ）に示すように、プラズマＣＶＤ法を用いてシリコン酸化膜を絶縁膜９の全面に形成し、分離溝１０ａの開口部分を絶縁膜９ａにより塞ぐ。この場合、例えば、ＴＥＯＳ(TetraEthoxy Silane)と酸素ガスを用いてシリコン酸化膜を形成するようにすることができる。
プラズマＣＶＤ法を用いるものとすれば、Ｙ方向において隣り合うゲート電極６間が完全には埋め込まれず空隙が形成されるので、ゲート電極６間の寄生容量を抑制することができる。
以上のようにすれば、半導体記憶装置１ａを製造することができる。
【００６４】
本実施の形態においても、前述したものと同様に、トンネル絶縁層として機能する空隙２３と、ブロック絶縁層２１とでは曲率半径が異なり、円筒状のＭＯＮＯＳ構造の内側に位置し曲率半径の小さい空隙２３により電界集中を高めることができる。そのため、平面状のＭＯＮＯＳ構造に比べて書き込み特性、消去特性を大幅に改善することができる。また、ＭＬＣ(multi-level cell)動作を行うのに適したものとすることもできる。トンネル絶縁層として機能する空隙２３は、比誘電率１という低誘電率を有するもの（エアギャップ）であるため、空隙２３に電界を集中させることで、トンネル絶縁層のリーク電流、例えばデータ保持時のリーク電流抑制が可能となる。
【００６５】
本実施の形態に係る半導体記憶装置の製造方法によれば、このような構成を有する半導体記憶装置１ａを容易に製造することができる。そのため、高ビット密度の半導体記憶装置を提供することが可能となる。
また、空隙２３の所定の位置に支持部１１ａが設けられることになるので、空隙２３の幅寸法を一定に保つことができる。そのため、トンネル電流特性を一定に保つことが可能となる。
【００６６】
なお、膜構成及び膜の形成方法、ＭＯＮＯＳ膜の構成、加工方法などは例示をしたものに限定されるわけではない。例示をしたもの以外の方法、例えば、レーザーアニール法、あるいはＮｉ触媒法で結晶化させた多結晶シリコン、単結晶シリコン、または、ゲルマニウムなどの異種元素を含む半導体などを半導体ピラー２６の形成に用いることも可能である。また、ＭＯＮＯＳ膜におけるブロック絶縁層２１としてはアルミナ膜以外にもシリコン酸化膜、ＯＮＯ膜、Ａｌ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２などの金属酸化膜、あるいはこれら金属酸化膜を複数種組み合わせた膜を用いることも可能である。ゲート電極６としてもＴｉＮ、多結晶シリコン、あるいは多結晶シリコン膜を形成した後にシリサイド化することで形成されるＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＰｒＳｉ、ＮｉＰｔＳｉ、ＰｔＳｉ、Ｐｔ、Ｒｕ、ＲｕＯ２などを用いることも可能である。
この様に、本実施の形態に係る半導体記憶装置の製造方法によれば、多様なメタル電極材料の利用が可能となるという利点もある。
なお、ゲート電極６の積層数は例示をしたものに限定されるわけではなく、例えば、ゲート電極６が１０層以上に積層されたものとすることもできる。
また、本実施の形態に係る半導体記憶装置の製造方法によれば、より高いビット密度をより少ない積層数、すなわちより低い立体構造で実現することが可能となる。そのため、インテグレーションに大きな負担をかけることなく更に高ビット密度の半導体記憶装置を提供することが可能となる。そして、本実施の形態に係る半導体記憶装置の製造方法によれば、今後も半導体記憶装置の継続的な集積度向上をはかることができるようになるため、様々な応用分野に適用できる半導体記憶装置が製造可能となる。
【００６７】
[第６の実施形態]
次に、第６の実施形態に係る半導体記憶装置の製造方法について例示する。
以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置１ｂを製造する場合を例示するものである。
また、前述した半導体記憶装置の製造方法では、半導体ピラーを支える支持部１１、１１ａ、すなわち、空隙の幅寸法を一定に保つ支持部１１、１１ａを各メモリセルに対してその上端側と下端側とに交互に設けるようにしている。これに対して、本実施の形態に係る半導体記憶装置の製造方法では、支持部１１ｂを各メモリセルに対してその上端側または下端側の一方に設けるようにしている。
【００６８】
図１１は、第６の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図１１（ａ）は模式工程断面図、図１１（ｂ）は図１１（ａ）におけるＣ−Ｃ矢視断面図、図１１（ｃ）は図１１（ａ）に続く模式工程断面図、図１１（ｄ）は図１１（ｃ）におけるＣ−Ｃ矢視断面図である。
図１２は、図１１に続く模式工程断面図である。図１２（ａ）は図１１（ｃ）に続く模式工程断面図、図１２（ｂ）は図１２（ａ）におけるＣ−Ｃ矢視断面図、図１２（ｃ）は図１２（ａ）に続く模式工程断面図、図１２（ｄ）は図１２（ｃ）におけるＣ−Ｃ矢視断面図である。
図１３は、図１２に続く模式工程断面図である。図１３（ａ）は図１２（ｃ）に続く模式工程断面図、図１３（ｂ）は図１３（ａ）におけるＣ−Ｃ矢視断面図、図１３（ｃ）は図１３（ａ）に続く模式工程断面図、図１３（ｄ）は図１３（ｃ）におけるＣ−Ｃ矢視断面図である。
【００６９】
まず、基板２上の図示しない周辺回路領域に周辺回路を形成する。
次に、図１１（ａ）に示すように、基板２上のメモリ領域に絶縁層３、バックゲート電極４を形成する。絶縁層３は、例えば、厚みが１８ｎｍ程度のシリコン酸化膜を用いて形成するものとすることができる。バックゲート電極４は、例えば、厚みが１５０ｎｍ程度のボロンドープ多結晶シリコン膜を用いて形成するものとすることができる。この場合、絶縁層３、バックゲート電極４は既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成するものとすることができる。
【００７０】
そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー２６ａを接続するための凹部４ａをバックゲート電極４中に形成し、凹部４ａ内に非晶質シリコンを埋め込む。
その後、スパッタ法を用いて、バックゲート電極４の上方全面に絶縁膜１５となるシリコン酸化膜３０５を５０ｎｍ程度、犠牲膜となるチタン膜３０６（第７の犠牲膜の一例に相当する）を５０ｎｍ程度、犠牲膜となる窒化チタン膜３０７（第６の犠牲膜の一例に相当する）を２０ｎｍ程度それぞれ積層するようにして形成する。更に、プラズマＣＶＤ法を用いて、絶縁膜１５となるシリコン酸化膜３０８を３０ｎｍ程度積層するようにして形成する。そして、チタン膜３０６、窒化チタン膜３０７、シリコン酸化膜３０８を１組として計４組を積層するようにして形成する。更に、セレクトゲート電極６ｃとなるボロンドープ非晶質シリコン膜３０９を１００ｎｍ程度、絶縁膜９となるシリコン酸化膜３１０を５０ｎｍ程度積層する。すなわち、複数の絶縁膜１５となるシリコン酸化膜３０８、複数の犠牲膜となるチタン膜３０６、複数の犠牲膜となる窒化チタン膜３０７などを積層して積層体を形成する。
【００７１】
次に、図１１（ｃ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる複数の貫通孔７を形成する。貫通孔７は、凹部４ａに連通するように形成される。次に、アルカリウエットエッチング法を用いて凹部４ａ内に埋め込まれた非晶質シリコンを選択的に除去する。そして、カーボン膜を除去してＭＯＮＯＳ構造を有するメモリセル２４の鋳型となるＵ字型貫通孔を形成する。
【００７２】
次に、プラズマ窒化法を用いて、貫通孔７の断面に露出しているチタン膜３０６を窒化して５ｎｍ程度の厚みを有する窒化チタン膜３１１（第８の犠牲膜の一例に相当する）をを形成する。すなわち、貫通孔７を介して、チタン膜３０６に窒化チタン膜３１１を形成する。続いて、半導体ピラー２６ａ、接続部材２７ａとなるリンドープ多結晶シリコン膜３１２を１５ｎｍ程度埋め込む。すなわち、貫通孔７の内部に半導体ピラー２６ａを形成する。次に、シリコン酸化膜３１３を形成することでＵ字型の貫通孔７を埋め込む。続いて、シリコン酸化膜３１３及びリンドープ多結晶シリコン膜３１２の端部を反応性イオンエッチング法を用いて後退させ、多結晶シリコン膜３１４を埋め込む。次に、既知のリソグラフィ法及びイオン注入法を用いて多結晶シリコン膜３１４に砒素をイオン注入してソース／ドレイン領域部８を形成する。
【００７３】
次に、図１２（ａ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる分離溝１０ｂを形成する。分離溝１０ｂは、Ｙ方向においてゲート電極６を分離する。続いて、塩素ガスを用いたドライエッチング法を用いて、分離溝１０ｂを介してチタン膜３０６を選択的に除去して窒化チタン膜３０７、窒化チタン膜３１１のみを残存せしめる。
【００７４】
次に、図１２（ｃ）に示すように、ＡＬＤ法及びＬＰＣＶＤ法を用いてＭＯＮＯＳ構造を有するメモリセル２４を形成するために、電荷蓄積層２２となるシリコン窒化膜３１５、ブロック絶縁層２１となるＯＮＯ膜(シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層膜)３１６を埋め込む。そして、更にゲート電極６となるボロンドープ多結晶シリコン膜３１７を埋め込む。すなわち、分離溝１０ｂの内壁から順に電荷蓄積層２２となるシリコン窒化膜３１５と、ブロック絶縁層２１となるＯＮＯ膜３１６と、ゲート電極６となるボロンドープ多結晶シリコン膜３１７と、を形成する。
本実施の形態においては、ＭＯＮＯＳ構造をメモリプラグホール内に埋め込むため、半導体ピラー２６ａの断面寸法を小さくすることができる。そのため、よりビット密度の高いメモリセル配置が可能となるとともに、トンネル絶縁層として機能する空隙２３の曲率半径を小さくして電界集中を高めることができる。その結果、書き込み特性、消去特性の優れたメモリセル２４を実現することが可能となる。
次に、ＮＦ３を用いたエッチングを行うことでボロンドープ多結晶シリコン膜３１７をエッチバックして、メモリセル毎に積層されているボロンドープ多結晶シリコン膜３１７を分割する。
【００７５】
次に、図１３（ａ）に示すように、プラズマ酸化法を用いて、ＯＮＯ膜３１６、シリコン窒化膜３１５、ボロンドープ多結晶シリコン膜３１７を局所的に酸化して図示しないシリコン酸化膜を形成する。次に、弗酸を用いたウエットエッチング法により、局所的に形成したシリコン酸化膜を除去して窒化チタン膜３０７を露出させる。
【００７６】
次に、図１３（ｃ）に示すように、アルカリウエットエッチング法を用いて、分離溝１０ｂを介して窒化チタン膜３０７、窒化チタン膜３１１を選択的に除去して、トンネル絶縁層として機能する空隙２３を形成する。このとき、積層された各メモリセル２４毎に１つずつ空隙２３の幅寸法を一定に保つ支持部１１ｂが形成されることになる。すなわち、絶縁膜１５となるシリコン酸化膜３０５、シリコン酸化膜３０８に支持部１１ｂの機能を併せ持たせるようにしている。そのため、窒化チタン膜３１１を除去する際に、絶縁膜１５により電荷蓄積層２２となるシリコン窒化膜３１５と半導体ピラー２６ａとの間の距離が保たれる。
次に、プラズマＣＶＤ法を用いて、絶縁膜１９となるシリコン酸化膜３１８を形成し、分離溝１０ｂの開口部分を塞ぐとともに、ボロンドープ多結晶シリコン膜３１７（ゲート電極６）間に空隙２３ｃ（エアギャップ）を形成する。
【００７７】
ここで、Ｕ字型チャネル構造において、トンネル絶縁膜を単純に空隙２３に置き換えるとＵ字型のチャネルでは上部でしかチャネルを保持できなくなる。そのため、製造時などにおいて蓄積された電荷によるクーロン引力などが働くと、Ｕ字型のチャネルが簡単に動いてしまい空隙２３の幅寸法を一定に保つことが困難となる。そして、空隙２３の幅寸法がばらついたり、電荷蓄積層２２と半導体ピラー２６ａとが接触したりすれば信頼性が低下することになる。また、このことは、微細化が進むほど顕著となるおそれがある。
本実施の形態においては、空隙２３の所定の位置に支持部１１ｂの機能を併せ持つ絶縁膜１５が設けられることになるので、空隙２３の幅寸法を一定に保つことができる。そのため、トンネル電流特性を一定に保つことが可能となる。
以上のようにすれば、半導体記憶装置１ｂを製造することができる。
【００７８】
本実施の形態においても、前述したものと同様に、トンネル絶縁層として機能する空隙２３と、ブロック絶縁層２１とでは曲率半径が異なり、円筒状のＭＯＮＯＳ構造の内側に位置し曲率半径の小さい空隙２３により電界集中を高めることができる。そのため、平面状のＭＯＮＯＳ構造に比べて書き込み特性、消去特性を大幅に改善することができる。また、ＭＬＣ動作を行うのに適したものとすることもできる。トンネル絶縁層として機能する空隙２３は、比誘電率１という低誘電率を有するもの（エアギャップ）であるため、空隙２３に電界を集中させることで、トンネル絶縁層のリーク電流、例えばデータ保持時のリーク電流抑制が可能となる。
【００７９】
本実施の形態に係る半導体記憶装置の製造方法によれば、このような構成を有する半導体記憶装置１ｂを容易に製造することができる。そのため、高ビット密度の半導体記憶装置を提供することが可能となる。
なお、膜構成及び膜の形成方法、ＭＯＮＯＳ膜の構成、加工方法などは例示をしたものに限定されるわけではない。例示をしたもの以外の方法、例えば、レーザーアニール法、あるいはＮｉ触媒法で結晶化させた多結晶シリコン、単結晶シリコン、または、ゲルマニウムなどの異種元素を含む半導体などを半導体ピラー２６ａの形成に用いることも可能である。また、ＭＯＮＯＳ膜におけるブロック絶縁層２１としてはＯＮＯ膜以外にもシリコン酸化膜、Ａｌ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２などの金属酸化膜、あるいはこれら金属酸化膜を複数種組み合わせた膜を用いることも可能である。ゲート電極６としても、単純にボロンドープト多結晶シリコン膜３１７を用いる以外に、ＣＶＤ法によりボロンドープ多結晶シリコン膜３１７をコバルト、チタン、ニッケル等を用いてシリサイド化したり、ＷＦ６を用いてタングステンと置換することでタングステン電極としたりすることも可能である。また、ゲート電極６の積層数は例示をしたものに限定されるわけではなく、例えば、例示をした場合よりも多層（例えば、１０層以上）とすることもできる。
【００８０】
以上に例示をした実施形態によれば、信頼性を向上させることができる半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００８１】
１ 半導体記憶装置、１ａ 半導体記憶装置、１ｂ 半導体記憶装置、２ 基板、３ 絶縁層、４ バックゲート電極、５ 絶縁膜、６ ゲート電極、６ａ セレクトゲート電極、６ｂ セレクトゲート電極、７ 貫通孔、８ ソース／ドレイン領域部、１０ 分離溝、１０ａ 分離溝、１０ｂ 分離溝、１１ 支持部、１１ａ 支持部、１１ｂ 支持部、２１ ブロック絶縁層、２２ 電荷蓄積層、２３ 空隙、２３ａ 空隙、２３ｂ 空隙、２４ メモリセル、２６ 半導体ピラー、２７ 接続部材、２６ａ 半導体ピラー、２７ａ 接続部材
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の分野においては、リソグラフィ技術における解像度の限界に比較的制約されることなく高集積化を図ることが可能な３次元積層メモリが注目されている。この様な３次元積層メモリとしては、例えば、柱状の半導体ピラーと、半導体ピラーの側面を覆うように積層されたトンネル絶縁層、電荷蓄積層、ブロック絶縁層と、半導体ピラーと交差し積層方向に所定の間隔をおいて設けられた複数の平板形状の電極と、を有するＭＯＮＯＳ型メモリストリングスが２次元的にマトリックス状に配置されたものがある。そして、この様な３次元積層メモリにおいては、所定の方向に隣接するメモリストリングス間において平板形状の電極が共有されている。
本構造において、ビット密度を向上させるためには、積層数を増やすか、半導体ピラーの密度を高める必要がある。後者の手法においてはＭＯＮＯＳセルを構成するトンネル絶縁層、電荷蓄積層、ブロック絶縁層の薄膜化が重要になる。
しかしＭＯＮＯＳ型メモリで単純にトンネル絶縁層の薄膜化を図るとトンネル電流による書き込みは容易となるがデータ保持ができなくなるおそれがある。そのため、トンネル絶縁層をエアギャップとする技術が提案されている。
しかしながら、３次元積層メモリにおいて、トンネル絶縁層を単純にエアギャップとすれば、半導体ピラーのたわみ等の変形により電荷蓄積層と半導体ピラーとが接触し、書き込み特性などに対する信頼性が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１１１０４９号公報
【特許文献２】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性を向上させることができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、積層して設けられた複数のゲート電極と、前記ゲート電極の間に設けられた絶縁膜と、を有した積層体と、前記積層体を貫く半導体ピラーと、前記半導体ピラーと前記ゲート電極との間に空隙を介して設けられた電荷蓄積層と、前記電荷蓄積層と前記ゲート電極との間に設けられたブロック絶縁層と、を有したメモリセルを積層方向に複数備えている。そして、前記複数の各メモリセル毎に、前記電荷蓄積層と前記半導体ピラーとの間の距離を保つ支持部が設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を例示する模式断面図である。（ａ）はメモリストリングス部分を例示する模式断面図、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図である。
【図２】第２の実施形態に係る半導体記憶装置を例示する模式断面図である。（ａ）はメモリストリングス部分を例示する模式断面図、（ｂ）は（ａ）におけるＢ−Ｂ矢視断面図である。
【図３】第３の実施形態に係る半導体記憶装置を例示する模式断面図である。（ａ）はメモリストリングス部分を例示する模式断面図、（ｂ）は（ａ）におけるＣ−Ｃ矢視断面図である。
【図４】第４の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。（ａ）は模式工程断面図、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＡ−Ａ矢視断面図である。
【図５】図４に続く模式工程断面図である。（ａ）は図４（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＡ−Ａ矢視断面図である。
【図６】図５に続く模式工程断面図である。（ａ）は図５（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＡ−Ａ矢視断面図である。
【図７】図６に続く模式工程断面図である。（ａ）は図６（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＡ−Ａ矢視断面図である。
【図８】第５の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。（ａ）は模式工程断面図、（ｂ）は（ａ）におけるＢ−Ｂ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＢ−Ｂ矢視断面図である。
【図９】図８に続く模式工程断面図である。（ａ）は図８（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＢ−Ｂ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＢ−Ｂ矢視断面図である。
【図１０】図９に続く模式工程断面図である。（ａ）は図９（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＢ−Ｂ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＢ−Ｂ矢視断面図である。
【図１１】第６の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。（ａ）は模式工程断面図、（ｂ）は（ａ）におけるＣ−Ｃ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＣ−Ｃ矢視断面図である。
【図１２】図１１に続く模式工程断面図である。（ａ）は図１１（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＣ−Ｃ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＣ−Ｃ矢視断面図である。
【図１３】図１２に続く模式工程断面図である。（ａ）は図１２（ｃ）に続く模式工程断面図、（ｂ）は（ａ）におけるＣ−Ｃ矢視断面図、（ｃ）は（ａ）に続く模式工程断面図、（ｄ）は（ｃ）におけるＣ−Ｃ矢視断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
半導体記憶装置１には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
【０００８】
図１は、第１の実施形態に係る半導体記憶装置を例示する模式断面図である。なお、図１（ａ）はメモリストリングス部分を例示する模式断面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ矢視断面図である。
また、図１（ａ）中におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板２の主面に平行な方向、Ｚ方向は基板２の主面に直交する方向（積層方向）としている。
図１（ａ）に示すように、半導体記憶装置１のメモリ領域には基板２が設けられている。基板２は、例えば、単結晶のシリコンを用いて形成されたものとすることができる。
基板２上には、絶縁層３、バックゲート電極４、積層体ＭＬが設けられている。絶縁層３は、例えば、シリコン酸化物を用いて形成されたものとすることができる。バックゲート電極４は、例えば、ボロンがドープされた多結晶シリコンを用いて形成されたものとすることができる。積層体ＭＬは、積層して設けられた複数のゲート電極６と、ゲート電極６の間に設けられた絶縁膜５と、を有したものとすることができる。絶縁膜５は、例えば、シリコン酸化物を用いて形成されたものとすることができる。ゲート電極６は、例えば、ボロンがドープされた非晶質シリコンを用いて形成されたものとすることができる。なお、図１（ａ）においては、一例として、ゲート電極６を５層に積層し、最上層をセレクトゲート電極６ａとする場合を例示したが、積層数はこれに限定されるわけではない。例えば、ゲート電極６が１０層以上に積層されたものとすることもできる。
【０００９】
積層体ＭＬを積層方向（Ｚ方向）に貫通する貫通孔７が複数形成されている。また、図１（ｂ）に示すように、貫通孔７は、Ｚ方向から見てＸ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｙ方向において隣り合う２本の貫通孔７は、バックゲート電極４に形成された凹部４ａによって相互に連通されている。
貫通孔７及び凹部４ａの内面上には、ブロック絶縁層２１が設けられている。ブロック絶縁層２１は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００１０】
ブロック絶縁層２１の内側には電荷蓄積層２２が設けられている。電荷蓄積層２２は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層とすることができる。電荷蓄積層２２は例えば、シリコン窒化物を用いて形成されたものとすることができる。
電荷蓄積層２２の内側にはトンネル絶縁層として機能する空隙２３（エアギャップ）が設けられている。空隙２３は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す。トンネル絶縁層として機能する空隙２３を設けるようにすれば、電界を集中させやすくすることができるので、書き込み特性や消去特性、特に消去特性を向上させることができる。
【００１１】
また、貫通孔７内にブロック絶縁層２１、電荷蓄積層２２を埋め込む構成となっているため半導体ピラー２６（チャネル半導体）のＸ、Ｙ方向における寸法（断面における直径寸法）を小さくすることができる。そのため、よりビット密度の高いメモリセル配置が可能となるとともに、トンネル絶縁層として機能する空隙２３の曲率半径を小さくして電界集中を高めることができる。そのため、書き込み特性、消去特性の優れたメモリセル２４を実現することが可能となる。
【００１２】
空隙２３の内側には半導体ピラー２６、接続部材２７が設けられている。
すなわち、積層体ＭＬを貫く半導体ピラー２６と、半導体ピラー２６とゲート電極６との間に空隙２３を介して設けられた電荷蓄積層２２と、電荷蓄積層２２とゲート電極６との間に設けられたブロック絶縁層２１と、が設けられている。
【００１３】
半導体ピラー２６は、貫通孔７内をＺ方向に延びる中空の柱状（筒状）を呈しており、例えば、半導体ピラー２６の形状を円筒状とすることができる。
接続部材２７は、凹部４ａ内をＹ方向に延びる中空の柱状を呈しており、例えば、接続部材２７の形状を筒状とすることができる。
そして、Ｙ方向において隣り合う２本の半導体ピラー２６は、接続部材２７によって相互に接続されている。
半導体ピラー２６、接続部材２７は、例えば、ポリシリコンを用いて形成されたものとすることができる。
【００１４】
半導体ピラー２６の上端部には、砒素がイオン注入されたソース／ドレイン領域部８が設けられている。
接続部材２７によって相互に接続された２本の半導体ピラー２６のうちの一方はソース／ドレイン領域部８を介して図示しないソース線に接続され、他方はソース／ドレイン領域部８を介して図示しないビット線に接続されている。このような構成により、ゲート電極６と半導体ピラー２６との間に電荷蓄積層２２が配置され、ゲート電極６と半導体ピラー２６との交差部分毎にメモリセル２４が構成される。すなわち、メモリセル２４が積層方向に複数構成される。
【００１５】
また、セレクトゲート電極６ａの上には、絶縁膜９が設けられている。絶縁膜９は、例えば、シリコン酸化物を用いて形成されたものとすることができる。
接続部材２７によって相互に接続された２本の半導体ピラー２６の間には、Ｙ方向においてゲート電極６を分離する分離溝１０が設けられている。分離溝１０の内部は埋め込みが行われておらず、空隙（エアギャップ）となっている。すなわち、積層された複数のメモリセル２４の隣り合うゲート電極６間に空隙（埋め込みの行われていない分離溝１０）が形成されている。分離溝１０の内部の埋め込みが行われないようにすれば、Ｙ方向に隣接するメモリセル２４間の電気的な干渉を抑制することができる。
分離溝１０の上端の開口は、絶縁膜９ａにより塞がれている。絶縁膜９ａは、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００１６】
Ｚ方向におけるゲート電極６とゲート電極６との間にも空隙２３ａ（エアギャップ）が設けられている。空隙２３ａの一方の端部は分離溝１０と連通し、他方の端部は空隙２３と連通している。空隙２３ａを設けるようにすれば、Ｚ方向に隣接するメモリセル２４間の電気的な干渉を抑制することができる。また、Ｚ方向に隣接するメモリセル２４間における容量を下げることができるので、メモリセル２４のＺ方向における寸法、ひいてはメモリ領域の厚み寸法を小さくすることができる。
【００１７】
なお、絶縁膜９の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。
【００１８】
ここで、電荷蓄積層２２と半導体ピラー２６との間に単純に空隙２３を設けるようにすれば、電荷蓄積層２２と半導体ピラー２６とが接触し、書き込み特性などに対する信頼性が低下するおそれがある。
例えば、２本の半導体ピラー２６が接続部材２７によって相互に接続された構造（以下、Ｕ字型チャネル構造と称する）において、トンネル絶縁膜を単純に空隙２３に置き換えるとＵ字型のチャネルでは上部でしかチャネルを保持できなくなる。そのため、製造時などにおいて蓄積された電荷によるクーロン引力などが働くと、Ｕ字型のチャネルが簡単に動いてしまい空隙２３の幅寸法（エアギャップ幅）を一定に保つことが困難となる。そして、空隙２３の幅寸法がばらついたり、電荷蓄積層２２と半導体ピラー２６とが接触したりすれば信頼性が低下することになる。また、このことは、微細化が進むほど顕著となるおそれがある。
【００１９】
そのため、本実施の形態においては、空隙２３の所定の位置に支持部１１を設けることで空隙２３の幅寸法を一定に保つようにしている。
この場合、図１（ａ）に示すように、電荷蓄積層２２と半導体ピラー２６との間であって、積層方向において絶縁膜５が設けられた位置毎に、電荷蓄積層２２と半導体ピラー２６との間の距離を保つ支持部１１を設けるようにすることができる。すなわち、積層された各メモリセル２４毎に、電荷蓄積層２２と半導体ピラー２６との間の距離を保つ支持部１１を設けるようにすることができる。
【００２０】
この様に、複数の絶縁膜５とゲート電極６とが積層された構成において、所定の間隔をあけて支持部１１を設けるようにすれば、Ｕ字型チャネル構造を有する場合であっても空隙２３の幅寸法を一定に保つことが容易となる。この場合、支持部１１の配設間隔に所定の周期性をもたせるようにすることもできる。
支持部１１は、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００２１】
[第２の実施形態]
本実施の形態においても周辺回路領域についての例示は省略し、メモリ領域についての例示をする。
図２は、第２の実施形態に係る半導体記憶装置を例示する模式断面図である。なお、図２（ａ）はメモリストリングス部分を例示する模式断面図、図２（ｂ）は図２（ａ）におけるＢ−Ｂ矢視断面図である。
また、図２（ａ）中におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板２の主面に平行な方向、Ｚ方向は基板２の主面に直交する方向（積層方向）としている。
【００２２】
図２（ａ）に示すように、半導体記憶装置１ａのメモリ領域には基板２が設けられている。そして、前述した半導体記憶装置１と同様に絶縁層３、バックゲート電極４、積層体ＭＬが設けられている。積層体ＭＬは、絶縁膜５とゲート電極６とが積層されて構成されたものとすることができる。なお、図２（ａ）においては、一例として、ゲート電極６を５層に積層し、最上層をセレクトゲート電極６ｂとする場合を例示したが、積層数はこれに限定されるわけではない。例えば、ゲート電極６が１０層以上に積層されたものとすることもできる。
【００２３】
また、積層体ＭＬを積層方向（Ｚ方向）に貫通する貫通孔７が複数形成され、Ｙ方向において隣り合う２本の貫通孔７は、バックゲート電極４に形成された凹部４ａによって相互に連通されている。
貫通孔７及び凹部４ａの内面上には、ブロック絶縁層２１、電荷蓄積層２２が積層するようにして設けられている。
【００２４】
本実施の形態においても、電荷蓄積層２２の内側にトンネル絶縁層として機能する空隙２３（エアギャップ）が設けられている。
そして、空隙２３の内側には半導体ピラー２６、接続部材２７が設けられている。
すなわち、積層体ＭＬを貫く半導体ピラー２６と、半導体ピラー２６とゲート電極６との間に空隙２３を介して設けられた電荷蓄積層２２と、電荷蓄積層２２とゲート電極６との間に設けられたブロック絶縁層２１と、が設けられている。
また、半導体ピラー２６の上端部には、砒素がイオン注入されたソース／ドレイン領域部８が設けられている。
セレクトゲート電極６ｂの上には、絶縁膜９が設けられている。
【００２５】
半導体ピラー２６同士の間には、Ｙ方向においてゲート電極６を分離する分離溝１０ａが設けられている。分離溝１０ａの内部は埋め込みが行われておらず、空隙（エアギャップ）となっている。すなわち、積層された複数のメモリセル２４の隣り合うゲート電極６間に空隙（埋め込みの行われていない分離溝１０ａ）が形成されている。分離溝１０ａの内部の埋め込みが行われないようにすれば、Ｙ方向に隣接するメモリセル２４間の電気的な干渉を抑制することができる。
分離溝１０ａの上端の開口は、絶縁膜９ａにより塞がれている。
【００２６】
Ｚ方向におけるゲート電極６とゲート電極６との間にも空隙２３ｂ（エアギャップ）が設けられている。空隙２３ｂの一方の端部は分離溝１０ａと連通し、他方の端部は空隙２３と連通している。
本実施の形態に係る空隙２３、空隙２３ｂ、空隙となっている分離溝１０ａは、前述した空隙２３、空隙２３ａ、空隙となっている分離溝１０とそれぞれ同様の作用効果を奏する。
【００２７】
なお、絶縁膜９の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。
【００２８】
本実施の形態においても、空隙２３の所定の位置に支持部１１ａを設けることで空隙２３の幅寸法を一定に保つようにしている。
この場合、図２（ａ）に示すように、電荷蓄積層２２と半導体ピラー２６との間であって、積層方向において絶縁膜５が設けられた位置毎に、電荷蓄積層２２と半導体ピラー２６との間の距離を保つ支持部１１ａを設けるようにすることができる。すなわち、積層された各メモリセル２４毎に、電荷蓄積層２２と半導体ピラー２６との間の距離を保つ支持部１１ａを設けるようにすることができる。
また、半導体ピラー２６の上端または下端に支持部１１ａがさらに設けられるようにすることができる。
【００２９】
この様に、複数の絶縁膜５とゲート電極６とが積層された構成において、所定の間隔をあけて支持部１１ａを設けるようにすれば、Ｕ字型チャネル構造を有する場合であっても空隙２３の幅寸法を一定に保つことが容易となる。この場合、支持部１１ａの配設間隔に所定の周期性をもたせるようにすることもできる。
支持部１１ａは、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００３０】
[第３の実施形態]
本実施の形態においても周辺回路領域についての例示は省略し、メモリ領域についての例示をする。
図３は、第３の実施形態に係る半導体記憶装置を例示する模式断面図である。なお、図３（ａ）はメモリストリングス部分を例示する模式断面図、図３（ｂ）は図３（ａ）におけるＣ−Ｃ矢視断面図である。
また、図３（ａ）中におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板２の主面に平行な方向、Ｚ方向は基板２の主面に直交する方向（積層方向）としている。
【００３１】
図３（ａ）に示すように、半導体記憶装置１ｂのメモリ領域には基板２が設けられている。そして、前述した半導体記憶装置１と同様に絶縁層３、バックゲート電極４、積層体ＭＬａが設けられている。積層体ＭＬａは、絶縁膜１５とゲート電極６とが積層されて構成されたものとすることができる。なお、図３（ａ）においては、一例として、ゲート電極６を５層に積層し、最上層をセレクトゲート電極６ｃとする場合を例示したが、積層数はこれに限定されるわけではない。例えば、ゲート電極６が１０層以上に積層されたものとすることもできる。
【００３２】
また、積層体ＭＬａを積層方向（Ｚ方向）に貫通する貫通孔７が複数形成され、Ｙ方向において隣り合う２本の貫通孔７は、バックゲート電極４に形成された凹部４ａによって相互に連通されている。
貫通孔７及び凹部４ａの内面上には、半導体ピラー２６ａ、接続部材２７ａが設けられている。半導体ピラー２６ａ、接続部材２７ａの内部にはシリコン酸化膜３１３が埋め込まれている。
【００３３】
また、半導体ピラー２６ａとゲート電極６との間にはブロック絶縁層２１、電荷蓄積層２２が積層するようにして設けられている。
本実施の形態においても、電荷蓄積層２２の内側にトンネル絶縁層として機能する空隙２３（エアギャップ）が設けられている。
すなわち、積層体ＭＬａを貫く半導体ピラー２６ａと、半導体ピラー２６ａとゲート電極６との間に空隙２３を介して設けられた電荷蓄積層２２と、電荷蓄積層２２とゲート電極６との間に設けられたブロック絶縁層２１と、が設けられている。
また、半導体ピラー２６ａの上端部には、砒素がイオン注入されたソース／ドレイン領域部８が設けられている。
セレクトゲート電極６ｃの上には、絶縁膜９が設けられている。
【００３４】
半導体ピラー２６ａ同士の間には、Ｙ方向においてゲート電極６を分離する分離溝１０ｂが設けられている。分離溝１０ｂの内部は埋め込みが行われておらず、空隙（エアギャップ）となっている。すなわち、積層された複数のメモリセル２４の隣り合うゲート電極６間に空隙（埋め込みの行われていない分離溝１０ｂ）が形成されている。分離溝１０ｂの内部の埋め込みが行われないようにすれば、Ｙ方向に隣接するメモリセル２４間の電気的な干渉を抑制することができる。
分離溝１０ｂの上端の開口は、絶縁膜１９により塞がれている。絶縁膜１９は、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００３５】
Ｚ方向におけるゲート電極６とゲート電極６との間にも空隙２３ｃ（エアギャップ）が設けられている。空隙２３ｃの一方の端部は分離溝１０ｂと連通し、他方の端部は空隙２３と連通している。
本実施の形態に係る空隙２３、空隙２３ｃ、空隙となっている分離溝１０ｂは、前述した空隙２３、空隙２３ａ、空隙となっている分離溝１０とそれぞれ同様の作用効果を奏する。
【００３６】
なお、絶縁膜１９の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。
【００３７】
本実施の形態においても、空隙２３の所定の位置に支持部１１ｂを設けることで空隙２３の幅寸法を一定に保つようにしている。
ただし、本実施の形態においては、絶縁膜１５のＹ方向の一端を半導体ピラー２６ａに接続することで空隙２３の幅寸法を一定に保つようにしている。すなわち、絶縁膜１５と支持部１１ｂとが一体に設けられることで、絶縁膜１５に支持部１１ｂの機能を併せ持たせるようにしている。なお、絶縁膜１５のＹ方向の一端に別途支持部１１ｂが設けられるようにすることもできる。
この場合、図３（ａ）に示すように、電荷蓄積層２２と半導体ピラー２６ａとの間であって、積層方向において絶縁膜１５が設けられた位置毎に、電荷蓄積層２２と半導体ピラー２６ａとの間の距離を保つ支持部１１ｂが設けられていることになる。すなわち、積層された各メモリセル２４毎に、電荷蓄積層２２と半導体ピラー２６ａとの間の距離を保つ支持部１１ｂが設けられていることになる。
【００３８】
この様に、複数の絶縁膜１５とゲート電極６とが積層された構成において、所定の間隔をあけて支持部１１ｂが設けられることになるので、Ｕ字型チャネル構造を有する場合であっても空隙２３の幅寸法を一定に保つことが容易となる。この場合、支持部１１ｂの配設間隔に所定の周期性が生じることになる。
支持部１１ｂでもある絶縁膜１５は、例えば、シリコン酸化物を用いて形成されたものとすることができる。
【００３９】
[第４の実施形態]
次に、第４の実施形態に係る半導体記憶装置の製造方法について例示する。
以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置１を製造する場合を例示するものである。
また、本実施の形態に係る半導体記憶装置の製造方法は、絶縁膜５となるシリコン酸化膜１０５、ゲート電極６となるボロンドープ非晶質シリコン膜１０６、空隙２３を形成するためのシリコン窒化膜１０７（第１の犠牲膜の一例に相当する）を積層し、一括加工する場合を例示するものである。
【００４０】
図４は、第４の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図４（ａ）は模式工程断面図、図４（ｂ）は図４（ａ）におけるＡ−Ａ矢視断面図、図４（ｃ）は図４（ａ）に続く模式工程断面図、図４（ｄ）は図４（ｃ）におけるＡ−Ａ矢視断面図である。
図５は、図４に続く模式工程断面図である。図５（ａ）は図４（ｃ）に続く模式工程断面図、図５（ｂ）は図５（ａ）におけるＡ−Ａ矢視断面図、図５（ｃ）は図５（ａ）に続く模式工程断面図、図５（ｄ）は図５（ｃ）におけるＡ−Ａ矢視断面図である。
図６は、図５に続く模式工程断面図である。図６（ａ）は図５（ｃ）に続く模式工程断面図、図６（ｂ）は図６（ａ）におけるＡ−Ａ矢視断面図、図６（ｃ）は図６（ａ）に続く模式工程断面図、図６（ｄ）は図６（ｃ）におけるＡ−Ａ矢視断面図である。
図７は、図６に続く模式工程断面図である。図７（ａ）は図６（ｃ）に続く模式工程断面図、図７（ｂ）は図７（ａ）におけるＡ−Ａ矢視断面図である。
【００４１】
まず、基板２上の図示しない周辺回路領域に図示しない周辺回路を形成する。
次に、図４（ａ）に示すように、基板２上のメモリ領域に絶縁層３、バックゲート電極４を形成する。絶縁層３は、例えば、厚みが２５ｎｍ程度のシリコン酸化膜を用いて形成するものとすることができる。バックゲート電極４は、例えば、厚みが１００ｎｍ程度のボロンドープ多結晶シリコン膜を用いて形成するものとすることができる。この場合、絶縁層３、バックゲート電極４は既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成するものとすることができる。
【００４２】
そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー２６を接続するための凹部４ａをバックゲート電極４中に形成し、凹部４ａ内に非晶質シリコンを埋め込む。
その後、バックゲート電極４の上方全面に絶縁膜５となるシリコン酸化膜１０５を３０ｎｍ程度、ゲート電極６となるボロンドープ非晶質シリコン膜１０６を４０ｎｍ程度、犠牲膜となるシリコン窒化膜１０７を３０ｎｍ程度積層させる。
すなわち、複数のゲート電極６となるボロンドープ非晶質シリコン膜１０６と、複数の絶縁膜５となるシリコン酸化膜１０５と、複数の犠牲膜となるシリコン窒化膜１０７と、を積層して積層体ＭＬを形成する。
【００４３】
この場合、これらの膜はプラズマＣＶＤ(plasma-enhanced chemical vapor deposition)により形成するようにすることができる。なお、ゲート電極６となるボロンドープ非晶質シリコン膜１０６の積層数は５層であり、最上層はセレクトゲート電極６ａとなる。ただし、積層数はこれに限定されるわけではなく適宜変更することができる。
【００４４】
次に、図４（ｃ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体ＭＬの積層方向に延びる分離溝１０を形成する。分離溝１０は、Ｙ方向に隣接するゲート電極６を分離するための溝となる。そして、分離溝１０内にシリコン酸化物を埋め込む。
【００４５】
次に、図５（ａ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体ＭＬの積層方向に延びる複数の貫通孔７を形成する。貫通孔７は、凹部４ａに連通するように形成される。そして、アンモニア/過酸化水素水溶液を用いたウエットエッチング法により凹部４ａ内に埋め込まれた非晶質シリコンを選択的に除去する。続いて、カーボン膜を除去してＭＯＮＯＳ構造を有するメモリセル２４の鋳型となるＵ字型貫通孔を形成する。その後、貫通孔７を介して犠牲膜であるシリコン窒化膜１０７を選択的に除去する。この場合、絶縁膜５、ゲート電極６、セレクトゲート電極６ａ、絶縁膜９が形成されることになる。
【００４６】
次に、図５（ｃ）に示すように、貫通孔７、凹部４ａの内部にブロック絶縁層２１となるアルミナ膜１０９を１５ｎｍ程度、電荷蓄積層２２となるシリコン窒化膜１１０を１０ｎｍ程度、空隙２３を形成するための犠牲膜１１１（第２の犠牲膜の一例に相当する）を４ｎｍ程度積層させる。この場合、犠牲膜１１１はシリコン酸化膜とすることができ、内径が１０ｎｍ程度の円筒状となるように形成される。これらの膜はＡＬＤ(Atomic Layer Deposition)法及びＬＰＣＶＤ(low pressure chemica vapor deposition)法を用いて形成することができる。この様にしてＭＯＮＯＳ構造を有するメモリセル２４を構成する積層膜が形成される。
【００４７】
またさらに、犠牲膜１１１の内側（円筒の孔）にボロンドープ多結晶シリコンを埋め込み、半導体ピラー２６、接続部材２７を形成する。
すなわち、貫通孔７の内壁から順にブロック絶縁層２１となるアルミナ膜１０９と、電荷蓄積層２２となるシリコン窒化膜１１０と、犠牲膜１１１と、半導体ピラー２６と、を形成する。
この際、犠牲膜であるシリコン窒化膜１０７を除去したスペースには犠牲膜１１１は埋め込まれるが、半導体ピラー２６となるボロンドープ多結晶シリコンは埋め込まれないようにする。
また、中空状の半導体ピラー２６（例えば、円筒状の半導体ピラー２６）が形成されるようにボロンドープ多結晶シリコンを埋め込むようにすることができる。
【００４８】
その後、ソース／ドレイン領域部８を形成する。まず、反応性イオンエッチング法を用いてアルミナ膜１０９、シリコン窒化膜１１０、犠牲膜１１１を後退させる。そして、ＡＬＤ法を用いてシリコン酸化物を埋め込み、続いて埋め込まれたシリコン酸化物及びボロンドープ多結晶シリコンを反応性イオンエッチング法を用いて後退させる。その後、後退させた部分に多結晶シリコンを埋め込む。続いて、既知のリソグラフィ法及びイオン注入法を用いて埋め込まれた多結晶シリコンに砒素をイオン注入してソース／ドレイン領域部８を形成する。
【００４９】
本実施の形態においては、ＭＯＮＯＳ膜を貫通孔７内に埋め込むため、半導体ピラー２６の断面寸法を小さくすることができる。そのため、よりビット密度の高いメモリセルの配置が可能となるとともに、トンネル絶縁層として機能する空隙２３の曲率半径を小さくして電界集中を高めることができる。その結果、書き込み特性、消去特性の優れたメモリセル２４を実現することが可能となる。
また、中空状の半導体ピラー２６が形成されるようにすれば、ゲート電極６で制御する半導体ピラー２６の肉厚がＺ方向に積層されたメモリセル２４間で等しくなるので、しきい値電圧（Vth）のばらつきを抑制することができる。
【００５０】
次に、図６（ａ）に示すように、既知のリソグラフィ法、反応性イオンエッチング法及びウエットエッチング法を組み合わせて、分離溝１０内のシリコン酸化物を除去するとともに、分離溝１０内に露出するアルミナ膜１０９、シリコン窒化膜１１０の端部を除去する。これにより、犠牲膜１１１につながる開口部を形成することができる。
【００５１】
次に、図６（ｃ）に示すように、弗酸を用いたウエットエッチング法により、分離溝１０を介して犠牲膜１１１を選択的に除去してトンネル絶縁層として機能する空隙２３を形成する。この際、時間制御などを行うことでエッチング量を制御して、電荷蓄積層２２と半導体ピラー２６との間の距離（空隙２３の幅寸法）を一定に保つための支持部１１が所定の位置に形成されるように犠牲膜１１１の一部を残存させる。例えば、図６（ｃ）に示すように、犠牲膜１１１の一部を除去することで、積層方向において絶縁膜５が設けられた位置毎に、電荷蓄積層２２となる膜と半導体ピラー２６との間の距離を保つ支持部１１が形成されるようにすることができる。この様にすれば、積層された各メモリセル２４の上端乃至下端を支持部１１で支えることができるようになる。
この様にして、支持部１１、ブロック絶縁層２１、電荷蓄積層２２、空隙２３を形成するようにすることができる。
【００５２】
ここで、Ｕ字型チャネル構造において、トンネル絶縁膜を単純に空隙２３に置き換えるとＵ字型のチャネルでは上部でしかチャネルを保持できなくなる。そのため、製造時などにおいて、蓄積された電荷によるクーロン引力などが働くと、Ｕ字型のチャネルが簡単に動いてしまい空隙２３の幅寸法を一定に保つことが困難となる。そして、空隙２３の幅寸法がばらついたり、電荷蓄積層２２と半導体ピラー２６とが接触したりすれば信頼性が低下することになる。また、このことは、微細化が進むほど顕著となるおそれがある。
本実施の形態においては、空隙２３の所定の位置に支持部１１が設けられることになるので、空隙２３の幅寸法を一定に保つことができる。そのため、トンネル電流特性を一定に保つことが可能となる。
【００５３】
次に、図７（ｂ）に示すように、既知のリソグラフィ法及び反応性イオンエッチング法を用いてセレクトゲート電極６ａを分割する溝３０を形成する。
そして、プラズマＣＶＤ法を用いてシリコン酸化膜を絶縁膜９の全面に形成し、分離溝１０、溝３０の開口部分を塞ぐ。この場合、プラズマＣＶＤ法において使用されるガスは、例えば、ＳｉＨ４およびＮ２Ｏとすることができる。
プラズマＣＶＤ法を用いるものとすれば、Ｙ方向において隣り合うゲート電極６間が完全には埋め込まれず空隙が形成されるので、ゲート電極６間の寄生容量を抑制することができる。
以上のようにすれば、半導体記憶装置１を製造することができる。
【００５４】
なお、膜構成及び膜の形成方法、ＭＯＮＯＳ膜の構成、加工方法などは例示をしたものに限定されるわけではない。例示をしたもの以外の方法、例えば、レーザーアニール法、あるいはＮｉ触媒法で結晶化させた多結晶シリコン、単結晶シリコン、または、ゲルマニウムなどの異種元素を含む半導体などを半導体ピラー２６の形成に用いることも可能である。また、ＭＯＮＯＳ膜におけるブロック絶縁層２１としてはアルミナ膜以外にもシリコン酸化膜、ＯＮＯ膜、Ａｌ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２などの金属酸化膜、あるいはこれら金属酸化膜を複数種組み合わせた膜を用いることも可能である。ゲート電極６として単にボロンドープ多結晶シリコン膜を用いる以外に、犠牲膜１１１を埋め込む前にＣＶＤ法によりボロンドープ多結晶シリコン膜をコバルト、チタン、ニッケル等を用いてシリサイド化したり、ＷＦ６を用いてタングステンと置換することでタングステン電極としたりすることも可能である。また、ゲート電極６の積層数は例示をしたものに限定されるわけではなく、例えば、例示をした場合よりも多層（例えば、１０層以上）とすることもできる。また、膜構成及び膜の形成方法、ＭＯＮＯＳ膜の構成、加工方法などに関して、任意の組み合わせを採用することも可能である。
【００５５】
[第５の実施形態]
次に、第５の実施形態に係る半導体記憶装置の製造方法について例示する。
以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置１ａを製造する場合を例示するものである。
また、本実施の形態に係る半導体記憶装置の製造方法は、積層されたメモリセルを形成するために絶縁膜５となるシリコン酸化膜と犠牲膜であるシリコン窒化膜とを交互に積層し、セレクトゲート電極６ｂとなる部分に予め犠牲膜としてのシリコン窒化膜を埋め込んでおくことで任意のゲート長を有するセレクトゲート電極６ｂを形成する場合である。
【００５６】
図８は、第５の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図８（ａ）は模式工程断面図、図８（ｂ）は図８（ａ）におけるＢ−Ｂ矢視断面図、図８（ｃ）は図８（ａ）に続く模式工程断面図、図８（ｄ）は図８（ｃ）におけるＢ−Ｂ矢視断面図である。
図９は、図８に続く模式工程断面図である。図９（ａ）は図８（ｃ）に続く模式工程断面図、図９（ｂ）は図９（ａ）におけるＢ−Ｂ矢視断面図、図９（ｃ）は図９（ａ）に続く模式工程断面図、図９（ｄ）は図９（ｃ）におけるＢ−Ｂ矢視断面図である。
図１０は、図９に続く模式工程断面図である。図１０（ａ）は図９（ｃ）に続く模式工程断面図、図１０（ｂ）は図１０（ａ）におけるＢ−Ｂ矢視断面図、図１０（ｃ）は図１０（ａ）に続く模式工程断面図、図１０（ｄ）は図１０（ｃ）におけるＢ−Ｂ矢視断面図である。
【００５７】
まず、基板２上の図示しない周辺回路領域に周辺回路を形成する。
次に、図８（ａ）に示すように、基板２上のメモリ領域に絶縁層３、バックゲート電極４を形成する。絶縁層３は、例えば、厚みが２０ｎｍ程度のシリコン酸化膜を用いて形成するものとすることができる。バックゲート電極４は、例えば、厚みが１００ｎｍ程度のリンドープ多結晶シリコン膜を用いて形成するものとすることができる。この場合、絶縁層３、バックゲート電極４は既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成するものとすることができる。
【００５８】
そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー２６を接続するための凹部４ａをバックゲート電極４中に形成し、凹部４ａ内にシリコンゲルマニウムを埋め込む。
その後、バックゲート電極４の上方全面に絶縁膜５となるシリコン酸化膜２０５を３０ｎｍ程度、犠牲膜２０６（第３の犠牲膜の一例に相当する）となるシリコン窒化膜を５０ｎｍ程度、犠牲膜２０７（第４の犠牲膜の一例に相当する）となる非晶質シリコン膜を３０ｎｍ程度積層させる。すなわち、複数の絶縁膜５となるシリコン酸化膜２０５と、複数の犠牲膜２０６と、複数の犠牲膜２０７と、を積層して積層体を形成する。この場合、犠牲膜２０６は５層形成され、犠牲膜２０６間にはシリコン酸化膜２０５または犠牲膜２０７が形成される。また、シリコン酸化膜２０５と犠牲膜２０７とが交互に形成される。これらの膜はプラズマＣＶＤ(plasma-enhanced chemical vapor deposition)法により形成するようにすることができる。
【００５９】
次に、図８（ｃ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる複数の貫通孔７を形成する。貫通孔７は、凹部４ａに連通するように形成される。続いて、塩素ガスを用いたドライエッチング法により凹部４ａ内に埋め込まれたシリコンゲルマニウムを選択的に除去する。そして、カーボン膜を除去してＭＯＮＯＳ構造を有するメモリセル２４の鋳型となるＵ字型貫通孔を形成する。
【００６０】
次に、図９（ａ）に示すように、ＡＬＤ法及びＬＰＣＶＤ法を用いて、Ｕ字型貫通孔の内面に空隙２３を形成するためのシリコン酸化物を用いた犠牲膜２０８（第５の犠牲膜の一例に相当する）を５ｎｍ程度、半導体ピラー２６となるリンドープ多結晶シリコン膜２０９を８ｎｍ程度積層させる。すなわち、貫通孔の内壁から順に犠牲膜２０８と半導体ピラー２６とを形成する。そしてさらに、リンドープ多結晶シリコン膜２０９の内面にシリコン酸化膜２１０を積層させる。この際、シリコン酸化膜２１０により形成された部分が円筒状となるように埋め込まれる。
続いて、シリコン酸化膜２１０及びリンドープ多結晶シリコン膜２０９の端部を反応性イオンエッチング法を用いて後退させ、後退させた部分に多結晶シリコン膜２１１を埋め込む。そして、既知のリソグラフィ法及びイオン注入法を用いて埋め込まれた多結晶シリコン膜２１１に砒素をイオン注入してソース／ドレイン領域部８を形成する。
その後、最上層のシリコン酸化膜２０５の全面にＣＶＤ法を用いて図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる分離溝１０ａを形成する。
【００６１】
次に、図９（ｃ）に示すように、熱燐酸法を用いて、分離溝１０ａを介して犠牲膜２０６を選択的に除去する。そして、分離溝１０ａの内部に電荷蓄積層２２となるシリコン窒化膜２１２を５ｎｍ程度、ブロック絶縁層２１となるハフニア膜２１３を１５ｎｍ程度積層させる。更に、ゲート電極６となる窒化タンタル/タングステン積層膜２１４をＣＶＤ法を用いて積層させる。すなわち、分離溝１０ａの内壁から順に電荷蓄積層２２となるシリコン窒化膜２１２と、ブロック絶縁層２１となるハフニア膜２１３と、ゲート電極６となる窒化タンタル/タングステン積層膜２１４と、を形成する。続いて、ＮＦ３ガスを用いたエッチバックを行うことで各メモリセル毎に窒化タンタル/タングステン積層膜２１４（ゲート電極６）を分割する分離溝２２０を形成する。
この様にして、絶縁膜５、ゲート電極６、セレクトゲート電極６ａ、絶縁膜９、ブロック絶縁層２１、電荷蓄積層２２が形成される。
【００６２】
次に、図１０（ａ）に示すように、ウエットエッチング法を用いて、分離溝２２０を介してハフニア膜２１３、シリコン窒化膜２１２をエッチバックし犠牲膜２０７の端面を露出させる。続いて、アルカリウエットエッチング法を用いて、分離溝を介して犠牲膜２０７を選択的に除去する。そして、弗酸系のウエットエッチング法を用いて、分離溝を介して犠牲膜２０８を選択的に除去する。この際、犠牲膜２０８が選択的に除去されることでトンネル絶縁層として機能する空隙２３が形成される。また、犠牲膜２０８の一部を除去することで、積層方向において絶縁膜５が設けられた位置毎に、電荷蓄積層２２となるシリコン窒化膜２１２と半導体ピラー２６との間の距離を保つ支持部１１ａが形成される。この場合、時間制御などを行うことでエッチング量を制御して、電荷蓄積層２２と半導体ピラー２６との間の距離（空隙２３の幅寸法）を一定に保つための支持部１１ａが所定の位置に形成されるように犠牲膜２０８の一部を残存させるようにすることができる。ここで、プラズマＣＶＤ法を用いて形成されたシリコン酸化膜（例えば、シリコン酸化膜２０５）に対して、ＡＬＤ法を用いて形成されたシリコン酸化膜（犠牲膜２０８）はウエットエッチングレートが５倍以上高いため選択エッチングが容易となる。
【００６３】
次に、図１０（ｃ）に示すように、プラズマＣＶＤ法を用いてシリコン酸化膜を絶縁膜９の全面に形成し、分離溝１０ａの開口部分を絶縁膜９ａにより塞ぐ。この場合、例えば、ＴＥＯＳ(TetraEthoxy Silane)と酸素ガスを用いてシリコン酸化膜を形成するようにすることができる。
プラズマＣＶＤ法を用いるものとすれば、Ｙ方向において隣り合うゲート電極６間が完全には埋め込まれず空隙が形成されるので、ゲート電極６間の寄生容量を抑制することができる。
以上のようにすれば、半導体記憶装置１ａを製造することができる。
【００６４】
本実施の形態においても、前述したものと同様に、トンネル絶縁層として機能する空隙２３と、ブロック絶縁層２１とでは曲率半径が異なり、円筒状のＭＯＮＯＳ構造の内側に位置し曲率半径の小さい空隙２３により電界集中を高めることができる。そのため、平面状のＭＯＮＯＳ構造に比べて書き込み特性、消去特性を大幅に改善することができる。また、ＭＬＣ(multi-level cell)動作を行うのに適したものとすることもできる。トンネル絶縁層として機能する空隙２３は、比誘電率１という低誘電率を有するもの（エアギャップ）であるため、空隙２３に電界を集中させることで、トンネル絶縁層のリーク電流、例えばデータ保持時のリーク電流抑制が可能となる。
【００６５】
本実施の形態に係る半導体記憶装置の製造方法によれば、このような構成を有する半導体記憶装置１ａを容易に製造することができる。そのため、高ビット密度の半導体記憶装置を提供することが可能となる。
また、空隙２３の所定の位置に支持部１１ａが設けられることになるので、空隙２３の幅寸法を一定に保つことができる。そのため、トンネル電流特性を一定に保つことが可能となる。
【００６６】
なお、膜構成及び膜の形成方法、ＭＯＮＯＳ膜の構成、加工方法などは例示をしたものに限定されるわけではない。例示をしたもの以外の方法、例えば、レーザーアニール法、あるいはＮｉ触媒法で結晶化させた多結晶シリコン、単結晶シリコン、または、ゲルマニウムなどの異種元素を含む半導体などを半導体ピラー２６の形成に用いることも可能である。また、ＭＯＮＯＳ膜におけるブロック絶縁層２１としてはアルミナ膜以外にもシリコン酸化膜、ＯＮＯ膜、Ａｌ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２などの金属酸化膜、あるいはこれら金属酸化膜を複数種組み合わせた膜を用いることも可能である。ゲート電極６としてもＴｉＮ、多結晶シリコン、あるいは多結晶シリコン膜を形成した後にシリサイド化することで形成されるＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＰｒＳｉ、ＮｉＰｔＳｉ、ＰｔＳｉ、Ｐｔ、Ｒｕ、ＲｕＯ２などを用いることも可能である。
この様に、本実施の形態に係る半導体記憶装置の製造方法によれば、多様なメタル電極材料の利用が可能となるという利点もある。
なお、ゲート電極６の積層数は例示をしたものに限定されるわけではなく、例えば、ゲート電極６が１０層以上に積層されたものとすることもできる。
また、本実施の形態に係る半導体記憶装置の製造方法によれば、より高いビット密度をより少ない積層数、すなわちより低い立体構造で実現することが可能となる。そのため、インテグレーションに大きな負担をかけることなく更に高ビット密度の半導体記憶装置を提供することが可能となる。そして、本実施の形態に係る半導体記憶装置の製造方法によれば、今後も半導体記憶装置の継続的な集積度向上をはかることができるようになるため、様々な応用分野に適用できる半導体記憶装置が製造可能となる。
【００６７】
[第６の実施形態]
次に、第６の実施形態に係る半導体記憶装置の製造方法について例示する。
以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置１ｂを製造する場合を例示するものである。
また、前述した半導体記憶装置の製造方法では、半導体ピラーを支える支持部１１、１１ａ、すなわち、空隙の幅寸法を一定に保つ支持部１１、１１ａを各メモリセルに対してその上端側と下端側とに交互に設けるようにしている。これに対して、本実施の形態に係る半導体記憶装置の製造方法では、支持部１１ｂを各メモリセルに対してその上端側または下端側の一方に設けるようにしている。
【００６８】
図１１は、第６の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図１１（ａ）は模式工程断面図、図１１（ｂ）は図１１（ａ）におけるＣ−Ｃ矢視断面図、図１１（ｃ）は図１１（ａ）に続く模式工程断面図、図１１（ｄ）は図１１（ｃ）におけるＣ−Ｃ矢視断面図である。
図１２は、図１１に続く模式工程断面図である。図１２（ａ）は図１１（ｃ）に続く模式工程断面図、図１２（ｂ）は図１２（ａ）におけるＣ−Ｃ矢視断面図、図１２（ｃ）は図１２（ａ）に続く模式工程断面図、図１２（ｄ）は図１２（ｃ）におけるＣ−Ｃ矢視断面図である。
図１３は、図１２に続く模式工程断面図である。図１３（ａ）は図１２（ｃ）に続く模式工程断面図、図１３（ｂ）は図１３（ａ）におけるＣ−Ｃ矢視断面図、図１３（ｃ）は図１３（ａ）に続く模式工程断面図、図１３（ｄ）は図１３（ｃ）におけるＣ−Ｃ矢視断面図である。
【００６９】
まず、基板２上の図示しない周辺回路領域に周辺回路を形成する。
次に、図１１（ａ）に示すように、基板２上のメモリ領域に絶縁層３、バックゲート電極４を形成する。絶縁層３は、例えば、厚みが１８ｎｍ程度のシリコン酸化膜を用いて形成するものとすることができる。バックゲート電極４は、例えば、厚みが１５０ｎｍ程度のボロンドープ多結晶シリコン膜を用いて形成するものとすることができる。この場合、絶縁層３、バックゲート電極４は既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成するものとすることができる。
【００７０】
そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー２６ａを接続するための凹部４ａをバックゲート電極４中に形成し、凹部４ａ内に非晶質シリコンを埋め込む。
その後、スパッタ法を用いて、バックゲート電極４の上方全面に絶縁膜１５となるシリコン酸化膜３０５を５０ｎｍ程度、犠牲膜となるチタン膜３０６（第７の犠牲膜の一例に相当する）を５０ｎｍ程度、犠牲膜となる窒化チタン膜３０７（第６の犠牲膜の一例に相当する）を２０ｎｍ程度それぞれ積層するようにして形成する。更に、プラズマＣＶＤ法を用いて、絶縁膜１５となるシリコン酸化膜３０８を３０ｎｍ程度積層するようにして形成する。そして、チタン膜３０６、窒化チタン膜３０７、シリコン酸化膜３０８を１組として計４組を積層するようにして形成する。更に、セレクトゲート電極６ｃとなるボロンドープ非晶質シリコン膜３０９を１００ｎｍ程度、絶縁膜９となるシリコン酸化膜３１０を５０ｎｍ程度積層する。すなわち、複数の絶縁膜１５となるシリコン酸化膜３０８、複数の犠牲膜となるチタン膜３０６、複数の犠牲膜となる窒化チタン膜３０７などを積層して積層体を形成する。
【００７１】
次に、図１１（ｃ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる複数の貫通孔７を形成する。貫通孔７は、凹部４ａに連通するように形成される。次に、アルカリウエットエッチング法を用いて凹部４ａ内に埋め込まれた非晶質シリコンを選択的に除去する。そして、カーボン膜を除去してＭＯＮＯＳ構造を有するメモリセル２４の鋳型となるＵ字型貫通孔を形成する。
【００７２】
次に、プラズマ窒化法を用いて、貫通孔７の断面に露出しているチタン膜３０６を窒化して５ｎｍ程度の厚みを有する窒化チタン膜３１１（第８の犠牲膜の一例に相当する）をを形成する。すなわち、貫通孔７を介して、チタン膜３０６に窒化チタン膜３１１を形成する。続いて、半導体ピラー２６ａ、接続部材２７ａとなるリンドープ多結晶シリコン膜３１２を１５ｎｍ程度埋め込む。すなわち、貫通孔７の内部に半導体ピラー２６ａを形成する。次に、シリコン酸化膜３１３を形成することでＵ字型の貫通孔７を埋め込む。続いて、シリコン酸化膜３１３及びリンドープ多結晶シリコン膜３１２の端部を反応性イオンエッチング法を用いて後退させ、多結晶シリコン膜３１４を埋め込む。次に、既知のリソグラフィ法及びイオン注入法を用いて多結晶シリコン膜３１４に砒素をイオン注入してソース／ドレイン領域部８を形成する。
【００７３】
次に、図１２（ａ）に示すように、ＣＶＤ法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる分離溝１０ｂを形成する。分離溝１０ｂは、Ｙ方向においてゲート電極６を分離する。続いて、塩素ガスを用いたドライエッチング法を用いて、分離溝１０ｂを介してチタン膜３０６を選択的に除去して窒化チタン膜３０７、窒化チタン膜３１１のみを残存せしめる。
【００７４】
次に、図１２（ｃ）に示すように、ＡＬＤ法及びＬＰＣＶＤ法を用いてＭＯＮＯＳ構造を有するメモリセル２４を形成するために、電荷蓄積層２２となるシリコン窒化膜３１５、ブロック絶縁層２１となるＯＮＯ膜(シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層膜)３１６を埋め込む。そして、更にゲート電極６となるボロンドープ多結晶シリコン膜３１７を埋め込む。すなわち、分離溝１０ｂの内壁から順に電荷蓄積層２２となるシリコン窒化膜３１５と、ブロック絶縁層２１となるＯＮＯ膜３１６と、ゲート電極６となるボロンドープ多結晶シリコン膜３１７と、を形成する。
本実施の形態においては、ＭＯＮＯＳ構造をメモリプラグホール内に埋め込むため、半導体ピラー２６ａの断面寸法を小さくすることができる。そのため、よりビット密度の高いメモリセル配置が可能となるとともに、トンネル絶縁層として機能する空隙２３の曲率半径を小さくして電界集中を高めることができる。その結果、書き込み特性、消去特性の優れたメモリセル２４を実現することが可能となる。
次に、ＮＦ３を用いたエッチングを行うことでボロンドープ多結晶シリコン膜３１７をエッチバックして、メモリセル毎に積層されているボロンドープ多結晶シリコン膜３１７を分割する。
【００７５】
次に、図１３（ａ）に示すように、プラズマ酸化法を用いて、ＯＮＯ膜３１６、シリコン窒化膜３１５、ボロンドープ多結晶シリコン膜３１７を局所的に酸化して図示しないシリコン酸化膜を形成する。次に、弗酸を用いたウエットエッチング法により、局所的に形成したシリコン酸化膜を除去して窒化チタン膜３０７を露出させる。
【００７６】
次に、図１３（ｃ）に示すように、アルカリウエットエッチング法を用いて、分離溝１０ｂを介して窒化チタン膜３０７、窒化チタン膜３１１を選択的に除去して、トンネル絶縁層として機能する空隙２３を形成する。このとき、積層された各メモリセル２４毎に１つずつ空隙２３の幅寸法を一定に保つ支持部１１ｂが形成されることになる。すなわち、絶縁膜１５となるシリコン酸化膜３０５、シリコン酸化膜３０８に支持部１１ｂの機能を併せ持たせるようにしている。そのため、窒化チタン膜３１１を除去する際に、絶縁膜１５により電荷蓄積層２２となるシリコン窒化膜３１５と半導体ピラー２６ａとの間の距離が保たれる。
次に、プラズマＣＶＤ法を用いて、絶縁膜１９となるシリコン酸化膜３１８を形成し、分離溝１０ｂの開口部分を塞ぐとともに、ボロンドープ多結晶シリコン膜３１７（ゲート電極６）間に空隙２３ｃ（エアギャップ）を形成する。
【００７７】
ここで、Ｕ字型チャネル構造において、トンネル絶縁膜を単純に空隙２３に置き換えるとＵ字型のチャネルでは上部でしかチャネルを保持できなくなる。そのため、製造時などにおいて蓄積された電荷によるクーロン引力などが働くと、Ｕ字型のチャネルが簡単に動いてしまい空隙２３の幅寸法を一定に保つことが困難となる。そして、空隙２３の幅寸法がばらついたり、電荷蓄積層２２と半導体ピラー２６ａとが接触したりすれば信頼性が低下することになる。また、このことは、微細化が進むほど顕著となるおそれがある。
本実施の形態においては、空隙２３の所定の位置に支持部１１ｂの機能を併せ持つ絶縁膜１５が設けられることになるので、空隙２３の幅寸法を一定に保つことができる。そのため、トンネル電流特性を一定に保つことが可能となる。
以上のようにすれば、半導体記憶装置１ｂを製造することができる。
【００７８】
本実施の形態においても、前述したものと同様に、トンネル絶縁層として機能する空隙２３と、ブロック絶縁層２１とでは曲率半径が異なり、円筒状のＭＯＮＯＳ構造の内側に位置し曲率半径の小さい空隙２３により電界集中を高めることができる。そのため、平面状のＭＯＮＯＳ構造に比べて書き込み特性、消去特性を大幅に改善することができる。また、ＭＬＣ動作を行うのに適したものとすることもできる。トンネル絶縁層として機能する空隙２３は、比誘電率１という低誘電率を有するもの（エアギャップ）であるため、空隙２３に電界を集中させることで、トンネル絶縁層のリーク電流、例えばデータ保持時のリーク電流抑制が可能となる。
【００７９】
本実施の形態に係る半導体記憶装置の製造方法によれば、このような構成を有する半導体記憶装置１ｂを容易に製造することができる。そのため、高ビット密度の半導体記憶装置を提供することが可能となる。
なお、膜構成及び膜の形成方法、ＭＯＮＯＳ膜の構成、加工方法などは例示をしたものに限定されるわけではない。例示をしたもの以外の方法、例えば、レーザーアニール法、あるいはＮｉ触媒法で結晶化させた多結晶シリコン、単結晶シリコン、または、ゲルマニウムなどの異種元素を含む半導体などを半導体ピラー２６ａの形成に用いることも可能である。また、ＭＯＮＯＳ膜におけるブロック絶縁層２１としてはＯＮＯ膜以外にもシリコン酸化膜、Ａｌ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２などの金属酸化膜、あるいはこれら金属酸化膜を複数種組み合わせた膜を用いることも可能である。ゲート電極６としても、単純にボロンドープト多結晶シリコン膜３１７を用いる以外に、ＣＶＤ法によりボロンドープ多結晶シリコン膜３１７をコバルト、チタン、ニッケル等を用いてシリサイド化したり、ＷＦ６を用いてタングステンと置換することでタングステン電極としたりすることも可能である。また、ゲート電極６の積層数は例示をしたものに限定されるわけではなく、例えば、例示をした場合よりも多層（例えば、１０層以上）とすることもできる。
【００８０】
以上に例示をした実施形態によれば、信頼性を向上させることができる半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００８１】
１ 半導体記憶装置、１ａ 半導体記憶装置、１ｂ 半導体記憶装置、２ 基板、３ 絶縁層、４ バックゲート電極、５ 絶縁膜、６ ゲート電極、６ａ セレクトゲート電極、６ｂ セレクトゲート電極、７ 貫通孔、８ ソース／ドレイン領域部、１０ 分離溝、１０ａ 分離溝、１０ｂ 分離溝、１１ 支持部、１１ａ 支持部、１１ｂ 支持部、２１ ブロック絶縁層、２２ 電荷蓄積層、２３ 空隙、２３ａ 空隙、２３ｂ 空隙、２４ メモリセル、２６ 半導体ピラー、２７ 接続部材、２６ａ 半導体ピラー、２７ａ 接続部材
【特許請求の範囲】
【請求項１】
積層して設けられた複数のゲート電極と、前記ゲート電極の間に設けられた絶縁膜と、を有した積層体と、
前記積層体を貫く半導体ピラーと、
前記半導体ピラーと前記ゲート電極との間に空隙を介して設けられた電荷蓄積層と、
前記電荷蓄積層と前記ゲート電極との間に設けられたブロック絶縁層と、
を有したメモリセルを積層方向に複数備え、
前記複数の各メモリセル毎に、前記電荷蓄積層と前記半導体ピラーとの間の距離を保つ支持部が設けられたことを特徴とする半導体記憶装置。
【請求項２】
前記半導体ピラーの上端または下端に前記支持部がさらに設けられたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のメモリセルの隣り合うゲート電極間に空隙が形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
複数のゲート電極となる膜と、複数の絶縁膜と、複数の第１の犠牲膜と、を積層して積層体を形成する工程と、
前記積層体の積層方向に延びる分離溝を形成する工程と、
前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、
前記貫通孔を介して前記第１の犠牲膜を選択的に除去する工程と、
前記貫通孔の内壁から順にブロック絶縁層となる膜と、電荷蓄積層となる膜と、第２の犠牲膜と、半導体ピラーと、を形成する工程と、
前記分離溝を介して前記第２の犠牲膜を選択的に除去する工程と、
を備え、
前記第２の犠牲膜を選択的に除去する工程において、前記第２の犠牲膜の一部を除去することで、積層方向において前記絶縁膜が設けられた位置毎に、前記電荷蓄積層となる膜と前記半導体ピラーとの間の距離を保つ支持部が形成されることを特徴とする半導体記憶装置の製造方法。
【請求項５】
複数の絶縁膜と、複数の第３の犠牲膜と、複数の第４の犠牲膜と、を積層して積層体を形成する工程と、
前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、
前記貫通孔の内壁から順に第５の犠牲膜と、半導体ピラーと、を形成する工程と、
前記積層体の積層方向に延びる分離溝を形成する工程と、
前記分離溝を介して前記第３の犠牲膜を選択的に除去する工程と、
前記分離溝の内壁から順に電荷蓄積層となる膜と、ブロック絶縁層となる膜と、ゲート電極となる膜と、を形成する工程と、
前記分離溝を介して前記第４の犠牲膜を選択的に除去する工程と、
前記分離溝を介して前記第５の犠牲膜を選択的に除去する工程と、
を備え、
前記第５の犠牲膜を選択的に除去する工程において、前記第５の犠牲膜の一部を除去することで、積層方向において前記絶縁膜が設けられた位置毎に、前記電荷蓄積層となる膜と前記半導体ピラーとの間の距離を保つ支持部が形成されることを特徴とする半導体記憶装置の製造方法。
【請求項６】
複数の絶縁膜と、複数の第６の犠牲膜と、複数の第７の犠牲膜と、を積層して積層体を形成する工程と、
前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、
前記貫通孔を介して、前記第７の犠牲膜に第８の犠牲膜を形成する工程と、
前記貫通孔の内部に半導体ピラーを形成する工程と、
前記積層体の積層方向に延びる分離溝を形成する工程と、
前記分離溝を介して前記第７の犠牲膜を選択的に除去する工程と、
前記分離溝の内壁から順に電荷蓄積層となる膜と、ブロック絶縁層となる膜と、ゲート電極となる膜と、を形成する工程と、
前記分離溝を介して前記第６の犠牲膜を選択的に除去する工程と、
前記分離溝を介して前記第８の犠牲膜を選択的に除去する工程と、
を備え、
前記第８の犠牲膜を選択的に除去する工程において、前記第８の犠牲膜を除去する際に、前記絶縁膜により前記電荷蓄積層となる膜と前記半導体ピラーとの間の距離が保たれることを特徴とする半導体記憶装置の製造方法。
【請求項１】
積層して設けられた複数のゲート電極と、前記ゲート電極の間に設けられた絶縁膜と、を有した積層体と、
前記積層体を貫く半導体ピラーと、
前記半導体ピラーと前記ゲート電極との間に空隙を介して設けられた電荷蓄積層と、
前記電荷蓄積層と前記ゲート電極との間に設けられたブロック絶縁層と、
を有したメモリセルを積層方向に複数備え、
前記複数の各メモリセル毎に、前記電荷蓄積層と前記半導体ピラーとの間の距離を保つ支持部が設けられたことを特徴とする半導体記憶装置。
【請求項２】
前記半導体ピラーの上端または下端に前記支持部がさらに設けられたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のメモリセルの隣り合うゲート電極間に空隙が形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
複数のゲート電極となる膜と、複数の絶縁膜と、複数の第１の犠牲膜と、を積層して積層体を形成する工程と、
前記積層体の積層方向に延びる分離溝を形成する工程と、
前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、
前記貫通孔を介して前記第１の犠牲膜を選択的に除去する工程と、
前記貫通孔の内壁から順にブロック絶縁層となる膜と、電荷蓄積層となる膜と、第２の犠牲膜と、半導体ピラーと、を形成する工程と、
前記分離溝を介して前記第２の犠牲膜を選択的に除去する工程と、
を備え、
前記第２の犠牲膜を選択的に除去する工程において、前記第２の犠牲膜の一部を除去することで、積層方向において前記絶縁膜が設けられた位置毎に、前記電荷蓄積層となる膜と前記半導体ピラーとの間の距離を保つ支持部が形成されることを特徴とする半導体記憶装置の製造方法。
【請求項５】
複数の絶縁膜と、複数の第３の犠牲膜と、複数の第４の犠牲膜と、を積層して積層体を形成する工程と、
前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、
前記貫通孔の内壁から順に第５の犠牲膜と、半導体ピラーと、を形成する工程と、
前記積層体の積層方向に延びる分離溝を形成する工程と、
前記分離溝を介して前記第３の犠牲膜を選択的に除去する工程と、
前記分離溝の内壁から順に電荷蓄積層となる膜と、ブロック絶縁層となる膜と、ゲート電極となる膜と、を形成する工程と、
前記分離溝を介して前記第４の犠牲膜を選択的に除去する工程と、
前記分離溝を介して前記第５の犠牲膜を選択的に除去する工程と、
を備え、
前記第５の犠牲膜を選択的に除去する工程において、前記第５の犠牲膜の一部を除去することで、積層方向において前記絶縁膜が設けられた位置毎に、前記電荷蓄積層となる膜と前記半導体ピラーとの間の距離を保つ支持部が形成されることを特徴とする半導体記憶装置の製造方法。
【請求項６】
複数の絶縁膜と、複数の第６の犠牲膜と、複数の第７の犠牲膜と、を積層して積層体を形成する工程と、
前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、
前記貫通孔を介して、前記第７の犠牲膜に第８の犠牲膜を形成する工程と、
前記貫通孔の内部に半導体ピラーを形成する工程と、
前記積層体の積層方向に延びる分離溝を形成する工程と、
前記分離溝を介して前記第７の犠牲膜を選択的に除去する工程と、
前記分離溝の内壁から順に電荷蓄積層となる膜と、ブロック絶縁層となる膜と、ゲート電極となる膜と、を形成する工程と、
前記分離溝を介して前記第６の犠牲膜を選択的に除去する工程と、
前記分離溝を介して前記第８の犠牲膜を選択的に除去する工程と、
を備え、
前記第８の犠牲膜を選択的に除去する工程において、前記第８の犠牲膜を除去する際に、前記絶縁膜により前記電荷蓄積層となる膜と前記半導体ピラーとの間の距離が保たれることを特徴とする半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−３８１２４（Ｐ２０１３−３８１２４Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７１０８７（Ｐ２０１１−１７１０８７）
【出願日】平成２３年８月４日（２０１１．８．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月４日（２０１１．８．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]