半導体装置の製造方法

【課題】ラインスペースパターンと幅の広いパターンが混在する場合であっても、両パターンを精度よく加工する半導体装置の製造方法を提供する。
【解決手段】実施の形態の半導体装置の製造方法は、被加工層上にハードマスク層を形成する。その上に第１のマスク層を形成し、第１のマスク層をパターニングする。第１のマスク層が除去された領域にカーボン層を形成しパターニングする。カーボン層を部分的にエッチングし、カーボン層のパターン幅を縮小する。第１のマスク層と同一材料の第２のマスク層を形成し、エッチングによりカーボン層のパターンの両側面に第２のマスク層を残存させる。第２のマスク層のパターンに挟まれるカーボン層を除去する。第１および第２のマスク層のパターンをマスクにハードマスク層をパターニングする。第１および第２のマスク層のパターンを除去する。ハードマスク層のパターンをマスクに被加工層をパターニングする。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高集積化に有利である。
【０００３】
もっとも、ＮＡＮＤ型フラッシュメモリの高集積化を推し進める上では、微細加工技術、特に半導体基板にパターンを転写するリソグラフィー技術の限界がある。このリソグラフィー技術の限界を打ち破る手法として、「ダブルパターニング」の一種である側壁転写技術がある。側壁転写技術は、リソグラフィー技術の限界を用いて形成したラインパターンの両側面に、側壁残しによりラインパターン幅よりも幅の狭いパターンを形成し、このパターンをマスクとして加工を行う技術である。
【０００４】
また、例えば、メモリセルトランジスタのゲート電極と、メモリセルアレイ端部の選択トランジスタのゲート電極のように、微細なラインスペースパターンと幅広のパターンが混在するような場合には、両者を同一のリソグラフィー工程でパターニングすることが困難となっている。これは、両者に最適なリソグラフィー条件が異なってくることに起因する。このため、微細なラインスペースパターンとそれ以外のパターンを異なるリソグラフィー工程で形成する手法がとられる場合もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１５３８７２号公報
【特許文献２】特開２０１０−２４５１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、ラインスペースパターンとラインスペースパターンより幅の広いパターンが混在する場合であっても、両パターンを精度よく加工する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態の半導体装置の製造方法は、半導体基板上に被加工層を形成し、前記被加工層上にハードマスク層を形成し、前記ハードマスク層上に第１のマスク層を形成し、前記第１のマスク層をパターニングし、前記第１のマスク層が除去された領域にカーボン層を形成し、前記カーボン層をパターニングし、第１のエッチング処理により前記カーボン層のパターンを部分的にエッチングして、前記カーボン層のパターンの幅を縮小し、前記カーボン層のパターンの上面および両側面を被覆するよう前記第１のマスク層と同一材料の第２のマスク層を形成し、第２のエッチング処理により前記第２のマスク層をエッチングし、前記カーボン層のパターンの上面の前記第２のマスク層を除去するとともに前記カーボン層のパターンの両側面に前記第２のマスク層を残存させ、第３のエッチング処理により前記第２のマスク層のパターンに挟まれる前記カーボン層を除去し、前記第１のマスク層のパターンおよび前記第２のマスク層のパターンをマスクに前記ハードマスク層をパターニングし、第４のエッチング処理により前記第１のマスク層のパターンおよび前記第２のマスク層のパターンを除去し、前記ハードマスク層のパターンをマスクに前記被加工層をパターニングする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態の半導体装置の製造方法の要部を示す工程図である。
【図２】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図３】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図４】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図５】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図６】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図７】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図８】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図９】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図１０】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図１１】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図１２】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図１３】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図１４】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図１５】第１の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図１６】第２の実施の形態の半導体装置の製造方法の要部を示す工程図である。
【図１７】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図１８】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図１９】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図２０】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図２１】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図２２】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図２３】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図２４】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図２５】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図２６】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図２７】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図２８】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図２９】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【図３０】第２の実施の形態の半導体装置の製造方法を示す模式断面図である。
【発明を実施するための形態】
【０００９】
（第１の実施の形態）
本実施の形態の半導体装置の製造方法は、半導体基板上に被加工層を形成し、被加工層上にハードマスク層を形成する。そして、ハードマスク層上に第１のマスク層を形成し、第１のマスク層をパターニングする。そして、第１のマスク層が除去された領域にカーボン層を形成し、カーボン層をパターニングする。そして、第１のエッチング処理によりカーボン層を部分的にエッチングして、カーボン層のパターンの幅を縮小する。そして、カーボン層のパターンの上面および両側面を被覆するよう第１のマスク層と同一材料の第２のマスク層を形成し、第２のエッチング処理により第２のマスク層をエッチングし、カーボン層のパターンの上面の第２のマスク層を除去するとともにカーボン層のパターンの両側面に第２のマスク層を残存させる。そして、第３のエッチング処理により第２のマスク層のパターンに挟まれるカーボン層を除去する。そして、第１のマスク層のパターンおよび第２のマスク層のパターンをマスクにハードマスク層をパターニングする。そして、第４のエッチング処理により第１のマスク層のパターンおよび第２のマスク層のパターンを除去する。さらに、ハードマスク層のパターンをマスクに被加工層をパターニングする。
【００１０】
なお、本実施の形態では、半導体装置としてＮＡＮＤ型フラッシュメモリ、被加工層としてゲート電極層を加工する場合を例に説明する。
【００１１】
ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタのゲート電極配線（ワード線）と、これに隣接している選択ゲートトランジスタのゲート電極配線のように、微細なラインスペースパターンと、幅の広いパターンが混在する場合、両者を一度に精度よくパターニングするリソグラフィー条件の設定が困難となる。本実施の形態の製造方法によれば、幅の広いパターンを先に形成し、その後に微細なラインスペースパターンを形成する。また、加工途中のマスク層に両者のパターンで同一材料を用いる、さらに、最終的な被加工層のエッチングを、肩落ちのないマスク層を用いて行う。これにより、微細なラインスペースパターンと、幅の広いパターンが混在する場合であっても、両者を精度よく加工することが可能となる。
【００１２】
図１は、本実施の形態の半導体装置の製造方法の要部を示す工程図である。また、図２〜図１５は、本実施の形態の半導体装置の製造方法を示す模式断面図である。なお、図４〜図１５は、メモリセルトランジスタのゲート電極および選択ゲートトランジスタのゲート電極のワード線方向に垂直な断面を示している。
【００１３】
本明細書中では、メモリセルトランジスタのゲート電極をメモリセルゲート電極、選択ゲートトランジスタのゲート電極を選択ゲート電極とも称するものとする。
【００１４】
まず、図２に示すように、被加工層であるゲート電極層を形成する（Ｓ１０２）。ゲート電極層は、半導体基板１０上に、ゲート絶縁膜１２、フローティングゲート電極１４、ゲート間絶縁膜１６、コントロールゲート電極１８、ゲートマスク絶縁膜２０の積層構造をそなえる。
【００１５】
ゲート間絶縁膜１６の一部が除去されることにより開口部２２が設けられ、フローティングゲート電極１４とコントロールゲート電極１８とは物理的に接触するとともに、電気的にも導通している。開口部２２が設けられている領域のゲート電極層が、後に選択ゲート電極を構成することになる。
【００１６】
半導体基板は、例えば、ｐ型シリコンである。ゲート絶縁膜１２は、例えば、熱酸化により形成されるシリコン酸化膜である。フローティングゲート電極１４は、例えば、ＬＰＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｅｒ−Ｃｈｅｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるリン（Ｐ）がドープされた多結晶質シリコン膜である。ゲート間絶縁膜１６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、コントロールゲート電極１８は、例えば、ＬＰＣＶＤ法により形成される多結晶質シリコン層１８である。そして、ゲートマスク絶縁膜２０は、例えば、ＬＰＣＶＤ法により形成されるシリコン窒化膜である。
【００１７】
さらに、ゲート電極層上には、ハードマスク層として、アモルファスシリコン（非晶質シリコン）膜２４が形成される（Ｓ１０４）。アモルファスシリコン膜２４は、例えば、ＬＰＣＶＤ法により形成される。ハードマスク層に多結晶質シリコン膜を適用することも可能である。
【００１８】
また、アモルファスシリコン膜２４上には、第１のマスク層としてシリコン酸化膜２６が形成される（Ｓ１０６）。シリコン酸化膜２６は、例えば、ＬＰＣＶＤ法により形成されるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜である。
【００１９】
次に、図３に示すようにシリコン酸化膜２６をパターニングするためのレジストパターン２８をリソグラフィー技術により形成する（Ｓ１０８）。このパターンは、選択ゲート電極を形成するためのパターンである。
【００２０】
次に、図４に示すように、レジストパターン２８をマスクに、シリコン酸化膜２６をＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法によりエッチングしてパターニングする（Ｓ１１０）。
【００２１】
次に、図５に示すように、レジストパターン２８を剥離し、シリコン酸化膜２６が除去された領域にカーボン層３０を形成する（Ｓ１１２）。ここで、カーボン層３０は、カーボン（Ｃ）を主成分とする材料で構成される。
【００２２】
カーボン層３０は、例えば、スピンコーティング法やＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により形成されるアモルファスカーボン膜を、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により平坦化することで形成される。ＣＭＰ法による平坦化の際には、シリコン酸化膜２６がストッパー膜となる。
【００２３】
次に、図６に示すようにカーボン層３０をパターニングするためのレジストパターン３２をリソグラフィー技術により形成する（Ｓ１１４）。このパターンは、メモリセルゲート電極を形成するためのパターンである。
【００２４】
次に、図７に示すように、レジストパターン３２をマスクに、カーボン層３０をＲＩＥ法によりエッチングしてパターニングする（Ｓ１１６）。
【００２５】
次に、図８に示すように、レジストパターン３２を剥離する。
【００２６】
次に、図９に示すように、第１のエッチング処理において、カーボン層３０のパターンを部分的にエッチングすることにより、カーボン層３０のパターンの幅を縮小させる。すなわち、いわゆるスリミング（ｓｌｉｍｍｉｎｇ）を行う（Ｓ１１８）。このエッチングは、例えば、アッシングにより行う。
【００２７】
次に、図１０に示すように、カーボン層３０のパターンの上面および両側面を被覆するよう、第１のマスク層と同一材料の第２のマスク層を形成する。第１のマスク層がシリコン酸化膜２６であるため、第２のマスク層としてもシリコン酸化膜３４を形成する（Ｓ１２０）。シリコン酸化膜３４は、例えば、ＬＰＣＶＤ法により形成されるＴＥＯＳ膜である。
【００２８】
なお、本明細書中「同一材料」とは、主要な組成が同一で、エッチング等のプロセスに対する特性が同様の材料を意味する。化学組成比のわずかな差異や、含有される不純物種や含有量の差異があったとしても、プロセスに対する特性が同様である材料は「同一材料」とみなすものとする。
【００２９】
次に、図１１に示すように第２のエッチング処理において、第２のマスク層であるシリコン酸化膜３４を、ＲＩＥ法により全面エッチングする（Ｓ１２２）。そしてカーボン層３０のパターンの上面のシリコン酸化膜３４を除去するとともに、カーボン層３０のパターンの両側面に側壁残しによりシリコン酸化膜３４を残存させる。
【００３０】
このように、第１のマスク層であるシリコン酸化膜２６のパターンよりも幅の狭い、第２のマスク層のシリコン酸化膜３４のパターンを形成する。いいかえれば、第１のマスク層のパターンの幅が、第２のマスク層のパターンの幅よりも広い。なお、シリコン酸化膜２６のパターンの両側面にも側壁残しによりシリコン酸化膜３４が残存する。
【００３１】
次に、図１２に示すように第３のエッチング処理において、第２のマスク層であるシリコン酸化膜３４のパターンに挟まれるカーボン層３０を除去する（Ｓ１２４）。このエッチング処理は、例えば、アッシングにより行う。
【００３２】
次に、図１３に示すように第１のマスク層であるシリコン酸化膜２６のパターンおよび第２のマスク層のシリコン酸化膜３４のパターンをマスクに、ハードマスク層であるアモルファスシリコン膜２４をパターニングする（Ｓ１２６）。このパターニングはＲＩＥ法によるエッチングにより行われる。
【００３３】
次に、図１４に示すように第４のエッチング処理において、第１のマスク層であるシリコン酸化膜２６のパターンおよび第２のマスク層であるシリコン酸化膜３４のパターンを除去する（Ｓ１２８）。このエッチングは、例えば、フッ酸溶液によるウェットエッチングにより行う。
【００３４】
次に、図１５に示すようにハードマスク層であるアモルファスシリコン膜２４のパターンをマスクに、被加工層であるゲート電極層をパターニングする（Ｓ１３０）。このパターニングは、ＲＩＥ法によるエッチングにより行う。このパターニングによりゲート電極層が加工され、メモリセルゲート電極ＭＣと選択ゲート電極ＳＧが形成される。なお、アモルファスシリコン膜２４は、ゲート電極層の中のゲートマスク絶縁膜２０のエッチング中にはエッチングのマスクとして用いられるが、いったんゲートマスク絶縁膜２０が加工された後は、コントロールゲート電極１８、ゲート間絶縁膜１６、フローティングゲート電極１４のエッチング中に消失してもよい。
【００３５】
以上のように、本実施の形態半導体装置の製造方法では、カーボン層３０を芯材とし、シリコン酸化膜３４を側壁材とした側壁転写技術を適用してアモルファスシリコン膜２４をパターニングする。アッシングによる燃焼で除去できるカーボンを芯材として選択することにより、ウェットエッチングで芯材を除去するプロセスと比較して、芯材除去工程における側壁材の倒れを抑制することができる。
【００３６】
本実施の形態の半導体装置の製造方法によれば、ハードマスク層となるアモルファスシリコン膜２４のエッチングの際に、マスク材として単一材料のシリコン酸化膜を用いる。したがって、例えば、メモリセルゲート電極ＭＣ形成用のマスク材と選択ゲート電極ＳＧ形成用のマスク材を異種材料とする場合に比較し、加工が容易となり加工精度が向上する。加工が容易となるのは、単一のマスク材の場合、２種以上の場合に比べ、エッチング条件に対する制約が少なくて済むからである。
【００３７】
また、本実施の形態の半導体装置の製造方法によれば、アモルファスシリコン膜２４をマスク材として、ゲート電極層をパターニングする前に、側壁残しにより形成されたシリコン酸化膜２６、３４を剥離する。このため、ゲート電極層をパターニングする際に、肩部の落ちた形状のマスク材を用いることなく加工が可能である。したがって、マスク材の肩落ちを反映して、メモリセルゲート電極の幅が１本おきに変化したり、選択ゲート電極のテーパ形状が顕著になったりする問題が生じにくい。よって、ゲート電極層の寸法ばらつきや形状ばらつきが抑制される。
【００３８】
本実施の形態において、肩部の落ちた形状のマスク材を用いない加工を可能にしているのは、ウェットエッチングで剥離しやすい、シリコン酸化膜を側壁転写技術の側壁材として採用していることによる。
【００３９】
また、本実施の形態の半導体装置の製造方法によれば、同一ピッチで繰り返される微細なラインアンドスペースのメモリセルゲート電極ＭＣと、メモリセルゲート電極よりも幅広の選択ゲート電極ＳＧのパターンを別々のリソグラフィー工程で形成する。したがって、それぞれのパターンに最適なリソグラフィー条件を適用することが可能となり、加工精度が向上する。
【００４０】
また、本実施の形態の半導体装置の製造方法によれば、選択ゲート電極ＳＧのリソグラフィーをメモリセルゲート電極ＭＣのリソグラフィーの前に行う。このことで、ハードマスク層となるアモルファスシリコン膜２４のエッチングの際に、マスク材として単一材料のシリコン酸化膜を用いることを容易にしている。また、幅広かつスペースも大きな選択ゲート電極ＳＧのパターンを先に形成し、このパターンにメモリセルゲート電極ＭＣのリソグラフィーの合わせ（アライメント）を行うことになるため、リソグラフィーの合わせが容易になる。したがって、パターン間の合わせズレ量が抑制され精度の高い加工が実現される。また、合わせズレが所定の範囲を超えることによるリワーク数も削減することが可能となる。
【００４１】
さらに、本実施の形態の半導体装置の製造方法によれば、選択ゲート電極ＳＧのパターンを先づくりとし、微細なメモリセルゲート電極ＭＣのパターンを後づくりにする。これにより、微細なメモリセルゲート電極ＭＣ形成用のマスクパターンが、その形成後のプロセスで倒れることが抑制できる。
【００４２】
（第２の実施の形態）
本実施の形態の半導体装置の製造方法は、カーボン層をパターニングする際に、第１のマスク層に対応する位置にもカーボン層に対応する位置から連続するラインスペースパターンが設けられたフォトマスクを用いて露光する。また、第３のエッチング処理の後に、さらに、第１のマスク層をパターニングする。上記以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については一部記載を省略する。
【００４３】
本実施の形態によれば、メモリセルゲート電極ＭＣのリソグラフィーの際に、パターンが選択ゲート電極ＳＧのパターンに対してセルフアラインで形成される。したがって、メモリセルゲート電極ＭＣのリソグラフィーの合わせが一層容易になる。
【００４４】
図１６は、本実施の形態の半導体装置の製造方法の要部を示す工程図である。また、図１７〜図３０は、本実施の形態の半導体装置の製造方法を示す模式断面図である。なお、図１７〜図３０は、メモリセルゲート電極および選択ゲート電極のワード線方向に垂直な断面を示している。
【００４５】
まず、図１７に示すように、被加工層であるゲート電極層を形成する（Ｓ１０２）。ゲート電極層は、半導体基板１０上に、絶縁膜１２、フローティングゲート電極１４、ゲート間絶縁膜１６、コントロールゲート電極１８、ゲートマスク絶縁膜２０の積層構造をそなえる。ゲート間絶縁膜１６の一部が除去されることにより開口部２２が設けられる。
【００４６】
さらに、ゲート電極層上には、ハードマスク層として、アモルファスシリコン（非晶質シリコン）膜２４が形成される（Ｓ１０４）。
【００４７】
また、アモルファスシリコン膜２４上には、第１のマスク層としてシリコン酸化膜２６が形成される（Ｓ１０６）。
【００４８】
次に、シリコン酸化膜２６をパターニングするためのレジストパターン４０をリソグラフィー技術により形成する（Ｓ１０８）。このパターンは、選択ゲート電極を形成するためのパターンである。このレジストパターン４０は、選択ゲート電極のメモリセル電極側のゲート端部を規定するパターンとなっている。
【００４９】
次に、図１８に示すように、レジストパターン４０をマスクに、シリコン酸化膜２６をＲＩＥ法によりエッチングしてパターニングする（Ｓ１１０）。
【００５０】
次に、図１９に示すように、レジストパターン４０を剥離し、シリコン酸化膜２６が除去された領域にカーボン層３０を形成する（Ｓ１１２）。
【００５１】
次に、図２０に示すようにカーボン層３０をパターニングするためのレジストパターン４２ａをリソグラフィー技術により形成する（Ｓ１１４）。このパターンは、メモリセルトランジスタのゲート電極を形成するためのパターンである。
【００５２】
このリソグラフィーの際、第１のマスク層であるシリコン酸化膜２６のパターンに対応する位置にもカーボン層３０に対応する位置から連続するラインスペースパターンが設けられたフォトマスクを用いて露光する。すなわち、図中点線で示す仮想パターン４２ｂのように、本来、選択ゲート電極が形成される位置まで、メモリセルゲート電極のラインスペースパターンを備えたフォトマスクで露光する。このフォトマスクでは、同一ピッチの微細なメモリセルゲート電極のラインスペースパターンが、選択ゲート電極が形成される領域にも連続して設けられている。
【００５３】
この場合、仮想パターン４２ｂのように、第１のマスク層であるシリコン酸化膜２６上およびその近傍のフォトマスクのパターンは、実際のレジストパターンとしては半導体基板上に形成されない。このため、メモリセルゲート電極のレジストパターン４２ａを、本来形成すべき領域にのみ、選択ゲート電極のパターンにセルフアラインで形成することが可能となる。
【００５４】
これは、カーボン層３０とシリコン酸化膜２６の反射率の差に起因する現象である。下地膜の反射率、レジスト等のリソグラフィーにおけるプロセス条件を適宜選択することで、このようなセルフアラインでのレジストパターン形成が可能となる。したがって、メモリセルトランジスタのゲート電極を形成するためのリソグラフィーの合わせが一層容易となる。
【００５５】
次に、図２１に示すように、レジストパターン４２ａをマスクに、カーボン層３０をＲＩＥ法によりエッチングしてパターニングする（Ｓ１１６）。
【００５６】
次に、図２２に示すように、レジストパターン３２を剥離する。
【００５７】
次に、図２３に示すように、第１のエッチング処理において、カーボン層３０のパターンを部分的にエッチングすることにより、カーボン層３０のパターンの幅を縮小させる。すなわち、いわゆるスリミング（ｓｌｉｍｍｉｎｇ）を行う（Ｓ１１８）。
【００５８】
次に、図２４に示すように、レジストパターン４２ａを剥離した後、カーボン層３０のパターンの上面および両側面を被覆するよう、第１のマスク層と同一材料の第２のマスク層を形成する。第１のマスク層がシリコン酸化膜２６であるため、第２のマスク層としてもシリコン酸化膜３４を形成する（Ｓ１２０）。
【００５９】
次に、図２５に示すように第２のエッチング処理において、第２のマスク層であるシリコン酸化膜３４を、ＲＩＥ法により全面エッチングする（Ｓ１２２）。そしてカーボン層３０のパターンの上面のシリコン酸化膜３４を除去するとともに、カーボン層３０のパターンの両側面に側壁残しによりシリコン酸化膜３４を残存させる。
【００６０】
次に、図２６に示すように第３のエッチング処理において、第２のマスク層であるシリコン酸化膜３４のパターンに挟まれるカーボン層３０を除去する（Ｓ１２４）。
【００６１】
次に、図２７に示すように、再度シリコン酸化膜２６をパターニングするためのレジストパターン４４をリソグラフィー技術により形成する（Ｓ１３２）。このパターンは、選択ゲート電極を形成するためのパターンである。このレジストパターン４４は、選択ゲート電極のメモリセル電極と反対側のゲート端部を規定するパターンとなっている。
【００６２】
次に、図２８に示すように、レジストパターン４４をマスクに、シリコン酸化膜２６をＲＩＥ法によりエッチングしてパターニングする（Ｓ１３４）。
【００６３】
次に、図２９に示すようにレジストパターン４４を剥離した後、第１のマスク層であるシリコン酸化膜２６のパターンおよび第２のマスク層のシリコン酸化膜３４のパターンをマスクに、ハードマスク層であるアモルファスシリコン膜２４をパターニングする（Ｓ１２６）。
【００６４】
次に、図３０に示すように第４のエッチング処理において、第１のマスク層であるシリコン酸化膜２６のパターンおよび第２のマスク層であるシリコン酸化膜３４のパターンを除去する（Ｓ１２８）。
【００６５】
その後、ハードマスク層であるアモルファスシリコン膜２４のパターンをマスクに、被加工層であるゲート電極層をパターニングすることで、図１５に示すようなメモリセルゲート電極ＭＣと選択ゲート電極ＳＧが形成される。
【００６６】
本実施の形態によれば、第１の実施の形態の効果に加え、メモリセルゲート電極ＭＣのレジストパターンを選択ゲート電極のパターンにセルフアラインで形成可能となる。よって、メモリセルゲート電極ＭＣのリソグラフィーの合わせが一層容易になる。
【００６７】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置や半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置や半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【００６８】
例えば、実施の形態では、被加工層をＮＡＮＤ型フラッシュメモリのゲート電極層とする場合を例に説明したが、被加工層は例えば、素子領域形成のためのマスク材や半導体基板、ビット線等のダマシン（ｄａｍａｓｃｅｎｅ）配線形成のための層間絶縁膜等であってもかまわない。
【００６９】
また、例えば、半導体装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ラインスペースパターンとラインスペースパターンより幅の広いパターンが混在するレイアウトを備える半導体装置であれば、いかなる半導体装置にも本発明は適用可能である。
【００７０】
また、例えば、レジストは単層レジストを例に説明したが、多層レジストを用いるプロセスを適用するものであってもかまわない。
【００７１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００７２】
１０半導体基板
１２ゲート絶縁膜
１４フローティング電極
１６ゲート間絶縁膜
１８コントロールゲート電極
２０ゲートマスク絶縁膜
２４アモルファスシリコン膜（ハードマスク層）
２６シリコン酸化膜（第１のマスク層）
３０カーボン層
３４シリコン酸化膜（第２のマスク層）
ＭＣメモリセルゲート電極
ＳＧ選択ゲート電極

【特許請求の範囲】
【請求項１】
半導体基板上に被加工層を形成し、
前記被加工層上にハードマスク層を形成し、
前記ハードマスク層上に第１のマスク層を形成し、
前記第１のマスク層をパターニングし、
前記第１のマスク層が除去された領域にカーボン層を形成し、
前記カーボン層をパターニングし、
第１のエッチング処理により前記カーボン層のパターンを部分的にエッチングして、前記カーボン層のパターンの幅を縮小し、
前記カーボン層のパターンの上面および両側面を被覆するよう前記第１のマスク層と同一材料の第２のマスク層を形成し、
第２のエッチング処理により前記第２のマスク層をエッチングし、前記カーボン層のパターンの上面の前記第２のマスク層を除去するとともに前記カーボン層のパターンの両側面に前記第２のマスク層を残存させ、
第３のエッチング処理により前記第２のマスク層のパターンに挟まれる前記カーボン層を除去し、
前記第１のマスク層のパターンおよび前記第２のマスク層のパターンをマスクに前記ハードマスク層をパターニングし、
第４のエッチング処理により前記第１のマスク層のパターンおよび前記第２のマスク層のパターンを除去し、
前記ハードマスク層のパターンをマスクに前記被加工層をパターニングすることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のマスク層のパターンの幅が、前記第２のマスク層のパターンの幅よりも広いことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ハードマスク層が非晶質または多結晶質シリコン膜であり、前記第１のマスク層および前記第２のマスク層がシリコン酸化膜であることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１のエッチング処理および前記第２のエッチング処理がアッシングであることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記カーボン層をパターニングする際に、前記第１のマスク層のパターンに対応する位置にも前記カーボン層に対応する位置から連続するラインスペースパターンが設けられたフォトマスクを用いて露光し、前記第３のエッチング処理の後に、さらに、前記第１のマスク層をパターニングすることを特徴とする請求項１記載の半導体装置の製造方法。

【図１】