【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供する。
【解決手段】半導体基板２０に第１導電型の第１半導体領域２１が形成され、その両側に第２導電型の第２及び第３半導体領域（２２，２３）が形成され、第１半導体領域の上方に絶縁膜を介してゲート電極３２が形成され、第１半導体領域と第３半導体領域の接合面をまたいでそれらにかかるように第１導電型の第４半導体領域３０が形成され、第２及び第３半導体領域にソース領域２６とドレイン領域２８が形成され、ゲート電極及びソース領域が接地され、内部回路に接続された入力パッド４０がドレイン領域に接続され、入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じて寄生バイポーラトランジスタがオン状態となり、サージ電圧を放電する。 （もっと読む）

【課題】微細化し、サーマルバジェットの小さなアニールプロセスを用いてトランジスタを作製しても、リーク電流の増大を抑制できる半導体装置を提供すること。
【解決手段】第１導電型の半導体基板上に絶縁膜を介してゲート電極を有し、前記ゲート電極とは絶縁された形で、前記ゲート電極の直下の前記半導体基板のチャネル領域の両側に、第２導電型の不純物がドーピングされたソース・ドレイン領域を有し、前記ソース・ドレイン領域と前記チャネル領域の間に、前記ソース・ドレイン領域と同じ第２導電型であり、前記ソース・ドレイン領域よりも浅く、前記ソース・ドレイン領域と繋がったエクステンション領域を有し、前記エクステンション領域の近傍の第１導電型の領域に、周囲の領域よりも格子欠陥密度の高い高密度欠陥領域が局所的に形成され、前記高密度欠陥領域には、点欠陥が集合した点欠陥集合体が含まれている。 （もっと読む）

【課題】半導体基板上に設けられるＮｉＰｔＳｉ電極の熱安定性を向上させる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板と、この半導体基板中のチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成され、ＮｉおよびＰｔを主成分とする金属半導体化合物層からなるソース／ドレイン電極とを備え、金属半導体化合物層と半導体基板との界面において、金属半導体化合物層の単一の結晶粒と半導体基板との境界部の最大Ｐｔ濃度が、界面の平均Ｐｔ濃度よりも高いことを特徴とする半導体装置および半導体装置の製造方法。 （もっと読む）

【課題】 オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置の製造方法を提供することを目的とする。
【解決手段】
ＣＭＯＳトランジスタ１は、ゲート電極９と、Ｎ＋型のソース領域３と、Ｎ＋型のドレイン領域４を備える。ＤＭＯＳトランジスタ２１は、ゲート電極２９と、Ｎ＋型のソース領域２３と、Ｎ―型のドリフト領域３０と、ドレイン領域２４と、シリサイド層３２ａを備える。ゲート電極９のソース領域３側とドレイン領域４側の側部にはサイドウォール８Ｂが設けられ、ゲート電極２９のソース領域２３側とドレイン領域２４側の側部にはサイドウォール２８Ｃ、２８Ｄが設けられている。ドレイン領域２４側のサイドウォール２８Ｃは、ソース領域２３側のサイドウォール２８Ｄ、及びサイドウォール２Ｂよりもチャネル方向に沿う厚さが厚い。さらに、シリサイド層３２ａがゲート電極９上面のドレイン領域２４側端まで形成されている。 （もっと読む）

【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。 （もっと読む）

【課題】強い圧縮応力を有するシリコン窒化膜を用いたｐＭＩＳＦＥＴを有する半導体装置及びその製造方法において、歩留まりが高く且つスイッチングスピードが高い半導体装置及びその製造方法を提供する。
【解決手段】ボックスマーク１０２内においてシリコン基板１を覆うようにシリコン酸化膜１４を形成する。次に、基板上の半導体領域にシリサイド化反応によりニッケルシリサイド８を形成する。その後、強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ１０１及びボックスマーク１０２を覆うように形成する。その上に層間絶縁膜１１を形成した後レジストをパターニングしてコンタクトホール１３を形成する。この際、重ね合わせ精度が所定の規格を満たすまで、レジストを一旦除去し再度レジスト１２ｂを形成する。 （もっと読む）

【課題】ダミーゲートを高選択的に除去することのできる半導体装置の製造方法を提供すること。
【解決手段】半導体装置１の製造工程において、シリコン基板２上にゲート絶縁膜８を形成し、このゲート絶縁膜８上にダミーゲート３２を形成する。ダミーゲート３２の側面には、サイドウォール１０を形成する。サイドウォール１０の形成後、ダミーゲート３２を被覆する第１絶縁層１７を形成し、第１絶縁層１７の表面がダミーゲート３２の表面と面一となるように加工する。第１絶縁層１７の加工後、ダミーゲート３２に、ダミーゲート３２とサイドウォール１０とのエッチング選択比を確保可能なエッチング液を供給することにより、ダミーゲート３２をウェットエッチングする。そして、ダミーゲート３２のエッチングにより現れるゲート絶縁膜８上に、金属材料からなるゲート電極９を形成する。 （もっと読む）

【課題】半導体装置の絶縁膜の上に形成される金属配線または金属電極の接着力を向上させる。
【解決手段】窒化タングステン６ｂをタングステン６ｃの側面にまで設けて、タングステン６ｃと窒化タングステン６ｂとが接触している面積を増やす。ゲート絶縁膜２上に、ゲート絶縁膜２との接着力が強いポリシリコンサイドウォール５を配置する。タングステン６ｃの側面にある窒化タングステン６ｂにはポリシリコンサイドウォール５を密着させる。 （もっと読む）

【課題】電子デバイスの更なる微細化及び高集積化が進んでも、リソグラフィー及びエッチングにより被加工対象の極めて高い寸法精度を達成し、信頼性の高い電子デバイスを実現する。
【解決手段】被加工対象上に形成されたレジスト膜を加工してレジストパターンを形成する工程と、レジストパターンをマスクとして、所定のエッチング条件で被加工対象をエッチングする工程とを実行する際に、形成されたレジストパターンの寸法及び形状（膜厚及びテーパ角度）を測定し、測定されたレジストパターンの寸法及び形状に基づいて前記エッチング条件を調整する。 （もっと読む）

【課題】 絶縁ゲート型半導体装置及びその製造方法に関し、炭化タンタル膜の仕事関数を適正に選択的に制御する。
【解決手段】 半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に炭化タンタル膜を成膜する工程と、前記炭化タンタル膜の一部を露出する開口を有するマスクパターンを形成したのち、水素プラズマ処理を行う工程とを設ける。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御でき、短チャネル効果を効果的に抑制できる半導体装置を提供する。
【解決手段】シリコン基板１と接してショットキー接合を形成するソース領域１０,ドレイン領域１１と、上記シリコン基板１とソース領域１０との境界が露出する部分およびシリコン基板１とドレイン領域１１との境界が露出する部分を被覆するように設けられた絶縁層を備える。上記絶縁層は、シリコン基板１とソース領域１０との境界およびシリコン基板１とドレイン領域１１との境界を跨ぐように、シリコン基板１とソース領域１０に接すると共にシリコン基板１とドレイン領域１１に接する固定電荷を含む領域８を有する。上記固定電荷は、熱平衡状態において荷電している。 （もっと読む）

【課題】導電層が基板の内部深くにまで達することを回避して、浅いソース・ドレイン領域を形成することを可能とし、微細化に適した半導体装置及びその製造方法を得る。
【解決手段】シリコン基板１の上面内にエクステンション５を形成した後、シリコン酸化膜３０を全面に堆積し、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積し、シリコン酸化膜３２、シリコン窒化膜３１及びシリコン酸化膜３０をこの順にエッチングしてサイドウォール３６を形成する。不純物領域１３を形成し、シリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６，３７を形成する。コバルト１７を全面に堆積した後、熱処理を行うことにより、コバルトシリサイドを形成する。その後、未反応のコバルト１７を除去する。 （もっと読む）

【課題】素子分離領域から受ける応力に基づいた、トランジスタの駆動力を低下させる歪みを緩和し、さらに、歪みシリコン技術を用いることでトランジスタの駆動力を向上させることができる半導体装置を提供する。
【解決手段】所定の結晶からなる半導体基板内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、ゲート幅方向から前記チャネル領域を挟むように設けられ、前記所定の結晶と異なる格子定数を有するエピタキシャル結晶が埋め込まれた拡張領域と、を備えた半導体装置を提供する。 （もっと読む）

【課題】熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置を提供する。
【解決手段】ｎ型ＭＩＳ素子とｐ型ＭＩＳ素子を備えるＣＭＩＳ素子において、ｎ型ＭＩＳ素子には、ハフニウムアルミネート膜よりなるゲート絶縁膜９上にケイ窒化タンタル膜よりなるゲート電極１０を形成する。一方、ｐ型ＭＩＳ素子には、ハフニウムアルミネート膜よりなるゲート絶縁膜９上に、酸化アルミニウム膜よりなるしきい値調整膜７を形成する。そして、このしきい値調整膜７上に、ケイ窒化タンタル膜よりなるゲート電極１１を形成する。 （もっと読む）

【課題】デュアル仕事関数半導体デバイスの製造方法を提供する。
【解決手段】半導体基板１００上に、これと接触するゲート誘電体層１０４を形成する工程と、ゲート誘電体層の上に、これと接触する金属層１０５を形成する工程と、金属層の上に、これと接触するゲート充填材料の層１０６を形成する工程と、ゲート誘電体層、金属層、およびゲート充填層をパターニングして、第１ゲートスタックと第２ゲートスタックとを形成する工程と、半導体基板中に、ソースおよびドレイン領域１０９を形成する工程と、第１および第２ゲートスタックの少なくとも片側の第１および第２領域中に誘電体層を形成する工程と、その後に第２ゲートスタックのみからゲート充填材料を除去し、下層の金属層を露出させる工程と、露出した金属層を金属酸化物層１０５１に変える工程と、第２ゲートスタックを他のゲート充填材料１１５を用いて再形成する工程とを含む。 （もっと読む）

【課題】金属層にノッチ形状が形成されず、多結晶シリコン層から金属層へのシリコンの拡散を防止したＭＩＰＳゲート構造を有する半導体装置を提供する。
【解決手段】ＭＩＰＳゲート構造を有する半導体装置の製造方法において、ＭＩＰＳゲートの作製工程は、半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、多結晶シリコン層の上に形成したエッチングマスクを用いて、多結晶シリコン層をエッチングする工程と、メタル層を選択的にエッチングして、下方に向かって側壁がテーパ状に張り出したメタル層を残す工程と、多結晶シリコン層の側壁を含む平面から外方に突出したメッキ層のテーパ部を酸化して、酸化テーパ部とする酸化工程と、酸化テーパ部をエッチングで除去する除去工程とを含む。 （もっと読む）

【課題】半導体基板上に設けられる金属半導体化合物電極の界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に形成され、Ｓを１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有する界面層と、界面層上に形成され、略全域にＳを１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有する金属半導体化合物層と、金属半導体化合物層上の金属電極を有することを特徴とする半導体装置。半導体基板上に金属膜を堆積し、第１の熱処理により、金属膜を半導体基板と反応させて、金属半導体化合物層を形成し、金属半導体化合物層に、飛程が金属半導体化合物層の膜厚未満となる条件でＳをイオン注入し、第２の熱処理により、Ｓを再配置することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】熱酸化シリコン膜、非ドープＣＶＤ酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜を含む積層膜に対して、常温において洗浄時の各種膜に対するエッチング量差を低減し、また、各種膜に対するエッチング速度を適度に制御することを可能とする。
【解決手段】半導体基板の主面上に絶縁層を形成する工程と、前記絶縁層の上に導電層を堆積する工程と、前記導電層の上にフォトレジスト膜を形成する工程と、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含む半導体装置の製造方法であって、前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第１級アミンとを含む２０℃〜２８℃の混合水溶液からなる。 （もっと読む）

【解決手段】
開示される主題は、半導体トランジスタデバイス及び、従来のシリサイドコンタクトと比較して増大された実効サイズを有するシリサイドコンタクトを形成するために利用することができる関連する製造技術に関する。ここに開示されるプロセスに従って製造される半導体デバイス（２００）は、半導体材質（１０２）の層と、半導体材質（１０２）の層を覆うゲート構造（１１２，１２８）とを含む。チャネル領域（２１８）が半導体材質（１０２）の層内に形成され、チャネル領域（２１８）はゲート構造（１１２，１２８）の下層となる。半導体デバイス（２００）はまた、半導体材質（１０２）の層内のソース及びドレイン領域（２１６）を含み、チャネル領域（２１８）はソース及びドレイン領域（２１６）の間に配置される。また、半導体デバイス（２００）はソース及びドレイン領域（２１６）を覆うファセット形状シリサイドコンタクト区域（２１０，３０８，４０６）を含む。 （もっと読む）

【課題】半導体装置の製造工程においてストレッサー膜などから発生する水素によるｐ型ＭＯＳトランジスタの駆動力低下を防止する。
【解決手段】半導体装置は、ｎ型活性領域１３Ｂ上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６Ｂと、ゲート絶縁膜１５及びゲート電極１６Ｂの側面に形成された内側サイドウォール１７及び外側サイドウォール２０Ｂと、ｐ型ソースドレイン領域２１Ｂと、内側サイドウォール１７の側面及び外側サイドウォール２０Ｂの側面における少なくとも底部に形成され、水素に対してバリア性を有する絶縁性の水素バリア膜２３とを備える。 （もっと読む）