半導体装置の製造方法および半導体装置
【課題】金属層にノッチ形状が形成されず、多結晶シリコン層から金属層へのシリコンの拡散を防止したMIPSゲート構造を有する半導体装置を提供する。
【解決手段】MIPSゲート構造を有する半導体装置の製造方法において、MIPSゲートの作製工程は、半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、多結晶シリコン層の上に形成したエッチングマスクを用いて、多結晶シリコン層をエッチングする工程と、メタル層を選択的にエッチングして、下方に向かって側壁がテーパ状に張り出したメタル層を残す工程と、多結晶シリコン層の側壁を含む平面から外方に突出したメッキ層のテーパ部を酸化して、酸化テーパ部とする酸化工程と、酸化テーパ部をエッチングで除去する除去工程とを含む。
【解決手段】MIPSゲート構造を有する半導体装置の製造方法において、MIPSゲートの作製工程は、半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、多結晶シリコン層の上に形成したエッチングマスクを用いて、多結晶シリコン層をエッチングする工程と、メタル層を選択的にエッチングして、下方に向かって側壁がテーパ状に張り出したメタル層を残す工程と、多結晶シリコン層の側壁を含む平面から外方に突出したメッキ層のテーパ部を酸化して、酸化テーパ部とする酸化工程と、酸化テーパ部をエッチングで除去する除去工程とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、MIPSゲート構造を有するトランジスタおよびその製造方法に関する。
【背景技術】
【0002】
45nmノード技術のような高集積化、小型化半導体技術では、多結晶シリコンゲートの空乏化が問題となるため、従来の多結晶シリコンのゲート電極に代えて、MIPS(Metal Inserted Poly-silicon Stack:メタル挿入ポリシリコン積層)構造のゲート電極の使用が検討されている。MIPS構造のゲート電極は、例えば、半導体基板上にゲート絶縁膜、金属層、多結晶シリコン層、さらにニッケルシリサイド層の積層構造からなる。
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、ゲート絶縁膜、金属層、多結晶シリコン層のような、エッチング特性の異なる層が積層されているため、これらを同じようにエッチングするのが困難であった。例えば、多結晶シリコン層をエッチングマスクに用いて、その下にある金属層をエッチングする場合、ゲート絶縁膜との間のエッチング選択性の高いH2O2とNH4OHの混合溶液を用いたウエットエッチングが使用されるが、かかるウエットエッチングでは、金属層の側壁が下部に向かってテーパ状に拡がったノッチ形状となる。このため、ゲート電極の側面にオフセットスペーサ(OSS)を形成した場合に、ノッチ部がオフセットスペーサから露出した。このようにノッチ部は、洗浄工程で洗浄液中に溶け出すとともに、他の部分に再付着するという問題があった。
また、熱処理工程で、多結晶シリコン層から金属層中にシリコンが拡散し、金属層の仕事関数(WF)を、シリコンのミッドギャップ近傍にシフトさせるという問題もあった。
【0004】
そこで、本発明は、金属層にノッチ形状が形成されず、多結晶シリコン層から金属層へのシリコンの拡散を防止したMIPSゲート構造の半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【0005】
本発明は、MIPSゲート構造を有する半導体装置の製造方法であって、MIPSゲートの作製工程は、半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、多結晶シリコン層の上に形成したエッチングマスクを用いて、多結晶シリコン層をエッチングする工程と、メタル層を選択的にエッチングして、下方に向かって側壁がテーパ状に張り出したメタル層を残す工程と、多結晶シリコン層の側壁を含む平面から外方に突出したメッキ層のテーパ部を酸化して、酸化テーパ部とする酸化工程と、酸化テーパ部をエッチングで除去する除去工程と、を含むことを特徴とする半導体装置の製造方法である。
【0006】
また、本発明は、MIPSゲート構造を有する半導体装置であって、MIPSゲートは、半導体基板上に順次積層された、ゲート絶縁膜、メタル層、および多結晶シリコン層を含み、ゲート絶縁膜、メタル層、および多結晶シリコン層の、それぞれの側面は、同一平面であるゲート側面に含まれ、メタル層と多結晶シリコン層との界面において、多結晶シリコン層の端部が除去されて、ゲート側面より内方に隙間が形成されたことを特徴とする半導体装置でもある。
【発明の効果】
【0007】
以上の説明から明らかなように、本発明にかかる半導体装置の製造方法では、メタル層の材料が溶液中に溶け出し、再付着するのを防止できる。
【0008】
また、多結晶シリコン層からメタル層にシリコンが拡散するのを抑制し、メタル層の仕事関数の変動を防止できる。
【発明を実施するための最良の形態】
【0009】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【0010】
実施の形態1.
図1Aは、本実施の形態1にかかる半導体装置を含むCMOSのレイアウト図であり、NMOSとPMOSを含む。また、図1Bは、図1AをI−I方向に見た場合の断面図である。図1Bに示すように、半導体装置100は、層間絶縁層35に設けられたプラグ36により、配線層37に接続されている。
【0011】
図2A〜図2Jは、本実施の形態にかかる半導体装置100の製造工程を表す断面図である。かかる製造工程は、以下の工程1〜10を含む。
【0012】
工程1:図2Aに示すように、シリコン等の半導体基板1に、酸化シリコン等からなる素子分離構造2を形成する。素子分離構造2の間にウエル3を形成する。
次に、半導体基板1の上に、CVD法等により、例えば酸化シリコンやlow−k材料からなるゲート絶縁膜21を形成する。続いて、例えばCVD法を用いて、メタル層22を形成する。メタル層22は、金属または金属窒化物からなり、例えば、TiN、TaN、TiSiN、HfTiSiN、TiAlNが用いられる。続いて、例えばCVD法を用いて、多結晶シリコン層23、マスク層24を形成する。マスク層24は、多結晶シリコン層23をエッチングする場合にマスクとなりうる材料からなり、例えば、シリコン窒化膜、シリコン酸化膜、またはそれらの積層膜、もしくはフォトレジストが用いられる。リソグラフィ技術やドライエッチング技術を用いてマスク層24をパターニングした後、マスク層24を用いて多結晶シリコン層23をエッチングする。
【0013】
工程2:図2Bに示すように、マスク層24をエッチングマスクに用いて、メタル層22をウエットエッチングする。メタル層22のエッチングには、例えば、下地のゲート絶縁膜21との間のエッチング選択性の高い、H2O2とNH4OHの混合溶液が用いられる。エッチングの結果、メタル層22は、側壁が下部に向かってテーパ状に拡がったノッチ形状となる。
【0014】
工程3:図2Cに示すように、メタル層22のノッチ部(多結晶シリコン層23の側面を含む平面(ゲート側面)より外方に突出した部分)を酸化し、ノッチ酸化部30とする。ノッチ部の酸化は、酸素プラズマ(酸素ラジカルを含む)中で、半導体基板1を250℃以下、好適には約200℃の温度に保持して行う。
【0015】
工程4:図2Dに示すように、例えば希釈した弗化水素酸(希弗酸)溶液等を用いてノッチ酸化部30を選択的に除去する。後述するように、工程3、4において、多結晶シリコン層23の下端部も酸化され、除去されても良い。
【0016】
工程5:図2Eに示すように、マスク層24をエッチングマスクに用いてゲート絶縁膜21をエッチングする。例えば工程4において、ノッチ酸化部30をエッチングするとともに、ゲート絶縁膜21をエッチングしても構わない。
【0017】
工程6:図2Fに示すように、全面に、例えばCVD法を用いて、窒化シリコン膜等の絶縁膜25を形成する。
【0018】
工程7:図2Gに示すように、絶縁膜25を、多結晶シリコン層23等の側面上に残るようにエッチングして、オフセットスペーサ(OSS)25とする。メタル層22にはノッチ部が無いため、オフセットスペーサ25からメタル層22が露出することはない。
【0019】
工程8:図2Hに示すように、フォトレジスト等で形成した注入マスク(図示せず)を用いたイオン注入法により、エクステンション層4を形成する。
注入マスクの形成工程や除去工程において、オフセットスペーサ25は洗浄液等に晒されるが、オフセットスペーサ25からメタル層22が露出していないため、メタル層22の成分が溶け出し、他の部分に再付着することはない。
【0020】
工程9:図2Iに示すように、全体に、例えばCVD法を用いて、酸化シリコン等からなる、第1サイドウォール膜(SD1)26、第2サイドウォール膜(SD2)27を形成する。
【0021】
工程10:図2Jに示すように、第1サイドウォール膜(SD1)26、第2サイドウォール膜(SD2)27をゲート電極の側壁に残るようにエッチングする。次に、イオン注入法を用いてソース/ドレイン領域5を形成する。続いて、CMP法等によりマスク層23を除去し、半導体装置100が完成する。なお、第1サイドウォール(SD1)26と第2サイドウォール(SD2)27を形成したが、サイドウォールは1層でも構わない。以上の工程に加えて、適宜、層間絶縁層、プラグ、配線層を形成しても良い。
【0022】
以上のように、本実施の形態1にかかる半導体装置100の製造方法では、オフセットスペーサ25からメタル層22が突出せず、メタル層22の材料が溶液中に溶け出し、再付着するのを防止できる。
【0023】
図2Kは、図2Dのゲート部分Aの拡大図である。図2K中のa1に示すように、工程3(図2C)で多結晶シリコン層23の下端部が部分的に酸化され、続く工程4(図2D)で除去される。この結果、メタル層22と多結晶シリコン層23との接触面積が小さくなり、例えばイオン注入工程後の熱処理工程において、多結晶シリコン層23からメタル層22にシリコンが拡散するのを抑制することができ、メタル層22の仕事関数(WF)の変動(シフト)を低減または防止できる。
【0024】
なお、図2K中のa2に示すように、ゲート絶縁膜21の側面と、その上のメタル層22の側面は、略同一平面となっている。
【0025】
実施の形態2.
図3A〜図3Dは、本実施の形態2にかかる半導体装置200の製造工程を表す断面図である。図3A〜図3D中、図2A〜図2Jと同一符号は、同一または相当箇所を示す。
かかる製造工程は、以下の工程1〜4を含む。
【0026】
工程1:図3Aに示すように、上述の実施の形態1の工程1と同じ工程で、半導体基板1の上にゲート絶縁膜21、メタル層22、多結晶シリコン層23、およびマスク層24を形成し、多結晶シリコン層23とマスク層24をパターニングする。
【0027】
工程2:図3Bに示すように、酸素プラズマ(酸素ラジカルを含む)中で、半導体基板1を250℃以下、好適には約200℃の温度に保持して、多結晶シリコン層23の下部以外のメタル層を酸化して酸化メタル層31とする。
【0028】
工程3:図3Cに示すように、例えば希釈した弗化水素酸(希弗酸)溶液等で、酸化メタル層31を選択的に除去する。この結果、多結晶シリコン層23の下にメタル層22が残される。なお、工程3、4において、多結晶シリコン層23の下端部も部分的に酸化され、除去されても良い。
【0029】
工程4:図3Dに示すように、マスク層24をエッチングマスクに用いてゲート絶縁膜21をエッチングする。例えば工程3において、酸化メタル層31をエッチングするとともに、ゲート絶縁膜21をエッチングしても構わない。
続いて、上述の実施の形態1の工程6〜10を行うことにより、半導体装置200が完成する。
【0030】
以上のように、本実施の形態2にかかる半導体装置200の製造方法では、オフセットスペーサ25からメタル層22が突出せず、メタル層22の材料の溶け出し、再付着を防止できる。
【0031】
図3Eは、図3Dのゲート部分Bの拡大図である。図3E中のb1に示すように、工程3(図3B)で多結晶シリコン層23の下端部、およびメタル層22の上端部が部分的に酸化され、続く工程4(図3C)で除去される。この結果、メタル層22と多結晶シリコン層23との接触面積が小さくなり、例えばイオン注入工程後の熱処理工程において、多結晶シリコン層23からメタル層22にシリコンが拡散するのを抑制することができ、メタル層22の仕事関数の変動(シフト)を低減または防止できる。
【0032】
なお、図3E中のb2に示すように、ゲート絶縁膜21の側面と、その上のメタル層22の側面は、略同一平面となっている。
【0033】
実施の形態3.
図4A〜図4Dは、本実施の形態3にかかる半導体装置300の製造工程を表す断面図である。図4A〜図4D中、図2A〜図2Jと同一符号は、同一または相当箇所を示す。
かかる製造工程は、以下の工程1〜3を含む。
【0034】
工程1:図4Aに示すように、上述の実施の形態1の工程1と同じ工程で、半導体基板1の上にゲート絶縁膜21、メタル層22、多結晶シリコン層23、およびマスク層24を形成し、多結晶シリコン層23とマスク層24をパターニングする。
【0035】
工程2:図4Bに示すように、マスク層24をエッチングマスクに用いて、メタル層22をウエットエッチングする。メタル層22のエッチングには、例えば、下地のゲート絶縁膜21との間のエッチング選択性の高い、H2O2とNH4OHの混合溶液が用いられる。エッチングの結果、メタル層22は、側壁が下部に向かってテーパ状に拡がったノッチ形状となる。ノット部の先端が、多結晶シリコン層23の側壁を含む平面と同一または内方になるまで、エッチング液に浸責してエッチングを続け、図4Cに示すような形状を得る。
【0036】
工程3:図4Dに示すように、マスク層24をエッチングマスクに用いてゲート絶縁膜22をエッチングする。
続いて、上述の実施の形態1の工程6〜10を行うことにより、半導体装置300が完成する。
【0037】
以上のように、本実施の形態3にかかる半導体装置300の製造方法では、オフセットスペーサ25からメタル層22が突出せず、メタル層22の材料の溶け出し、再付着を防止できる。
【0038】
図4Eは、図4Dのゲート部分Cの拡大図である。図4E中のc1に示すように、工程2(図4B、4C)でメタル層22がテーパ状にエッチングされるため、メタル層22と多結晶シリコン層23との接触面積が小さくなり、例えばイオン注入工程後の熱処理工程において、多結晶シリコン層23からメタル層22にシリコンが拡散するのを抑制することができ、メタル層22の仕事関数の変動(シフト)を低減または防止できる。
【0039】
なお、図4E中のc2に示すように、ゲート絶縁膜21の側面と、その上のメタル層22の側面は、略同一平面となっている。
【産業上の利用可能性】
【0040】
本発明は、例えば、MIPSゲート構造を有する半導体装置に適用可能である。
【図面の簡単な説明】
【0041】
【図1A】本発明の実施の形態1にかかる半導体装置のレイアウト図である。
【図1B】図1AをI−I方向に見た場合の断面図である。
【図2A】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2B】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2C】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2D】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2E】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2F】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2G】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2H】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2I】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2J】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2K】本発明の実施の形態1にかかる半導体装置のゲート部分の拡大図である。
【図3A】本発明の実施の形態2にかかる半導体装置の製造工程の断面図である。
【図3B】本発明の実施の形態2にかかる半導体装置の製造工程の断面図である。
【図3C】本発明の実施の形態2にかかる半導体装置の製造工程の断面図である。
【図3D】本発明の実施の形態2にかかる半導体装置の製造工程の断面図である。
【図3E】本発明の実施の形態2にかかる半導体装置のゲート部分の拡大図である。
【図4A】本発明の実施の形態3にかかる半導体装置の製造工程の断面図である。
【図4B】本発明の実施の形態3にかかる半導体装置の製造工程の断面図である。
【図4C】本発明の実施の形態3にかかる半導体装置の製造工程の断面図である。
【図4D】本発明の実施の形態3にかかる半導体装置の製造工程の断面図である。
【図4E】本発明の実施の形態3にかかる半導体装置のゲート部分の拡大図である。
【符号の説明】
【0042】
1 半導体基板、2 素子分離構造、3 ウエル領域、4 エクステンション領域、5 ソース/ドレイン領域、21 ゲート絶縁膜、22 メタル層、23 多結晶シリコン層、24 マスク層、25 オフセットスペーサ(OSS)、26 第1スペーサ(SD1)、27 第2スペーサ(SD2)、100 半導体装置。
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、MIPSゲート構造を有するトランジスタおよびその製造方法に関する。
【背景技術】
【0002】
45nmノード技術のような高集積化、小型化半導体技術では、多結晶シリコンゲートの空乏化が問題となるため、従来の多結晶シリコンのゲート電極に代えて、MIPS(Metal Inserted Poly-silicon Stack:メタル挿入ポリシリコン積層)構造のゲート電極の使用が検討されている。MIPS構造のゲート電極は、例えば、半導体基板上にゲート絶縁膜、金属層、多結晶シリコン層、さらにニッケルシリサイド層の積層構造からなる。
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、ゲート絶縁膜、金属層、多結晶シリコン層のような、エッチング特性の異なる層が積層されているため、これらを同じようにエッチングするのが困難であった。例えば、多結晶シリコン層をエッチングマスクに用いて、その下にある金属層をエッチングする場合、ゲート絶縁膜との間のエッチング選択性の高いH2O2とNH4OHの混合溶液を用いたウエットエッチングが使用されるが、かかるウエットエッチングでは、金属層の側壁が下部に向かってテーパ状に拡がったノッチ形状となる。このため、ゲート電極の側面にオフセットスペーサ(OSS)を形成した場合に、ノッチ部がオフセットスペーサから露出した。このようにノッチ部は、洗浄工程で洗浄液中に溶け出すとともに、他の部分に再付着するという問題があった。
また、熱処理工程で、多結晶シリコン層から金属層中にシリコンが拡散し、金属層の仕事関数(WF)を、シリコンのミッドギャップ近傍にシフトさせるという問題もあった。
【0004】
そこで、本発明は、金属層にノッチ形状が形成されず、多結晶シリコン層から金属層へのシリコンの拡散を防止したMIPSゲート構造の半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【0005】
本発明は、MIPSゲート構造を有する半導体装置の製造方法であって、MIPSゲートの作製工程は、半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、多結晶シリコン層の上に形成したエッチングマスクを用いて、多結晶シリコン層をエッチングする工程と、メタル層を選択的にエッチングして、下方に向かって側壁がテーパ状に張り出したメタル層を残す工程と、多結晶シリコン層の側壁を含む平面から外方に突出したメッキ層のテーパ部を酸化して、酸化テーパ部とする酸化工程と、酸化テーパ部をエッチングで除去する除去工程と、を含むことを特徴とする半導体装置の製造方法である。
【0006】
また、本発明は、MIPSゲート構造を有する半導体装置であって、MIPSゲートは、半導体基板上に順次積層された、ゲート絶縁膜、メタル層、および多結晶シリコン層を含み、ゲート絶縁膜、メタル層、および多結晶シリコン層の、それぞれの側面は、同一平面であるゲート側面に含まれ、メタル層と多結晶シリコン層との界面において、多結晶シリコン層の端部が除去されて、ゲート側面より内方に隙間が形成されたことを特徴とする半導体装置でもある。
【発明の効果】
【0007】
以上の説明から明らかなように、本発明にかかる半導体装置の製造方法では、メタル層の材料が溶液中に溶け出し、再付着するのを防止できる。
【0008】
また、多結晶シリコン層からメタル層にシリコンが拡散するのを抑制し、メタル層の仕事関数の変動を防止できる。
【発明を実施するための最良の形態】
【0009】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【0010】
実施の形態1.
図1Aは、本実施の形態1にかかる半導体装置を含むCMOSのレイアウト図であり、NMOSとPMOSを含む。また、図1Bは、図1AをI−I方向に見た場合の断面図である。図1Bに示すように、半導体装置100は、層間絶縁層35に設けられたプラグ36により、配線層37に接続されている。
【0011】
図2A〜図2Jは、本実施の形態にかかる半導体装置100の製造工程を表す断面図である。かかる製造工程は、以下の工程1〜10を含む。
【0012】
工程1:図2Aに示すように、シリコン等の半導体基板1に、酸化シリコン等からなる素子分離構造2を形成する。素子分離構造2の間にウエル3を形成する。
次に、半導体基板1の上に、CVD法等により、例えば酸化シリコンやlow−k材料からなるゲート絶縁膜21を形成する。続いて、例えばCVD法を用いて、メタル層22を形成する。メタル層22は、金属または金属窒化物からなり、例えば、TiN、TaN、TiSiN、HfTiSiN、TiAlNが用いられる。続いて、例えばCVD法を用いて、多結晶シリコン層23、マスク層24を形成する。マスク層24は、多結晶シリコン層23をエッチングする場合にマスクとなりうる材料からなり、例えば、シリコン窒化膜、シリコン酸化膜、またはそれらの積層膜、もしくはフォトレジストが用いられる。リソグラフィ技術やドライエッチング技術を用いてマスク層24をパターニングした後、マスク層24を用いて多結晶シリコン層23をエッチングする。
【0013】
工程2:図2Bに示すように、マスク層24をエッチングマスクに用いて、メタル層22をウエットエッチングする。メタル層22のエッチングには、例えば、下地のゲート絶縁膜21との間のエッチング選択性の高い、H2O2とNH4OHの混合溶液が用いられる。エッチングの結果、メタル層22は、側壁が下部に向かってテーパ状に拡がったノッチ形状となる。
【0014】
工程3:図2Cに示すように、メタル層22のノッチ部(多結晶シリコン層23の側面を含む平面(ゲート側面)より外方に突出した部分)を酸化し、ノッチ酸化部30とする。ノッチ部の酸化は、酸素プラズマ(酸素ラジカルを含む)中で、半導体基板1を250℃以下、好適には約200℃の温度に保持して行う。
【0015】
工程4:図2Dに示すように、例えば希釈した弗化水素酸(希弗酸)溶液等を用いてノッチ酸化部30を選択的に除去する。後述するように、工程3、4において、多結晶シリコン層23の下端部も酸化され、除去されても良い。
【0016】
工程5:図2Eに示すように、マスク層24をエッチングマスクに用いてゲート絶縁膜21をエッチングする。例えば工程4において、ノッチ酸化部30をエッチングするとともに、ゲート絶縁膜21をエッチングしても構わない。
【0017】
工程6:図2Fに示すように、全面に、例えばCVD法を用いて、窒化シリコン膜等の絶縁膜25を形成する。
【0018】
工程7:図2Gに示すように、絶縁膜25を、多結晶シリコン層23等の側面上に残るようにエッチングして、オフセットスペーサ(OSS)25とする。メタル層22にはノッチ部が無いため、オフセットスペーサ25からメタル層22が露出することはない。
【0019】
工程8:図2Hに示すように、フォトレジスト等で形成した注入マスク(図示せず)を用いたイオン注入法により、エクステンション層4を形成する。
注入マスクの形成工程や除去工程において、オフセットスペーサ25は洗浄液等に晒されるが、オフセットスペーサ25からメタル層22が露出していないため、メタル層22の成分が溶け出し、他の部分に再付着することはない。
【0020】
工程9:図2Iに示すように、全体に、例えばCVD法を用いて、酸化シリコン等からなる、第1サイドウォール膜(SD1)26、第2サイドウォール膜(SD2)27を形成する。
【0021】
工程10:図2Jに示すように、第1サイドウォール膜(SD1)26、第2サイドウォール膜(SD2)27をゲート電極の側壁に残るようにエッチングする。次に、イオン注入法を用いてソース/ドレイン領域5を形成する。続いて、CMP法等によりマスク層23を除去し、半導体装置100が完成する。なお、第1サイドウォール(SD1)26と第2サイドウォール(SD2)27を形成したが、サイドウォールは1層でも構わない。以上の工程に加えて、適宜、層間絶縁層、プラグ、配線層を形成しても良い。
【0022】
以上のように、本実施の形態1にかかる半導体装置100の製造方法では、オフセットスペーサ25からメタル層22が突出せず、メタル層22の材料が溶液中に溶け出し、再付着するのを防止できる。
【0023】
図2Kは、図2Dのゲート部分Aの拡大図である。図2K中のa1に示すように、工程3(図2C)で多結晶シリコン層23の下端部が部分的に酸化され、続く工程4(図2D)で除去される。この結果、メタル層22と多結晶シリコン層23との接触面積が小さくなり、例えばイオン注入工程後の熱処理工程において、多結晶シリコン層23からメタル層22にシリコンが拡散するのを抑制することができ、メタル層22の仕事関数(WF)の変動(シフト)を低減または防止できる。
【0024】
なお、図2K中のa2に示すように、ゲート絶縁膜21の側面と、その上のメタル層22の側面は、略同一平面となっている。
【0025】
実施の形態2.
図3A〜図3Dは、本実施の形態2にかかる半導体装置200の製造工程を表す断面図である。図3A〜図3D中、図2A〜図2Jと同一符号は、同一または相当箇所を示す。
かかる製造工程は、以下の工程1〜4を含む。
【0026】
工程1:図3Aに示すように、上述の実施の形態1の工程1と同じ工程で、半導体基板1の上にゲート絶縁膜21、メタル層22、多結晶シリコン層23、およびマスク層24を形成し、多結晶シリコン層23とマスク層24をパターニングする。
【0027】
工程2:図3Bに示すように、酸素プラズマ(酸素ラジカルを含む)中で、半導体基板1を250℃以下、好適には約200℃の温度に保持して、多結晶シリコン層23の下部以外のメタル層を酸化して酸化メタル層31とする。
【0028】
工程3:図3Cに示すように、例えば希釈した弗化水素酸(希弗酸)溶液等で、酸化メタル層31を選択的に除去する。この結果、多結晶シリコン層23の下にメタル層22が残される。なお、工程3、4において、多結晶シリコン層23の下端部も部分的に酸化され、除去されても良い。
【0029】
工程4:図3Dに示すように、マスク層24をエッチングマスクに用いてゲート絶縁膜21をエッチングする。例えば工程3において、酸化メタル層31をエッチングするとともに、ゲート絶縁膜21をエッチングしても構わない。
続いて、上述の実施の形態1の工程6〜10を行うことにより、半導体装置200が完成する。
【0030】
以上のように、本実施の形態2にかかる半導体装置200の製造方法では、オフセットスペーサ25からメタル層22が突出せず、メタル層22の材料の溶け出し、再付着を防止できる。
【0031】
図3Eは、図3Dのゲート部分Bの拡大図である。図3E中のb1に示すように、工程3(図3B)で多結晶シリコン層23の下端部、およびメタル層22の上端部が部分的に酸化され、続く工程4(図3C)で除去される。この結果、メタル層22と多結晶シリコン層23との接触面積が小さくなり、例えばイオン注入工程後の熱処理工程において、多結晶シリコン層23からメタル層22にシリコンが拡散するのを抑制することができ、メタル層22の仕事関数の変動(シフト)を低減または防止できる。
【0032】
なお、図3E中のb2に示すように、ゲート絶縁膜21の側面と、その上のメタル層22の側面は、略同一平面となっている。
【0033】
実施の形態3.
図4A〜図4Dは、本実施の形態3にかかる半導体装置300の製造工程を表す断面図である。図4A〜図4D中、図2A〜図2Jと同一符号は、同一または相当箇所を示す。
かかる製造工程は、以下の工程1〜3を含む。
【0034】
工程1:図4Aに示すように、上述の実施の形態1の工程1と同じ工程で、半導体基板1の上にゲート絶縁膜21、メタル層22、多結晶シリコン層23、およびマスク層24を形成し、多結晶シリコン層23とマスク層24をパターニングする。
【0035】
工程2:図4Bに示すように、マスク層24をエッチングマスクに用いて、メタル層22をウエットエッチングする。メタル層22のエッチングには、例えば、下地のゲート絶縁膜21との間のエッチング選択性の高い、H2O2とNH4OHの混合溶液が用いられる。エッチングの結果、メタル層22は、側壁が下部に向かってテーパ状に拡がったノッチ形状となる。ノット部の先端が、多結晶シリコン層23の側壁を含む平面と同一または内方になるまで、エッチング液に浸責してエッチングを続け、図4Cに示すような形状を得る。
【0036】
工程3:図4Dに示すように、マスク層24をエッチングマスクに用いてゲート絶縁膜22をエッチングする。
続いて、上述の実施の形態1の工程6〜10を行うことにより、半導体装置300が完成する。
【0037】
以上のように、本実施の形態3にかかる半導体装置300の製造方法では、オフセットスペーサ25からメタル層22が突出せず、メタル層22の材料の溶け出し、再付着を防止できる。
【0038】
図4Eは、図4Dのゲート部分Cの拡大図である。図4E中のc1に示すように、工程2(図4B、4C)でメタル層22がテーパ状にエッチングされるため、メタル層22と多結晶シリコン層23との接触面積が小さくなり、例えばイオン注入工程後の熱処理工程において、多結晶シリコン層23からメタル層22にシリコンが拡散するのを抑制することができ、メタル層22の仕事関数の変動(シフト)を低減または防止できる。
【0039】
なお、図4E中のc2に示すように、ゲート絶縁膜21の側面と、その上のメタル層22の側面は、略同一平面となっている。
【産業上の利用可能性】
【0040】
本発明は、例えば、MIPSゲート構造を有する半導体装置に適用可能である。
【図面の簡単な説明】
【0041】
【図1A】本発明の実施の形態1にかかる半導体装置のレイアウト図である。
【図1B】図1AをI−I方向に見た場合の断面図である。
【図2A】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2B】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2C】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2D】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2E】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2F】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2G】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2H】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2I】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2J】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2K】本発明の実施の形態1にかかる半導体装置のゲート部分の拡大図である。
【図3A】本発明の実施の形態2にかかる半導体装置の製造工程の断面図である。
【図3B】本発明の実施の形態2にかかる半導体装置の製造工程の断面図である。
【図3C】本発明の実施の形態2にかかる半導体装置の製造工程の断面図である。
【図3D】本発明の実施の形態2にかかる半導体装置の製造工程の断面図である。
【図3E】本発明の実施の形態2にかかる半導体装置のゲート部分の拡大図である。
【図4A】本発明の実施の形態3にかかる半導体装置の製造工程の断面図である。
【図4B】本発明の実施の形態3にかかる半導体装置の製造工程の断面図である。
【図4C】本発明の実施の形態3にかかる半導体装置の製造工程の断面図である。
【図4D】本発明の実施の形態3にかかる半導体装置の製造工程の断面図である。
【図4E】本発明の実施の形態3にかかる半導体装置のゲート部分の拡大図である。
【符号の説明】
【0042】
1 半導体基板、2 素子分離構造、3 ウエル領域、4 エクステンション領域、5 ソース/ドレイン領域、21 ゲート絶縁膜、22 メタル層、23 多結晶シリコン層、24 マスク層、25 オフセットスペーサ(OSS)、26 第1スペーサ(SD1)、27 第2スペーサ(SD2)、100 半導体装置。
【特許請求の範囲】
【請求項1】
MIPSゲート構造を有する半導体装置の製造方法であって、該MIPSゲートの作製工程は、
半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、
該多結晶シリコン層の上に形成したエッチングマスクを用いて、該多結晶シリコン層をエッチングする工程と、
該メタル層を選択的にエッチングして、下方に向かって側壁がテーパ状に張り出したメタル層を残す工程と、
該多結晶シリコン層の側壁を含む平面から外方に突出した該メッキ層のテーパ部を酸化して、酸化テーパ部とする酸化工程と、
該酸化テーパ部をエッチングで除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項2】
MIPSゲート構造を有する半導体装置の製造方法であって、該MIPSゲートの作製工程は、
半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、
該多結晶シリコン層の上に形成したエッチングマスクを用いて、該多結晶シリコン層をエッチングするエッチング工程と、
該多結晶シリコン層の側壁を含む平面から外方にある該メタル層を選択的に酸化して酸化メタル層とする酸化工程と、
該酸化メタル層を除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項3】
上記酸化工程は、酸素プラズマ中で、該メタル層の一部を選択的に酸化する工程であることを特徴とする請求項1または2に記載の製造方法。
【請求項4】
上記酸化工程は、上記半導体基板の温度が250℃以下で行われることを特徴とする請求項3に記載の製造方法。
【請求項5】
上記除去工程は、弗化水素酸の水溶液を用いたウエットエッチング工程であることを特徴とする請求項1または2に記載の製造方法。
【請求項6】
MIPSゲート構造を有する半導体装置の製造方法であって、該MIPSゲートの作製工程は、
半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、
該多結晶シリコン層の上に形成したエッチングマスクを用いて、該多結晶シリコン層をエッチングする工程と、
下方に向かって側壁がテーパ状に張り出した該メタル層が、該多結晶シリコン層の側壁を含む平面より内方にのみ残るように、該メタル層を選択的にエッチングするエッチング工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項7】
上記エッチング工程は、H2O2とNH4OHの混合溶液を用いたウエットエッチング工程であることを特徴とする請求項1または6に記載の製造方法。
【請求項8】
更に、少なくとも上記多結晶シリコン層と上記メタル層の側壁を覆うように、オフセットスペーサを形成する工程を含むことを特徴とする請求項1〜7のいずれか1項に記載の製造方法。
【請求項9】
MIPSゲート構造を有する半導体装置であって、
該MIPSゲートは、半導体基板上に順次積層された、ゲート絶縁膜、メタル層、および多結晶シリコン層を含み、
該ゲート絶縁膜、該メタル層、および該多結晶シリコン層の、それぞれの側面は、同一平面であるゲート側面に含まれ、
該メタル層と該多結晶シリコン層との界面において、該多結晶シリコン層の端部が除去されて、該ゲート側面より内方に隙間が形成されたことを特徴とする半導体装置。
【請求項10】
更に、上記メタル層と上記多結晶シリコン層との界面において、該メタル層の端部が除去されて、該ゲート側面より内方に隙間が形成されたことを特徴とする請求項9に記載の半導体装置。
【請求項11】
MIPSゲート構造を有する半導体装置であって、
該MIPSゲートは、半導体基板上に順次積層された、ゲート絶縁膜、メタル層、および多結晶シリコン層を含み、
該ゲート絶縁膜および該多結晶シリコン層の側面は、同一平面であるゲート側面に含まれ、
該メタル層は、該ゲート絶縁膜との界面から該多結晶シリコン層との界面に向かって、側面がテーパ状に内方に傾斜したことを特徴とする半導体装置。
【請求項1】
MIPSゲート構造を有する半導体装置の製造方法であって、該MIPSゲートの作製工程は、
半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、
該多結晶シリコン層の上に形成したエッチングマスクを用いて、該多結晶シリコン層をエッチングする工程と、
該メタル層を選択的にエッチングして、下方に向かって側壁がテーパ状に張り出したメタル層を残す工程と、
該多結晶シリコン層の側壁を含む平面から外方に突出した該メッキ層のテーパ部を酸化して、酸化テーパ部とする酸化工程と、
該酸化テーパ部をエッチングで除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項2】
MIPSゲート構造を有する半導体装置の製造方法であって、該MIPSゲートの作製工程は、
半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、
該多結晶シリコン層の上に形成したエッチングマスクを用いて、該多結晶シリコン層をエッチングするエッチング工程と、
該多結晶シリコン層の側壁を含む平面から外方にある該メタル層を選択的に酸化して酸化メタル層とする酸化工程と、
該酸化メタル層を除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項3】
上記酸化工程は、酸素プラズマ中で、該メタル層の一部を選択的に酸化する工程であることを特徴とする請求項1または2に記載の製造方法。
【請求項4】
上記酸化工程は、上記半導体基板の温度が250℃以下で行われることを特徴とする請求項3に記載の製造方法。
【請求項5】
上記除去工程は、弗化水素酸の水溶液を用いたウエットエッチング工程であることを特徴とする請求項1または2に記載の製造方法。
【請求項6】
MIPSゲート構造を有する半導体装置の製造方法であって、該MIPSゲートの作製工程は、
半導体基板上に、ゲート絶縁膜、メタル層、および多結晶シリコン層を順次堆積する工程と、
該多結晶シリコン層の上に形成したエッチングマスクを用いて、該多結晶シリコン層をエッチングする工程と、
下方に向かって側壁がテーパ状に張り出した該メタル層が、該多結晶シリコン層の側壁を含む平面より内方にのみ残るように、該メタル層を選択的にエッチングするエッチング工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項7】
上記エッチング工程は、H2O2とNH4OHの混合溶液を用いたウエットエッチング工程であることを特徴とする請求項1または6に記載の製造方法。
【請求項8】
更に、少なくとも上記多結晶シリコン層と上記メタル層の側壁を覆うように、オフセットスペーサを形成する工程を含むことを特徴とする請求項1〜7のいずれか1項に記載の製造方法。
【請求項9】
MIPSゲート構造を有する半導体装置であって、
該MIPSゲートは、半導体基板上に順次積層された、ゲート絶縁膜、メタル層、および多結晶シリコン層を含み、
該ゲート絶縁膜、該メタル層、および該多結晶シリコン層の、それぞれの側面は、同一平面であるゲート側面に含まれ、
該メタル層と該多結晶シリコン層との界面において、該多結晶シリコン層の端部が除去されて、該ゲート側面より内方に隙間が形成されたことを特徴とする半導体装置。
【請求項10】
更に、上記メタル層と上記多結晶シリコン層との界面において、該メタル層の端部が除去されて、該ゲート側面より内方に隙間が形成されたことを特徴とする請求項9に記載の半導体装置。
【請求項11】
MIPSゲート構造を有する半導体装置であって、
該MIPSゲートは、半導体基板上に順次積層された、ゲート絶縁膜、メタル層、および多結晶シリコン層を含み、
該ゲート絶縁膜および該多結晶シリコン層の側面は、同一平面であるゲート側面に含まれ、
該メタル層は、該ゲート絶縁膜との界面から該多結晶シリコン層との界面に向かって、側面がテーパ状に内方に傾斜したことを特徴とする半導体装置。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【公開番号】特開2010−114310(P2010−114310A)
【公開日】平成22年5月20日(2010.5.20)
【国際特許分類】
【出願番号】特願2008−286578(P2008−286578)
【出願日】平成20年11月7日(2008.11.7)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
【公開日】平成22年5月20日(2010.5.20)
【国際特許分類】
【出願日】平成20年11月7日(2008.11.7)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
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