半導体装置の製造方法および半導体洗浄用組成物
【課題】熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜を含む積層膜に対して、常温において洗浄時の各種膜に対するエッチング量差を低減し、また、各種膜に対するエッチング速度を適度に制御することを可能とする。
【解決手段】半導体基板の主面上に絶縁層を形成する工程と、前記絶縁層の上に導電層を堆積する工程と、前記導電層の上にフォトレジスト膜を形成する工程と、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含む半導体装置の製造方法であって、前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第1級アミンとを含む20℃〜28℃の混合水溶液からなる。
【解決手段】半導体基板の主面上に絶縁層を形成する工程と、前記絶縁層の上に導電層を堆積する工程と、前記導電層の上にフォトレジスト膜を形成する工程と、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含む半導体装置の製造方法であって、前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第1級アミンとを含む20℃〜28℃の混合水溶液からなる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法および半導体洗浄用組成物に関し、特に、ゲート素子等をドライエッチング加工等する際に付着する加工残渣を除去する洗浄工程に適用して有効な技術に関するものである。
【背景技術】
【0002】
LSI(大規模集積回路)などの半導体装置においては、回路素子の形成に対して要求される加工寸法は半導体装置の集積度向上に伴って、年々微細化している。さらに、プロセス中における回路素子加工寸法の許容変動量は、例えば、NEDO技術開発機構(独立行政法人 新エネルギー・産業技術総合開発機構)の半導体技術ロードマップによれば、LSTP(Low Stand-by Power)およびLOP(Low Operation Power)デバイスの物理ゲート長20nm/16nmにおけるゲート寸法ばらつきは、2.4nm/1.9nm以下に制御することが求められている。
【0003】
上記ゲート寸法ばらつきの許容変動量は、主に加工時の寸法変動を規定しているが、洗浄工程においても、上記以上の寸法変動量が許容されるものではないことは容易に想定される。ここで、ゲート素子のような複数の膜を積層して構成される素子の場合、洗浄時の各種膜に対するエッチング量に差があると、洗浄後のゲート側壁部に段差を生じ、設計寸法通りのゲート素子形状を維持することはできない。従って、洗浄時の各種膜に対するエッチング量の差は極力小さくすることが求められている。
【0004】
特に、洗浄工程においては、ゲート側壁の左右からエッチングが行われることを考慮すると、洗浄時の最大エッチング量の差に対する許容量は、上記ゲート寸法バラツキの1/2と考えられる。すなわち、洗浄における寸法変動量は、より許容変動量の小さなLOPデバイスを考慮すれば、1.9nmの1/2である0.95nm以下まで小さくする必要がある。
【0005】
半導体装置の回路素子であるゲート素子は、例えば、シリコン基板上に熱酸化シリコン膜、TEOS膜(テトラエトキシシランガスを用いたCVD法(化学気相成長法:Chemical Vapor Deposition)による非ドープ酸化膜)、多結晶シリコン膜、窒化シリコン膜を構成材料として形成される。MISFET(Metal Insulator Semiconductor Field Effect Transistor)を例にとってゲート素子製造工程を示すと以下の通りである。
【0006】
まず、素子分離溝が形成された半導体基板(例えばシリコン基板)の主面上に、熱酸化シリコン膜からなるゲート絶縁膜を熱酸化法により形成し、形成したゲート絶縁膜上に、窒素雰囲気中でシランガス等を用いたCVD法により多結晶シリコン膜を堆積する。次いで、キャップ層としてTEOS膜、窒化シリコン膜を堆積させる。
【0007】
次いで、窒化シリコン膜上にレジスト膜を塗布し、フォトリソグラフィーによりレジスト膜をパターニングする。次いで、パターニングされたレジスト膜をマスクとして、フッ素系ガス(CF4等)によって窒化シリコン膜、TEOS膜、多結晶シリコン膜、熱酸化シリコン膜をドライエッチングし、窒化シリコン膜、TEOS膜、多結晶シリコン膜、熱酸化シリコン膜から構成されるゲート素子を形成する。次いで、アッシングによりレジスト膜を除去する。
【0008】
ここで、ドライエッチング後には、被エッチング材である熱酸化シリコン膜、多結晶シリコン膜、TEOS膜等の非ドープCVD酸化シリコン膜、窒化シリコン膜の一部や、レジスト残渣、ドライエッチング生成物などが、ゲート素子表面に加工残渣として付着する。これら加工残渣が残存していると、引き続くイオン注入時に局所的に処理がなされない部分が生じ、デバイスの電気的特性に大きく影響する。特に、微細化された素子によって集積回路を構成する近年のLSIは、シリコン基板表面の異物が極めて小さくあっても、歩留りに大きく影響する。そのため、洗浄工程でいかに有効に異物を除去するかが重要である。
【0009】
このような加工残渣の除去には、フッ化水素酸およびバッファードフッ酸を構成成分とする半導体洗浄用組成物が広く用いられている。前記半導体洗浄用組成物による加工残渣除去は、素子表面をエッチングすることで残渣が剥離除去される原理に基づいている。これに関連するものとして、これまでに以下のような洗浄技術が開示されている。
【0010】
特開平11−80787号公報(特許文献1)には、酸性溶液、アルカリ性溶液もしくは水等の中性溶液に、アミン系の有機溶剤と、酸化剤を混合させた洗浄液により、半導体ウェハ表面に形成されたトレンチ孔のような高アスペクト比構造の微細加工溝内部への洗浄液の侵入を容易にし、深溝内部を洗浄する技術が開示されている。
【0011】
特開平10−172942号公報(特許文献2)には、15〜40重量%のフッ化アンモニウムと0.04〜0.3重量%のフッ化水素酸を含有するバッファードフッ酸に、200ppm以下の界面活性剤と7重量%以下の過酸化水素水とを加えた洗浄液を使用することによって、シリコン基板上に形成されたコンタクトホールやバイアホールのようなホールの拡張を防止して、設定通りのサイズに形成しつつ、堆積ポリマーや自然酸化膜およびダメージ層を除去できる半導体装置用洗浄液が開示されている。
【特許文献1】特開平11−80787号公報
【特許文献2】特開平10−172942号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
上述した従来技術は、いずれも素子表面をエッチングすることによって加工残渣を剥離除去する原理に基づいた半導体洗浄用組成物である。ここで、ゲート素子のような複数の膜を積層して構成される素子の場合、洗浄時の各種膜に対するエッチング量に差があると、洗浄後のゲート側壁部に段差を生じ、設計寸法通りのゲート素子形状を維持することができない。従って、洗浄時の各種膜に対するエッチング量の差を極力小さくすることが求められている。
【0013】
また、洗浄時の各種膜に対するエッチング速度が速いと、洗浄時の各種膜に対するエッチング量を調整することが難しくなり、実用上、プロセス安定性に問題を生じる恐れがある。従って、洗浄時の各種膜に対するエッチング速度は、実用上問題の無い範囲に適度に制御されていることが好ましい。
【0014】
しかしながら、特許文献1に記載の洗浄用組成物では、洗浄対象として、上述したような熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか2種類以上の膜種から構成される積層構造は考慮されていなかった。また、洗浄液温度は30℃〜90℃と高温であり、エッチング速度の抑制のためには低温化が求められる。
【0015】
また、特許文献2に記載の洗浄用組成物では、熱酸化シリコン膜に対するBPSG(Boron phosphorus silicate glass)膜のエッチング選択比や、BPSG膜とHTO(High Temperature Oxide)膜のエッチング速度、HTO膜とポリシリコン膜のエッチング速度に関して考慮されている。ここで、特許文献2における、熱酸化膜とHTO膜のエッチング量差が最小となる条件におけるエッチング速度から、例えば、1分あたりの熱酸化膜とHTO膜のエッチング量を計算すると、熱酸化膜のエッチング量は1.33nm、HTO膜のエッチング量は2.67nmであり、1分あたりの両膜のエッチング量差は1.34nmとなる。
【0016】
特許文献2に記載の技術において、このエッチング量差を低減する方法としてはエッチング時間を低減することが想定されるが、エッチング時間を低減することはプロセス安定性に関して問題を生じる可能性を高める。
【0017】
そこで本発明の目的は、ゲート素子を構成する熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜を含む積層膜が表面部分に存在する半導体装置に対して、常温において洗浄時の各種膜に対するエッチング量差を低減し、また、各種膜に対するエッチング速度を適度に制御することを可能とする半導体洗浄用組成物、および当該半導体洗浄用組成物を用いた半導体装置の製造方法を提供することにある。
【0018】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0019】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0020】
本発明の代表的な実施の形態による半導体装置の製造方法は、半導体基板の主面上に絶縁層を形成する工程と、前記絶縁層の上に導電層を堆積する工程と、前記導電層の上にフォトレジスト膜を形成し、前記フォトレジスト膜をパターニングする工程と、パターニングされた前記フォトレジスト膜をマスクとして、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含み、前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第1級アミンとを含む20℃〜28℃の混合水溶液からなることを特徴とするものである。
【発明の効果】
【0021】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0022】
本発明の代表的な実施の形態によれば、ゲート素子を構成する熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜に対して、常温において洗浄時の各種膜に対するエッチング速度を適度に制御することができ、かつ、各種膜のエッチング量差を低減することが可能となる。これにより、安定したプロセス制御が可能となり、かつ、積層膜端部に段差が発生することなく、設計寸法通りの素子形状を維持して加工残渣を除去することができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0024】
<概要>
本発明の一実施の形態は、熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜等からなる積層膜を有する半導体装置の洗浄用組成物として一般的な組成である、1〜40wt%のフッ化アンモニウムと、0.01〜0.1wt%のフッ化水素酸と、1〜10wt%の過酸化水素とを含み、さらに、1.2wt%以下の脂肪族第1級アミン(一般式CmH2m+1NH2)を含み、前記脂肪族第1級アミンを、炭素数が1〜6の水溶解性の高いアミン化合物とするものである。
【0025】
上記半導体洗浄用組成物に含まれる脂肪族第1級アミンは、親水部であるアミノ基(−NH2)を有し、水溶液中ではプロトン化され、正にチャージした−NH3+となる。また、アルキル基は疎水性を示す部位である。従って、脂肪族第1級アミンは、水溶液中において親水部と疎水部の両方の機能を兼ね備えている。そのため、表面が負にチャージする酸化シリコン膜とは、正にチャージするアミノ基とイオン性吸着をする。また、フッ酸系洗浄液中で表面が疎水性を示すシリコン系材料とは、疎水部であるアルキル基との疎水相互作用により表面への吸着がなされる。
【0026】
よって、酸化シリコン膜とシリコン系材料の両表面に吸着可能な脂肪族第1級アミンを添加することで、前記半導体洗浄用組成物中でエッチャントとして生成されるHFやHF2−によるエッチング反応から酸化シリコン膜およびシリコン系材料の両表面を保護することが可能となる。
【0027】
また、半導体洗浄用組成物に含まれるフッ化アンモニウムおよびフッ化水素酸が高濃度の場合には、エッチング速度は速くなる。洗浄時の各種膜に対するエッチング速度が速いと、洗浄時の各種膜に対するエッチング量を調整することが難しくなり、実用上、プロセス安定性に問題を生じる恐れがあるため、洗浄時の各種膜に対するエッチング速度は実用上問題の無い範囲に適度に制御されていることが好ましい。
【0028】
そこで、フッ化アンモニウムおよびフッ化水素酸が高濃度の洗浄液において、エッチング速度を実用上問題の無い範囲に適度に制御し、各種膜に対するエッチング量の差を極力小さくするためには、脂肪族第1級アミンを比較的高濃度に添加する。図30は、各炭素数の脂肪族第1級アミンの溶解度を示した図である。詳細は後述するが、炭素数が7以上の脂肪族第1級アミンでは溶解度が低く、上述したような効果が少なくなるため、本実施の形態で利用する脂肪族第1級アミンとしては、炭素数が1〜6のアミン化合物が好ましい。
【0029】
<実施の形態1>
以下、本発明の実施の形態1であるCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)の製造方法について説明する。図1〜図16は、各製造工程での半導体装置(CMISFET)の要部断面の例を示した図である。
【0030】
まず、図1に示すように、単結晶シリコンからなるウェハ1を熱処理して、その主面に酸化シリコン膜2を形成した後、この酸化シリコン膜2上に窒化シリコン膜3をCVD法により堆積する。次に、図2に示すように、窒化シリコン膜3上に素子分離領域を開孔したフォトレジスト膜4を形成し、このフォトレジスト膜4をマスクにして素子分離領域の窒化シリコン膜3をドライエッチングする。次に、フォトレジスト膜4を除去した後、図3に示すように、窒化シリコン膜3をマスクにして酸化シリコン膜2とウェハ1とを順次ドライエッチングして、ウェハ1に溝5aを形成する。続いて、900〜1100℃の熱酸化処理を施して、溝5aの内壁に酸化シリコン膜6を形成する。
【0031】
次に、図4に示すように、例えば、酸素とテトラエトキシシランとをソースガスに用いたCVD法でウェハ1上に酸化シリコン膜7を堆積する。次に、図5に示すように、酸化シリコン膜7を化学的研磨法(Chemical Mechanical Polishing:CMP法)によって研磨し、窒化シリコン膜3をストッパに用いて図4における溝5aの内部のみに酸化シリコン膜7を残すことにより、素子分離溝5を形成する。続いて、約1000℃の熱処理を施して、素子分離溝5の内部の酸化シリコン膜7をデンシファイ(焼き締め)する。
【0032】
次に、熱燐酸を用いたウェットエッチングで窒化シリコン膜3を除去した後、図6に示すように、pチャネル型MISFETの形成領域を開孔したフォトレジスト膜8をマスクにして、ウェハ1にn型ウェルを形成するための不純物(As(ヒ素)もしくはP(リン))をイオン打ち込みする。続いて、フォトレジスト膜8を除去した後、図7に示すように、nチャネル型MISFET形成領域を開孔したフォトレジスト膜9をマスクにして、ウェハ1にp型ウェルを形成するための不純物(B(ホウ素))をイオン打ち込みする。
【0033】
次に、フォトレジスト膜9を除去した後、ウェハ1を約1000℃で1分程度熱処理して、上記のn型不純物およびp型不純物を引き伸ばし拡散することにより、図8に示すように、pチャネル型MISFET形成領域のウェハ1にn型ウェル10を形成する。また同時に、nチャネル型MISFET形成領域のウェハ1にp型ウェル11を形成する。
【0034】
次に、図9に示すように、フッ酸系の水溶液を用いた浸漬処理により表面の酸化シリコン膜2を除去する。次に、ウェハ1を800〜900℃程度の水/酸素混合雰囲気中でその表面を酸化させることにより、図10に示すように、n型ウェル10およびp型ウェル11の表面に絶縁層であるゲート酸化膜12を形成する。
【0035】
次に、図11に示すように、CVD法でゲート酸化膜12の上部に導電層である多結晶シリコン膜13を堆積する。続いて、ゲート電極形成領域を覆い、それ以外が露出されるようにフォトレジスト膜14をパターニングする。次に、図12に示すように、フォトレジスト膜14をマスクとしたドライエッチングにより、図11における多結晶シリコン膜13とゲート酸化膜12をパターニングし、ゲート電極15を形成する。フォトレジスト膜14はアッシングにより除去する。
【0036】
次に、アッシング後も残留している加工残渣を、以下に説明する本実施の形態における半導体洗浄用組成物を用いて除去する。ここで使用する、本実施の形態における半導体洗浄用組成物からなる洗浄液は、1〜40wt%のフッ化アンモニウムと、0.01〜0.1wt%のフッ化水素酸と、1〜10wt%の過酸化水素と、1.2wt%以下の脂肪族第1級アミン(一般式CmH2m+1NH2)とを含んだ水溶液であり、前記脂肪族第1級アミンを、炭素数が1〜6の水溶解性の高いアミン化合物とするものである。
【0037】
脂肪族第1級アミンの濃度が上記の範囲の上限を超えた場合は、後述するように、多結晶シリコン膜13のエッチング速度より、熱酸化シリコン膜(ゲート酸化膜12)のエッチング速度が速くなるため、ゲート素子下部にアンダーカットを生じ、ゲート電極15の電気特性が悪化する。表1に、前記半導体洗浄用組成物として、例えば、2wt%のフッ化アンモニウム、0.01wt%のフッ化水素酸、1.5wt%の過酸化水素、0.01wt%のブチルアミン(C4H9NH2)を含む半導体洗浄用組成物を用いて、熱酸化シリコン膜、多結晶シリコン膜を25℃にて1分間洗浄した際のエッチング量を示す。
【0038】
【表1】
【0039】
表1に示すように、上記半導体洗浄用組成物を用いることで、1分間洗浄における熱酸化シリコン膜のエッチング量を0.14nm、多結晶シリコン膜のエッチング量を0.41nmと小さくすることができ、かつ、熱酸化シリコン膜と多結晶シリコン膜の1分間洗浄におけるエッチング量差0.27nmと極めて小さくすることが可能になる。従って、積層膜端部に段差が発生することなく、LOPデバイスにおいても設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【0040】
上記半導体洗浄用組成物による洗浄後は、例えば、純水や超純水、希塩酸、希硫酸、希硝酸等を用いたリンス処理を施す。その後の乾燥処理では、例えば、窒素またはアルゴンガス等のような不活性化ガス雰囲気中においてスピン乾燥処理を施す。または、イソプロピルアルコール雰囲気中で蒸気乾燥処理を行う方法を用いてもよい。
【0041】
以上のような洗浄処理の後、図13に示すように、pチャネル型MISFETの形成領域にp型不純物、例えば、B(ホウ素)を垂直および斜め方向からイオン打ち込みして、ゲート電極15の両側のn型ウェル10にp−型半導体領域16を形成する。また、nチャネル型MISFETの形成領域にn型不純物、例えば、P(リン)を垂直方向および斜め方向からイオン打ち込みして、ゲート電極15の両側のp型ウェル11にn−型半導体領域17を形成する。
【0042】
次に、図14に示すように、ウェハ1上にCVD法で堆積した酸化シリコン膜を異方性エッチングして、ゲート電極15の側壁にサイドウォールスペーサ18を形成する。続いて、pチャネル型MISFETの形成領域にp型不純物、例えば、B(ホウ素)をイオン打ち込みして、ゲート電極15の両側のn型ウェル10にp+型半導体領域19を形成する。また、nチャネル型MISFETの形成領域にn型不純物、例えば、P(リン)をイオン打ち込みして、ゲート電極15の両側のp型ウェル11にn+型半導体領域20を形成する。
【0043】
次に、ウェハ1の表面を洗浄した後、図15に示すように、pチャネル型MISFETのゲート電極15、p+型半導体領域19(ソース領域、ドレイン領域)、および、nチャネル型MISFETのゲート電極15、n+型半導体領域20(ソース領域、ドレイン領域)のそれぞれの表面に金属膜をスパッタリング法により堆積し、熱処理の後に未反応の金属膜を除去することにより、pチャネル型MISFETのゲート電極15、p+型半導体領域19、および、nチャネル型MISFETのゲート電極15、n+型半導体領域20のそれぞれの表面にシリサイド層21を形成する。
【0044】
その後、図16に示すように、ウェハ1上にCVD法で堆積した酸化シリコン膜22に接続孔23〜26を形成し、続いて、酸化シリコン膜22上にスパッタリング法で堆積した金属膜をパターニングして配線27〜29を形成することにより、本実施の形態のCMISFETプロセスがほぼ完了する。
【0045】
上述したように、本実施の形態における半導体洗浄用組成物を用いることにより、ゲート素子を構成する熱酸化シリコン膜、多結晶シリコン膜に対して、洗浄時の各種膜に対するエッチング速度を適度に制御することが可能となり、かつ、各種膜のエッチング量差をLOPデバイスにおける許容変動量の0.95nm以下に抑制することができる。これにより、安定したプロセス制御が可能となり、かつ、積層膜端部に段差が発生することなく、設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【0046】
<実施の形態2>
以下、本発明の実施の形態2であるCMISFETの製造方法について説明する。図17〜図21は、各製造工程での半導体装置(CMISFET)の要部断面の例を示した図である。なお、実施の形態1における図1〜図10までの工程は、本実施の形態でも同様であるため再度の説明は省略し、図10に続く工程について説明する。
【0047】
上述の実施の形態1と同様にして、図10に示すように、ウェハ1の主面上にゲート酸化膜12を形成し、次に、図17に示すように、CVD法により多結晶シリコン膜30を堆積させる。次に、図18に示すように、TEOS膜、窒化シリコン膜、およびTEOS膜を順次堆積することによってONO膜(酸化膜、窒化膜、酸化膜の積層膜)31を形成する。次に、図19に示すように、CVD法により多結晶シリコン膜32を堆積させ、続いて、CVD法によりTEOS膜33を堆積させる。
【0048】
次に、図20に示すように、フォトレジスト膜34をマスクにしてTEOS膜33をドライエッチングすることにより、多結晶シリコン膜32の一部を露出させる。次に、フォトレジスト膜34を除去した後、図21に示すように、TEOS膜33をマスクにして図20における多結晶シリコン膜32をドライエッチングし、さらに、多結晶シリコン膜32の下層のONO膜31、多結晶シリコン膜30、ゲート酸化膜12をドライエッチングすることにより、多結晶シリコン膜30からなるフローティングゲート電極35、および多結晶シリコン膜32からなるコントロール電極36を形成する。
【0049】
次に、加工残渣を以下に説明する本実施の形態における半導体洗浄用組成物を用いて除去する。ここで使用する、本実施の形態における半導体洗浄用組成物からなる洗浄液は、1〜40wt%のフッ化アンモニウムと、0.01〜0.1wt%のフッ化水素酸と、1〜10wt%の過酸化水素と、1.2wt%以下の脂肪族第1級アミン(一般式CmH2m+1NH2)とを含んだ水溶液であり、前記脂肪族第1級アミンを、炭素数が1〜6の水溶解性の高いアミン化合物とするものである。
【0050】
表2に、前記半導体洗浄用組成物として、例えば、32wt%のフッ化アンモニウム、0.09wt%のフッ化水素酸、3.1wt%の過酸化水素、0.8wt%のブチルアミンを含む半導体洗浄用組成物を用いて、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜を25℃にて1分間洗浄した際のエッチング量を示す。
【0051】
【表2】
【0052】
表2に示すように、上記半導体洗浄用組成物を用いることで、1分間洗浄における熱酸化シリコン膜のエッチング量を0.17nm、多結晶シリコン膜のエッチング量を0.2nm、TEOS膜のエッチング量を0.32nm、窒化シリコン膜のエッチング量を0.28nmと小さくすることができ、かつ、熱酸化シリコン膜と多結晶シリコン膜とTEOS膜と窒化シリコン膜の1分間洗浄におけるエッチング量差を最大でも0.15nmと極めて小さくすることが可能になる。従って、積層膜端部に段差が発生することなく、LOPデバイスにおいても設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【0053】
実施の形態1と同様に、上記半導体洗浄用組成物による洗浄後は、例えば、純水や超純水、希塩酸、希硫酸、希硝酸等を用いたリンス処理を施す。その後の乾燥処理では、例えば、窒素またはアルゴンガス等のような不活性化ガス雰囲気中においてスピン乾燥処理を施す。または、イソプロピルアルコール雰囲気中で蒸気乾燥処理を行う方法を用いてもよい。なお、以降の工程は、実施の形態1の図13〜図16で説明したものとほぼ同様であるため再度の説明は省略する。
【0054】
<実施の形態3>
以下、本発明の実施の形態3であるCMISFETの製造方法について説明する。図22、図23は、各製造工程での半導体装置(CMISFET)の要部断面の例を示した図である。なお、実施の形態1における図1〜図13までの工程は、本実施の形態でも同様であるため再度の説明は省略し、図13に続く工程について説明する。
【0055】
上述の実施の形態1と同様にして、図13に示すように、ウェハ1の主面上にゲート電極15を形成し、ゲート電極15の両側のn型ウェル10にp−型半導体領域16を形成し、また、ゲート電極15の両側のp型ウェル11にn−型半導体領域17を形成する。
【0056】
次に、図22に示すように、ゲート電極15上にCVD法によりTEOS膜37、窒化シリコン膜38、TEOS膜39を順次堆積させてONO膜を形成する。次に、図23に示すように、TEOS膜37、窒化シリコン膜38、TEOS膜39を、RIE(Reactive Ion Etching)などの異方性エッチングすることで、ゲート電極15の側壁上に、TEOS膜37、窒化シリコン膜38、TEOS膜39のONO膜からなるサイドウォールスペーサを形成する。
【0057】
次に、加工残渣を以下に説明する本実施の形態における半導体洗浄用組成物を用いて除去する。ここで使用する、本実施の形態における半導体洗浄用組成物からなる洗浄液は、1〜40wt%のフッ化アンモニウムと、0.01〜0.1wt%のフッ化水素酸と、1〜10wt%の過酸化水素と、1.2wt%以下の脂肪族第1級アミン(一般式CmH2m+1NH2)とを含んだ水溶液であり、前記脂肪族第1級アミンを、炭素数が1〜6の水溶解性の高いアミン化合物とするものである。
【0058】
表3に、前記半導体洗浄用組成物として、例えば、32wt%のフッ化アンモニウム、0.01wt%のフッ化水素酸、3.1wt%の過酸化水素、1wt%のブチルアミンを含む半導体洗浄用組成物を用いて、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜を25℃にて1分間洗浄した際のエッチング量を示す。
【0059】
【表3】
【0060】
表3に示すように、上記半導体洗浄用組成物を用いることで、1分間洗浄における熱酸化シリコン膜のエッチング量を0.11nm、多結晶シリコン膜のエッチング量を0.11nm、TEOS膜のエッチング量を0.33nm、窒化シリコン膜のエッチング量を0.31nmと小さくすることができ、かつ、熱酸化シリコン膜と多結晶シリコン膜とTEOS膜と窒化シリコン膜の1分間洗浄におけるエッチング量差を最大でも0.22nmと極めて小さくすることが可能になる。従って、積層膜端部に段差が発生することなく、LOPデバイスにおいても設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【0061】
実施の形態1と同様に、上記半導体洗浄用組成物による洗浄後は、例えば、純水や超純水、希塩酸、希硫酸、希硝酸等を用いたリンス処理を施す。その後の乾燥処理では、例えば、窒素またはアルゴンガス等のような不活性化ガス雰囲気中においてスピン乾燥処理を施す。または、イソプロピルアルコール雰囲気中で蒸気乾燥処理を行う方法を用いてもよい。なお、以降の工程は、実施の形態1の図15〜図16で説明したものとほぼ同様であるため再度の説明は省略する。
【0062】
<性能評価>
上述した実施の形態1〜3では、洗浄時間を1分間として説明したが、プロセス条件の許す範囲で洗浄時間は任意に変更することが可能である。なお、洗浄時間を変更した場合の半導体洗浄用組成物の組成は、後述する図29に示される範囲から任意に選択可能である。ここで、図29を導出するにあたり、本実施の形態における半導体洗浄用組成物の組成および洗浄時間に基づく性能評価について以下に説明する。
【0063】
図24〜図28は、各種濃度のフッ化アンモニウム、およびフッ化水素酸、過酸化水素混合溶液中におけるブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。なお、半導体洗浄用組成物の温度は25℃としているが、20℃〜28℃の範囲であることが好ましい。
【0064】
図24〜図28においては、いずれもブチルアミン濃度の増加に対して、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度が遅くなる傾向があることが分かる。従って、フッ化アンモニウム、フッ化水素酸、過酸化水素混合溶液中におけるブチルアミン濃度を調整することによって、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度を小さく調整することが可能となる。
【0065】
さらに、図24〜図28においては、ブチルアミン濃度が低い領域では多結晶シリコン膜やTEOS膜のエッチング速度よりも熱酸化シリコン膜のエッチング速度のほうが遅く、その差も大きい。ブチルアミン濃度が高くなるにつれて、多結晶シリコン膜のエッチング速度と熱酸化シリコン膜のエッチング速度が近くなり、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度差を小さく調整することが可能となる。
【0066】
エッチング速度差を小さく調整することが可能となるブチルアミン濃度は、フッ化アンモニウム濃度によって異なるが、概ね0.1wt%〜1wt%程度の範囲に入ることが分かる。従って、脂肪族第1級アミンの濃度としてこのレベルの範囲のものを実現するには、図30より、脂肪族第1級アミンの炭素数は1〜6が好ましい。
【0067】
一方、ブチルアミン濃度がある濃度以上になると、熱酸化シリコン膜のエッチング速度のほうが多結晶シリコン膜やTEOS膜のエッチング速度よりも速くなる。ここで、例えばゲート素子の構成を考えると、熱酸化シリコン膜からなるゲート酸化膜の上に、ゲート電極として多結晶シリコン膜が積層されている(さらにその上にキャップ膜としてTEOS膜、窒化シリコン膜が積層されていてもよい)。従って、ゲート素子を洗浄する場合、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなると、ゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【0068】
そのため、ブチルアミン濃度の最大値は、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度と等しくなる濃度とすることが好ましい。図24〜図28において、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度と等しくなるブチルアミン濃度を、Xとしてそれぞれの図中に破線で示した。
【0069】
一方、ブチルアミン濃度が低い領域では、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度が大きく異なっている。図24〜図28において、洗浄時の各種膜に対するエッチング量差を、例えば、LOPデバイスにおける許容変動量の0.95nm以下とするための半導体洗浄用組成物の組成は、以下のように規定される。
【0070】
図24〜図28において、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が最大でも0.95nmとなるブチルアミン濃度の最小値について、枚葉洗浄における最低洗浄時間を10秒とした場合の濃度をA、洗浄時間を20秒とした場合の濃度をB、洗浄時間を30秒とした場合の濃度をC、洗浄時間を60秒とした場合の濃度をD、洗浄時間を120秒とした場合の濃度をEとして、それぞれの図中に破線で示した。この内容に基づいて、各種膜に対するエッチング量から各洗浄時間に対するブチルアミンの最適濃度範囲を求めると、以下の通りとなる。
【0071】
図24のグラフは、例えば、2wt%のフッ化アンモニウムと、0.01wt%のフッ化水素酸と、1.5wt%の過酸化水素とを含む混合水溶液に種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【0072】
図24のグラフから、ブチルアミン濃度0.08wt%(X)以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度0.08wt%(X)以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。また、ブチルアミンを添加せずとも(A〜C)、最低洗浄時間10秒から洗浄時間30秒の間では、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差は0.95nm以内となることが分かる。
【0073】
一方、ブチルアミン濃度0.009wt%(D)以下では、洗浄時間60秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.017wt%(E)以下では、洗浄時間120秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0074】
従って、図24のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間10秒から洗浄時間30秒の間では0.08wt%以下の範囲が好ましく、洗浄時間60秒では0.009wt%以上、0.08wt%以下の範囲が好ましく、洗浄時間120秒では0.017wt%以上、0.08wt%以下の範囲が好ましい範囲となる。同様にして、図25〜図28についても、各種膜に対するエッチング量から各洗浄時間に対するブチルアミンの最適濃度範囲を求めた。
【0075】
図25のグラフは、例えば、7.1wt%のフッ化アンモニウムと、0.02wt%のフッ化水素酸と、5.4wt%の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【0076】
図25のグラフから、ブチルアミン濃度0.22wt%(X)以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度0.22wt%(X)以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【0077】
一方、ブチルアミン濃度0.015wt%(A)以下では、最低洗浄時間10秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.04wt%(B)以下では、洗浄時間20秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0078】
また、ブチルアミン濃度0.055wt%(C)以下では、洗浄時間30秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.09wt%(D)以下では、洗浄時間60秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.13wt%(E)以下では、洗浄時間120秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0079】
従って、図25のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間10秒では0.015wt%以上、0.22wt%以下の範囲が好ましく、洗浄時間20秒では0.04wt%以上、0.22wt%以下の範囲が好ましく、洗浄時間30秒では0.055wt%以上、0.22wt%以下の範囲が好ましく、洗浄時間60秒では0.09wt%以上、0.22wt%以下の範囲が好ましく、洗浄時間120秒では0.13wt%以上、0.22wt%以下の範囲が好ましい範囲となる。
【0080】
図26のグラフは、例えば、21wt%のフッ化アンモニウムと、0.06wt%のフッ化水素酸と、3.1wt%の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【0081】
図26のグラフから、ブチルアミン濃度0.7wt%(X)以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度0.7wt%(X)以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【0082】
一方、ブチルアミン濃度0.06wt%(A)以下では、最低洗浄時間10秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.12wt%(B)以下では、洗浄時間20秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.15wt%(C)以下では、洗浄時間30秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0083】
また、ブチルアミン濃度0.25wt%(D)以下では、洗浄時間60秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.31wt%(E)以下では、洗浄時間120秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0084】
従って、図26のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間10秒では0.06wt%以上、0.7wt%以下の範囲が好ましく、洗浄時間20秒では0.12wt%以上、0.7wt%以下の範囲が好ましく、洗浄時間30秒では0.15wt%以上、0.7wt%以下の範囲が好ましく、洗浄時間60秒では0.25wt%以上、0.7wt%以下の範囲が好ましく、洗浄時間120秒では0.31wt%以上、0.7wt%以下の範囲が好ましい範囲となる。
【0085】
図27のグラフは、例えば、32wt%のフッ化アンモニウムと、0.01wt%のフッ化水素酸と、3.1wt%の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【0086】
図27のグラフから、ブチルアミン濃度1wt%(X)以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従ってブチルアミン濃度1wt%(X)以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【0087】
一方、ブチルアミン濃度0.14wt%(A)以下では、最低洗浄時間10秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.22wt%(B)以下では、洗浄時間20秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.25wt%(C)以下では、洗浄時間30秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0088】
また、ブチルアミン濃度0.35wt%(D)以下では、洗浄時間60秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.48wt%(E)以下では、洗浄時間120秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0089】
従って、図27のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間10秒では0.14wt%以上、1wt%以下の範囲が好ましく、洗浄時間20秒では0.22wt%以上、1wt%以下の範囲が好ましく、洗浄時間30秒では0.25wt%以上、1wt%以下の範囲が好ましく、洗浄時間60秒では0.35wt%以上、1wt%以下の範囲が好ましく、洗浄時間120秒では0.48wt%以上、1wt%以下の範囲が好ましい範囲となる。
【0090】
図28のグラフは、例えば、32wt%のフッ化アンモニウムと、0.09wt%のフッ化水素酸と、3.1wt%の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【0091】
図28のグラフから、ブチルアミン濃度0.95wt%(X)以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度0.95wt%(X)以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【0092】
一方、ブチルアミン濃度0.45wt%(A)以下では、最低洗浄時間10秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.53wt%(B)以下では、洗浄時間20秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.58wt%(C)以下では、洗浄時間30秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0093】
また、ブチルアミン濃度0.64wt%(D)以下では、洗浄時間60秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.68wt%(E)以下では、洗浄時間120秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0094】
従って、図28のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間10秒では0.45wt%以上、0.95wt%以下の範囲が好ましく、洗浄時間20秒では0.53wt%以上、0.95wt%以下の範囲が好ましく、洗浄時間30秒では0.58wt%以上、0.95wt%以下の範囲が好ましく、洗浄時間60秒では0.64wt%以上、0.95wt%以下の範囲が好ましく、洗浄時間120秒では0.68wt%以上、0.95wt%以下の範囲が好ましい範囲となる。
【0095】
図29は、図24〜図28にて得られた、各洗浄時間におけるブチルアミン濃度範囲とフッ化アンモニウム濃度との関係を示したグラフである。このグラフから、ブチルアミンとフッ化アンモニウムの混合濃度範囲の関係が導き出される。
【0096】
洗浄時間に関わらず、フッ化アンモニウム濃度をx[wt%]、ブチルアミン濃度をy[wt%]とすると、各フッ化アンモニウム濃度におけるブチルアミン濃度の上限は、
y=0.032x …式1
で表される。
【0097】
一方、ブチルアミン濃度の下限は、最低洗浄時間10秒の場合には、
y=0.0045x−0.016 …式2
で表される。よって、最低洗浄時間10秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
0.0045x−0.016≦y≦0.032x …式3
が導き出される。
【0098】
また、洗浄時間20秒の場合には、ブチルアミン濃度の下限は、
y=0.0071x−0.015 …式4
で表される。よって、洗浄時間20秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
0.0071x−0.015≦y≦0.032x …式5
が導き出される。
【0099】
また、洗浄時間30秒の場合には、ブチルアミン濃度の下限は、
y=0.0076x …式6
で表される。よって、洗浄時間30秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
0.0076x≦y≦0.032x …式7
が導き出される。
【0100】
また、洗浄時間60秒の場合には、ブチルアミン濃度の下限は、
y=0.011x …式8
で表される。よって、洗浄時間60秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
0.011x≦y≦0.032x …式9
が導き出される。
【0101】
また、洗浄時間120秒の場合には、ブチルアミン濃度の下限は、
y=0.015x …式10
で表される。よって、洗浄時間120秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
0.015x≦y≦0.032x …式11
が導き出される。
【0102】
これらの関係式を用いて、対象の洗浄時間と半導体洗浄用組成物に含まれるフッ化アンモニウム濃度とに基づいて、半導体洗浄用組成物に含まれるブチルアミンの最適濃度範囲を決定することができる。なお、上記の式1〜式11においてyは負の値をとらないため、yが負となる場合は全てy=0として規定する。
【0103】
式1および図29のグラフより、最適濃度範囲におけるブチルアミンの濃度の最大値は、洗浄時間に関わらず、フッ化アンモニウムの濃度が最大の40wt%である場合の1.28wt%となるが、1.2wt%とするのが好ましい。
【0104】
また、図29および式1〜11に示されるように、各洗浄時間における各フッ化アンモニウム濃度に対するブチルアミン濃度の上限および下限は、フッ化アンモニウム濃度の増加に対応して増加し、いずれも一次関数で表されることが分かる。また、ブチルアミン濃度の上限を表す一次関数は、各洗浄時間に関わらず一定となるが、ブチルアミン濃度の下限を表す一次関数については、その傾きは洗浄時間が長くなるほど大きくなる。すなわち、洗浄時間を長くするほど、フッ化アンモニウムとブチルアミンの最適な混合濃度範囲は狭くなる。
【0105】
なお、上述した本実施の形態では、各種膜のエッチング量差がLOPデバイスの許容変動量である0.95nm以下となるように、ブチルアミンの最適濃度範囲を求めたが、許容変動量を別の値とした場合にも上記と同様の手法によって最適濃度範囲を求めることができる。
【0106】
以上に説明したように、本実施の形態では、半導体洗浄用組成物の組成を最適化することによって、上述したように、熱酸化シリコン膜、TEOS膜等の非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか2種類以上を含む積層膜に対して、常温において洗浄時の各種膜に対するエッチング速度を適度に制御することが可能となり、また、各種膜のエッチング量差を小さく制御することが可能となる。
【0107】
これにより、安定したプロセス制御が可能となり、かつ、積層膜端部に段差が発生することなく、設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。例えば、LOPデバイスのゲート素子においても、各種膜のエッチング量差を0.95nm以下と小さくすることが可能となる。
【0108】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0109】
例えば、実施の形態1〜3においては、ゲート電極形成後の洗浄処理について説明したが、これに限定されるものではなく種々変更可能であり、例えば、素子分離溝形成後や、スルーホール、ビアホールの加工後等にも適用できる。また、本発明者らの検討によれば、半導体洗浄用組成物に含まれる脂肪族第1級アミンは、上記実施の形態において使用したブチルアミンに限らず、炭素数1〜6の脂肪族第1級アミンにおいても同様の効果を確認しており、炭素数1〜6の脂肪族第1級アミンであれば、上記実施の形態の半導体洗浄用組成物に使用することができる。
【産業上の利用可能性】
【0110】
本発明は、半導体洗浄用組成物および半導体装置の製造方法における洗浄工程に利用可能である。
【図面の簡単な説明】
【0111】
【図1】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図2】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図3】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図4】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図5】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図6】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図7】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図8】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図9】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図10】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図11】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図12】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図13】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図14】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図15】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図16】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図17】本発明の実施の形態2における、各製造工程での半導体装置の要部断面の例を示した図である。
【図18】本発明の実施の形態2における、各製造工程での半導体装置の要部断面の例を示した図である。
【図19】本発明の実施の形態2における、各製造工程での半導体装置の要部断面の例を示した図である。
【図20】本発明の実施の形態2における、各製造工程での半導体装置の要部断面の例を示した図である。
【図21】本発明の実施の形態2における、各製造工程での半導体装置の要部断面の例を示した図である。
【図22】本発明の実施の形態3における、各製造工程での半導体装置の要部断面の例を示した図である。
【図23】本発明の実施の形態3における、各製造工程での半導体装置の要部断面の例を示した図である。
【図24】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図25】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図26】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図27】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図28】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図29】本発明の一実施の形態における、各洗浄時間におけるブチルアミン濃度範囲とフッ化アンモニウム濃度との関係を示したグラフである。
【図30】本発明の一実施の形態における、各炭素数の脂肪族第1級アミンの溶解度を示した図である。
【符号の説明】
【0112】
1…ウェハ、2…酸化シリコン膜、3…窒化シリコン膜、4…フォトレジスト膜、5…素子分離溝、5a…溝、6…酸化シリコン膜、7…酸化シリコン膜、8…フォトレジスト膜、9…フォトレジスト膜、10…n型ウェル、11…p型ウェル、12…ゲート酸化膜、13…多結晶シリコン膜、14…フォトレジスト膜、15…ゲート電極、16…p−型半導体領域、17…n−型半導体領域、18…サイドウォールスペーサ、19…p+型半導体領域、20…n+型半導体領域、21…シリサイド層、22…酸化シリコン膜、23〜26…接続孔、27〜29…配線、
30…多結晶シリコン膜、31…ONO膜、32…多結晶シリコン膜、33…TEOS膜、34…フォトレジスト膜、35…フローティングゲート電極、36…コントロール電極、
37…TEOS膜、38…窒化シリコン膜、39…TEOS膜。
【技術分野】
【0001】
本発明は、半導体装置の製造方法および半導体洗浄用組成物に関し、特に、ゲート素子等をドライエッチング加工等する際に付着する加工残渣を除去する洗浄工程に適用して有効な技術に関するものである。
【背景技術】
【0002】
LSI(大規模集積回路)などの半導体装置においては、回路素子の形成に対して要求される加工寸法は半導体装置の集積度向上に伴って、年々微細化している。さらに、プロセス中における回路素子加工寸法の許容変動量は、例えば、NEDO技術開発機構(独立行政法人 新エネルギー・産業技術総合開発機構)の半導体技術ロードマップによれば、LSTP(Low Stand-by Power)およびLOP(Low Operation Power)デバイスの物理ゲート長20nm/16nmにおけるゲート寸法ばらつきは、2.4nm/1.9nm以下に制御することが求められている。
【0003】
上記ゲート寸法ばらつきの許容変動量は、主に加工時の寸法変動を規定しているが、洗浄工程においても、上記以上の寸法変動量が許容されるものではないことは容易に想定される。ここで、ゲート素子のような複数の膜を積層して構成される素子の場合、洗浄時の各種膜に対するエッチング量に差があると、洗浄後のゲート側壁部に段差を生じ、設計寸法通りのゲート素子形状を維持することはできない。従って、洗浄時の各種膜に対するエッチング量の差は極力小さくすることが求められている。
【0004】
特に、洗浄工程においては、ゲート側壁の左右からエッチングが行われることを考慮すると、洗浄時の最大エッチング量の差に対する許容量は、上記ゲート寸法バラツキの1/2と考えられる。すなわち、洗浄における寸法変動量は、より許容変動量の小さなLOPデバイスを考慮すれば、1.9nmの1/2である0.95nm以下まで小さくする必要がある。
【0005】
半導体装置の回路素子であるゲート素子は、例えば、シリコン基板上に熱酸化シリコン膜、TEOS膜(テトラエトキシシランガスを用いたCVD法(化学気相成長法:Chemical Vapor Deposition)による非ドープ酸化膜)、多結晶シリコン膜、窒化シリコン膜を構成材料として形成される。MISFET(Metal Insulator Semiconductor Field Effect Transistor)を例にとってゲート素子製造工程を示すと以下の通りである。
【0006】
まず、素子分離溝が形成された半導体基板(例えばシリコン基板)の主面上に、熱酸化シリコン膜からなるゲート絶縁膜を熱酸化法により形成し、形成したゲート絶縁膜上に、窒素雰囲気中でシランガス等を用いたCVD法により多結晶シリコン膜を堆積する。次いで、キャップ層としてTEOS膜、窒化シリコン膜を堆積させる。
【0007】
次いで、窒化シリコン膜上にレジスト膜を塗布し、フォトリソグラフィーによりレジスト膜をパターニングする。次いで、パターニングされたレジスト膜をマスクとして、フッ素系ガス(CF4等)によって窒化シリコン膜、TEOS膜、多結晶シリコン膜、熱酸化シリコン膜をドライエッチングし、窒化シリコン膜、TEOS膜、多結晶シリコン膜、熱酸化シリコン膜から構成されるゲート素子を形成する。次いで、アッシングによりレジスト膜を除去する。
【0008】
ここで、ドライエッチング後には、被エッチング材である熱酸化シリコン膜、多結晶シリコン膜、TEOS膜等の非ドープCVD酸化シリコン膜、窒化シリコン膜の一部や、レジスト残渣、ドライエッチング生成物などが、ゲート素子表面に加工残渣として付着する。これら加工残渣が残存していると、引き続くイオン注入時に局所的に処理がなされない部分が生じ、デバイスの電気的特性に大きく影響する。特に、微細化された素子によって集積回路を構成する近年のLSIは、シリコン基板表面の異物が極めて小さくあっても、歩留りに大きく影響する。そのため、洗浄工程でいかに有効に異物を除去するかが重要である。
【0009】
このような加工残渣の除去には、フッ化水素酸およびバッファードフッ酸を構成成分とする半導体洗浄用組成物が広く用いられている。前記半導体洗浄用組成物による加工残渣除去は、素子表面をエッチングすることで残渣が剥離除去される原理に基づいている。これに関連するものとして、これまでに以下のような洗浄技術が開示されている。
【0010】
特開平11−80787号公報(特許文献1)には、酸性溶液、アルカリ性溶液もしくは水等の中性溶液に、アミン系の有機溶剤と、酸化剤を混合させた洗浄液により、半導体ウェハ表面に形成されたトレンチ孔のような高アスペクト比構造の微細加工溝内部への洗浄液の侵入を容易にし、深溝内部を洗浄する技術が開示されている。
【0011】
特開平10−172942号公報(特許文献2)には、15〜40重量%のフッ化アンモニウムと0.04〜0.3重量%のフッ化水素酸を含有するバッファードフッ酸に、200ppm以下の界面活性剤と7重量%以下の過酸化水素水とを加えた洗浄液を使用することによって、シリコン基板上に形成されたコンタクトホールやバイアホールのようなホールの拡張を防止して、設定通りのサイズに形成しつつ、堆積ポリマーや自然酸化膜およびダメージ層を除去できる半導体装置用洗浄液が開示されている。
【特許文献1】特開平11−80787号公報
【特許文献2】特開平10−172942号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
上述した従来技術は、いずれも素子表面をエッチングすることによって加工残渣を剥離除去する原理に基づいた半導体洗浄用組成物である。ここで、ゲート素子のような複数の膜を積層して構成される素子の場合、洗浄時の各種膜に対するエッチング量に差があると、洗浄後のゲート側壁部に段差を生じ、設計寸法通りのゲート素子形状を維持することができない。従って、洗浄時の各種膜に対するエッチング量の差を極力小さくすることが求められている。
【0013】
また、洗浄時の各種膜に対するエッチング速度が速いと、洗浄時の各種膜に対するエッチング量を調整することが難しくなり、実用上、プロセス安定性に問題を生じる恐れがある。従って、洗浄時の各種膜に対するエッチング速度は、実用上問題の無い範囲に適度に制御されていることが好ましい。
【0014】
しかしながら、特許文献1に記載の洗浄用組成物では、洗浄対象として、上述したような熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか2種類以上の膜種から構成される積層構造は考慮されていなかった。また、洗浄液温度は30℃〜90℃と高温であり、エッチング速度の抑制のためには低温化が求められる。
【0015】
また、特許文献2に記載の洗浄用組成物では、熱酸化シリコン膜に対するBPSG(Boron phosphorus silicate glass)膜のエッチング選択比や、BPSG膜とHTO(High Temperature Oxide)膜のエッチング速度、HTO膜とポリシリコン膜のエッチング速度に関して考慮されている。ここで、特許文献2における、熱酸化膜とHTO膜のエッチング量差が最小となる条件におけるエッチング速度から、例えば、1分あたりの熱酸化膜とHTO膜のエッチング量を計算すると、熱酸化膜のエッチング量は1.33nm、HTO膜のエッチング量は2.67nmであり、1分あたりの両膜のエッチング量差は1.34nmとなる。
【0016】
特許文献2に記載の技術において、このエッチング量差を低減する方法としてはエッチング時間を低減することが想定されるが、エッチング時間を低減することはプロセス安定性に関して問題を生じる可能性を高める。
【0017】
そこで本発明の目的は、ゲート素子を構成する熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜を含む積層膜が表面部分に存在する半導体装置に対して、常温において洗浄時の各種膜に対するエッチング量差を低減し、また、各種膜に対するエッチング速度を適度に制御することを可能とする半導体洗浄用組成物、および当該半導体洗浄用組成物を用いた半導体装置の製造方法を提供することにある。
【0018】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0019】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0020】
本発明の代表的な実施の形態による半導体装置の製造方法は、半導体基板の主面上に絶縁層を形成する工程と、前記絶縁層の上に導電層を堆積する工程と、前記導電層の上にフォトレジスト膜を形成し、前記フォトレジスト膜をパターニングする工程と、パターニングされた前記フォトレジスト膜をマスクとして、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含み、前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第1級アミンとを含む20℃〜28℃の混合水溶液からなることを特徴とするものである。
【発明の効果】
【0021】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0022】
本発明の代表的な実施の形態によれば、ゲート素子を構成する熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜に対して、常温において洗浄時の各種膜に対するエッチング速度を適度に制御することができ、かつ、各種膜のエッチング量差を低減することが可能となる。これにより、安定したプロセス制御が可能となり、かつ、積層膜端部に段差が発生することなく、設計寸法通りの素子形状を維持して加工残渣を除去することができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0024】
<概要>
本発明の一実施の形態は、熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜等からなる積層膜を有する半導体装置の洗浄用組成物として一般的な組成である、1〜40wt%のフッ化アンモニウムと、0.01〜0.1wt%のフッ化水素酸と、1〜10wt%の過酸化水素とを含み、さらに、1.2wt%以下の脂肪族第1級アミン(一般式CmH2m+1NH2)を含み、前記脂肪族第1級アミンを、炭素数が1〜6の水溶解性の高いアミン化合物とするものである。
【0025】
上記半導体洗浄用組成物に含まれる脂肪族第1級アミンは、親水部であるアミノ基(−NH2)を有し、水溶液中ではプロトン化され、正にチャージした−NH3+となる。また、アルキル基は疎水性を示す部位である。従って、脂肪族第1級アミンは、水溶液中において親水部と疎水部の両方の機能を兼ね備えている。そのため、表面が負にチャージする酸化シリコン膜とは、正にチャージするアミノ基とイオン性吸着をする。また、フッ酸系洗浄液中で表面が疎水性を示すシリコン系材料とは、疎水部であるアルキル基との疎水相互作用により表面への吸着がなされる。
【0026】
よって、酸化シリコン膜とシリコン系材料の両表面に吸着可能な脂肪族第1級アミンを添加することで、前記半導体洗浄用組成物中でエッチャントとして生成されるHFやHF2−によるエッチング反応から酸化シリコン膜およびシリコン系材料の両表面を保護することが可能となる。
【0027】
また、半導体洗浄用組成物に含まれるフッ化アンモニウムおよびフッ化水素酸が高濃度の場合には、エッチング速度は速くなる。洗浄時の各種膜に対するエッチング速度が速いと、洗浄時の各種膜に対するエッチング量を調整することが難しくなり、実用上、プロセス安定性に問題を生じる恐れがあるため、洗浄時の各種膜に対するエッチング速度は実用上問題の無い範囲に適度に制御されていることが好ましい。
【0028】
そこで、フッ化アンモニウムおよびフッ化水素酸が高濃度の洗浄液において、エッチング速度を実用上問題の無い範囲に適度に制御し、各種膜に対するエッチング量の差を極力小さくするためには、脂肪族第1級アミンを比較的高濃度に添加する。図30は、各炭素数の脂肪族第1級アミンの溶解度を示した図である。詳細は後述するが、炭素数が7以上の脂肪族第1級アミンでは溶解度が低く、上述したような効果が少なくなるため、本実施の形態で利用する脂肪族第1級アミンとしては、炭素数が1〜6のアミン化合物が好ましい。
【0029】
<実施の形態1>
以下、本発明の実施の形態1であるCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)の製造方法について説明する。図1〜図16は、各製造工程での半導体装置(CMISFET)の要部断面の例を示した図である。
【0030】
まず、図1に示すように、単結晶シリコンからなるウェハ1を熱処理して、その主面に酸化シリコン膜2を形成した後、この酸化シリコン膜2上に窒化シリコン膜3をCVD法により堆積する。次に、図2に示すように、窒化シリコン膜3上に素子分離領域を開孔したフォトレジスト膜4を形成し、このフォトレジスト膜4をマスクにして素子分離領域の窒化シリコン膜3をドライエッチングする。次に、フォトレジスト膜4を除去した後、図3に示すように、窒化シリコン膜3をマスクにして酸化シリコン膜2とウェハ1とを順次ドライエッチングして、ウェハ1に溝5aを形成する。続いて、900〜1100℃の熱酸化処理を施して、溝5aの内壁に酸化シリコン膜6を形成する。
【0031】
次に、図4に示すように、例えば、酸素とテトラエトキシシランとをソースガスに用いたCVD法でウェハ1上に酸化シリコン膜7を堆積する。次に、図5に示すように、酸化シリコン膜7を化学的研磨法(Chemical Mechanical Polishing:CMP法)によって研磨し、窒化シリコン膜3をストッパに用いて図4における溝5aの内部のみに酸化シリコン膜7を残すことにより、素子分離溝5を形成する。続いて、約1000℃の熱処理を施して、素子分離溝5の内部の酸化シリコン膜7をデンシファイ(焼き締め)する。
【0032】
次に、熱燐酸を用いたウェットエッチングで窒化シリコン膜3を除去した後、図6に示すように、pチャネル型MISFETの形成領域を開孔したフォトレジスト膜8をマスクにして、ウェハ1にn型ウェルを形成するための不純物(As(ヒ素)もしくはP(リン))をイオン打ち込みする。続いて、フォトレジスト膜8を除去した後、図7に示すように、nチャネル型MISFET形成領域を開孔したフォトレジスト膜9をマスクにして、ウェハ1にp型ウェルを形成するための不純物(B(ホウ素))をイオン打ち込みする。
【0033】
次に、フォトレジスト膜9を除去した後、ウェハ1を約1000℃で1分程度熱処理して、上記のn型不純物およびp型不純物を引き伸ばし拡散することにより、図8に示すように、pチャネル型MISFET形成領域のウェハ1にn型ウェル10を形成する。また同時に、nチャネル型MISFET形成領域のウェハ1にp型ウェル11を形成する。
【0034】
次に、図9に示すように、フッ酸系の水溶液を用いた浸漬処理により表面の酸化シリコン膜2を除去する。次に、ウェハ1を800〜900℃程度の水/酸素混合雰囲気中でその表面を酸化させることにより、図10に示すように、n型ウェル10およびp型ウェル11の表面に絶縁層であるゲート酸化膜12を形成する。
【0035】
次に、図11に示すように、CVD法でゲート酸化膜12の上部に導電層である多結晶シリコン膜13を堆積する。続いて、ゲート電極形成領域を覆い、それ以外が露出されるようにフォトレジスト膜14をパターニングする。次に、図12に示すように、フォトレジスト膜14をマスクとしたドライエッチングにより、図11における多結晶シリコン膜13とゲート酸化膜12をパターニングし、ゲート電極15を形成する。フォトレジスト膜14はアッシングにより除去する。
【0036】
次に、アッシング後も残留している加工残渣を、以下に説明する本実施の形態における半導体洗浄用組成物を用いて除去する。ここで使用する、本実施の形態における半導体洗浄用組成物からなる洗浄液は、1〜40wt%のフッ化アンモニウムと、0.01〜0.1wt%のフッ化水素酸と、1〜10wt%の過酸化水素と、1.2wt%以下の脂肪族第1級アミン(一般式CmH2m+1NH2)とを含んだ水溶液であり、前記脂肪族第1級アミンを、炭素数が1〜6の水溶解性の高いアミン化合物とするものである。
【0037】
脂肪族第1級アミンの濃度が上記の範囲の上限を超えた場合は、後述するように、多結晶シリコン膜13のエッチング速度より、熱酸化シリコン膜(ゲート酸化膜12)のエッチング速度が速くなるため、ゲート素子下部にアンダーカットを生じ、ゲート電極15の電気特性が悪化する。表1に、前記半導体洗浄用組成物として、例えば、2wt%のフッ化アンモニウム、0.01wt%のフッ化水素酸、1.5wt%の過酸化水素、0.01wt%のブチルアミン(C4H9NH2)を含む半導体洗浄用組成物を用いて、熱酸化シリコン膜、多結晶シリコン膜を25℃にて1分間洗浄した際のエッチング量を示す。
【0038】
【表1】
【0039】
表1に示すように、上記半導体洗浄用組成物を用いることで、1分間洗浄における熱酸化シリコン膜のエッチング量を0.14nm、多結晶シリコン膜のエッチング量を0.41nmと小さくすることができ、かつ、熱酸化シリコン膜と多結晶シリコン膜の1分間洗浄におけるエッチング量差0.27nmと極めて小さくすることが可能になる。従って、積層膜端部に段差が発生することなく、LOPデバイスにおいても設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【0040】
上記半導体洗浄用組成物による洗浄後は、例えば、純水や超純水、希塩酸、希硫酸、希硝酸等を用いたリンス処理を施す。その後の乾燥処理では、例えば、窒素またはアルゴンガス等のような不活性化ガス雰囲気中においてスピン乾燥処理を施す。または、イソプロピルアルコール雰囲気中で蒸気乾燥処理を行う方法を用いてもよい。
【0041】
以上のような洗浄処理の後、図13に示すように、pチャネル型MISFETの形成領域にp型不純物、例えば、B(ホウ素)を垂直および斜め方向からイオン打ち込みして、ゲート電極15の両側のn型ウェル10にp−型半導体領域16を形成する。また、nチャネル型MISFETの形成領域にn型不純物、例えば、P(リン)を垂直方向および斜め方向からイオン打ち込みして、ゲート電極15の両側のp型ウェル11にn−型半導体領域17を形成する。
【0042】
次に、図14に示すように、ウェハ1上にCVD法で堆積した酸化シリコン膜を異方性エッチングして、ゲート電極15の側壁にサイドウォールスペーサ18を形成する。続いて、pチャネル型MISFETの形成領域にp型不純物、例えば、B(ホウ素)をイオン打ち込みして、ゲート電極15の両側のn型ウェル10にp+型半導体領域19を形成する。また、nチャネル型MISFETの形成領域にn型不純物、例えば、P(リン)をイオン打ち込みして、ゲート電極15の両側のp型ウェル11にn+型半導体領域20を形成する。
【0043】
次に、ウェハ1の表面を洗浄した後、図15に示すように、pチャネル型MISFETのゲート電極15、p+型半導体領域19(ソース領域、ドレイン領域)、および、nチャネル型MISFETのゲート電極15、n+型半導体領域20(ソース領域、ドレイン領域)のそれぞれの表面に金属膜をスパッタリング法により堆積し、熱処理の後に未反応の金属膜を除去することにより、pチャネル型MISFETのゲート電極15、p+型半導体領域19、および、nチャネル型MISFETのゲート電極15、n+型半導体領域20のそれぞれの表面にシリサイド層21を形成する。
【0044】
その後、図16に示すように、ウェハ1上にCVD法で堆積した酸化シリコン膜22に接続孔23〜26を形成し、続いて、酸化シリコン膜22上にスパッタリング法で堆積した金属膜をパターニングして配線27〜29を形成することにより、本実施の形態のCMISFETプロセスがほぼ完了する。
【0045】
上述したように、本実施の形態における半導体洗浄用組成物を用いることにより、ゲート素子を構成する熱酸化シリコン膜、多結晶シリコン膜に対して、洗浄時の各種膜に対するエッチング速度を適度に制御することが可能となり、かつ、各種膜のエッチング量差をLOPデバイスにおける許容変動量の0.95nm以下に抑制することができる。これにより、安定したプロセス制御が可能となり、かつ、積層膜端部に段差が発生することなく、設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【0046】
<実施の形態2>
以下、本発明の実施の形態2であるCMISFETの製造方法について説明する。図17〜図21は、各製造工程での半導体装置(CMISFET)の要部断面の例を示した図である。なお、実施の形態1における図1〜図10までの工程は、本実施の形態でも同様であるため再度の説明は省略し、図10に続く工程について説明する。
【0047】
上述の実施の形態1と同様にして、図10に示すように、ウェハ1の主面上にゲート酸化膜12を形成し、次に、図17に示すように、CVD法により多結晶シリコン膜30を堆積させる。次に、図18に示すように、TEOS膜、窒化シリコン膜、およびTEOS膜を順次堆積することによってONO膜(酸化膜、窒化膜、酸化膜の積層膜)31を形成する。次に、図19に示すように、CVD法により多結晶シリコン膜32を堆積させ、続いて、CVD法によりTEOS膜33を堆積させる。
【0048】
次に、図20に示すように、フォトレジスト膜34をマスクにしてTEOS膜33をドライエッチングすることにより、多結晶シリコン膜32の一部を露出させる。次に、フォトレジスト膜34を除去した後、図21に示すように、TEOS膜33をマスクにして図20における多結晶シリコン膜32をドライエッチングし、さらに、多結晶シリコン膜32の下層のONO膜31、多結晶シリコン膜30、ゲート酸化膜12をドライエッチングすることにより、多結晶シリコン膜30からなるフローティングゲート電極35、および多結晶シリコン膜32からなるコントロール電極36を形成する。
【0049】
次に、加工残渣を以下に説明する本実施の形態における半導体洗浄用組成物を用いて除去する。ここで使用する、本実施の形態における半導体洗浄用組成物からなる洗浄液は、1〜40wt%のフッ化アンモニウムと、0.01〜0.1wt%のフッ化水素酸と、1〜10wt%の過酸化水素と、1.2wt%以下の脂肪族第1級アミン(一般式CmH2m+1NH2)とを含んだ水溶液であり、前記脂肪族第1級アミンを、炭素数が1〜6の水溶解性の高いアミン化合物とするものである。
【0050】
表2に、前記半導体洗浄用組成物として、例えば、32wt%のフッ化アンモニウム、0.09wt%のフッ化水素酸、3.1wt%の過酸化水素、0.8wt%のブチルアミンを含む半導体洗浄用組成物を用いて、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜を25℃にて1分間洗浄した際のエッチング量を示す。
【0051】
【表2】
【0052】
表2に示すように、上記半導体洗浄用組成物を用いることで、1分間洗浄における熱酸化シリコン膜のエッチング量を0.17nm、多結晶シリコン膜のエッチング量を0.2nm、TEOS膜のエッチング量を0.32nm、窒化シリコン膜のエッチング量を0.28nmと小さくすることができ、かつ、熱酸化シリコン膜と多結晶シリコン膜とTEOS膜と窒化シリコン膜の1分間洗浄におけるエッチング量差を最大でも0.15nmと極めて小さくすることが可能になる。従って、積層膜端部に段差が発生することなく、LOPデバイスにおいても設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【0053】
実施の形態1と同様に、上記半導体洗浄用組成物による洗浄後は、例えば、純水や超純水、希塩酸、希硫酸、希硝酸等を用いたリンス処理を施す。その後の乾燥処理では、例えば、窒素またはアルゴンガス等のような不活性化ガス雰囲気中においてスピン乾燥処理を施す。または、イソプロピルアルコール雰囲気中で蒸気乾燥処理を行う方法を用いてもよい。なお、以降の工程は、実施の形態1の図13〜図16で説明したものとほぼ同様であるため再度の説明は省略する。
【0054】
<実施の形態3>
以下、本発明の実施の形態3であるCMISFETの製造方法について説明する。図22、図23は、各製造工程での半導体装置(CMISFET)の要部断面の例を示した図である。なお、実施の形態1における図1〜図13までの工程は、本実施の形態でも同様であるため再度の説明は省略し、図13に続く工程について説明する。
【0055】
上述の実施の形態1と同様にして、図13に示すように、ウェハ1の主面上にゲート電極15を形成し、ゲート電極15の両側のn型ウェル10にp−型半導体領域16を形成し、また、ゲート電極15の両側のp型ウェル11にn−型半導体領域17を形成する。
【0056】
次に、図22に示すように、ゲート電極15上にCVD法によりTEOS膜37、窒化シリコン膜38、TEOS膜39を順次堆積させてONO膜を形成する。次に、図23に示すように、TEOS膜37、窒化シリコン膜38、TEOS膜39を、RIE(Reactive Ion Etching)などの異方性エッチングすることで、ゲート電極15の側壁上に、TEOS膜37、窒化シリコン膜38、TEOS膜39のONO膜からなるサイドウォールスペーサを形成する。
【0057】
次に、加工残渣を以下に説明する本実施の形態における半導体洗浄用組成物を用いて除去する。ここで使用する、本実施の形態における半導体洗浄用組成物からなる洗浄液は、1〜40wt%のフッ化アンモニウムと、0.01〜0.1wt%のフッ化水素酸と、1〜10wt%の過酸化水素と、1.2wt%以下の脂肪族第1級アミン(一般式CmH2m+1NH2)とを含んだ水溶液であり、前記脂肪族第1級アミンを、炭素数が1〜6の水溶解性の高いアミン化合物とするものである。
【0058】
表3に、前記半導体洗浄用組成物として、例えば、32wt%のフッ化アンモニウム、0.01wt%のフッ化水素酸、3.1wt%の過酸化水素、1wt%のブチルアミンを含む半導体洗浄用組成物を用いて、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜を25℃にて1分間洗浄した際のエッチング量を示す。
【0059】
【表3】
【0060】
表3に示すように、上記半導体洗浄用組成物を用いることで、1分間洗浄における熱酸化シリコン膜のエッチング量を0.11nm、多結晶シリコン膜のエッチング量を0.11nm、TEOS膜のエッチング量を0.33nm、窒化シリコン膜のエッチング量を0.31nmと小さくすることができ、かつ、熱酸化シリコン膜と多結晶シリコン膜とTEOS膜と窒化シリコン膜の1分間洗浄におけるエッチング量差を最大でも0.22nmと極めて小さくすることが可能になる。従って、積層膜端部に段差が発生することなく、LOPデバイスにおいても設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。
【0061】
実施の形態1と同様に、上記半導体洗浄用組成物による洗浄後は、例えば、純水や超純水、希塩酸、希硫酸、希硝酸等を用いたリンス処理を施す。その後の乾燥処理では、例えば、窒素またはアルゴンガス等のような不活性化ガス雰囲気中においてスピン乾燥処理を施す。または、イソプロピルアルコール雰囲気中で蒸気乾燥処理を行う方法を用いてもよい。なお、以降の工程は、実施の形態1の図15〜図16で説明したものとほぼ同様であるため再度の説明は省略する。
【0062】
<性能評価>
上述した実施の形態1〜3では、洗浄時間を1分間として説明したが、プロセス条件の許す範囲で洗浄時間は任意に変更することが可能である。なお、洗浄時間を変更した場合の半導体洗浄用組成物の組成は、後述する図29に示される範囲から任意に選択可能である。ここで、図29を導出するにあたり、本実施の形態における半導体洗浄用組成物の組成および洗浄時間に基づく性能評価について以下に説明する。
【0063】
図24〜図28は、各種濃度のフッ化アンモニウム、およびフッ化水素酸、過酸化水素混合溶液中におけるブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。なお、半導体洗浄用組成物の温度は25℃としているが、20℃〜28℃の範囲であることが好ましい。
【0064】
図24〜図28においては、いずれもブチルアミン濃度の増加に対して、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度が遅くなる傾向があることが分かる。従って、フッ化アンモニウム、フッ化水素酸、過酸化水素混合溶液中におけるブチルアミン濃度を調整することによって、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度を小さく調整することが可能となる。
【0065】
さらに、図24〜図28においては、ブチルアミン濃度が低い領域では多結晶シリコン膜やTEOS膜のエッチング速度よりも熱酸化シリコン膜のエッチング速度のほうが遅く、その差も大きい。ブチルアミン濃度が高くなるにつれて、多結晶シリコン膜のエッチング速度と熱酸化シリコン膜のエッチング速度が近くなり、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度差を小さく調整することが可能となる。
【0066】
エッチング速度差を小さく調整することが可能となるブチルアミン濃度は、フッ化アンモニウム濃度によって異なるが、概ね0.1wt%〜1wt%程度の範囲に入ることが分かる。従って、脂肪族第1級アミンの濃度としてこのレベルの範囲のものを実現するには、図30より、脂肪族第1級アミンの炭素数は1〜6が好ましい。
【0067】
一方、ブチルアミン濃度がある濃度以上になると、熱酸化シリコン膜のエッチング速度のほうが多結晶シリコン膜やTEOS膜のエッチング速度よりも速くなる。ここで、例えばゲート素子の構成を考えると、熱酸化シリコン膜からなるゲート酸化膜の上に、ゲート電極として多結晶シリコン膜が積層されている(さらにその上にキャップ膜としてTEOS膜、窒化シリコン膜が積層されていてもよい)。従って、ゲート素子を洗浄する場合、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなると、ゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【0068】
そのため、ブチルアミン濃度の最大値は、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度と等しくなる濃度とすることが好ましい。図24〜図28において、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度と等しくなるブチルアミン濃度を、Xとしてそれぞれの図中に破線で示した。
【0069】
一方、ブチルアミン濃度が低い領域では、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度が大きく異なっている。図24〜図28において、洗浄時の各種膜に対するエッチング量差を、例えば、LOPデバイスにおける許容変動量の0.95nm以下とするための半導体洗浄用組成物の組成は、以下のように規定される。
【0070】
図24〜図28において、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が最大でも0.95nmとなるブチルアミン濃度の最小値について、枚葉洗浄における最低洗浄時間を10秒とした場合の濃度をA、洗浄時間を20秒とした場合の濃度をB、洗浄時間を30秒とした場合の濃度をC、洗浄時間を60秒とした場合の濃度をD、洗浄時間を120秒とした場合の濃度をEとして、それぞれの図中に破線で示した。この内容に基づいて、各種膜に対するエッチング量から各洗浄時間に対するブチルアミンの最適濃度範囲を求めると、以下の通りとなる。
【0071】
図24のグラフは、例えば、2wt%のフッ化アンモニウムと、0.01wt%のフッ化水素酸と、1.5wt%の過酸化水素とを含む混合水溶液に種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【0072】
図24のグラフから、ブチルアミン濃度0.08wt%(X)以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度0.08wt%(X)以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。また、ブチルアミンを添加せずとも(A〜C)、最低洗浄時間10秒から洗浄時間30秒の間では、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差は0.95nm以内となることが分かる。
【0073】
一方、ブチルアミン濃度0.009wt%(D)以下では、洗浄時間60秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.017wt%(E)以下では、洗浄時間120秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0074】
従って、図24のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間10秒から洗浄時間30秒の間では0.08wt%以下の範囲が好ましく、洗浄時間60秒では0.009wt%以上、0.08wt%以下の範囲が好ましく、洗浄時間120秒では0.017wt%以上、0.08wt%以下の範囲が好ましい範囲となる。同様にして、図25〜図28についても、各種膜に対するエッチング量から各洗浄時間に対するブチルアミンの最適濃度範囲を求めた。
【0075】
図25のグラフは、例えば、7.1wt%のフッ化アンモニウムと、0.02wt%のフッ化水素酸と、5.4wt%の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【0076】
図25のグラフから、ブチルアミン濃度0.22wt%(X)以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度0.22wt%(X)以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【0077】
一方、ブチルアミン濃度0.015wt%(A)以下では、最低洗浄時間10秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.04wt%(B)以下では、洗浄時間20秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0078】
また、ブチルアミン濃度0.055wt%(C)以下では、洗浄時間30秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.09wt%(D)以下では、洗浄時間60秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.13wt%(E)以下では、洗浄時間120秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0079】
従って、図25のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間10秒では0.015wt%以上、0.22wt%以下の範囲が好ましく、洗浄時間20秒では0.04wt%以上、0.22wt%以下の範囲が好ましく、洗浄時間30秒では0.055wt%以上、0.22wt%以下の範囲が好ましく、洗浄時間60秒では0.09wt%以上、0.22wt%以下の範囲が好ましく、洗浄時間120秒では0.13wt%以上、0.22wt%以下の範囲が好ましい範囲となる。
【0080】
図26のグラフは、例えば、21wt%のフッ化アンモニウムと、0.06wt%のフッ化水素酸と、3.1wt%の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【0081】
図26のグラフから、ブチルアミン濃度0.7wt%(X)以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度0.7wt%(X)以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【0082】
一方、ブチルアミン濃度0.06wt%(A)以下では、最低洗浄時間10秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.12wt%(B)以下では、洗浄時間20秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.15wt%(C)以下では、洗浄時間30秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0083】
また、ブチルアミン濃度0.25wt%(D)以下では、洗浄時間60秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.31wt%(E)以下では、洗浄時間120秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0084】
従って、図26のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間10秒では0.06wt%以上、0.7wt%以下の範囲が好ましく、洗浄時間20秒では0.12wt%以上、0.7wt%以下の範囲が好ましく、洗浄時間30秒では0.15wt%以上、0.7wt%以下の範囲が好ましく、洗浄時間60秒では0.25wt%以上、0.7wt%以下の範囲が好ましく、洗浄時間120秒では0.31wt%以上、0.7wt%以下の範囲が好ましい範囲となる。
【0085】
図27のグラフは、例えば、32wt%のフッ化アンモニウムと、0.01wt%のフッ化水素酸と、3.1wt%の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【0086】
図27のグラフから、ブチルアミン濃度1wt%(X)以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従ってブチルアミン濃度1wt%(X)以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【0087】
一方、ブチルアミン濃度0.14wt%(A)以下では、最低洗浄時間10秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.22wt%(B)以下では、洗浄時間20秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.25wt%(C)以下では、洗浄時間30秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0088】
また、ブチルアミン濃度0.35wt%(D)以下では、洗浄時間60秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.48wt%(E)以下では、洗浄時間120秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0089】
従って、図27のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間10秒では0.14wt%以上、1wt%以下の範囲が好ましく、洗浄時間20秒では0.22wt%以上、1wt%以下の範囲が好ましく、洗浄時間30秒では0.25wt%以上、1wt%以下の範囲が好ましく、洗浄時間60秒では0.35wt%以上、1wt%以下の範囲が好ましく、洗浄時間120秒では0.48wt%以上、1wt%以下の範囲が好ましい範囲となる。
【0090】
図28のグラフは、例えば、32wt%のフッ化アンモニウムと、0.09wt%のフッ化水素酸と、3.1wt%の過酸化水素とを含む混合水溶液に、種々の濃度でブチルアミンを加えた際の、ブチルアミン濃度とエッチング速度との関係を示した図である。
【0091】
図28のグラフから、ブチルアミン濃度0.95wt%(X)以上では、熱酸化シリコン膜のエッチング速度が多結晶シリコン膜のエッチング速度よりも速くなることが分かる。従って、ブチルアミン濃度0.95wt%(X)以上ではゲート電極下部にアンダーカットを生じることとなり、ゲート電極の電気特性が悪化する恐れがある。
【0092】
一方、ブチルアミン濃度0.45wt%(A)以下では、最低洗浄時間10秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.53wt%(B)以下では、洗浄時間20秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.58wt%(C)以下では、洗浄時間30秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0093】
また、ブチルアミン濃度0.64wt%(D)以下では、洗浄時間60秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。また、ブチルアミン濃度0.68wt%(E)以下では、洗浄時間120秒での熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング量差が0.95nm以上となることが分かる。
【0094】
従って、図28のグラフにおけるブチルアミン濃度の最適範囲は、最低洗浄時間10秒では0.45wt%以上、0.95wt%以下の範囲が好ましく、洗浄時間20秒では0.53wt%以上、0.95wt%以下の範囲が好ましく、洗浄時間30秒では0.58wt%以上、0.95wt%以下の範囲が好ましく、洗浄時間60秒では0.64wt%以上、0.95wt%以下の範囲が好ましく、洗浄時間120秒では0.68wt%以上、0.95wt%以下の範囲が好ましい範囲となる。
【0095】
図29は、図24〜図28にて得られた、各洗浄時間におけるブチルアミン濃度範囲とフッ化アンモニウム濃度との関係を示したグラフである。このグラフから、ブチルアミンとフッ化アンモニウムの混合濃度範囲の関係が導き出される。
【0096】
洗浄時間に関わらず、フッ化アンモニウム濃度をx[wt%]、ブチルアミン濃度をy[wt%]とすると、各フッ化アンモニウム濃度におけるブチルアミン濃度の上限は、
y=0.032x …式1
で表される。
【0097】
一方、ブチルアミン濃度の下限は、最低洗浄時間10秒の場合には、
y=0.0045x−0.016 …式2
で表される。よって、最低洗浄時間10秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
0.0045x−0.016≦y≦0.032x …式3
が導き出される。
【0098】
また、洗浄時間20秒の場合には、ブチルアミン濃度の下限は、
y=0.0071x−0.015 …式4
で表される。よって、洗浄時間20秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
0.0071x−0.015≦y≦0.032x …式5
が導き出される。
【0099】
また、洗浄時間30秒の場合には、ブチルアミン濃度の下限は、
y=0.0076x …式6
で表される。よって、洗浄時間30秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
0.0076x≦y≦0.032x …式7
が導き出される。
【0100】
また、洗浄時間60秒の場合には、ブチルアミン濃度の下限は、
y=0.011x …式8
で表される。よって、洗浄時間60秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
0.011x≦y≦0.032x …式9
が導き出される。
【0101】
また、洗浄時間120秒の場合には、ブチルアミン濃度の下限は、
y=0.015x …式10
で表される。よって、洗浄時間120秒の場合の半導体洗浄用組成物に含まれるフッ化アンモニウムとブチルアミンの混合濃度範囲として、
0.015x≦y≦0.032x …式11
が導き出される。
【0102】
これらの関係式を用いて、対象の洗浄時間と半導体洗浄用組成物に含まれるフッ化アンモニウム濃度とに基づいて、半導体洗浄用組成物に含まれるブチルアミンの最適濃度範囲を決定することができる。なお、上記の式1〜式11においてyは負の値をとらないため、yが負となる場合は全てy=0として規定する。
【0103】
式1および図29のグラフより、最適濃度範囲におけるブチルアミンの濃度の最大値は、洗浄時間に関わらず、フッ化アンモニウムの濃度が最大の40wt%である場合の1.28wt%となるが、1.2wt%とするのが好ましい。
【0104】
また、図29および式1〜11に示されるように、各洗浄時間における各フッ化アンモニウム濃度に対するブチルアミン濃度の上限および下限は、フッ化アンモニウム濃度の増加に対応して増加し、いずれも一次関数で表されることが分かる。また、ブチルアミン濃度の上限を表す一次関数は、各洗浄時間に関わらず一定となるが、ブチルアミン濃度の下限を表す一次関数については、その傾きは洗浄時間が長くなるほど大きくなる。すなわち、洗浄時間を長くするほど、フッ化アンモニウムとブチルアミンの最適な混合濃度範囲は狭くなる。
【0105】
なお、上述した本実施の形態では、各種膜のエッチング量差がLOPデバイスの許容変動量である0.95nm以下となるように、ブチルアミンの最適濃度範囲を求めたが、許容変動量を別の値とした場合にも上記と同様の手法によって最適濃度範囲を求めることができる。
【0106】
以上に説明したように、本実施の形態では、半導体洗浄用組成物の組成を最適化することによって、上述したように、熱酸化シリコン膜、TEOS膜等の非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか2種類以上を含む積層膜に対して、常温において洗浄時の各種膜に対するエッチング速度を適度に制御することが可能となり、また、各種膜のエッチング量差を小さく制御することが可能となる。
【0107】
これにより、安定したプロセス制御が可能となり、かつ、積層膜端部に段差が発生することなく、設計寸法通りのゲート素子形状を維持して加工残渣を除去することができる。例えば、LOPデバイスのゲート素子においても、各種膜のエッチング量差を0.95nm以下と小さくすることが可能となる。
【0108】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0109】
例えば、実施の形態1〜3においては、ゲート電極形成後の洗浄処理について説明したが、これに限定されるものではなく種々変更可能であり、例えば、素子分離溝形成後や、スルーホール、ビアホールの加工後等にも適用できる。また、本発明者らの検討によれば、半導体洗浄用組成物に含まれる脂肪族第1級アミンは、上記実施の形態において使用したブチルアミンに限らず、炭素数1〜6の脂肪族第1級アミンにおいても同様の効果を確認しており、炭素数1〜6の脂肪族第1級アミンであれば、上記実施の形態の半導体洗浄用組成物に使用することができる。
【産業上の利用可能性】
【0110】
本発明は、半導体洗浄用組成物および半導体装置の製造方法における洗浄工程に利用可能である。
【図面の簡単な説明】
【0111】
【図1】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図2】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図3】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図4】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図5】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図6】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図7】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図8】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図9】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図10】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図11】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図12】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図13】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図14】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図15】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図16】本発明の実施の形態1における、各製造工程での半導体装置の要部断面の例を示した図である。
【図17】本発明の実施の形態2における、各製造工程での半導体装置の要部断面の例を示した図である。
【図18】本発明の実施の形態2における、各製造工程での半導体装置の要部断面の例を示した図である。
【図19】本発明の実施の形態2における、各製造工程での半導体装置の要部断面の例を示した図である。
【図20】本発明の実施の形態2における、各製造工程での半導体装置の要部断面の例を示した図である。
【図21】本発明の実施の形態2における、各製造工程での半導体装置の要部断面の例を示した図である。
【図22】本発明の実施の形態3における、各製造工程での半導体装置の要部断面の例を示した図である。
【図23】本発明の実施の形態3における、各製造工程での半導体装置の要部断面の例を示した図である。
【図24】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図25】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図26】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図27】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図28】本発明の一実施の形態における、ブチルアミン濃度と、熱酸化シリコン膜、TEOS膜、多結晶シリコン膜、窒化シリコン膜のエッチング速度との関係を示した図である。
【図29】本発明の一実施の形態における、各洗浄時間におけるブチルアミン濃度範囲とフッ化アンモニウム濃度との関係を示したグラフである。
【図30】本発明の一実施の形態における、各炭素数の脂肪族第1級アミンの溶解度を示した図である。
【符号の説明】
【0112】
1…ウェハ、2…酸化シリコン膜、3…窒化シリコン膜、4…フォトレジスト膜、5…素子分離溝、5a…溝、6…酸化シリコン膜、7…酸化シリコン膜、8…フォトレジスト膜、9…フォトレジスト膜、10…n型ウェル、11…p型ウェル、12…ゲート酸化膜、13…多結晶シリコン膜、14…フォトレジスト膜、15…ゲート電極、16…p−型半導体領域、17…n−型半導体領域、18…サイドウォールスペーサ、19…p+型半導体領域、20…n+型半導体領域、21…シリサイド層、22…酸化シリコン膜、23〜26…接続孔、27〜29…配線、
30…多結晶シリコン膜、31…ONO膜、32…多結晶シリコン膜、33…TEOS膜、34…フォトレジスト膜、35…フローティングゲート電極、36…コントロール電極、
37…TEOS膜、38…窒化シリコン膜、39…TEOS膜。
【特許請求の範囲】
【請求項1】
半導体基板の主面上に絶縁層を形成する工程と、
前記絶縁層の上に導電層を堆積する工程と、
前記導電層の上にフォトレジスト膜を形成し、前記フォトレジスト膜をパターニングする工程と、
パターニングされた前記フォトレジスト膜をマスクとして、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、
前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、
前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含む半導体装置の製造方法であって、
前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第1級アミンとを含む20℃〜28℃の混合水溶液からなることを特徴とする半導体装置の製造方法。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記ゲート素子は、熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか2種類以上の膜から構成されることを特徴とする半導体装置の製造方法。
【請求項3】
請求項1に記載の半導体装置の製造方法において、
前記半導体洗浄用組成物に含まれる前記脂肪族第1級アミンの炭素数が1〜6であることを特徴とする半導体装置の製造方法。
【請求項4】
請求項1に記載の半導体装置の製造方法において、
前記混合水溶液は、1〜40wt%の前記フッ化アンモニウムと、0.01〜0.1wt%の前記フッ化水素酸と、1〜10wt%の前記過酸化水素と、1.2wt%以下の前記脂肪族第1級アミンとを含むことを特徴とする半導体装置の製造方法。
【請求項5】
請求項1に記載の半導体装置の製造方法において、
前記混合水溶液中の前記フッ化アンモニウムの濃度に対する前記脂肪族第1級アミンの濃度を洗浄時間に応じた所定の範囲内に設定し、
前記所定の範囲における前記脂肪族第1級アミンの濃度の上限および下限の値は、前記フッ化アンモニウムの濃度の増加に対して増加する一次関数で特定され、
前記脂肪族第1級アミンの濃度の下限の値を特定する前記一次関数の傾きは、前記洗浄時間の増加に伴って増加するものであることを特徴とする半導体装置の製造方法。
【請求項6】
熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか2種類以上を含む積層膜を表面部分に有する半導体装置を洗浄する半導体洗浄用組成物であって、
フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第1級アミンとを含む20℃〜28℃の混合水溶液からなることを特徴とする半導体洗浄用組成物。
【請求項7】
請求項6に記載の半導体洗浄用組成物において、
前記脂肪族第1級アミンの炭素数が1〜6であることを特徴とする半導体洗浄用組成物。
【請求項8】
請求項6に記載の半導体洗浄用組成物において、
前記混合水溶液は、1〜40wt%の前記フッ化アンモニウムと、0.01〜0.1wt%の前記フッ化水素酸と、1〜10wt%の前記過酸化水素と、1.2wt%以下の前記脂肪族第1級アミンとを含むことを特徴とする半導体洗浄用組成物。
【請求項9】
請求項6に記載の半導体洗浄用組成物において、
前記混合水溶液中の前記フッ化アンモニウムの濃度に対する前記脂肪族第1級アミンの濃度は洗浄時間に応じた所定の範囲内に設定され、
前記所定の範囲における前記脂肪族第1級アミンの濃度の上限および下限の値は、前記フッ化アンモニウムの濃度の増加に対して増加する一次関数で特定され、
前記脂肪族第1級アミンの濃度の下限の値を特定する前記一次関数の傾きは、前記洗浄時間の増加に伴って増加するものであることを特徴とする半導体洗浄用組成物。
【請求項1】
半導体基板の主面上に絶縁層を形成する工程と、
前記絶縁層の上に導電層を堆積する工程と、
前記導電層の上にフォトレジスト膜を形成し、前記フォトレジスト膜をパターニングする工程と、
パターニングされた前記フォトレジスト膜をマスクとして、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、
前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、
前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含む半導体装置の製造方法であって、
前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第1級アミンとを含む20℃〜28℃の混合水溶液からなることを特徴とする半導体装置の製造方法。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記ゲート素子は、熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか2種類以上の膜から構成されることを特徴とする半導体装置の製造方法。
【請求項3】
請求項1に記載の半導体装置の製造方法において、
前記半導体洗浄用組成物に含まれる前記脂肪族第1級アミンの炭素数が1〜6であることを特徴とする半導体装置の製造方法。
【請求項4】
請求項1に記載の半導体装置の製造方法において、
前記混合水溶液は、1〜40wt%の前記フッ化アンモニウムと、0.01〜0.1wt%の前記フッ化水素酸と、1〜10wt%の前記過酸化水素と、1.2wt%以下の前記脂肪族第1級アミンとを含むことを特徴とする半導体装置の製造方法。
【請求項5】
請求項1に記載の半導体装置の製造方法において、
前記混合水溶液中の前記フッ化アンモニウムの濃度に対する前記脂肪族第1級アミンの濃度を洗浄時間に応じた所定の範囲内に設定し、
前記所定の範囲における前記脂肪族第1級アミンの濃度の上限および下限の値は、前記フッ化アンモニウムの濃度の増加に対して増加する一次関数で特定され、
前記脂肪族第1級アミンの濃度の下限の値を特定する前記一次関数の傾きは、前記洗浄時間の増加に伴って増加するものであることを特徴とする半導体装置の製造方法。
【請求項6】
熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜のうちいずれか2種類以上を含む積層膜を表面部分に有する半導体装置を洗浄する半導体洗浄用組成物であって、
フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第1級アミンとを含む20℃〜28℃の混合水溶液からなることを特徴とする半導体洗浄用組成物。
【請求項7】
請求項6に記載の半導体洗浄用組成物において、
前記脂肪族第1級アミンの炭素数が1〜6であることを特徴とする半導体洗浄用組成物。
【請求項8】
請求項6に記載の半導体洗浄用組成物において、
前記混合水溶液は、1〜40wt%の前記フッ化アンモニウムと、0.01〜0.1wt%の前記フッ化水素酸と、1〜10wt%の前記過酸化水素と、1.2wt%以下の前記脂肪族第1級アミンとを含むことを特徴とする半導体洗浄用組成物。
【請求項9】
請求項6に記載の半導体洗浄用組成物において、
前記混合水溶液中の前記フッ化アンモニウムの濃度に対する前記脂肪族第1級アミンの濃度は洗浄時間に応じた所定の範囲内に設定され、
前記所定の範囲における前記脂肪族第1級アミンの濃度の上限および下限の値は、前記フッ化アンモニウムの濃度の増加に対して増加する一次関数で特定され、
前記脂肪族第1級アミンの濃度の下限の値を特定する前記一次関数の傾きは、前記洗浄時間の増加に伴って増加するものであることを特徴とする半導体洗浄用組成物。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【公開番号】特開2010−109163(P2010−109163A)
【公開日】平成22年5月13日(2010.5.13)
【国際特許分類】
【出願番号】特願2008−279903(P2008−279903)
【出願日】平成20年10月30日(2008.10.30)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年5月13日(2010.5.13)
【国際特許分類】
【出願日】平成20年10月30日(2008.10.30)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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