【課題】車載用ミリ波レーダ装置に搭載されＡ／Ｄ変換器とＭＰＵを内蔵する半導体集積回路で、内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、内蔵Ａ／Ｄ変換器の分解能を改善する。
【解決手段】半導体集積回路で、レーダ装置の複数の受信信号は、単一のデジタル補正型Ａ／Ｄ変換器によってＡ／Ｄ変換される。単一のＡ／Ｄ変換器のデジタル補正型Ａ／Ｄ変換器は、受信インターフェース１のマルチプレクサから出力される複数の受信信号を順次にＡ／Ｄ変換するフォアグラウンドデジタル補正型Ａ／Ｄ変換器２、３、４、５である。単一のＡ／Ｄ変換器は、従属接続された複数の変換器ＭＤＡＣ_１…_Nを有するパイプライン型Ａ／Ｄ変換器２を含む。半導体集積回路は、デジタル補正のための補正用信号生成部３とデジタル補正用Ｄ／Ａ変換器４とデジタル補正部５を具備する。 （もっと読む）

【課題】センサーデバイスのチャネル信号が第１、第２信号で構成される場合に第１、第２信号の差分に対応する信号の精度の高いＡ／Ｄ変換を実現する集積回路装置等の提供。
【解決手段】集積回路装置は、センサーデバイスからの第１信号ＳＧ１が第１期間において入力され、第１信号ＳＧ１とペアーとなってセンサーデバイスのチャネル信号を構成する第２信号ＳＧ２が第２期間において入力され、第１信号ＳＧ１と第２信号ＳＧ２の差分に対応する信号を出力する増幅回路と、増幅回路の出力信号についてのＡ／Ｄ変換を行うＡ／Ｄ変換器を含む。増幅回路は、増幅回路が有する演算増幅器のオフセット電圧をキャンセルするスイッチドキャパシター回路により構成される。 （もっと読む）

【課題】本発明によれば、クロックパルス発生器の周波数が比較的低い場合にも、自身の積分回路のコンデンサの静電容量を、ＩＣに内蔵可能となる程度に小さくすることが可能な二重積分型ＡＤ変換器を実現することができる。
【解決手段】本発明は、測定電圧またはこの測定電圧と逆極性の標準電圧のいずれかを選択し出力するセレクタと、このセレクタの出力を積分する積分回路と、クロックパルスを発生するクロックパルス発生器とを有し、前記積分回路の積分値が予め定められた値となるまでの時間を前記クロックパルスで計測し、計測した時間に基づいてアナログデジタル変換する二重積分型ＡＤ変換器において、前記クロックパルスに基づいてこのクロックパルスよりもパルス幅の小さい微小パルスを生成する微小パルス発生回路と、前記セレクタと前記積分回路との間に設けられ、前記微小パルスを入力し、そのパルス幅に相当する期間においてのみ前記セレクタと前記積分回路とを接続するスイッチと、を備えたことを特徴とする。 （もっと読む）

【課題】消費電力を増大させることなく、高精度な基準電圧の下で動作するスイッチトキャパシタ型回路を提供する。
【解決手段】（１）第１のスイッチトキャパシタ（スイッチ１１〜１３及び帰還容量Ｃｆ）とサンプリング容量Ｃｓと増幅回路１００とを含むスイッチトキャパシタ型増幅回路１１０ａと、（２）スイッチトキャパシタ型増幅回路１１０ａに基準電圧Ｖｒｅｆを供給する基準電圧回路１１０ｂとを備え、基準電圧回路１１０ｂは、基準電圧Ｖｒｅｆを出力するバッファ回路１と、バッファ回路１の出力端子１１１とスイッチトキャパシタ型増幅回路１１０ａに基準電圧Ｖｒｅｆを供給するための基準電圧入力端子１１２との間に接続された第２のスイッチトキャパシタ（スイッチ１０及び容量Ｃｃ）とを有する。 （もっと読む）

【課題】ＣＭＯＳ化するスイッチ数、ゲート幅増加を抑制し、面積増加を抑制可能とする、デジタルアナログ変換器、データドライバ、表示装置を提供。
【解決手段】参照電圧集合体８０は第１、第２の参照電圧群８１、８２を含み、デコーダ１００は、ｍビットのデジタル信号の上位側（ｍ−ｎ）ビットの信号を共通に入力する第１乃至第２のサブデコーダ部１０、２０と、前記ｍビットのデジタル信号の下位側ｎビットの信号を共通に入力する第３乃至第４のサブデコーダ部３０、４０と、を備え、前記第１及び第３のサブデコーダ部１０、３０は第１導電型のトランジスタよりなり、前記第２及び第４のサブデコーダ部２０、４０は第２導電型のトランジスタよりなり、増幅回路５０は入力に受けた電圧を、予め定められた重み付けで平均し、前記重み付け平均した電圧、前記ｍビットのデジタル信号に対応したアナログ信号として出力端子５１から出力する。 （もっと読む）

【課題】ラダー抵抗回路の各抵抗の抵抗値を時間的に平均化できるようして、変換特性の劣化を軽減する。
【解決手段】入力ラインが４ビット、出力ラインが６ビットで、入力ラインをシフトせず又はその並びのままでＭＳＢ方向に所定ビット数だけシフトして出力ラインに接続するシフト回路２００と、シフト回路２００のＬＳＢ側の４ビットにバッファ３０１が接続され、ＭＳＢ側の２ビットにトライステートバッファ３０２が接続されたバッファ回路３００と、バッファ回路３００の出力側に接続されたＲ−２Ｒ型のラダー抵抗回路４００と、出力端子６００をと有する。シフト回路２００は、出力ラインのうちの入力ラインが接続されたラインよりもＬＳＢ側のラインを“０”に設定し、且つ出力ラインのうちの入力ラインが接続されたラインよりもＭＳＢ側のラインを任意の値に設定する。バッファ回路３００は、出力ラインのうちの入力ラインが接続されたラインよりもＭＳＢ側のラインに対応するトライステートバッファの出力がハイインピーダンスに設定される。 （もっと読む）

【課題】スイッチトキャパシタの負荷を有する高利得増幅器の駆動容量を高めるコンパレータベースのバッファ方法及びシステムを提供することを目的とする。
【解決手段】電流源と、コンパレータと、スイッチと、サンプリングキャパシタと、オーバーシュート訂正抵抗を含む。充電経路内の抵抗及び訂正位相を使用する訂正の解決法は、電力消費を制約し、コンポーネントを最小化する一方で、出力電圧のオーバーシュートを低減する。Ｓｐｅｃｔｒｅ（登録商標）シミュレーションは、本発明の効果を確証する。 （もっと読む）

【課題】精度および高速性能を損なうことなくアンプシェア動作を実現可能なスイッチドキャパシタ増幅回路、パイプライン型ＡＤ変換器、および信号処理システムを提供する。
【解決手段】複数のスイッチドキャパシタ回路２１０，２２０で共有される演算増幅器ＡＭＰ１１を有し、複数のスイッチドキャパシタ回路は演算増幅器の入力および出力と切り離すように複数のスイッチが制御されて複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を演算増幅器の入力および出力と選択的に接続するように複数のスイッチが制御されて、演算増幅器のサンプルモードでサンプリングした信号と第２のアナログ信号との差分を２^N倍に増幅するホールドモードとが相補的に設定され、サンプルモード時に演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするスイッチｓｗｒを有する。 （もっと読む）

【課題】必要な分解能を達成しながらより低い電力を達成する引き続く要望がある。従って、電力をさらに低減するのは望ましい。従って、必要な分解能を達成しながらより低電力を達成すること。
【解決手段】アナログ入力信号をデジタル出力信号に変換するようにとなっている変換器２００が、アナログ入力信号を受信するためにアナログ入力端子２０５、該アナログ入力端子に接続した冗長符号桁（ＲＳＤ）段２１０、デジタル部分２２０を含む。ＲＳＤ段は、該アナログ入力端子で該アナログ入力信号を受信するように構成され、第１クロックサイクルの第１半分中該アナログ入力信号からデジタル出力でビットの第１の数を生成するように構成され、第１クロックサイクルの第２半分中該アナログ入力端子でアナログ入力信号の残留フィードバック信号を供給するように構成され、第２クロックサイクルの第１半分中該残留フィードバック信号からデジタル出力でビットの第１の数よりも少ないビットの第２の数を生成するように構成される。 （もっと読む）

【課題】さまざまな入力形式の信号に柔軟に適応可能な汎用性の高い入力セレクタを提供する。
【解決手段】第１抵抗Ｒ１〜第４抵抗Ｒ４は、それぞれの第１端子が対応する入力ポートＰｉ１〜Ｐｉ４に接続される。第１スイッチＳＷ１〜第４スイッチＳＷ４はそれぞれ、対応する抵抗と第１演算増幅器１０の反転入力端子の間に設けられる。第５スイッチＳＷ５、第６スイッチＳＷ６はそれぞれ、対応する抵抗と、第２演算増幅器１２の反転入力端子の間に設けられる。第５抵抗Ｒ５および第７スイッチＳＷ７は第１演算増幅器１０の出力端子と第２演算増幅器１２の反転入力端子の間に直列に設けられる。第６抵抗Ｒ６は第１演算増幅器１０の出力端子と反転入力端子の間に設けられ、第７抵抗Ｒ７は第２演算増幅器１２の出力端子と反転入力端子の間に設けられる。 （もっと読む）

【課題】一サンプリング当たりにＡ／Ｄ変換時間を短縮すること可能なアナログディジタル変換器を提供することを目的とする。
【解決手段】Ａ／Ｄ変換ステージ１０１でのサンプル値Ｒに変換操作Ｂを施して変換結果Ｄ３を生成しこの変換結果Ｄ３にＡ／Ｄ変換ステージ１０３でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０５でのサンプル値に変換操作Ｂを施して変換結果Ｄ４を生成しこの変換結果Ｄ４にＡ／Ｄ変換ステージ１０７でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０７でのサンプル値に変換操作Ｂを施して変換結果Ｄ５を生成しこの変換結果Ｄ５にＡ／Ｄ変換ステージ１０１でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０３でのサンプル値に変換操作Ｂを施して変換結果Ｄ６を生成しこの変換結果Ｄ６にＡ／Ｄ変換ステージ１０５でサンプリング操作Ａを施す。 （もっと読む）

【課題】一サンプリング当たりにＡ／Ｄ変換時間を短縮すること可能なアナログディジタル変換器を提供することを目的とする。
【解決手段】Ａ／Ｄ変換ステージ１０１でのサンプル値Ｒに変換操作Ｂを施して変換結果Ｄ３を生成しこの変換結果Ｄ３にＡ／Ｄ変換ステージ１０３でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０５でのサンプル値に変換操作Ｂを施して変換結果Ｄ４を生成しこの変換結果Ｄ４にＡ／Ｄ変換ステージ１０７でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０７でのサンプル値に変換操作Ｂを施して変換結果Ｄ５を生成しこの変換結果Ｄ５にＡ／Ｄ変換ステージ１０１でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０３でのサンプル値に変換操作Ｂを施して変換結果Ｄ６を生成しこの変換結果Ｄ６にＡ／Ｄ変換ステージ１０５でサンプリング操作Ａを施す。 （もっと読む）

【課題】一サンプリング当たりにＡ／Ｄ変換時間を短縮すること可能なアナログディジタル変換器を提供することを目的とする。
【解決手段】Ａ／Ｄ変換ステージ１０１でのサンプル値Ｒに変換操作Ｂを施して変換結果Ｄ３を生成しこの変換結果Ｄ３にＡ／Ｄ変換ステージ１０３でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０５でのサンプル値に変換操作Ｂを施して変換結果Ｄ４を生成しこの変換結果Ｄ４にＡ／Ｄ変換ステージ１０７でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０７でのサンプル値に変換操作Ｂを施して変換結果Ｄ５を生成しこの変換結果Ｄ５にＡ／Ｄ変換ステージ１０１でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０３でのサンプル値に変換操作Ｂを施して変換結果Ｄ６を生成しこの変換結果Ｄ６にＡ／Ｄ変換ステージ１０５でサンプリング操作Ａを施す。 （もっと読む）

【課題】傾きを段階的に増加したランプ波発生する新しいユニット素子のアプローチを提案する。
【解決手段】ランプ波発生のための方法は、基準電源を提供する段階と、加算増幅器を提供する段階と、前記基準電源と加算増幅器との間に並列に接続されたn個のスイッチトキャパシタ素子を提供する段階と、まず動作状態となった各スイッチトキャパシタ素子に電荷を充電し、次に繰り返し処理におけるタイムスロットの固定整数回の各回ごとに前記動作状態となったスイッチトキャパシタ素子の電荷総量を測定するため所定の数のスイッチトキャパシタ素子を選択的に動作させる段階とを具備しており、前記所定の数は、0からｎの範囲となっている。 （もっと読む）

【課題】入力範囲に応じて精度の異なるパイプライン・ＡＤ変換回路の実現。
【解決手段】直列に接続された複数のアナログ／デジタル変換ユニット30,37と、複数のアナログ／デジタル変換ユニットのサブ変換結果から、入力アナログ信号Vinのデジタル変換値Doutを算出するデジタル演算回路38と、を備え、各アナログ／デジタル変換ユニット30は、サブＡＤ変換器32と、アナログ入力信号からサブＡＤ値に応じたアナログ減算信号を減算して残差信号を発生し、残差信号を増幅して出力する増幅ＤＡ変換器39と、を備えるパイプライン・ＡＤ変換回路であって、初段のサブＡＤ変換器32は、入力範囲-Vref,Vrefを少なくとも４個以上のサブ範囲に分割して、入力アナログ信号がいずれのサブ範囲に入るかを判定し、４個以上のサブ範囲の大きさが異なる。 （もっと読む）

【課題】超高精度を決める基本項目を、計測制御システムを用いることなく、自律的に校正できるＤ／Ａ変換技術を提供する。
【解決手段】周辺回路は、Ｄ／Ａ変換器の出力を所望のアナログ量に変換するＡ／Ａ（アナログ／アナログ）変換回路と、Ａ／Ａ変換回路の出力を減衰する減衰回路と、標準信号源とを備えている。Ｄ／Ａ変換器は、ｎビットのＤ／Ａ変換を行う上位Ｄ／Ａ変換回路、及びｍビットのＤ／Ａ変換を行う下位Ｄ／Ａ変換回路を有するＤ／Ａ変換基本部と、その出力信号を調整する補正用Ｄ／Ａ変換器、及び補正用Ｄ／Ａ変換器の出力を所望のアナログ信号に変換する回路から構成する補正部と、Ａ／Ａ変換回路の出力と、減衰回路の出力と、標準信号源の出力の中から２つの信号を時分割制御にて選択し、選択した２信号の差を交流増幅して大小判定する判定部と、判定部の差信号を極小にする制御部とを備えている。 （もっと読む）

【課題】Ａ／Ｄ変換器を構成するサンプル／ホールド回路、コンパレータを低消費電力化すること。
【解決手段】アナログ入力信号をクロック信号に応答してサンプルしてホールドするサンプル／ホールド回路（ＳＨＣ）とその回路からのホールド出力信号の信号レベルを弁別するコンパレータ（ＣＯＰ）を含む。コンパレータは、サンプル／ホールド回路からのホールド出力信号を増幅するプリアンプ（ＡＭＰ）、プリアンプから生成される差動出力信号をラッチするラッチ回路（ＬＣＨ）、プリアンプから生成される差動出力信号のレベル差に応答してプリアンプのバイアス電流の電流値を制御するバイアス制御回路（ＢＣＣ）を含む。差動出力信号のレベル差が小さい時にはバイアス制御回路はプリアンプのバイアス電流を大きな電流値に制御して、差動出力信号のレベル差が大きい時にはバイアス制御回路はプリアンプのバイアス電流を小さな電流値に制御する。 （もっと読む）

【課題】本発明は、サンプルホールド回路及びＡ／Ｄ変換装置に係り、ホールド出力を行ううえでオペアンプの入力オフセット分の除去性能を向上させることにある。
【解決手段】ホールド出力を行うオペアンプを備えるサンプルホールド回路において、所定複数の異なるタイミングで入力電圧をサンプリングするサンプリングキャパシタと、サンプリングキャパシタでサンプリングされた各入力電圧を加減算する加減算手段と、加減算手段により各入力電圧が加減算された後、該加減算により得られる電圧に含まれるオペアンプの入力オフセット電圧分を除去するオフセット電圧除去手段と、を備え、オペアンプは、オフセット電圧除去手段によりオペアンプの入力オフセット電圧分が除去された電圧をホールドして出力する。 （もっと読む）

【課題】 簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みやノイズの発生を防止することができるデジタル−アナログ変換器を提供する。
【解決手段】 サンプリング容量素子Ｃｉの一方の端子と対応する入力端子Ｄｉとの接続及び切断並びにサンプリング容量素子Ｃｉの他方の端子と第１基準電圧源Ｂ１との接続及び切断を切り替える第１のスイッチユニットＳＵ１と、第１のスイッチユニットＳＵ１の切り替えにおける切断及び接続に応じて、サンプリング容量素子Ｃｉの他方の端子と演算増幅器２の反転入力端子との接続及び切断、複数のサンプリング容量素子Ｃｉの一方の端子の相互の接続及び切断、並びに一方の端子が相互に接続されたサンプリング容量素子Ｃｉの電圧に応じた電圧を演算増幅器２の出力端子に出力する電気経路の閉成及び開放を切り替える第２のスイッチユニットＳＵ２と、電気経路に設けられた抵抗素子Ｒｓとを備えている。 （もっと読む）

【課題】出力電流を増やすことなくセトリング時間を短縮することが可能なスイッチドキャパシタ利得段、及び、これを用いたパイプライン型Ａ／Ｄ変換器を提供する。
【解決手段】スイッチドキャパシタ利得段は、第１フェーズではサンプル／ホールド回路（キャパシタＣｆ及びＣｓ、並びに、スイッチＳＷａ〜ＳＷｃ）を用いて入力電圧Ｖｉｎのサンプリングを行い、第２フェーズでは増幅器（ＡＭＰ１及びＡＭＰ２）を用いてサンプリング済み入力電圧の増幅出力を行うスイッチドキャパシタ利得段において、入力電圧Ｖｉｎのサンプリング動作時にのみ、前記増幅器のミラー補償を行うミラー補償部（Ｃｍ、ＳＷｇ）を有する構成とする。 （もっと読む）