【課題】発振周波数のばらつきを抑えることができる電圧制御発振器を提供する。
【解決手段】本発明による電圧制御発振器は、直列に接続されたＮ（Ｎは２以上の整数）個の反転差動増幅器（９）を備えている。Ｎ個の反転差動増幅器（９）の各々は、所定の電圧値の定電圧（Ｖ_ｃｎ１）と制御電圧（Ｖ_ｃｎｔ）とに応じて動作する。Ｎ個の反転差動増幅器（９）の各々の動作電流は、定電圧（Ｖ_ｃｎ１）に応じた電流と、制御電圧（Ｖ_ｃｎｔ）に応じた電流とを加算した電流の値で直接定まる。 （もっと読む）

【課題】入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知し、レジスタ制御型遅延固定ループ回路の動作を制御することができる遅延固定ループ回路を提供する。
【解決手段】ソースクロックの位相とフィードバッククロックの位相とを比較し、比較結果に対応して遅延固定信号を生成する位相比較部２００と、前記遅延固定信号に応答して、前記ソースクロックを遅延させて遅延固定クロックとして出力し、限界遅延量に達した後にも遅延固定が行われない場合に遅延終了信号を活性化させるクロック遅延部２２０と、前記遅延固定クロックに前記ソースクロックの実際の出力経路の遅延時間を反映し、前記フィードバッククロックとして出力する遅延複製モデル部２４０と、前記遅延固定信号および前記遅延終了信号に応答して遅延固定動作を終了させる遅延固定動作制御部２５０とを備える。 （もっと読む）

【課題】内部クロック信号の位相を高精度に調整するタイミング調整回路、タイミング調整方法及び補正値算出方法を提供すること。
【解決手段】位相調整回路３１は、マスタＤＬＬ回路１１の第１遅延回路２１から位相比較回路２２までの配線によって生じる遅延時間を補正する第１段数補正値と、スレーブＤＬＬ回路１２の入力バッファ回路３３と出力バッファ回路３４によって生じる遅延時間を補正する第２段数補正値を位相調整値Ｄｐに付与する。位相調整回路３１は、位相調整値Ｄｐを第２遅延回路３２に出力する。第２遅延回路３２は、位相調整値Ｄｐに応じた段数のバッファ回路（遅延素子）を直列に接続する。 （もっと読む）

【課題】ループフィルタの回路面積を削減すると共に、電圧制御発振器の動作の安定化やノイズ感度の低減が可能なＰＬＬ回路を提供することである。
【解決手段】本発明のＰＬＬ回路は、位相比較器３の出力信号に応じて出力電圧を制御する第１及び第２のチャージポンプ回路４、５と、第１のチャージポンプ回路４の出力に基づく信号から所定の周波数成分が除去された第１の電圧信号を出力する第１のフィルタ６と、第２のチャージポンプ回路５からの電流を入力し、所定の一定電圧を第２の電圧信号として出力する第２のフィルタ７と、第１のフィルタ６からの第１の電圧信号と基準電圧との比較結果に基づき第３の電圧信号を出力する電圧制御部３０と、第１及び第２の電圧信号を低ゲイン入力、第３の電圧信号を高ゲイン入力とし、当該第１乃至第３の電圧信号に基づき発振周波数を生成する電圧制御発振器１０を備える。 （もっと読む）

【課題】オーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供する。
【解決手段】多相クロックを生成する多相クロック生成部２００と、多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部２０５と、多相クロックの本数分の遅延回路を有し、多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、位相制御信号に基づいて調整することで多相クロック間の位相差を調整する位相調整部２０３と、を備え、各遅延回路３００は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、複数のインバーターから選択される一つインバーターの出力抵抗と、後段に接続したインバーターの入力容量の積に基づいて通過時間を調整する。 （もっと読む）

【課題】ＰＬＬ回路を用いずにクロックを同期させることを課題とする。
【解決手段】デシリアライザ部１は、ＰＬＬ回路の代わりに、発振器２とクロック同期部１０とを備える。クロック同期部１０は、入力されたシリアルデータを段階的に遅延させることで異なる位相のデータを複数生成する。次に、クロック同期部１０は、複数のシリアルデータそれぞれの位相と、発振器２によって発振されたクロックの位相とを比較する。そして、クロック同期部１０は、比較結果に基づいて、発振器２によって発振されたクロックとの同期に適したシリアルデータを選択する。 （もっと読む）

【課題】矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。
【解決手段】シュミットコンパレータ１０２からの出力信号ＶdoでスイッチＳＷ3を制御し、コンデンサＣstへの充電電流を供給する電流源Ｉ1と、放電電流を供給する電流源Ｉ2とのいずれかを選択する。入力信号ＶdiでスイッチＳＷ1，ＳＷ2を制御することで、選択された電流源からの電流供給がオン／オフされる。シュミットコンパレータ１０２はコンデンサＣstの電圧Ｖstに応じてＶdoを切り替える。Ｖdiの立ち上がり時には、ＶdiのＨレベル期間にてコンデンサＣstへ充電電流を供給し、Ｖdiの立ち下がり時には、ＶdiのＬレベル期間にてコンデンサＣstへ放電電流を供給する。 （もっと読む）

【課題】簡単な回路または簡単な処理によりスキュー調整する。
【解決手段】集積回路３は、入力された外クロック信号を遅延させた内クロック信号を出力するクロック遅延回路４３と、入力されたデータ信号を内クロック信号によりラッチするラッチ回路４５と、クロック遅延回路４３に対して、外クロック信号に対する内クロック信号の遅延量として、複数の遅延量を設定する遅延量設定回路５８と、複数の遅延量それぞれの設定の下でのラッチ回路４５の出力信号を判定するラッチ判定回路５２と、ラッチ判定回路５２による複数の遅延量それぞれについての複数の判定値を記憶する記憶部５３と、記憶部５３に記憶された複数の判定値とクロック遅延回路４３に設定した複数の遅延量との関係から、クロック遅延回路４３による内クロック信号の遅延量を取得する遅延量取得部とを有する。 （もっと読む）

【課題】低廉な製作コスト及び部品コストで製造することができ、更に、マスタータイミング基準信号をより高精度で生成することのできる衛星ナビゲーションシステムのためのマスタークロック生成装置の提供。
【解決手段】複数の周波数信号入力部の各々に、原子時計信号から成る第１参照周波数信号と、原子時計信号から成る第２参照周波数信号との、いずれか一方を供給する。複数の周波数コンバータ（１１０、１１５、１２０、１２５）は、互いに同一周波数の中間周波数信号を出力する。スイッチングマトリクス１３０は、前記中間周波数信号のうちの１つを主クロックとして選択して送出すると共に、別の１つを副クロックとして選択して送出する。周波数信号生成器１５０は、前記主クロックから基準周波数信号を生成し、複数の周波数信号出力部へ送出する。位相メーター１７０は、前記主クロックと前記副クロックとの間の位相差を測定し、異常挙動を検出する。 （もっと読む）

【課題】高周波動作において、互いに容量が異なる複数のコンデンサの組み合わせを切り替えて電圧制御発振器の発振周波数帯域を切り替える際に、全ての発振周波数帯域同士を重なり合わせることが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】互いに容量が異なる複数のコンデンサ５１−１〜５１−ｎの組み合わせを切り替えることにより発振周波数帯域を切り替える電圧制御発振器２を備えるＰＬＬ回路１において、電圧制御発振器２が高周波動作しているとき、容量が比較的大きなコンデンサ５２−４又はコンデンサ５２−５が選択されなくなる場合、補正用のコンデンサ５−１又はコンデンサ５−２を選択して電圧制御発振器２の全体の容量を大きくする。 （もっと読む）

【課題】発振器を広帯域化しても、発振器の全同調帯域に渡って低位相雑音化を図ることができる高周波発振源を得ることを目的とする。
【解決手段】注入同期電圧制御発振器１の出力波を分配する電力分配器２と、その電力分配器２により分配された出力波を遅延して、遅延後の出力波を注入波として注入同期電圧制御発振器１に帰還させる遅延処理部４とを設け、移相量制御部１１が注入同期電圧制御発振器１の出力波と注入同期電圧制御発振器１に帰還される注入波の位相差がゼロになるように、移相器７により出力波に与えられる移相量を制御する。 （もっと読む）

【課題】デジタルロック検出装置及びこれを含む周波数合成器を提供すること。
【解決手段】本発明の一側面は、複数の制御ビートの入力を受け、複数の制御ビートのロッキング（Ｌｏｃｋｉｎｇ）の可否を通報するビート信号を生成し出力する比較部と、ビート信号から複数の遅延信号を生成した後、複数の遅延信号とビート信号を結合して１つのクロック信号を出力する遅延セルブロックと、クロック信号の遷移時点を検出し、その検出結果を反映するロック表示信号を生成する検出部を含むデジタルロック検出装置及びこれを用いた周波数合成器を提供することができる。 （もっと読む）

【課題】無線周波数集積回路において位相エラーを十分に低減する。
【解決手段】無線周波数集積回路は、与えられた電圧に応じた発振周波数の発振周波数信号を生成する電圧制御発振器を有し、発振周波数信号を分周して得られる搬送波に信号波を乗せた無線周波数信号を生成する送信部と、無線周波数回路からの前記無線周波数信号を増幅する電力増幅器と電力増幅器から送信部に回り込む、少なくとも前記発振周波数の同じ周波数の高調波成分を低減する低減手段と、
を有する。 （もっと読む）

サプライレギュレートされたフェイズロックループ（ＰＬＬ）が提供される。ＰＬＬは、サプライレギュレーティングループ、電圧制御発振器（ＶＣＯ）、及びＶＣＯのためのプログラマブルデカップリングキャパシタアレイを備える。ＶＣＯデカップリングキャパシタアレイのキャパシタンスは、ＮかけるＣ_UNITに等しくなるように調整可能であり、ＮはＮ分周回路の乗算ファクタの現在の値であり、Ｃ_UNITはデカップリングキャパシタアレイを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスである。ＰＬＬが１つの周波数帯から他にスイッチするとき、ＶＣＯデカップリングキャパシタによって導入される高次ポールがＰＬＬ参照周波数をトラックし、ＰＬＬの動作安定性を改善する。
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【課題】温度変動による位相雑音の悪化を低減することが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】電圧制御発振回路８１と、分周器８２と、基準信号REF-INと発振信号Outputとの互いの位相を比較し、位相差に応じたパルス幅のパルス信号UP、DOWNを出力する位相比較器と、パルス信号UP、DOWNのパルス幅に応じた大きさのＣＰ電流ICPp、ICPnを出力する出力電流補正機能付きチャージポンプ１と、ＣＰ電流ICPp、ICPnに応じてＶｔ電圧を制御するループフィルタ８５と、温度変動に応じて遅延時間が変化する遅延回路８とを備えてＰＬＬ回路１００を構成し、遅延回路８の遅延時間に基づいて、ＣＰ電流ICPpとＣＰ電流ICPnとの差が小さくなるように、ＣＰ電流ICPp又はＣＰ電流ICPnを補正する。 （もっと読む）

【課題】位相雑音の劣化の少ないシンセサイザを提供すること。
【解決手段】シンセサイザ１の制御部７は、発振器５に電圧を出力するループフィルタ１７の平滑回路に蓄積された電荷を予め設定された値に戻すことなく、温度を検出する温度検出部８の出力信号に基づいて分周器６の分周比を変化させる。これにより、シンセサイザ１は、温度変化に対応して制御部７が分周器６の制御を行う場合、ループフィルタ１７の平滑回路に蓄積された電荷を予め設定された値に戻さないので、発振器５の発振周波数が大きく変動することを抑制し、これにより、シンセサイザ１における位相雑音を低減させることができる。 （もっと読む）

【課題】データ入力の位相変化に対する受信マージンの減少を抑止でき、誤受信の確率の増大を抑止できるクロックデータリカバリ回路および逓倍クロック生成回路を提供する。
【解決手段】入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する第１の位相検出器１１０と、ループフィルタ１５０と、第１の位相検出器の出力に応じてループフィルタから電流を充電または放電するチャージポンプ１３０，１４０と、ＶＣＯ１６０と、入力データと抽出クロックの位相差の極性を検出する第２の位相検出器１２０と、第２の位相検出器の検出結果に応じて第１の位相検出器がもつ位相オフセットを相殺する補正位相情報を発生する補正位相情報発生部２１０と、補正位相をループ２００に加算する補正位相加算部２２０と、を有し、補正位相加算部２２０は、チャージポンプの充電電流と放電電流を相対的に変化させる。 （もっと読む）

【課題】低品質の入力光信号に対しても、安定して同期信号を発生するとともに、入力光信号が有するクロック信号に対する位相誤差検出感度を高くし、同期信号のタイミングジッタを低減し、製造コストを削減することである。
【解決手段】位相同期回路１０は、基準信号を発生する基準信号発生部２２と、入力光信号と電気信号とを位相比較して第１の位相誤差信号を生成する光位相比較部１と、第１の位相誤差信号と、基準信号と、を位相比較して第２の位相誤差信号を生成し、第２の位相誤差信号における入力光信号のクロック信号周波数に対応する周波数成分のみに応じて入力光信号の位相に同期した出力信号を発生して出力する位相同期部２と、基準信号の分周信号を用いて、位相同期部２から出力された同期信号をＳＳＢ変調して電気信号として光位相比較部１に出力する変調部３と、を備える。 （もっと読む）

【課題】特性が悪化する可能性があった。
【解決手段】本発明は、第１および第２のループフィルタを有するＰＬＬ回路であって、前記第１のループフィルタに出力される第１の電流信号を生成する第１の出力ドライバと、前記第２のループフィルタに出力される第２の電流信号を生成する第２の出力ドライバとを備える電流信号生成回路と、前記第１もしくは第２の出力ドライバのいずれを活性化するか選択する制御回路と、を有するＰＬＬ回路である。 （もっと読む）

２ポイント変調をサポートするデジタル位相同期ループ（ＤＰＬＬ）が説明される。１つの設計において、ＤＰＬＬは、位相デジタル変換器、ループ内で動作するループフィルタ、ローパス変調パスのための第１の処理ユニットおよびハイパス変調パスのための第２の処理ユニットを含む。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループの内部の第１のポイントに対して第１の変調信号を供給する。第２の処理ユニットは、入力変調信号を受信し、ループフィルタより後のループの内部の第２のポイントに対して第２の変調信号を供給する。第１の処理ユニットは、周波数を位相に変換するために入力変調信号を累算するアキュムレータを含み得る。第２の処理ユニットは、可変利得で入力変調信号をスケールするスケーリングユニットを含み得る。 （もっと読む）