インタフェース装置
【課題】データ転送クロックの周波数を上げることなくデータ転送速度を向上させる。
【解決手段】従来のメモリースティックＰＲＯの４ビットパラレルインタフェースモードが１ＳＣＬＫで４ビットのデータ転送を行うに対し、クロックＳＣＬＫの半周期ごとの立下りエッジおよび立上りエッジを使用することで、１ＳＣＬＫで８ビットのデータ転送を可能にし、結果として、クロックＳＣＬＫの周波数を従来のメモリースティックＰＲＯと同一に保ったままで２倍のデータ転送レートを得る。
【解決手段】従来のメモリースティックＰＲＯの４ビットパラレルインタフェースモードが１ＳＣＬＫで４ビットのデータ転送を行うに対し、クロックＳＣＬＫの半周期ごとの立下りエッジおよび立上りエッジを使用することで、１ＳＣＬＫで８ビットのデータ転送を可能にし、結果として、クロックＳＣＬＫの周波数を従来のメモリースティックＰＲＯと同一に保ったままで２倍のデータ転送レートを得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器と、その電子機器に装着される半導体記憶装置との間のインタフェース装置に関し、例えば、デジタルスチルカメラを含む電子機器から送出されたデータを、前記電子機器に装着された半導体記憶装置へ記憶するのに好適なインタフェース装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置としてカード型形状に構成されたカード型半導体記憶装置が普及している。このカード型半導体記憶装置としては、メモリスティックＰＲＯ（ソニーが開発した小型メモリカードの規格の一つであり、登録商標）等が広く知られている。
このようなカード型半導体記憶装置は、例えばデジタルスチルカメラに装着されて使用される。カード型半導体記憶装置が装着されたデジタルスチルカメラでは、ユーザの操作に応じて被写体を撮像する撮像処理を実行すると、撮像処理の結果得られた画像データが前記カード型半導体記憶装置に送出される。カード型半導体記憶装置はデジタルスチルカメラから送出される画像データを受信し、これを内部の半導体メモリに記憶する。
【０００３】
図１は、従来のメモリースティックＰＲＯの端子配置図である。
以下、図１について説明する。
Ｐｉｎ９のＶＣＣは電源入力ピンである。
Ｐｉｎ１およびＰｉｎ１０のＶＳＳはグランドピンである。
Ｐｉｎ６のＩＮＳは挿抜検出ピンであり、従来のメモリースティックＰＲＯを扱う機器側がメモリースティックの挿抜検出のために使うもので、データ通信には使われない。
Ｐｉｎ４、Ｐｉｎ３、Ｐｉｎ５、Ｐｉｎ７のＤＡＴＡ０〜３はデータ信号入出力ピンであり、これによりデータの入出力を行う。
なお、データ信号入出力ピンは、４ビットパラレルインタフェースモードの時にはＤＡＴＡ０〜３の全てをデータ信号入出力ピンとして使うが、シリアルインタフェースモードの時は、Ｐｉｎ４のみがＳＤＩＯのデータ信号入出力ピンとして使われ、このときＤＡＴＡ１〜３は使用されない。
Ｐｉｎ２のＢＳはバスステート信号入力であり、ＤＡＴＡ０〜３で通信されるデータの区切りを示す信号である。Ｐｉｎ８のＳＣＬＫはクロック入力であり、ＢＳおよびＳＤＩＯはＳＣＬＫに同期して通信される。
Ｐｉｎ５、Ｐｉｎ７は未使用のピンである。
【０００４】
図２は、従来のメモリースティックＰＲＯと従来のメモリースティックＰＲＯを扱う装置本体との間のインタフェース部分の構成を示す回路図である。
以下、図２について説明する。
ＶＳＳは、Ｐｉｎ１、Ｐｉｎ１０の２つのピンによりメモリースティックＰＲＯと装置本体の間で接続され、これを双方共通の０Ｖ基準電位として使用する。
ＶＣＣは、Ｐｉｎ９より装置本体からメモリースティックＰＲＯに供給される。電圧の範囲は２．７Ｖ〜３．６Ｖである。
装置本体がメモリースティックＰＲＯの挿抜検出を行うには、ＩＮＳ（Ｐｉｎ６）の電圧により検出する。
メモリースティックＰＲＯが装置本体と接続されていないときは、装置本体から見た挿抜検出ピンＩＮＳはオープンとなるためプルアップ抵抗ＲＩＮＳにより挿抜検出ピンＩＮＳの電位は“Ｈｉｇｈ”レベルになり、この“Ｈｉｇｈ”レベルを検出することで装置本体はメモリースティックＰＲＯが接続されていない事を検出する。
逆にメモリースティックＰＲＯが装置本体と接続されていると、装置本体から見た挿抜検出ピンＩＮＳはメモリースティックＰＲＯ内部でＶＳＳに接続されて挿抜検出ピンＩＮＳの電位が“Ｌｏｗ”レベルになるので、この“Ｌｏｗ”レベルを検出することで装置本体はメモリースティックＰＲＯが接続されている事を検出する。
ＤフリップフロップＦ１０ＲＮ、Ｆ１０ＳＮ、Ｆ１１ＲＮ、Ｆ１１ＳＮ、Ｆ１２ＲＮ、Ｆ１２ＳＮ、Ｆ１３ＲＮ、Ｆ１３ＳＮ、ＦＢ１ＳＰ、Ｆ２０ＲＮ、Ｆ２０ＳＮ、Ｆ２１ＲＮ、Ｆ２１ＳＮ、Ｆ２２ＲＮ、Ｆ２２ＳＮ、Ｆ２３ＲＮ、Ｆ２３ＳＮ、ＦＢ２ＲＮは、クロック入力の立下りエッジでデータ入力Ｄのデータを取り込み、データ出力Ｑから取り込んだデータを出力する。
ＤフリップフロップＦ２０ＲＰ、ＦＢ２ＲＰは、クロック入力の立上りエッジでデータ入力Ｄのデータを取り込み、データ出力Ｑから取り込んだデータを出力する。
符号Ｂ１０Ｒ、Ｂ１１Ｒ、Ｂ１２Ｒ、Ｂ１３Ｒ、Ｂ２０Ｒ、Ｂ２１Ｒ、Ｂ２２Ｒ、Ｂ２３Ｒ、ＢＳＩ、ＣＬＫＩは入力バッファ、符号Ｂ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓ、Ｂ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓ、ＢＳＯ、ＣＬＫＯは出力バッファである。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓ、Ｂ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓはトライステートバッファであり、制御信号ＤＥ１、ＤＥ１０、ＤＥ２およびＤＥ２０に“Ｈｉｇｈ”レベルを入力することによりそのバッファ出力を“Ｈｉｇｈ”インピーダンスに制御することができる。
装置本体側は、クロック信号を発生するためのクロック発生器を備えている。
クロック信号は伝送路ＳＣＬＫを経由して装置本体からメモリースティックＰＲＯへ伝送され、ＢＳ信号は伝送路ＢＳを経由して装置本体からメモリースティックＰＲＯへ伝送され、データ信号は伝送路ＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３を経由して装置本体とメモリースティックＰＲＯ間を双方向に伝送される。
【０００５】
まず、シリアルインタフェースモード時に、装置本体→メモリースティックＰＲＯ方向のデータ通信をする場合について説明する。
出力バッファＢ１０Ｓは制御信号ＤＥ１に“Ｌｏｗ”レベルを入力することにより出力イネーブル状態にセットされ、出力バッファＢ２０Ｓは制御信号ＤＥ２に“Ｈｉｇｈ”レベルを入力することによりその出力が“Ｈｉｇｈ”インピーダンス状態にセットされ、ＤフリップフロップＦ１０ＳＮ→ＤフリップフロップＦ２０ＲＰへのデータ伝送となる。
データ信号は、クロック発生器からＤフリップフロップＦ１０ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１０ＳＮから出力され、出力バッファＢ１０Ｓ→伝送路ＳＤＩＯ→入力バッファＢ２０Ｒという経路を経て、ＤフリップフロップＦ２０ＲＰのデータ入力Ｄへ入力され、クロック入力の立ち上りエッジに同期して取り込まれる。
なお、シリアルインタフェースモード時は、制御信号ＤＥ１０、ＤＥ２０は共に“Ｈｉｇｈ”レベルにセットされ、伝送路ＤＡＴＡ１〜３のデータ通信は行われない。
【０００６】
次に、シリアルインタフェースモード時に、メモリースティックＰＲＯ→装置本体方向のデータ通信をする場合について説明する。
出力バッファＢ１０Ｓは制御信号ＤＥ１に“Ｈｉｇｈ”レベルを入力することにより出力が“Ｈｉｇｈ”インピーダンス状態にセットされ、出力バッファＢ２０Ｓは制御信号ＤＥ２に“Ｌｏｗ”レベルを入力することにより出力イネーブル状態にセットされ、ＤフリップフロップＦ２０ＳＮ→ＤフリップフロップＦ１０ＲＮへのデータ伝送となる。
データ信号は、クロック発生器→ＣＬＫＯ→伝送路ＳＣＬＫ→ＣＬＫＩという経路を経てＤフリップフロップＦ２０ＳＮのクロック入力へ入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２０ＳＮから出力され、出力バッファＢ２０Ｓ→伝送路ＳＤＩＯ→入力バッファＢ１０Ｒという経路を経て、ＤフリップフロップＦ１０ＲＮのデータ入力Ｄへ入力され、ＤフリップフロップＦ１０ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
シリアルインタフェースモード時、ＢＳ信号は、クロック発生器からＤフリップフロップＦＢ１ＳＰのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦＢ１ＳＰから出力され、出力バッファＢＳＯ→伝送路ＢＳ→入力バッファＢＳＩという経路を経て、ＤフリップフロップＦＢ２ＲＰのデータ入力へ入力され、ＤフリップフロップＦＢ２ＲＰのクロック入力の立ち上りエッジに同期して取り込まれる。
ＢＳ信号はデータの区切りを示す信号であるが、装置本体→メモリースティックＰＲＯ方向の片方向の通信であるため、データ通信の主導権は装置本体側が持つことになる。
データそのものは、伝送路ＳＤＩＯの１ビットのみを使用して通信されるため、この通信モードをシリアルインタフェースモードと呼ぶ。
シリアルインタフェースモード時は、伝送路ＳＣＬＫの最大周波数は２０ＭＨｚであり、最大データ転送レートは２０ＭＢＰＳとなる。
【０００７】
続いて、４ビットパラレルインタフェースモード時に、装置本体→メモリースティックＰＲＯ方向のデータ通信をする場合について説明する。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓは制御信号ＤＥ１、ＤＥ１０に“Ｌｏｗ”レベルを入力することにより出力イネーブル状態にセットされ、出力バッファＢ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓは制御信号ＤＥ２、ＤＥ２０に“Ｈｉｇｈ”レベルを入力することによりその出力が“Ｈｉｇｈ”インピーダンス状態にセットされる。
伝送路ＤＡＴＡ０を通過するデータは、クロック発生器からＤフリップフロップＦ１０ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１０ＳＮから出力され、出力バッファＢ１０Ｓ→伝送路ＤＡＴＡ０→入力バッファＢ２０Ｒという経路を経て、ＤフリップフロップＦ２０ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２０ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ１を通過するデータは、クロック発生器からＤフリップフロップＦ１１ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１１ＳＮから出力され、出力バッファＢ１１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ２１Ｒという経路を経て、ＤフリップフロップＦ２１ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２１ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ２を通過するデータは、クロック発生器からＤフリップフロップＦ１２ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１２ＳＮから出力され、出力バッファＢ１２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ２２Ｒという経路を経て、ＤフリップフロップＦ２２ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２２ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ３を通過するデータは、クロック発生器からＤフリップフロップＦ１３ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１３ＳＮから出力され、出力バッファＢ１３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ２３Ｒという経路を経てＤフリップフロップＦ２３ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２３ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
【０００８】
次に、４ビットパラレルインタフェースモード時に、メモリースティックＰＲＯ→装置本体方向のデータ通信をする場合について説明する。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓは制御信号ＤＥ１、ＤＥ１０に“Ｈｉｇｈ”レベルを入力することによりその出力が“Ｈｉｇｈ”インピーダンス状態にセットされ、出力バッファＢ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓは制御信号ＤＥ２、ＤＥ２０に“Ｌｏｗ”レベルを入力することにより出力イネーブル状態にセットされる。
伝送路ＤＡＴＡ０を通過するデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２０ＳＮのクロック入力へ入力されるクロックの立下りエッジに同期してＤフリップフロップＦ２０ＳＮから出力され、出力バッファＢ２０Ｓ→伝送路ＤＡＴＡ０ →入力バッファＢ１０Ｒという経路を経てＤフリップフロップＦ１０ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１０ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ１を通過するデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２１ＳＮのクロック入力へ入力されるクロックの立下りエッジに同期してＤフリップフロップＦ２１ＳＮから出力され、出力バッファＢ２１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ１１Ｒという経路を経て、ＤフリップフロップＦ１１ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１１ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ２を通過するデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２２ＳＮのクロック入力へ入力されるクロックの立下りエッジに同期してＤフリップフロップＦ２２ＳＮから出力され、出力バッファＢ２２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ１２Ｒという経路を経て、ＤフリップフロップＦ１２ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１２ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ３を通過するデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２３ＳＮのクロック入力へ入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２３ＳＮから出力され、出力バッファＢ２３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ１３Ｒという経路を経てＤフリップフロップＦ１３ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１３ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
４ビットパラレルインタフェースモード時、ＢＳ信号はクロック発生器からＤフリップフロップＦＢ１ＳＰのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦＢ１ＳＰから出力され、出力バッファＢＳＯ→伝送路ＢＳ→入力バッファＢＳＩという経路を経て、ＤフリップフロップＦＢ２ＲＮのデータ入力へ入力され、ＤフリップフロップＦＢ２ＲＮのクロック入力の立下りエッジに同期して取り込まれる。ＢＳ信号はデータの区切りを示す信号であるが、装置本体→メモリースティックＰＲＯ方向の片方向の通信であるため、データ通信の主導権は装置本体側が持つことになる。
データそのものは、ＤＡＴＡ０〜３の４ビットを使用して通信されるため、この通信モードを、４ビットパラレルインタフェースモードと呼ぶ。４ビットパラレルインタフェースモード時は、伝送路ＳＣＬＫの最大周波数は４０ＭＨｚであり、最大データ転送レートは１６０Ｍｂｐｓとなる。
【０００９】
図５および図６は、図２で説明した従来の４ビットパラレルインタフェースモードの通信を説明するタイミングチャートである。以下、図５および図６のタイミングチャートについて説明する。
通信の最小単位をパケットと呼ぶが、装置本体→メモリースティックＰＲＯ方向のデータ通信をライトパケットと呼び（図５）、メモリースティックＰＲＯ→装置本体方向のデータ通信をリードパケットと呼ぶ（図６）。
パケットはさらにＢＳ信号によりＢＳ０、ＢＳ１、ＢＳ２、ＢＳ３の４つのバスステートに分かれている。ＢＳ１のＴＰＣの値により、ライトパケットかリードパケットかの判別が行われ、これによりＢＳ２、ＢＳ３の内容が決定される。ライトパケットのＢＳ２は、装置本体→メモリースティックＰＲＯ方向のデータ通信が行われ、メモリースティックは受信データの処理が完了するまでＢＳ３でビジィを出力し、受信データの処理が完了するとレディを出力する。リードパケットのＢＳ２は、メモリースティックＰＲＯがメモリースティックＰＲＯ→装置本体方向のデータ送信の準備ができるまでビジィを出力し、データ送信の準備ができたらレディを出力し、ＢＳ３でメモリースティックＰＲＯ→装置本体方向のデータ送信が行われる。ＢＳ０はデータ通信のないアイドルステートである。
図５において、バスステートがＢＳ０→ＢＳ１に変化するときは、まず最初に制御信号ＤＥ２、ＤＥ２０が“Ｌｏｗ”レベル→“Ｈｉｇｈ”レベルに変化してその１クロック後に制御信号ＤＥ１、ＤＥ１０が“Ｈｉｇｈ”レベル→“Ｌｏｗ”レベルになる。
バスステートがＢＳ２→ＢＳ３に変化するときはまず最初に制御信号ＤＥ１、ＤＥ１０が“Ｌｏｗ”レベル→“Ｈｉｇｈ”レベルになってその１クロック後に制御信号ＤＥ２、ＤＥ２０が“Ｈｉｇｈ”レベル→“Ｌｏｗ”レベルになる。
また、図６において、バスステートがＢＳ０→ＢＳ１に変化するときはまず最初に制御信号ＤＥ２、ＤＥ２０が“Ｌｏｗ”レベル→“Ｈｉｇｈ”レベルになりその１クロック後に制御信号ＤＥ１、ＤＥ１０が“Ｈｉｇｈ”レベル→“Ｌｏｗ”レベルになる。バスステートがＢＳ１→ＢＳ２に変化するときはまず最初に制御信号ＤＥ１、ＤＥ１０が“Ｌｏｗ”レベル→“Ｈｉｇｈ”レベルになってその１クロック後に制御信号ＤＥ２、ＤＥ２０が“Ｈｉｇｈ”レベル→“Ｌｏｗ”レベルになる（例えば、特許文献１参照）。
【特許文献１】特開２００３−２４２４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のメモリースティックＰＲＯの最大データ転送レートは、４ビットパラレルインタフェースモード時の１６０Ｍｂｐｓであり、メモリースティックＰＲＯの発売当初はこれでも必要充分な転送レートであった。
しかし、メモリースティックＰＲＯの主要なユーザであるデジタルスチルカメラは高画素化がすすみ、現在では５００万画素〜８００万画素に達しようとしており、写真一枚当りのデータサイズはより大きくなる傾向にある。このような状況下では、メモリースティックＰＲＯの最大データ転送レートが現状の１６０Ｍｂｐｓのままだと、写真一枚当りの記録時間が伸び、デジタルスチルカメラの連写性能を上げることが困難になってくる。
また、メモリースティックＰＲＯの最大データ容量は、現在では１ＧＢを超えようとしており、パソコン等においても大容量のデータを短時間で転送したいという要求が出てくる。データ転送レートを上げるには、転送クロックの高速化という方法があるが、従来のメモリースティックＰＲＯの転送クロックはすでに４０ＭＨｚに達しており、この転送クロックをさらに高い周波数にするには、従来のメモリースティックＰＲＯの伝送路を大幅に見直す必要があるという課題があった。
【００１１】
本発明はこのような事情に鑑みなされたものであり、転送クロックを高速化することなく大容量のデータを短時間で転送でき、さらに従来の装置本体との互換性も維持することの可能なインタフェース装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明のインタフェース装置は、装置本体に装着されて、前記装置本体から送出されたデータの記憶や、記憶されているデータの読み出しが可能な半導体記憶装置が前記装置本体との間でデータ通信するためのインタフェース装置であって、前記装置本体と前記半導体記憶装置との間で同期的なデータ通信を確立するための通信クロックの半周期ごとの立ち上がりエッジおよび立ち下がりエッジを使用し、前記装置本体と前記半導体記憶装置との間でパラレルにデータの授受を行う高速転送モードに対応する高速転送手段を備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、データ転送クロックの周波数を上げることなくデータ転送速度を向上させることができ、さらに従来の電子機器に対する互換性をも確保できるインタフェース装置を提供できる効果がある。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態では、装置本体と半導体記憶装置との間で同期的なデータ通信を確立するための通信クロックの半周期ごとの立ち上がりエッジおよび立ち下がりエッジを使用し、前記装置本体と前記半導体記憶装置との間でパラレルにデータの授受を行う高速転送モードに対応する高速転送手段により前記装置本体と前記半導体記憶装置との間でデータ通信を行うことで、データ転送クロックの周波数を上げることなくデータ転送速度の向上を実現し、さらに高速転送モード対応可能情報または通常転送モード対応可能情報にもとづき前記装置本体側から前記高速転送モードまたは通常転送モードを選択可能にすることで従来の電子機器に対する互換性を確保する。
【実施例１】
【００１５】
以下、本発明のインタフェース装置の一実施例について図面を参照し説明する。
図３は、この実施例１に対応したメモリースティックＰＲＯと、このメモリースティックＰＲＯが装着される装置本体との間のインタフェース部分の構成を示す回路図である。装置本体は、例えば、パーソナルコンピューターやデジタルスチルカメラ、携帯電話を含むメモリースティックＰＲＯを使う側の装置である。
ＤフリップフロップＦ１０ＲＮ、Ｆ１０ＳＮ、Ｆ１１ＲＮ、Ｆ１１ＳＮ、Ｆ１２ＲＮ、Ｆ１２ＳＮ、Ｆ１３ＲＮ、Ｆ１３ＳＮ、ＦＢ１ＳＰ、Ｆ２０ＲＮ、Ｆ２０ＳＮ、Ｆ２１ＲＮ、Ｆ２１ＳＮ、Ｆ２２ＲＮ、Ｆ２２ＳＮ、Ｆ２３ＲＮ、Ｆ２３ＳＮ、ＦＢ２ＲＮは、クロック入力の立下りエッジでデータ入力Ｄのデータを取り込み、取り込んだデータをＱ出力端子から出力する。
ＤフリップフロップＦ１０ＲＰ、Ｆ１０ＳＰ、Ｆ１１ＲＰ、Ｆ１１ＳＰ、Ｆ１２ＲＰ、Ｆ１２ＳＰ、Ｆ１３ＲＰ、Ｆ１３ＳＰ、Ｆ２０ＲＰ、Ｆ２０ＳＰ、Ｆ２１ＲＰ、Ｆ２１ＳＰ、Ｆ２２ＲＰ、Ｆ２２ＳＰ、Ｆ２３ＲＰ、Ｆ２３ＳＰ、ＦＢ２ＲＰは、クロック入力の立上りエッジでデータ入力Ｄのデータを取り込み、取り込んだデータをＱ出力端子から出力する。
符号Ｂ１０Ｒ、Ｂ１１Ｒ、Ｂ１２Ｒ、Ｂ１３Ｒ、Ｂ２０Ｒ、Ｂ２１Ｒ、Ｂ２２Ｒ、Ｂ２３Ｒ、ＢＳＩ、ＣＬＫＩは入力バッファ、符号Ｂ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓ、Ｂ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓ、ＢＳＯ、ＣＬＫＯは出力バッファである。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓ、Ｂ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓはトライステートバッファであり、制御信号ＤＥ１、ＤＥ１０および制御信号ＤＥ２、ＤＥ２０として“Ｈｉｇｈ”レベルを制御端子へ入力することによりその出力を“Ｈｉｇｈ”インピーダンスに制御することができる。
装置本体側は、クロック信号を発生するためのクロック発生器を備えている。
クロック信号は伝送路ＳＣＬＫを経由して装置本体からメモリースティックＰＲＯへ伝送され、ＢＳ信号は伝送路ＢＳを経由して装置本体からメモリースティックＰＲＯへ伝送され、データ信号は伝送路ＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３を経由して装置本体とメモリースティックＰＲＯとの間を双方向に伝送される。
符号ＭＵＸ１０，１１，１２，１３、２０，２１，２２，２３はマルチプレクサ（以下、ＭＵＸという）を示す。
【００１６】
図４は、図３に示すＭＵＸについて説明した説明図であり、同図（ａ）はＭＵＸのシンボルを示し、同図（ｂ）は論理回路図、同図（Ｃ）はＭＵＸの真理値表である。
Ｐ、Ｎ、Ｃ、ＭＯＤＥはＭＵＸの入力端子であり、Ｏは出力端子である。
ＭＯＤＥが“Ｌｏｗ”レベルの時は、Ｃの値によらずＯにはＮが出力される。
ＭＯＤＥが“Ｈｉｇｈ”レベルの時は、Ｃが“Ｈｉｇｈ”レベルの時にＯにＰが出力され、Ｃが“Ｌｏｗ”レベルの時にＯにＮが出力される。
【００１７】
以下、図３および図４を参照してこの実施例１のインタフェース装置について説明する。
伝送路ＤＡＴＡ０〜３を通過するデータそれぞれについて、転送開始の最初のデータを奇数番目のデータ、続くデータを偶数番目のデータと呼ぶことにする。すなわち、伝送路ＤＡＴＡ０〜３を通過するデータはそれぞれ奇数番目のデータから始まり、以後偶数番目のデータ、奇数番目のデータ、偶数番目のデータ、奇数番目のデータ・・・と繰り返すものとする。
まず、装置本体→メモリースティックＰＲＯ方向のデータ通信をする場合について説明する。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓは制御信号ＤＥ１、ＤＥ１０として“Ｌｏｗ”レベルが制御端子へ入力されることにより出力イネーブル状態にセットされ、出力バッファＢ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓは制御信号ＤＥ２、ＤＥ２０として“Ｈｉｇｈ”レベルが制御端子へ入力されることにより出力が“Ｈｉｇｈ”インピーダンス状態にセットされる。
また、ＭＵＸ１０〜ＭＵＸ１３のＭＯＤＥ入力は、“Ｈｉｇｈ”レベルを入力することとする。
伝送路ＤＡＴＡ０を通過する奇数番目のデータは、クロック発生器からＤフリップフロップＦ１０ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１０ＳＮから出力され、このときＭＵＸ１０のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ１０の出力ＯからＤフリップフロップＦ１０ＳＮのＱ出力が出力され、出力バッファＢ１０Ｓ→伝送路ＤＡＴＡ０→入力バッファＢ２０Ｒという経路を経て、ＤフリップフロップＦ２０ＲＰのデータ入力へ入力され、ＤフリップフロップＦ２０ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ２０ＲＰへ取り込まれる。
伝送路ＤＡＴＡ０を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ１０ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ１０ＳＰから出力され、このときＭＵＸ１０のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ１０の出力ＯからＤフリップフロップＦ１０ＳＰのＱ出力が出力され、出力バッファＢ１０Ｓ→伝送路ＤＡＴＡ０→入力バッファＢ２０Ｒという経路を経て、ＤフリップフロップＦ２０ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２０ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ２０ＲＮへ取り込まれる。
【００１８】
伝送路ＤＡＴＡ１を通過する奇数番目のデータは、クロック発生器からＤフリップフロップＦ１１ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１１ＳＮのＱ出力端子から出力され、このときＭＵＸ１１のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ１１の出力ＯからＤフリップフロップＦ１１ＳＮのＱ出力が出力され、出力バッファＢ１１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ２１Ｒという経路を経て、ＤフリップフロップＦ２１ＲＰのデータ入力へ入力され、ＤフリップフロップＦ２１ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ２１ＲＰへ取り込まれる。
【００１９】
伝送路ＤＡＴＡ１を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ１１ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ１１ＳＰのＱ出力端子から出力され、このときＭＵＸ１１のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ１１の出力ＯからＤフリップフロップＦ１１ＳＰのＱ出力が出力され、出力バッファＢ１１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ２１Ｒという経路を経て、ＤフリップフロップＦ２１ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２１ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ２１ＲＮへ取り込まれる。
【００２０】
伝送路ＤＡＴＡ２を通過する奇数番目のデータは、クロック発生器からＤフリップフロップＦ１２ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１２ＳＮのＱ出力から出力され、このときＭＵＸ１２のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ１２の出力ＯからＤフリップフロップＦ１２ＳＮのＱ出力が出力され、出力バッファＢ１２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ２２Ｒという経路を経て、ＤフリップフロップＦ２２ＲＰのデータ入力へ入力され、ＤフリップフロップＦ２２ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ２２ＲＰへ取り込まれる。
【００２１】
伝送路ＤＡＴＡ２を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ１２ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ１２ＳＰのＱ出力端子から出力され、このときＭＵＸ１２のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ１２の出力ＯからＤフリップフロップＦ１２ＳＰのＱ出力が出力され、出力バッファＢ１２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ２２Ｒ という経路を経て、ＤフリップフロップＦ２２ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２２ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ２２ＲＮへ取り込まれる。
【００２２】
伝送路ＤＡＴＡ３を通過する奇数番目のデータは、クロック発生器からＤフリップフロップＦ１３ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１３ＳＮのＱ出力端子から出力され、このときＭＵＸ１３のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ１３の出力ＯからＤフリップフロップＦ１３ＳＮのＱ出力が出力され、出力バッファＢ１３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ２３Ｒという経路を経て、ＤフリップフロップＦ２３ＲＰのデータ入力へ入力され、ＤフリップフロップＦ２３ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ２３ＲＰへ取り込まれる。
【００２３】
伝送路ＤＡＴＡ３を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ１３ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ１３ＳＰのＱ出力端子から出力され、このときＭＵＸ１３のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ１３の出力ＯからＤフリップフロップＦ１３ＳＰのＱ出力が出力され、出力バッファＢ１３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ２３Ｒという経路を経て、ＤフリップフロップＦ２３ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２３ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ２３ＲＮへ取り込まれる。
【００２４】
次に、メモリースティックＰＲＯから装置本体へのデータ通信について説明する。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓは制御信号ＤＥ１、ＤＥ１０として“Ｈｉｇｈ”レベルが制御端子へ供給されることにより、その出力が“Ｈｉｇｈ”インピーダンス状態にセットされ、出力バッファＢ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓは制御信号ＤＥ２、ＤＥ２０として“Ｌｏｗ”レベルが制御端子へ供給されることにより出力イネーブル状態にセットされる。また、ＭＵＸ２０〜ＭＵＸ２３のＭＯＤＥ入力は、“Ｈｉｇｈ”レベルを入力することとする。
伝送路ＤＡＴＡ０を通過する奇数番目のデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２０ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２０ＳＮから出力され、このときＭＵＸ２０のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ２０の出力ＯからＤフリップフロップＦ２０ＳＮのＱ出力が出力され、出力バッファＢ２０Ｓ→伝送路ＤＡＴＡ０→入力バッファＢ１０Ｒという経路を経て、ＤフリップフロップＦ１０ＲＰのデータ入力へ入力され、ＤフリップフロップＦ１０ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ１０ＲＰへ取り込まれる。
【００２５】
伝送路ＤＡＴＡ０を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ２０ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ２０ＳＰのＱ出力から出力され、このときＭＵＸ２０のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ２０の出力ＯからＤフリップフロップＦ２０ＳＰのＱ出力が出力され、出力バッファＢ２０Ｓ→伝送路ＤＡＴＡ０→入力バッファＢ１０Ｒという経路を経て、ＤフリップフロップＦ１０ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１０ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ１０ＲＮへ取り込まれる。
【００２６】
伝送路ＤＡＴＡ１を通過する奇数番目のデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２１ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２１ＳＮのＱ出力から出力され、このときＭＵＸ２１のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ２１の出力ＯからＤフリップフロップＦ２１ＳＮのＱ出力が出力され、出力バッファＢ２１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ１１Ｒという経路を経て、ＤフリップフロップＦ１１ＲＰのデータ入力へ入力され、ＤフリップフロップＦ１１ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ１１ＲＰへ取り込まれる。
【００２７】
伝送路ＤＡＴＡ１を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ２１ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ２１ＳＰのＱ出力から出力され、このときＭＵＸ２１のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ２１の出力ＯからＤフリップフロップＦ２１ＳＰのＱ出力が出力され、出力バッファＢ２１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ１１Ｒという経路を経て、ＤフリップフロップＦ１１ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１１ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ１１ＲＮへ取り込まれる。
【００２８】
伝送路ＤＡＴＡ２を通過する奇数番目のデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２２ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２２ＳＮのＱ出力端子から出力され、このときＭＵＸ２２のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ２２の出力ＯからＤフリップフロップＦ２２ＳＮが出力され、出力バッファＢ２２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ１２Ｒという経路を経て、ＤフリップフロップＦ１２ＲＰのデータ入力へ入力され、ＤフリップフロップＦ１２ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ１２ＲＰへ取り込まれる。
【００２９】
伝送路ＤＡＴＡ２を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ２２ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ２２ＳＰのＱ出力端子から出力され、このときＭＵＸ２２のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ２２の出力ＯからＤフリップフロップＦ２２ＳＰのＱ出力が出力され、出力バッファＢ２２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ１２Ｒという経路を経て、ＤフリップフロップＦ１２ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１２ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ１２ＲＮへ取り込まれる。
【００３０】
伝送路ＤＡＴＡ３を通過する奇数番目のデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２３ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２３ＳＮのＱ出力から出力され、このときＭＵＸ２３のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ２３の出力ＯからＤフリップフロップＦ２３ＳＮのＱ出力が出力され、出力バッファＢ２３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ１３Ｒという経路を経てＤフリップフロップＦ１３ＲＰのデータ入力へ入力され、ＤフリップフロップＦ１３ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ１３ＲＰへ取り込まれる。
【００３１】
伝送路ＤＡＴＡ３を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ２３ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ２３ＳＰのＱ出力端子から出力され、このときＭＵＸ２３のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ２３の出力ＯからＤフリップフロップＦ２３ＳＰのＱ出力が出力され、出力バッファＢ２３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ１３Ｒという経路を経て、ＤフリップフロップＦ１３ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１３ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ１３ＲＮへ取り込まれる。
【００３２】
ＢＳ信号は、クロック発生器からＤフリップフロップＦＢ１ＳＰのクロック入力端子に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦＢ１ＳＰのＱ出力から出力され、出力バッファＢＳＯ→伝送路ＢＳ→入力バッファＢＳＩという経路を経て、ＤフリップフロップＦＢ２ＲＮのデータ入力へ入力され、ＤフリップフロップＦＢ２ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦＢ２ＲＮへ取り込まれる。
ＢＳ信号はデータの区切りを示す信号であるが、装置本体→メモリースティックＰＲＯ方向の片方向の通信であるため、データ通信の主導権は装置本体側が持つことになる。すなわち、ＢＳ信号については、従来のメモリースティックＰＲＯの４ビットパラレルインタフェースモードと同一である。
【００３３】
図７および図８は、図３で説明したこの実施例１のインタフェース装置の各部の動作を説明するためのタイミングチャートである。以下、図７および図８のタイミングチャートについて説明する。
通信の最小単位をパケットと呼ぶが、装置本体→メモリースティックＰＲＯ方向のデータ通信をライトパケットと呼び(図７)、メモリースティックＰＲＯ→装置本体方向のデータ通信をリードパケットと呼ぶ(図８)。
パケットはさらにＢＳ信号によりＢＳ０、ＢＳ１、ＢＳ２、ＢＳ３の４つのバスステートに分かれている。
バスステートＢＳ１のＴＰＣの値により、ライトパケットかリードパケットかの判別が行われ、これによりバスステートＢＳ２、ＢＳ３の内容が決定される。
ライトパケットのバスステートＢＳ２は、装置本体→メモリースティックＰＲＯ方向のデータ通信が行われ、メモリースティックは受信データの処理が完了するまでバスステートＢＳ３でビジィを出力し、受信データの処理が完了するとレディを出力する。
リードパケットのバスステートＢＳ２は、メモリースティックＰＲＯがメモリースティックＰＲＯ→装置本体方向のデータ送信の準備ができるまでビジィを出力し、データ送信の準備ができたらレディを出力し、バスステートＢＳ３でメモリースティックＰＲＯ→装置本体方向のデータ送信が行われる。
バスステートＢＳ０はデータ通信のないアイドルステートである。
【００３４】
図７において、バスステートがバスステートＢＳ０からバスステートＢＳ１に変化するときは、まず最初に制御信号ＤＥ２、ＤＥ２０が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになり、その半クロック後に、制御信号ＤＥ１、ＤＥ１０が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへ変化する。
バスステートＢＳ２からバスステートＢＳ３に変化するときは、まず最初に制御信号ＤＥ１、ＤＥ１０が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、その半クロック後に、制御信号ＤＥ２、ＤＥ２０が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになる。
【００３５】
また、図８において、バスステートがバスステートＢＳ０からバスステートＢＳ１に変化するときは、まず最初に制御信号ＤＥ２、ＤＥ２０が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになり、その半クロック後、制御信号ＤＥ１、ＤＥ１０が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになる。
バスステートＢＳ１からバスステートＢＳ２に変化するときは、まず最初に制御信号ＤＥ１、ＤＥ１０が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになって、その半クロック後に、制御信号ＤＥ２、ＤＥ２０が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへ変化する。
【００３６】
従来のメモリースティックＰＲＯの４ビットパラレルインタフェースモードでは、図５および図６に示すように、ＤＡＴＡ０〜３および制御信号ＤＥ１、ＤＥ１０、ＤＥ２、ＤＥ２０は、クロックＳＣＬＫの立下りエッジのみを使用していたが、この実施例１では、図７および図８に示すようにクロックＳＣＬＫの立下りエッジだけでなく立上りエッジも使用している。
そのため、従来のメモリースティックＰＲＯの４ビットパラレルインタフェースモードでは１ＳＣＬＫで４ビットのデータしか転送できなかったのに対し、この実施例１では１ＳＣＬＫで８ビットのデータが転送可能となり、結果として、クロックＳＣＬＫの周波数を従来のメモリースティックＰＲＯと同一に保ったままで２倍のデータ転送レートが得られる。
例えば、ＳＣＬＫが４０ＭＨｚの場合、従来のメモリースティックＰＲＯの４ビットパラレルインタフェースモードの最大データ転送レートは１６０Ｍｂｐｓであるのに対して、この実施例１ではＳＣＬＫの周波数を変えることなく３２０Ｍｂｐｓを達成可能である。またこの場合、ＳＣＬＫの周波数が変わらないので、ＳＣＬＫの伝送路は従来のメモリースティックＰＲＯのものがそのまま使えることになる。
【００３７】
この実施例１では、伝送路ＤＡＴＡ０〜３を通過するデータのうち、奇数番目のデータは立下りエッジ同期のフリップフロップから出力されて立上がりエッジ同期のフリップフロップに入力され、偶数番目のデータは立上りエッジ同期のフリップフロップから出力されて立下りエッジのフリップフロップに入力される構成となっている。
しかしながら、奇数番目のデータが立上りエッジ同期のフリップフロップから出力されて立下りエッジのフリップフロップに入力され、偶数番目のデータが立下りエッジ同期のフリップフロップから出力されて立上がりエッジ同期のフリップフロップに入力される構成となっていてもよい。
【００３８】
また、この実施例１では、これまで述べたような効果に加えて、従来のメモリースティックＰＲＯのインタフェースとの互換性を保持できる様にしている事を特徴とする。
以下、互換性を保持する方法について説明する。
まず、形状の互換性について説明する。
この実施例１に対応したメモリースティックＰＲＯの形状は従来のメモリースティックＰＲＯと同一の形状である。そのため装置本体側は、従来のメモリースティックＰＲＯに対応したスロットを持っていれば、従来のメモリースティックＰＲＯだけでなく本発明のメモリースティックＰＲＯも同一のスロットに挿抜可能となる。
また、装置本体側は、この実施例１のメモリースティックＰＲＯに対応したスロットを持っていれば、従来のメモリースティックＰＲＯも同一のスロットに挿抜可能となる。すなわち、形状の互換性が保たれる。
【００３９】
次に電源の互換性について説明する。
ＶＳＳは従来のメモリースティックＰＲＯと同様にＰｉｎ１、Ｐｉｎ１０を使用する。
また、ＶＣＣは従来のメモリースティックＰＲＯと同様にＰｉｎ９を使用する。
電源電圧は、従来のメモリースティックＰＲＯと同一の２.７Ｖ〜３.６Ｖであるので、電源の互換性が保持できる構造となっている。
また例えば、電源投入直後は従来のメモリースティックＰＲＯと同一の２.７Ｖ〜３.６Ｖで通信できるようにすることで電源の互換性を保持し、通信後にそのメモリースティックＰＲＯが別の電圧に対応している場合は、装置本体から供給する電源電圧を変更するような構成を取ることも可能である。
これにより、従来のメモリースティックＰＲＯとの電源の互換性を維持しつつ、異なる電源電圧で動作するようにする事も可能である。
【００４０】
次に挿抜検出の互換性について説明する。
挿抜検出は従来のメモリースティックＰＲＯと同一のＩＮＳ(Ｐｉｎ６)を使い、その構造と検出方法も同一であるため、挿抜検出の互換性も保持できる構造となっている。
【００４１】
次に、通信の互換性について説明する。
図３は、すでに説明したとおり、本発明の実施例１に対応したメモリースティックＰＲＯと、このメモリースティックＰＲＯを扱う装置本体の間のインタフェース部分の一例について説明した回路図であるが、この構成のままで従来のメモリースティックＰＲＯとして通信することも可能である。
以下、図３について説明する。
ＭＵＸ１０〜１３、ＭＵＸ２０〜２３全てについてそれぞれのＭＯＤＥ入力に“Ｌｏｗ”レベルを入力することにより、それぞれの出力Ｏにはそれぞれの入力Ｎが出力される。
この場合、ＭＵＸ１０〜１３、ＭＵＸ２０〜２３のそれぞれの入力Ｐは使われないことになり、結果としてＤフリップフロップＦ１０ＳＰ、Ｆ１１ＳＰ、Ｆ１２ＳＰ、Ｆ１３ＳＰ、Ｆ２０ＳＰ、Ｆ２１ＳＰ、Ｆ２２ＳＰ、Ｆ２３ＳＰは使われない。
また、ＤフリップフロップＦ１０ＲＰ、Ｆ１１ＲＰ、Ｆ１２ＲＰ、Ｆ１３ＲＰ、Ｆ２０ＲＰ、Ｆ２１ＲＰ、Ｆ２２ＲＰ、Ｆ２３ＲＰも使わない事とする。
よって、図３において、ＤフリップフロップＦ１０ＳＰ、Ｆ１１ＳＰ、Ｆ１２ＳＰ、Ｆ１３ＳＰ、Ｆ２０ＳＰ、Ｆ２１ＳＰ、Ｆ２２ＳＰ、Ｆ２３ＳＰおよびＤフリップフロップＦ１０ＲＰ、Ｆ１１ＲＰ、Ｆ１２ＲＰ、Ｆ１３ＲＰ、Ｆ２０ＲＰ、Ｆ２１ＲＰ、Ｆ２２ＲＰ、Ｆ２３ＲＰは使われず、かつ全てのＭＵＸの出力Ｏに入力Ｎのみが選択されている場合は、図２の従来のメモリースティックＰＲＯと同一の構成となり、通信の互換性が保持できる。
以上により、この実施例１では、従来のメモリースティックＰＲＯのインタフェースとの互換性を保持することが可能となる。
【００４２】
次に、図９に示すフローチャートを用いてデータ転送モード選択処理について説明する。
このデータ転送モード選択処理では、装置本体側が、３つのデータ転送モード（シリアル転送モード、４ビットパラレル転送モード、高速転送モード）のうちの一つを選択し、これにより装着されたメモリースティックＰＲＯとのデータ通信を実行するように構成されている。
【００４３】
ステップＳ１において装置本体側の制御部は、挿抜検出ピンＩＮＳの電位に基づいて、メモリースティックＰＲＯが正常に挿入されているか否かを判定する。
【００４４】
このステップＳ１で否定結果が得られる場合、装置本体側に対してメモリースティックＰＲＯが正常に装着されていないことを意味しているので、装置本体側の制御部は、メモリースティックＰＲＯが正常に装着されるのを待ち受ける。
【００４５】
これに対しこのステップＳ１で肯定結果が得られる場合、装置本体側に対してメモリースティックＰＲＯが正常に装着されていることを意味しているので、装置本体側の制御部は続くステップＳ２へ移る。
【００４６】
ステップＳ２において装置本体側の制御部は、Ｐｉｎ１、Ｐｉｎ９およびＰｉｎ１０を介してメモリースティックＰＲＯに対する電源供給を開始し、続くステップＳ３に移って、伝送路ＳＤＩＯ（Ｐｉｎ４）のみを利用するシリアル転送モードにより、メモリースティックＰＲＯとのデータ通信を開始する。
【００４７】
次に、装置本体側の制御部はステップＳ４に移り、メモリースティックＰＲＯの図示していないレジスタ部に格納されているＩＦ＿ＭＯＤＥレジスタ値を、伝送路ＳＤＩＯ（Ｐｉｎ４）を介して読み出す。
【００４８】
そして、装置本体側の制御部はステップＳ５に移り、読み出したＩＦ＿ＭＯＤＥレジスタ値が「００１」であるか否かを判定する。
【００４９】
このステップＳ５で肯定結果が得られた場合、例えば、装置本体側に装着されているメモリースティックＰＲＯがシリアル転送モードにのみ対応していることを意味しているので、このとき装置本体側の制御部は、ステップＳ６に移り、シリアル転送モードによるデータ通信を継続実行する。
【００５０】
これに対してこのステップＳ５で否定結果が得られた場合、装置本体側の制御部はステップＳ７に移る。そして、装置本体側の制御部はこのステップＳ７において、読み出したＩＦ＿ＭＯＤＥレジスタ値が「０１１」であるか否かを判定する。
【００５１】
このステップＳ７で肯定結果が得られた場合、例えば、装置本体側に装着されているメモリースティックＰＲＯが、シリアル転送モードと４ビットパラレル転送モードとに対応していることを意味しているので、このとき装置本体側の制御部は、ステップＳ８に移り、前述したライトパケットによりメモリースティックＰＲＯの前記レジスタ部に対して例えばＩＦ＿ＳＥＴレジスタ値「０１」を書き込む。
【００５２】
このＩＦ＿ＳＥＴレジスタ値「０１」は、装置本体側とメモリースティックＰＲＯとの間で４ビットパラレル転送モードによりデータ通信を実行する旨を示す。
これによりメモリースティックＰＲＯは、当該書き込まれたＩＦ＿ＳＥＴレジスタ値「０１」に基づいて、装置本体側と４ビットパラレル転送モードによりデータ通信する旨を認識することができ、図３に示す装置本体側とメモリースティックＰＲＯ側のインタフェース部を４ビットパラレル転送モードで動作させるように制御する。
【００５３】
次にステップＳ９へ移り、メモリースティックＰＲＯへのバスステート信号によりバスステートをバスステートＢＳ０にセットし、続くステップＳ１０において次のバスステートＢＳ１から４ビットパラレル転送モードによりメモリースティックＰＲＯとのデータ通信を開始する。
【００５４】
一方、ステップＳ７において否定結果が得られるとステップＳ１１に移る。そして、ＩＦ＿ＭＯＤＥレジスタ値を読み出し、その読み出したＩＦ＿ＭＯＤＥレジスタ値が「１１１」であるか否かを判定する。
【００５５】
このステップＳ１１で肯定結果が得られた場合、例えば、装置本体側に装着されているメモリースティックＰＲＯが、シリアル転送モードと４ビットパラレル転送モードと、この実施例１で説明したＳＣＬＫの両エッジを利用した高速転送モードとに対応していることを意味している。
この結果、ステップＳ１２に移り、前述したライトパケットによりメモリースティックＰＲＯの前記レジスタ部に対して例えばＩＦ＿ＳＥＴレジスタ値「１０」を書き込む。
【００５６】
このＩＦ＿ＳＥＴレジスタ値「１０」は、装置本体側とメモリースティックＰＲＯとの間で両エッジを利用した高速転送モードによりデータ通信を実行する旨を示す。これによりメモリースティックＰＲＯは、当該書き込まれたＩＦ＿ＳＥＴレジスタ値「１０」に基づいて、装置本体側と高速転送モードによりデータ通信する旨を認識することができ、メモリースティックＰＲＯ側のインタフェース部を高速転送モードで動作させるように制御する。
【００５７】
続くステップＳ１３では、メモリースティックＰＲＯへのバスステート信号によりバスステートをバスステートＢＳ０にセットし、ステップＳ１４へ移る。ステップＳ１４では、次のバスステートＢＳ１から両エッジを利用した高速転送モードによるデータ通信を開始する。
【００５８】
なお、ステップＳ１１で否定結果が得られた場合、メモリースティックＰＲＯへの電源供給を中止し、このデータ転送モード選択処理手順を終了する。
【００５９】
以上説明したように、この実施例１によれば、従来の転送モードを確保した上で、さらに転送クロックの周波数を上げることなく、転送クロックの両エッジを利用することによる高速転送モードによるデータ通信が可能になるため、転送クロックを高速化することなく大容量のデータを短時間で転送でき、さらに従来のメモリースティックＰＲＯのインタフェースとの互換性も維持することの可能なインタフェース装置を提供できる効果がある。
【図面の簡単な説明】
【００６０】
【図１】従来のメモリースティックＰＲＯの端子配置図である。
【図２】従来のメモリースティックＰＲＯと、従来のメモリースティックＰＲＯを扱う装置本体との間のインタフェース部分の構成を示す回路図である。
【図３】本発明の実施例１に対応したメモリースティックＰＲＯと、このメモリースティックＰＲＯが装着される装置本体との間のインタフェース部分の構成を示す回路図である。
【図４】本発明の実施例１に対応したインタフェース部分のマルチプレクサについて説明した説明図である。
【図５】従来の４ビットパラレルインタフェースモードの通信を説明するタイミングチャートである。
【図６】従来の４ビットパラレルインタフェースモードの通信を説明するタイミングチャートである。
【図７】本発明の実施例１のインタフェース装置の各部の動作を説明するためのタイミングチャートである。
【図８】本発明の実施例１のインタフェース装置の各部の動作を説明するためのタイミングチャートである。
【図９】本発明の実施例１におけるデータ転送モード選択処理を示すフローチャートである。
【符号の説明】
【００６１】
Ｆ１０ＲＮ，Ｆ１０ＳＮ……Ｄフリップフロップ（高速転送手段、シリアル転送手段、通常転送手段）、Ｆ２０ＳＮ……Ｄフリップフロップ（高速転送手段、シリアル転送手段、通常転送手段）、Ｆ２０ＲＰ……Ｄフリップフロップ（高速転送手段、シリアル転送手段）、Ｆ１１ＲＮ，Ｆ１１ＳＮ，Ｆ１２ＲＮ，Ｆ１２ＳＮ，Ｆ１３ＲＮ，Ｆ１３ＳＮ……Ｄフリップフロップ（高速転送手段、通常転送手段）、Ｆ２０ＲＮ，Ｆ２１ＲＮ，Ｆ２１ＳＮ，Ｆ２２ＲＮ，Ｆ２２ＳＮ，Ｆ２３ＲＮ，Ｆ２３ＳＰ……Ｄフリップフロップ（高速転送手段、通常転送手段）、ＦＢ１ＳＰ，Ｆ２３ＳＮ，ＦＢ２ＲＮ，１０ＲＰ，Ｆ１０ＳＰ，Ｆ１１ＲＰ，Ｆ１１ＳＰ，Ｆ１２ＲＰ，Ｆ１２ＳＰ，Ｆ１３ＲＰ，Ｆ１３ＳＰ，Ｆ２０ＳＰ，Ｆ２１ＲＰ，Ｆ２１ＳＰ，Ｆ２２ＲＰ，Ｆ２２ＳＰ，Ｆ２３ＲＰ，ＦＢ２ＲＰ……Ｄフリップフロップ（高速転送手段）、Ｂ１０Ｒ，Ｂ２０Ｒ……入力バッファ（高速転送手段、シリアル転送手段、通常転送手段）、Ｂ１１Ｒ，Ｂ１２Ｒ，Ｂ１３Ｒ，Ｂ２１Ｒ，Ｂ２２Ｒ，Ｂ２３Ｒ……入力バッファ（高速転送手段、通常転送手段）、Ｂ１０Ｓ，Ｂ２０Ｓ……出力バッファ（高速転送手段、シリアル転送手段、通常転送手段）、Ｂ１１Ｓ，Ｂ１２Ｓ，Ｂ１３Ｓ，Ｂ２１Ｓ，Ｂ２２Ｓ，Ｂ２３Ｓ……出力バッファ（高速転送手段、通常転送手段）、ＭＵＸ１０，ＭＵＸ２０……マルチプレクサ（高速転送手段、シリアル転送手段、通常転送手段），ＭＵＸ１１，ＭＵＸ１２，ＭＵＸ１３，ＭＵＸ２１，ＭＵＸ２２，ＭＵＸ２３……マルチプレクサ（高速転送手段、通常転送手段）。
【技術分野】
【０００１】
本発明は、電子機器と、その電子機器に装着される半導体記憶装置との間のインタフェース装置に関し、例えば、デジタルスチルカメラを含む電子機器から送出されたデータを、前記電子機器に装着された半導体記憶装置へ記憶するのに好適なインタフェース装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置としてカード型形状に構成されたカード型半導体記憶装置が普及している。このカード型半導体記憶装置としては、メモリスティックＰＲＯ（ソニーが開発した小型メモリカードの規格の一つであり、登録商標）等が広く知られている。
このようなカード型半導体記憶装置は、例えばデジタルスチルカメラに装着されて使用される。カード型半導体記憶装置が装着されたデジタルスチルカメラでは、ユーザの操作に応じて被写体を撮像する撮像処理を実行すると、撮像処理の結果得られた画像データが前記カード型半導体記憶装置に送出される。カード型半導体記憶装置はデジタルスチルカメラから送出される画像データを受信し、これを内部の半導体メモリに記憶する。
【０００３】
図１は、従来のメモリースティックＰＲＯの端子配置図である。
以下、図１について説明する。
Ｐｉｎ９のＶＣＣは電源入力ピンである。
Ｐｉｎ１およびＰｉｎ１０のＶＳＳはグランドピンである。
Ｐｉｎ６のＩＮＳは挿抜検出ピンであり、従来のメモリースティックＰＲＯを扱う機器側がメモリースティックの挿抜検出のために使うもので、データ通信には使われない。
Ｐｉｎ４、Ｐｉｎ３、Ｐｉｎ５、Ｐｉｎ７のＤＡＴＡ０〜３はデータ信号入出力ピンであり、これによりデータの入出力を行う。
なお、データ信号入出力ピンは、４ビットパラレルインタフェースモードの時にはＤＡＴＡ０〜３の全てをデータ信号入出力ピンとして使うが、シリアルインタフェースモードの時は、Ｐｉｎ４のみがＳＤＩＯのデータ信号入出力ピンとして使われ、このときＤＡＴＡ１〜３は使用されない。
Ｐｉｎ２のＢＳはバスステート信号入力であり、ＤＡＴＡ０〜３で通信されるデータの区切りを示す信号である。Ｐｉｎ８のＳＣＬＫはクロック入力であり、ＢＳおよびＳＤＩＯはＳＣＬＫに同期して通信される。
Ｐｉｎ５、Ｐｉｎ７は未使用のピンである。
【０００４】
図２は、従来のメモリースティックＰＲＯと従来のメモリースティックＰＲＯを扱う装置本体との間のインタフェース部分の構成を示す回路図である。
以下、図２について説明する。
ＶＳＳは、Ｐｉｎ１、Ｐｉｎ１０の２つのピンによりメモリースティックＰＲＯと装置本体の間で接続され、これを双方共通の０Ｖ基準電位として使用する。
ＶＣＣは、Ｐｉｎ９より装置本体からメモリースティックＰＲＯに供給される。電圧の範囲は２．７Ｖ〜３．６Ｖである。
装置本体がメモリースティックＰＲＯの挿抜検出を行うには、ＩＮＳ（Ｐｉｎ６）の電圧により検出する。
メモリースティックＰＲＯが装置本体と接続されていないときは、装置本体から見た挿抜検出ピンＩＮＳはオープンとなるためプルアップ抵抗ＲＩＮＳにより挿抜検出ピンＩＮＳの電位は“Ｈｉｇｈ”レベルになり、この“Ｈｉｇｈ”レベルを検出することで装置本体はメモリースティックＰＲＯが接続されていない事を検出する。
逆にメモリースティックＰＲＯが装置本体と接続されていると、装置本体から見た挿抜検出ピンＩＮＳはメモリースティックＰＲＯ内部でＶＳＳに接続されて挿抜検出ピンＩＮＳの電位が“Ｌｏｗ”レベルになるので、この“Ｌｏｗ”レベルを検出することで装置本体はメモリースティックＰＲＯが接続されている事を検出する。
ＤフリップフロップＦ１０ＲＮ、Ｆ１０ＳＮ、Ｆ１１ＲＮ、Ｆ１１ＳＮ、Ｆ１２ＲＮ、Ｆ１２ＳＮ、Ｆ１３ＲＮ、Ｆ１３ＳＮ、ＦＢ１ＳＰ、Ｆ２０ＲＮ、Ｆ２０ＳＮ、Ｆ２１ＲＮ、Ｆ２１ＳＮ、Ｆ２２ＲＮ、Ｆ２２ＳＮ、Ｆ２３ＲＮ、Ｆ２３ＳＮ、ＦＢ２ＲＮは、クロック入力の立下りエッジでデータ入力Ｄのデータを取り込み、データ出力Ｑから取り込んだデータを出力する。
ＤフリップフロップＦ２０ＲＰ、ＦＢ２ＲＰは、クロック入力の立上りエッジでデータ入力Ｄのデータを取り込み、データ出力Ｑから取り込んだデータを出力する。
符号Ｂ１０Ｒ、Ｂ１１Ｒ、Ｂ１２Ｒ、Ｂ１３Ｒ、Ｂ２０Ｒ、Ｂ２１Ｒ、Ｂ２２Ｒ、Ｂ２３Ｒ、ＢＳＩ、ＣＬＫＩは入力バッファ、符号Ｂ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓ、Ｂ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓ、ＢＳＯ、ＣＬＫＯは出力バッファである。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓ、Ｂ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓはトライステートバッファであり、制御信号ＤＥ１、ＤＥ１０、ＤＥ２およびＤＥ２０に“Ｈｉｇｈ”レベルを入力することによりそのバッファ出力を“Ｈｉｇｈ”インピーダンスに制御することができる。
装置本体側は、クロック信号を発生するためのクロック発生器を備えている。
クロック信号は伝送路ＳＣＬＫを経由して装置本体からメモリースティックＰＲＯへ伝送され、ＢＳ信号は伝送路ＢＳを経由して装置本体からメモリースティックＰＲＯへ伝送され、データ信号は伝送路ＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３を経由して装置本体とメモリースティックＰＲＯ間を双方向に伝送される。
【０００５】
まず、シリアルインタフェースモード時に、装置本体→メモリースティックＰＲＯ方向のデータ通信をする場合について説明する。
出力バッファＢ１０Ｓは制御信号ＤＥ１に“Ｌｏｗ”レベルを入力することにより出力イネーブル状態にセットされ、出力バッファＢ２０Ｓは制御信号ＤＥ２に“Ｈｉｇｈ”レベルを入力することによりその出力が“Ｈｉｇｈ”インピーダンス状態にセットされ、ＤフリップフロップＦ１０ＳＮ→ＤフリップフロップＦ２０ＲＰへのデータ伝送となる。
データ信号は、クロック発生器からＤフリップフロップＦ１０ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１０ＳＮから出力され、出力バッファＢ１０Ｓ→伝送路ＳＤＩＯ→入力バッファＢ２０Ｒという経路を経て、ＤフリップフロップＦ２０ＲＰのデータ入力Ｄへ入力され、クロック入力の立ち上りエッジに同期して取り込まれる。
なお、シリアルインタフェースモード時は、制御信号ＤＥ１０、ＤＥ２０は共に“Ｈｉｇｈ”レベルにセットされ、伝送路ＤＡＴＡ１〜３のデータ通信は行われない。
【０００６】
次に、シリアルインタフェースモード時に、メモリースティックＰＲＯ→装置本体方向のデータ通信をする場合について説明する。
出力バッファＢ１０Ｓは制御信号ＤＥ１に“Ｈｉｇｈ”レベルを入力することにより出力が“Ｈｉｇｈ”インピーダンス状態にセットされ、出力バッファＢ２０Ｓは制御信号ＤＥ２に“Ｌｏｗ”レベルを入力することにより出力イネーブル状態にセットされ、ＤフリップフロップＦ２０ＳＮ→ＤフリップフロップＦ１０ＲＮへのデータ伝送となる。
データ信号は、クロック発生器→ＣＬＫＯ→伝送路ＳＣＬＫ→ＣＬＫＩという経路を経てＤフリップフロップＦ２０ＳＮのクロック入力へ入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２０ＳＮから出力され、出力バッファＢ２０Ｓ→伝送路ＳＤＩＯ→入力バッファＢ１０Ｒという経路を経て、ＤフリップフロップＦ１０ＲＮのデータ入力Ｄへ入力され、ＤフリップフロップＦ１０ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
シリアルインタフェースモード時、ＢＳ信号は、クロック発生器からＤフリップフロップＦＢ１ＳＰのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦＢ１ＳＰから出力され、出力バッファＢＳＯ→伝送路ＢＳ→入力バッファＢＳＩという経路を経て、ＤフリップフロップＦＢ２ＲＰのデータ入力へ入力され、ＤフリップフロップＦＢ２ＲＰのクロック入力の立ち上りエッジに同期して取り込まれる。
ＢＳ信号はデータの区切りを示す信号であるが、装置本体→メモリースティックＰＲＯ方向の片方向の通信であるため、データ通信の主導権は装置本体側が持つことになる。
データそのものは、伝送路ＳＤＩＯの１ビットのみを使用して通信されるため、この通信モードをシリアルインタフェースモードと呼ぶ。
シリアルインタフェースモード時は、伝送路ＳＣＬＫの最大周波数は２０ＭＨｚであり、最大データ転送レートは２０ＭＢＰＳとなる。
【０００７】
続いて、４ビットパラレルインタフェースモード時に、装置本体→メモリースティックＰＲＯ方向のデータ通信をする場合について説明する。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓは制御信号ＤＥ１、ＤＥ１０に“Ｌｏｗ”レベルを入力することにより出力イネーブル状態にセットされ、出力バッファＢ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓは制御信号ＤＥ２、ＤＥ２０に“Ｈｉｇｈ”レベルを入力することによりその出力が“Ｈｉｇｈ”インピーダンス状態にセットされる。
伝送路ＤＡＴＡ０を通過するデータは、クロック発生器からＤフリップフロップＦ１０ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１０ＳＮから出力され、出力バッファＢ１０Ｓ→伝送路ＤＡＴＡ０→入力バッファＢ２０Ｒという経路を経て、ＤフリップフロップＦ２０ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２０ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ１を通過するデータは、クロック発生器からＤフリップフロップＦ１１ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１１ＳＮから出力され、出力バッファＢ１１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ２１Ｒという経路を経て、ＤフリップフロップＦ２１ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２１ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ２を通過するデータは、クロック発生器からＤフリップフロップＦ１２ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１２ＳＮから出力され、出力バッファＢ１２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ２２Ｒという経路を経て、ＤフリップフロップＦ２２ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２２ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ３を通過するデータは、クロック発生器からＤフリップフロップＦ１３ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１３ＳＮから出力され、出力バッファＢ１３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ２３Ｒという経路を経てＤフリップフロップＦ２３ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２３ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
【０００８】
次に、４ビットパラレルインタフェースモード時に、メモリースティックＰＲＯ→装置本体方向のデータ通信をする場合について説明する。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓは制御信号ＤＥ１、ＤＥ１０に“Ｈｉｇｈ”レベルを入力することによりその出力が“Ｈｉｇｈ”インピーダンス状態にセットされ、出力バッファＢ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓは制御信号ＤＥ２、ＤＥ２０に“Ｌｏｗ”レベルを入力することにより出力イネーブル状態にセットされる。
伝送路ＤＡＴＡ０を通過するデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２０ＳＮのクロック入力へ入力されるクロックの立下りエッジに同期してＤフリップフロップＦ２０ＳＮから出力され、出力バッファＢ２０Ｓ→伝送路ＤＡＴＡ０ →入力バッファＢ１０Ｒという経路を経てＤフリップフロップＦ１０ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１０ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ１を通過するデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２１ＳＮのクロック入力へ入力されるクロックの立下りエッジに同期してＤフリップフロップＦ２１ＳＮから出力され、出力バッファＢ２１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ１１Ｒという経路を経て、ＤフリップフロップＦ１１ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１１ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ２を通過するデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２２ＳＮのクロック入力へ入力されるクロックの立下りエッジに同期してＤフリップフロップＦ２２ＳＮから出力され、出力バッファＢ２２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ１２Ｒという経路を経て、ＤフリップフロップＦ１２ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１２ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
伝送路ＤＡＴＡ３を通過するデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２３ＳＮのクロック入力へ入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２３ＳＮから出力され、出力バッファＢ２３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ１３Ｒという経路を経てＤフリップフロップＦ１３ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１３ＲＮのクロック入力の立下りエッジに同期して取り込まれる。
４ビットパラレルインタフェースモード時、ＢＳ信号はクロック発生器からＤフリップフロップＦＢ１ＳＰのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦＢ１ＳＰから出力され、出力バッファＢＳＯ→伝送路ＢＳ→入力バッファＢＳＩという経路を経て、ＤフリップフロップＦＢ２ＲＮのデータ入力へ入力され、ＤフリップフロップＦＢ２ＲＮのクロック入力の立下りエッジに同期して取り込まれる。ＢＳ信号はデータの区切りを示す信号であるが、装置本体→メモリースティックＰＲＯ方向の片方向の通信であるため、データ通信の主導権は装置本体側が持つことになる。
データそのものは、ＤＡＴＡ０〜３の４ビットを使用して通信されるため、この通信モードを、４ビットパラレルインタフェースモードと呼ぶ。４ビットパラレルインタフェースモード時は、伝送路ＳＣＬＫの最大周波数は４０ＭＨｚであり、最大データ転送レートは１６０Ｍｂｐｓとなる。
【０００９】
図５および図６は、図２で説明した従来の４ビットパラレルインタフェースモードの通信を説明するタイミングチャートである。以下、図５および図６のタイミングチャートについて説明する。
通信の最小単位をパケットと呼ぶが、装置本体→メモリースティックＰＲＯ方向のデータ通信をライトパケットと呼び（図５）、メモリースティックＰＲＯ→装置本体方向のデータ通信をリードパケットと呼ぶ（図６）。
パケットはさらにＢＳ信号によりＢＳ０、ＢＳ１、ＢＳ２、ＢＳ３の４つのバスステートに分かれている。ＢＳ１のＴＰＣの値により、ライトパケットかリードパケットかの判別が行われ、これによりＢＳ２、ＢＳ３の内容が決定される。ライトパケットのＢＳ２は、装置本体→メモリースティックＰＲＯ方向のデータ通信が行われ、メモリースティックは受信データの処理が完了するまでＢＳ３でビジィを出力し、受信データの処理が完了するとレディを出力する。リードパケットのＢＳ２は、メモリースティックＰＲＯがメモリースティックＰＲＯ→装置本体方向のデータ送信の準備ができるまでビジィを出力し、データ送信の準備ができたらレディを出力し、ＢＳ３でメモリースティックＰＲＯ→装置本体方向のデータ送信が行われる。ＢＳ０はデータ通信のないアイドルステートである。
図５において、バスステートがＢＳ０→ＢＳ１に変化するときは、まず最初に制御信号ＤＥ２、ＤＥ２０が“Ｌｏｗ”レベル→“Ｈｉｇｈ”レベルに変化してその１クロック後に制御信号ＤＥ１、ＤＥ１０が“Ｈｉｇｈ”レベル→“Ｌｏｗ”レベルになる。
バスステートがＢＳ２→ＢＳ３に変化するときはまず最初に制御信号ＤＥ１、ＤＥ１０が“Ｌｏｗ”レベル→“Ｈｉｇｈ”レベルになってその１クロック後に制御信号ＤＥ２、ＤＥ２０が“Ｈｉｇｈ”レベル→“Ｌｏｗ”レベルになる。
また、図６において、バスステートがＢＳ０→ＢＳ１に変化するときはまず最初に制御信号ＤＥ２、ＤＥ２０が“Ｌｏｗ”レベル→“Ｈｉｇｈ”レベルになりその１クロック後に制御信号ＤＥ１、ＤＥ１０が“Ｈｉｇｈ”レベル→“Ｌｏｗ”レベルになる。バスステートがＢＳ１→ＢＳ２に変化するときはまず最初に制御信号ＤＥ１、ＤＥ１０が“Ｌｏｗ”レベル→“Ｈｉｇｈ”レベルになってその１クロック後に制御信号ＤＥ２、ＤＥ２０が“Ｈｉｇｈ”レベル→“Ｌｏｗ”レベルになる（例えば、特許文献１参照）。
【特許文献１】特開２００３−２４２４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のメモリースティックＰＲＯの最大データ転送レートは、４ビットパラレルインタフェースモード時の１６０Ｍｂｐｓであり、メモリースティックＰＲＯの発売当初はこれでも必要充分な転送レートであった。
しかし、メモリースティックＰＲＯの主要なユーザであるデジタルスチルカメラは高画素化がすすみ、現在では５００万画素〜８００万画素に達しようとしており、写真一枚当りのデータサイズはより大きくなる傾向にある。このような状況下では、メモリースティックＰＲＯの最大データ転送レートが現状の１６０Ｍｂｐｓのままだと、写真一枚当りの記録時間が伸び、デジタルスチルカメラの連写性能を上げることが困難になってくる。
また、メモリースティックＰＲＯの最大データ容量は、現在では１ＧＢを超えようとしており、パソコン等においても大容量のデータを短時間で転送したいという要求が出てくる。データ転送レートを上げるには、転送クロックの高速化という方法があるが、従来のメモリースティックＰＲＯの転送クロックはすでに４０ＭＨｚに達しており、この転送クロックをさらに高い周波数にするには、従来のメモリースティックＰＲＯの伝送路を大幅に見直す必要があるという課題があった。
【００１１】
本発明はこのような事情に鑑みなされたものであり、転送クロックを高速化することなく大容量のデータを短時間で転送でき、さらに従来の装置本体との互換性も維持することの可能なインタフェース装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明のインタフェース装置は、装置本体に装着されて、前記装置本体から送出されたデータの記憶や、記憶されているデータの読み出しが可能な半導体記憶装置が前記装置本体との間でデータ通信するためのインタフェース装置であって、前記装置本体と前記半導体記憶装置との間で同期的なデータ通信を確立するための通信クロックの半周期ごとの立ち上がりエッジおよび立ち下がりエッジを使用し、前記装置本体と前記半導体記憶装置との間でパラレルにデータの授受を行う高速転送モードに対応する高速転送手段を備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、データ転送クロックの周波数を上げることなくデータ転送速度を向上させることができ、さらに従来の電子機器に対する互換性をも確保できるインタフェース装置を提供できる効果がある。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態では、装置本体と半導体記憶装置との間で同期的なデータ通信を確立するための通信クロックの半周期ごとの立ち上がりエッジおよび立ち下がりエッジを使用し、前記装置本体と前記半導体記憶装置との間でパラレルにデータの授受を行う高速転送モードに対応する高速転送手段により前記装置本体と前記半導体記憶装置との間でデータ通信を行うことで、データ転送クロックの周波数を上げることなくデータ転送速度の向上を実現し、さらに高速転送モード対応可能情報または通常転送モード対応可能情報にもとづき前記装置本体側から前記高速転送モードまたは通常転送モードを選択可能にすることで従来の電子機器に対する互換性を確保する。
【実施例１】
【００１５】
以下、本発明のインタフェース装置の一実施例について図面を参照し説明する。
図３は、この実施例１に対応したメモリースティックＰＲＯと、このメモリースティックＰＲＯが装着される装置本体との間のインタフェース部分の構成を示す回路図である。装置本体は、例えば、パーソナルコンピューターやデジタルスチルカメラ、携帯電話を含むメモリースティックＰＲＯを使う側の装置である。
ＤフリップフロップＦ１０ＲＮ、Ｆ１０ＳＮ、Ｆ１１ＲＮ、Ｆ１１ＳＮ、Ｆ１２ＲＮ、Ｆ１２ＳＮ、Ｆ１３ＲＮ、Ｆ１３ＳＮ、ＦＢ１ＳＰ、Ｆ２０ＲＮ、Ｆ２０ＳＮ、Ｆ２１ＲＮ、Ｆ２１ＳＮ、Ｆ２２ＲＮ、Ｆ２２ＳＮ、Ｆ２３ＲＮ、Ｆ２３ＳＮ、ＦＢ２ＲＮは、クロック入力の立下りエッジでデータ入力Ｄのデータを取り込み、取り込んだデータをＱ出力端子から出力する。
ＤフリップフロップＦ１０ＲＰ、Ｆ１０ＳＰ、Ｆ１１ＲＰ、Ｆ１１ＳＰ、Ｆ１２ＲＰ、Ｆ１２ＳＰ、Ｆ１３ＲＰ、Ｆ１３ＳＰ、Ｆ２０ＲＰ、Ｆ２０ＳＰ、Ｆ２１ＲＰ、Ｆ２１ＳＰ、Ｆ２２ＲＰ、Ｆ２２ＳＰ、Ｆ２３ＲＰ、Ｆ２３ＳＰ、ＦＢ２ＲＰは、クロック入力の立上りエッジでデータ入力Ｄのデータを取り込み、取り込んだデータをＱ出力端子から出力する。
符号Ｂ１０Ｒ、Ｂ１１Ｒ、Ｂ１２Ｒ、Ｂ１３Ｒ、Ｂ２０Ｒ、Ｂ２１Ｒ、Ｂ２２Ｒ、Ｂ２３Ｒ、ＢＳＩ、ＣＬＫＩは入力バッファ、符号Ｂ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓ、Ｂ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓ、ＢＳＯ、ＣＬＫＯは出力バッファである。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓ、Ｂ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓはトライステートバッファであり、制御信号ＤＥ１、ＤＥ１０および制御信号ＤＥ２、ＤＥ２０として“Ｈｉｇｈ”レベルを制御端子へ入力することによりその出力を“Ｈｉｇｈ”インピーダンスに制御することができる。
装置本体側は、クロック信号を発生するためのクロック発生器を備えている。
クロック信号は伝送路ＳＣＬＫを経由して装置本体からメモリースティックＰＲＯへ伝送され、ＢＳ信号は伝送路ＢＳを経由して装置本体からメモリースティックＰＲＯへ伝送され、データ信号は伝送路ＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３を経由して装置本体とメモリースティックＰＲＯとの間を双方向に伝送される。
符号ＭＵＸ１０，１１，１２，１３、２０，２１，２２，２３はマルチプレクサ（以下、ＭＵＸという）を示す。
【００１６】
図４は、図３に示すＭＵＸについて説明した説明図であり、同図（ａ）はＭＵＸのシンボルを示し、同図（ｂ）は論理回路図、同図（Ｃ）はＭＵＸの真理値表である。
Ｐ、Ｎ、Ｃ、ＭＯＤＥはＭＵＸの入力端子であり、Ｏは出力端子である。
ＭＯＤＥが“Ｌｏｗ”レベルの時は、Ｃの値によらずＯにはＮが出力される。
ＭＯＤＥが“Ｈｉｇｈ”レベルの時は、Ｃが“Ｈｉｇｈ”レベルの時にＯにＰが出力され、Ｃが“Ｌｏｗ”レベルの時にＯにＮが出力される。
【００１７】
以下、図３および図４を参照してこの実施例１のインタフェース装置について説明する。
伝送路ＤＡＴＡ０〜３を通過するデータそれぞれについて、転送開始の最初のデータを奇数番目のデータ、続くデータを偶数番目のデータと呼ぶことにする。すなわち、伝送路ＤＡＴＡ０〜３を通過するデータはそれぞれ奇数番目のデータから始まり、以後偶数番目のデータ、奇数番目のデータ、偶数番目のデータ、奇数番目のデータ・・・と繰り返すものとする。
まず、装置本体→メモリースティックＰＲＯ方向のデータ通信をする場合について説明する。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓは制御信号ＤＥ１、ＤＥ１０として“Ｌｏｗ”レベルが制御端子へ入力されることにより出力イネーブル状態にセットされ、出力バッファＢ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓは制御信号ＤＥ２、ＤＥ２０として“Ｈｉｇｈ”レベルが制御端子へ入力されることにより出力が“Ｈｉｇｈ”インピーダンス状態にセットされる。
また、ＭＵＸ１０〜ＭＵＸ１３のＭＯＤＥ入力は、“Ｈｉｇｈ”レベルを入力することとする。
伝送路ＤＡＴＡ０を通過する奇数番目のデータは、クロック発生器からＤフリップフロップＦ１０ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１０ＳＮから出力され、このときＭＵＸ１０のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ１０の出力ＯからＤフリップフロップＦ１０ＳＮのＱ出力が出力され、出力バッファＢ１０Ｓ→伝送路ＤＡＴＡ０→入力バッファＢ２０Ｒという経路を経て、ＤフリップフロップＦ２０ＲＰのデータ入力へ入力され、ＤフリップフロップＦ２０ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ２０ＲＰへ取り込まれる。
伝送路ＤＡＴＡ０を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ１０ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ１０ＳＰから出力され、このときＭＵＸ１０のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ１０の出力ＯからＤフリップフロップＦ１０ＳＰのＱ出力が出力され、出力バッファＢ１０Ｓ→伝送路ＤＡＴＡ０→入力バッファＢ２０Ｒという経路を経て、ＤフリップフロップＦ２０ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２０ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ２０ＲＮへ取り込まれる。
【００１８】
伝送路ＤＡＴＡ１を通過する奇数番目のデータは、クロック発生器からＤフリップフロップＦ１１ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１１ＳＮのＱ出力端子から出力され、このときＭＵＸ１１のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ１１の出力ＯからＤフリップフロップＦ１１ＳＮのＱ出力が出力され、出力バッファＢ１１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ２１Ｒという経路を経て、ＤフリップフロップＦ２１ＲＰのデータ入力へ入力され、ＤフリップフロップＦ２１ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ２１ＲＰへ取り込まれる。
【００１９】
伝送路ＤＡＴＡ１を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ１１ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ１１ＳＰのＱ出力端子から出力され、このときＭＵＸ１１のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ１１の出力ＯからＤフリップフロップＦ１１ＳＰのＱ出力が出力され、出力バッファＢ１１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ２１Ｒという経路を経て、ＤフリップフロップＦ２１ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２１ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ２１ＲＮへ取り込まれる。
【００２０】
伝送路ＤＡＴＡ２を通過する奇数番目のデータは、クロック発生器からＤフリップフロップＦ１２ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１２ＳＮのＱ出力から出力され、このときＭＵＸ１２のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ１２の出力ＯからＤフリップフロップＦ１２ＳＮのＱ出力が出力され、出力バッファＢ１２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ２２Ｒという経路を経て、ＤフリップフロップＦ２２ＲＰのデータ入力へ入力され、ＤフリップフロップＦ２２ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ２２ＲＰへ取り込まれる。
【００２１】
伝送路ＤＡＴＡ２を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ１２ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ１２ＳＰのＱ出力端子から出力され、このときＭＵＸ１２のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ１２の出力ＯからＤフリップフロップＦ１２ＳＰのＱ出力が出力され、出力バッファＢ１２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ２２Ｒ という経路を経て、ＤフリップフロップＦ２２ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２２ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ２２ＲＮへ取り込まれる。
【００２２】
伝送路ＤＡＴＡ３を通過する奇数番目のデータは、クロック発生器からＤフリップフロップＦ１３ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ１３ＳＮのＱ出力端子から出力され、このときＭＵＸ１３のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ１３の出力ＯからＤフリップフロップＦ１３ＳＮのＱ出力が出力され、出力バッファＢ１３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ２３Ｒという経路を経て、ＤフリップフロップＦ２３ＲＰのデータ入力へ入力され、ＤフリップフロップＦ２３ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ２３ＲＰへ取り込まれる。
【００２３】
伝送路ＤＡＴＡ３を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ１３ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ１３ＳＰのＱ出力端子から出力され、このときＭＵＸ１３のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ１３の出力ＯからＤフリップフロップＦ１３ＳＰのＱ出力が出力され、出力バッファＢ１３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ２３Ｒという経路を経て、ＤフリップフロップＦ２３ＲＮのデータ入力へ入力され、ＤフリップフロップＦ２３ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ２３ＲＮへ取り込まれる。
【００２４】
次に、メモリースティックＰＲＯから装置本体へのデータ通信について説明する。
出力バッファＢ１０Ｓ、Ｂ１１Ｓ、Ｂ１２Ｓ、Ｂ１３Ｓは制御信号ＤＥ１、ＤＥ１０として“Ｈｉｇｈ”レベルが制御端子へ供給されることにより、その出力が“Ｈｉｇｈ”インピーダンス状態にセットされ、出力バッファＢ２０Ｓ、Ｂ２１Ｓ、Ｂ２２Ｓ、Ｂ２３Ｓは制御信号ＤＥ２、ＤＥ２０として“Ｌｏｗ”レベルが制御端子へ供給されることにより出力イネーブル状態にセットされる。また、ＭＵＸ２０〜ＭＵＸ２３のＭＯＤＥ入力は、“Ｈｉｇｈ”レベルを入力することとする。
伝送路ＤＡＴＡ０を通過する奇数番目のデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２０ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２０ＳＮから出力され、このときＭＵＸ２０のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ２０の出力ＯからＤフリップフロップＦ２０ＳＮのＱ出力が出力され、出力バッファＢ２０Ｓ→伝送路ＤＡＴＡ０→入力バッファＢ１０Ｒという経路を経て、ＤフリップフロップＦ１０ＲＰのデータ入力へ入力され、ＤフリップフロップＦ１０ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ１０ＲＰへ取り込まれる。
【００２５】
伝送路ＤＡＴＡ０を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ２０ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ２０ＳＰのＱ出力から出力され、このときＭＵＸ２０のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ２０の出力ＯからＤフリップフロップＦ２０ＳＰのＱ出力が出力され、出力バッファＢ２０Ｓ→伝送路ＤＡＴＡ０→入力バッファＢ１０Ｒという経路を経て、ＤフリップフロップＦ１０ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１０ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ１０ＲＮへ取り込まれる。
【００２６】
伝送路ＤＡＴＡ１を通過する奇数番目のデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２１ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２１ＳＮのＱ出力から出力され、このときＭＵＸ２１のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ２１の出力ＯからＤフリップフロップＦ２１ＳＮのＱ出力が出力され、出力バッファＢ２１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ１１Ｒという経路を経て、ＤフリップフロップＦ１１ＲＰのデータ入力へ入力され、ＤフリップフロップＦ１１ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ１１ＲＰへ取り込まれる。
【００２７】
伝送路ＤＡＴＡ１を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ２１ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ２１ＳＰのＱ出力から出力され、このときＭＵＸ２１のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ２１の出力ＯからＤフリップフロップＦ２１ＳＰのＱ出力が出力され、出力バッファＢ２１Ｓ→伝送路ＤＡＴＡ１→入力バッファＢ１１Ｒという経路を経て、ＤフリップフロップＦ１１ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１１ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ１１ＲＮへ取り込まれる。
【００２８】
伝送路ＤＡＴＡ２を通過する奇数番目のデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２２ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２２ＳＮのＱ出力端子から出力され、このときＭＵＸ２２のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ２２の出力ＯからＤフリップフロップＦ２２ＳＮが出力され、出力バッファＢ２２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ１２Ｒという経路を経て、ＤフリップフロップＦ１２ＲＰのデータ入力へ入力され、ＤフリップフロップＦ１２ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ１２ＲＰへ取り込まれる。
【００２９】
伝送路ＤＡＴＡ２を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ２２ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ２２ＳＰのＱ出力端子から出力され、このときＭＵＸ２２のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ２２の出力ＯからＤフリップフロップＦ２２ＳＰのＱ出力が出力され、出力バッファＢ２２Ｓ→伝送路ＤＡＴＡ２→入力バッファＢ１２Ｒという経路を経て、ＤフリップフロップＦ１２ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１２ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ１２ＲＮへ取り込まれる。
【００３０】
伝送路ＤＡＴＡ３を通過する奇数番目のデータは、クロック発生器→出力バッファＣＬＫＯ→伝送路ＳＣＬＫ→入力バッファＣＬＫＩという経路を経てＤフリップフロップＦ２３ＳＮのクロック入力に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦ２３ＳＮのＱ出力から出力され、このときＭＵＸ２３のＣ入力は“Ｌｏｗ”レベルであるためＭＵＸ２３の出力ＯからＤフリップフロップＦ２３ＳＮのＱ出力が出力され、出力バッファＢ２３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ１３Ｒという経路を経てＤフリップフロップＦ１３ＲＰのデータ入力へ入力され、ＤフリップフロップＦ１３ＲＰのクロック入力の立上りエッジに同期してＤフリップフロップＦ１３ＲＰへ取り込まれる。
【００３１】
伝送路ＤＡＴＡ３を通過する偶数番目のデータは、クロック発生器からＤフリップフロップＦ２３ＳＰのクロック入力に入力されるクロック信号の立上りエッジに同期してＤフリップフロップＦ２３ＳＰのＱ出力端子から出力され、このときＭＵＸ２３のＣ入力は“Ｈｉｇｈ”レベルであるためＭＵＸ２３の出力ＯからＤフリップフロップＦ２３ＳＰのＱ出力が出力され、出力バッファＢ２３Ｓ→伝送路ＤＡＴＡ３→入力バッファＢ１３Ｒという経路を経て、ＤフリップフロップＦ１３ＲＮのデータ入力へ入力され、ＤフリップフロップＦ１３ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦ１３ＲＮへ取り込まれる。
【００３２】
ＢＳ信号は、クロック発生器からＤフリップフロップＦＢ１ＳＰのクロック入力端子に入力されるクロック信号の立下りエッジに同期してＤフリップフロップＦＢ１ＳＰのＱ出力から出力され、出力バッファＢＳＯ→伝送路ＢＳ→入力バッファＢＳＩという経路を経て、ＤフリップフロップＦＢ２ＲＮのデータ入力へ入力され、ＤフリップフロップＦＢ２ＲＮのクロック入力の立下りエッジに同期してＤフリップフロップＦＢ２ＲＮへ取り込まれる。
ＢＳ信号はデータの区切りを示す信号であるが、装置本体→メモリースティックＰＲＯ方向の片方向の通信であるため、データ通信の主導権は装置本体側が持つことになる。すなわち、ＢＳ信号については、従来のメモリースティックＰＲＯの４ビットパラレルインタフェースモードと同一である。
【００３３】
図７および図８は、図３で説明したこの実施例１のインタフェース装置の各部の動作を説明するためのタイミングチャートである。以下、図７および図８のタイミングチャートについて説明する。
通信の最小単位をパケットと呼ぶが、装置本体→メモリースティックＰＲＯ方向のデータ通信をライトパケットと呼び(図７)、メモリースティックＰＲＯ→装置本体方向のデータ通信をリードパケットと呼ぶ(図８)。
パケットはさらにＢＳ信号によりＢＳ０、ＢＳ１、ＢＳ２、ＢＳ３の４つのバスステートに分かれている。
バスステートＢＳ１のＴＰＣの値により、ライトパケットかリードパケットかの判別が行われ、これによりバスステートＢＳ２、ＢＳ３の内容が決定される。
ライトパケットのバスステートＢＳ２は、装置本体→メモリースティックＰＲＯ方向のデータ通信が行われ、メモリースティックは受信データの処理が完了するまでバスステートＢＳ３でビジィを出力し、受信データの処理が完了するとレディを出力する。
リードパケットのバスステートＢＳ２は、メモリースティックＰＲＯがメモリースティックＰＲＯ→装置本体方向のデータ送信の準備ができるまでビジィを出力し、データ送信の準備ができたらレディを出力し、バスステートＢＳ３でメモリースティックＰＲＯ→装置本体方向のデータ送信が行われる。
バスステートＢＳ０はデータ通信のないアイドルステートである。
【００３４】
図７において、バスステートがバスステートＢＳ０からバスステートＢＳ１に変化するときは、まず最初に制御信号ＤＥ２、ＤＥ２０が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになり、その半クロック後に、制御信号ＤＥ１、ＤＥ１０が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへ変化する。
バスステートＢＳ２からバスステートＢＳ３に変化するときは、まず最初に制御信号ＤＥ１、ＤＥ１０が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、その半クロック後に、制御信号ＤＥ２、ＤＥ２０が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになる。
【００３５】
また、図８において、バスステートがバスステートＢＳ０からバスステートＢＳ１に変化するときは、まず最初に制御信号ＤＥ２、ＤＥ２０が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになり、その半クロック後、制御信号ＤＥ１、ＤＥ１０が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになる。
バスステートＢＳ１からバスステートＢＳ２に変化するときは、まず最初に制御信号ＤＥ１、ＤＥ１０が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになって、その半クロック後に、制御信号ＤＥ２、ＤＥ２０が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへ変化する。
【００３６】
従来のメモリースティックＰＲＯの４ビットパラレルインタフェースモードでは、図５および図６に示すように、ＤＡＴＡ０〜３および制御信号ＤＥ１、ＤＥ１０、ＤＥ２、ＤＥ２０は、クロックＳＣＬＫの立下りエッジのみを使用していたが、この実施例１では、図７および図８に示すようにクロックＳＣＬＫの立下りエッジだけでなく立上りエッジも使用している。
そのため、従来のメモリースティックＰＲＯの４ビットパラレルインタフェースモードでは１ＳＣＬＫで４ビットのデータしか転送できなかったのに対し、この実施例１では１ＳＣＬＫで８ビットのデータが転送可能となり、結果として、クロックＳＣＬＫの周波数を従来のメモリースティックＰＲＯと同一に保ったままで２倍のデータ転送レートが得られる。
例えば、ＳＣＬＫが４０ＭＨｚの場合、従来のメモリースティックＰＲＯの４ビットパラレルインタフェースモードの最大データ転送レートは１６０Ｍｂｐｓであるのに対して、この実施例１ではＳＣＬＫの周波数を変えることなく３２０Ｍｂｐｓを達成可能である。またこの場合、ＳＣＬＫの周波数が変わらないので、ＳＣＬＫの伝送路は従来のメモリースティックＰＲＯのものがそのまま使えることになる。
【００３７】
この実施例１では、伝送路ＤＡＴＡ０〜３を通過するデータのうち、奇数番目のデータは立下りエッジ同期のフリップフロップから出力されて立上がりエッジ同期のフリップフロップに入力され、偶数番目のデータは立上りエッジ同期のフリップフロップから出力されて立下りエッジのフリップフロップに入力される構成となっている。
しかしながら、奇数番目のデータが立上りエッジ同期のフリップフロップから出力されて立下りエッジのフリップフロップに入力され、偶数番目のデータが立下りエッジ同期のフリップフロップから出力されて立上がりエッジ同期のフリップフロップに入力される構成となっていてもよい。
【００３８】
また、この実施例１では、これまで述べたような効果に加えて、従来のメモリースティックＰＲＯのインタフェースとの互換性を保持できる様にしている事を特徴とする。
以下、互換性を保持する方法について説明する。
まず、形状の互換性について説明する。
この実施例１に対応したメモリースティックＰＲＯの形状は従来のメモリースティックＰＲＯと同一の形状である。そのため装置本体側は、従来のメモリースティックＰＲＯに対応したスロットを持っていれば、従来のメモリースティックＰＲＯだけでなく本発明のメモリースティックＰＲＯも同一のスロットに挿抜可能となる。
また、装置本体側は、この実施例１のメモリースティックＰＲＯに対応したスロットを持っていれば、従来のメモリースティックＰＲＯも同一のスロットに挿抜可能となる。すなわち、形状の互換性が保たれる。
【００３９】
次に電源の互換性について説明する。
ＶＳＳは従来のメモリースティックＰＲＯと同様にＰｉｎ１、Ｐｉｎ１０を使用する。
また、ＶＣＣは従来のメモリースティックＰＲＯと同様にＰｉｎ９を使用する。
電源電圧は、従来のメモリースティックＰＲＯと同一の２.７Ｖ〜３.６Ｖであるので、電源の互換性が保持できる構造となっている。
また例えば、電源投入直後は従来のメモリースティックＰＲＯと同一の２.７Ｖ〜３.６Ｖで通信できるようにすることで電源の互換性を保持し、通信後にそのメモリースティックＰＲＯが別の電圧に対応している場合は、装置本体から供給する電源電圧を変更するような構成を取ることも可能である。
これにより、従来のメモリースティックＰＲＯとの電源の互換性を維持しつつ、異なる電源電圧で動作するようにする事も可能である。
【００４０】
次に挿抜検出の互換性について説明する。
挿抜検出は従来のメモリースティックＰＲＯと同一のＩＮＳ(Ｐｉｎ６)を使い、その構造と検出方法も同一であるため、挿抜検出の互換性も保持できる構造となっている。
【００４１】
次に、通信の互換性について説明する。
図３は、すでに説明したとおり、本発明の実施例１に対応したメモリースティックＰＲＯと、このメモリースティックＰＲＯを扱う装置本体の間のインタフェース部分の一例について説明した回路図であるが、この構成のままで従来のメモリースティックＰＲＯとして通信することも可能である。
以下、図３について説明する。
ＭＵＸ１０〜１３、ＭＵＸ２０〜２３全てについてそれぞれのＭＯＤＥ入力に“Ｌｏｗ”レベルを入力することにより、それぞれの出力Ｏにはそれぞれの入力Ｎが出力される。
この場合、ＭＵＸ１０〜１３、ＭＵＸ２０〜２３のそれぞれの入力Ｐは使われないことになり、結果としてＤフリップフロップＦ１０ＳＰ、Ｆ１１ＳＰ、Ｆ１２ＳＰ、Ｆ１３ＳＰ、Ｆ２０ＳＰ、Ｆ２１ＳＰ、Ｆ２２ＳＰ、Ｆ２３ＳＰは使われない。
また、ＤフリップフロップＦ１０ＲＰ、Ｆ１１ＲＰ、Ｆ１２ＲＰ、Ｆ１３ＲＰ、Ｆ２０ＲＰ、Ｆ２１ＲＰ、Ｆ２２ＲＰ、Ｆ２３ＲＰも使わない事とする。
よって、図３において、ＤフリップフロップＦ１０ＳＰ、Ｆ１１ＳＰ、Ｆ１２ＳＰ、Ｆ１３ＳＰ、Ｆ２０ＳＰ、Ｆ２１ＳＰ、Ｆ２２ＳＰ、Ｆ２３ＳＰおよびＤフリップフロップＦ１０ＲＰ、Ｆ１１ＲＰ、Ｆ１２ＲＰ、Ｆ１３ＲＰ、Ｆ２０ＲＰ、Ｆ２１ＲＰ、Ｆ２２ＲＰ、Ｆ２３ＲＰは使われず、かつ全てのＭＵＸの出力Ｏに入力Ｎのみが選択されている場合は、図２の従来のメモリースティックＰＲＯと同一の構成となり、通信の互換性が保持できる。
以上により、この実施例１では、従来のメモリースティックＰＲＯのインタフェースとの互換性を保持することが可能となる。
【００４２】
次に、図９に示すフローチャートを用いてデータ転送モード選択処理について説明する。
このデータ転送モード選択処理では、装置本体側が、３つのデータ転送モード（シリアル転送モード、４ビットパラレル転送モード、高速転送モード）のうちの一つを選択し、これにより装着されたメモリースティックＰＲＯとのデータ通信を実行するように構成されている。
【００４３】
ステップＳ１において装置本体側の制御部は、挿抜検出ピンＩＮＳの電位に基づいて、メモリースティックＰＲＯが正常に挿入されているか否かを判定する。
【００４４】
このステップＳ１で否定結果が得られる場合、装置本体側に対してメモリースティックＰＲＯが正常に装着されていないことを意味しているので、装置本体側の制御部は、メモリースティックＰＲＯが正常に装着されるのを待ち受ける。
【００４５】
これに対しこのステップＳ１で肯定結果が得られる場合、装置本体側に対してメモリースティックＰＲＯが正常に装着されていることを意味しているので、装置本体側の制御部は続くステップＳ２へ移る。
【００４６】
ステップＳ２において装置本体側の制御部は、Ｐｉｎ１、Ｐｉｎ９およびＰｉｎ１０を介してメモリースティックＰＲＯに対する電源供給を開始し、続くステップＳ３に移って、伝送路ＳＤＩＯ（Ｐｉｎ４）のみを利用するシリアル転送モードにより、メモリースティックＰＲＯとのデータ通信を開始する。
【００４７】
次に、装置本体側の制御部はステップＳ４に移り、メモリースティックＰＲＯの図示していないレジスタ部に格納されているＩＦ＿ＭＯＤＥレジスタ値を、伝送路ＳＤＩＯ（Ｐｉｎ４）を介して読み出す。
【００４８】
そして、装置本体側の制御部はステップＳ５に移り、読み出したＩＦ＿ＭＯＤＥレジスタ値が「００１」であるか否かを判定する。
【００４９】
このステップＳ５で肯定結果が得られた場合、例えば、装置本体側に装着されているメモリースティックＰＲＯがシリアル転送モードにのみ対応していることを意味しているので、このとき装置本体側の制御部は、ステップＳ６に移り、シリアル転送モードによるデータ通信を継続実行する。
【００５０】
これに対してこのステップＳ５で否定結果が得られた場合、装置本体側の制御部はステップＳ７に移る。そして、装置本体側の制御部はこのステップＳ７において、読み出したＩＦ＿ＭＯＤＥレジスタ値が「０１１」であるか否かを判定する。
【００５１】
このステップＳ７で肯定結果が得られた場合、例えば、装置本体側に装着されているメモリースティックＰＲＯが、シリアル転送モードと４ビットパラレル転送モードとに対応していることを意味しているので、このとき装置本体側の制御部は、ステップＳ８に移り、前述したライトパケットによりメモリースティックＰＲＯの前記レジスタ部に対して例えばＩＦ＿ＳＥＴレジスタ値「０１」を書き込む。
【００５２】
このＩＦ＿ＳＥＴレジスタ値「０１」は、装置本体側とメモリースティックＰＲＯとの間で４ビットパラレル転送モードによりデータ通信を実行する旨を示す。
これによりメモリースティックＰＲＯは、当該書き込まれたＩＦ＿ＳＥＴレジスタ値「０１」に基づいて、装置本体側と４ビットパラレル転送モードによりデータ通信する旨を認識することができ、図３に示す装置本体側とメモリースティックＰＲＯ側のインタフェース部を４ビットパラレル転送モードで動作させるように制御する。
【００５３】
次にステップＳ９へ移り、メモリースティックＰＲＯへのバスステート信号によりバスステートをバスステートＢＳ０にセットし、続くステップＳ１０において次のバスステートＢＳ１から４ビットパラレル転送モードによりメモリースティックＰＲＯとのデータ通信を開始する。
【００５４】
一方、ステップＳ７において否定結果が得られるとステップＳ１１に移る。そして、ＩＦ＿ＭＯＤＥレジスタ値を読み出し、その読み出したＩＦ＿ＭＯＤＥレジスタ値が「１１１」であるか否かを判定する。
【００５５】
このステップＳ１１で肯定結果が得られた場合、例えば、装置本体側に装着されているメモリースティックＰＲＯが、シリアル転送モードと４ビットパラレル転送モードと、この実施例１で説明したＳＣＬＫの両エッジを利用した高速転送モードとに対応していることを意味している。
この結果、ステップＳ１２に移り、前述したライトパケットによりメモリースティックＰＲＯの前記レジスタ部に対して例えばＩＦ＿ＳＥＴレジスタ値「１０」を書き込む。
【００５６】
このＩＦ＿ＳＥＴレジスタ値「１０」は、装置本体側とメモリースティックＰＲＯとの間で両エッジを利用した高速転送モードによりデータ通信を実行する旨を示す。これによりメモリースティックＰＲＯは、当該書き込まれたＩＦ＿ＳＥＴレジスタ値「１０」に基づいて、装置本体側と高速転送モードによりデータ通信する旨を認識することができ、メモリースティックＰＲＯ側のインタフェース部を高速転送モードで動作させるように制御する。
【００５７】
続くステップＳ１３では、メモリースティックＰＲＯへのバスステート信号によりバスステートをバスステートＢＳ０にセットし、ステップＳ１４へ移る。ステップＳ１４では、次のバスステートＢＳ１から両エッジを利用した高速転送モードによるデータ通信を開始する。
【００５８】
なお、ステップＳ１１で否定結果が得られた場合、メモリースティックＰＲＯへの電源供給を中止し、このデータ転送モード選択処理手順を終了する。
【００５９】
以上説明したように、この実施例１によれば、従来の転送モードを確保した上で、さらに転送クロックの周波数を上げることなく、転送クロックの両エッジを利用することによる高速転送モードによるデータ通信が可能になるため、転送クロックを高速化することなく大容量のデータを短時間で転送でき、さらに従来のメモリースティックＰＲＯのインタフェースとの互換性も維持することの可能なインタフェース装置を提供できる効果がある。
【図面の簡単な説明】
【００６０】
【図１】従来のメモリースティックＰＲＯの端子配置図である。
【図２】従来のメモリースティックＰＲＯと、従来のメモリースティックＰＲＯを扱う装置本体との間のインタフェース部分の構成を示す回路図である。
【図３】本発明の実施例１に対応したメモリースティックＰＲＯと、このメモリースティックＰＲＯが装着される装置本体との間のインタフェース部分の構成を示す回路図である。
【図４】本発明の実施例１に対応したインタフェース部分のマルチプレクサについて説明した説明図である。
【図５】従来の４ビットパラレルインタフェースモードの通信を説明するタイミングチャートである。
【図６】従来の４ビットパラレルインタフェースモードの通信を説明するタイミングチャートである。
【図７】本発明の実施例１のインタフェース装置の各部の動作を説明するためのタイミングチャートである。
【図８】本発明の実施例１のインタフェース装置の各部の動作を説明するためのタイミングチャートである。
【図９】本発明の実施例１におけるデータ転送モード選択処理を示すフローチャートである。
【符号の説明】
【００６１】
Ｆ１０ＲＮ，Ｆ１０ＳＮ……Ｄフリップフロップ（高速転送手段、シリアル転送手段、通常転送手段）、Ｆ２０ＳＮ……Ｄフリップフロップ（高速転送手段、シリアル転送手段、通常転送手段）、Ｆ２０ＲＰ……Ｄフリップフロップ（高速転送手段、シリアル転送手段）、Ｆ１１ＲＮ，Ｆ１１ＳＮ，Ｆ１２ＲＮ，Ｆ１２ＳＮ，Ｆ１３ＲＮ，Ｆ１３ＳＮ……Ｄフリップフロップ（高速転送手段、通常転送手段）、Ｆ２０ＲＮ，Ｆ２１ＲＮ，Ｆ２１ＳＮ，Ｆ２２ＲＮ，Ｆ２２ＳＮ，Ｆ２３ＲＮ，Ｆ２３ＳＰ……Ｄフリップフロップ（高速転送手段、通常転送手段）、ＦＢ１ＳＰ，Ｆ２３ＳＮ，ＦＢ２ＲＮ，１０ＲＰ，Ｆ１０ＳＰ，Ｆ１１ＲＰ，Ｆ１１ＳＰ，Ｆ１２ＲＰ，Ｆ１２ＳＰ，Ｆ１３ＲＰ，Ｆ１３ＳＰ，Ｆ２０ＳＰ，Ｆ２１ＲＰ，Ｆ２１ＳＰ，Ｆ２２ＲＰ，Ｆ２２ＳＰ，Ｆ２３ＲＰ，ＦＢ２ＲＰ……Ｄフリップフロップ（高速転送手段）、Ｂ１０Ｒ，Ｂ２０Ｒ……入力バッファ（高速転送手段、シリアル転送手段、通常転送手段）、Ｂ１１Ｒ，Ｂ１２Ｒ，Ｂ１３Ｒ，Ｂ２１Ｒ，Ｂ２２Ｒ，Ｂ２３Ｒ……入力バッファ（高速転送手段、通常転送手段）、Ｂ１０Ｓ，Ｂ２０Ｓ……出力バッファ（高速転送手段、シリアル転送手段、通常転送手段）、Ｂ１１Ｓ，Ｂ１２Ｓ，Ｂ１３Ｓ，Ｂ２１Ｓ，Ｂ２２Ｓ，Ｂ２３Ｓ……出力バッファ（高速転送手段、通常転送手段）、ＭＵＸ１０，ＭＵＸ２０……マルチプレクサ（高速転送手段、シリアル転送手段、通常転送手段），ＭＵＸ１１，ＭＵＸ１２，ＭＵＸ１３，ＭＵＸ２１，ＭＵＸ２２，ＭＵＸ２３……マルチプレクサ（高速転送手段、通常転送手段）。
【特許請求の範囲】
【請求項１】
装置本体に装着されて、前記装置本体から送出されたデータの記憶や、記憶されているデータの読み出しが可能な半導体記憶装置が前記装置本体との間でデータ通信するためのインタフェース装置であって、
前記装置本体と前記半導体記憶装置との間で同期的なデータ通信を確立するための通信クロックの半周期ごとの立ち上がりエッジおよび立ち下がりエッジを使用し、前記装置本体と前記半導体記憶装置との間でパラレルにデータの授受を行う高速転送モードに対応する高速転送手段を備えたことを特徴とするインタフェース装置。
【請求項２】
前記装置本体と前記半導体記憶装置との間でシリアルにデータの授受を行うシリアル転送モードに対応するシリアル転送手段を備えたことを特徴とする請求項１記載のインタフェース装置。
【請求項３】
前記高速転送モードは、前記装置本体側が前記シリアル転送モードにより取得した、前記半導体記憶装置が前記高速転送モードに対応可能であることを示す前記半導体記憶装置側に設定されている高速転送モード対応可能情報にもとづき、前記装置本体側から選択されることを請求項２記載のインタフェース装置。
【請求項４】
前記高速転送モードは、前記装置本体と前記半導体記憶装置との間で授受されるデータの順番に応じて、送信側のフリップフロップおよび受信側のフリップフロップの組について、立下りエッジ同期のフリップフロップと立上がりエッジ同期のフリップフロップとを使い分け、前記通信クロックの立下りエッジおよび立上がりエッジを使用した前記装置本体と前記半導体記憶装置との間のデータ通信を行うことを特徴とする請求項３記載のインタフェース装置。
【請求項５】
前記装置本体と前記半導体記憶装置との間で同期的なデータ通信を確立するための通信クロックの立ち上がりエッジまたは立ち下がりエッジの一方を使用し、前記装置本体と前記半導体記憶装置との間でパラレルにデータの授受を行う通常転送モードに対応する通常転送手段を備えたことを特徴とする請求項２記載のインタフェース装置。
【請求項６】
前記通常転送モードは、前記装置本体側が前記シリアル転送モードにより取得した、前記半導体記憶装置が前記シリアル転送モードに対応可能であることを示す前記半導体記憶装置側に設定されているシリアル転送モード対応可能情報にもとづき、前記装置本体側から選択されることを請求項５記載のインタフェース装置。
【請求項７】
前記通常転送モードは、前記装置本体と前記半導体記憶装置との間でデータを授受する送信側のフリップフロップおよび受信側のフリップフロップの組について、立下りエッジ同期のフリップフロップまたは立上がりエッジ同期のフリップフロップいずれか一方を使用し、前記通信クロックの立上がりエッジまたは立下りエッジの一方を使用した前記装置本体と前記半導体記憶装置との間のデータ通信を行うことを特徴とする請求項６記載のインタフェース装置。
【請求項１】
装置本体に装着されて、前記装置本体から送出されたデータの記憶や、記憶されているデータの読み出しが可能な半導体記憶装置が前記装置本体との間でデータ通信するためのインタフェース装置であって、
前記装置本体と前記半導体記憶装置との間で同期的なデータ通信を確立するための通信クロックの半周期ごとの立ち上がりエッジおよび立ち下がりエッジを使用し、前記装置本体と前記半導体記憶装置との間でパラレルにデータの授受を行う高速転送モードに対応する高速転送手段を備えたことを特徴とするインタフェース装置。
【請求項２】
前記装置本体と前記半導体記憶装置との間でシリアルにデータの授受を行うシリアル転送モードに対応するシリアル転送手段を備えたことを特徴とする請求項１記載のインタフェース装置。
【請求項３】
前記高速転送モードは、前記装置本体側が前記シリアル転送モードにより取得した、前記半導体記憶装置が前記高速転送モードに対応可能であることを示す前記半導体記憶装置側に設定されている高速転送モード対応可能情報にもとづき、前記装置本体側から選択されることを請求項２記載のインタフェース装置。
【請求項４】
前記高速転送モードは、前記装置本体と前記半導体記憶装置との間で授受されるデータの順番に応じて、送信側のフリップフロップおよび受信側のフリップフロップの組について、立下りエッジ同期のフリップフロップと立上がりエッジ同期のフリップフロップとを使い分け、前記通信クロックの立下りエッジおよび立上がりエッジを使用した前記装置本体と前記半導体記憶装置との間のデータ通信を行うことを特徴とする請求項３記載のインタフェース装置。
【請求項５】
前記装置本体と前記半導体記憶装置との間で同期的なデータ通信を確立するための通信クロックの立ち上がりエッジまたは立ち下がりエッジの一方を使用し、前記装置本体と前記半導体記憶装置との間でパラレルにデータの授受を行う通常転送モードに対応する通常転送手段を備えたことを特徴とする請求項２記載のインタフェース装置。
【請求項６】
前記通常転送モードは、前記装置本体側が前記シリアル転送モードにより取得した、前記半導体記憶装置が前記シリアル転送モードに対応可能であることを示す前記半導体記憶装置側に設定されているシリアル転送モード対応可能情報にもとづき、前記装置本体側から選択されることを請求項５記載のインタフェース装置。
【請求項７】
前記通常転送モードは、前記装置本体と前記半導体記憶装置との間でデータを授受する送信側のフリップフロップおよび受信側のフリップフロップの組について、立下りエッジ同期のフリップフロップまたは立上がりエッジ同期のフリップフロップいずれか一方を使用し、前記通信クロックの立上がりエッジまたは立下りエッジの一方を使用した前記装置本体と前記半導体記憶装置との間のデータ通信を行うことを特徴とする請求項６記載のインタフェース装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−９２４２６（Ｐ２００６−９２４２６Ａ）
【公開日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願番号】特願２００４−２７９３８６（Ｐ２００４−２７９３８６）
【出願日】平成１６年９月２７日（２００４．９．２７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願日】平成１６年９月２７日（２００４．９．２７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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