インバータ及びそれを含む論理回路
【課題】インバータ及びそれを含む論理回路を提供する。
【解決手段】第１酸化物層をチャンネル層として有する空乏型の負荷トランジスタ、及び負荷トランジスタと連結され、第２酸化物層をチャンネル層として有する増加型の駆動トランジスタを有するインバータであって、第２酸化物層と、それに対応するソース電極及びドレイン電極との間に、第２酸化物層より仕事関数が大きなバリヤ層をさらに具備することを特徴とする。バリヤ層は、Ｔｉ酸化物層、Ｃｕ酸化物層、Ｎｉ酸化物層、ＴｉドーピングされたＮｉ酸化物層、ＺｎＯ系酸化物層、Ｉ族，ＩＩ族及びＶ族元素のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層、及びＡｇがドーピングされたＺｎＯ系酸化物層のうち一つである。
【解決手段】第１酸化物層をチャンネル層として有する空乏型の負荷トランジスタ、及び負荷トランジスタと連結され、第２酸化物層をチャンネル層として有する増加型の駆動トランジスタを有するインバータであって、第２酸化物層と、それに対応するソース電極及びドレイン電極との間に、第２酸化物層より仕事関数が大きなバリヤ層をさらに具備することを特徴とする。バリヤ層は、Ｔｉ酸化物層、Ｃｕ酸化物層、Ｎｉ酸化物層、ＴｉドーピングされたＮｉ酸化物層、ＺｎＯ系酸化物層、Ｉ族，ＩＩ族及びＶ族元素のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層、及びＡｇがドーピングされたＺｎＯ系酸化物層のうち一つである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、さらに詳細には、インバータ及びそれを含む論理回路に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、不揮発性メモリ、液晶表示装置及び有機発光表示装置など多様な半導体集積回路で、ＮＡＮＤ（ｎｏｔ ａｎｄ）及びＮＯＲ回路のようなさまざまな論理回路が使われる。かような論理回路の基本になるのがインバータ（ｉｎｖｅｒｔｅｒ）である。
【０００３】
一般的に、シリコン（Ｓｉ）基盤のインバータは、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを共に具備するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータである。チャンネル層としてＳｉ層を使用する場合、チャンネル層にドーピングする元素の種類を異ならせることによって、ＮＭＯＳまたはＰＭＯＳトランジスタを容易に製造でき、従ってＣＭＯＳインバータの製造が容易である。例えば、Ｓｉ層にボロン（Ｂ）のような３族元素をドーピングすればｐ−チャンネル層になる。
【０００４】
ところで、酸化物半導体でチャンネル層を形成する場合、酸化物半導体の材料特性によってｐ−チャンネル層を具現し難い。すなわち、酸化物半導体で形成したチャンネル層は、ほとんどｎ−チャンネル層である。従って、酸化物半導体をチャンネル層として適用したトランジスタを利用する場合、ｎ−チャンネルトランジスタとｐ−チャンネルトランジスタとをいずれも有するインバータの具現が容易ではない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、酸化物半導体トランジスタを有するインバータ及びそれを含む論理回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施例は、第１酸化物層をチャンネル層として有する空乏型負荷トランジスタと、前記負荷トランジスタと連結され、第２酸化物層をチャンネル層として有する増加型駆動トランジスタとを備えるインバータを提供する。
【０００７】
前記第２酸化物層と、それに対応するソース電極及びドレイン電極との間に、前記第２酸化物層より仕事関数が大きなバリヤ層がさらに備わりうる。
【０００８】
前記バリヤ層は、Ｔｉ酸化物層、Ｃｕ酸化物層、Ｎｉ酸化物層、ＴｉドーピングされたＮｉ酸化物層、ＺｎＯ系酸化物層、Ｉ族，ＩＩ族及びＶ族元素のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層、及びＡｇがドーピングされたＺｎＯ系酸化物層のうち一つでありうる。
【０００９】
前記第１酸化物層と前記第２酸化物層は、同一層でありうる。
【００１０】
前記第１酸化物層と前記第２酸化物層は、互いに異なるキャリア濃度を有することができる。
【００１１】
前記第２チャンネル層のキャリア濃度は、前記第１チャンネル層のキャリア濃度より低くありうる。
【００１２】
前記第１酸化物層の表面はプラズマ処理され、前記第２酸化物層より高い電気伝導度を有することができる。
【００１３】
前記第１酸化物層の表面は、Ａｒプラズマで処理されうる。
【００１４】
前記第１酸化物層及び前記第２酸化物層のうち少なくとも１層は、ＺｎＯ系の物質を含むことができる。
【００１５】
前記負荷トランジスタ及び前記駆動トランジスタのうち少なくとも一つは、ボトムゲート構造を有することができる。
【００１６】
前記負荷トランジスタ及び前記駆動トランジスタのうち少なくとも一つは、トップゲート構造を有することができる。
【００１７】
本発明の他の実施例は、前述の本発明の実施例によるインバータを有する論理回路を提供する。
【００１８】
前記論理回路は、ＮＡＮＤ回路、ＮＯＲ回路、エンコーダ、デコーダ、マルチプレクサ、デマルチプレクサ及びセンスアンプのうち少なくとも一つを有することができる。
【発明の効果】
【００１９】
本発明の実施例によれば、酸化物半導体を使用し、優れた動作特性を有するＥ／Ｄ（Ｅｎｈａｎｃｅｍｅｎｔ／Ｄｅｐｌｅｔｉｏｎ）モード・インバータを実現することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例によるインバータの回路図である。
【図２】本発明の実施例によるインバータの断面図である。
【図３】本発明の実施例によるインバータの断面図である。
【図４】本発明の実施例によるインバータの断面図である。
【図５】本発明の実施例によるインバータの断面図である。
【図６】本発明の実施例によるインバータの断面図である。
【図７】本発明の実施例によるインバータの断面図である。
【図８】本発明の実施例によるインバータに含まれる負荷トランジスタのゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示すグラフである。
【図９】本発明の実施例によるインバータに含まれる駆動トランジスタのゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示すグラフである。
【図１０】本発明の実施例によるインバータの入力電圧ＶＩ−出力電圧ＶＯ特性を示すグラフである。
【図１１Ａ】本発明の実施例によるインバータの製造方法を示す断面図である。
【図１１Ｂ】本発明の実施例によるインバータの製造方法を示す断面図である。
【図１１Ｃ】本発明の実施例によるインバータの製造方法を示す断面図である。
【図１１Ｄ】本発明の実施例によるインバータの製造方法を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施例によるインバータ、インバータの製造方法及びインバータを有する論理回路について、添付された図面を参照しつつ詳細に説明する。添付された図面に図示された層や領域の幅及び厚さは、明細書の明確性のために多少誇張されて図示されている。詳細な説明全体にわたって同じ参照符号は、同じ構成要素を示す。
【００２２】
図１は、本発明の一実施例によるインバータの回路図である。
【００２３】
図１を参照すれば、負荷トランジスタＴ１と駆動トランジスタＴ２とが互いに連結されている。負荷トランジスタＴ１と駆動トランジスタＴ２は、いずれも酸化物半導体層をチャンネル層として有するトランジスタ、すなわち、酸化物半導体トランジスタである。負荷トランジスタＴ１は空乏型（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ）トランジスタであり、駆動トランジスタＴ２は増加型（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ）トランジスタである。空乏型トランジスタは、ゲート電圧が０Ｖであるとき、実質的に無視できない電流以上の電流が流れる「オン（ＯＮ）」状態である。一方、増加型トランジスタは、ゲート電圧が０Ｖであるとき、「オフ（ＯＦＦ）」状態である。従って、前記空乏型トランジスタのスレショルド電圧は０Ｖより小さく、前記増加型トランジスタのスレショルド電圧はＯＶより大きくありえる。
【００２４】
電源ＶＤＤは、負荷トランジスタＴ１のドレイン電極に連結され、入力端子Ｖｉｎは、駆動トランジスタＴ２のゲート電極に連結され、出力端子Ｖｏｕｔは、負荷トランジスタＴ１のソース電極及び駆動トランジスタＴ２のドレイン電極の両方に連結されうる。一方、負荷トランジスタＴ１のゲート電極と駆動トランジスタＴ２のソース電極は、接地されうる。
【００２５】
入力端子Ｖｉｎに０Ｖの電圧を印加した状態、すなわち、駆動トランジスタＴ２がオフ（ｏｆｆ）となる状態で、電源ＶＤＤを介してハイレベル（ｈｉｇｈ ｌｅｖｅｌ）の電源電圧を負荷トランジスタＴ１のドレイン電極に印加すれば、出力端子Ｖｏｕｔでハイレベルの電圧が検出される。前記電源電圧ＶＤＤを負荷トランジスタＴ１のドレイン電極に続けて印加した状態で、入力端子Ｖｉｎにスレショルド電圧以上の電圧を印加して駆動トランジスタＴ２をターンオンさせれば、ほとんどの電流が駆動トランジスタＴ２を介して接地に流れる。従って出力端子Ｖｏｕｔでは、ローレベル（ｌｏｗ ｌｅｖｅｌ）の電圧が検出される。すなわち、前記電源電圧ＶＤＤが固定された状態で、入力端子Ｖｉｎに印加する電圧によって、出力端子Ｖｏｕｔで出力される電圧が変わりうる。
【００２６】
図２は、本発明の一実施例によるインバータの断面図である。
【００２７】
図２を参照すれば、基板ＳＵＢ１上に、空乏型の負荷トランジスタＴ１ａと増加型の駆動トランジスタＴ２ａとが備わっている。負荷トランジスタＴ１ａと駆動トランジスタＴ２ａは、ボトムゲート構造を有する薄膜トランジスタでありうる。さらに詳細に説明すれば、基板ＳＵＢ１上に、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２が離隔されて形成され、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を覆うように、基板ＳＵＢ１上にゲート絶縁層ＧＩ１が備わっている。第１ゲート電極Ｇ１上側のゲート絶縁層ＧＩ１上に、第１チャンネル層Ｃ１ａが備わって、第２ゲート電極Ｇ２上側のゲート絶縁層ＧＩ１上に、第２チャンネル層Ｃ２ａが備わっている。第１チャンネル層Ｃ１ａ及び第２チャンネル層Ｃ２ａは、酸化物半導体、例えば、ＺｎＯ、ＩｎＺｎＯ、ＧａＩｎＺｎＯ及びＺｎＳｎＯのようなＺｎＯ系の酸化物半導体を含むことができ、Ｈｆ、Ｃｒ、Ｔａ、Ｙ、Ｔｉ及びＺｒのうち少なくとも一つをさらに含むことができる。第１チャンネル層Ｃ１ａ及び第２チャンネル層Ｃ２ａは、同じ物質層でありうる。第２チャンネル層Ｃ２ａ上に、第２チャンネル層Ｃ２ａより仕事関数が大きなバリヤ層Ｂ２が形成されうる。バリヤ層Ｂ２の物質は、第２チャンネル層Ｃ２ａの物質によって変わりうるが、例えば、第２チャンネル層Ｃ２ａより大きな仕事関数を有するＺｎＯ系酸化物層、Ｔｉ酸化物層、Ｃｕ酸化物層、Ｎｉ酸化物層、ＴｉドーピングされたＮｉ酸化物層、Ｉ族，ＩＩ族及びＶ族元素のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層、及びＡｇがドーピングされたＺｎＯ系酸化物層のうち一つでありうる。しかし、バリヤ層Ｂ２の物質は、それらに限定されるものではない。第２チャンネル層Ｃ２ａとバリヤ層Ｂ２は、上方から見たときに、類似した形態を有することができる。以下では、第２チャンネル層Ｃ２ａとバリヤ層Ｂ２とからなる二重層の構造物を積層構造物ＳＳ２とする。第１チャンネル層Ｃ１ａと積層構造物ＳＳ２とを形成する方法について簡略に説明すれば、ゲート絶縁層ＧＩ１の一部上に単一層を形成し、他の一部上に二重層を形成した後、前記単一層と前記二重層とをパターニングし、前記単一層から第１チャンネル層Ｃ１ａを、前記二重層から積層構造物ＳＳ２を得ることができる。または、ゲート絶縁層ＧＩ１の全面上に単一層を形成した後、前記単一層の一部領域を二重層構造に変化させた後、前記二重層構造に変化した領域と単一層構造として維持された領域とをパターニングし、積層構造物ＳＳ２と第１チャンネル層Ｃ１ａとを形成できる。その場合、第１チャンネル層Ｃ１ａと積層構造物ＳＳ２との厚さは、同一または類似している。ゲート絶縁層ＧＩ１上に、第１チャンネル層Ｃ１ａの両端にそれぞれ接触する第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１が備わっており、バリヤ層Ｂ２の両端にそれぞれ接触する第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２が備わっている。第１ソース電極Ｓ１と第２ドレイン電極Ｄ２は互いに分離されているが、一体型に形成することも可能である。また、図示されていないが、ゲート絶縁層ＧＩ１上に、第１チャンネル層Ｃ１ａ、第１ソース電極Ｓ１、第１ドレイン電極Ｄ１、バリヤ層Ｂ２、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２を覆う保護層（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）がさらに備わりうる。
【００２８】
第１ゲート電極Ｇ１、第１チャンネル層Ｃ１ａ、第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１が負荷トランジスタＴ１ａを構成でき、第２ゲート電極Ｇ２、第２チャンネル層Ｃ２ａ、バリヤ層Ｂ２、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２が駆動トランジスタＴ２ａを構成できる。
【００２９】
仕事関数が大きなバリヤ層Ｂ２が、第２チャンネル層Ｃ２ａと第２ソース電極Ｓ２との間、及び第２チャンネル層Ｃ２ａと第２ドレイン電極Ｄ２との間に介在されて（ｉｎｔｅｒｐｏｓｅｄ）いるために、駆動トランジスタＴ２ａのスレショルド電圧が負荷トランジスタＴ１ａのスレショルド電圧より高く、従って駆動トランジスタＴ２ａは増加型であって、負荷トランジスタＴ１ａは空乏型でありうる。
【００３０】
電源ＶＤＤは第１ドレイン電極Ｄ１に連結され、入力端子Ｖｉｎは第２ゲート電極Ｇ２に連結され、出力端子Ｖｏｕｔは第１ソース電極Ｓ１及び第２ドレイン電極Ｄ２の両方に連結されうる。一方、第１ゲート電極Ｇ１と第２ソース電極Ｓ２は、接地されうる。
【００３１】
図３は、本発明の他の実施例によるインバータを示している。
【００３２】
図３を参照すれば、駆動トランジスタＴ２ｂは図２のバリヤ層Ｂ２を含まず、第２ソース電極Ｓ２と第２ドレイン電極Ｄ２とが第２チャンネル層Ｃ２ｂの両端それぞれに直接接触している。この場合、第２チャンネル層Ｃ２ｂは、第１チャンネル層Ｃ１ｂと異なる組成及び異なるキャリア濃度を有することができる。一例として、第１チャンネル層Ｃ１ｂと第２チャンネル層Ｃ２ｂは、ＧａＩｎＺｎＯ層となり、互いに異なるＧａドーピング濃度及び／またはＩｎドーピング濃度を有することができる。第２チャンネル層Ｃ２ｂのキャリア濃度が第１チャンネル層Ｃ１ｂのキャリア濃度より低いことが望ましい。かようなキャリア濃度の差に起因し、駆動トランジスタＴ２ｂのスレショルド電圧が負荷トランジスタＴ１ｂのスレショルド電圧より高く、従って駆動トランジスタＴ２ｂは増加型であり、負荷トランジスタＴ１ｂは空乏型でありうる。第１チャンネル層Ｃ１ｂと第２チャンネル層Ｃ２ｂは、ＧａＩｎＺｎＯ層以外の他の酸化物半導体、例えば、ＺｎＯ、ＩｎＺｎＯ及びＺｎＳｎＯのようなＺｎＯ系の酸化物半導体を含むことができ、Ｈｆ、Ｃｒ、Ｔａ、Ｙ、Ｔｉ及びＺｒのうち少なくとも一つをさらに含むことができる。図２及び図３で同じ参照符号は同じ構成要素を示すので、それらに係る反復説明は省略する。
【００３３】
図４は、本発明のさらに他の実施例によるインバータを示している。
【００３４】
図４を参照すれば、第１チャンネル層Ｃ１ｃは、その表面部に低抵抗領域Ｒ１を有することができる。低抵抗領域Ｒ１は、プラズマ、例えば、Ａｒプラズマで処理された領域でありうる。Ａｒプラズマで処理された領域は、多数の欠陥（ｄｅｆｅｃｔｓ）を有するが、前記欠陥がキャリアと共に作用しうる。従って、Ａｒプラズマで処理された領域の電気抵抗は、そうではない領域の電気抵抗より低くありうる。第１チャンネル層Ｃ１ｃと第２チャンネル層Ｃ２ｃは、同一物質層から形成できる。すなわち、同じ酸化物半導体からなる第１層及び第２層を形成した後、前記第１層の表面のみ選択的にＡｒプラズマで処理し、第１チャンネル層Ｃ１ｃを形成できる。Ａｒプラズマ処理していない前記第２層が第２チャンネル層Ｃ２ｃでありうる。図４には、低抵抗領域Ｒ１が第１チャンネル層Ｃ１ｃの表面部全体にわたって存在すると図示されているが、第１チャンネル層Ｃ１ｃの表面部のうち一部にのみ存在することも可能である。第１チャンネル層Ｃ１ｃが低抵抗領域Ｒ１を有するために、第２チャンネル層Ｃ２ｃより低いスレショルド電圧を有する。従って、負荷トランジスタＴ１ｃは空乏型であり、駆動トランジスタＴ２ｃは増加型でありうる。図２及び図４で同じ参照符号は、同じ構成要素を示す。
【００３５】
図２ないし図４では、図１の負荷トランジスタＴ１及び駆動トランジスタＴ２がボトムゲート構造を有する場合について図示したが、本発明のさらに他の実施例によれば、図１の負荷トランジスタＴ１及び駆動トランジスタＴ２は、トップゲート構造を有することができる。図２ないし図４の負荷トランジスタＴ１ａ，Ｔ１ｂ，Ｔ１ｃ及び駆動トランジスタＴ２ａ，Ｔ２ｂ，Ｔ２ｃがトップゲート構造に変形された実施例が、図５ないし図７にそれぞれ図示されている。
【００３６】
図５を参照すれば、基板ＳＵＢ２上に、互いに離隔された第１チャンネル層Ｃ１ａ’及び第２チャンネル層Ｃ２ａ’が備わり、第２チャンネル層Ｃ２ａ’上にバリヤ層Ｂ２’が備わっている。第１チャンネル層Ｃ１ａ’及び第２チャンネル層Ｃ２ａ’及びバリヤ層Ｂ２’は、それぞれ図２の第１チャンネル層Ｃ１ａ及び第２チャンネル層Ｃ２ａ及びバリヤ層Ｂ２と対応しうる。従って、バリヤ層Ｂ２’の仕事関数は、第２チャンネル層Ｃ２ａ’の仕事関数より大きくありえる。基板ＳＵＢ２上に、第１チャンネル層Ｃ１ａ’の両端にそれぞれ接触した第１ソース電極Ｓ１’及び第１ドレイン電極Ｄ１’が備わり、バリヤ層Ｂ２’及び第２チャンネル層Ｃ２ａ’の両端に接触した第２ソース電極Ｓ２’及び第２ドレイン電極Ｄ２’が備わっている。基板ＳＵＢ２上に、第１チャンネル層Ｃ１ａ’、第１ソース電極Ｓ１’、第１ドレイン電極Ｄ１’、バリヤ層Ｂ２’、第２ソース電極Ｓ２’及び第２ドレイン電極Ｄ２’を覆うゲート絶縁層ＧＩ１’が備わっている。第１チャンネル層Ｃ１ａ’上側のゲート絶縁層ＧＩ１’上に、第１ゲート電極Ｇ１’が備わり、第２チャンネル層Ｃ２ａ’上側のゲート絶縁層ＧＩ１’上に、第２ゲート電極Ｇ２’が備わる。
【００３７】
第１ゲート電極Ｇ１’、第１チャンネル層Ｃ１ａ’、第１ソース電極Ｓ１’及び第１ドレイン電極Ｄ１’が負荷トランジスタＴ１ａ’を構成し、第２ゲート電極Ｇ２’、第２チャンネル層Ｃ２ａ’、バリヤ層Ｂ２’、第２ソース電極Ｓ２’及び第２ドレイン電極Ｄ２’が駆動トランジスタＴ２ａ’を構成できる。負荷トランジスタＴ１ａ’は空乏型であり、駆動トランジスタＴ２ａ’は増加型でありうる。
【００３８】
電源ＶＤＤは第１ドレイン電極Ｄ１’に連結され、入力端子Ｖｉｎは第２ゲート電極Ｇ２’に連結され、出力端子Ｖｏｕｔは第１ソース電極Ｓ１’及び第２ドレイン電極Ｄ２’の両方に連結されうる。一方、第１ゲート電極Ｇ１’と第２ソース電極Ｓ２’は、接地されうる。
【００３９】
図２の構造が図５の構造に変形されたように、図３及び図４の構造は、それぞれ図６及び図７の構造に変形されうる。図６で、第１チャンネル層Ｃ１ｂ’及び第２チャンネル層Ｃ２ｂ’は、図３の第１チャンネル層Ｃ１ｂ及び第２チャンネル層Ｃ２ｂに対応し、参照符号Ｔ１ｂ’及びＴ２ｂ’は、負荷トランジスタ及び駆動トランジスタを示す。一方、図７で、第１チャンネル層Ｃ１ｃ’及び第２チャンネル層Ｃ２ｃ’及び低抵抗領域Ｒ１’は、図４の第１チャンネル層Ｃ１ｃ及び第２チャンネル層Ｃ２ｃ及び低抵抗領域Ｒ１と対応し、参照符号Ｔ１ｃ’及びＴ２ｃ’は、負荷トランジスタ及び駆動トランジスタを示す。
【００４０】
図８は、本発明の実施例によるインバータに含まれる負荷トランジスタのゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示している。
【００４１】
図８を参照すれば、ゲート電圧Ｖｇが０Ｖであるとき、ハイレベルのオン電流（ＯＮ−ｃｕｒｒｅｎｔ）が流れるので、本発明の実施例による負荷トランジスタは、空乏型であることが分かる。
【００４２】
図９は、本発明の実施例によるインバータに備わる駆動トランジスタのゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示している。
【００４３】
図９を参照すれば、ゲート電圧Ｖｇが０Ｖであるとき、ローレベルのオフ−電流（ＯＦＦ−ｃｕｒｒｅｎｔ）が流れるので、本発明の実施例による駆動トランジスタは、増加型であることが分かる。
【００４４】
図１０は、本発明の実施例によるインバータの入力電圧ＶＩ−出力電圧ＶＯ特性を示している。図１０の結果を得るのに使用した電源電圧ＶＤＤは、１０Ｖほどであった。ここで、入力電圧ＶＩ及び電源電圧ＶＤＤは、それぞれ図１の入力端子Ｖｉｎ及び電源ＶＤＤに印加する電圧を示し、出力電圧ＶＯは、図１の出力端子Ｖｏｕｔで検出される電圧を示す。
【００４５】
図１０を参照すれば、入力電圧ＶＩが０Ｖであるとき、出力電圧ＶＯは、電源電圧ＶＤＤと類似したハイレベルであるが、入力電圧ＶＩが４．５Ｖほど以上に増加することによって、出力電圧ＶＯがほぼ０Ｖレベルに落ちることが分かる。これを介して、本発明の実施例によるインバータを利用すれば、Ｓｉ基盤のＣＭＯＳインバータレベルのフルスウィング（ｆｕｌｌ ｓｗｉｎｇ）特性を得ることができることが分かる。
【００４６】
また、従来のＳｉ基盤のＣＭＯＳインバータの場合、Ｓｉ層に導電型不純物をイオン注入する工程が要求されるが、本発明の実施例によるインバータの場合、イオン注入工程なしに製造できるという長所がある。イオン注入工程は、製造費用を高める要因になり、製造工程を多少複雑にしうる。従って、本発明の実施例によれば、さらに単純であって廉価な工程で、従来のＣＭＯＳインバータレベルの特性を有するインバータを製造できる。
【００４７】
以上で説明した本発明の実施例によるインバータは、多様な論理回路、例えば、ＮＡＮＤ回路、ＮＯＲ回路、エンコーダ、デコーダ、マルチプレクサ、デマルチプレクサ及びセンスアンプのような論理回路の基本素子として利用されうる。前記論理回路は、本発明の実施例による少なくとも１つのインバータを有することができる。前記論理回路の基本的な構造は周知であり、それらに係る詳細な説明は省略する。
【００４８】
以下では、図１１Ａないし図１１Ｄを参照しつつ、本発明の実施例によるインバータの製造方法について説明する。
【００４９】
図１１Ａを参照すれば、基板ＳＵＢ１上に、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を形成し、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を覆うゲート絶縁層ＧＩ１を形成する。次に、ゲート絶縁層ＧＩ１の全面上にチャンネル物質層Ｃ’を形成し、第２ゲート電極Ｇ２上側のチャンネル物質層Ｃ’上に、バリヤ物質層Ｂ’を形成する。バリヤ物質層Ｂ’は、チャンネル物質層Ｃ’より仕事関数が大きな物質層でありうる。チャンネル物質層Ｃ’は、酸化物半導体、例えば、ＺｎＯ、ＩｎＺｎＯ、ＧａＩｎＺｎＯ及びＺｎＳｎＯのようなＺｎＯ系の酸化物半導体を含んで形成でき、Ｈｆ、Ｃｒ、Ｔａ、Ｙ、Ｔｉ及びＺｒのうち少なくとも一つをさらに含むことができる。バリヤ物質層Ｂ’の物質は、チャンネル物質層Ｃ’の物質によって変わりうるが、例えば、チャンネル物質層Ｃ’より大きな仕事関数を有するＺｎＯ系酸化物層、Ｔｉ酸化物層、Ｃｕ酸化物層、Ｎｉ酸化物層、ＴｉドーピングされたＮｉ酸化物層、Ｉ族，ＩＩ族及びＶ族元素のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層、及びＡｇがドーピングされたＺｎＯ系酸化物層のうち一つで形成できる。しかし、前記以外の他の物質でバリヤ物質層Ｂ’を形成することもできる。
【００５０】
バリヤ物質層Ｂ’とチャンネル物質層Ｃ’とをパターニングし、図１１Ｂに図示されているように、第１ゲート電極Ｇ１上側に第１チャンネル層Ｃ１ａを形成し、第２ゲート電極Ｇ２上側に第２チャンネル層Ｃ２ａとバリヤ層Ｂ２とを形成する。第２チャンネル層Ｃ２ｂとバリヤ層Ｂ２は、積層構造物ＳＳ２を構成する。
【００５１】
図１１Ａ及び図１１Ｂでは、ゲート絶縁層ＧＩ１の一部上にチャンネル物質層Ｃ’を形成し、他の一部上にチャンネル物質層Ｃ’とバリヤ物質層Ｂ’との二重層を形成した後、前記チャンネル物質層Ｃ’とバリヤ物質層Ｂ’とをパターニングして第１チャンネル層Ｃ１ａ及び積層構造物ＳＳ２を形成した。しかし、本発明の他の実施例によれば、ゲート絶縁層ＧＩ１の全面上に単一層を形成した後、前記単一層の一部領域を二重層構造に変化させた後、前記二重層構造に変化された領域と単一層構造に維持された領域とをパターニングし、積層構造物ＳＳ２と第１チャンネル層Ｃ１ａとを形成できる。
【００５２】
図１１Ｃを参照すれば、ゲート絶縁層ＧＩ１上に、第１チャンネル層Ｃ１ａとバリヤ層Ｂ２とを覆うソース／ドレイン電極層Ｍ１を形成する。
【００５３】
ソース／ドレイン電極層Ｍ１をパターニングし、図１１Ｄに図示されているように、第１チャンネル層Ｃ１ａの両端にそれぞれ接触する第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１を形成し、バリヤ層Ｂ２の両端にそれぞれ接触する第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２を形成する。第１ソース電極Ｓ１と第２ドレイン電極Ｄ２は、互いに分離されているが、一体型に形成することも可能である。
【００５４】
図１１Ａないし図１１Ｄは、図２の構造を製造する方法の一例である。図３及び図４の構造は、図１１Ａないし図１１Ｄの方法を変形することによって製造できる。例えば、図３の構造を製造する方法は、単一チャンネル物質層を形成した後、前記単一チャンネル物質層の局部領域のキャリア濃度を変化させる段階を含んだり、または第１領域に第１チャンネル物質層を形成し、第２領域に前記第１チャンネル物質層とキャリア濃度が異なった第２チャンネル物質層を形成する段階を含むことができる。また、図４の構造を製造する方法は、単一チャンネル物質層を形成した後、前記単一チャンネル物質層の局部領域を、プラズマ、例えばＡｒプラズマで処理する段階を含むことができる。
【００５５】
一方、図５ないし図７の構造は、図２ないし図４の構造の製造方法をトップゲート薄膜トランジスタの製造方法に変形させることによって製造できる。
【００５６】
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、望ましい実施例の例示として解釈されるべきものである。例えば、本発明が属する技術分野で当業者ならば、図１ないし図７のインバータの構成要素及び構造は、それぞれ多様化及び変形が可能であるということが分かるであろうし、本発明の実施例によるインバータ及び論理回路は、液晶表示装置や有機発光表示装置分野だけではなく、メモリ素子及びその他の素子にも適用可能であるということが分かるであろう。よって、本発明の範囲は、前述の実施例によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
【産業上の利用可能性】
【００５７】
本発明のインバータ及びそれを含む論理回路は、例えば、半導体集積回路関連の技術分野に効果的に適用可能である。
【符号の説明】
【００５８】
Ｂ’ バリヤ物質層
Ｂ２，Ｂ２’ バリヤ層
Ｃ’ チャンネル物質層
Ｃ１ａ，Ｃ１ａ’，Ｃ１ｂ，Ｃ１ｂ’，Ｃ１ｃ，Ｃ１ｃ’ 第１チャンネル層
Ｃ２ａ，Ｃ２ａ’，Ｃ２ｂ，Ｃ２ｂ’，Ｃ２ｃ，Ｃ２ｃ’ 第２チャンネル層
Ｄ１，Ｄ１’ 第１ドレイン電極
Ｄ２，Ｄ２’ 第２ドレイン電極
Ｇ１，Ｇ１’ 第１ゲート電極
Ｇ２，Ｇ２’ 第２ゲート電極
ＧＩ１，ＧＩ１’ ゲート絶縁層
Ｉｄ ドレイン電圧
Ｍ１ ソース／ドレイン電極層
Ｒ１ 低抵抗領域
Ｓ１，Ｓ１’ 第１ソース電極
Ｓ２，Ｓ２’ 第２ソース電極
ＳＵＢ１，ＳＵＢ２ 基板
ＳＳ２ 積層構造物
Ｔ１，Ｔ１ａ，Ｔ１ａ’，Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｃ’ 負荷トランジスタ
Ｔ２，Ｔ２ａ，Ｔ２ａ’，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｃ’ 駆動トランジスタ
ＶＩ 入力電圧
Ｖｉｎ 入力端子
ＶＯ 出力電圧
Ｖｏｕｔ 出力端子
Ｖｇ ゲート電圧
ＶＤＤ 電源
【技術分野】
【０００１】
本発明は半導体素子に係り、さらに詳細には、インバータ及びそれを含む論理回路に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、不揮発性メモリ、液晶表示装置及び有機発光表示装置など多様な半導体集積回路で、ＮＡＮＤ（ｎｏｔ ａｎｄ）及びＮＯＲ回路のようなさまざまな論理回路が使われる。かような論理回路の基本になるのがインバータ（ｉｎｖｅｒｔｅｒ）である。
【０００３】
一般的に、シリコン（Ｓｉ）基盤のインバータは、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを共に具備するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータである。チャンネル層としてＳｉ層を使用する場合、チャンネル層にドーピングする元素の種類を異ならせることによって、ＮＭＯＳまたはＰＭＯＳトランジスタを容易に製造でき、従ってＣＭＯＳインバータの製造が容易である。例えば、Ｓｉ層にボロン（Ｂ）のような３族元素をドーピングすればｐ−チャンネル層になる。
【０００４】
ところで、酸化物半導体でチャンネル層を形成する場合、酸化物半導体の材料特性によってｐ−チャンネル層を具現し難い。すなわち、酸化物半導体で形成したチャンネル層は、ほとんどｎ−チャンネル層である。従って、酸化物半導体をチャンネル層として適用したトランジスタを利用する場合、ｎ−チャンネルトランジスタとｐ−チャンネルトランジスタとをいずれも有するインバータの具現が容易ではない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、酸化物半導体トランジスタを有するインバータ及びそれを含む論理回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施例は、第１酸化物層をチャンネル層として有する空乏型負荷トランジスタと、前記負荷トランジスタと連結され、第２酸化物層をチャンネル層として有する増加型駆動トランジスタとを備えるインバータを提供する。
【０００７】
前記第２酸化物層と、それに対応するソース電極及びドレイン電極との間に、前記第２酸化物層より仕事関数が大きなバリヤ層がさらに備わりうる。
【０００８】
前記バリヤ層は、Ｔｉ酸化物層、Ｃｕ酸化物層、Ｎｉ酸化物層、ＴｉドーピングされたＮｉ酸化物層、ＺｎＯ系酸化物層、Ｉ族，ＩＩ族及びＶ族元素のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層、及びＡｇがドーピングされたＺｎＯ系酸化物層のうち一つでありうる。
【０００９】
前記第１酸化物層と前記第２酸化物層は、同一層でありうる。
【００１０】
前記第１酸化物層と前記第２酸化物層は、互いに異なるキャリア濃度を有することができる。
【００１１】
前記第２チャンネル層のキャリア濃度は、前記第１チャンネル層のキャリア濃度より低くありうる。
【００１２】
前記第１酸化物層の表面はプラズマ処理され、前記第２酸化物層より高い電気伝導度を有することができる。
【００１３】
前記第１酸化物層の表面は、Ａｒプラズマで処理されうる。
【００１４】
前記第１酸化物層及び前記第２酸化物層のうち少なくとも１層は、ＺｎＯ系の物質を含むことができる。
【００１５】
前記負荷トランジスタ及び前記駆動トランジスタのうち少なくとも一つは、ボトムゲート構造を有することができる。
【００１６】
前記負荷トランジスタ及び前記駆動トランジスタのうち少なくとも一つは、トップゲート構造を有することができる。
【００１７】
本発明の他の実施例は、前述の本発明の実施例によるインバータを有する論理回路を提供する。
【００１８】
前記論理回路は、ＮＡＮＤ回路、ＮＯＲ回路、エンコーダ、デコーダ、マルチプレクサ、デマルチプレクサ及びセンスアンプのうち少なくとも一つを有することができる。
【発明の効果】
【００１９】
本発明の実施例によれば、酸化物半導体を使用し、優れた動作特性を有するＥ／Ｄ（Ｅｎｈａｎｃｅｍｅｎｔ／Ｄｅｐｌｅｔｉｏｎ）モード・インバータを実現することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例によるインバータの回路図である。
【図２】本発明の実施例によるインバータの断面図である。
【図３】本発明の実施例によるインバータの断面図である。
【図４】本発明の実施例によるインバータの断面図である。
【図５】本発明の実施例によるインバータの断面図である。
【図６】本発明の実施例によるインバータの断面図である。
【図７】本発明の実施例によるインバータの断面図である。
【図８】本発明の実施例によるインバータに含まれる負荷トランジスタのゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示すグラフである。
【図９】本発明の実施例によるインバータに含まれる駆動トランジスタのゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示すグラフである。
【図１０】本発明の実施例によるインバータの入力電圧ＶＩ−出力電圧ＶＯ特性を示すグラフである。
【図１１Ａ】本発明の実施例によるインバータの製造方法を示す断面図である。
【図１１Ｂ】本発明の実施例によるインバータの製造方法を示す断面図である。
【図１１Ｃ】本発明の実施例によるインバータの製造方法を示す断面図である。
【図１１Ｄ】本発明の実施例によるインバータの製造方法を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施例によるインバータ、インバータの製造方法及びインバータを有する論理回路について、添付された図面を参照しつつ詳細に説明する。添付された図面に図示された層や領域の幅及び厚さは、明細書の明確性のために多少誇張されて図示されている。詳細な説明全体にわたって同じ参照符号は、同じ構成要素を示す。
【００２２】
図１は、本発明の一実施例によるインバータの回路図である。
【００２３】
図１を参照すれば、負荷トランジスタＴ１と駆動トランジスタＴ２とが互いに連結されている。負荷トランジスタＴ１と駆動トランジスタＴ２は、いずれも酸化物半導体層をチャンネル層として有するトランジスタ、すなわち、酸化物半導体トランジスタである。負荷トランジスタＴ１は空乏型（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ）トランジスタであり、駆動トランジスタＴ２は増加型（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ）トランジスタである。空乏型トランジスタは、ゲート電圧が０Ｖであるとき、実質的に無視できない電流以上の電流が流れる「オン（ＯＮ）」状態である。一方、増加型トランジスタは、ゲート電圧が０Ｖであるとき、「オフ（ＯＦＦ）」状態である。従って、前記空乏型トランジスタのスレショルド電圧は０Ｖより小さく、前記増加型トランジスタのスレショルド電圧はＯＶより大きくありえる。
【００２４】
電源ＶＤＤは、負荷トランジスタＴ１のドレイン電極に連結され、入力端子Ｖｉｎは、駆動トランジスタＴ２のゲート電極に連結され、出力端子Ｖｏｕｔは、負荷トランジスタＴ１のソース電極及び駆動トランジスタＴ２のドレイン電極の両方に連結されうる。一方、負荷トランジスタＴ１のゲート電極と駆動トランジスタＴ２のソース電極は、接地されうる。
【００２５】
入力端子Ｖｉｎに０Ｖの電圧を印加した状態、すなわち、駆動トランジスタＴ２がオフ（ｏｆｆ）となる状態で、電源ＶＤＤを介してハイレベル（ｈｉｇｈ ｌｅｖｅｌ）の電源電圧を負荷トランジスタＴ１のドレイン電極に印加すれば、出力端子Ｖｏｕｔでハイレベルの電圧が検出される。前記電源電圧ＶＤＤを負荷トランジスタＴ１のドレイン電極に続けて印加した状態で、入力端子Ｖｉｎにスレショルド電圧以上の電圧を印加して駆動トランジスタＴ２をターンオンさせれば、ほとんどの電流が駆動トランジスタＴ２を介して接地に流れる。従って出力端子Ｖｏｕｔでは、ローレベル（ｌｏｗ ｌｅｖｅｌ）の電圧が検出される。すなわち、前記電源電圧ＶＤＤが固定された状態で、入力端子Ｖｉｎに印加する電圧によって、出力端子Ｖｏｕｔで出力される電圧が変わりうる。
【００２６】
図２は、本発明の一実施例によるインバータの断面図である。
【００２７】
図２を参照すれば、基板ＳＵＢ１上に、空乏型の負荷トランジスタＴ１ａと増加型の駆動トランジスタＴ２ａとが備わっている。負荷トランジスタＴ１ａと駆動トランジスタＴ２ａは、ボトムゲート構造を有する薄膜トランジスタでありうる。さらに詳細に説明すれば、基板ＳＵＢ１上に、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２が離隔されて形成され、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を覆うように、基板ＳＵＢ１上にゲート絶縁層ＧＩ１が備わっている。第１ゲート電極Ｇ１上側のゲート絶縁層ＧＩ１上に、第１チャンネル層Ｃ１ａが備わって、第２ゲート電極Ｇ２上側のゲート絶縁層ＧＩ１上に、第２チャンネル層Ｃ２ａが備わっている。第１チャンネル層Ｃ１ａ及び第２チャンネル層Ｃ２ａは、酸化物半導体、例えば、ＺｎＯ、ＩｎＺｎＯ、ＧａＩｎＺｎＯ及びＺｎＳｎＯのようなＺｎＯ系の酸化物半導体を含むことができ、Ｈｆ、Ｃｒ、Ｔａ、Ｙ、Ｔｉ及びＺｒのうち少なくとも一つをさらに含むことができる。第１チャンネル層Ｃ１ａ及び第２チャンネル層Ｃ２ａは、同じ物質層でありうる。第２チャンネル層Ｃ２ａ上に、第２チャンネル層Ｃ２ａより仕事関数が大きなバリヤ層Ｂ２が形成されうる。バリヤ層Ｂ２の物質は、第２チャンネル層Ｃ２ａの物質によって変わりうるが、例えば、第２チャンネル層Ｃ２ａより大きな仕事関数を有するＺｎＯ系酸化物層、Ｔｉ酸化物層、Ｃｕ酸化物層、Ｎｉ酸化物層、ＴｉドーピングされたＮｉ酸化物層、Ｉ族，ＩＩ族及びＶ族元素のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層、及びＡｇがドーピングされたＺｎＯ系酸化物層のうち一つでありうる。しかし、バリヤ層Ｂ２の物質は、それらに限定されるものではない。第２チャンネル層Ｃ２ａとバリヤ層Ｂ２は、上方から見たときに、類似した形態を有することができる。以下では、第２チャンネル層Ｃ２ａとバリヤ層Ｂ２とからなる二重層の構造物を積層構造物ＳＳ２とする。第１チャンネル層Ｃ１ａと積層構造物ＳＳ２とを形成する方法について簡略に説明すれば、ゲート絶縁層ＧＩ１の一部上に単一層を形成し、他の一部上に二重層を形成した後、前記単一層と前記二重層とをパターニングし、前記単一層から第１チャンネル層Ｃ１ａを、前記二重層から積層構造物ＳＳ２を得ることができる。または、ゲート絶縁層ＧＩ１の全面上に単一層を形成した後、前記単一層の一部領域を二重層構造に変化させた後、前記二重層構造に変化した領域と単一層構造として維持された領域とをパターニングし、積層構造物ＳＳ２と第１チャンネル層Ｃ１ａとを形成できる。その場合、第１チャンネル層Ｃ１ａと積層構造物ＳＳ２との厚さは、同一または類似している。ゲート絶縁層ＧＩ１上に、第１チャンネル層Ｃ１ａの両端にそれぞれ接触する第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１が備わっており、バリヤ層Ｂ２の両端にそれぞれ接触する第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２が備わっている。第１ソース電極Ｓ１と第２ドレイン電極Ｄ２は互いに分離されているが、一体型に形成することも可能である。また、図示されていないが、ゲート絶縁層ＧＩ１上に、第１チャンネル層Ｃ１ａ、第１ソース電極Ｓ１、第１ドレイン電極Ｄ１、バリヤ層Ｂ２、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２を覆う保護層（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）がさらに備わりうる。
【００２８】
第１ゲート電極Ｇ１、第１チャンネル層Ｃ１ａ、第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１が負荷トランジスタＴ１ａを構成でき、第２ゲート電極Ｇ２、第２チャンネル層Ｃ２ａ、バリヤ層Ｂ２、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２が駆動トランジスタＴ２ａを構成できる。
【００２９】
仕事関数が大きなバリヤ層Ｂ２が、第２チャンネル層Ｃ２ａと第２ソース電極Ｓ２との間、及び第２チャンネル層Ｃ２ａと第２ドレイン電極Ｄ２との間に介在されて（ｉｎｔｅｒｐｏｓｅｄ）いるために、駆動トランジスタＴ２ａのスレショルド電圧が負荷トランジスタＴ１ａのスレショルド電圧より高く、従って駆動トランジスタＴ２ａは増加型であって、負荷トランジスタＴ１ａは空乏型でありうる。
【００３０】
電源ＶＤＤは第１ドレイン電極Ｄ１に連結され、入力端子Ｖｉｎは第２ゲート電極Ｇ２に連結され、出力端子Ｖｏｕｔは第１ソース電極Ｓ１及び第２ドレイン電極Ｄ２の両方に連結されうる。一方、第１ゲート電極Ｇ１と第２ソース電極Ｓ２は、接地されうる。
【００３１】
図３は、本発明の他の実施例によるインバータを示している。
【００３２】
図３を参照すれば、駆動トランジスタＴ２ｂは図２のバリヤ層Ｂ２を含まず、第２ソース電極Ｓ２と第２ドレイン電極Ｄ２とが第２チャンネル層Ｃ２ｂの両端それぞれに直接接触している。この場合、第２チャンネル層Ｃ２ｂは、第１チャンネル層Ｃ１ｂと異なる組成及び異なるキャリア濃度を有することができる。一例として、第１チャンネル層Ｃ１ｂと第２チャンネル層Ｃ２ｂは、ＧａＩｎＺｎＯ層となり、互いに異なるＧａドーピング濃度及び／またはＩｎドーピング濃度を有することができる。第２チャンネル層Ｃ２ｂのキャリア濃度が第１チャンネル層Ｃ１ｂのキャリア濃度より低いことが望ましい。かようなキャリア濃度の差に起因し、駆動トランジスタＴ２ｂのスレショルド電圧が負荷トランジスタＴ１ｂのスレショルド電圧より高く、従って駆動トランジスタＴ２ｂは増加型であり、負荷トランジスタＴ１ｂは空乏型でありうる。第１チャンネル層Ｃ１ｂと第２チャンネル層Ｃ２ｂは、ＧａＩｎＺｎＯ層以外の他の酸化物半導体、例えば、ＺｎＯ、ＩｎＺｎＯ及びＺｎＳｎＯのようなＺｎＯ系の酸化物半導体を含むことができ、Ｈｆ、Ｃｒ、Ｔａ、Ｙ、Ｔｉ及びＺｒのうち少なくとも一つをさらに含むことができる。図２及び図３で同じ参照符号は同じ構成要素を示すので、それらに係る反復説明は省略する。
【００３３】
図４は、本発明のさらに他の実施例によるインバータを示している。
【００３４】
図４を参照すれば、第１チャンネル層Ｃ１ｃは、その表面部に低抵抗領域Ｒ１を有することができる。低抵抗領域Ｒ１は、プラズマ、例えば、Ａｒプラズマで処理された領域でありうる。Ａｒプラズマで処理された領域は、多数の欠陥（ｄｅｆｅｃｔｓ）を有するが、前記欠陥がキャリアと共に作用しうる。従って、Ａｒプラズマで処理された領域の電気抵抗は、そうではない領域の電気抵抗より低くありうる。第１チャンネル層Ｃ１ｃと第２チャンネル層Ｃ２ｃは、同一物質層から形成できる。すなわち、同じ酸化物半導体からなる第１層及び第２層を形成した後、前記第１層の表面のみ選択的にＡｒプラズマで処理し、第１チャンネル層Ｃ１ｃを形成できる。Ａｒプラズマ処理していない前記第２層が第２チャンネル層Ｃ２ｃでありうる。図４には、低抵抗領域Ｒ１が第１チャンネル層Ｃ１ｃの表面部全体にわたって存在すると図示されているが、第１チャンネル層Ｃ１ｃの表面部のうち一部にのみ存在することも可能である。第１チャンネル層Ｃ１ｃが低抵抗領域Ｒ１を有するために、第２チャンネル層Ｃ２ｃより低いスレショルド電圧を有する。従って、負荷トランジスタＴ１ｃは空乏型であり、駆動トランジスタＴ２ｃは増加型でありうる。図２及び図４で同じ参照符号は、同じ構成要素を示す。
【００３５】
図２ないし図４では、図１の負荷トランジスタＴ１及び駆動トランジスタＴ２がボトムゲート構造を有する場合について図示したが、本発明のさらに他の実施例によれば、図１の負荷トランジスタＴ１及び駆動トランジスタＴ２は、トップゲート構造を有することができる。図２ないし図４の負荷トランジスタＴ１ａ，Ｔ１ｂ，Ｔ１ｃ及び駆動トランジスタＴ２ａ，Ｔ２ｂ，Ｔ２ｃがトップゲート構造に変形された実施例が、図５ないし図７にそれぞれ図示されている。
【００３６】
図５を参照すれば、基板ＳＵＢ２上に、互いに離隔された第１チャンネル層Ｃ１ａ’及び第２チャンネル層Ｃ２ａ’が備わり、第２チャンネル層Ｃ２ａ’上にバリヤ層Ｂ２’が備わっている。第１チャンネル層Ｃ１ａ’及び第２チャンネル層Ｃ２ａ’及びバリヤ層Ｂ２’は、それぞれ図２の第１チャンネル層Ｃ１ａ及び第２チャンネル層Ｃ２ａ及びバリヤ層Ｂ２と対応しうる。従って、バリヤ層Ｂ２’の仕事関数は、第２チャンネル層Ｃ２ａ’の仕事関数より大きくありえる。基板ＳＵＢ２上に、第１チャンネル層Ｃ１ａ’の両端にそれぞれ接触した第１ソース電極Ｓ１’及び第１ドレイン電極Ｄ１’が備わり、バリヤ層Ｂ２’及び第２チャンネル層Ｃ２ａ’の両端に接触した第２ソース電極Ｓ２’及び第２ドレイン電極Ｄ２’が備わっている。基板ＳＵＢ２上に、第１チャンネル層Ｃ１ａ’、第１ソース電極Ｓ１’、第１ドレイン電極Ｄ１’、バリヤ層Ｂ２’、第２ソース電極Ｓ２’及び第２ドレイン電極Ｄ２’を覆うゲート絶縁層ＧＩ１’が備わっている。第１チャンネル層Ｃ１ａ’上側のゲート絶縁層ＧＩ１’上に、第１ゲート電極Ｇ１’が備わり、第２チャンネル層Ｃ２ａ’上側のゲート絶縁層ＧＩ１’上に、第２ゲート電極Ｇ２’が備わる。
【００３７】
第１ゲート電極Ｇ１’、第１チャンネル層Ｃ１ａ’、第１ソース電極Ｓ１’及び第１ドレイン電極Ｄ１’が負荷トランジスタＴ１ａ’を構成し、第２ゲート電極Ｇ２’、第２チャンネル層Ｃ２ａ’、バリヤ層Ｂ２’、第２ソース電極Ｓ２’及び第２ドレイン電極Ｄ２’が駆動トランジスタＴ２ａ’を構成できる。負荷トランジスタＴ１ａ’は空乏型であり、駆動トランジスタＴ２ａ’は増加型でありうる。
【００３８】
電源ＶＤＤは第１ドレイン電極Ｄ１’に連結され、入力端子Ｖｉｎは第２ゲート電極Ｇ２’に連結され、出力端子Ｖｏｕｔは第１ソース電極Ｓ１’及び第２ドレイン電極Ｄ２’の両方に連結されうる。一方、第１ゲート電極Ｇ１’と第２ソース電極Ｓ２’は、接地されうる。
【００３９】
図２の構造が図５の構造に変形されたように、図３及び図４の構造は、それぞれ図６及び図７の構造に変形されうる。図６で、第１チャンネル層Ｃ１ｂ’及び第２チャンネル層Ｃ２ｂ’は、図３の第１チャンネル層Ｃ１ｂ及び第２チャンネル層Ｃ２ｂに対応し、参照符号Ｔ１ｂ’及びＴ２ｂ’は、負荷トランジスタ及び駆動トランジスタを示す。一方、図７で、第１チャンネル層Ｃ１ｃ’及び第２チャンネル層Ｃ２ｃ’及び低抵抗領域Ｒ１’は、図４の第１チャンネル層Ｃ１ｃ及び第２チャンネル層Ｃ２ｃ及び低抵抗領域Ｒ１と対応し、参照符号Ｔ１ｃ’及びＴ２ｃ’は、負荷トランジスタ及び駆動トランジスタを示す。
【００４０】
図８は、本発明の実施例によるインバータに含まれる負荷トランジスタのゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示している。
【００４１】
図８を参照すれば、ゲート電圧Ｖｇが０Ｖであるとき、ハイレベルのオン電流（ＯＮ−ｃｕｒｒｅｎｔ）が流れるので、本発明の実施例による負荷トランジスタは、空乏型であることが分かる。
【００４２】
図９は、本発明の実施例によるインバータに備わる駆動トランジスタのゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示している。
【００４３】
図９を参照すれば、ゲート電圧Ｖｇが０Ｖであるとき、ローレベルのオフ−電流（ＯＦＦ−ｃｕｒｒｅｎｔ）が流れるので、本発明の実施例による駆動トランジスタは、増加型であることが分かる。
【００４４】
図１０は、本発明の実施例によるインバータの入力電圧ＶＩ−出力電圧ＶＯ特性を示している。図１０の結果を得るのに使用した電源電圧ＶＤＤは、１０Ｖほどであった。ここで、入力電圧ＶＩ及び電源電圧ＶＤＤは、それぞれ図１の入力端子Ｖｉｎ及び電源ＶＤＤに印加する電圧を示し、出力電圧ＶＯは、図１の出力端子Ｖｏｕｔで検出される電圧を示す。
【００４５】
図１０を参照すれば、入力電圧ＶＩが０Ｖであるとき、出力電圧ＶＯは、電源電圧ＶＤＤと類似したハイレベルであるが、入力電圧ＶＩが４．５Ｖほど以上に増加することによって、出力電圧ＶＯがほぼ０Ｖレベルに落ちることが分かる。これを介して、本発明の実施例によるインバータを利用すれば、Ｓｉ基盤のＣＭＯＳインバータレベルのフルスウィング（ｆｕｌｌ ｓｗｉｎｇ）特性を得ることができることが分かる。
【００４６】
また、従来のＳｉ基盤のＣＭＯＳインバータの場合、Ｓｉ層に導電型不純物をイオン注入する工程が要求されるが、本発明の実施例によるインバータの場合、イオン注入工程なしに製造できるという長所がある。イオン注入工程は、製造費用を高める要因になり、製造工程を多少複雑にしうる。従って、本発明の実施例によれば、さらに単純であって廉価な工程で、従来のＣＭＯＳインバータレベルの特性を有するインバータを製造できる。
【００４７】
以上で説明した本発明の実施例によるインバータは、多様な論理回路、例えば、ＮＡＮＤ回路、ＮＯＲ回路、エンコーダ、デコーダ、マルチプレクサ、デマルチプレクサ及びセンスアンプのような論理回路の基本素子として利用されうる。前記論理回路は、本発明の実施例による少なくとも１つのインバータを有することができる。前記論理回路の基本的な構造は周知であり、それらに係る詳細な説明は省略する。
【００４８】
以下では、図１１Ａないし図１１Ｄを参照しつつ、本発明の実施例によるインバータの製造方法について説明する。
【００４９】
図１１Ａを参照すれば、基板ＳＵＢ１上に、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を形成し、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を覆うゲート絶縁層ＧＩ１を形成する。次に、ゲート絶縁層ＧＩ１の全面上にチャンネル物質層Ｃ’を形成し、第２ゲート電極Ｇ２上側のチャンネル物質層Ｃ’上に、バリヤ物質層Ｂ’を形成する。バリヤ物質層Ｂ’は、チャンネル物質層Ｃ’より仕事関数が大きな物質層でありうる。チャンネル物質層Ｃ’は、酸化物半導体、例えば、ＺｎＯ、ＩｎＺｎＯ、ＧａＩｎＺｎＯ及びＺｎＳｎＯのようなＺｎＯ系の酸化物半導体を含んで形成でき、Ｈｆ、Ｃｒ、Ｔａ、Ｙ、Ｔｉ及びＺｒのうち少なくとも一つをさらに含むことができる。バリヤ物質層Ｂ’の物質は、チャンネル物質層Ｃ’の物質によって変わりうるが、例えば、チャンネル物質層Ｃ’より大きな仕事関数を有するＺｎＯ系酸化物層、Ｔｉ酸化物層、Ｃｕ酸化物層、Ｎｉ酸化物層、ＴｉドーピングされたＮｉ酸化物層、Ｉ族，ＩＩ族及びＶ族元素のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層、及びＡｇがドーピングされたＺｎＯ系酸化物層のうち一つで形成できる。しかし、前記以外の他の物質でバリヤ物質層Ｂ’を形成することもできる。
【００５０】
バリヤ物質層Ｂ’とチャンネル物質層Ｃ’とをパターニングし、図１１Ｂに図示されているように、第１ゲート電極Ｇ１上側に第１チャンネル層Ｃ１ａを形成し、第２ゲート電極Ｇ２上側に第２チャンネル層Ｃ２ａとバリヤ層Ｂ２とを形成する。第２チャンネル層Ｃ２ｂとバリヤ層Ｂ２は、積層構造物ＳＳ２を構成する。
【００５１】
図１１Ａ及び図１１Ｂでは、ゲート絶縁層ＧＩ１の一部上にチャンネル物質層Ｃ’を形成し、他の一部上にチャンネル物質層Ｃ’とバリヤ物質層Ｂ’との二重層を形成した後、前記チャンネル物質層Ｃ’とバリヤ物質層Ｂ’とをパターニングして第１チャンネル層Ｃ１ａ及び積層構造物ＳＳ２を形成した。しかし、本発明の他の実施例によれば、ゲート絶縁層ＧＩ１の全面上に単一層を形成した後、前記単一層の一部領域を二重層構造に変化させた後、前記二重層構造に変化された領域と単一層構造に維持された領域とをパターニングし、積層構造物ＳＳ２と第１チャンネル層Ｃ１ａとを形成できる。
【００５２】
図１１Ｃを参照すれば、ゲート絶縁層ＧＩ１上に、第１チャンネル層Ｃ１ａとバリヤ層Ｂ２とを覆うソース／ドレイン電極層Ｍ１を形成する。
【００５３】
ソース／ドレイン電極層Ｍ１をパターニングし、図１１Ｄに図示されているように、第１チャンネル層Ｃ１ａの両端にそれぞれ接触する第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１を形成し、バリヤ層Ｂ２の両端にそれぞれ接触する第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２を形成する。第１ソース電極Ｓ１と第２ドレイン電極Ｄ２は、互いに分離されているが、一体型に形成することも可能である。
【００５４】
図１１Ａないし図１１Ｄは、図２の構造を製造する方法の一例である。図３及び図４の構造は、図１１Ａないし図１１Ｄの方法を変形することによって製造できる。例えば、図３の構造を製造する方法は、単一チャンネル物質層を形成した後、前記単一チャンネル物質層の局部領域のキャリア濃度を変化させる段階を含んだり、または第１領域に第１チャンネル物質層を形成し、第２領域に前記第１チャンネル物質層とキャリア濃度が異なった第２チャンネル物質層を形成する段階を含むことができる。また、図４の構造を製造する方法は、単一チャンネル物質層を形成した後、前記単一チャンネル物質層の局部領域を、プラズマ、例えばＡｒプラズマで処理する段階を含むことができる。
【００５５】
一方、図５ないし図７の構造は、図２ないし図４の構造の製造方法をトップゲート薄膜トランジスタの製造方法に変形させることによって製造できる。
【００５６】
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、望ましい実施例の例示として解釈されるべきものである。例えば、本発明が属する技術分野で当業者ならば、図１ないし図７のインバータの構成要素及び構造は、それぞれ多様化及び変形が可能であるということが分かるであろうし、本発明の実施例によるインバータ及び論理回路は、液晶表示装置や有機発光表示装置分野だけではなく、メモリ素子及びその他の素子にも適用可能であるということが分かるであろう。よって、本発明の範囲は、前述の実施例によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
【産業上の利用可能性】
【００５７】
本発明のインバータ及びそれを含む論理回路は、例えば、半導体集積回路関連の技術分野に効果的に適用可能である。
【符号の説明】
【００５８】
Ｂ’ バリヤ物質層
Ｂ２，Ｂ２’ バリヤ層
Ｃ’ チャンネル物質層
Ｃ１ａ，Ｃ１ａ’，Ｃ１ｂ，Ｃ１ｂ’，Ｃ１ｃ，Ｃ１ｃ’ 第１チャンネル層
Ｃ２ａ，Ｃ２ａ’，Ｃ２ｂ，Ｃ２ｂ’，Ｃ２ｃ，Ｃ２ｃ’ 第２チャンネル層
Ｄ１，Ｄ１’ 第１ドレイン電極
Ｄ２，Ｄ２’ 第２ドレイン電極
Ｇ１，Ｇ１’ 第１ゲート電極
Ｇ２，Ｇ２’ 第２ゲート電極
ＧＩ１，ＧＩ１’ ゲート絶縁層
Ｉｄ ドレイン電圧
Ｍ１ ソース／ドレイン電極層
Ｒ１ 低抵抗領域
Ｓ１，Ｓ１’ 第１ソース電極
Ｓ２，Ｓ２’ 第２ソース電極
ＳＵＢ１，ＳＵＢ２ 基板
ＳＳ２ 積層構造物
Ｔ１，Ｔ１ａ，Ｔ１ａ’，Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｃ’ 負荷トランジスタ
Ｔ２，Ｔ２ａ，Ｔ２ａ’，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｃ’ 駆動トランジスタ
ＶＩ 入力電圧
Ｖｉｎ 入力端子
ＶＯ 出力電圧
Ｖｏｕｔ 出力端子
Ｖｇ ゲート電圧
ＶＤＤ 電源
【特許請求の範囲】
【請求項１】
第１酸化物層をチャンネル層として有する空乏型負荷トランジスタと、
前記負荷トランジスタと連結され、第２酸化物層をチャンネル層として有する増加型駆動トランジスタとを備えるインバータ。
【請求項２】
前記第２酸化物層と、それに対応するソース電極及びドレイン電極との間に、前記第２酸化物層より仕事関数が大きなバリヤ層をさらに具備することを特徴とする請求項１に記載のインバータ。
【請求項３】
前記バリヤ層は、Ｔｉ酸化物層、Ｃｕ酸化物層、Ｎｉ酸化物層、ＴｉドーピングされたＮｉ酸化物層、ＺｎＯ系酸化物層、Ｉ族，ＩＩ族及びＶ族元素のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層、及びＡｇがドーピングされたＺｎＯ系酸化物層のうち一つであることを特徴とする請求項２に記載のインバータ。
【請求項４】
前記第１酸化物層と前記第２酸化物層は、同一層であることを特徴とする請求項２に記載のインバータ。
【請求項５】
前記第１酸化物層と前記第２酸化物層は、互いに異なるキャリア濃度を有することを特徴とする請求項１に記載のインバータ。
【請求項６】
前記第２チャンネル層のキャリア濃度は、前記第１チャンネル層のキャリア濃度より低いことを特徴とする請求項５に記載のインバータ。
【請求項７】
前記第１酸化物層の表面はプラズマ処理され、前記第２酸化物層より高い電気伝導度を有することを特徴とする請求項１に記載のインバータ。
【請求項８】
前記第１酸化物層の表面は、Ａｒプラズマで処理されたことを特徴とする請求項７に記載のインバータ。
【請求項９】
前記第１酸化物層及び前記第２酸化物層のうち少なくとも１層は、ＺｎＯ系の物質を含むことを特徴とする請求項１に記載のインバータ。
【請求項１０】
前記負荷トランジスタ及び前記駆動トランジスタのうち少なくとも一つは、ボトムゲート構造を有する薄膜トランジスタであることを特徴とする請求項１に記載のインバータ。
【請求項１１】
前記負荷トランジスタ及び前記駆動トランジスタのうち少なくとも一つは、トップゲート構造を有する薄膜トランジスタであることを特徴とする請求項１に記載のインバータ。
【請求項１２】
請求項１ないし請求項１１のうちいずれか１項に記載のインバータを含む論理回路。
【請求項１３】
前記論理回路は、ＮＡＮＤ回路、ＮＯＲ回路、エンコーダ、デコーダ、マルチプレクサ、デマルチプレクサ及びセンスアンプのうち少なくとも一つを含むことを特徴とする請求項１２に記載の論理回路。
【請求項１】
第１酸化物層をチャンネル層として有する空乏型負荷トランジスタと、
前記負荷トランジスタと連結され、第２酸化物層をチャンネル層として有する増加型駆動トランジスタとを備えるインバータ。
【請求項２】
前記第２酸化物層と、それに対応するソース電極及びドレイン電極との間に、前記第２酸化物層より仕事関数が大きなバリヤ層をさらに具備することを特徴とする請求項１に記載のインバータ。
【請求項３】
前記バリヤ層は、Ｔｉ酸化物層、Ｃｕ酸化物層、Ｎｉ酸化物層、ＴｉドーピングされたＮｉ酸化物層、ＺｎＯ系酸化物層、Ｉ族，ＩＩ族及びＶ族元素のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層、及びＡｇがドーピングされたＺｎＯ系酸化物層のうち一つであることを特徴とする請求項２に記載のインバータ。
【請求項４】
前記第１酸化物層と前記第２酸化物層は、同一層であることを特徴とする請求項２に記載のインバータ。
【請求項５】
前記第１酸化物層と前記第２酸化物層は、互いに異なるキャリア濃度を有することを特徴とする請求項１に記載のインバータ。
【請求項６】
前記第２チャンネル層のキャリア濃度は、前記第１チャンネル層のキャリア濃度より低いことを特徴とする請求項５に記載のインバータ。
【請求項７】
前記第１酸化物層の表面はプラズマ処理され、前記第２酸化物層より高い電気伝導度を有することを特徴とする請求項１に記載のインバータ。
【請求項８】
前記第１酸化物層の表面は、Ａｒプラズマで処理されたことを特徴とする請求項７に記載のインバータ。
【請求項９】
前記第１酸化物層及び前記第２酸化物層のうち少なくとも１層は、ＺｎＯ系の物質を含むことを特徴とする請求項１に記載のインバータ。
【請求項１０】
前記負荷トランジスタ及び前記駆動トランジスタのうち少なくとも一つは、ボトムゲート構造を有する薄膜トランジスタであることを特徴とする請求項１に記載のインバータ。
【請求項１１】
前記負荷トランジスタ及び前記駆動トランジスタのうち少なくとも一つは、トップゲート構造を有する薄膜トランジスタであることを特徴とする請求項１に記載のインバータ。
【請求項１２】
請求項１ないし請求項１１のうちいずれか１項に記載のインバータを含む論理回路。
【請求項１３】
前記論理回路は、ＮＡＮＤ回路、ＮＯＲ回路、エンコーダ、デコーダ、マルチプレクサ、デマルチプレクサ及びセンスアンプのうち少なくとも一つを含むことを特徴とする請求項１２に記載の論理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【公開番号】特開２００９−２４６３６２（Ｐ２００９−２４６３６２Ａ）
【公開日】平成２１年１０月２２日（２００９．１０．２２）
【国際特許分類】
【出願番号】特願２００９−７０５０７（Ｐ２００９−７０５０７）
【出願日】平成２１年３月２３日（２００９．３．２３）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２１年１０月２２日（２００９．１０．２２）
【国際特許分類】
【出願日】平成２１年３月２３日（２００９．３．２３）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
[ Back to top ]