オペアンプ回路及びオペアンプ回路の駆動方法
【課題】CMOSオペアンプ回路において、パワーダウン状態の解除後に定常状態に安定するまでの動作速度を高速化することができるオペアンプ回路及びオペアンプ回路の制御方法を提供する。
【解決手段】パワーダウン時はSW1により電圧VDD2をノードN1に印加し、出力端OUT1から電圧VDD2が出力されるため、位相補償用コンデンサC1の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Nチャネル型MOSトランジスタTN3のゲートがONするため、瞬時に出力端OUT2の出力値が引き下げられた後、安定状態に落ち着く。
【解決手段】パワーダウン時はSW1により電圧VDD2をノードN1に印加し、出力端OUT1から電圧VDD2が出力されるため、位相補償用コンデンサC1の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Nチャネル型MOSトランジスタTN3のゲートがONするため、瞬時に出力端OUT2の出力値が引き下げられた後、安定状態に落ち着く。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、オペアンプ回路及びオペアンプ回路の制御方法に関し、特にパワーダウン(低消費電力)機能を備えたCMOSオペアンプ回路及びCMOSオペアンプ回路の駆動方法に関する。
【背景技術】
【0002】
一般に、消費電力を削減する目的で、待機状態やスリープモード等の場合に低消費電力状態で動作するパワーダウン機能を備えたCMOSオペアンプ回路が知られている(例えば、特許文献1及び特許文献2参照)。
【0003】
一般的なCMOSオペアンプ回路にパワーダウン機能を持たせたものの一例の構成図を図11に、当該CMOSオペアンプ回路を用いた増幅回路の一例を図12に示す。図11に示したCMOSオペアンプ回路では、enable信号の入力値が「H」レベルで定常動作し、enable信号の入力値が「L」レベルでパワーダウン状態となる。定常動作時は、差動入力Vin−、Vin+、及びbiasの入力値に応じて差動アンプが動作し、パワーダウン時は、差動アンプへの電源供給がカットされ、出力値はVDD1のレベルに固定される。
【特許文献1】特開平5−324139号公報
【特許文献2】特開平10−262336号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、上記図11のPMOS差動型CMOSオペアンプ回路50において、enable信号の入力値を「L」レベルから「H」レベルに変化させて、パワーダウン状態を解除する際、オペアンプは差動入力Vin−、Vin+の状態に応じて動作を開始するが、大容量の負荷(図12大容量負荷56)を駆動する場合には、オペアンプが安定した状態になるまでに多大な時間を要することになり、安定状態になるまでの時間を短縮し高速化を図るためには、トランジスタのディメンジョン(大きさ)を非常に大きくする必要があった。
【0005】
本発明は、上記問題点を解消するためになされたもので、CMOSオペアンプ回路において、パワーダウン状態の解除後に定常状態に安定するまでの動作速度を高速化することができるオペアンプ回路及びオペアンプ回路の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するために、請求項1に記載のオペアンプ回路は、差動アンプと、CMOS出力回路と、前記差動アンプの出力端と前記CMOS出力回路との間に設けられた位相補償用コンデンサと、前記差動アンプの出力端に、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられ、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止するスイッチング素子と、を備える。
【0007】
請求項2に記載のオペアンプ回路は、請求項1に記載のオペアンプ回路において、前記CMOS出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記CMOS出力回路側に接続された出力用スイッチ素子を含み、前記充電用電圧が前記出力用電圧よりも低いことを特徴とする。
【0008】
請求項3に記載のオペアンプ回路は、請求項1に記載のオペアンプ回路において、前記CMOS出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記CMOS出力回路側に接続された出力用スイッチ素子を含み、前記位相補償用コンデンサと前記差動アンプとの間に抵抗が接続され、前記充電用電圧と前記出力用電圧とが同一であることを特徴とする。
【0009】
請求項4に記載のオペアンプ回路の駆動方法は、差動アンプと、CMOS出力回路と、前記差動アンプの出力端と前記CMOS出力回路との間に設けられた位相補償用コンデンサと、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられたスイッチング素子と、が設けられたオペアンプ回路の駆動方法であって、前記スイッチング素子により、前記差動アンプの出力端に、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止することを特徴とする。
【発明の効果】
【0010】
請求項1、請求項2、及び請求項4に記載の本発明によれば、CMOSオペアンプ回路において、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる、という効果が得られる。
【0011】
請求項3に記載の本発明によれば、接続された抵抗を通過することにより充電用電圧の電圧値が小さくなるので位相補償用コンデンサの両電極に電位差を生じさせることができるため、充電用電圧と出力用電圧とを同一にすることができる。
【発明を実施するための最良の形態】
【0012】
[第1の実施の形態]
以下、図面を参照して本発明の実施の形態を詳細に説明する。図1は、本実施の形態に係るオペアンプ回路10の概略構成の一例を示す構成図である。なお、本実施の形態ではオペアンプ回路10がPMOS差動型CMOSオペアンプ回路である場合について説明する。
【0013】
まず、本実施の形態のPMOS差動型CMOSオペアンプ回路10の構成について説明する。図1に示すように、本実施の形態のPMOS差動型CMOSオペアンプ回路10は、差動アンプ12、出力回路14、スイッチング素子SW1、抵抗R1、及び位相補償用コンデンサC1を備えて構成されている。
【0014】
差動アンプ12は、Pチャネル型差動MOSトランジスタTP1、TP2、Nチャネル型MOSトランジスタTN1、TN2、バイアス設定用MOSトランジスタTP4、及びグランド(GND)設定用MOSトランジスタTN4を含んで構成されている。
【0015】
出力回路14は、Pチャネル型出力用トランジスタTP3、TP5、Nチャネル型出力用トランジスタTN3(出力用スイッチ素子)、及びNチャネル型出力用トランジスタTN5を含んで構成されている。
【0016】
スイッチング素子SW1は、「H」レベル信号が入力するとONし、Pチャネル型MOSトランジスタTP2とNチャネル型MOSトランジスタの接続点であるノードN1に電圧VDD1よりも小さな電圧VDD2(充電用電圧)を印加する。なお、電圧VDD2は、Nチャネル型MOSトランジスタTN3のスレッショルド値よりも高い電圧(駆動電圧)であり、電圧VDD1と別途に設けられた電源より供給するようにしてもよいし、PMOS差動型CMOSオペアンプ回路10内部で電圧VDD1により生成するようにしてもよい。
【0017】
また、スイッチング素子SW1は、「L」レベル信号が入力するとOFFする。スイッチング素子SW1の具体的な一例としては、カップリングトランジスタ等が挙げられる。
【0018】
抵抗R1と位相補償用コンデンサC1とは直列に接続されており、差動アンプ12の出力端OUT1と出力回路14のノードN2との間に設けられている。
【0019】
次に、本実施の形態のPMOS差動型CMOSオペアンプ回路10の動作について説明する。
【0020】
本実施の形態のPMOS差動型CMOSオペアンプ回路10はenable信号(パワーダウン制御信号)が「L」レベルの場合にパワーダウン(低消費電力モード)状態になり、enable信号が「H」レベルの場合に定常状態で動作する。なお、bias電圧は、パワーダウン時は「H」レベルであり、定常動作時は「L」(Pチャネル型MOSトランジスタTP3、TP4の駆動電圧)となる。
【0021】
まず、パワーダウン時の動作について説明する。パワーダウン時は、「L」レベルのenable信号が入力し、Pチャネル型MOSトランジスタTP6がON、Pチャネル型MOSトランジスタTP4がOFF、Nチャネル型MOSトランジスタTN4がOFFするため、差動アンプ12は動作しない。また、インバータINV1で反転出力された信号(「H」レベル信号)により、Nチャネル型MOSトランジスタTN5がONし、Nチャネル型MOSトランジスタTN3がOFFする。Pチャネル型MOSトランジスタTP3はOFFする。Pチャネル型MOSトランジスタTP5はONし、Nチャネル型MOSトランジスタTN6はOFFする。
【0022】
これにより、パワーダウン時は、出力端OUT2から電圧VDD1が出力される。
【0023】
スイッチング素子SW1はインバータINV1により反転出力された「H」レベル信号によりONし、電圧VDD2をノードN1に印加する。印加された電圧VDD2は、出力端OUT1から出力され、抵抗R1を経て、位相補償用コンデンサC1の電極に印加される。このとき、抵抗R1を経たことにより、位相補償用コンデンサC1の電極に印加される電圧(ノードN3の電圧)はVDD2よりも小さくなる。一方、ノードN2側の電極の電位は出力値VDD1になっているため、位相補償用コンデンサC1の両電極間に電位差が生じ、電荷が蓄積される。
【0024】
次に、定常動作時の動作について説明する。定常動作時は、「H」レベルのenable信号が入力し、Pチャネル型MOSトランジスタTP6がOFF、Pチャネル型MOSトランジスタTP4がON、Nチャネル型MOSトランジスタTN4がONするため、差動アンプ12が動作する。また、インバータINV1で反転出力された信号(「L」レベル信号)により、Nチャネル型MOSトランジスタTN5がOFFし、Nチャネル型MOSトランジスタTN3がONする。Pチャネル型MOSトランジスタTP3はONする。Pチャネル型MOSトランジスタTP5はOFFし、Nチャネル型MOSトランジスタTN6はONする。
【0025】
これにより、定常動作時は、出力端OUT2からVin+及びVin−に応じた電圧値が出力される。
【0026】
スイッチング素子SW1はインバータINV1により反転出力された「L」レベル信号によりOFFする。位相補償用コンデンサC1の出力端OUT1側の電極への電圧の印加が停止し、蓄積されていた電荷が放電される。パワーダウン状態から定常動作状態に切替える瞬間は位相補償用コンデンサC1には、両電極間に印加されていた電圧に応じた電荷が蓄積されているため、当該電荷が放電され、Nチャネル型MOSトランジスタTN3のゲートに流れる。Nチャネル型MOSトランジスタTN3のゲートが瞬時にONし、急速に出力端OUT2の出力値をグランドレベルに向けて引き下げる。
【0027】
本実施の形態のPMOS差動型CMOSオペアンプ回路10のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、ノードN3の電圧、及びVin+電圧値の関係の具体的一例を図2及び図3に示す。ここでは、具体的一例として、電圧VDD1を8V、電圧VDD2を3Vとしている。なお、電圧VDD2は3Vとしているが、抵抗R1により、パワーダウン時のノードN3の電圧は1.2Vになる。これにより位相補償用コンデンサC1に電荷が蓄積される。
【0028】
図2及び図3に示すように、出力端OUT2の出力値は、パワーダウン状態から定常動作状態に切り替わった直後に、急激に降下し、その後、出力端OUT2からVin+及びVin−に応じた電圧値が出力される。
【0029】
ここで、従来のPMOS差動型CMOSオペアンプ回路50(図11参照)のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、ノードN3の電圧、及びVin+電圧値の関係の具体的一例を図4及び図5に示す。図4及び図5に示すように、出力端OUT2の出力値は、パワーダウン状態から定常動作状態に切り替わると、しばらくした後に、ゆっくりと降下し、出力端OUT2からVin+及びVin−に応じた電圧値になる。
【0030】
本実施の形態の出力端OUT2の出力値と従来の出力端OUT2の出力値との関係を図6に示す。図6に示すように、本実施の形態のPMOS差動型CMOSオペアンプ回路10の方が、従来に比べて、定常動作状態に切り替わった後、出力(OUT2出力値)が安定状態になるのが早いことがわかる。
【0031】
なお、定常動作状態に切り替わった後、出力が安定状態になるまでの時間(パワーダウン解除後の動作速度)は、電圧VDD2の値により調整することができる。
【0032】
なお、本実施の形態では、抵抗R1を設けているが、電圧VDD2が電圧VDD1よりも小さいため、抵抗R1を設けない構成としてもよい。
【0033】
以上説明したように、本実施の形態のPMOS差動型CMOSオペアンプ回路10によれば、パワーダウン時にSW1により電圧VDD2を印加しているため、位相補償用コンデンサC1の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Nチャネル型MOSトランジスタTN3のゲートがONするため、瞬時に出力端OUT2の出力値が引き下げられた後、安定状態に落ち着くため、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる。
【0034】
[第2の実施の形態]
以下、図面を参照して本発明の実施の形態を詳細に説明する。図7は、本実施の形態に係るオペアンプ回路10の概略構成の一例を示す構成図である。本実施の形態は、第1の実施の形態のスイッチング素子SW1がPチャネル型差動MOSトランジスタTP1〜TP6のソース電圧である電圧VDD1を印加するよう制御(ON、OFF)するものであり、スイッチング素子SW1から印加される電圧値が電圧VDD1である以外は、第1の実施の形態と略同様の構成及び動作であるので、同一部分には、同一符号を付して詳細な説明を省略する。
【0035】
なお、本実施の形態では、スイッチング素子SW1から印加するVDD1電圧の電源とPチャネル型差動MOSトランジスタTP1〜TP6のソース電圧の電源とを同一電源とすることができる。
【0036】
本実施の形態では、パワーダウン時には、スイッチング素子SW1はインバータINV1により反転出力された「H」レベル信号によりONし、電圧VDD1をノードN1に印加する。印加された電圧VDD1は、出力端OUT1から出力され、抵抗R1を経て、位相補償用コンデンサC1の電極に印加される。このとき、抵抗R1を経たことにより、位相補償用コンデンサC1の電極に印加される電圧(ノードN3の電圧)はVDD1よりも小さくなる。一方、ノードN2側の電極の電位は出力値VDD1になっているため、位相補償用コンデンサC1の両電極間に電位差が生じ、電荷が蓄積される。
【0037】
このように、位相補償用コンデンサC1のノードN2側の電極の電位と同じ値(電圧VDD1)をスイッチング素子から印加しても、抵抗R1を経ることにより、ノードN3の電圧はVDD1よりも小さくなるため、両電極間に電位差を生じさせることができるので、電荷を蓄積することができる。
【0038】
定常動作時は、スイッチング素子SW1はインバータINV1により反転出力された「L」レベル信号によりOFFする。位相補償用コンデンサC1の出力端OUT1側の電極への電圧の印加が停止し、蓄積されていた電荷が放電される。パワーダウン状態から定常動作状態に切替える瞬間は位相補償用コンデンサC1には、両電極間に印加されていた電圧に応じた電荷が蓄積されているため、当該電荷が放電され、Nチャネル型MOSトランジスタTN3のゲートに流れる。Nチャネル型MOSトランジスタTN3のゲートが瞬時にONし、急速に出力端OUT2の出力値をグランドレベルに向けて引き下げ、その後、出力端OUT2からVin+及びVin−に応じた電圧値が出力される。
【0039】
本実施の形態の出力端OUT2の出力値、第1の実施の形態の出力端OUT2の出力値、及び従来の出力端OUT2の出力値との関係を図8に示す。図8に示すように、第1の実施の形態に比べて、本実施の形態の方が、定常動作状態に切り替わった後、出力端OUT2の出力値が大きく下がり、早く安定状態になるのが早いことがわかる。
【0040】
このように、本実施の形態では、第1の実施の形態の電圧VDD2に比べ、大きな電圧VDD1により、位相補償用コンデンサC1に電荷を蓄積しているため、パワーダウン状態から定常動作状態に切り替わった直後に、第1の実施の形態よりも急激に降下し、早く安定状態になる。
【0041】
なお、このように、定常動作状態に切り替わった後、出力が安定状態になるまでの時間(パワーダウン解除後の動作速度)は、スイッチング素子SW1により印加する電圧の電圧値(ノードN3の電圧値)により調整することができる。
【0042】
以上説明したように、本実施の形態のPMOS差動型CMOSオペアンプ回路10によれば、パワーダウン時にSW1により電圧VDD1を印加しており、抵抗R1によりノードN3の電圧値が電圧VDD1よりも降下しているため、位相補償用コンデンサC1の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Nチャネル型MOSトランジスタTN3のゲートがONするため、瞬時に出力端OUT2の出力値が引き下げられた後、安定状態に落ち着くため、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる。
【0043】
また、電圧VDD1を印加しているため、より定常状態に安定するまでの時間を短縮することができ、動作速度をより高速化することができる。
【0044】
[第3の実施の形態]
以下、図面を参照して本発明の実施の形態を詳細に説明する。図9は、本実施の形態に係るオペアンプ回路20の概略構成の一例を示す構成図である。なお、本実施の形態ではオペアンプ回路20がNMOS差動型CMOSオペアンプ回路である場合について説明する。
【0045】
まず、本実施の形態のNMOS差動型CMOSオペアンプ回路20の構成について説明する。図9に示すように、本実施の形態のNMOS差動型CMOSオペアンプ回路20は、差動アンプ22、出力回路24、スイッチング素子SW1、抵抗R1、及び位相補償用コンデンサC1を備えて構成されている。
【0046】
差動アンプ22は、Nチャネル型差動MOSトランジスタTN1、TN2、Pチャネル型MOSトランジスタTP1、TP2、バイアス設定用MOSトランジスタTP4、及びグランド(GND)設定用MOSトランジスタTN4を含んで構成されている。
【0047】
出力回路24は、Pチャネル型出力用トランジスタTP3、TP5、Nチャネル型出力用トランジスタTN3(出力用スイッチ素子)、及びNチャネル型出力用トランジスタTN5を含んで構成されている。
【0048】
スイッチング素子SW1は、「H」レベル信号が入力するとONし、Pチャネル型MOSトランジスタTP2とNチャネル型MOSトランジスタの接続点であるノードN1にGND電圧(充電用電圧)を印加する。また、「L」レベル信号が入力するとOFFする。スイッチング素子SW1の具体的な一例としては、カップリングトランジスタ等が挙げられる。
【0049】
抵抗R1と位相補償用コンデンサC1とは直列に接続されており、差動アンプ12の出力端OUT1と出力回路24のノードN2との間に設けられている。
【0050】
次に、本実施の形態のNMOS差動型CMOSオペアンプ回路20の動作について説明する。
【0051】
本実施の形態のNMOS差動型CMOSオペアンプ回路20はenable信号(パワーダウン制御信号)が「L」レベルの場合にパワーダウン(低消費電力モード)状態になり、enable信号が「H」レベルの場合に定常状態で動作する。なお、bias電圧は、パワーダウン時は「L」レベルであり、定常動作時は「H」(Nチャネル型MOSトランジスタTN3、TN4の駆動電圧)となる。
【0052】
まず、パワーダウン時の動作について説明する。パワーダウン時は、「L」レベルのenable信号が入力し、Pチャネル型MOSトランジスタTP5はON、Pチャネル型MOSトランジスタTP3はOFFする。また、インバータINV1で反転出力された信号(「H」レベル信号)により、Pチャネル型MOSトランジスタTP4がOFFし、Nチャネル型MOSトランジスタTN6はONする。bias電圧が「L」レベルであり、Nチャネル型MOSトランジスタTN4がOFFするため、差動アンプ22は動作しない。また、Pチャネル型MOSトランジスタTP6がOFFし、Nチャネル型MOSトランジスタTN5がONし、Nチャネル型MOSトランジスタTN3がOFFする。
【0053】
これにより、パワーダウン時は、出力端OUT2の出力はGND電圧となる。
【0054】
スイッチング素子SW1はインバータINV1により反転出力された「H」レベル信号によりONし、GND電圧をノードN1に印加する。印加されたGND電圧は、出力端OUT1から出力され、抵抗R1を経て、位相補償用コンデンサC1の電極に印加される。このとき、抵抗R1を経たことにより、位相補償用コンデンサC1の電極に印加される電圧はGND電圧よりも小さくなる。一方、ノードN2側の電極の電位は出力値GNDになっているため、位相補償用コンデンサC1の両電極間に電位差が生じ、電荷が蓄積される。
【0055】
次に、定常動作時の動作について説明する。定常動作時は、「H」レベルのenable信号が入力し、Pチャネル型MOSトランジスタTP5はOFFし、Pチャネル型MOSトランジスタTP3はONする。また、インバータINV1で反転出力された信号(「L」レベル信号)により、Pチャネル型MOSトランジスタTP4がONし、Nチャネル型MOSトランジスタTN6はOFFする。bias電圧が「H」レベルであり、Nチャネル型MOSトランジスタTN4がONするため、差動アンプ22が動作する。また、Pチャネル型MOSトランジスタTP6がONし、Nチャネル型MOSトランジスタTN5がOFFし、Nチャネル型MOSトランジスタTN3がONする。
【0056】
これにより、定常動作時は、出力端OUT2からVin+及びVin−に応じた電圧値が出力される。
【0057】
スイッチング素子SW1はインバータINV1により反転出力された「L」レベル信号によりOFFする。位相補償用コンデンサC1の出力端OUT1側の電極への電圧の印加が停止し、蓄積されていた電荷が放電される。パワーダウン状態から定常動作状態に切替える瞬間は位相補償用コンデンサC1には、両電極間に印加されていた電圧に応じた電荷が蓄積されているため、当該電荷が放電され、Pチャネル型MOSトランジスタTP3のゲートに流れる。Pチャネル型MOSトランジスタTP3のゲートが瞬時にONし、急速に出力端OUT2の出力値をVDD1レベルに向けて引き上げる。
【0058】
本実施の形態の出力端OUT2の出力値と従来のNMOS差動型CMOSオペアンプ回路(スイッチング素子SW1によりGND電圧を印加しない場合の回路、図示省略)出力端OUT2の出力値との関係を図10に示す。図10に示すように、本実施の形態のNMOS差動型CMOSオペアンプ回路20の方が、従来に比べて、定常動作状態に切り替わった後、出力(OUT2出力値)が安定状態になるのが早いことがわかる。
【0059】
以上説明したように、本実施の形態のNMOS差動型CMOSオペアンプ回路20によれば、パワーダウン時にSW1によりGND電圧を印加しているため、位相補償用コンデンサC1の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Pチャネル型MOSトランジスタTP3のゲートがONするため、瞬時に出力端OUT2の出力値が引き上げられた後、安定状態に落ち着くため、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる。
【図面の簡単な説明】
【0060】
【図1】本発明の第1の実施の形態に係るPMOS差動型CMOSオペアンプ回路の概略構成の一例を示す構成図である。
【図2】本発明の第1の実施の形態に係るPMOS差動型CMOSオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、出力端out1の出力値、及びVin+電圧値の関係の具体的一例を説明するための説明図である。
【図3】本発明の第1の実施の形態に係るPMOS差動型CMOSオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、出力端out1の出力値、及びVin+電圧値の関係の具体的一例を説明するための説明図である。
【図4】従来のPMOS差動型CMOSオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、出力端out1の出力値、及びVin+電圧値の関係の具体的一例を説明するための説明図である。
【図5】従来のPMOS差動型CMOSオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、出力端out1の出力値、及びVin+電圧値の関係の具体的一例を説明するための説明図である。
【図6】本発明の第1の実施の形態の出力端OUT2の出力値と従来の出力端OUT2の出力値との関係の一例を説明するための説明図である。
【図7】本発明の第2の実施の形態に係るPMOS差動型CMOSオペアンプ回路の概略構成の一例を示す構成図である。
【図8】本発明の第1の実施の形態及び第2の実施の形態の出力端OUT2の出力値と従来の出力端OUT2の出力値との関係の一例を説明するための説明図である。
【図9】本発明の第3の実施の形態に係るNMOS差動型CMOSオペアンプ回路の概略構成の一例を示す構成図である。
【図10】本発明の第3の実施の形態の出力端OUT2の出力値と従来の出力端OUT2の出力値との関係の一例を説明するための説明図である。
【図11】従来のPMOS差動型CMOSオペアンプ回路の概略構成の一例を示す構成図である。
【図12】CMOSオペアンプ回路を用いた増幅回路の一例を示す構成図である。
【符号の説明】
【0061】
10 PMOS差動型CMOSオペアンプ回路
12 差動アンプ
14 出力回路
20 NMOS差動型CMOSオペアンプ回路
22 差動アンプ
24 出力回路
C1 位相補償用コンデンサ
R1 抵抗
SW1 スイッチング素子
TP1、TP2、TP3、TP4、TP5、TP6 Pチャネル型MOSトランジスタ
TN1、TN2、TN3、TN4、TN5、TN6 Nチャネル型MOSトランジスタ
【技術分野】
【0001】
本発明は、オペアンプ回路及びオペアンプ回路の制御方法に関し、特にパワーダウン(低消費電力)機能を備えたCMOSオペアンプ回路及びCMOSオペアンプ回路の駆動方法に関する。
【背景技術】
【0002】
一般に、消費電力を削減する目的で、待機状態やスリープモード等の場合に低消費電力状態で動作するパワーダウン機能を備えたCMOSオペアンプ回路が知られている(例えば、特許文献1及び特許文献2参照)。
【0003】
一般的なCMOSオペアンプ回路にパワーダウン機能を持たせたものの一例の構成図を図11に、当該CMOSオペアンプ回路を用いた増幅回路の一例を図12に示す。図11に示したCMOSオペアンプ回路では、enable信号の入力値が「H」レベルで定常動作し、enable信号の入力値が「L」レベルでパワーダウン状態となる。定常動作時は、差動入力Vin−、Vin+、及びbiasの入力値に応じて差動アンプが動作し、パワーダウン時は、差動アンプへの電源供給がカットされ、出力値はVDD1のレベルに固定される。
【特許文献1】特開平5−324139号公報
【特許文献2】特開平10−262336号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、上記図11のPMOS差動型CMOSオペアンプ回路50において、enable信号の入力値を「L」レベルから「H」レベルに変化させて、パワーダウン状態を解除する際、オペアンプは差動入力Vin−、Vin+の状態に応じて動作を開始するが、大容量の負荷(図12大容量負荷56)を駆動する場合には、オペアンプが安定した状態になるまでに多大な時間を要することになり、安定状態になるまでの時間を短縮し高速化を図るためには、トランジスタのディメンジョン(大きさ)を非常に大きくする必要があった。
【0005】
本発明は、上記問題点を解消するためになされたもので、CMOSオペアンプ回路において、パワーダウン状態の解除後に定常状態に安定するまでの動作速度を高速化することができるオペアンプ回路及びオペアンプ回路の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するために、請求項1に記載のオペアンプ回路は、差動アンプと、CMOS出力回路と、前記差動アンプの出力端と前記CMOS出力回路との間に設けられた位相補償用コンデンサと、前記差動アンプの出力端に、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられ、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止するスイッチング素子と、を備える。
【0007】
請求項2に記載のオペアンプ回路は、請求項1に記載のオペアンプ回路において、前記CMOS出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記CMOS出力回路側に接続された出力用スイッチ素子を含み、前記充電用電圧が前記出力用電圧よりも低いことを特徴とする。
【0008】
請求項3に記載のオペアンプ回路は、請求項1に記載のオペアンプ回路において、前記CMOS出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記CMOS出力回路側に接続された出力用スイッチ素子を含み、前記位相補償用コンデンサと前記差動アンプとの間に抵抗が接続され、前記充電用電圧と前記出力用電圧とが同一であることを特徴とする。
【0009】
請求項4に記載のオペアンプ回路の駆動方法は、差動アンプと、CMOS出力回路と、前記差動アンプの出力端と前記CMOS出力回路との間に設けられた位相補償用コンデンサと、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられたスイッチング素子と、が設けられたオペアンプ回路の駆動方法であって、前記スイッチング素子により、前記差動アンプの出力端に、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止することを特徴とする。
【発明の効果】
【0010】
請求項1、請求項2、及び請求項4に記載の本発明によれば、CMOSオペアンプ回路において、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる、という効果が得られる。
【0011】
請求項3に記載の本発明によれば、接続された抵抗を通過することにより充電用電圧の電圧値が小さくなるので位相補償用コンデンサの両電極に電位差を生じさせることができるため、充電用電圧と出力用電圧とを同一にすることができる。
【発明を実施するための最良の形態】
【0012】
[第1の実施の形態]
以下、図面を参照して本発明の実施の形態を詳細に説明する。図1は、本実施の形態に係るオペアンプ回路10の概略構成の一例を示す構成図である。なお、本実施の形態ではオペアンプ回路10がPMOS差動型CMOSオペアンプ回路である場合について説明する。
【0013】
まず、本実施の形態のPMOS差動型CMOSオペアンプ回路10の構成について説明する。図1に示すように、本実施の形態のPMOS差動型CMOSオペアンプ回路10は、差動アンプ12、出力回路14、スイッチング素子SW1、抵抗R1、及び位相補償用コンデンサC1を備えて構成されている。
【0014】
差動アンプ12は、Pチャネル型差動MOSトランジスタTP1、TP2、Nチャネル型MOSトランジスタTN1、TN2、バイアス設定用MOSトランジスタTP4、及びグランド(GND)設定用MOSトランジスタTN4を含んで構成されている。
【0015】
出力回路14は、Pチャネル型出力用トランジスタTP3、TP5、Nチャネル型出力用トランジスタTN3(出力用スイッチ素子)、及びNチャネル型出力用トランジスタTN5を含んで構成されている。
【0016】
スイッチング素子SW1は、「H」レベル信号が入力するとONし、Pチャネル型MOSトランジスタTP2とNチャネル型MOSトランジスタの接続点であるノードN1に電圧VDD1よりも小さな電圧VDD2(充電用電圧)を印加する。なお、電圧VDD2は、Nチャネル型MOSトランジスタTN3のスレッショルド値よりも高い電圧(駆動電圧)であり、電圧VDD1と別途に設けられた電源より供給するようにしてもよいし、PMOS差動型CMOSオペアンプ回路10内部で電圧VDD1により生成するようにしてもよい。
【0017】
また、スイッチング素子SW1は、「L」レベル信号が入力するとOFFする。スイッチング素子SW1の具体的な一例としては、カップリングトランジスタ等が挙げられる。
【0018】
抵抗R1と位相補償用コンデンサC1とは直列に接続されており、差動アンプ12の出力端OUT1と出力回路14のノードN2との間に設けられている。
【0019】
次に、本実施の形態のPMOS差動型CMOSオペアンプ回路10の動作について説明する。
【0020】
本実施の形態のPMOS差動型CMOSオペアンプ回路10はenable信号(パワーダウン制御信号)が「L」レベルの場合にパワーダウン(低消費電力モード)状態になり、enable信号が「H」レベルの場合に定常状態で動作する。なお、bias電圧は、パワーダウン時は「H」レベルであり、定常動作時は「L」(Pチャネル型MOSトランジスタTP3、TP4の駆動電圧)となる。
【0021】
まず、パワーダウン時の動作について説明する。パワーダウン時は、「L」レベルのenable信号が入力し、Pチャネル型MOSトランジスタTP6がON、Pチャネル型MOSトランジスタTP4がOFF、Nチャネル型MOSトランジスタTN4がOFFするため、差動アンプ12は動作しない。また、インバータINV1で反転出力された信号(「H」レベル信号)により、Nチャネル型MOSトランジスタTN5がONし、Nチャネル型MOSトランジスタTN3がOFFする。Pチャネル型MOSトランジスタTP3はOFFする。Pチャネル型MOSトランジスタTP5はONし、Nチャネル型MOSトランジスタTN6はOFFする。
【0022】
これにより、パワーダウン時は、出力端OUT2から電圧VDD1が出力される。
【0023】
スイッチング素子SW1はインバータINV1により反転出力された「H」レベル信号によりONし、電圧VDD2をノードN1に印加する。印加された電圧VDD2は、出力端OUT1から出力され、抵抗R1を経て、位相補償用コンデンサC1の電極に印加される。このとき、抵抗R1を経たことにより、位相補償用コンデンサC1の電極に印加される電圧(ノードN3の電圧)はVDD2よりも小さくなる。一方、ノードN2側の電極の電位は出力値VDD1になっているため、位相補償用コンデンサC1の両電極間に電位差が生じ、電荷が蓄積される。
【0024】
次に、定常動作時の動作について説明する。定常動作時は、「H」レベルのenable信号が入力し、Pチャネル型MOSトランジスタTP6がOFF、Pチャネル型MOSトランジスタTP4がON、Nチャネル型MOSトランジスタTN4がONするため、差動アンプ12が動作する。また、インバータINV1で反転出力された信号(「L」レベル信号)により、Nチャネル型MOSトランジスタTN5がOFFし、Nチャネル型MOSトランジスタTN3がONする。Pチャネル型MOSトランジスタTP3はONする。Pチャネル型MOSトランジスタTP5はOFFし、Nチャネル型MOSトランジスタTN6はONする。
【0025】
これにより、定常動作時は、出力端OUT2からVin+及びVin−に応じた電圧値が出力される。
【0026】
スイッチング素子SW1はインバータINV1により反転出力された「L」レベル信号によりOFFする。位相補償用コンデンサC1の出力端OUT1側の電極への電圧の印加が停止し、蓄積されていた電荷が放電される。パワーダウン状態から定常動作状態に切替える瞬間は位相補償用コンデンサC1には、両電極間に印加されていた電圧に応じた電荷が蓄積されているため、当該電荷が放電され、Nチャネル型MOSトランジスタTN3のゲートに流れる。Nチャネル型MOSトランジスタTN3のゲートが瞬時にONし、急速に出力端OUT2の出力値をグランドレベルに向けて引き下げる。
【0027】
本実施の形態のPMOS差動型CMOSオペアンプ回路10のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、ノードN3の電圧、及びVin+電圧値の関係の具体的一例を図2及び図3に示す。ここでは、具体的一例として、電圧VDD1を8V、電圧VDD2を3Vとしている。なお、電圧VDD2は3Vとしているが、抵抗R1により、パワーダウン時のノードN3の電圧は1.2Vになる。これにより位相補償用コンデンサC1に電荷が蓄積される。
【0028】
図2及び図3に示すように、出力端OUT2の出力値は、パワーダウン状態から定常動作状態に切り替わった直後に、急激に降下し、その後、出力端OUT2からVin+及びVin−に応じた電圧値が出力される。
【0029】
ここで、従来のPMOS差動型CMOSオペアンプ回路50(図11参照)のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、ノードN3の電圧、及びVin+電圧値の関係の具体的一例を図4及び図5に示す。図4及び図5に示すように、出力端OUT2の出力値は、パワーダウン状態から定常動作状態に切り替わると、しばらくした後に、ゆっくりと降下し、出力端OUT2からVin+及びVin−に応じた電圧値になる。
【0030】
本実施の形態の出力端OUT2の出力値と従来の出力端OUT2の出力値との関係を図6に示す。図6に示すように、本実施の形態のPMOS差動型CMOSオペアンプ回路10の方が、従来に比べて、定常動作状態に切り替わった後、出力(OUT2出力値)が安定状態になるのが早いことがわかる。
【0031】
なお、定常動作状態に切り替わった後、出力が安定状態になるまでの時間(パワーダウン解除後の動作速度)は、電圧VDD2の値により調整することができる。
【0032】
なお、本実施の形態では、抵抗R1を設けているが、電圧VDD2が電圧VDD1よりも小さいため、抵抗R1を設けない構成としてもよい。
【0033】
以上説明したように、本実施の形態のPMOS差動型CMOSオペアンプ回路10によれば、パワーダウン時にSW1により電圧VDD2を印加しているため、位相補償用コンデンサC1の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Nチャネル型MOSトランジスタTN3のゲートがONするため、瞬時に出力端OUT2の出力値が引き下げられた後、安定状態に落ち着くため、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる。
【0034】
[第2の実施の形態]
以下、図面を参照して本発明の実施の形態を詳細に説明する。図7は、本実施の形態に係るオペアンプ回路10の概略構成の一例を示す構成図である。本実施の形態は、第1の実施の形態のスイッチング素子SW1がPチャネル型差動MOSトランジスタTP1〜TP6のソース電圧である電圧VDD1を印加するよう制御(ON、OFF)するものであり、スイッチング素子SW1から印加される電圧値が電圧VDD1である以外は、第1の実施の形態と略同様の構成及び動作であるので、同一部分には、同一符号を付して詳細な説明を省略する。
【0035】
なお、本実施の形態では、スイッチング素子SW1から印加するVDD1電圧の電源とPチャネル型差動MOSトランジスタTP1〜TP6のソース電圧の電源とを同一電源とすることができる。
【0036】
本実施の形態では、パワーダウン時には、スイッチング素子SW1はインバータINV1により反転出力された「H」レベル信号によりONし、電圧VDD1をノードN1に印加する。印加された電圧VDD1は、出力端OUT1から出力され、抵抗R1を経て、位相補償用コンデンサC1の電極に印加される。このとき、抵抗R1を経たことにより、位相補償用コンデンサC1の電極に印加される電圧(ノードN3の電圧)はVDD1よりも小さくなる。一方、ノードN2側の電極の電位は出力値VDD1になっているため、位相補償用コンデンサC1の両電極間に電位差が生じ、電荷が蓄積される。
【0037】
このように、位相補償用コンデンサC1のノードN2側の電極の電位と同じ値(電圧VDD1)をスイッチング素子から印加しても、抵抗R1を経ることにより、ノードN3の電圧はVDD1よりも小さくなるため、両電極間に電位差を生じさせることができるので、電荷を蓄積することができる。
【0038】
定常動作時は、スイッチング素子SW1はインバータINV1により反転出力された「L」レベル信号によりOFFする。位相補償用コンデンサC1の出力端OUT1側の電極への電圧の印加が停止し、蓄積されていた電荷が放電される。パワーダウン状態から定常動作状態に切替える瞬間は位相補償用コンデンサC1には、両電極間に印加されていた電圧に応じた電荷が蓄積されているため、当該電荷が放電され、Nチャネル型MOSトランジスタTN3のゲートに流れる。Nチャネル型MOSトランジスタTN3のゲートが瞬時にONし、急速に出力端OUT2の出力値をグランドレベルに向けて引き下げ、その後、出力端OUT2からVin+及びVin−に応じた電圧値が出力される。
【0039】
本実施の形態の出力端OUT2の出力値、第1の実施の形態の出力端OUT2の出力値、及び従来の出力端OUT2の出力値との関係を図8に示す。図8に示すように、第1の実施の形態に比べて、本実施の形態の方が、定常動作状態に切り替わった後、出力端OUT2の出力値が大きく下がり、早く安定状態になるのが早いことがわかる。
【0040】
このように、本実施の形態では、第1の実施の形態の電圧VDD2に比べ、大きな電圧VDD1により、位相補償用コンデンサC1に電荷を蓄積しているため、パワーダウン状態から定常動作状態に切り替わった直後に、第1の実施の形態よりも急激に降下し、早く安定状態になる。
【0041】
なお、このように、定常動作状態に切り替わった後、出力が安定状態になるまでの時間(パワーダウン解除後の動作速度)は、スイッチング素子SW1により印加する電圧の電圧値(ノードN3の電圧値)により調整することができる。
【0042】
以上説明したように、本実施の形態のPMOS差動型CMOSオペアンプ回路10によれば、パワーダウン時にSW1により電圧VDD1を印加しており、抵抗R1によりノードN3の電圧値が電圧VDD1よりも降下しているため、位相補償用コンデンサC1の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Nチャネル型MOSトランジスタTN3のゲートがONするため、瞬時に出力端OUT2の出力値が引き下げられた後、安定状態に落ち着くため、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる。
【0043】
また、電圧VDD1を印加しているため、より定常状態に安定するまでの時間を短縮することができ、動作速度をより高速化することができる。
【0044】
[第3の実施の形態]
以下、図面を参照して本発明の実施の形態を詳細に説明する。図9は、本実施の形態に係るオペアンプ回路20の概略構成の一例を示す構成図である。なお、本実施の形態ではオペアンプ回路20がNMOS差動型CMOSオペアンプ回路である場合について説明する。
【0045】
まず、本実施の形態のNMOS差動型CMOSオペアンプ回路20の構成について説明する。図9に示すように、本実施の形態のNMOS差動型CMOSオペアンプ回路20は、差動アンプ22、出力回路24、スイッチング素子SW1、抵抗R1、及び位相補償用コンデンサC1を備えて構成されている。
【0046】
差動アンプ22は、Nチャネル型差動MOSトランジスタTN1、TN2、Pチャネル型MOSトランジスタTP1、TP2、バイアス設定用MOSトランジスタTP4、及びグランド(GND)設定用MOSトランジスタTN4を含んで構成されている。
【0047】
出力回路24は、Pチャネル型出力用トランジスタTP3、TP5、Nチャネル型出力用トランジスタTN3(出力用スイッチ素子)、及びNチャネル型出力用トランジスタTN5を含んで構成されている。
【0048】
スイッチング素子SW1は、「H」レベル信号が入力するとONし、Pチャネル型MOSトランジスタTP2とNチャネル型MOSトランジスタの接続点であるノードN1にGND電圧(充電用電圧)を印加する。また、「L」レベル信号が入力するとOFFする。スイッチング素子SW1の具体的な一例としては、カップリングトランジスタ等が挙げられる。
【0049】
抵抗R1と位相補償用コンデンサC1とは直列に接続されており、差動アンプ12の出力端OUT1と出力回路24のノードN2との間に設けられている。
【0050】
次に、本実施の形態のNMOS差動型CMOSオペアンプ回路20の動作について説明する。
【0051】
本実施の形態のNMOS差動型CMOSオペアンプ回路20はenable信号(パワーダウン制御信号)が「L」レベルの場合にパワーダウン(低消費電力モード)状態になり、enable信号が「H」レベルの場合に定常状態で動作する。なお、bias電圧は、パワーダウン時は「L」レベルであり、定常動作時は「H」(Nチャネル型MOSトランジスタTN3、TN4の駆動電圧)となる。
【0052】
まず、パワーダウン時の動作について説明する。パワーダウン時は、「L」レベルのenable信号が入力し、Pチャネル型MOSトランジスタTP5はON、Pチャネル型MOSトランジスタTP3はOFFする。また、インバータINV1で反転出力された信号(「H」レベル信号)により、Pチャネル型MOSトランジスタTP4がOFFし、Nチャネル型MOSトランジスタTN6はONする。bias電圧が「L」レベルであり、Nチャネル型MOSトランジスタTN4がOFFするため、差動アンプ22は動作しない。また、Pチャネル型MOSトランジスタTP6がOFFし、Nチャネル型MOSトランジスタTN5がONし、Nチャネル型MOSトランジスタTN3がOFFする。
【0053】
これにより、パワーダウン時は、出力端OUT2の出力はGND電圧となる。
【0054】
スイッチング素子SW1はインバータINV1により反転出力された「H」レベル信号によりONし、GND電圧をノードN1に印加する。印加されたGND電圧は、出力端OUT1から出力され、抵抗R1を経て、位相補償用コンデンサC1の電極に印加される。このとき、抵抗R1を経たことにより、位相補償用コンデンサC1の電極に印加される電圧はGND電圧よりも小さくなる。一方、ノードN2側の電極の電位は出力値GNDになっているため、位相補償用コンデンサC1の両電極間に電位差が生じ、電荷が蓄積される。
【0055】
次に、定常動作時の動作について説明する。定常動作時は、「H」レベルのenable信号が入力し、Pチャネル型MOSトランジスタTP5はOFFし、Pチャネル型MOSトランジスタTP3はONする。また、インバータINV1で反転出力された信号(「L」レベル信号)により、Pチャネル型MOSトランジスタTP4がONし、Nチャネル型MOSトランジスタTN6はOFFする。bias電圧が「H」レベルであり、Nチャネル型MOSトランジスタTN4がONするため、差動アンプ22が動作する。また、Pチャネル型MOSトランジスタTP6がONし、Nチャネル型MOSトランジスタTN5がOFFし、Nチャネル型MOSトランジスタTN3がONする。
【0056】
これにより、定常動作時は、出力端OUT2からVin+及びVin−に応じた電圧値が出力される。
【0057】
スイッチング素子SW1はインバータINV1により反転出力された「L」レベル信号によりOFFする。位相補償用コンデンサC1の出力端OUT1側の電極への電圧の印加が停止し、蓄積されていた電荷が放電される。パワーダウン状態から定常動作状態に切替える瞬間は位相補償用コンデンサC1には、両電極間に印加されていた電圧に応じた電荷が蓄積されているため、当該電荷が放電され、Pチャネル型MOSトランジスタTP3のゲートに流れる。Pチャネル型MOSトランジスタTP3のゲートが瞬時にONし、急速に出力端OUT2の出力値をVDD1レベルに向けて引き上げる。
【0058】
本実施の形態の出力端OUT2の出力値と従来のNMOS差動型CMOSオペアンプ回路(スイッチング素子SW1によりGND電圧を印加しない場合の回路、図示省略)出力端OUT2の出力値との関係を図10に示す。図10に示すように、本実施の形態のNMOS差動型CMOSオペアンプ回路20の方が、従来に比べて、定常動作状態に切り替わった後、出力(OUT2出力値)が安定状態になるのが早いことがわかる。
【0059】
以上説明したように、本実施の形態のNMOS差動型CMOSオペアンプ回路20によれば、パワーダウン時にSW1によりGND電圧を印加しているため、位相補償用コンデンサC1の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Pチャネル型MOSトランジスタTP3のゲートがONするため、瞬時に出力端OUT2の出力値が引き上げられた後、安定状態に落ち着くため、パワーダウン状態の解除後に定常状態に安定するまでの時間を短縮することができるので、動作速度を高速化することができる。
【図面の簡単な説明】
【0060】
【図1】本発明の第1の実施の形態に係るPMOS差動型CMOSオペアンプ回路の概略構成の一例を示す構成図である。
【図2】本発明の第1の実施の形態に係るPMOS差動型CMOSオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、出力端out1の出力値、及びVin+電圧値の関係の具体的一例を説明するための説明図である。
【図3】本発明の第1の実施の形態に係るPMOS差動型CMOSオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、出力端out1の出力値、及びVin+電圧値の関係の具体的一例を説明するための説明図である。
【図4】従来のPMOS差動型CMOSオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、出力端out1の出力値、及びVin+電圧値の関係の具体的一例を説明するための説明図である。
【図5】従来のPMOS差動型CMOSオペアンプ回路のパワーダウン状態と定常動作状態との切り替えの際における、enable信号、出力端OUT2の出力値、bias電圧、出力端out1の出力値、及びVin+電圧値の関係の具体的一例を説明するための説明図である。
【図6】本発明の第1の実施の形態の出力端OUT2の出力値と従来の出力端OUT2の出力値との関係の一例を説明するための説明図である。
【図7】本発明の第2の実施の形態に係るPMOS差動型CMOSオペアンプ回路の概略構成の一例を示す構成図である。
【図8】本発明の第1の実施の形態及び第2の実施の形態の出力端OUT2の出力値と従来の出力端OUT2の出力値との関係の一例を説明するための説明図である。
【図9】本発明の第3の実施の形態に係るNMOS差動型CMOSオペアンプ回路の概略構成の一例を示す構成図である。
【図10】本発明の第3の実施の形態の出力端OUT2の出力値と従来の出力端OUT2の出力値との関係の一例を説明するための説明図である。
【図11】従来のPMOS差動型CMOSオペアンプ回路の概略構成の一例を示す構成図である。
【図12】CMOSオペアンプ回路を用いた増幅回路の一例を示す構成図である。
【符号の説明】
【0061】
10 PMOS差動型CMOSオペアンプ回路
12 差動アンプ
14 出力回路
20 NMOS差動型CMOSオペアンプ回路
22 差動アンプ
24 出力回路
C1 位相補償用コンデンサ
R1 抵抗
SW1 スイッチング素子
TP1、TP2、TP3、TP4、TP5、TP6 Pチャネル型MOSトランジスタ
TN1、TN2、TN3、TN4、TN5、TN6 Nチャネル型MOSトランジスタ
【特許請求の範囲】
【請求項1】
差動アンプと、
CMOS出力回路と、
前記差動アンプの出力端と前記CMOS出力回路との間に設けられた位相補償用コンデンサと、
前記差動アンプの出力端に、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられ、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止するスイッチング素子と、
を備えたオペアンプ回路。
【請求項2】
前記CMOS出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記CMOS出力回路側に接続された出力用スイッチ素子を含み、
前記充電用電圧が前記出力用電圧よりも低いことを特徴とする請求項1に記載のオペアンプ回路。
【請求項3】
前記CMOS出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記CMOS出力回路側に接続された出力用スイッチ素子を含み、
前記位相補償用コンデンサと前記差動アンプとの間に抵抗が接続され、前記充電用電圧と前記出力用電圧とが同一であることを特徴とする請求項1に記載のオペアンプ回路。
【請求項4】
差動アンプと、
CMOS出力回路と、
前記差動アンプの出力端と前記CMOS出力回路との間に設けられた位相補償用コンデンサと、
前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられたスイッチング素子と、
が設けられたオペアンプ回路の駆動方法であって、
前記スイッチング素子により、前記差動アンプの出力端に、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止することを特徴とするオペアンプ回路の駆動方法。
【請求項1】
差動アンプと、
CMOS出力回路と、
前記差動アンプの出力端と前記CMOS出力回路との間に設けられた位相補償用コンデンサと、
前記差動アンプの出力端に、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられ、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止するスイッチング素子と、
を備えたオペアンプ回路。
【請求項2】
前記CMOS出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記CMOS出力回路側に接続された出力用スイッチ素子を含み、
前記充電用電圧が前記出力用電圧よりも低いことを特徴とする請求項1に記載のオペアンプ回路。
【請求項3】
前記CMOS出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記CMOS出力回路側に接続された出力用スイッチ素子を含み、
前記位相補償用コンデンサと前記差動アンプとの間に抵抗が接続され、前記充電用電圧と前記出力用電圧とが同一であることを特徴とする請求項1に記載のオペアンプ回路。
【請求項4】
差動アンプと、
CMOS出力回路と、
前記差動アンプの出力端と前記CMOS出力回路との間に設けられた位相補償用コンデンサと、
前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられたスイッチング素子と、
が設けられたオペアンプ回路の駆動方法であって、
前記スイッチング素子により、前記差動アンプの出力端に、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止することを特徴とするオペアンプ回路の駆動方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2009−201044(P2009−201044A)
【公開日】平成21年9月3日(2009.9.3)
【国際特許分類】
【出願番号】特願2008−43169(P2008−43169)
【出願日】平成20年2月25日(2008.2.25)
【出願人】(308033711)OKIセミコンダクタ株式会社 (898)
【出願人】(591049893)株式会社 沖マイクロデザイン (127)
【Fターム(参考)】
【公開日】平成21年9月3日(2009.9.3)
【国際特許分類】
【出願日】平成20年2月25日(2008.2.25)
【出願人】(308033711)OKIセミコンダクタ株式会社 (898)
【出願人】(591049893)株式会社 沖マイクロデザイン (127)
【Fターム(参考)】
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