スルホールビアのための炭素ベース材質を備えた半導体デバイス
【解決手段】
半導体デバイスにおいて、デバイスの基板を通って延びるスルホールビアが炭素含有材質に基いて形成されてよく、それにより高温プロセスに対する優れた適合性がもたらされる一方で、ドープされた半導体材質等と比較して優れた電気的な性能ももたらされる。従って幾つかの例示的な実施形態では、スルホールビアは臨界的な回路要素を形成するために用いられる任意のプロセスステップに先立ち形成されてよく、それにより対応する半導体デバイスのデバイスレベルに対するスルホールビア構造の任意の干渉を実質的に回避することができる。その結果、高度に効果的な三次元集積化スキームを実現することができる。
半導体デバイスにおいて、デバイスの基板を通って延びるスルホールビアが炭素含有材質に基いて形成されてよく、それにより高温プロセスに対する優れた適合性がもたらされる一方で、ドープされた半導体材質等と比較して優れた電気的な性能ももたらされる。従って幾つかの例示的な実施形態では、スルホールビアは臨界的な回路要素を形成するために用いられる任意のプロセスステップに先立ち形成されてよく、それにより対応する半導体デバイスのデバイスレベルに対するスルホールビア構造の任意の干渉を実質的に回避することができる。その結果、高度に効果的な三次元集積化スキームを実現することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して集積回路の製造の分野に関し、更に特定的にはデバイスの基板材質を通って延びるビア(vias)によって異なるデバイスレベルを接続するための相互接続構造に関する。
【背景技術】
【０００２】
最新の集積回路においては、極めて多数の個別の回路要素、例えばＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ要素の形態にある電界効果トランジスタ、抵抗、キャパシタ等が単一のチップ区域上に形成される。典型的には、これらの回路要素の形状サイズは、５０ｎｍ以下の臨界的寸法で大量生産技術により形成されまた速度及び／又は電力消費に関して改良された一定の性能を有する現時点で入手可能な集積回路を提供するために、新しい回路世代の導入毎に継続的に減少させられている。トランジスタのサイズの減少は、ＣＰＵのような複雑な集積回路のデバイス性能を確実に向上させる上で重要な側面である。サイズの減少は一般的にはスイッチング速度の増大を伴い、それによりトランジスタレベルでの信号処理性能が高まる。
【０００３】
多数のトランジスタ要素に加えて、キャパシタ、抵抗、相互接続構造等の多数の受動的回路要素が基本的回路レイアウトによる要求に応じて集積回路内に典型的には形成される。能動的回路要素の寸法の減少に起因して、個々のトランジスタ要素の性能が向上し得るだけでなく、それらのパッキング密度もまた改善されるであろうから、多くの機能性を所与のチップ区域内に組み込むことに対する潜在力が提供され得る。この理由により、アナログ回路、デジタル回路等の異なる種類の複数の回路を含む高度に複雑な回路が開発されてきており、それにより全体のシステムが単一のチップ上に提供され得る（ＳｏＣ）。
【０００４】
高度に複雑な集積回路においては、トランジスタ要素が当該デバイスの全体的な性能を実質的に決定する主要な回路要素であるが、キャパシタ及び抵抗や特に複雑な相互接続システム即ちメタライゼーションシステムのような他の構成部分も必要であろうし、これらの受動回路要素のサイズもまた、貴重なチップ面積を過度に消費することのないように、トランジスタ要素の縮小化に対して調節される必要があろう。
【０００５】
典型的には、単位面積あたりのトランジスタ等の回路要素の数が、対応する半導体デバイスのデバイスレベルにおいて増えるのに従って、そのデバイスレベル内の回路要素に関連する電気的な接続の数もまた、典型的には超比例的に(in an over-proportional manner)増えるであろうから、複数の積層されたメタライゼーション層を含むメタライゼーションシステムの形態で提供され得る複雑な相互接続構造が必要になろう。洗練された半導体デバイスにおいては、信号伝搬遅延は典型的にはデバイスレベル内のトランジスタ要素によってよりはむしろメタライゼーションシステムによって実質的に制限されるであろうから、これらのメタライゼーション層においては、層内レベルの電気的接続を提供する金属線及び層間レベルの接続を提供するビアは、寄生ＲＣ（抵抗性容量性）時定数を減少させるような適切な誘電体材質との組み合わせにおいて銅等の高伝導性金属に基いて形成されるであろう。しかし、相互接続構造の望ましい密度を提供するように高さ次元でメタライゼーションシステムを拡張することは、洗練された低ｋ誘電体の材質特性によって与えられる寄生ＲＣ時定数及び順列(permutations)によって制限され得る。即ち、典型的には誘電定数の低減はこれらの誘電体材質の機械的な安定性の低下を伴うので、種々の製造ステップの間における歩留まり低下及び半導体デバイスの動作の間における信頼性の低下を考慮すると、互いの上面に積み重ねられるであろうメタライゼーション層の数もまた制限されるかもしれない。このように、メタライゼーション層の数は任意には増やすことができないので、単一の半導体チップ内に設けられる半導体デバイスの複雑さは、対応するメタライゼーションシステムの能力によって、また特に洗練された低ｋ誘電体材質の特性によって制限されるであろう。この理由により、２つ以上の個々の半導体チップを積み重ねることによって、それぞれのパッケージの与えられたサイズ又は面積に対する回路要素の全体的な密度を更に高めることが提案されてきており、これら２つ以上の個々の半導体チップは、極めて複雑な半導体デバイスを単一のチップ上に製造するプロセスの間に直面する多くの問題を回避しつつ全体として複雑なシステムを提供するように、独立した方法によって、しかし相互に関連する設計で製造することができる。例えば、メモリ区域等のような適切に選択された機能ユニットが、対応するメタライゼーションシステムの製造を含む十分に確立された製造技術に従って単一のチップ上に形成され得る一方で、高速且つ高電力(powerful)な論理回路のような他の機能ユニットは、別個のチップとして独立に形成され得るが、全体的に１つの機能回路を形成するようにそれぞれの相互接続システムが個々のチップの後続の積み重ね及び付着を可能にすることができ、その機能回路は次いで単一のユニットとしてパッケージングすることができる。このように、個々の半導体チップを積み重ねることによって、パッケージ内の極めて大きな利用可能な体積を用いることができるので、対応する三次元構造は、１つのパッケージの与えられた面積に対して回路要素及びメタライゼーション形状の増大された密度を提供することができる。この技術は、所与の技術標準のための所与のパッケージサイズに対するパッキング密度及び機能性を高めるための有望な手法を代表する一方で、例えば高度に臨界的な多数のメタライゼーション層を積み重ねることを考慮するときに極めて臨界的な製造技術を回避することができるのであるが、信頼性があり且つ十分に実行可能な方法での個々の半導体チップの電気的な接続を可能にするように、適切なコンタクト要素が設けられる必要があろう。このために、少なくとも一方のチップの基板材質を通過するようにスルホールビア(through hole vias)を形成して第２の半導体チップのそれぞれのコンタクト要素との電気的な接続を可能にする一方で、第１の半導体チップのメタライゼーションシステムを他の半導体チップ又はパッケージ基板等と更に接続するために利用可能にすることが示唆されてきている。これらのビアの横方向の寸法はまた、貴重なチップ面積を節約することを考慮して減少させられているであろう一方で、基板材質の厚みは自由には減少させられていないであろうから、スルホールビアは典型的には大きなアスペクト比のコンタクト要素を代表するであろう。加えて、電気的な性能を考慮すると、要求される高い電流密度を受け入れると共に、個々の半導体チップの間での電気的な信号の交換が適度に高いクロック周波数に基いて達成される必要があろうシステム内での信号伝搬遅延を低減するように、スルホールビアの伝導度は高いレベルで維持されるべきである。
【０００６】
このような状況に鑑み、従来の手法では、コンタクト構造及びメタライゼーションシステムの製造からも知られている十分に確立された製造技術に基き、対応する大きなアスペクトのスルホールビアが形成されることがあり、当該製造技術は、適度に薄い誘電体材質内のビア開口及び溝のようなそれぞれの開口のエッチングと、窒化チタン、タングステン等の伝導性バリア材質との組み合わせにおける銅のような金属含有材質でのこれらの開口の後続の充填とを含むであろう。対応する技術をスルホールビアのための製造シーケンスに受け渡すことによって、高い電気的性能に関する要求に適合する適切な高い伝導度の値を得ることができる。しかし、これらの材質の温度安定性は低いであろうから、これらのプロセスステップは、典型的には極めて進歩的な製造段階において、即ちデバイスレベル内へのトランジスタのような回路要素の形成の間に通常は必要になるであろう任意の高温プロセスの後に実行されなければならないであろう。このように、スルホールビアのための大きなアスペクト比の開口を形成し次いで高伝導性材質でこれを充填することは、全体的なプロセスフローに著しい影響を与えるであろうし、またデバイスレベル内の回路要素に対して不都合な影響を及ぼすであろう。例えば、この製造段階においてデバイスレベル内に既に形成されているであろう任意の回路要素にも従って影響を及ぼしかねない基板を通してエッチングするように、洗練されたエッチング及びマスキングレジームが必要になるであろう。
【０００７】
一方、ドーピングされた多結晶シリコンのような適度に高い温度安定性を呈する伝導性材質は低い伝導度を呈するであろうから、温度安定多結晶シリコン材質に基いて早い製造段階で対応するスルホールビアを形成することは、結果として得られる相互接続構造の電気的な性能を考慮すると、あまり望ましいものではないであろう。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した事情に鑑み、本開示は、スルホールビアを適切な製造段階において高い温度安定性で形成することができる一方で、上述した問題の１つ以上を回避し又は少なくとも低減することができる技術及び半導体デバイスに関連している。
【課題を解決するための手段】
【０００９】
概して本開示は、炭素含有伝導性材質に基いてスルホールビアが形成され得る半導体デバイス及び技術に関連し、炭素含有伝導性材質は、高い温度安定性を呈するであろうから、スルホールビアを形成するプロセスを半導体デバイスの全体の製造フローに適切に実装する上での高度な柔軟性を提供することができる。例えばここに開示される幾つかの例示的な側面においては、スルホールビアは、デバイスのデバイスレベル内及びメタライゼーションシステム内に回路要素を形成するための任意の製造ステップに先立ち形成されてよく、それによりスルホールビアを形成するための製造シーケンスの任意のネガティブな影響を実質的に完全に回避することができる。一方、幾つかの例示的な実施形態では実質的に純粋な炭素材質として提供され得る炭素含有伝導性材質は、プロセス誘起の欠陥を除いては、優れた温度安定性を有するであろうから、回路要素及びメタライゼーションシステムを形成するための後続の製造プロセスの間における任意の高温プロセスは、スルホールビアの電気的及び化学的特性に対してネガティブな影響を実質的には及ぼさないであろう。他方で、炭素含有材質は、回路要素の形成の間に用いられる他の製造技術と高度な互換性を呈する十分に確立された堆積技術に基いて堆積させることができ、他の場合には、スルホールビアの製造は、全体的な製造フローの任意の適切な段階に配置することができ、高伝導性スルホールビアを形成する場合に従来の手法において見られるような高温ステップに関する任意の制約とは無縁である。このように、堆積に関して及び材質をパターニングすることに関しても十分に確立された炭素材質の特性との組み合わせにおいて、具体的には概ね２ミリオーム・ｃｍ以下の抵抗率を有するであろう炭素含有伝導性材質の本来的に高い伝導性は、回路要素の形成の間に他のプロセスステップにネガティブな影響を実質的に及ぼすことなしに、スルホールビアを設ける上での高い柔軟性を提供することができる。
【００１０】
ここに開示される１つの例示的な半導体デバイスは、前面側及び背面側を有する基板と、前面側の上方に設けられる半導体層の内部及び上方に形成される複数の回路要素とを備えている。追加的に半導体デバイスは、少なくとも背面側まで延びるように基板内に形成されるスルホールビアを備えており、スルホールビアは伝導性充填材質として炭素ベースの材質を備えている。
【００１１】
ここに開示される１つの例示的な方法は、半導体デバイスの基板内に開口を形成することを備えており、開口は基板の前面側から基板の背面側まで延びている。更に、開口は炭素を含む伝導性材質で充填され、また追加的に回路要素が基板の前面側の内部及び上方に形成される。
【００１２】
ここに開示される更なる例示的な方法は、半導体デバイスの基板の前面側内へ開口を形成することを備えており、開口は基板内へ延びている。追加的に方法は、開口を炭素含有伝導性材質で充填することと、開口及び炭素含有伝導性材質の底を露出させるように基板の材質をその背面側から除去することとを備えている。最後に方法は、前面側の上方に回路要素を形成することを備えている。
【図面の簡単な説明】
【００１３】
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００１４】
【図１ａ】図１ａは例示的な実施形態に従い炭素材質に基きスルホールビアを形成する種々の製造段階の間に半導体デバイスをその上に形成するための基板を模式的に示す断面図（その１）である。
【図１ｂ】図１ｂは例示的な実施形態に従い炭素材質に基きスルホールビアを形成する種々の製造段階の間に半導体デバイスをその上に形成するための基板を模式的に示す断面図（その２）である。
【図１ｃ】図１ｃは例示的な実施形態に従い炭素材質に基きスルホールビアを形成する種々の製造段階の間に半導体デバイスをその上に形成するための基板を模式的に示す断面図（その３）である。
【図１ｄ】図１ｄは例示的な実施形態に従い炭素材質に基きスルホールビアを形成する種々の製造段階の間に半導体デバイスをその上に形成するための基板を模式的に示す断面図（その４）である。
【図１ｅ】図１ｅは更なる例示的な実施形態に従いスルホールビアの製造の後に回路要素及びメタライゼーションシステムが形成されてよい更に進んだ製造段階における基板を模式的に示す断面図である。
【図１ｆ】図１ｆは更なる例示的な実施形態に従い基板材質内に高いアスペクト比の開口を形成した後にその開口を炭素含有材質で充填する種々の製造段階の間における基板を模式的に示す断面図（その１）である。
【図１ｇ】図１ｇは更なる例示的な実施形態に従い基板材質内に高いアスペクト比の開口を形成した後にその開口を炭素含有材質で充填する種々の製造段階の間における基板を模式的に示す断面図（その２）である。
【図１ｈ】図１ｈは更なる例示的な実施形態に従い基板材質内に高いアスペクト比の開口を形成した後にその開口を炭素含有材質で充填する種々の製造段階の間における基板を模式的に示す断面図（その３）である。
【図１ｉ】図１ｉは更なる例示的な実施形態に従い基板材質内に高いアスペクト比の開口を形成した後にその開口を炭素含有材質で充填する種々の製造段階の間における基板を模式的に示す断面図（その４）である。
【図１ｊ】図１ｊは更なる例示的な実施形態に従いスルホールビアを得るように基板材質がその背面側から除去されてよい製造段階における基板を模式的に示す断面図である。
【図１ｋ】図１ｋは複合デバイスを得るのに先立ち２つの別個に形成される半導体デバイスを模式的に示しており、ここでは更なる例示的な形態実施形態に従い少なくとも一方のデバイスは炭素含有材質に基き両者のコンポーネントを電気的に接続するためのスルホールビアを備えている。
【発明を実施するための形態】
【００１５】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００１６】
概して本開示は、スルホールビア、即ち高いアスペクト比のコンタクト要素が炭素に基く高伝導性材質に基いて形成され得る半導体デバイス及び技術に関連しており、炭素に基く高伝導性材質は、優れた堆積特性を呈することができると共に、十分に確立されたエッチング及び平坦化技術によって容易にパターニングすることもできる一方で、加えて温度安定性に関する優れた特性が、複雑な集積回路を形成するための全体的な製造フローに対して、スルホールビアを形成する製造プロセスを適切に実装する上での高度な柔軟性を提供することができる。ここに開示される幾つかの例示的な側面においては、個々の複数の半導体チップの三次元的な集積化という背景においてスルホールビアを効果的に用いることができ、ここでは、任意の適切な製造段階で、例えばトランジスタ、メタライゼーション構造等のような回路要素のための臨界的な製造ステップを実行するのに先立ち、１つ以上の個々の半導体チップ内にスルホールビアが形成されてよく、それによりスルホールビア及び臨界的な回路要素に関する製造プロセスの任意の干渉を実質的に回避することができる。１つの例示的な実施形態においては、スルホールビア内の炭素材質又はその部分部分の優れた温度安定性は、トランジスタ等の形成の間に要求される任意の高温ステップの後であってもスルホールビアの実質的に一定の特性を提供することができるので、スルホールビア又は少なくともその大部分は、対応する半導体基板のデバイスレベル内にトランジスタ要素を画定するための任意のプロセスステップを実際に実行するのに先立って設けられてよい。また、例えば高濃度でドープされた多結晶シリコンと比較して顕著に高いであろう炭素材質の本来的な高伝導性に加えて、例えば炭素含有先駆体ガスの分解による炭素材質のための高度に効率的な堆積技術の利用可能性に起因して、また、スルホールビアの対応する横方向寸法は、多結晶シリコン関連の手法では見られたであろう堆積関連の制約及び伝導性の低下によっては実質的には決定されないであろうから、個々のスルホールビアのサイズを適切に適合させることによって追加的な設計の柔軟性を得ることができる。このように、増加した数のスルホールビアは１つ以上のコンポーネントのチップ区域を越えて位置させることができるので、電気的性能及び／又は空間的制約に適合させられた横方向の寸法を有する炭素含有スルホールビアに基いて複雑な「相互接続構造」を確立することができ、それにより小さい面積消費で複合半導体デバイスの複雑さを高めることも可能になる。例えば、デバイスレベル内の回路要素、例えばトランジスタ等に直接的に接続されてよい１つの半導体デバイスのスルホールビアは、更なる半導体チップのメタライゼーションシステムに直接的に接続されていてよい一方で、他の場合には１つのコンポーネントのスルホールビア相互接続構造は他のコンポーネントのスルホールビア相互接続構造に接続してよく、このことは適切なバンプ構造等で達成することができ、両者のメタライゼーションシステムは周辺の又は他の半導体チップへの接続のために利用可能である。更に他の例示的な実施形態においては、炭素材質に基くスルホールビアの高い設計柔軟性は、別個の基板上に製造され得る半導体チップに追加的なメタライゼーションシステムを効果的に付け加える可能性をもたらすことができ、それにより複雑性を低減することができ、またこれに伴い実際のチップ内メタライゼーションシステムの歩留まりの低下が生じる蓋然性を低くすることができる。
【００１７】
以下、添付図面を参照して更なる例示的な実施形態をより詳細に説明する。
【００１８】
図１ａは早い製造段階における半導体デバイス１００の断面図を模式的に示している。図示されるように、半導体デバイス１００は、その特定の一部分が図示されている基板１０１を備えていてよく、基板１０１内には、スルホールビアに基く進歩的な相互接続構造が形成されることになる。基板１０１は任意の適切なキャリア材質、例えばシリコン、ゲルマニウム等の半導体材質を代表してよく、基板１０１はガラス等の絶縁キャリア材質を代表するかもしれない。また、シリコンベース材質、シリコン／ゲルマニウム材質、任意の他の適切な半導体複合物のような半導体層１０３が基板１０１の上方に形成されてよく、幾つかの場合には、半導体層１０３はエピタキシャル的に成長させられた半導体材質のような結晶性材質の上部を代表してよく、結晶性材質は半導体材質の形態で設けられている場合における基板１０１の結晶性テンプレート材質に基いて形成されてよい。幾つかの例示的な実施形態では、図示されるように、基板１０１及び半導体層１０３は、しばしば埋め込み絶縁層と称される絶縁層によって分離されていてよい実質的に結晶性の半導体材質を備えていてよく、それによりＳＯＩ（シリコン・オン・インシュレータ）構造が画定されてよい。しかし、半導体デバイスの製造の間、半導体材質１０３の異なる結晶学的特性を提供することができるハイブリッド基板のような複数の異なる基板構造が典型的には用いられてよく、あるいはデバイス１００の製造の間における特定の特性等に関して基板材質及び半導体層１０３の異なる結晶学的構造が用いられてよいことが理解されるべきである。同様に、デバイス及びプロセスの要求に応じて望ましい種類の歪が半導体層１０３内に設けられてよい。基板１０１は典型的には、半導体層１０３及び設けられている場合には埋め込み絶縁層１０２と比較して十分に厚いので、これまでに説明されている構成部分の寸法は尺度に忠実であろうことが理解されるべきである。例えば基板１０１は数百ミクロンの厚みを有していてよい一方で、半導体層１０３は、半導体層１０３の内部及び上方に形成されるべき回路要素に応じて数ミクロン、そしてそれよりも十分に小さい厚みを有していてよい。以下の説明では、基板１０１の前面側１０１ｆ及び背面側１０１ｂについても言及されることがあり、前面側及び背面側のこの定義は、その内部及び上方にトランジスタ等の主要な回路要素がデバイス１００の更なる処理の間に形成されることになる半導体層１０３の位置を参照していてよい。また、「上方に(above)」、「下方に(below)」、「横方向に(lateral)」等の任意の位置的な記述は、前面側１０１ｆ及び背面側１０１ｂのような適切な参照構成部分を参照しているものとして考えられることが理解されるべきである。例えば、ここでは一般的に位置的な記述は２つの参照面１０１ｆ、１０１ｂの一方を参照するであろうことが仮定されている。例えば、半導体層１０３は前面側１０１ｆの「上方に」位置していてよい一方で、埋め込み絶縁層１０２が設けられており且つ基板１０１の一部として考えられている場合には、埋め込み絶縁層１０２は前面側１０１ｆの「下方に」位置しているとして考えられてよい。同様に、背面側１０１ｂに形成される材質層のような任意の構成部分は従って、背面側１０１ｂの「上方に」位置していてよい。
【００１９】
また、１つの例示的な実施形態においては、半導体要素にとって重要なプロセスステップ、例えば半導体層１０３をパターニングすること、ドーパント種のイオン注入等は、対応するスルホールビア相互接続システムを製造するように形成されるべき後続のプロセスステップの任意の相互作用を実質的に回避するように、未だ実行されていなくてよい。他の場合には、それぞれのスルホールビアを形成するのに先立ち幾つかの製造ステップが実行されてよく、あるいは製造ステップの幾つかは、スルホールビアを設けるために必要な少なくとも幾つかのステップと共通に実行されてよい。図示される製造段階においては、更に形成されるべきスルホールビアのための対応する開口の位置及び横方向のサイズを規定するように、適切なエッチングマスクが設けられてよい。例えば、エッチングマスク１０４が場合によってはハードマスク材質と組み合わされるレジスト材質から構成されてよい一方、他の場合には、窒化シリコン、二酸化シリコン、炭化シリコン等のような適切なハードマスク材質がレジスト材質に基いてパターニングされてよく、レジスト材質は後で除去されてよい。従って、スルホールビアが基板１０１を通過して延びるように形成されることになる対応する開口１０４ａを適切な横方向の寸法で対応する位置に形成することができる。前述したように、炭素材質の優れた電気的特性により、そして特に極めて高いアスペクト比の開口に対してさえも確実に充填することを可能にするであろうその堆積挙動により、開口１０４ａの横方向のサイズは、プロセス関連の側面を考慮するよりはむしろ設計基準を考慮して選択され得る。その結果、開口１０４ａが典型的には概ね１０〜５０μｍの横方向のサイズで設けられ得る一方、対応する開口１０４ａの位置は、対応する相互接続構造の全体的な複雑さの低下に対して選択されてよく、対応する相互接続構造は、半導体層１０３の内部及び上方に更に形成されるべき回路要素を１つ以上のスルホールビアと電気的に接続することができる。例えば、トランジスタ等の形成の間に用いられるべきプロセス技術を考慮した炭素ベース材質の高度な適合性により、実際の回路要素に対するそれぞれのスルホールビアの近接近は、回路要素にネガティブな影響を実質的には及ぼさないであろうから、対応する回路レイアウトの全体的な複雑さを低減することができる。
【００２０】
典型的には、図１ａに示される半導体デバイス１００は、設計規則に従い開口１０４ａを有するエッチングマスク１０４を設けるための位置決め及びパターニングレジームを含む十分に確立されたプロセス技術に基いて形成することができる。次いで、デバイス１００がエッチング雰囲気１０５に曝され、半導体層１０３を通って、埋め込み絶縁層１０２が設けられている場合にはそれを通って、そして基板１０１内までそれを通ってエッチングがなされてよい。例えばシリコン材質及びゲルマニウム材質を通ってのエッチングのための多数の高度に異方性のエッチング技術が当該分野において利用可能であり、また用いられるであろう。即ち、エッチングマスク１０４に対して選択的に基板１０１を通ってエッチングするために、例えばフッ素、塩素等に基くプラズマ支援エッチング技術を容易に用いることができる。例えばその上に基板１０１を位置させるための任意の適切なキャリア材質の形態にある、あるいは対応する犠牲材質層等を形成することによる適切な「エッチング停止」材質が背面側１０１ｂの上方に配置されてよいことが理解されるべきである。
【００２１】
図１ｂは図１ａのエッチングプロセス１０５の後であって且つ図１ａのエッチングプロセス１０５の間に形成された開口１０１ａの少なくとも側壁部分１０１ｓ上に絶縁材質層を形成するためのプロセス１０６の間における半導体デバイス１００を模式的に示している。他の場合において基板１０１が絶縁材質を代表するときには、絶縁材質１０７は、開口１０１ａの全体の深さに対して形成される必要はなく、半導体層１０３を通って延びている部分のような伝導性部分に制限されてよい。例えば、プロセス１０６は、少なくとも基板１０１及び半導体層１０３内にシリコン酸化物のような対応する半導体酸化物をもたらし得る酸化プロセスを代表してよい一方で、層１０２（図１ａ参照）が設けられている場合におけるそれのような対応する埋め込み絶縁層内には、対応する絶縁酸化物は必要ではないであろう。他の場合には、プロセス１０６は、任意の適切な絶縁材質を例えば１００ｎｍ以上の指定の厚みで設けるための堆積プロセスを備えていてよく、側壁１０１ｓの確実な被覆が達成される限りにおいて、対応する層厚はそれほど臨界的でなくてよい。例えば、十分に確立された堆積レシピが利用可能である二酸化シリコン、窒化シリコン等の多くの絶縁材質が用いられてよい。複数の基板が共通に処理され得る一方で前面側１０１ｆ及び背面側１０１ｂから同時に堆積が発生してもよい場合には、対応するプロセス１０６は炉等の適切なプロセスツールを用いて容易に実施することができる。
【００２２】
図１ｃは更に進んだ製造段階における半導体デバイス１００を模式的に示している。図示されるように、例えば実質的に純粋な炭素の形態にある炭素含有材質１０８ａを堆積するために、デバイス１００は堆積環境１０８に曝されてよく、炭素含有材質１０８ａは、材質１０８ａの全体的な伝導性を更に高めるために適切なドーパント種を備えている炭素材質の形態にあってもよい。堆積プロセス１０８は十分に確立された堆積技術に基いて実行することができ、ここでは、炭化水素含有ガス先駆体が高度に可制御な方法で分解され得るガス雰囲気を確立することによって、開口１０１ａの確実な充填を実質的にボイドなしで達成することができる。例えば、デバイス１００は炉のような適切な堆積ツール内に位置させられてよく、そして場合によっては水素等の適切なキャリアガスを供給しながら規定の温度、例えば概ね９００℃〜１１００℃まで加熱されてよい。ある程度の温度安定化の後、概ね１００Ｔｒｒ乃至数百Ｔｒｒの範囲にあってよい特定の堆積圧力を確立するように、メタン（ＣＨ４）のような炭素含有先駆体ガスが供給されてよく、それにより先駆体ガスの分解が開始され、高いアスペクト比の開口１０１ａ内であっても炭素材質の実質的に共形的な(conformal)堆積がもたらされ得る。概ね１０μｍ以下の横方向の寸法を有する開口１０１ａに対しては、中間エッチングステップを伴う２つ以上の堆積ステップの後に実質的にボイドのない充填を得るために、開口１０１ａの終端部で望ましくは炭素材質を除去するように、中間エッチングステップを伴う幾つかの堆積ステップが実行され得る堆積レジームが用いられてよいことが理解されるべきである。その結果、堆積プロセス１０８の後、開口１０１ａを炭素材質で充填することができ、炭素材質は場合によってはホウ素、窒素、リン、ヒ素等の任意のドーパントを含んでいてよく、それにより材質１０８ａの全体的な伝導性を更に高めることができる。他の場合には、実質的に純粋な炭素材質が堆積させられてよい。堆積プロセス１０８は任意の適切な堆積ツール、例えば炉に基いて実行することができ、堆積ツール内では、前面側１０１ｆ及び背面側１０１ｂからの先駆体ガスの接触を可能にするように複数の基板が配置されてよく、それによりプロセス１０８のギャップ充填能力を高めることができる。他の場合には他の戦略が用いられてよく、例えば堆積プロセス１０８の後に除去されてよい対応する犠牲層が背面側又は前面側に形成されてよい。例えばエッチングプロセス１０５（図１ａ参照）の間に対応するエッチング停止層が設けられていた場合には、対応する層が未だ存在していてよく、従って任意の基板ホルダ等を実質的に汚染することなしに単一ウエハ堆積ツール内での処理が可能になる。
【００２３】
図１ｄは図１ｃのプロセス１０８の間に堆積させられた任意の過剰な材質を除去するような除去プロセス１０９の間における半導体デバイス１００を模式的に示している。この目的のために、酸素又は水素雰囲気に基くプラズマ支援エッチングレシピのような任意の適切なプロセス技術が用いられてよく、ここでは二酸化シリコン等の他の材質に対して炭素材質を選択的に容易に除去することができる。例えば、対応するエッチングプロセスが実行されてよくそして絶縁材質１０７内又は絶縁材質１０７上で停止させられてよく、それにより互いに電気的に分離される複数のスルホールビア１１０を形成することができる。他の場合には、除去プロセス１０９は、ＣＭＰプロセス（化学的機械的研磨）等のような研磨プロセスを含む平坦化プロセスを備えていてよい。半導体層１０３の残留部分は未だ絶縁層１０７によって保護されているであろうから、背面側１０１ｂ及び前面側１０１ｆに対するそれぞれの除去プロセス１０９を効果的に実行することができる。
【００２４】
図１ｅは更に進んだ製造段階における半導体デバイス１００を模式的に示している。図示されるように、デバイス１００は、半導体層１０３の内部及び上方に形成される複数の回路要素１２１を提供するレベルとして理解されるべきデバイスレベル１２０を備えていてよい。デバイス１００の全体的な構造に応じて、回路要素１２１は電界効果トランジスタ、バイポーラトランジスタ、ダイオード構造、パワートランジスタ、抵抗構造、キャパシタ等を代表してよい。また、デバイスレベル１２０は適切なコンタクト構造１２２を含んでいてよく、コンタクト構造１２２は、デバイスレベル１２０の上方に設けられてよいメタライゼーションシステム１３０に回路要素１２１を接続することができる。例えば、メタライゼーションシステム１３０は１つ以上のメタライゼーション層１３１，１３２を備えていてよく、メタライゼーション層１３１，１３２は、考慮されている回路レイアウトのために必要な「配線ネットワーク」を確立するようにそれぞれの金属線及びビアがその内部に組み込まれてよい適切な誘電体材質を備えている複数の層として理解されてよい。また、デバイスレベル１２０及び／又はメタライゼーションシステム１３０は、周辺コンポーネント又は他の半導体デバイスへの接続を可能にするように全体的な回路レイアウトに従ってスルホールビア１１０にも接続していてよく、周辺コンポーネント又は他の半導体デバイスは、デバイス１００とは別個に製造されてよく、また三次元チップ構造を形成するように後の製造段階でデバイス１００に取り付けられてよい。例えば図示される実施形態では、コンタクト構造１２２はスルホールビア１１０を１つ以上のメタライゼーション層１３１，１３２に接続することができ、メタライゼーション層１３１，１３２は次いで１つ以上の回路要素１２１への必要な電気的接続を確立することができる。他の場合には、１つ以上のスルホールビア１１０は、例えば半導体層１０３又は基板材質１０１を介して１つ以上の回路要素１２１に直接的に接続されてよい。便宜上、任意のそのような電気的接続は図１ｅには示されていない。
【００２５】
図１ｅに示される半導体デバイス１００は、回路要素１２１及びメタライゼーションシステム１３０に関して十分に確立されたプロセス技術に基いて形成することができる。前述したように幾つかの実施形態では、スルホールビア１１０を完成した後に、回路要素１２１を形成するための任意の臨界的なプロセスステップが実行されてよい一方で他の場合には、少なくとも幾つかのプロセスステップは対応する製造プロセスに先立ち又はその間に実行されてよく、例えばスルホールビア１１０の形成に先立ち又はその間に分離溝が形成されてよい。更に他の場合には、炭素材質に基いてスルホールビアを形成するために用いられる対応する製造プロセスは、回路要素１２１の形成の間に用いられる材質及びプロセスと高度な互換性を提供し得るので、必要であればスルホールビア１１０はデバイスレベル１２０を完成させた後で且つメタライゼーションシステム１３０を形成するのに先立って形成されてよい。例えば、適切であると考えられる場合には、スルホールビア１１０の炭素材質の堆積の間に用いられる高められた温度は、デバイスレベル１２０内のドーパントを活性化させるための焼鈍プロセスとして用いることができる。
【００２６】
従って、炭素材質に基いてスルホールビア１１０を設けることによって、高度に効率的な製造シーケンスを達成することができる。
【００２７】
図１ｆ〜１ｊを参照して、減少させられた厚みの基板の前面側から背面側へ延在するスルホールビアを得るように、開口を形成しそして基板材質の一部分を除去することによってスルホールビアが形成され得る更なる例示的な実施形態を以下に説明する。
【００２８】
図１ｆは半導体層１０３を通りそして少なくとも最終的な半導体デバイス１００の基板１０１の望ましい厚みを代表する基板１０１内の深さまで延在するそれぞれの開口１０１ｃを含む早い製造段階での半導体デバイス１００を模式的に示している。即ち、開口１０１ｃは、半導体デバイス１００を完成させた後の基板１０１の目標厚みに少なくとも等しいか又はそれよりも大きい深さを有している。開口１０１ｃを形成することに関しては、図１ａを参照して既に説明したのと同一の基準を適用することができる。
【００２９】
図１ｇは絶縁層１０７を形成した後の半導体デバイス１００を模式的に示しており、このことは、前述したように堆積、酸化等によって達成され得る。
【００３０】
図１ｈは開口１０１ｃを炭素材質１０８ａで充填するような堆積プロセス１０８の間における半導体デバイス１００を模式的に示しており、ここでは前述したのと同様のプロセスパラメータを用いることができる。従って、開口１０１ｃの確実な充填を達成することができ、この場合、必要であれば、前述したように任意のボイドの生成を回避するように、中間エッチングステップを伴う２つ以上の堆積ステップが用いられてよい。
【００３１】
図１ｉは過剰な材質を除去してそれにより電気的に絶縁された複数のビア１１０ａを形成する除去プロセス１０９の間における半導体デバイス１００を模式的に示している。除去プロセス１０９は、前述したように研磨プロセス、エッチングプロセス等を備えていてよい。幾つかの例示的な実施形態では、図１ｅを参照して既に説明したように、完全な回路要素を場合によってはメタライゼーションシステムと組み合わせて形成することによって、更なる処理が続けられてよい。その結果この場合には、対応する製造プロセス及び基板取り扱い動作が、初期厚みを有する基板１０１に基いて実行されてよく、それによりデバイス１００の高い機械的な完全性を提供することができる。他の場合において、半導体デバイス１００の更なる処理に適合可能な減少させられた厚みを有する基板１０１が考えられているときには、回路要素及び／又はメタライゼーションシステムを実際に完成させるのに先立ち基板１０１の材質が除去されてよい。
【００３２】
図１ｊは、基板１０１の材質をその背面側から除去し、それによりビア１１０ａについてもこれを「開口させ」、それによりビア１１０ａの底１１０ｂを露出させることでスルホールビアを形成するように設計されているプロセス１０９ａの間における半導体デバイス１００を模式的に示している。従って、除去プロセス１０９ａの間に所望の残留厚み１０１ｔが調節されてよく、ここでは、ビア１１０ａの初期の深さが厚み１０１ｔに沿って延びている限りにおいて、厚み１０１ｔはプロセス及びデバイスの要求に従って変化してよい。既に論じられたように、例えば十分に確立された研磨レシピの形態にある除去プロセス１０９ａは、基板１０１の機械的な完全性を高める利益を維持するように、極めて遅い製造段階で実行されてよい一方で、他の場合において適切であると考えられるときには、基板１０１を薄くすることは全体的な製造フローの任意の他の段階で実施されてよい。適切であると考えられる場合には、除去プロセス１０９ａは基板１０１をダイシングした後に実行されてもよいことが理解されるべきである。
【００３３】
図１ｋはデバイス１００が他の半導体デバイス１５０と組み合わされることになっている場合における更に進んだ製造段階での基板１００を模式的に示しており、半導体デバイス１５０もまた、デバイスレベル１５２及び適切なメタライゼーションシステム即ち相互接続構造１５３との組み合わせにおいて基板１５１を備えていてよい。例えば、デバイス１５０の相互接続構造は、スルホールビア１１０に接続されていてよいバンプ構造１１２に接続されることになるコンタクトパッド１５４を備えていてよい。従って、デバイス１００及び１５０を機械的に接続した後に、パッド１５４への機械的及び電気的な接続を形成するように、バンプ構造１１２がリフローさせられてよい。他の場合には、十分に確立された技術に従って、デバイス１００，１５０を機械的及び電気的に接続するために適切な接着剤が用いられてよい。デバイス１００，１５０によって形成される積層構造は任意の適切な方法で達成することができ、即ち全体的な要求に応じてスルホールビア１１０は相互接続構造１５３と接続してよくあるいはデバイス１５０の基板１５１内に形成される対応するスルホールビアシステム（図示せず）と接続してよいことが理解されるべきである。スルホールビア１１０はデバイス１００及び１５０の間での効果的な空間節約相互接続システムを提供することができるので、洗練された積層三次元チップ構造を単一のパッケージ内で提供することができ、それにより全体的な三次元パッキング密度を極めて大きくすることが可能になる。
【００３４】
結果として、本開示は、炭素材質に基いてスルホールビアを効率的に形成することができ、それにより回路要素及びメタライゼーションシステムを形成するために用いられる製造技術に関して高度な互換性及び柔軟性を提供することができる一方で、例えば多結晶シリコンベースのスルホール相互接続構造と比較して優れた電気的性能を提供することができる技術及び半導体デバイスを提供する。
【００３５】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、明細書は、例示的なものとしてのみ解釈されるべきであり、また本開示を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【技術分野】
【０００１】
本開示は、概して集積回路の製造の分野に関し、更に特定的にはデバイスの基板材質を通って延びるビア(vias)によって異なるデバイスレベルを接続するための相互接続構造に関する。
【背景技術】
【０００２】
最新の集積回路においては、極めて多数の個別の回路要素、例えばＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ要素の形態にある電界効果トランジスタ、抵抗、キャパシタ等が単一のチップ区域上に形成される。典型的には、これらの回路要素の形状サイズは、５０ｎｍ以下の臨界的寸法で大量生産技術により形成されまた速度及び／又は電力消費に関して改良された一定の性能を有する現時点で入手可能な集積回路を提供するために、新しい回路世代の導入毎に継続的に減少させられている。トランジスタのサイズの減少は、ＣＰＵのような複雑な集積回路のデバイス性能を確実に向上させる上で重要な側面である。サイズの減少は一般的にはスイッチング速度の増大を伴い、それによりトランジスタレベルでの信号処理性能が高まる。
【０００３】
多数のトランジスタ要素に加えて、キャパシタ、抵抗、相互接続構造等の多数の受動的回路要素が基本的回路レイアウトによる要求に応じて集積回路内に典型的には形成される。能動的回路要素の寸法の減少に起因して、個々のトランジスタ要素の性能が向上し得るだけでなく、それらのパッキング密度もまた改善されるであろうから、多くの機能性を所与のチップ区域内に組み込むことに対する潜在力が提供され得る。この理由により、アナログ回路、デジタル回路等の異なる種類の複数の回路を含む高度に複雑な回路が開発されてきており、それにより全体のシステムが単一のチップ上に提供され得る（ＳｏＣ）。
【０００４】
高度に複雑な集積回路においては、トランジスタ要素が当該デバイスの全体的な性能を実質的に決定する主要な回路要素であるが、キャパシタ及び抵抗や特に複雑な相互接続システム即ちメタライゼーションシステムのような他の構成部分も必要であろうし、これらの受動回路要素のサイズもまた、貴重なチップ面積を過度に消費することのないように、トランジスタ要素の縮小化に対して調節される必要があろう。
【０００５】
典型的には、単位面積あたりのトランジスタ等の回路要素の数が、対応する半導体デバイスのデバイスレベルにおいて増えるのに従って、そのデバイスレベル内の回路要素に関連する電気的な接続の数もまた、典型的には超比例的に(in an over-proportional manner)増えるであろうから、複数の積層されたメタライゼーション層を含むメタライゼーションシステムの形態で提供され得る複雑な相互接続構造が必要になろう。洗練された半導体デバイスにおいては、信号伝搬遅延は典型的にはデバイスレベル内のトランジスタ要素によってよりはむしろメタライゼーションシステムによって実質的に制限されるであろうから、これらのメタライゼーション層においては、層内レベルの電気的接続を提供する金属線及び層間レベルの接続を提供するビアは、寄生ＲＣ（抵抗性容量性）時定数を減少させるような適切な誘電体材質との組み合わせにおいて銅等の高伝導性金属に基いて形成されるであろう。しかし、相互接続構造の望ましい密度を提供するように高さ次元でメタライゼーションシステムを拡張することは、洗練された低ｋ誘電体の材質特性によって与えられる寄生ＲＣ時定数及び順列(permutations)によって制限され得る。即ち、典型的には誘電定数の低減はこれらの誘電体材質の機械的な安定性の低下を伴うので、種々の製造ステップの間における歩留まり低下及び半導体デバイスの動作の間における信頼性の低下を考慮すると、互いの上面に積み重ねられるであろうメタライゼーション層の数もまた制限されるかもしれない。このように、メタライゼーション層の数は任意には増やすことができないので、単一の半導体チップ内に設けられる半導体デバイスの複雑さは、対応するメタライゼーションシステムの能力によって、また特に洗練された低ｋ誘電体材質の特性によって制限されるであろう。この理由により、２つ以上の個々の半導体チップを積み重ねることによって、それぞれのパッケージの与えられたサイズ又は面積に対する回路要素の全体的な密度を更に高めることが提案されてきており、これら２つ以上の個々の半導体チップは、極めて複雑な半導体デバイスを単一のチップ上に製造するプロセスの間に直面する多くの問題を回避しつつ全体として複雑なシステムを提供するように、独立した方法によって、しかし相互に関連する設計で製造することができる。例えば、メモリ区域等のような適切に選択された機能ユニットが、対応するメタライゼーションシステムの製造を含む十分に確立された製造技術に従って単一のチップ上に形成され得る一方で、高速且つ高電力(powerful)な論理回路のような他の機能ユニットは、別個のチップとして独立に形成され得るが、全体的に１つの機能回路を形成するようにそれぞれの相互接続システムが個々のチップの後続の積み重ね及び付着を可能にすることができ、その機能回路は次いで単一のユニットとしてパッケージングすることができる。このように、個々の半導体チップを積み重ねることによって、パッケージ内の極めて大きな利用可能な体積を用いることができるので、対応する三次元構造は、１つのパッケージの与えられた面積に対して回路要素及びメタライゼーション形状の増大された密度を提供することができる。この技術は、所与の技術標準のための所与のパッケージサイズに対するパッキング密度及び機能性を高めるための有望な手法を代表する一方で、例えば高度に臨界的な多数のメタライゼーション層を積み重ねることを考慮するときに極めて臨界的な製造技術を回避することができるのであるが、信頼性があり且つ十分に実行可能な方法での個々の半導体チップの電気的な接続を可能にするように、適切なコンタクト要素が設けられる必要があろう。このために、少なくとも一方のチップの基板材質を通過するようにスルホールビア(through hole vias)を形成して第２の半導体チップのそれぞれのコンタクト要素との電気的な接続を可能にする一方で、第１の半導体チップのメタライゼーションシステムを他の半導体チップ又はパッケージ基板等と更に接続するために利用可能にすることが示唆されてきている。これらのビアの横方向の寸法はまた、貴重なチップ面積を節約することを考慮して減少させられているであろう一方で、基板材質の厚みは自由には減少させられていないであろうから、スルホールビアは典型的には大きなアスペクト比のコンタクト要素を代表するであろう。加えて、電気的な性能を考慮すると、要求される高い電流密度を受け入れると共に、個々の半導体チップの間での電気的な信号の交換が適度に高いクロック周波数に基いて達成される必要があろうシステム内での信号伝搬遅延を低減するように、スルホールビアの伝導度は高いレベルで維持されるべきである。
【０００６】
このような状況に鑑み、従来の手法では、コンタクト構造及びメタライゼーションシステムの製造からも知られている十分に確立された製造技術に基き、対応する大きなアスペクトのスルホールビアが形成されることがあり、当該製造技術は、適度に薄い誘電体材質内のビア開口及び溝のようなそれぞれの開口のエッチングと、窒化チタン、タングステン等の伝導性バリア材質との組み合わせにおける銅のような金属含有材質でのこれらの開口の後続の充填とを含むであろう。対応する技術をスルホールビアのための製造シーケンスに受け渡すことによって、高い電気的性能に関する要求に適合する適切な高い伝導度の値を得ることができる。しかし、これらの材質の温度安定性は低いであろうから、これらのプロセスステップは、典型的には極めて進歩的な製造段階において、即ちデバイスレベル内へのトランジスタのような回路要素の形成の間に通常は必要になるであろう任意の高温プロセスの後に実行されなければならないであろう。このように、スルホールビアのための大きなアスペクト比の開口を形成し次いで高伝導性材質でこれを充填することは、全体的なプロセスフローに著しい影響を与えるであろうし、またデバイスレベル内の回路要素に対して不都合な影響を及ぼすであろう。例えば、この製造段階においてデバイスレベル内に既に形成されているであろう任意の回路要素にも従って影響を及ぼしかねない基板を通してエッチングするように、洗練されたエッチング及びマスキングレジームが必要になるであろう。
【０００７】
一方、ドーピングされた多結晶シリコンのような適度に高い温度安定性を呈する伝導性材質は低い伝導度を呈するであろうから、温度安定多結晶シリコン材質に基いて早い製造段階で対応するスルホールビアを形成することは、結果として得られる相互接続構造の電気的な性能を考慮すると、あまり望ましいものではないであろう。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した事情に鑑み、本開示は、スルホールビアを適切な製造段階において高い温度安定性で形成することができる一方で、上述した問題の１つ以上を回避し又は少なくとも低減することができる技術及び半導体デバイスに関連している。
【課題を解決するための手段】
【０００９】
概して本開示は、炭素含有伝導性材質に基いてスルホールビアが形成され得る半導体デバイス及び技術に関連し、炭素含有伝導性材質は、高い温度安定性を呈するであろうから、スルホールビアを形成するプロセスを半導体デバイスの全体の製造フローに適切に実装する上での高度な柔軟性を提供することができる。例えばここに開示される幾つかの例示的な側面においては、スルホールビアは、デバイスのデバイスレベル内及びメタライゼーションシステム内に回路要素を形成するための任意の製造ステップに先立ち形成されてよく、それによりスルホールビアを形成するための製造シーケンスの任意のネガティブな影響を実質的に完全に回避することができる。一方、幾つかの例示的な実施形態では実質的に純粋な炭素材質として提供され得る炭素含有伝導性材質は、プロセス誘起の欠陥を除いては、優れた温度安定性を有するであろうから、回路要素及びメタライゼーションシステムを形成するための後続の製造プロセスの間における任意の高温プロセスは、スルホールビアの電気的及び化学的特性に対してネガティブな影響を実質的には及ぼさないであろう。他方で、炭素含有材質は、回路要素の形成の間に用いられる他の製造技術と高度な互換性を呈する十分に確立された堆積技術に基いて堆積させることができ、他の場合には、スルホールビアの製造は、全体的な製造フローの任意の適切な段階に配置することができ、高伝導性スルホールビアを形成する場合に従来の手法において見られるような高温ステップに関する任意の制約とは無縁である。このように、堆積に関して及び材質をパターニングすることに関しても十分に確立された炭素材質の特性との組み合わせにおいて、具体的には概ね２ミリオーム・ｃｍ以下の抵抗率を有するであろう炭素含有伝導性材質の本来的に高い伝導性は、回路要素の形成の間に他のプロセスステップにネガティブな影響を実質的に及ぼすことなしに、スルホールビアを設ける上での高い柔軟性を提供することができる。
【００１０】
ここに開示される１つの例示的な半導体デバイスは、前面側及び背面側を有する基板と、前面側の上方に設けられる半導体層の内部及び上方に形成される複数の回路要素とを備えている。追加的に半導体デバイスは、少なくとも背面側まで延びるように基板内に形成されるスルホールビアを備えており、スルホールビアは伝導性充填材質として炭素ベースの材質を備えている。
【００１１】
ここに開示される１つの例示的な方法は、半導体デバイスの基板内に開口を形成することを備えており、開口は基板の前面側から基板の背面側まで延びている。更に、開口は炭素を含む伝導性材質で充填され、また追加的に回路要素が基板の前面側の内部及び上方に形成される。
【００１２】
ここに開示される更なる例示的な方法は、半導体デバイスの基板の前面側内へ開口を形成することを備えており、開口は基板内へ延びている。追加的に方法は、開口を炭素含有伝導性材質で充填することと、開口及び炭素含有伝導性材質の底を露出させるように基板の材質をその背面側から除去することとを備えている。最後に方法は、前面側の上方に回路要素を形成することを備えている。
【図面の簡単な説明】
【００１３】
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００１４】
【図１ａ】図１ａは例示的な実施形態に従い炭素材質に基きスルホールビアを形成する種々の製造段階の間に半導体デバイスをその上に形成するための基板を模式的に示す断面図（その１）である。
【図１ｂ】図１ｂは例示的な実施形態に従い炭素材質に基きスルホールビアを形成する種々の製造段階の間に半導体デバイスをその上に形成するための基板を模式的に示す断面図（その２）である。
【図１ｃ】図１ｃは例示的な実施形態に従い炭素材質に基きスルホールビアを形成する種々の製造段階の間に半導体デバイスをその上に形成するための基板を模式的に示す断面図（その３）である。
【図１ｄ】図１ｄは例示的な実施形態に従い炭素材質に基きスルホールビアを形成する種々の製造段階の間に半導体デバイスをその上に形成するための基板を模式的に示す断面図（その４）である。
【図１ｅ】図１ｅは更なる例示的な実施形態に従いスルホールビアの製造の後に回路要素及びメタライゼーションシステムが形成されてよい更に進んだ製造段階における基板を模式的に示す断面図である。
【図１ｆ】図１ｆは更なる例示的な実施形態に従い基板材質内に高いアスペクト比の開口を形成した後にその開口を炭素含有材質で充填する種々の製造段階の間における基板を模式的に示す断面図（その１）である。
【図１ｇ】図１ｇは更なる例示的な実施形態に従い基板材質内に高いアスペクト比の開口を形成した後にその開口を炭素含有材質で充填する種々の製造段階の間における基板を模式的に示す断面図（その２）である。
【図１ｈ】図１ｈは更なる例示的な実施形態に従い基板材質内に高いアスペクト比の開口を形成した後にその開口を炭素含有材質で充填する種々の製造段階の間における基板を模式的に示す断面図（その３）である。
【図１ｉ】図１ｉは更なる例示的な実施形態に従い基板材質内に高いアスペクト比の開口を形成した後にその開口を炭素含有材質で充填する種々の製造段階の間における基板を模式的に示す断面図（その４）である。
【図１ｊ】図１ｊは更なる例示的な実施形態に従いスルホールビアを得るように基板材質がその背面側から除去されてよい製造段階における基板を模式的に示す断面図である。
【図１ｋ】図１ｋは複合デバイスを得るのに先立ち２つの別個に形成される半導体デバイスを模式的に示しており、ここでは更なる例示的な形態実施形態に従い少なくとも一方のデバイスは炭素含有材質に基き両者のコンポーネントを電気的に接続するためのスルホールビアを備えている。
【発明を実施するための形態】
【００１５】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００１６】
概して本開示は、スルホールビア、即ち高いアスペクト比のコンタクト要素が炭素に基く高伝導性材質に基いて形成され得る半導体デバイス及び技術に関連しており、炭素に基く高伝導性材質は、優れた堆積特性を呈することができると共に、十分に確立されたエッチング及び平坦化技術によって容易にパターニングすることもできる一方で、加えて温度安定性に関する優れた特性が、複雑な集積回路を形成するための全体的な製造フローに対して、スルホールビアを形成する製造プロセスを適切に実装する上での高度な柔軟性を提供することができる。ここに開示される幾つかの例示的な側面においては、個々の複数の半導体チップの三次元的な集積化という背景においてスルホールビアを効果的に用いることができ、ここでは、任意の適切な製造段階で、例えばトランジスタ、メタライゼーション構造等のような回路要素のための臨界的な製造ステップを実行するのに先立ち、１つ以上の個々の半導体チップ内にスルホールビアが形成されてよく、それによりスルホールビア及び臨界的な回路要素に関する製造プロセスの任意の干渉を実質的に回避することができる。１つの例示的な実施形態においては、スルホールビア内の炭素材質又はその部分部分の優れた温度安定性は、トランジスタ等の形成の間に要求される任意の高温ステップの後であってもスルホールビアの実質的に一定の特性を提供することができるので、スルホールビア又は少なくともその大部分は、対応する半導体基板のデバイスレベル内にトランジスタ要素を画定するための任意のプロセスステップを実際に実行するのに先立って設けられてよい。また、例えば高濃度でドープされた多結晶シリコンと比較して顕著に高いであろう炭素材質の本来的な高伝導性に加えて、例えば炭素含有先駆体ガスの分解による炭素材質のための高度に効率的な堆積技術の利用可能性に起因して、また、スルホールビアの対応する横方向寸法は、多結晶シリコン関連の手法では見られたであろう堆積関連の制約及び伝導性の低下によっては実質的には決定されないであろうから、個々のスルホールビアのサイズを適切に適合させることによって追加的な設計の柔軟性を得ることができる。このように、増加した数のスルホールビアは１つ以上のコンポーネントのチップ区域を越えて位置させることができるので、電気的性能及び／又は空間的制約に適合させられた横方向の寸法を有する炭素含有スルホールビアに基いて複雑な「相互接続構造」を確立することができ、それにより小さい面積消費で複合半導体デバイスの複雑さを高めることも可能になる。例えば、デバイスレベル内の回路要素、例えばトランジスタ等に直接的に接続されてよい１つの半導体デバイスのスルホールビアは、更なる半導体チップのメタライゼーションシステムに直接的に接続されていてよい一方で、他の場合には１つのコンポーネントのスルホールビア相互接続構造は他のコンポーネントのスルホールビア相互接続構造に接続してよく、このことは適切なバンプ構造等で達成することができ、両者のメタライゼーションシステムは周辺の又は他の半導体チップへの接続のために利用可能である。更に他の例示的な実施形態においては、炭素材質に基くスルホールビアの高い設計柔軟性は、別個の基板上に製造され得る半導体チップに追加的なメタライゼーションシステムを効果的に付け加える可能性をもたらすことができ、それにより複雑性を低減することができ、またこれに伴い実際のチップ内メタライゼーションシステムの歩留まりの低下が生じる蓋然性を低くすることができる。
【００１７】
以下、添付図面を参照して更なる例示的な実施形態をより詳細に説明する。
【００１８】
図１ａは早い製造段階における半導体デバイス１００の断面図を模式的に示している。図示されるように、半導体デバイス１００は、その特定の一部分が図示されている基板１０１を備えていてよく、基板１０１内には、スルホールビアに基く進歩的な相互接続構造が形成されることになる。基板１０１は任意の適切なキャリア材質、例えばシリコン、ゲルマニウム等の半導体材質を代表してよく、基板１０１はガラス等の絶縁キャリア材質を代表するかもしれない。また、シリコンベース材質、シリコン／ゲルマニウム材質、任意の他の適切な半導体複合物のような半導体層１０３が基板１０１の上方に形成されてよく、幾つかの場合には、半導体層１０３はエピタキシャル的に成長させられた半導体材質のような結晶性材質の上部を代表してよく、結晶性材質は半導体材質の形態で設けられている場合における基板１０１の結晶性テンプレート材質に基いて形成されてよい。幾つかの例示的な実施形態では、図示されるように、基板１０１及び半導体層１０３は、しばしば埋め込み絶縁層と称される絶縁層によって分離されていてよい実質的に結晶性の半導体材質を備えていてよく、それによりＳＯＩ（シリコン・オン・インシュレータ）構造が画定されてよい。しかし、半導体デバイスの製造の間、半導体材質１０３の異なる結晶学的特性を提供することができるハイブリッド基板のような複数の異なる基板構造が典型的には用いられてよく、あるいはデバイス１００の製造の間における特定の特性等に関して基板材質及び半導体層１０３の異なる結晶学的構造が用いられてよいことが理解されるべきである。同様に、デバイス及びプロセスの要求に応じて望ましい種類の歪が半導体層１０３内に設けられてよい。基板１０１は典型的には、半導体層１０３及び設けられている場合には埋め込み絶縁層１０２と比較して十分に厚いので、これまでに説明されている構成部分の寸法は尺度に忠実であろうことが理解されるべきである。例えば基板１０１は数百ミクロンの厚みを有していてよい一方で、半導体層１０３は、半導体層１０３の内部及び上方に形成されるべき回路要素に応じて数ミクロン、そしてそれよりも十分に小さい厚みを有していてよい。以下の説明では、基板１０１の前面側１０１ｆ及び背面側１０１ｂについても言及されることがあり、前面側及び背面側のこの定義は、その内部及び上方にトランジスタ等の主要な回路要素がデバイス１００の更なる処理の間に形成されることになる半導体層１０３の位置を参照していてよい。また、「上方に(above)」、「下方に(below)」、「横方向に(lateral)」等の任意の位置的な記述は、前面側１０１ｆ及び背面側１０１ｂのような適切な参照構成部分を参照しているものとして考えられることが理解されるべきである。例えば、ここでは一般的に位置的な記述は２つの参照面１０１ｆ、１０１ｂの一方を参照するであろうことが仮定されている。例えば、半導体層１０３は前面側１０１ｆの「上方に」位置していてよい一方で、埋め込み絶縁層１０２が設けられており且つ基板１０１の一部として考えられている場合には、埋め込み絶縁層１０２は前面側１０１ｆの「下方に」位置しているとして考えられてよい。同様に、背面側１０１ｂに形成される材質層のような任意の構成部分は従って、背面側１０１ｂの「上方に」位置していてよい。
【００１９】
また、１つの例示的な実施形態においては、半導体要素にとって重要なプロセスステップ、例えば半導体層１０３をパターニングすること、ドーパント種のイオン注入等は、対応するスルホールビア相互接続システムを製造するように形成されるべき後続のプロセスステップの任意の相互作用を実質的に回避するように、未だ実行されていなくてよい。他の場合には、それぞれのスルホールビアを形成するのに先立ち幾つかの製造ステップが実行されてよく、あるいは製造ステップの幾つかは、スルホールビアを設けるために必要な少なくとも幾つかのステップと共通に実行されてよい。図示される製造段階においては、更に形成されるべきスルホールビアのための対応する開口の位置及び横方向のサイズを規定するように、適切なエッチングマスクが設けられてよい。例えば、エッチングマスク１０４が場合によってはハードマスク材質と組み合わされるレジスト材質から構成されてよい一方、他の場合には、窒化シリコン、二酸化シリコン、炭化シリコン等のような適切なハードマスク材質がレジスト材質に基いてパターニングされてよく、レジスト材質は後で除去されてよい。従って、スルホールビアが基板１０１を通過して延びるように形成されることになる対応する開口１０４ａを適切な横方向の寸法で対応する位置に形成することができる。前述したように、炭素材質の優れた電気的特性により、そして特に極めて高いアスペクト比の開口に対してさえも確実に充填することを可能にするであろうその堆積挙動により、開口１０４ａの横方向のサイズは、プロセス関連の側面を考慮するよりはむしろ設計基準を考慮して選択され得る。その結果、開口１０４ａが典型的には概ね１０〜５０μｍの横方向のサイズで設けられ得る一方、対応する開口１０４ａの位置は、対応する相互接続構造の全体的な複雑さの低下に対して選択されてよく、対応する相互接続構造は、半導体層１０３の内部及び上方に更に形成されるべき回路要素を１つ以上のスルホールビアと電気的に接続することができる。例えば、トランジスタ等の形成の間に用いられるべきプロセス技術を考慮した炭素ベース材質の高度な適合性により、実際の回路要素に対するそれぞれのスルホールビアの近接近は、回路要素にネガティブな影響を実質的には及ぼさないであろうから、対応する回路レイアウトの全体的な複雑さを低減することができる。
【００２０】
典型的には、図１ａに示される半導体デバイス１００は、設計規則に従い開口１０４ａを有するエッチングマスク１０４を設けるための位置決め及びパターニングレジームを含む十分に確立されたプロセス技術に基いて形成することができる。次いで、デバイス１００がエッチング雰囲気１０５に曝され、半導体層１０３を通って、埋め込み絶縁層１０２が設けられている場合にはそれを通って、そして基板１０１内までそれを通ってエッチングがなされてよい。例えばシリコン材質及びゲルマニウム材質を通ってのエッチングのための多数の高度に異方性のエッチング技術が当該分野において利用可能であり、また用いられるであろう。即ち、エッチングマスク１０４に対して選択的に基板１０１を通ってエッチングするために、例えばフッ素、塩素等に基くプラズマ支援エッチング技術を容易に用いることができる。例えばその上に基板１０１を位置させるための任意の適切なキャリア材質の形態にある、あるいは対応する犠牲材質層等を形成することによる適切な「エッチング停止」材質が背面側１０１ｂの上方に配置されてよいことが理解されるべきである。
【００２１】
図１ｂは図１ａのエッチングプロセス１０５の後であって且つ図１ａのエッチングプロセス１０５の間に形成された開口１０１ａの少なくとも側壁部分１０１ｓ上に絶縁材質層を形成するためのプロセス１０６の間における半導体デバイス１００を模式的に示している。他の場合において基板１０１が絶縁材質を代表するときには、絶縁材質１０７は、開口１０１ａの全体の深さに対して形成される必要はなく、半導体層１０３を通って延びている部分のような伝導性部分に制限されてよい。例えば、プロセス１０６は、少なくとも基板１０１及び半導体層１０３内にシリコン酸化物のような対応する半導体酸化物をもたらし得る酸化プロセスを代表してよい一方で、層１０２（図１ａ参照）が設けられている場合におけるそれのような対応する埋め込み絶縁層内には、対応する絶縁酸化物は必要ではないであろう。他の場合には、プロセス１０６は、任意の適切な絶縁材質を例えば１００ｎｍ以上の指定の厚みで設けるための堆積プロセスを備えていてよく、側壁１０１ｓの確実な被覆が達成される限りにおいて、対応する層厚はそれほど臨界的でなくてよい。例えば、十分に確立された堆積レシピが利用可能である二酸化シリコン、窒化シリコン等の多くの絶縁材質が用いられてよい。複数の基板が共通に処理され得る一方で前面側１０１ｆ及び背面側１０１ｂから同時に堆積が発生してもよい場合には、対応するプロセス１０６は炉等の適切なプロセスツールを用いて容易に実施することができる。
【００２２】
図１ｃは更に進んだ製造段階における半導体デバイス１００を模式的に示している。図示されるように、例えば実質的に純粋な炭素の形態にある炭素含有材質１０８ａを堆積するために、デバイス１００は堆積環境１０８に曝されてよく、炭素含有材質１０８ａは、材質１０８ａの全体的な伝導性を更に高めるために適切なドーパント種を備えている炭素材質の形態にあってもよい。堆積プロセス１０８は十分に確立された堆積技術に基いて実行することができ、ここでは、炭化水素含有ガス先駆体が高度に可制御な方法で分解され得るガス雰囲気を確立することによって、開口１０１ａの確実な充填を実質的にボイドなしで達成することができる。例えば、デバイス１００は炉のような適切な堆積ツール内に位置させられてよく、そして場合によっては水素等の適切なキャリアガスを供給しながら規定の温度、例えば概ね９００℃〜１１００℃まで加熱されてよい。ある程度の温度安定化の後、概ね１００Ｔｒｒ乃至数百Ｔｒｒの範囲にあってよい特定の堆積圧力を確立するように、メタン（ＣＨ４）のような炭素含有先駆体ガスが供給されてよく、それにより先駆体ガスの分解が開始され、高いアスペクト比の開口１０１ａ内であっても炭素材質の実質的に共形的な(conformal)堆積がもたらされ得る。概ね１０μｍ以下の横方向の寸法を有する開口１０１ａに対しては、中間エッチングステップを伴う２つ以上の堆積ステップの後に実質的にボイドのない充填を得るために、開口１０１ａの終端部で望ましくは炭素材質を除去するように、中間エッチングステップを伴う幾つかの堆積ステップが実行され得る堆積レジームが用いられてよいことが理解されるべきである。その結果、堆積プロセス１０８の後、開口１０１ａを炭素材質で充填することができ、炭素材質は場合によってはホウ素、窒素、リン、ヒ素等の任意のドーパントを含んでいてよく、それにより材質１０８ａの全体的な伝導性を更に高めることができる。他の場合には、実質的に純粋な炭素材質が堆積させられてよい。堆積プロセス１０８は任意の適切な堆積ツール、例えば炉に基いて実行することができ、堆積ツール内では、前面側１０１ｆ及び背面側１０１ｂからの先駆体ガスの接触を可能にするように複数の基板が配置されてよく、それによりプロセス１０８のギャップ充填能力を高めることができる。他の場合には他の戦略が用いられてよく、例えば堆積プロセス１０８の後に除去されてよい対応する犠牲層が背面側又は前面側に形成されてよい。例えばエッチングプロセス１０５（図１ａ参照）の間に対応するエッチング停止層が設けられていた場合には、対応する層が未だ存在していてよく、従って任意の基板ホルダ等を実質的に汚染することなしに単一ウエハ堆積ツール内での処理が可能になる。
【００２３】
図１ｄは図１ｃのプロセス１０８の間に堆積させられた任意の過剰な材質を除去するような除去プロセス１０９の間における半導体デバイス１００を模式的に示している。この目的のために、酸素又は水素雰囲気に基くプラズマ支援エッチングレシピのような任意の適切なプロセス技術が用いられてよく、ここでは二酸化シリコン等の他の材質に対して炭素材質を選択的に容易に除去することができる。例えば、対応するエッチングプロセスが実行されてよくそして絶縁材質１０７内又は絶縁材質１０７上で停止させられてよく、それにより互いに電気的に分離される複数のスルホールビア１１０を形成することができる。他の場合には、除去プロセス１０９は、ＣＭＰプロセス（化学的機械的研磨）等のような研磨プロセスを含む平坦化プロセスを備えていてよい。半導体層１０３の残留部分は未だ絶縁層１０７によって保護されているであろうから、背面側１０１ｂ及び前面側１０１ｆに対するそれぞれの除去プロセス１０９を効果的に実行することができる。
【００２４】
図１ｅは更に進んだ製造段階における半導体デバイス１００を模式的に示している。図示されるように、デバイス１００は、半導体層１０３の内部及び上方に形成される複数の回路要素１２１を提供するレベルとして理解されるべきデバイスレベル１２０を備えていてよい。デバイス１００の全体的な構造に応じて、回路要素１２１は電界効果トランジスタ、バイポーラトランジスタ、ダイオード構造、パワートランジスタ、抵抗構造、キャパシタ等を代表してよい。また、デバイスレベル１２０は適切なコンタクト構造１２２を含んでいてよく、コンタクト構造１２２は、デバイスレベル１２０の上方に設けられてよいメタライゼーションシステム１３０に回路要素１２１を接続することができる。例えば、メタライゼーションシステム１３０は１つ以上のメタライゼーション層１３１，１３２を備えていてよく、メタライゼーション層１３１，１３２は、考慮されている回路レイアウトのために必要な「配線ネットワーク」を確立するようにそれぞれの金属線及びビアがその内部に組み込まれてよい適切な誘電体材質を備えている複数の層として理解されてよい。また、デバイスレベル１２０及び／又はメタライゼーションシステム１３０は、周辺コンポーネント又は他の半導体デバイスへの接続を可能にするように全体的な回路レイアウトに従ってスルホールビア１１０にも接続していてよく、周辺コンポーネント又は他の半導体デバイスは、デバイス１００とは別個に製造されてよく、また三次元チップ構造を形成するように後の製造段階でデバイス１００に取り付けられてよい。例えば図示される実施形態では、コンタクト構造１２２はスルホールビア１１０を１つ以上のメタライゼーション層１３１，１３２に接続することができ、メタライゼーション層１３１，１３２は次いで１つ以上の回路要素１２１への必要な電気的接続を確立することができる。他の場合には、１つ以上のスルホールビア１１０は、例えば半導体層１０３又は基板材質１０１を介して１つ以上の回路要素１２１に直接的に接続されてよい。便宜上、任意のそのような電気的接続は図１ｅには示されていない。
【００２５】
図１ｅに示される半導体デバイス１００は、回路要素１２１及びメタライゼーションシステム１３０に関して十分に確立されたプロセス技術に基いて形成することができる。前述したように幾つかの実施形態では、スルホールビア１１０を完成した後に、回路要素１２１を形成するための任意の臨界的なプロセスステップが実行されてよい一方で他の場合には、少なくとも幾つかのプロセスステップは対応する製造プロセスに先立ち又はその間に実行されてよく、例えばスルホールビア１１０の形成に先立ち又はその間に分離溝が形成されてよい。更に他の場合には、炭素材質に基いてスルホールビアを形成するために用いられる対応する製造プロセスは、回路要素１２１の形成の間に用いられる材質及びプロセスと高度な互換性を提供し得るので、必要であればスルホールビア１１０はデバイスレベル１２０を完成させた後で且つメタライゼーションシステム１３０を形成するのに先立って形成されてよい。例えば、適切であると考えられる場合には、スルホールビア１１０の炭素材質の堆積の間に用いられる高められた温度は、デバイスレベル１２０内のドーパントを活性化させるための焼鈍プロセスとして用いることができる。
【００２６】
従って、炭素材質に基いてスルホールビア１１０を設けることによって、高度に効率的な製造シーケンスを達成することができる。
【００２７】
図１ｆ〜１ｊを参照して、減少させられた厚みの基板の前面側から背面側へ延在するスルホールビアを得るように、開口を形成しそして基板材質の一部分を除去することによってスルホールビアが形成され得る更なる例示的な実施形態を以下に説明する。
【００２８】
図１ｆは半導体層１０３を通りそして少なくとも最終的な半導体デバイス１００の基板１０１の望ましい厚みを代表する基板１０１内の深さまで延在するそれぞれの開口１０１ｃを含む早い製造段階での半導体デバイス１００を模式的に示している。即ち、開口１０１ｃは、半導体デバイス１００を完成させた後の基板１０１の目標厚みに少なくとも等しいか又はそれよりも大きい深さを有している。開口１０１ｃを形成することに関しては、図１ａを参照して既に説明したのと同一の基準を適用することができる。
【００２９】
図１ｇは絶縁層１０７を形成した後の半導体デバイス１００を模式的に示しており、このことは、前述したように堆積、酸化等によって達成され得る。
【００３０】
図１ｈは開口１０１ｃを炭素材質１０８ａで充填するような堆積プロセス１０８の間における半導体デバイス１００を模式的に示しており、ここでは前述したのと同様のプロセスパラメータを用いることができる。従って、開口１０１ｃの確実な充填を達成することができ、この場合、必要であれば、前述したように任意のボイドの生成を回避するように、中間エッチングステップを伴う２つ以上の堆積ステップが用いられてよい。
【００３１】
図１ｉは過剰な材質を除去してそれにより電気的に絶縁された複数のビア１１０ａを形成する除去プロセス１０９の間における半導体デバイス１００を模式的に示している。除去プロセス１０９は、前述したように研磨プロセス、エッチングプロセス等を備えていてよい。幾つかの例示的な実施形態では、図１ｅを参照して既に説明したように、完全な回路要素を場合によってはメタライゼーションシステムと組み合わせて形成することによって、更なる処理が続けられてよい。その結果この場合には、対応する製造プロセス及び基板取り扱い動作が、初期厚みを有する基板１０１に基いて実行されてよく、それによりデバイス１００の高い機械的な完全性を提供することができる。他の場合において、半導体デバイス１００の更なる処理に適合可能な減少させられた厚みを有する基板１０１が考えられているときには、回路要素及び／又はメタライゼーションシステムを実際に完成させるのに先立ち基板１０１の材質が除去されてよい。
【００３２】
図１ｊは、基板１０１の材質をその背面側から除去し、それによりビア１１０ａについてもこれを「開口させ」、それによりビア１１０ａの底１１０ｂを露出させることでスルホールビアを形成するように設計されているプロセス１０９ａの間における半導体デバイス１００を模式的に示している。従って、除去プロセス１０９ａの間に所望の残留厚み１０１ｔが調節されてよく、ここでは、ビア１１０ａの初期の深さが厚み１０１ｔに沿って延びている限りにおいて、厚み１０１ｔはプロセス及びデバイスの要求に従って変化してよい。既に論じられたように、例えば十分に確立された研磨レシピの形態にある除去プロセス１０９ａは、基板１０１の機械的な完全性を高める利益を維持するように、極めて遅い製造段階で実行されてよい一方で、他の場合において適切であると考えられるときには、基板１０１を薄くすることは全体的な製造フローの任意の他の段階で実施されてよい。適切であると考えられる場合には、除去プロセス１０９ａは基板１０１をダイシングした後に実行されてもよいことが理解されるべきである。
【００３３】
図１ｋはデバイス１００が他の半導体デバイス１５０と組み合わされることになっている場合における更に進んだ製造段階での基板１００を模式的に示しており、半導体デバイス１５０もまた、デバイスレベル１５２及び適切なメタライゼーションシステム即ち相互接続構造１５３との組み合わせにおいて基板１５１を備えていてよい。例えば、デバイス１５０の相互接続構造は、スルホールビア１１０に接続されていてよいバンプ構造１１２に接続されることになるコンタクトパッド１５４を備えていてよい。従って、デバイス１００及び１５０を機械的に接続した後に、パッド１５４への機械的及び電気的な接続を形成するように、バンプ構造１１２がリフローさせられてよい。他の場合には、十分に確立された技術に従って、デバイス１００，１５０を機械的及び電気的に接続するために適切な接着剤が用いられてよい。デバイス１００，１５０によって形成される積層構造は任意の適切な方法で達成することができ、即ち全体的な要求に応じてスルホールビア１１０は相互接続構造１５３と接続してよくあるいはデバイス１５０の基板１５１内に形成される対応するスルホールビアシステム（図示せず）と接続してよいことが理解されるべきである。スルホールビア１１０はデバイス１００及び１５０の間での効果的な空間節約相互接続システムを提供することができるので、洗練された積層三次元チップ構造を単一のパッケージ内で提供することができ、それにより全体的な三次元パッキング密度を極めて大きくすることが可能になる。
【００３４】
結果として、本開示は、炭素材質に基いてスルホールビアを効率的に形成することができ、それにより回路要素及びメタライゼーションシステムを形成するために用いられる製造技術に関して高度な互換性及び柔軟性を提供することができる一方で、例えば多結晶シリコンベースのスルホール相互接続構造と比較して優れた電気的性能を提供することができる技術及び半導体デバイスを提供する。
【００３５】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、明細書は、例示的なものとしてのみ解釈されるべきであり、また本開示を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【特許請求の範囲】
【請求項１】
前面側及び背面側を有する基板と、
前記前面側の上方に設けられる半導体層の内部及び上方に形成される複数の回路要素と、
伝導性充填材質として炭素ベースの材質を備え少なくとも前記背面側まで延びるように前記基板内に形成されるスルホールビアとを備えた半導体デバイス。
【請求項２】
前記スルホールビアは前記前面側から前記背面側へ延びている、請求項１の半導体デバイス。
【請求項３】
前記炭素ベースの伝導性充填材質は実質的に非ドープの炭素材質である、請求項１の半導体デバイス。
【請求項４】
前記炭素ベースの伝導性充填材質は炭素ベースの材質と少なくとも１つのドーパント種とからなる、請求項１の半導体デバイス。
【請求項５】
前記スルホールビアは概ね５０μｍ以下の最大横方向寸法を有している、請求項１の半導体デバイス。
【請求項６】
前記スルホールビアは概ね１０μｍ以下の最大横方向寸法を有している、請求項４の半導体デバイス。
【請求項７】
前記第１の基板と共に積層構造を形成するように位置させられる第２の基板を更に備え、
前記スルホールビアは前記複数の回路要素の１つ以上を前記第２の基板の上方に形成される第２の半導体層の内部及び上方に形成される１つ以上の第２の回路要素に電気的に接続している、請求項１の半導体デバイス。
【請求項８】
前記複数の回路要素は概ね５０ナノメートル以下の臨界的設計寸法を有しているトランジスタ要素を備えている、請求項１の半導体デバイス。
【請求項９】
半導体デバイスの基板の前面側から前記基板の背面側まで延びる開口を前記基板内に形成することと、
炭素を含む伝導性材質で前記開口を充填することと、
前記基板の前記前面側の内部及び上方に回路要素を形成することとを備えた方法。
【請求項１０】
前記開口は前記回路要素を形成するのに先立ち前記伝導性材質で充填される、請求項９の方法。
【請求項１１】
前記伝導性材質を充填するのに先立ち前記開口の側壁上に絶縁層を形成することを更に備えた、請求項９の方法。
【請求項１２】
エッチングプロセスを実行すること及び機械的平坦化プロセスを実行することの少なくとも一方によって前記背面側及び前記前面側の上方の前記伝導性材質の過剰材質を除去することを更に備えた、請求項１１の方法。
【請求項１３】
前記回路要素の上方にメタライゼーションシステムを形成することを更に備え、
前記開口は前記メタライゼーションシステムを形成するのに先立ち形成される、請求項９の方法。
【請求項１４】
第２の基板の上方に形成される第２の半導体層内に第２の回路要素を形成することと、前記第１の基板及び前記第１の基板の前記前面側の上方に形成される材質層の一方を前記第２の基板及び前記第２の基板の上方に形成される材質層の一方に取り付けることによって前記第２の基板を伴う積層構造を形成することとを更に備えた、請求項１３の方法。
【請求項１５】
前記伝導性充填材質内にドーパント種を導入することを更に備えた、請求項９の方法。
【請求項１６】
半導体デバイスの基板内へ延びる開口を前記基板の前面側内へ形成することと、
前記開口を炭素含有伝導性材質で充填することと、
前記開口及び前記炭素含有伝導性材質の底を露出させるように前記基板の材質をその背面側から除去することと、
前記前面側の上方に回路要素を形成することとを備えた方法。
【請求項１７】
前記前面側の上方に回路要素を形成するのに先立ち前記開口が形成される、請求項１６の方法。
【請求項１８】
前記基板の材質をその背面側から除去することは回路要素を形成するのに先立ち実行される、請求項１６の方法。
【請求項１９】
前記基板の材質をその背面側から除去することは回路要素を形成した後に実行される、請求項１６の方法。
【請求項２０】
前記回路要素の上方にメタライゼーションシステムを形成することを更に備え、
前記基板の材質をその背面側から除去することは前記メタライゼーションシステムを形成した後に実行される、請求項１９の方法。
【請求項２１】
前記開口を前記炭素含有伝導性材質で充填するのに先立ち前記開口の側壁上に絶縁層を形成することを更に備えた、請求項１６の方法。
【請求項２２】
前記開口は少なくとも前記基板の初期厚みの２分の１まで延びている、請求項１６の方法。
【請求項１】
前面側及び背面側を有する基板と、
前記前面側の上方に設けられる半導体層の内部及び上方に形成される複数の回路要素と、
伝導性充填材質として炭素ベースの材質を備え少なくとも前記背面側まで延びるように前記基板内に形成されるスルホールビアとを備えた半導体デバイス。
【請求項２】
前記スルホールビアは前記前面側から前記背面側へ延びている、請求項１の半導体デバイス。
【請求項３】
前記炭素ベースの伝導性充填材質は実質的に非ドープの炭素材質である、請求項１の半導体デバイス。
【請求項４】
前記炭素ベースの伝導性充填材質は炭素ベースの材質と少なくとも１つのドーパント種とからなる、請求項１の半導体デバイス。
【請求項５】
前記スルホールビアは概ね５０μｍ以下の最大横方向寸法を有している、請求項１の半導体デバイス。
【請求項６】
前記スルホールビアは概ね１０μｍ以下の最大横方向寸法を有している、請求項４の半導体デバイス。
【請求項７】
前記第１の基板と共に積層構造を形成するように位置させられる第２の基板を更に備え、
前記スルホールビアは前記複数の回路要素の１つ以上を前記第２の基板の上方に形成される第２の半導体層の内部及び上方に形成される１つ以上の第２の回路要素に電気的に接続している、請求項１の半導体デバイス。
【請求項８】
前記複数の回路要素は概ね５０ナノメートル以下の臨界的設計寸法を有しているトランジスタ要素を備えている、請求項１の半導体デバイス。
【請求項９】
半導体デバイスの基板の前面側から前記基板の背面側まで延びる開口を前記基板内に形成することと、
炭素を含む伝導性材質で前記開口を充填することと、
前記基板の前記前面側の内部及び上方に回路要素を形成することとを備えた方法。
【請求項１０】
前記開口は前記回路要素を形成するのに先立ち前記伝導性材質で充填される、請求項９の方法。
【請求項１１】
前記伝導性材質を充填するのに先立ち前記開口の側壁上に絶縁層を形成することを更に備えた、請求項９の方法。
【請求項１２】
エッチングプロセスを実行すること及び機械的平坦化プロセスを実行することの少なくとも一方によって前記背面側及び前記前面側の上方の前記伝導性材質の過剰材質を除去することを更に備えた、請求項１１の方法。
【請求項１３】
前記回路要素の上方にメタライゼーションシステムを形成することを更に備え、
前記開口は前記メタライゼーションシステムを形成するのに先立ち形成される、請求項９の方法。
【請求項１４】
第２の基板の上方に形成される第２の半導体層内に第２の回路要素を形成することと、前記第１の基板及び前記第１の基板の前記前面側の上方に形成される材質層の一方を前記第２の基板及び前記第２の基板の上方に形成される材質層の一方に取り付けることによって前記第２の基板を伴う積層構造を形成することとを更に備えた、請求項１３の方法。
【請求項１５】
前記伝導性充填材質内にドーパント種を導入することを更に備えた、請求項９の方法。
【請求項１６】
半導体デバイスの基板内へ延びる開口を前記基板の前面側内へ形成することと、
前記開口を炭素含有伝導性材質で充填することと、
前記開口及び前記炭素含有伝導性材質の底を露出させるように前記基板の材質をその背面側から除去することと、
前記前面側の上方に回路要素を形成することとを備えた方法。
【請求項１７】
前記前面側の上方に回路要素を形成するのに先立ち前記開口が形成される、請求項１６の方法。
【請求項１８】
前記基板の材質をその背面側から除去することは回路要素を形成するのに先立ち実行される、請求項１６の方法。
【請求項１９】
前記基板の材質をその背面側から除去することは回路要素を形成した後に実行される、請求項１６の方法。
【請求項２０】
前記回路要素の上方にメタライゼーションシステムを形成することを更に備え、
前記基板の材質をその背面側から除去することは前記メタライゼーションシステムを形成した後に実行される、請求項１９の方法。
【請求項２１】
前記開口を前記炭素含有伝導性材質で充填するのに先立ち前記開口の側壁上に絶縁層を形成することを更に備えた、請求項１６の方法。
【請求項２２】
前記開口は少なくとも前記基板の初期厚みの２分の１まで延びている、請求項１６の方法。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図１ｊ】
【図１ｋ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図１ｊ】
【図１ｋ】
【公表番号】特表２０１２−５０１０７９（Ｐ２０１２−５０１０７９Ａ）
【公表日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１１−５２４２６３（Ｐ２０１１−５２４２６３）
【出願日】平成２１年８月２８日（２００９．８．２８）
【国際出願番号】ＰＣＴ／ＥＰ２００９／００６２６２
【国際公開番号】ＷＯ２０１０／０２２９７３
【国際公開日】平成２２年３月４日（２０１０．３．４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２１年８月２８日（２００９．８．２８）
【国際出願番号】ＰＣＴ／ＥＰ２００９／００６２６２
【国際公開番号】ＷＯ２０１０／０２２９７３
【国際公開日】平成２２年３月４日（２０１０．３．４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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