デジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式
【課題】ＬＳＩテスタ又はＬＳＩテスタシミュレーションモデルでは、ＬＳＩテスタ側からテストパターンを送信する際に、ＤＵＴメモリのどの範囲のアドレス領域をアクセスしたかを知ることはできず、テストパターンの不備を事前に検出できない。
【解決手段】半導体シミュレーションモデルとＬＳＩテスタシミュレーションモデルを含むデジタルヴァーチャルテストシステムにおいて、半導体シミュレーションモデルのメモリ機能モデルをアクセスするアドレス信号が、メモリ機能モデルのアドレス範囲のうち所定のアドレスをアクセスしたかどうかを比較判定する判定手段を設けてＬＳＩテスタまたはＬＳＩテスタシミュレーションモデルを使用したテストパターンの不備を検出する。
【解決手段】半導体シミュレーションモデルとＬＳＩテスタシミュレーションモデルを含むデジタルヴァーチャルテストシステムにおいて、半導体シミュレーションモデルのメモリ機能モデルをアクセスするアドレス信号が、メモリ機能モデルのアドレス範囲のうち所定のアドレスをアクセスしたかどうかを比較判定する判定手段を設けてＬＳＩテスタまたはＬＳＩテスタシミュレーションモデルを使用したテストパターンの不備を検出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルヴァーチャルテストシステム（以下、「ＤＶＴ」と称する）におけるテストパターンのアクセスアドレス確認方式に関する。
【背景技術】
【０００２】
従来、ＳＲＡＭ（Static Random Access Memory）,ＤＲＡＭ（Dynamic Random Access Memory）,ＲＯＭ（Read Only Memory）,Ｆｌａｓｈメモリ（書換可能な不揮発性半導体メモリ）などのメモリを内蔵するマイコンやＡＳＳＰ(Application Specific Standard Product：特定の分野を対象に機能を特化させた汎用集積回路)などの半導体において、出荷時にメモリの正常動作をテストするテストパターンを用いてＬＳＩ(Large Scale Integration）テスタにてそのテストパターンがパスすることを確認することによって、出荷後メモリの動作保証を行っている。
【０００３】
しかしながら、以下のような場合には、メモリのテストが不十分で出荷後の不良率が上がってしまう品質上の問題が発生し、特に、このような不良率の高い半導体が、顧客の量産用のセットに実装されて組み込まれた場合には、動作しないセットが多数発生し、顧客の費用的な損害が甚大となる可能性があった。
（１）メモリの正常動作をテストするテストパターンが、全く適用されずテストが行われないためメモリの動作不良品をリジェクトできない。
（２）メモリの正常動作をテストするテストパターンにおいて、テストパターンの不足によってメモリのアドレス領域を全てアクセスできないために、テストできていないアドレス領域に存在するメモリ動作不良がリジェクトできない。
【０００４】
上記（１）及び（２）の場合とも、テストパターンの適用漏れや適用忘れ、他の製品からテストパターンを流用した際に修正ミスを犯し、所定のアドレス領域をテストできないテストパターンを作成してしまうなどヒューマンエラーによって問題が発生した可能性があり、これらのテストパターンを用いた場合、ＬＳＩテスタでの試験ではパスすることとなるためテストパターンの不備を事前に検出できないと言う欠点があった。
【０００５】
そこで、ＬＳＩテスタをシミュレーションモデル化し、また、ＤＵＴ（Device Under Test:被検査装置）である半導体装置部分をシミュレーションモデル化したものを加えたデジタルヴァーチャルテストシステム（ＤＶＴ）を形成して、メモリの正常動作をテストするテストパターンの不備をシミュレーションにより事前に検出する手法が検討されている。
【０００６】
図９は、従来のＤＶＴにおけるシミュレーションモデルを示している。図９において、ＬＳＩテスタシミュレーションモデル１０１から送信されるテストパターンに対応したクロック信号、リセット信号及び入出力信号などの命令信号が、被検査装置（ＤＵＴ）である半導体シミュレーションモデル２０１へ送信され、半導体シミュレーションモデル２０１に設けられたＣＰＵ機能モデル２０４がＬＳＩテスタシミュレーションモデル１０１からの命令信号を受信して、アドレス発生回路２０５によりメモリ１機能モデル２０２とメモリ２機能モデル２０３に対するＲｅａｄ／Ｗｒｉｔｅ信号とアドレス信号を生成して、メモリ１機能モデル２０２とメモリ２機能モデル２０３の検査テストを行っている。
【０００７】
また、ＬＳＩテスタの負荷を軽減させるメモリテスト回路としては、例えば、特許文献１に、アドレス発生手段とデータ読出手段と比較手段とを備え、読みだしたデータとテストデータを比較し、一致しない場合、読み出したデータ及びそのアドレスをＬＳＩテスタに出力するテスト回路などが知られている。
【特許文献１】特開平９−６２５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のＤＶＴ（図９参照）においては、ＬＳＩテスタ側から半導体に内蔵されるメモリのテストを実行するテストパターンを送信することによって、そのテストパターンがメモリのどこまでのアドレス領域をアクセスしたかを知ることはできないという問題点があった。
【０００９】
この場合、実際のＬＳＩテスタを用いた場合と同様に、検査をパスすることのみの確認が可能であるに過ぎず、テストパターンがメモリのどこまでのアドレス領域をアクセスしたかを知るためには、テストパターンの実行内容をすべて解読して分析する必要があり、テストパターンは通常、機械語レベルで記述されているので、その解読に多大な時間を要するという問題点があった。またそのテストパターンの元になっている命令語レベルでの解読であればそれほど時間は必要としないが、今度はそのテストパターンと命令語レベルの一致性の確認が必要になり、実用的な解決策とはならないという問題点があった。
【００１０】
また、特許文献１に記載の技術では、メモリテストの比較対象として格納データを用いることが必要であり、ＬＳＩテスタの負荷の軽減が不十分であると共に、テストパターンがメモリのどこまでのアドレス領域をアクセスしたかを知ることはできないという問題点があった。
【課題を解決するための手段】
【００１１】
本発明のテストパターンのアクセスアドレス確認方式は、ＤＵＴに対応した半導体シミュレーションモデル２０１とＬＳＩテスタシミュレーションモデル１０１から成るデジタルヴァーチャルテストシステムにおいて、前記半導体シミュレーションモデル２０１が、メモリ機能モデル２０２，２０３と、アドレス発生回路２０５を含むＣＰＵ機能モデル２０４と、を備えており、前記メモリ機能モデル２０２，２０３をアクセスするための前記アドレス発生回路２０５から出力されるアドレス信号が、前記ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した複数の所定のアドレスをアクセスしたかどうかを判定する判定手段２０６を備えていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体に内蔵されているメモリに対応したメモリ機能モデルを有するＤＶＴにおいて、メモリをテストするテストパターンをＤＶＴ上で実行させることによって、このテストパターンが所定の全アドレスをアクセスすることを事前に確認することができる。
【００１３】
したがって実際の半導体の生産工場でのＬＳＩテスタによるメモリテストにおいて使用されるテストパターンを所定のアドレスを全て検査できる適切なテストパターンにすることができ、半導体の出荷後においてメモリ動作不良のない高い品質を確保することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を用いて、本発明の実施の形態について説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１のＤＶＴにおけるシミュレーションモデルである。ＬＳＩテスタシミュレーションモデル１０１は、テストパターン発生部１０２と入出力信号制御、出力信号制御、入力信号判定回路１０３とにより構成され、半導体シミュレーションモデル２０１は、メモリ１機能モデル２０２とメモリ２機能モデル２０３とＣＰＵ機能モデル２０４により構成され、ＣＰＵ機能モデル２０４内にアドレス発生回路２０５が形成されている。
【００１６】
ＬＳＩテスタシミュレーションモデル１０１及び半導体シミュレーションモデル２０１は、それぞれ、例えば、シミュレータ上の検証に使用できるＨＤＬ（Hardware Description Language：ハードウェア記述言語）で記述され、検証が終了したＬＳＩテスタシミュレーションモデル１０１及び半導体シミュレーションモデル２０１はそれぞれ実際のＬＳＩテスタあるいは半導体装置と同じ動作を実行することが可能である。
【００１７】
図１のデジタルヴァーチャルテストシステム（ＤＶＴ）では、ＬＳＩテスタシミュレーションモデル１０１のテストパターン発生部１０２が、被測定対象（ＤＵＴ：Device Under Test）に対するテストパターンを発生し、入出力信号制御、出力信号制御、入力信号判定回路１０３が、テストパターンに対応したクロック信号、リセット信号及び入出力信号などの命令信号を生成して、半導体シミュレーションモデル２０１側へ送信する。
【００１８】
半導体シミュレーションモデル２０１のＣＰＵ機能モデル２０４は、ＬＳＩテスタシミュレーションモデル１０１からの命令信号を受信して解析し、アドレス発生回路２０５により、メモリ１機能モデル２０２とメモリ２機能モデル２０３に対するＲｅａｄ／Ｗｒｉｔｅ信号とアドレス信号を生成して、メモリ１機能モデル２０２とメモリ２機能モデル２０３を検査する。
【００１９】
図２は、ＣＰＵが実行するメモリ１，２の機能モデルを検査する手順を示すプログラムのフローチャート例である。図２において、ステップＳ２０１において検査がスタートされると、ステップＳ２０２において、メモリアドレス発生回路２０５にスタートアドレスを設定する。この場合、メモリ１機能モデルの場合にはスタートアドレス０番地を設定し、メモリ２機能モデルの場合にはスタートアドレス１０００００Ｈ番地を設定する。
【００２０】
次に、ステップＳ２０３において、上記アドレスにデータ００Ｈを書き込む。
その後、ステップＳ２０４において、アドレスがエンドアドレス（例えば、ＦＦＦＦＨ番地）か否かの判定を行う。ステップＳ２０４において、アドレスがエンドアドレスでない（Ｎｏ）の場合には、ステップＳ２０５において、アドレスをインクリメント（次の番地に移行）し、ステップＳ２０３において、上記アドレス番地へのデータ００Ｈの書き込みを繰り返す。ステップＳ２０４において、アドレスがエンドアドレスである（Ｙｅｓ）の場合には、ステップＳ２０６に移行する。
【００２１】
続いて、ステップＳ２０６において、メモリアドレス発生回路２０５にスタートアドレスを設定する。この場合、ステップＳ２０２と同様に、メモリ１機能モデルの場合にはスタートアドレス０番地を設定し、メモリ２機能モデルの場合にはスタートアドレス１０００００Ｈ番地を設定する。
【００２２】
次に、ステップＳ２０７において、上記アドレスからデータ００Ｈを読み出し、ステップＳ２０８において、上記アドレスにデータＦＦＨを書き込む。その後、ステップＳ２０９において、アドレスがエンドアドレス（例えば、ＦＦＦＦＨ番地）か否かの判定を行う。ステップＳ２０９において、アドレスがエンドアドレスでない（Ｎｏ）の場合には、ステップＳ２１０において、アドレスをインクリメント（次の番地に移行）し、ステップＳ２０７のデータ００Ｈを読み出しとステップＳ２０８のデータＦＦＨの書き込みを繰り返し、ステップＳ２０９において、アドレスがエンドアドレスである（Ｙｅｓ）の場合には、ステップＳ２１１に移行する。
【００２３】
更に、ステップＳ２１１において、メモリアドレス発生回路２０５にスタートアドレスを設定する。この場合、ステップＳ２０２と同様に、メモリ１機能モデルの場合にはスタートアドレス０番地を設定し、メモリ２機能モデルの場合にはスタートアドレス１０００００Ｈ番地を設定する。
【００２４】
次に、ステップＳ２１２において、上記アドレスからデータＦＦＨを読み出す。その後、ステップＳ２１３において、アドレスがエンドアドレス（例えば、ＦＦＦＦＨ番地）か否かの判定を行う。ステップＳ２１３において、アドレスがエンドアドレスでない（Ｎｏ）の場合には、ステップＳ２１４において、アドレスをインクリメント（次の番地に移行）し、ステップＳ２１２のデータＦＦＨの読み出しを繰り返し、ステップＳ２１４において、アドレスがエンドアドレスである（Ｙｅｓ）の場合には、ステップＳ２１５に移行して検査を終了する。
【００２５】
以上のフローチャートにおいて、メモリ１機能モデル２０２のアドレス範囲（０番地〜ＦＦＦＦＦＨ番地）とメモリ２機能モデル２０３のアドレス範囲（１０００００Ｈ番地〜ＦＦＦＦＦＦＨ番地）には、ステップＳ２０３からステップ２０６において、一旦、すべてのアドレス範囲に‘０’が書き込まれ、次いで、ステップＳ２０６からステップ２０９において、すべてのアドレス範囲から‘０’が読み出されて、代わりに‘１’が書き込まれ、更に、ステップＳ２１１からステップ２１４において、すべてのアドレス範囲から‘１’が読み出されるという検査が行われる。
【００２６】
上記のメモリ１機能モデル２０２のアドレス範囲（０番地〜ＦＦＦＦＦＨ番地）とメモリ２機能モデル２０３のアドレス範囲（１０００００Ｈ番地〜ＦＦＦＦＦＦＨ番地）は一例を示したものであり、実際のアドレス範囲は、ＬＳＩテスタシミュレーションモデル１０１で発生されるテストパターンに対応した命令信号によって設定されるものである。
【００２７】
図１に示されるように本発明の実施例１のデジタルヴァーチャルテストシステム（ＤＶＴ）は、アドレス判定回路２０６を備えている。このアドレス判定回路２０６の具体的な構成は、例えば、後述する図５〜図８に示されている。
【００２８】
半導体シミュレーションモデル２０１のＣＰＵ機能モデル２０４は、ＬＳＩテスタシミュレーションモデル１０１で発生されるテストパターンに対応した命令信号を受信し、その命令信号を解析してアドレス発生回路２０５からアドレス信号とＲｅａｄ／Ｗｒｉｔｅ信号を出力する。アドレス判定回路２０６は、アドレス発生回路２０５から出力されるアドレス信号とＲｅａｄ／Ｗｒｉｔｅ信号を検出して、ＬＳＩテスタシミュレーションモデル１０１のテストパターンが被検査対象の半導体シミュレーションモデル２０１のアドレス領域を正しくアクセスできたかどうかを判定する。
【００２９】
アドレス判定回路２０６による判定は、Ｒｅａｄ／Ｗｒｉｔｅ信号の発生に対応させて、予め設定されたメモリの所定のアドレス値とＣＰＵ機能モデル２０４のアドレス発生回路２０５から出力されるアドレス値とを比較することにより行われる。そして、判定結果は、外部、例えば、パーソナルコンピュータ等との情報入出力ルートを介して、ディスプレイ上に表示することにより出力される。また、所定のアドレスをアクセスしていない場合には警報（アラーム）を表示するようにすることもできる。なお、アドレス判定回路２０６の具体的な構成及び動作については、図５〜図８において後述する。
【実施例２】
【００３０】
図３は、本発明の実施例２のメモリＢＩＳＴ（Built-in Self Test：組み込み自己テスト）回路を有する場合のＤＶＴシミュレーションモデルである。図３の実施例２では、メモリＢＩＳＴ回路２０７とスイッチング素子２０８が、例えば、ＨＤＬ（Hardware Description Language：ハードウェア記述言語）で記述されて、半導体シミュレーションモデル２０１に組み込まれている。
【００３１】
メモリＢＩＳＴ回路２０７は、メモリ１機能モデル２０２及びメモリ２機能モデル２０２に対して特定のパターンを発生し、メモリ１機能モデル２０２及びメモリ２機能モデル２０３からの読み出しデータと期待値を比較してメモリ１機能モデル２０２及びメモリ２機能モデル２０３の良否判定を行う。スイッチング素子２０８は、ＣＰＵ機能モデル２０４のアドレス発生回路２０５からの信号またはメモリＢＩＳＴ回路２０７からの信号を選択的にメモリ１機能モデル２０２及びメモリ２機能モデル２０２に送信する。
【００３２】
アドレス判定回路２０６は、ＬＳＩテスタシミュレーションモデル１０１で発生されるテストパターンに対応してた命令信号を受信し、その命令信号を解析してアドレス発生回路２０５から出力されるアドレス信号とＲｅａｄ／Ｗｒｉｔｅ信号、あるいは、メモリＢＩＳＴ回路２０７が出力する特定のパターンに対応したアドレス信号とＲｅａｄ／Ｗｒｉｔｅ信号を検出して、ＬＳＩテスタシミュレーションモデル１０１で発生されるテストパターンに対応したアドレス信号が被検査対象の半導体シミュレーションモデル２０１のアドレス領域を正しくアクセスできたかどうかを判定する、あるいは、メモリＢＩＳＴ回路２０７が発生する特定のパターンに対応したアドレス信号が、被検査対象の半導体シミュレーションモデル２０１のアドレス領域を正しくアクセスできたかどうかを判定する。
【００３３】
アドレス判定回路２０６による判定は、Ｒｅａｄ／Ｗｒｉｔｅ信号の発生に対応させて、予め設定されたメモリの所定のアドレス値とＣＰＵ機能モデル２０４のアドレス発生回路２０５から出力されるアドレス値とを比較することにより行われる。判定結果は、外部、例えば、パーソナルコンピュータ等との情報入出力ルートを介して、ディスプレイ上に表示することにより出力される。アドレス判定回路２０６の具体的な構成及び動作については、図５〜図８を用いて後述する。
【実施例３】
【００３４】
図４は、本発明の実施例３のＤＶＴにおけるメモリ以外にアドレスが割り当てられた機能モデルが存在する場合シミュレーションモデルである。
【００３５】
図４の実施例では、実施例１，２におけるメモリ１機能モデル２０２及びメモリ２機能モデル２０３に代えて、メモリ１機能モデル２０２と、タイマー機能モデル２１０、シリアルＩ／Ｆ機能モデル２１１、あるいは、端子機能モデル２１２等が形成されている。
【００３６】
ＣＰＵからアドレス割付されているのは、メモリだけではないので、それ以外のタイマー機能やシリアルインターフェース（Ｉ／Ｆ）機能、端子機能などの周辺機能の動作を確認することが必要になる。
【００３７】
本発明の実施例３では、メモリ１機能モデル２０９とタイマー機能モデル２１０、シリアルＩ／Ｆ機能モデル２１１、あるいは、端子機能モデル２１２等の周辺機能についても、例えば、ＨＤＬ（Hardware Description Language：ハードウェア記述言語）で記述されて、半導体シミュレーションモデル２０１に組み込まれている。
【００３８】
各機能モデルには、メモリ機能モデル２０９のアドレス範囲（０番地〜ＦＦＦＦＦＨ番地）とは異なるアドレス範囲、例えば、タイマー機能モデル２１０には、ＦＦＦＦＦＸＨ番地のアドレス範囲が割り当てられており、このアドレス範囲を指定して、例えば、タイマー機能の確認を行うことができる。
【００３９】
アドレス判定回路２０６は、メモリ機能モデル２０９のアドレス範囲（０番地〜ＦＦＦＦＦＨ番地）内の所定のアドレス以外に、タイマー機能モデル２１０、シリアルＩ／Ｆ機能モデル２１１、あるいは、端子機能モデル２１２等のアドレス範囲内の所定のアドレスを指定して、ＬＳＩテスタシミュレーションモデル１０１のテストパターンが、メモリ１機能モデル２０９のみならず、タイマー機能モデル２１０、シリアルＩ／Ｆ機能モデル２１１、あるいは、端子機能モデル２１２等についてもアドレス領域を正しくアクセスできたかどうかを判定する。
【００４０】
以上のように、本発明の実施例３のＤＶＴシステムでは、本発明のアドレス判定回路２０６にて、周辺機能についてもアクセスされているかの確認が可能である。判定結果は、外部、例えば、パーソナルコンピュータ等との情報入出力ルートを介して、ディスプレイ上に表示することにより出力される。アドレス判定回路２０６の具体的な構成及び動作については、図５〜図８を用いて後述する。
【００４１】
［構成例１］
図５は、本発明の各実施例に適用可能なアドレス判定回路２０６の第１の構成例である。図５のアドレス判定回路２０６は、論理比較回路３０１、アンド回路３０２、アドレス値メモリ３０３、一致フラグメモリ３０４を備えている。
【００４２】
アドレス値メモリ３０３には、メモリ１のスタートアドレス値（例えば、メモリ１機能モデル２０２のスタートアドレス０番地）、メモリ１のエンドアドレス値（例えば、メモリ１機能モデル２０２エンドアドレスＦＦＦＦＦＨ番地）、メモリ２のスタートアドレス値（例えば、メモリ２機能モデル２０３のスタートアドレス１０００００Ｈ番地）及びメモリ２のエンドアドレス値（例えば、メモリ２機能モデル２０３のエンドアドレスＦＦＦＦＦＦＨ番地）を予め記憶しておく。
【００４３】
半導体シミュレーションモデル２０１内に形成されたＣＰＵ機能モデル２０４のアドレス発生回路２０５からのアドレス信号は、アドレス判定回路２０６の論理比較回路３０１に入力され、アドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号は、アドレス判定回路２０６のアンド回路３０２に入力される。
【００４４】
論理比較回路３０１では、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値及びメモリ２のエンドアドレス値と、アドレス発生回路２０５からのアドレス信号とが比較され、これらが一致した場合に一致信号を出力する。
【００４５】
アンド回路３０２は、アドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号が入力している時に、論理比較回路３０１の一致信号が入力されると信号を出力し、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値及びメモリ２のエンドアドレス値が記憶されたメモリ領域と対応する一致フラグメモリ３０４のメモリ領域の一致フラグ情報を、例えば、“０”から“１”に変更して、予め記憶された所定のアドレスをアクセスしたことをその一致フラグ情報により表示する。
【００４６】
アドレス判定回路２０６は、一致フラグメモリ３０４の全てのメモリ領域に一致フラグ情報“１”が設定されていることを確認することにより、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号により、被検査対象の半導体シミュレーションモデル２０１の、例えば、メモリ１機能モデル２０２とメモリ２機能モデル２０３のアドレス領域を正しくアクセスできたかどうかを判定する。判定結果は、例えば、パーソナルコンピュータ等の外部の機器に情報を出力する。本構成例１では、所定のアドレス値を設定しそのアドレスをアクセスしたかどうかをディスプレイ上に表示することができる。
【００４７】
［構成例２］
図６は、本発明の各実施例に適用可能なアドレス判定回路２０６の第２の構成例を示している。図６において、アドレス判定回路２０６は、第１の構成例と同様に、論理比較回路３０１、アンド回路３０２、アドレス値メモリ３０３、一致フラグメモリ３０４を備えている。
【００４８】
アドレス値メモリ３０３には、メモリ１のスタートアドレス値（例えば、メモリ１機能モデル２０２のスタートアドレス０番地）、メモリ１のエンドアドレス値（例えば、メモリ１機能モデル２０２エンドアドレスＦＦＦＦＦＨ番地）、メモリ２のスタートアドレス値（例えば、メモリ２機能モデル２０３のスタートアドレス１０００００Ｈ番地）及びメモリ２のエンドアドレス値（例えば、メモリ２機能モデル２０３のエンドアドレスＦＦＦＦＦＦＨ番地）のみならず、メモリ１の途中アドレス値、及びメモリ２の途中アドレス値をも、予め記憶しておくように構成されている。
【００４９】
メモリ１の途中アドレス値、及びメモリ２の途中アドレス値は、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号に特有な途中アドレス値を予め選定しておく。
【００５０】
半導体シミュレーションモデル２０１内に形成されたＣＰＵ機能モデル２０４のアドレス発生回路２０５からのアドレス信号は、アドレス判定回路２０６の論理比較回路３０１に入力され、アドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号は、アドレス判定回路２０６のアンド回路３０２に入力される。
【００５１】
論理比較回路３０１では、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値及びメモリ２のエンドアドレス値と、アドレス発生回路２０５からのアドレス信号のみならず、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号に特有なメモリ１の途中アドレス値、及びメモリ２の途中アドレス値についても比較され、これらが一致した場合に一致信号を出力する。
【００５２】
アンド回路３０２は、アドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号が入力している時に、論理比較回路３０１の一致信号が入力されると信号を出力し、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値、メモリ２のエンドアドレス値、メモリ１の途中アドレス値、メモリ２の途中アドレス値が記憶されたメモリ領域と対応する一致フラグメモリ３０４のメモリ領域の一致フラグ情報を、例えば、“０”から“１”に変更して、予め記憶された所定のアドレスをアクセスしたことをその一致フラグ情報により表示する。
【００５３】
アドレス判定回路２０６は、一致フラグメモリ３０４の全てのメモリ領域に一致フラグ情報“１”が設定されていることを確認することにより、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号により、被検査対象の半導体シミュレーションモデル２０１が、例えば、メモリ１機能モデル２０２とメモリ２機能モデル２０３のアドレス領域を正しくアクセスできたかどうかを判定する。
【００５４】
アドレス判定回路２０６の構成例２では、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号に特有なメモリ１の途中アドレス値、及び、メモリ２の途中アドレス値の一致についても確認することができ、被検査対象の半導体シミュレーションモデル２０１が、例えば、メモリ１機能モデル２０２とメモリ２機能モデル２０３のアドレス領域を正しくアクセスできたかどうかをより確実に判定することができる。
【００５５】
［構成例３］
図７は、本発明の各実施例に適用可能なアドレス判定回路２０６の第３の構成例を示している。この第３の構成例では、設定したアドレス値とアドレス信号を比較するのではなく、アドレス信号の最大値と最小値を保持するようにして、アクセスしたアドレス範囲を明示できる構成を採用している。
【００５６】
図７において、アドレス判定回路２０６は、論理比較回路３０１、複数のアンド回路３０２、アドレス値メモリ３０３、アドレス値保持レジスタ３０５を備えており、アドレス値保持レジスタ３０５は、メモリの最大アドレス保持レジスタ及びメモリの最小アドレス保持レジスタから構成され、メモリの最大アドレス保持レジスタ及びメモリの最小アドレス保持レジスタには、それぞれ、メモリの最大アドレス値とメモリの最小アドレス値が保持される。
【００５７】
アドレス値保持レジスタ３０５に保持されたメモリの最大アドレス値とメモリの最小アドレス値は、論理比較回路３０１において、半導体シミュレーションモデル２０１内に形成されたＣＰＵ機能モデル２０４のアドレス発生回路２０５からのアドレス信号と比較され、最小アドレス値の保持データよりアドレス信号が小さい場合には、そのアドレス信号を、メモリの最小アドレス保持レジスタに最小アドレス値として更新・保持し、最大アドレス値の保持データよりアドレス信号が大きい場合には、そのアドレス信号を、メモリの最大アドレス保持レジスタに最大アドレス値として更新・保持する。メモリの最大アドレス値と最小アドレス値の更新・保持は、複数のアンド回路３０２によりアドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号 に同期して行われる。
【００５８】
メモリのテストが終了すると、アドレス値保持レジスタ３０５のメモリの最大アドレス保持レジスタ及びメモリの最小アドレス保持レジスタには、それぞれ、メモリのテスト中にアクセスしたアクセス領域の最小アドレス値と最大アドレス値が更新・蓄積される。更新・蓄積された最小アドレス値と最大アドレス値を、外部、例えば、パーソナルコンピュータ等への情報出力ルートにより出力し、保持レジスタのデータからアクセスしたアドレス範囲をディスプレイ上に表示する。
【００５９】
ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号を分析することにより、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンによりアクセスされるアクセス領域の最小アドレス値と最大アドレス値を求めることができ、この最小アドレス値と最大アドレス値と、メモリのテスト中に更新・蓄積されたアドレス値保持レジスタ３０５の最大アドレス値とメモリの最小アドレス値とを比較することにより、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号により、メモリ１機能モデル２０２とメモリ２機能モデル２０３のアドレス領域を正しくアクセスできたかどうかを判定することができる。
【００６０】
［構成例４］
図８は、本発明の各実施例に適用可能なアドレス判定回路２０６の第４の構成例（Ｒｅａｄ信号、Ｗｒｉｔｅ信号別々に一致フラグを備えた場合）である。 図８のアドレス判定回路２０６は、論理比較回路３０１、複数のアンド回路３０２、アドレス値メモリ３０３、複数の一致フラグメモリ３０４を備えており、複数のアンド回路３０２と複数の一致フラグメモリ３０４は、それぞれ、Ｒｅａｄ信号／Ｗｒｉｔｅ信号のＲｅａｄ信号とＷｒｉｔｅ信号に対応している。
【００６１】
アドレス値メモリ３０３には、メモリ１のスタートアドレス値（例えば、メモリ１機能モデル２０２のスタートアドレス０番地）、メモリ１のエンドアドレス値（例えば、メモリ１機能モデル２０２エンドアドレスＦＦＦＦＦＨ番地）、メモリ２のスタートアドレス値（例えば、メモリ２機能モデル２０３のスタートアドレス１０００００Ｈ番地）及びメモリ２のエンドアドレス値（例えば、メモリ２機能モデル２０３のエンドアドレスＦＦＦＦＦＦＨ番地）を予め記憶しておく。
【００６２】
半導体シミュレーションモデル２０１内に形成されたＣＰＵ機能モデル２０４のアドレス発生回路２０５からのアドレス信号は、アドレス判定回路２０６の論理比較回路３０１に入力され、アドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号は、アドレス判定回路２０６のアンド回路３０２に入力される。
【００６３】
論理比較回路３０１では、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値及びメモリ２のエンドアドレス値と、アドレス発生回路２０５からのアドレス信号とが比較され、これらが一致した場合に一致信号を出力する。
【００６４】
複数のアンド回路３０２は、アドレス発生回路２０５からのＲｅａｄ信号またはＷｒｉｔｅ信号が入力している時に、論理比較回路３０１の一致信号が入力されると信号を出力し、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値及びメモリ２のエンドアドレス値が記憶されたメモリ領域と対応する複数の一致フラグメモリ３０４のメモリ領域の一致フラグ情報を、例えば、“０”から“１”に変更して、予め記憶された所定のアドレスをＲｅａｄ信号あるいはＷｒｉｔｅ信号に同期してアクセスしたことをその一致フラグ情報により表示する。
【００６５】
アドレス判定回路２０６は、Ｗｒｉｔｅ信号に対応した一致フラグメモリ３０４とＲｅａｄ信号に対応した一致フラグメモリ３０４の全てのメモリ領域に一致フラグ情報“１”が設定されていることを確認することにより、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号により、被検査対象の半導体シミュレーションモデル２０１の、例えば、メモリ１機能モデル２０２とメモリ２機能モデル２０３のアドレス領域を、データの書き込み時にも読み出し時にも正しくアクセスできたかどうかを判定することができる。
【００６６】
判定結果は、例えば、パーソナルコンピュータ等の外部の機器に情報を出力する。本構成例４では、データの書き込み時と読み出し時に、所定のアドレス値に設定したそのアドレスをアクセスしたかどうかをディスプレイ上に表示することができる。
【図面の簡単な説明】
【００６７】
【図１】図１は、本発明の実施例１のＤＶＴにおけるシミュレーションモデルである。
【図２】図２は、ＣＰＵが実行するメモリ１，２を検査するプログラム例である。
【図３】図３は、本発明の実施例２のＤＶＴにおけるメモリＢＩＳＴを有する場合のシミュレーションモデルである。
【図４】図４は、本発明の実施例３のＤＶＴにおけてメモリ以外にアドレスが割り当てられた機能モデルが存在する場合シミュレーションモデルである。
【図５】図５は、本発明の各実施例に適用可能なアドレス判定回路の第１の構成例である。
【図６】図６は、本発明の各実施例に適用可能なアドレス判定回路の第２の構成例である。
【図７】図７は、本発明の各実施例に適用可能なアドレス判定回路の第３の構成例である。
【図８】図８は、本発明の各実施例に適用可能なアドレス判定回路の第４の構成例（Ｒｅａｄ信号、Ｗｒｉｔｅ信号別々に一致フラグを備えた場合）である。
【図９】図９は、従来のＤＶＴにおけるシミュレーションモデルである。
【符号の説明】
【００６８】
１０１ ＬＳＩテスタシミュレーションモデル
１０２ テストパターン発生部
１０３ 入出力信号制御、出力信号制御、入力信号判定回路
２０１ 半導体シミュレーションモデル
２０２ メモリ１機能モデル
２０３ メモリ２機能モデル
２０４ ＣＰＵ機能モデル
２０５ アドレス発生回路
２０６ アドレス判定回路
２０７ メモリＢＩＳＴ回路
２０８ スイッチング素子
２０９ メモリ機能モデル
２１０ タイマー機能モデル
２１１ シリアルＩ／Ｆ機能モデル
２１２ 端子機能モデル
３０１ 論理比較回路
３０２ アンド回路
３０３ アドレス値メモリ
３０４ 一致フラグメモリ
３０５ アドレス値保持レジスタ
【技術分野】
【０００１】
本発明は、デジタルヴァーチャルテストシステム（以下、「ＤＶＴ」と称する）におけるテストパターンのアクセスアドレス確認方式に関する。
【背景技術】
【０００２】
従来、ＳＲＡＭ（Static Random Access Memory）,ＤＲＡＭ（Dynamic Random Access Memory）,ＲＯＭ（Read Only Memory）,Ｆｌａｓｈメモリ（書換可能な不揮発性半導体メモリ）などのメモリを内蔵するマイコンやＡＳＳＰ(Application Specific Standard Product：特定の分野を対象に機能を特化させた汎用集積回路)などの半導体において、出荷時にメモリの正常動作をテストするテストパターンを用いてＬＳＩ(Large Scale Integration）テスタにてそのテストパターンがパスすることを確認することによって、出荷後メモリの動作保証を行っている。
【０００３】
しかしながら、以下のような場合には、メモリのテストが不十分で出荷後の不良率が上がってしまう品質上の問題が発生し、特に、このような不良率の高い半導体が、顧客の量産用のセットに実装されて組み込まれた場合には、動作しないセットが多数発生し、顧客の費用的な損害が甚大となる可能性があった。
（１）メモリの正常動作をテストするテストパターンが、全く適用されずテストが行われないためメモリの動作不良品をリジェクトできない。
（２）メモリの正常動作をテストするテストパターンにおいて、テストパターンの不足によってメモリのアドレス領域を全てアクセスできないために、テストできていないアドレス領域に存在するメモリ動作不良がリジェクトできない。
【０００４】
上記（１）及び（２）の場合とも、テストパターンの適用漏れや適用忘れ、他の製品からテストパターンを流用した際に修正ミスを犯し、所定のアドレス領域をテストできないテストパターンを作成してしまうなどヒューマンエラーによって問題が発生した可能性があり、これらのテストパターンを用いた場合、ＬＳＩテスタでの試験ではパスすることとなるためテストパターンの不備を事前に検出できないと言う欠点があった。
【０００５】
そこで、ＬＳＩテスタをシミュレーションモデル化し、また、ＤＵＴ（Device Under Test:被検査装置）である半導体装置部分をシミュレーションモデル化したものを加えたデジタルヴァーチャルテストシステム（ＤＶＴ）を形成して、メモリの正常動作をテストするテストパターンの不備をシミュレーションにより事前に検出する手法が検討されている。
【０００６】
図９は、従来のＤＶＴにおけるシミュレーションモデルを示している。図９において、ＬＳＩテスタシミュレーションモデル１０１から送信されるテストパターンに対応したクロック信号、リセット信号及び入出力信号などの命令信号が、被検査装置（ＤＵＴ）である半導体シミュレーションモデル２０１へ送信され、半導体シミュレーションモデル２０１に設けられたＣＰＵ機能モデル２０４がＬＳＩテスタシミュレーションモデル１０１からの命令信号を受信して、アドレス発生回路２０５によりメモリ１機能モデル２０２とメモリ２機能モデル２０３に対するＲｅａｄ／Ｗｒｉｔｅ信号とアドレス信号を生成して、メモリ１機能モデル２０２とメモリ２機能モデル２０３の検査テストを行っている。
【０００７】
また、ＬＳＩテスタの負荷を軽減させるメモリテスト回路としては、例えば、特許文献１に、アドレス発生手段とデータ読出手段と比較手段とを備え、読みだしたデータとテストデータを比較し、一致しない場合、読み出したデータ及びそのアドレスをＬＳＩテスタに出力するテスト回路などが知られている。
【特許文献１】特開平９−６２５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のＤＶＴ（図９参照）においては、ＬＳＩテスタ側から半導体に内蔵されるメモリのテストを実行するテストパターンを送信することによって、そのテストパターンがメモリのどこまでのアドレス領域をアクセスしたかを知ることはできないという問題点があった。
【０００９】
この場合、実際のＬＳＩテスタを用いた場合と同様に、検査をパスすることのみの確認が可能であるに過ぎず、テストパターンがメモリのどこまでのアドレス領域をアクセスしたかを知るためには、テストパターンの実行内容をすべて解読して分析する必要があり、テストパターンは通常、機械語レベルで記述されているので、その解読に多大な時間を要するという問題点があった。またそのテストパターンの元になっている命令語レベルでの解読であればそれほど時間は必要としないが、今度はそのテストパターンと命令語レベルの一致性の確認が必要になり、実用的な解決策とはならないという問題点があった。
【００１０】
また、特許文献１に記載の技術では、メモリテストの比較対象として格納データを用いることが必要であり、ＬＳＩテスタの負荷の軽減が不十分であると共に、テストパターンがメモリのどこまでのアドレス領域をアクセスしたかを知ることはできないという問題点があった。
【課題を解決するための手段】
【００１１】
本発明のテストパターンのアクセスアドレス確認方式は、ＤＵＴに対応した半導体シミュレーションモデル２０１とＬＳＩテスタシミュレーションモデル１０１から成るデジタルヴァーチャルテストシステムにおいて、前記半導体シミュレーションモデル２０１が、メモリ機能モデル２０２，２０３と、アドレス発生回路２０５を含むＣＰＵ機能モデル２０４と、を備えており、前記メモリ機能モデル２０２，２０３をアクセスするための前記アドレス発生回路２０５から出力されるアドレス信号が、前記ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した複数の所定のアドレスをアクセスしたかどうかを判定する判定手段２０６を備えていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体に内蔵されているメモリに対応したメモリ機能モデルを有するＤＶＴにおいて、メモリをテストするテストパターンをＤＶＴ上で実行させることによって、このテストパターンが所定の全アドレスをアクセスすることを事前に確認することができる。
【００１３】
したがって実際の半導体の生産工場でのＬＳＩテスタによるメモリテストにおいて使用されるテストパターンを所定のアドレスを全て検査できる適切なテストパターンにすることができ、半導体の出荷後においてメモリ動作不良のない高い品質を確保することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を用いて、本発明の実施の形態について説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１のＤＶＴにおけるシミュレーションモデルである。ＬＳＩテスタシミュレーションモデル１０１は、テストパターン発生部１０２と入出力信号制御、出力信号制御、入力信号判定回路１０３とにより構成され、半導体シミュレーションモデル２０１は、メモリ１機能モデル２０２とメモリ２機能モデル２０３とＣＰＵ機能モデル２０４により構成され、ＣＰＵ機能モデル２０４内にアドレス発生回路２０５が形成されている。
【００１６】
ＬＳＩテスタシミュレーションモデル１０１及び半導体シミュレーションモデル２０１は、それぞれ、例えば、シミュレータ上の検証に使用できるＨＤＬ（Hardware Description Language：ハードウェア記述言語）で記述され、検証が終了したＬＳＩテスタシミュレーションモデル１０１及び半導体シミュレーションモデル２０１はそれぞれ実際のＬＳＩテスタあるいは半導体装置と同じ動作を実行することが可能である。
【００１７】
図１のデジタルヴァーチャルテストシステム（ＤＶＴ）では、ＬＳＩテスタシミュレーションモデル１０１のテストパターン発生部１０２が、被測定対象（ＤＵＴ：Device Under Test）に対するテストパターンを発生し、入出力信号制御、出力信号制御、入力信号判定回路１０３が、テストパターンに対応したクロック信号、リセット信号及び入出力信号などの命令信号を生成して、半導体シミュレーションモデル２０１側へ送信する。
【００１８】
半導体シミュレーションモデル２０１のＣＰＵ機能モデル２０４は、ＬＳＩテスタシミュレーションモデル１０１からの命令信号を受信して解析し、アドレス発生回路２０５により、メモリ１機能モデル２０２とメモリ２機能モデル２０３に対するＲｅａｄ／Ｗｒｉｔｅ信号とアドレス信号を生成して、メモリ１機能モデル２０２とメモリ２機能モデル２０３を検査する。
【００１９】
図２は、ＣＰＵが実行するメモリ１，２の機能モデルを検査する手順を示すプログラムのフローチャート例である。図２において、ステップＳ２０１において検査がスタートされると、ステップＳ２０２において、メモリアドレス発生回路２０５にスタートアドレスを設定する。この場合、メモリ１機能モデルの場合にはスタートアドレス０番地を設定し、メモリ２機能モデルの場合にはスタートアドレス１０００００Ｈ番地を設定する。
【００２０】
次に、ステップＳ２０３において、上記アドレスにデータ００Ｈを書き込む。
その後、ステップＳ２０４において、アドレスがエンドアドレス（例えば、ＦＦＦＦＨ番地）か否かの判定を行う。ステップＳ２０４において、アドレスがエンドアドレスでない（Ｎｏ）の場合には、ステップＳ２０５において、アドレスをインクリメント（次の番地に移行）し、ステップＳ２０３において、上記アドレス番地へのデータ００Ｈの書き込みを繰り返す。ステップＳ２０４において、アドレスがエンドアドレスである（Ｙｅｓ）の場合には、ステップＳ２０６に移行する。
【００２１】
続いて、ステップＳ２０６において、メモリアドレス発生回路２０５にスタートアドレスを設定する。この場合、ステップＳ２０２と同様に、メモリ１機能モデルの場合にはスタートアドレス０番地を設定し、メモリ２機能モデルの場合にはスタートアドレス１０００００Ｈ番地を設定する。
【００２２】
次に、ステップＳ２０７において、上記アドレスからデータ００Ｈを読み出し、ステップＳ２０８において、上記アドレスにデータＦＦＨを書き込む。その後、ステップＳ２０９において、アドレスがエンドアドレス（例えば、ＦＦＦＦＨ番地）か否かの判定を行う。ステップＳ２０９において、アドレスがエンドアドレスでない（Ｎｏ）の場合には、ステップＳ２１０において、アドレスをインクリメント（次の番地に移行）し、ステップＳ２０７のデータ００Ｈを読み出しとステップＳ２０８のデータＦＦＨの書き込みを繰り返し、ステップＳ２０９において、アドレスがエンドアドレスである（Ｙｅｓ）の場合には、ステップＳ２１１に移行する。
【００２３】
更に、ステップＳ２１１において、メモリアドレス発生回路２０５にスタートアドレスを設定する。この場合、ステップＳ２０２と同様に、メモリ１機能モデルの場合にはスタートアドレス０番地を設定し、メモリ２機能モデルの場合にはスタートアドレス１０００００Ｈ番地を設定する。
【００２４】
次に、ステップＳ２１２において、上記アドレスからデータＦＦＨを読み出す。その後、ステップＳ２１３において、アドレスがエンドアドレス（例えば、ＦＦＦＦＨ番地）か否かの判定を行う。ステップＳ２１３において、アドレスがエンドアドレスでない（Ｎｏ）の場合には、ステップＳ２１４において、アドレスをインクリメント（次の番地に移行）し、ステップＳ２１２のデータＦＦＨの読み出しを繰り返し、ステップＳ２１４において、アドレスがエンドアドレスである（Ｙｅｓ）の場合には、ステップＳ２１５に移行して検査を終了する。
【００２５】
以上のフローチャートにおいて、メモリ１機能モデル２０２のアドレス範囲（０番地〜ＦＦＦＦＦＨ番地）とメモリ２機能モデル２０３のアドレス範囲（１０００００Ｈ番地〜ＦＦＦＦＦＦＨ番地）には、ステップＳ２０３からステップ２０６において、一旦、すべてのアドレス範囲に‘０’が書き込まれ、次いで、ステップＳ２０６からステップ２０９において、すべてのアドレス範囲から‘０’が読み出されて、代わりに‘１’が書き込まれ、更に、ステップＳ２１１からステップ２１４において、すべてのアドレス範囲から‘１’が読み出されるという検査が行われる。
【００２６】
上記のメモリ１機能モデル２０２のアドレス範囲（０番地〜ＦＦＦＦＦＨ番地）とメモリ２機能モデル２０３のアドレス範囲（１０００００Ｈ番地〜ＦＦＦＦＦＦＨ番地）は一例を示したものであり、実際のアドレス範囲は、ＬＳＩテスタシミュレーションモデル１０１で発生されるテストパターンに対応した命令信号によって設定されるものである。
【００２７】
図１に示されるように本発明の実施例１のデジタルヴァーチャルテストシステム（ＤＶＴ）は、アドレス判定回路２０６を備えている。このアドレス判定回路２０６の具体的な構成は、例えば、後述する図５〜図８に示されている。
【００２８】
半導体シミュレーションモデル２０１のＣＰＵ機能モデル２０４は、ＬＳＩテスタシミュレーションモデル１０１で発生されるテストパターンに対応した命令信号を受信し、その命令信号を解析してアドレス発生回路２０５からアドレス信号とＲｅａｄ／Ｗｒｉｔｅ信号を出力する。アドレス判定回路２０６は、アドレス発生回路２０５から出力されるアドレス信号とＲｅａｄ／Ｗｒｉｔｅ信号を検出して、ＬＳＩテスタシミュレーションモデル１０１のテストパターンが被検査対象の半導体シミュレーションモデル２０１のアドレス領域を正しくアクセスできたかどうかを判定する。
【００２９】
アドレス判定回路２０６による判定は、Ｒｅａｄ／Ｗｒｉｔｅ信号の発生に対応させて、予め設定されたメモリの所定のアドレス値とＣＰＵ機能モデル２０４のアドレス発生回路２０５から出力されるアドレス値とを比較することにより行われる。そして、判定結果は、外部、例えば、パーソナルコンピュータ等との情報入出力ルートを介して、ディスプレイ上に表示することにより出力される。また、所定のアドレスをアクセスしていない場合には警報（アラーム）を表示するようにすることもできる。なお、アドレス判定回路２０６の具体的な構成及び動作については、図５〜図８において後述する。
【実施例２】
【００３０】
図３は、本発明の実施例２のメモリＢＩＳＴ（Built-in Self Test：組み込み自己テスト）回路を有する場合のＤＶＴシミュレーションモデルである。図３の実施例２では、メモリＢＩＳＴ回路２０７とスイッチング素子２０８が、例えば、ＨＤＬ（Hardware Description Language：ハードウェア記述言語）で記述されて、半導体シミュレーションモデル２０１に組み込まれている。
【００３１】
メモリＢＩＳＴ回路２０７は、メモリ１機能モデル２０２及びメモリ２機能モデル２０２に対して特定のパターンを発生し、メモリ１機能モデル２０２及びメモリ２機能モデル２０３からの読み出しデータと期待値を比較してメモリ１機能モデル２０２及びメモリ２機能モデル２０３の良否判定を行う。スイッチング素子２０８は、ＣＰＵ機能モデル２０４のアドレス発生回路２０５からの信号またはメモリＢＩＳＴ回路２０７からの信号を選択的にメモリ１機能モデル２０２及びメモリ２機能モデル２０２に送信する。
【００３２】
アドレス判定回路２０６は、ＬＳＩテスタシミュレーションモデル１０１で発生されるテストパターンに対応してた命令信号を受信し、その命令信号を解析してアドレス発生回路２０５から出力されるアドレス信号とＲｅａｄ／Ｗｒｉｔｅ信号、あるいは、メモリＢＩＳＴ回路２０７が出力する特定のパターンに対応したアドレス信号とＲｅａｄ／Ｗｒｉｔｅ信号を検出して、ＬＳＩテスタシミュレーションモデル１０１で発生されるテストパターンに対応したアドレス信号が被検査対象の半導体シミュレーションモデル２０１のアドレス領域を正しくアクセスできたかどうかを判定する、あるいは、メモリＢＩＳＴ回路２０７が発生する特定のパターンに対応したアドレス信号が、被検査対象の半導体シミュレーションモデル２０１のアドレス領域を正しくアクセスできたかどうかを判定する。
【００３３】
アドレス判定回路２０６による判定は、Ｒｅａｄ／Ｗｒｉｔｅ信号の発生に対応させて、予め設定されたメモリの所定のアドレス値とＣＰＵ機能モデル２０４のアドレス発生回路２０５から出力されるアドレス値とを比較することにより行われる。判定結果は、外部、例えば、パーソナルコンピュータ等との情報入出力ルートを介して、ディスプレイ上に表示することにより出力される。アドレス判定回路２０６の具体的な構成及び動作については、図５〜図８を用いて後述する。
【実施例３】
【００３４】
図４は、本発明の実施例３のＤＶＴにおけるメモリ以外にアドレスが割り当てられた機能モデルが存在する場合シミュレーションモデルである。
【００３５】
図４の実施例では、実施例１，２におけるメモリ１機能モデル２０２及びメモリ２機能モデル２０３に代えて、メモリ１機能モデル２０２と、タイマー機能モデル２１０、シリアルＩ／Ｆ機能モデル２１１、あるいは、端子機能モデル２１２等が形成されている。
【００３６】
ＣＰＵからアドレス割付されているのは、メモリだけではないので、それ以外のタイマー機能やシリアルインターフェース（Ｉ／Ｆ）機能、端子機能などの周辺機能の動作を確認することが必要になる。
【００３７】
本発明の実施例３では、メモリ１機能モデル２０９とタイマー機能モデル２１０、シリアルＩ／Ｆ機能モデル２１１、あるいは、端子機能モデル２１２等の周辺機能についても、例えば、ＨＤＬ（Hardware Description Language：ハードウェア記述言語）で記述されて、半導体シミュレーションモデル２０１に組み込まれている。
【００３８】
各機能モデルには、メモリ機能モデル２０９のアドレス範囲（０番地〜ＦＦＦＦＦＨ番地）とは異なるアドレス範囲、例えば、タイマー機能モデル２１０には、ＦＦＦＦＦＸＨ番地のアドレス範囲が割り当てられており、このアドレス範囲を指定して、例えば、タイマー機能の確認を行うことができる。
【００３９】
アドレス判定回路２０６は、メモリ機能モデル２０９のアドレス範囲（０番地〜ＦＦＦＦＦＨ番地）内の所定のアドレス以外に、タイマー機能モデル２１０、シリアルＩ／Ｆ機能モデル２１１、あるいは、端子機能モデル２１２等のアドレス範囲内の所定のアドレスを指定して、ＬＳＩテスタシミュレーションモデル１０１のテストパターンが、メモリ１機能モデル２０９のみならず、タイマー機能モデル２１０、シリアルＩ／Ｆ機能モデル２１１、あるいは、端子機能モデル２１２等についてもアドレス領域を正しくアクセスできたかどうかを判定する。
【００４０】
以上のように、本発明の実施例３のＤＶＴシステムでは、本発明のアドレス判定回路２０６にて、周辺機能についてもアクセスされているかの確認が可能である。判定結果は、外部、例えば、パーソナルコンピュータ等との情報入出力ルートを介して、ディスプレイ上に表示することにより出力される。アドレス判定回路２０６の具体的な構成及び動作については、図５〜図８を用いて後述する。
【００４１】
［構成例１］
図５は、本発明の各実施例に適用可能なアドレス判定回路２０６の第１の構成例である。図５のアドレス判定回路２０６は、論理比較回路３０１、アンド回路３０２、アドレス値メモリ３０３、一致フラグメモリ３０４を備えている。
【００４２】
アドレス値メモリ３０３には、メモリ１のスタートアドレス値（例えば、メモリ１機能モデル２０２のスタートアドレス０番地）、メモリ１のエンドアドレス値（例えば、メモリ１機能モデル２０２エンドアドレスＦＦＦＦＦＨ番地）、メモリ２のスタートアドレス値（例えば、メモリ２機能モデル２０３のスタートアドレス１０００００Ｈ番地）及びメモリ２のエンドアドレス値（例えば、メモリ２機能モデル２０３のエンドアドレスＦＦＦＦＦＦＨ番地）を予め記憶しておく。
【００４３】
半導体シミュレーションモデル２０１内に形成されたＣＰＵ機能モデル２０４のアドレス発生回路２０５からのアドレス信号は、アドレス判定回路２０６の論理比較回路３０１に入力され、アドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号は、アドレス判定回路２０６のアンド回路３０２に入力される。
【００４４】
論理比較回路３０１では、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値及びメモリ２のエンドアドレス値と、アドレス発生回路２０５からのアドレス信号とが比較され、これらが一致した場合に一致信号を出力する。
【００４５】
アンド回路３０２は、アドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号が入力している時に、論理比較回路３０１の一致信号が入力されると信号を出力し、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値及びメモリ２のエンドアドレス値が記憶されたメモリ領域と対応する一致フラグメモリ３０４のメモリ領域の一致フラグ情報を、例えば、“０”から“１”に変更して、予め記憶された所定のアドレスをアクセスしたことをその一致フラグ情報により表示する。
【００４６】
アドレス判定回路２０６は、一致フラグメモリ３０４の全てのメモリ領域に一致フラグ情報“１”が設定されていることを確認することにより、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号により、被検査対象の半導体シミュレーションモデル２０１の、例えば、メモリ１機能モデル２０２とメモリ２機能モデル２０３のアドレス領域を正しくアクセスできたかどうかを判定する。判定結果は、例えば、パーソナルコンピュータ等の外部の機器に情報を出力する。本構成例１では、所定のアドレス値を設定しそのアドレスをアクセスしたかどうかをディスプレイ上に表示することができる。
【００４７】
［構成例２］
図６は、本発明の各実施例に適用可能なアドレス判定回路２０６の第２の構成例を示している。図６において、アドレス判定回路２０６は、第１の構成例と同様に、論理比較回路３０１、アンド回路３０２、アドレス値メモリ３０３、一致フラグメモリ３０４を備えている。
【００４８】
アドレス値メモリ３０３には、メモリ１のスタートアドレス値（例えば、メモリ１機能モデル２０２のスタートアドレス０番地）、メモリ１のエンドアドレス値（例えば、メモリ１機能モデル２０２エンドアドレスＦＦＦＦＦＨ番地）、メモリ２のスタートアドレス値（例えば、メモリ２機能モデル２０３のスタートアドレス１０００００Ｈ番地）及びメモリ２のエンドアドレス値（例えば、メモリ２機能モデル２０３のエンドアドレスＦＦＦＦＦＦＨ番地）のみならず、メモリ１の途中アドレス値、及びメモリ２の途中アドレス値をも、予め記憶しておくように構成されている。
【００４９】
メモリ１の途中アドレス値、及びメモリ２の途中アドレス値は、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号に特有な途中アドレス値を予め選定しておく。
【００５０】
半導体シミュレーションモデル２０１内に形成されたＣＰＵ機能モデル２０４のアドレス発生回路２０５からのアドレス信号は、アドレス判定回路２０６の論理比較回路３０１に入力され、アドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号は、アドレス判定回路２０６のアンド回路３０２に入力される。
【００５１】
論理比較回路３０１では、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値及びメモリ２のエンドアドレス値と、アドレス発生回路２０５からのアドレス信号のみならず、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号に特有なメモリ１の途中アドレス値、及びメモリ２の途中アドレス値についても比較され、これらが一致した場合に一致信号を出力する。
【００５２】
アンド回路３０２は、アドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号が入力している時に、論理比較回路３０１の一致信号が入力されると信号を出力し、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値、メモリ２のエンドアドレス値、メモリ１の途中アドレス値、メモリ２の途中アドレス値が記憶されたメモリ領域と対応する一致フラグメモリ３０４のメモリ領域の一致フラグ情報を、例えば、“０”から“１”に変更して、予め記憶された所定のアドレスをアクセスしたことをその一致フラグ情報により表示する。
【００５３】
アドレス判定回路２０６は、一致フラグメモリ３０４の全てのメモリ領域に一致フラグ情報“１”が設定されていることを確認することにより、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号により、被検査対象の半導体シミュレーションモデル２０１が、例えば、メモリ１機能モデル２０２とメモリ２機能モデル２０３のアドレス領域を正しくアクセスできたかどうかを判定する。
【００５４】
アドレス判定回路２０６の構成例２では、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号に特有なメモリ１の途中アドレス値、及び、メモリ２の途中アドレス値の一致についても確認することができ、被検査対象の半導体シミュレーションモデル２０１が、例えば、メモリ１機能モデル２０２とメモリ２機能モデル２０３のアドレス領域を正しくアクセスできたかどうかをより確実に判定することができる。
【００５５】
［構成例３］
図７は、本発明の各実施例に適用可能なアドレス判定回路２０６の第３の構成例を示している。この第３の構成例では、設定したアドレス値とアドレス信号を比較するのではなく、アドレス信号の最大値と最小値を保持するようにして、アクセスしたアドレス範囲を明示できる構成を採用している。
【００５６】
図７において、アドレス判定回路２０６は、論理比較回路３０１、複数のアンド回路３０２、アドレス値メモリ３０３、アドレス値保持レジスタ３０５を備えており、アドレス値保持レジスタ３０５は、メモリの最大アドレス保持レジスタ及びメモリの最小アドレス保持レジスタから構成され、メモリの最大アドレス保持レジスタ及びメモリの最小アドレス保持レジスタには、それぞれ、メモリの最大アドレス値とメモリの最小アドレス値が保持される。
【００５７】
アドレス値保持レジスタ３０５に保持されたメモリの最大アドレス値とメモリの最小アドレス値は、論理比較回路３０１において、半導体シミュレーションモデル２０１内に形成されたＣＰＵ機能モデル２０４のアドレス発生回路２０５からのアドレス信号と比較され、最小アドレス値の保持データよりアドレス信号が小さい場合には、そのアドレス信号を、メモリの最小アドレス保持レジスタに最小アドレス値として更新・保持し、最大アドレス値の保持データよりアドレス信号が大きい場合には、そのアドレス信号を、メモリの最大アドレス保持レジスタに最大アドレス値として更新・保持する。メモリの最大アドレス値と最小アドレス値の更新・保持は、複数のアンド回路３０２によりアドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号 に同期して行われる。
【００５８】
メモリのテストが終了すると、アドレス値保持レジスタ３０５のメモリの最大アドレス保持レジスタ及びメモリの最小アドレス保持レジスタには、それぞれ、メモリのテスト中にアクセスしたアクセス領域の最小アドレス値と最大アドレス値が更新・蓄積される。更新・蓄積された最小アドレス値と最大アドレス値を、外部、例えば、パーソナルコンピュータ等への情報出力ルートにより出力し、保持レジスタのデータからアクセスしたアドレス範囲をディスプレイ上に表示する。
【００５９】
ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号を分析することにより、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンによりアクセスされるアクセス領域の最小アドレス値と最大アドレス値を求めることができ、この最小アドレス値と最大アドレス値と、メモリのテスト中に更新・蓄積されたアドレス値保持レジスタ３０５の最大アドレス値とメモリの最小アドレス値とを比較することにより、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号により、メモリ１機能モデル２０２とメモリ２機能モデル２０３のアドレス領域を正しくアクセスできたかどうかを判定することができる。
【００６０】
［構成例４］
図８は、本発明の各実施例に適用可能なアドレス判定回路２０６の第４の構成例（Ｒｅａｄ信号、Ｗｒｉｔｅ信号別々に一致フラグを備えた場合）である。 図８のアドレス判定回路２０６は、論理比較回路３０１、複数のアンド回路３０２、アドレス値メモリ３０３、複数の一致フラグメモリ３０４を備えており、複数のアンド回路３０２と複数の一致フラグメモリ３０４は、それぞれ、Ｒｅａｄ信号／Ｗｒｉｔｅ信号のＲｅａｄ信号とＷｒｉｔｅ信号に対応している。
【００６１】
アドレス値メモリ３０３には、メモリ１のスタートアドレス値（例えば、メモリ１機能モデル２０２のスタートアドレス０番地）、メモリ１のエンドアドレス値（例えば、メモリ１機能モデル２０２エンドアドレスＦＦＦＦＦＨ番地）、メモリ２のスタートアドレス値（例えば、メモリ２機能モデル２０３のスタートアドレス１０００００Ｈ番地）及びメモリ２のエンドアドレス値（例えば、メモリ２機能モデル２０３のエンドアドレスＦＦＦＦＦＦＨ番地）を予め記憶しておく。
【００６２】
半導体シミュレーションモデル２０１内に形成されたＣＰＵ機能モデル２０４のアドレス発生回路２０５からのアドレス信号は、アドレス判定回路２０６の論理比較回路３０１に入力され、アドレス発生回路２０５からのＲｅａｄ／Ｗｒｉｔｅ信号は、アドレス判定回路２０６のアンド回路３０２に入力される。
【００６３】
論理比較回路３０１では、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値及びメモリ２のエンドアドレス値と、アドレス発生回路２０５からのアドレス信号とが比較され、これらが一致した場合に一致信号を出力する。
【００６４】
複数のアンド回路３０２は、アドレス発生回路２０５からのＲｅａｄ信号またはＷｒｉｔｅ信号が入力している時に、論理比較回路３０１の一致信号が入力されると信号を出力し、アドレス値メモリ３０３に予め記憶されたメモリ１のスタートアドレス値、メモリ１のエンドアドレス値、メモリ２のスタートアドレス値及びメモリ２のエンドアドレス値が記憶されたメモリ領域と対応する複数の一致フラグメモリ３０４のメモリ領域の一致フラグ情報を、例えば、“０”から“１”に変更して、予め記憶された所定のアドレスをＲｅａｄ信号あるいはＷｒｉｔｅ信号に同期してアクセスしたことをその一致フラグ情報により表示する。
【００６５】
アドレス判定回路２０６は、Ｗｒｉｔｅ信号に対応した一致フラグメモリ３０４とＲｅａｄ信号に対応した一致フラグメモリ３０４の全てのメモリ領域に一致フラグ情報“１”が設定されていることを確認することにより、ＬＳＩテスタシミュレーションモデル１０１からのテストパターンに対応した命令信号により、被検査対象の半導体シミュレーションモデル２０１の、例えば、メモリ１機能モデル２０２とメモリ２機能モデル２０３のアドレス領域を、データの書き込み時にも読み出し時にも正しくアクセスできたかどうかを判定することができる。
【００６６】
判定結果は、例えば、パーソナルコンピュータ等の外部の機器に情報を出力する。本構成例４では、データの書き込み時と読み出し時に、所定のアドレス値に設定したそのアドレスをアクセスしたかどうかをディスプレイ上に表示することができる。
【図面の簡単な説明】
【００６７】
【図１】図１は、本発明の実施例１のＤＶＴにおけるシミュレーションモデルである。
【図２】図２は、ＣＰＵが実行するメモリ１，２を検査するプログラム例である。
【図３】図３は、本発明の実施例２のＤＶＴにおけるメモリＢＩＳＴを有する場合のシミュレーションモデルである。
【図４】図４は、本発明の実施例３のＤＶＴにおけてメモリ以外にアドレスが割り当てられた機能モデルが存在する場合シミュレーションモデルである。
【図５】図５は、本発明の各実施例に適用可能なアドレス判定回路の第１の構成例である。
【図６】図６は、本発明の各実施例に適用可能なアドレス判定回路の第２の構成例である。
【図７】図７は、本発明の各実施例に適用可能なアドレス判定回路の第３の構成例である。
【図８】図８は、本発明の各実施例に適用可能なアドレス判定回路の第４の構成例（Ｒｅａｄ信号、Ｗｒｉｔｅ信号別々に一致フラグを備えた場合）である。
【図９】図９は、従来のＤＶＴにおけるシミュレーションモデルである。
【符号の説明】
【００６８】
１０１ ＬＳＩテスタシミュレーションモデル
１０２ テストパターン発生部
１０３ 入出力信号制御、出力信号制御、入力信号判定回路
２０１ 半導体シミュレーションモデル
２０２ メモリ１機能モデル
２０３ メモリ２機能モデル
２０４ ＣＰＵ機能モデル
２０５ アドレス発生回路
２０６ アドレス判定回路
２０７ メモリＢＩＳＴ回路
２０８ スイッチング素子
２０９ メモリ機能モデル
２１０ タイマー機能モデル
２１１ シリアルＩ／Ｆ機能モデル
２１２ 端子機能モデル
３０１ 論理比較回路
３０２ アンド回路
３０３ アドレス値メモリ
３０４ 一致フラグメモリ
３０５ アドレス値保持レジスタ
【特許請求の範囲】
【請求項１】
ＤＵＴに対応した半導体シミュレーションモデルとＬＳＩテスタシミュレーションモデルから成るデジタルヴァーチャルテストシステムにおいて、
前記半導体シミュレーションモデルが、メモリ機能モデルと、アドレス発生回路を含むＣＰＵ機能モデルと、を備えており、
前記メモリ機能モデルをアクセスするための前記アドレス発生回路から出力されるアドレス信号が、前記ＬＳＩテスタシミュレーションモデルからのテストパターンに対応した複数の所定のアドレスをアクセスしたかどうかを判定する判定手段を備えていることを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項２】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記判定手段は、前記アドレス発生回路から出力される書き込み・読み出し信号に応じて、前記アドレス信号が前記複数の所定のアドレスをアクセスしたかどうかを判定することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項３】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記半導体シミュレーションモデルが、組み込み自己テスト回路を、更に備えており、前記判定手段が、前記組み込み自己テスト回路が出力するアドレス信号が複数の所定のアドレスをアクセスしたかどうかを判定することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項４】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記半導体シミュレーションモデルが、周辺機能モデルを、更に備えており、前記判定手段が、前記周辺機能モデルをアクセスするための前記アドレス発生回路から出力されるアドレス信号が、前記ＬＳＩテスタシミュレーションモデルからのテストパターンに対応した複数の所定のアドレスをアクセスしたかどうかを判定することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項５】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記判定手段が、論理比較回路とアドレス値メモリと一致フラグメモリとを備えており、前記論理比較回路が前記アドレス値メモリに予め記憶された前記テストパターンに対応した複数の所定のアドレス値と前記アドレス発生回路が出力するアドレス信号の値とを比較して一致信号を出力し、前記一致信号に基づいて前記一致フラグメモリの対応する記憶領域に一致フラグ情報を設定することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項６】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記判定手段が、論理比較回路とアドレス値保持レジスタとを備えており、前記論理比較回路が前記アドレス値保持レジスタに保持された最大アドレス値及び最小アドレス値と、前記アドレス発生回路が出力するアドレス信号の値とを比較して、アドレス値保持レジスタの最大アドレス値及び最小アドレス値を更新・保持し、前記最大アドレス値及び最小アドレス値と前記テストパターンに対応した所定の最大アドレス値及び最小アドレス値とを比較することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項７】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記判定手段が、論理比較回路とアドレス値メモリと書き込み信号と読み出し信号に対応した複数の一致フラグメモリとを備えており、前記論理比較回路が、前記書き込み信号と読み出し信号に応じて、前記アドレス値メモリに予め記憶された前記テストパターンに対応した複数の所定のアドレス値と前記アドレス発生回路が出力するアドレス信号の値とを比較して一致信号を出力し、前記一致信号に基づいて前記書き込み信号と読み出し信号に対応した複数の一致フラグメモリの対応する記憶領域に一致フラグ情報を設定することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項１】
ＤＵＴに対応した半導体シミュレーションモデルとＬＳＩテスタシミュレーションモデルから成るデジタルヴァーチャルテストシステムにおいて、
前記半導体シミュレーションモデルが、メモリ機能モデルと、アドレス発生回路を含むＣＰＵ機能モデルと、を備えており、
前記メモリ機能モデルをアクセスするための前記アドレス発生回路から出力されるアドレス信号が、前記ＬＳＩテスタシミュレーションモデルからのテストパターンに対応した複数の所定のアドレスをアクセスしたかどうかを判定する判定手段を備えていることを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項２】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記判定手段は、前記アドレス発生回路から出力される書き込み・読み出し信号に応じて、前記アドレス信号が前記複数の所定のアドレスをアクセスしたかどうかを判定することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項３】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記半導体シミュレーションモデルが、組み込み自己テスト回路を、更に備えており、前記判定手段が、前記組み込み自己テスト回路が出力するアドレス信号が複数の所定のアドレスをアクセスしたかどうかを判定することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項４】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記半導体シミュレーションモデルが、周辺機能モデルを、更に備えており、前記判定手段が、前記周辺機能モデルをアクセスするための前記アドレス発生回路から出力されるアドレス信号が、前記ＬＳＩテスタシミュレーションモデルからのテストパターンに対応した複数の所定のアドレスをアクセスしたかどうかを判定することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項５】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記判定手段が、論理比較回路とアドレス値メモリと一致フラグメモリとを備えており、前記論理比較回路が前記アドレス値メモリに予め記憶された前記テストパターンに対応した複数の所定のアドレス値と前記アドレス発生回路が出力するアドレス信号の値とを比較して一致信号を出力し、前記一致信号に基づいて前記一致フラグメモリの対応する記憶領域に一致フラグ情報を設定することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項６】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記判定手段が、論理比較回路とアドレス値保持レジスタとを備えており、前記論理比較回路が前記アドレス値保持レジスタに保持された最大アドレス値及び最小アドレス値と、前記アドレス発生回路が出力するアドレス信号の値とを比較して、アドレス値保持レジスタの最大アドレス値及び最小アドレス値を更新・保持し、前記最大アドレス値及び最小アドレス値と前記テストパターンに対応した所定の最大アドレス値及び最小アドレス値とを比較することを特徴とするテストパターンのアクセスアドレス確認方式。
【請求項７】
請求項１に記載のデジタルヴァーチャルテストシステムにおけるテストパターンのアクセスアドレス確認方式において、
前記判定手段が、論理比較回路とアドレス値メモリと書き込み信号と読み出し信号に対応した複数の一致フラグメモリとを備えており、前記論理比較回路が、前記書き込み信号と読み出し信号に応じて、前記アドレス値メモリに予め記憶された前記テストパターンに対応した複数の所定のアドレス値と前記アドレス発生回路が出力するアドレス信号の値とを比較して一致信号を出力し、前記一致信号に基づいて前記書き込み信号と読み出し信号に対応した複数の一致フラグメモリの対応する記憶領域に一致フラグ情報を設定することを特徴とするテストパターンのアクセスアドレス確認方式。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−４９４６５（Ｐ２０１０−４９４６５Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１２７８０（Ｐ２００８−２１２７８０）
【出願日】平成２０年８月２１日（２００８．８．２１）
【出願人】（５０１３５８５０７）株式会社シスウェーブ (17)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月２１日（２００８．８．２１）
【出願人】（５０１３５８５０７）株式会社シスウェーブ (17)
【Ｆターム（参考）】
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