デュアルシンセサイザ装置及びこれを用いた無線装置
【課題】 簡単な構成で周波数干渉を防止できる小型なデュアルシンセサイザ装置を提供する。
【解決手段】 第１ＰＬＬシンセサイザ部104ａと、第２ＰＬＬシンセサイザ部104ｂと、第１または第２ＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチ105とを備えるデュアルシンセサイザ装置において、第１及び第２ＰＬＬシンセサイザ部の出力信号の周波数を制御するためのデータ信号線106及びクロック信号線107を第１及び第２ＰＬＬシンセサイザ部で共用して装置を小型化する。このデータ信号線またはクロック信号線の分岐点と第１及び第２ＰＬＬシンセサイザ部との間に特定の周波数帯域を減衰する信号減衰手段を設けることにより、第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止できる。
【解決手段】 第１ＰＬＬシンセサイザ部104ａと、第２ＰＬＬシンセサイザ部104ｂと、第１または第２ＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチ105とを備えるデュアルシンセサイザ装置において、第１及び第２ＰＬＬシンセサイザ部の出力信号の周波数を制御するためのデータ信号線106及びクロック信号線107を第１及び第２ＰＬＬシンセサイザ部で共用して装置を小型化する。このデータ信号線またはクロック信号線の分岐点と第１及び第２ＰＬＬシンセサイザ部との間に特定の周波数帯域を減衰する信号減衰手段を設けることにより、第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止できる。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、時分割された複数の通信スロットを使用して通信を行うためのデュアルシンセサイザ装置とそれを用いる無線装置に関し、特に、簡単な構成で周波数干渉の防止を図るものである。
【０００２】
【従来の技術】従来、時分割された複数の通信スロットを使用して通信を行う無線装置において、高速に周波数を切り替えることが可能なＰＬＬ周波数シンセサイザとしてデュアルシンセサイザ装置が使用されている。
【０００３】デュアルシンセサイザ装置は、２系統の発振回路を含むＰＬＬ周波数シンセサイザ（以下、ＰＬＬシンセサイザ部という）と２つのＰＬＬシンセサイザ部出力信号のいずれか一方を選択する単投双投スイッチ（以下、ＳＰＤＴスイッチという）を備え、２つのＰＬＬシンセサイザ部は時分割された複数の通信スロットに対応した出力信号を出力するように交互にロックアップ動作を行い、ロックアップ動作が完了した方のＰＬＬシンセサイザ部の出力信号をＳＰＤＴスイッチが選択して外部に出力するといった動作をする。
【０００４】このデュアルシンセサイザ装置を構成する場合は、各ＰＬＬシンセサイザ部間の周波数干渉が問題となる。各ＰＬＬシンセサイザ部の出力信号周波数は同一周波数帯であり、ＳＰＤＴスイッチ部と各ＰＬＬシンセサイザ部との間のアイソレーションが不十分であると、ＳＰＤＴスイッチ部で選択し取り出された出力信号には、選択側のＰＬＬシンセサイザ部の出力信号と非選択側のＰＬＬシンセサイザ部の出力信号とがスプリアス信号として漏れ込み、信号の歪みを発生したり、不要輻射成分となり問題となる。
【０００５】そこで、周波数干渉を防止するためにＳＰＤＴスイッチで選択し出力された出力信号に含まれるスプリアス信号を除去し、アイソレーションを改善する対策が採られている。従来のデュアルシンセサイザ装置に関する技術として、特開平５−３７３１８公報に記載されているものが知られている。図２１は、従来のデュアルシンセサイザ装置の一例を示す図である。
【０００６】図２１において、2101は第１ＰＬＬシンセサイザ部で、2102は第２ＰＬＬシンセサイザ部であり、それぞれ出力信号LO１、LO２を生成して出力する。2120は制御部であり、スイッチ部2107の切換を制御するＳＷ制御信号を出力する。2107はＳＰＤＴスイッチであり、第１及び第２ＰＬＬシンセサイザ部の出力信号LO１及びLO２がそれぞれ入力端子ＩＮ１及びＩＮ２に入力されて制御部2120からの切換制御信号に応じて、いずれか一方を選択して出力端子ＯＵＴに出力する。2103及び2104は、それぞれ出力信号LO１及びLO２を分岐した分岐信号を減衰させる減衰器であり、各出力信号LO１及びLO２がスイッチ部2107でオフされた時に出力側に漏れ込む漏れ信号の振幅と等しくなるように分岐信号の振幅を減衰させる。2105及び2106は位相反転器であり、それぞれ減衰器2103及び2104の出力信号の位相を反転させる。位相反転器2105及び2106は、例えば１８０度遅延線で構成することができる。
【０００７】これら減衰器2103及び位相反転器2105は、第１ＰＬＬシンセサイザ部出力信号LO１の漏れ信号を消去する消去信号を生成する消去信号生成回路を構成する。また、減衰器2104及び位相反転器2106は、第２ＰＬＬシンセサイザ部出力信号LO２の漏れ信号を消去する消去信号を生成する消去信号生成回路を構成する。2108は加算器であり、スイッチ部2107と位相反転器2105及び2106との出力信号を加算合成する。この加算器2108は、例えば反射防止用の減衰器をＹ字結線してその中点から出力信号を取り出すようにして構成することができる。2109は出力端子であり、加算器2108からの出力信号が取り出される。
【０００８】制御部から出力されるＳＷ制御信号は、分岐されて、その一方をスイッチ部2107の制御端子ＣＯＮＴ１に入力し、他方をインバータに入力し、その出力を制御端子ＣＯＮＴ２に入力するよう構成されており、ＳＷ制御信号のＨ／Ｌに応じてスイッチ部2107が第１及び第２ＰＬＬシンセサイザ部の出力信号LO１及びLO２の一方を選択し出力するようになっている。また、制御部2120は第１及び第２ＰＬＬシンセサイザ部の出力信号LO１及びLO２の周波数設定を行うためのＰＬＬ制御信号を出力する。
【０００９】図２１に示した従来例の回路動作を以下に説明する。制御部2120から出力されるＳＷ制御信号が“Ｈ”であって、スイッチ部2107が入力端子ＩＮ１側に導通している第１ＰＬＬシンセサイザ部の出力信号LO１を選択し出力しているものとする。
【００１０】この場合、スイッチ部2107の出力端子ＯＵＴには、第１ＰＬＬシンセサイザ部の出力信号LO１のみが出力されるだけでなく、第２ＰＬＬシンセサイザ部の出力信号LO２もスイッチ部2107内及びその周辺の空間を伝搬して、出力側に漏れ込んで漏れ信号となって出力される。
【００１１】そこで、第２ＰＬＬシンセサイザ部出力信号LO２を分岐し、その分岐信号を減衰器2104及び位相反転器2106からなる消去信号生成回路に通すことによって、スイッチ部2107の出力信号の中に現れた第２ＰＬＬシンセサイザ部の出力信号LO２の漏れ信号と等振幅、逆位相の消去信号を生成する。この消去信号を加算器2108によってスイッチ部2107の出力信号に加算合成することにより、スイッチ部2107の出力信号の中に含まれる第２ＰＬＬシンセサイザ部出力信号LO２の漏れ信号と消去信号が打ち消しあい、加算器2108の出力信号には第１ＰＬＬシンセサイザ部の出力信号LO１のみを出力することができる。
【００１２】また、ＰＬＬシンセサイザ部の出力信号周波数の設定は、総合電子出版社出版の「実用ＰＬＬ周波数シンセサイザ」に示されているように、データ信号、クロック信号及びロードイネーブル信号の３種の制御信号によって行う方法が知られてる。
【００１３】データ信号は２進数に変換されたシリアル・データで構成されており、クロック信号はデータ信号の同期クロックであり、ロードイネーブル信号が入力されることでデータ信号がＰＬＬ−ＩＣの内部回路にラッチされる。その従来例の一例を図２２に示す。また、図２２２２における2204ａ及び2204ｂは、ロック検出信号であり、ＰＬＬ−ＩＣが基準周波数信号とＰＬＬシンセサイザ部の出力信号とを比較して、ＰＬＬシンセサイザ部の出力信号が所定の周波数としてロック状態あるいはアンロック状態であるかを検出して出力する。
【００１４】ロック検出信号は制御部において監視され、それぞれのＰＬＬシンセサイザ部が時分割された複数の通信スロットに対応した出力信号を出力可能かを判断する。例えば、制御部がロック検出信号をアンロック状態と判断した場合には、その対応する通信スロットを使用しないように制御部が通信システムの制御を行うことができる。
【００１５】また、周波数干渉を防止するために各ＰＬＬシンセサイザ部、ＳＰＤＴスイッチのそれぞれが各別の金属製シールドケースで格納されたシールド構造によりシールド効果を高めて、アイソレーションを改善する対策がある。従来のデュアルシンセサイザ装置に関する技術として、特開平９−３０７２７３公報に記載されているものが知られている。図２３は、従来のデュアルシンセサイザ装置の一例を示す図である。図２３は平面図である。図２３において、2301及び2302は、発振回路を含むＰＬＬシンセサイザ部であり、それぞれの出力信号周波数は同一周波数帯である。2303はＰＬＬシンセサイザ部2301及び2302の出力信号のいずれか一方を選択するＳＰＤＴスイッチであり、これらが多層プリント基板の表層に設けられている。2304はＰＬＬシンセサイザ部2301及び2302とＳＰＤＴスイッチ2303の周囲に設けられた基板の表層のグランドパターンであり、2304の下には内層グランドパターンがある。2305、2306及び2307はＰＬＬシンセサイザ部2301及び2302とＳＰＤＴスイッチ2303のそれぞれの上方及び側方を囲むシールドケースであり、グランドパターン2304に接地して、ＰＬＬシンセサイザ部2301及び2302とＳＰＤＴスイッチ2303のそれぞれが各個別のシールドケースで格納されたシールド構造を備えている。
【００１６】但し、図２３は平面図であり、シールドケース2305、2306及び2307の天板を除いた側壁だけが描かれている。2308はビアホールであり、表層及び内層のグランドパターンと接続する。2309はＰＬＬンセサイザ部2301及び2302とＳＰＤＴスイッチ2303を接続する信号線、2310はＳＰＤＴスイッチ2303の出力信号線である。信号線2309、出信号線2310は基板の内層に位置してグランドパターン2304と内層のグランドパターンに挟まれて、その両側にはグランドパターン2304と内層のグランドパターンを接続するビアホール2308が位置している。2311は信号線2309とＰＬＬシンセサイザ部2301及び2302を接続するビアホールであり、2312は信号線2309とＳＰＤＴスイッチ2303を接続するビアホールである。2313はＳＰＤＴスイッチ2303と出力信号線2310を接続するビアホールである。2314は基板の表裏を貫くスリットである。
【００１７】この従来例では、ＰＬＬシンセサイザ部2301及び2302とＳＰＤＴスイッチ2303は、それぞれが各個別のシールド構造を備えていることにより、空間を伝搬する電磁波から遮蔽されると共に、表層及び内層のグランドパターンとこれらを接続する複数のビアホールによって、基板内に接地面の壁を作り、基板内を伝搬する電磁波からも遮蔽することができる。また、信号線2309、出力信号線2310を基板の内層に通すことにより、表層及び内層のグランドパターン及び両側のビアホールによって遮蔽することができる。また、基板の表裏を貫くスリットによって、ＰＬＬシンセサイザ部2301及び2302と、ＳＰＤＴスイッチ2303と、信号線2309及び2310を基板の他の部分と分離することができる。
【００１８】また、従来のデュアルシンセサイザ装置を用いた無線装置の一例を図２４に示す。図２４に示すように、プリント基板2405の表層に、第１及び第２ＰＬＬシンセサイザ部と、選択スイッチとを形成している。第１及び第２ＰＬＬシンセサイザ部用シールドケース2401及び2402と、選択スイッチ部用シールドケース2403と、送受信部用シールドケース2404とが基板グランドパターンに接地されており、複数の重厚な金属性シールドケースで、且つ、それぞれ個別のシールドケースで格納することによって高いシールド効果を得ることができ、周波数干渉を防止している。なお、2406は筺体ケースである。
【００１９】また、従来のデュアルシンセサイザ装置の一例を図２５及び図２６に示す。図２５及び図２６は外観図である。図２５において2501及び2502は、発振回路を含むＰＬＬシンセサイザ部であり、それぞれの出力信号は同一周波数帯である。2503はＰＬＬシンセサイザ部2501及び2502の出力信号のいずれか一方を選択する選択スイッチ部である。2504は、選択スイッチ部を制御する選択制御部であり、インバータなどで構成される。2505はＰＬＬシンセサイザ部の電源部である。2506はシールドケース側板であり、2507はＰＬＬシンセサイザ部2501、2502、選択スイッチ部2503、選択制御部2504及び電源部2505のそれぞれを分離する間仕切り壁である。2508はシールドケース天板であり、2509はシールドケース天板、2510は、開口部である。
【００２０】図２５に示すように、ＰＬＬシンセサイザ部2501、2502、選択スイッチ部2503、選択制御部2504及び電源部2505のそれぞれをシールドケースで格納することにより、それぞれの間のアイソレーションを確保して、周波数干渉を防いでいる。シールドケースは、側板2506、間仕切り壁2507、天板2508及び底板2509の各別の金属板で組み立てられている。また、図２６に示すようにデュアルシンセサイザ装置を、これを用いる無線装置に接続するために、シールドケースの底板2509に開口部2510を設けてあり、開口部2510から接続用端子2511が突出している。
【００２１】
【発明が解決しようとする課題】しかしながら、従来例の図２１及び図２２におけるデュアルシンセサイザ装置は構成が複雑であり、回路規模が大きくなるため、装置が大型になるという問題がある。
【００２２】また、ＰＬＬシンセサイザ部の出力信号の周波数設定を行うための制御信号（データ信号、クロック信号及びロードイネーブル信号）を伝達する制御信号線（データ信号線、クロック信号線及びロードイネーブル信号線）やロック検出信号を伝達するロック検出信号線がスプリアス信号の混入経路となり、アイソレーションが不十分であると、周波数干渉が発生するという問題がある。
【００２３】また、従来例の図２３及び図２４におけるデュアルシンセサイザ装置及びこれを用いた無線装置は、複数のシールドケースが必要であり、コストが高くなるという問題がある。
【００２４】また、図２５及び図２６におけるシールドケースの構造は複雑であり、生産性が悪いという課題があった。
【００２５】また、一般にデュアルシンセサイザ装置とこれを用いる無線装置とのインターフェイスには、図２２R>２に示すように、複数の接続端子があるために、デュアルシンセサイザ装置に設けられる接続用端子コネクタの占有する容積が大きくなるという問題がある。
【００２６】また、従来例の図２６におけるデュアルシンセサイザ装置は、シールドケースに開口部2510を設ける必要があり、シールド効果が低下することによって、周波数干渉が発生するという問題がある。
【００２７】一般に高周波回路を遮蔽するために、高周波回路をシールドケース内に格納する方法が知られているが、完全に遮蔽することは困難であり、図２３のように発振回路を含むＰＬＬシンセサイザ部2301、2302が互いに隣接し、その間のアイソレーションが不十分であると、一方のＰＬＬシンセサイザ部の出力信号が他方のＰＬＬシンセサイザ部の発振回路に漏れ込むことによって、周波数干渉が発生するという問題がある。
【００２８】本発明は、こうした従来の問題点を解決するものであり、装置を小型化して、簡単な構成で周波数干渉を防止した、小型で高性能なデュアルシンセサイザ装置を提供し、また、これを用いた無線装置を提供することを目的としている。
【００２９】
【課題を解決するための手段】そこで、本発明では、デュアルシンセサイザ装置を小型化するために、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数を制御するためのデータ信号線及びクロック信号線、または、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部から出力されるロック検出信号の信号線を第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で共用している。
【００３０】また、このデュアルシンセサイザ装置の第１及び第２のＰＬＬシンセサイザ部の間のアイソレーションを向上するため、データ信号線、クロック信号線またはロック検出信号線の分岐点と第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部との間に特定の周波数帯域を減衰する信号減衰手段を設けている。
【００３１】また、第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチをプリント基板の片面側表層に配置するとともに、第１のＰＬＬシンセサイザ部と第２のＰＬＬシンセサイザ部とを、選択スイッチを挟んでその両側に配置している。
【００３２】また、第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチ全体の上方及び側方を囲むシールドケースを設け、このシールドケースの内部に、第１のＰＬＬシンセサイザ部と選択スイッチとの間及び第２のＰＬＬシンセサイザ部と選択スイッチとの間に間仕切り壁を設けている。
【００３３】また、本発明の無線装置では、このデュアルシンセサイザ装置と送受信回路とを同一プリント基板上に配置して無線装置を構成している。
【００３４】そのため、デュアルシンセサイザ装置を小型化することができ、また、第１及び第２のＰＬＬシンセサイザ部間のアイソレーションを高めて、周波数干渉を防止することができる。
【００３５】また、無線装置は、同一基板上にデュアルシンセサイザ装置と送受信回路とを設けることによって接続用コネクタが削減でき、装置の小型化及びコストの低減を図ることができる。
【００３６】
【発明の実施の形態】本発明の請求項１に記載の発明は、第１のＰＬＬシンセサイザ部と、第２のＰＬＬシンセサイザ部と、第１のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチとを備え、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数を制御するためのデータ信号線及びクロック信号線を第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で共用するようにしたものであり、データ信号線及びクロック信号線の共用により信号線の数を削減でき、装置を小型化することができる。
【００３７】請求項２に記載の発明は、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部から出力されるロック検出信号の出力信号線を第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で共用するようにしたものであり、ロック検出信号線の共用により信号線の数を削減でき、装置を小型化することができる。
【００３８】請求項３に記載の発明は、データ信号線、クロック信号線またはロック検出信号線の分岐点と第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部との間に特定の周波数帯域を減衰する信号減衰手段を設けたものであり、信号減衰手段を配置することによって第１及び第２のＰＬＬシンセサイザ部の間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００３９】請求項４に記載の発明は、信号減衰手段を、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数帯域より低い周波数帯域の信号を通過させるローパスフィルタで構成したものであり、このローパスフィルタの配置により、データ信号、クロック信号及びロック検出信号の伝送に支障を生じることなく、第１及び第２のＰＬＬシンセサイザ部の間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００４０】請求項５に記載の発明は、信号減衰手段を、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数帯域より低い周波数帯域で利得を有する能動素子で構成したものであり、データ信号、クロック信号及びロック検出信号の伝送に支障を生じることなく、第１及び第２のＰＬＬシンセサイザ部間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００４１】請求項６に記載の発明は、信号減衰手段を、信号の伝達を入切するスイッチで構成したものであり、選択スイッチで選択された側のＰＬＬシンセサイザ部の信号線をスイッチで切ることにより第１及び第２のＰＬＬシンセサイザ部の間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００４２】請求項７に記載の発明は、データ信号線、クロック信号線またはロック検出信号線の分岐点に単極双投スイッチを設けたものであり、選択スイッチで選択された側のＰＬＬシンセサイザ部の信号線を単極双投スイッチによって切ることにより、第１及び第２のＰＬＬシンセサイザ部の間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００４３】請求項８に記載の発明は、第１のＰＬＬシンセサイザ部と、第２のＰＬＬシンセサイザ部と、第１のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチとを備え、第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチをプリント基板の片面側表層に配置するとともに、第１のＰＬＬシンセサイザ部と第２のＰＬＬシンセサイザ部とを、選択スイッチを挟んでその両側に配置したものであり、片面側表層に第１及び第２ＰＬシンセサイザ部と選択スイッチとを配置したことによって、シールドケースの構造が簡単にすることができ、また、第１及び第２のＰＬＬシンセサイザ部を、選択スイッチを挟んで距離的に離し分離することによってＰＬＬシンセサイザ部間のアイソレーションを向上することができ、周波数干渉を防止できる。
【００４４】請求項９に記載の発明は、第１のＰＬＬシンセサイザ部と選択スイッチとの間及び第２のＰＬＬシンセサイザ部と選択スイッチとの間にプリント基板の表裏を貫くスリットを設け、このスリットの表面に形成した導電層をプリント基板のグランドパターンに接地したものであり、スリットの表面の導電層をグランドパターンに接地することでスリットの表面が接地面となり、スリットが基板内を伝搬する電磁波を遮蔽する。そのため第１及び第２のＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【００４５】請求項１０に記載の発明は、第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチ全体の上方及び側方を囲むシールドケースを設け、このシールドケースの内部に、第１のＰＬＬシンセサイザ部と選択スイッチとの間及び第２のＰＬＬシンセサイザ部と選択スイッチとの間に間仕切り壁を設けたものであり、シールドケースの内部の間仕切り壁が空間を伝搬する電磁波を遮蔽することによって第１及び第２のＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションを向上することができ、周波数干渉を防止することができる。また、１つのシールドケースによって複数のシールドケースを設けたときと同様のシールド効果が得られるため、シールドケースの数量を削減でき、コストを低減することができる。
【００４６】請求項１１に記載の発明は、間仕切り壁の内部に空洞を設けたものであり、空洞の表面が接地面となり、これが空間を伝搬する電磁波を遮蔽するため、第１及び第２のＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００４７】請求項１２に記載の発明は、プリント基板のスリットに間仕切り壁を挿入したものであり、スリットに挿入した間仕切り壁が空間を伝搬する電磁波を遮蔽することによって第１及び第２のＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【００４８】請求項１３に記載の発明は、プリント基板の端面にスルーホールで構成された接続用端子を設けたものであり、この接続用端子を備えることによって接続用コネクタが削減でき、装置の小型化及びコストを低減することができる。また、リフロー実装が可能なモジュールとすることができる。
【００４９】請求項１４に記載の発明は、請求項１乃至１３に記載のデュアルシンセサイザ装置と送受信回路とを同一プリント基板上に配置して無線装置を構成したものであり、同一基板上にデュアルシンセサイザ装置と送受信回路とを設けることによって接続用コネクタが削減でき、装置の小型化及びコストを低減することができる。
【００５０】請求項１５に記載の発明は、デュアルシンセサイザ装置と送受信回路とをプリント基板の片面上に配置し、デュアルシンセサイザ装置及び送受信回路全体の上方及び側方を囲む共通のシールドケースを設け、このシールドケースの内部にデュアルシンセサイザ装置と送受信回路との間に間仕切り壁を設けたものであり、シールドケースの内部の間仕切り壁が空間を伝搬する電磁波を遮蔽することによってデュアルシンセサイザ装置と送受信回路との間のアイソレーションを向上することができ、周波数干渉を防止することができる。また、１つのシールドケースの内部に間仕切り壁を設けたことによって複数のシールドケースを備えたシールド構造と同様のシールド効果を得ることができ、シールドケースの数量が削減でき、コストを低減することができる。
【００５１】請求項１６に記載の発明は、このシールドケースを筐体ケースと共用したものであり、この共用によりシールドケースが削減でき、コストを低減することができる。
【００５２】以下、本発明の実施の形態について、図１から図２０を用いて説明する。
【００５３】（第１の実施の形態）第１の実施形態では、まず、制御信号線を共用化して、デュアルシンセサイザ装置を小型化する構成について説明する。
【００５４】図１には、データ信号線106及びクロック信号線107を共用化したデュアルシンセサイザ装置を示している。
【００５５】この装置は、第１ＰＬＬ−ＩＣ101ａ、ループフィルタ102ａ及び第１局部発振回路103ａから成る第１ＰＬＬシンセサイザ部104ａと、第２ＰＬＬ−ＩＣ101ｂ、ループフィルタ102ａ及び第２局部発振回路103ｂから成る第２ＰＬＬシンセサイザ部104ｂと、各ＰＬＬシンセサイザ部104ａ、104ｂの出力を選択する選択スイッチ105と、各ＰＬＬシンセサイザ部104ａ、104ｂで共用するデータ信号線106及びクロック信号線107と、第１ＰＬＬシンセサイザ部104ａの第１ＰＬＬ−ＩＣ101ａにロードイネーブル信号を送る第１ロードイネーブル信号線108と、第２ＰＬＬシンセサイザ部104ｂの第２ＰＬＬシンセサイザ部104ｂにロードイネーブル信号を送る第２ロードイネーブル信号線109とを備えている。なお、ここでは、デュアルシンセサイザ装置が備える基準信号やロック検出信号の信号線、選択スイッチ105に対する切換信号線等の図示を省略している。
【００５６】第１及び第２局部発振回路103ａ、103ｂは、例えば、電圧制御発振器（ＶＣＯ）であり、ＰＨＳ無線通信装置に使用する電圧制御発振器の発振周波数は１．６ＧＨｚ帯である。選択スイッチ105は、例えば、ＧａＡｓＭＭＩＣまたはＰＩＮダイオードにより構成されるＳＰＤＴスイッチであり、第１または第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号のいずれか一方を選択して出力するように動作する。データ信号線106及びクロック信号線107は、第１及び第２ＰＬＬ−ＩＣ101ａ、101ｂに共通に接続され、第１ロードイネーブル信号線108と第２ロードイネーブル信号線109とはそれぞれ独立して第１及び第２ＰＬＬ−ＩＣ101ａ及び101ｂに接続される。
【００５７】このように構成されたデュアルシンセサイザ装置において、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂは、第１及び第２局部発振回路103ａ、103ｂの出力信号周波数を所定の発振周波数にロックさせて周波数を安定に保つように動作する。第１及び第２ＰＬＬ−ＩＣ101ａ、101ｂにデータ信号、クロック信号及びロードイネーブル信号の制御信号を入力することによって、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号周波数を希望の周波数に設定する。
【００５８】一般に、第１及び第２ＰＬＬ−ＩＣにおいては、ロードイネーブル信号が入力された時に内部回路がラッチして、分周データが変更される。したがって、第１及び第２ＰＬＬ−ＩＣに入力するロードイネーブル信号を独立させておけば、データ信号及びクロック信号は、その信号線を共用化することができる。
【００５９】この実施形態においては、データ信号を第１及び第２ＰＬＬシンセサイザ部へ伝達する信号線を、１本のデータ信号線106を用いて共用化している。同様に、クロック信号を第１及び第２ＰＬＬシンセサイザ部へ伝達する信号線を、１本のクロック信号線107を用いて共用化している。
【００６０】このように、データ信号及びクロック信号を１本の信号線で共用することで、従来必要であった２本の信号線の内の１本を削減することができ、装置を小型化することができる。
【００６１】尚、この実施形態においては、二つのＰＬＬシンセサイザ部でデータ信号線及びクロック信号線を共用化しているが、３以上のＰＬＬシンセサイザ部でデータ信号線及びクロック信号線を共用化しても同様な効果が得られる。
【００６２】（第２の実施の形態）第２の実施形態では、ロック検出号線を共用化して、デュアルシンセサイザ装置を小型化する構成について説明する。
【００６３】このデュアルシンセサイザ装置では、図２に示すように、ロック検出信号線201を第１シンセサイザ部104ａの第１ＰＬＬ−ＩＣ101ａと、第２シンセサイザ部104ｂの第２ＰＬＬ−ＩＣ101ｂとに共通に接続している。
【００６４】一般に第１及び第２ＰＬＬ−ＩＣ101ａ、101ｂにおいて、ロック検出信号はオープンドレイン型で出力されており、ロック時にオープンとなり、アンロック時にＬｏｗレベル（ＧＮＤ）になるように動作する。また、デュアルシンセサイザ装置において必要となるロック検出信号は、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂのいずれか一方がアンロック状態であることを通知するものである。したがって、第１及び第２ＰＬＬ−ＩＣ101ａ、101ｂから出力されるロック検出信号をワイヤードオア回路として構成することができ、ロック検出信号線201として共用化することができる。
【００６５】このように、ロック検出信号線を１本の信号線で共用することで、従来必要であった２本の信号線の内の１本を削減することができ、装置を小型化することができる。
【００６６】（第３の実施の形態）第３の実施形態では、こうして小型化したデュアルシンセサイザ装置の周波数干渉を防止する構成について説明する。
【００６７】このデュアルシンセサイザ装置は、図３に示すように、共用化したデータ信号線106、共用化したクロック信号線107、第１ロードイネーブル信号線、第２ロードイネーブル信号線及び共用化したロック検出信号線201の各々に、信号減衰手段301ａ、301ｂ、302ａ、302ｂ、303ａ、303ｂを接続している。なお、図３において、図１及び図２と同一の符号を付すものは同一の動作を行う。
【００６８】このデュアルシンセサイザ装置において、信号減衰手段301ａ及び301ｂは、データ信号線106の線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間に挿入される。同様に、信号減衰手段302ａ及び302ｂは、クロック信号線107の線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間に挿入される。同様に、信号減衰手段303ａ及び303ｂは、ロック検出信号線201の線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間に挿入される。
【００６９】データ信号、クロック信号及びロック検出信号は、例えば、ＤＣ乃至５ＭＨｚの周波数帯の信号である。信号減衰手段301ａ、301ｂ、302ａ、302ｂ、303ａ及び303ｂは、特定の周波数帯域を減衰するものであり、例えば、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号周波数帯の１．６ＧＨｚ帯を減衰し、その周波数帯において信号減衰手段の入出力間のアイソレーションを高くすることができる。一方、データ信号、クロック信号及びロック検出信号は、信号減衰手段301ａ、301ｂ、302ａ、302ｂ、303ａ及び303ｂによって減衰されることなくデータ信号線106、クロック信号線107及びロック検出信号線201を通じて伝達することができる。
【００７０】そのため、図３のように信号減衰手段を挿入したことで、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号は信号減衰手段301ａ、301ｂ、302ａ、302ｂ、303ａ及び303ｂにより減衰することができ、第１及び第２ＰＬＬシンセサイザ部104ａ及び104ｂの間のアイソレーションが向上する。
【００７１】このように、第３の実施形態のデュアルシンセサイザ装置では、信号減衰手段を備えるによって第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止することができる。
【００７２】尚、この実施形態では、データ信号線上、クロック信号上及びロック検出信号線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間にそれぞれ信号減衰手段を挿入しているが、必要とするアイソレーションに応じて、信号減衰手段の内、いずれか一つまたは複数を削減しても同様な効果が得られる。
【００７３】（第４の実施の形態）第４の実施形態のデュアルシンセサイザ装置では、図４に示すように、信号減衰手段として、ローパスフィルタ401ａ、401ｂ、402ａ、402ｂ、403ａ及び403ｂを接続している。その他の構成は第３の実施形態（図３）と変わりがない。
【００７４】データ信号、クロック信号及びロック検出信号は、例えば、ＤＣ乃至５ＭＨｚの周波数帯の信号である。ローパスフィルタ401ａ、401ｂ、402ａ、402ｂ、403ａ及び403ｂは、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号の周波数帯域より低い周波数帯域の信号を通過させるローパスフィルタであり、例えば、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号周波数帯の１．６ＧＨｚ帯を減衰し、その周波数帯においてローパスフィルタの入出力間のアイソレーションを高くすることができる。一方、データ信号、クロック信号及びロック検出信号は、ローパスフィルタ401ａ、401ｂ、402ａ、402ｂ、403ａ及び403ｂによって減衰されることなくデータ信号線106、クロック信号線107及びロック検出信号線201を通じて伝達することができる。
【００７５】そのため、図４のようにローパスフィルタを挿入したことで、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号はローパスフィルタ401ａ、401ｂ、402ａ、402ｂ、403ａ及び403ｂにより減衰することができ、第１及び第２ＰＬＬシンセサイザ部104ａ及び104ｂの間のアイソレーションが向上する。
【００７６】このように、第４の実施形態のデュアルシンセサイザ装置では、信号減衰手段にローパスフィルタを備えるによって、第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止することができる。
【００７７】尚、この実施形態では、データ信号線上、クロック信号上及びロック検出信号線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間にそれぞれローパスフィルタを挿入しているが、必要とするアイソレーションに応じて、これらのローパスフィルタの内、いずれか一つまたは複数を削減しても同様な効果が得られる。
【００７８】（第５の実施の形態）第５の実施形態のデュアルシンセサイザ装置では、図５に示すように、信号減衰手段として、能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び503ｂを接続している。この能動素子として、例えばトランジスタで構成されるインバータなどを使用する。その他の構成は第３の実施形態（図３）と変わりがない。
【００７９】データ信号及びクロック信号及びロック検出信号は、例えば、ＤＣ乃至５ＭＨｚの周波数帯の信号である。能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び503ｂは、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号の周波数帯域より低い周波数帯域で利得を有する、例えば、トランジスタで構成されるインバータから成る能動素子であり、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号周波数帯の１．６ＧＨｚ帯を減衰し、その周波数帯において能動素子の入出力間のアイソレーションを高くすることができる。一方、データ信号、クロック信号及びロック検出信号は、能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び503ｂによって減衰されることなくデータ信号線106、クロック信号線107及びロック検出信号線201を通じて伝達することができる。
【００８０】そのため、図５のように能動素子を挿入したことで、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号は能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び503ｂにより減衰することができ、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの間のアイソレーションを向上することができる。
【００８１】このように、第５の実施形態のデュアルシンセサイザ装置では、信号減衰手段に能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び503ｂを備えるによって第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止することができる。
【００８２】尚、この実施形態においては、データ信号線上、クロック信号上及びロック検出信号線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間にそれぞれ能動素子を挿入しているが、必要とするアイソレーションに応じて、能動素子の内のいずれか一つまたは複数を削減しても同様な効果が得られる。
【００８３】（第６の実施の形態）第６の実施形態のデュアルシンセサイザ装置では、図６に示すように、信号減衰手段として、スイッチ601ａ、601ｂ、602ａ、602ｂ、603ａ及び603ｂを接続している。その他の構成は第３の実施形態（図３）と変わりがない。
【００８４】このスイッチ601ａ、601ｂ、602ａ、602ｂ、603ａ及び603ｂは、例えば、ＧａＡｓＭＭＩＣやＰＩＮダイオードにより構成されるＳＰＳＴスイッチであり、データ信号線、クロック信号線及びロック検出信号線を通じる信号の伝達を入切するように動作する。
【００８５】選択スイッチ105が第１ＰＬＬシンセサイザ部104ａの出力信号を選択して出力している期間では、第１ＰＬＬシンセサイザ部104ａにデータ信号及びクロック信号を入力する必要がなく、また、第１ＰＬＬシンセサイザ部104ａがロック検出信号を出力する必要もない。同様に、選択スイッチ105が第２ＰＬＬシンセサイザ部104ｂの出力信号を選択して出力している期間では、第２ＰＬＬシンセサイザ部104ｂにデータ信号及びクロック信号を入力する必要がなく、また、第２ＰＬＬシンセサイザ部104ｂがロック検出信号を出力する必要もない。したがって、選択スイッチ105が、第１または第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号のいずれか一方を選択して出力している期間は、選択側のＰＬＬシンセサイザ部に非選択側のＰＬＬシンセサイザ部の出力信号が漏洩しないように、スイッチ601ａ、601ｂ、602ａ、602ｂ、603ａ及び603ｂを切ることができる。
【００８６】例えば、選択スイッチ105が、第１ＰＬＬシンセサイザ部104ａ側を選択して出力している期間は、スイッチ601ａ、602ａ及び603ａを切り状態にしておけば、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第２ＰＬＬシンセサイザ部104ｂの出力信号が第１ＰＬＬシンセサイザ部104ａに入力することを遮断できる。
【００８７】また、選択スイッチ105が、第２ＰＬＬシンセサイザ部104ｂ側を選択して出力している期間は、スイッチ601ｂ、６０２ｂ及び６０３ｂを切り状態にしておけば、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第１ＰＬＬシンセサイザ部104ａの出力信号が第２ＰＬＬシンセサイザ部104ｂに入力することを遮断できる。
【００８８】そのため、図６のようにスイッチを挿入して、上記のようにスイッチ601ａ、601ｂ、602ａ、602ｂ、603ａ及び603ｂを動作することで、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂ間のアイソレーションを向上することができる。
【００８９】このように、第６の実施形態のデュアルシンセサイザ装置では、信号減衰手段にスイッチ601ａ、601ｂ、602ａ、602ｂ、603ａ及び603ｂを備えるによって第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止することができる。
【００９０】尚、この実施形態においては、データ信号線上、クロック信号上及びロック検出信号線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間にそれぞれスイッチを挿入しているが、必要とするアイソレーションに応じて、スイッチの内のいずれか一つまたは複数を削減しても同様な効果が得られる。
【００９１】（第７の実施の形態）第７の実施形態のデュアルシンセサイザ装置は、図７に示すように、単極双投スイッチ701、702及び703をデータ信号線106、クロック信号線107及びロック検出信号線201の分岐点に接続している。この単極双投スイッチ701、702及び703は、例えば、ＧａＡｓＭＭＩＣやＰＩＮダイオードにより構成されるＳＰＳＴスイッチであり、データ信号線、クロック信号線及びロック検出信号線を通じる信号を選択して出力するように動作する。
【００９２】選択スイッチ105が第１ＰＬＬシンセサイザ部104ａ側を選択して出力している期間では、単極双投スイッチ701、702及び703は、第２ＰＬＬシンセサイザ部104ｂ側を選択し、第１ＰＬＬシンセサイザ部104ａ側は切り状態となる。また、選択スイッチ105が第２ＰＬＬシンセサイザ部104ｂ側を選択して出力している期間では、単極双投スイッチ701、702及び703は、第１ＰＬＬシンセサイザ部104ａ側を選択し、第１ＰＬＬシンセサイザ部104ｂ側は切り状態となる。
【００９３】そのため、第６の実施形態と同様に、選択スイッチ105が、第１ＰＬＬシンセサイザ部104ａ側を選択して出力している期間では、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第２ＰＬＬシンセサイザ部104ｂの出力信号が第１ＰＬＬシンセサイザ部104ａに入力することを遮断でき、また、選択スイッチ105が、第２ＰＬＬシンセサイザ部104ｂ側を選択して出力している期間では、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第１ＰＬＬシンセサイザ部104ａの出力信号が第２ＰＬＬシンセサイザ部104ｂに入力することを遮断できる。
【００９４】そのため、図７のように単極双投スイッチ701、702及び703を挿入し、選択スイッチ105と連動して動作させることによって、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの間のアイソレーションを向上することができる。
【００９５】このように、第７の実施形態のデュアルシンセサイザ装置では、信号減衰手段に単極双投スイッチ701、702及び703を備えるによって、第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止することができる。
【００９６】尚、この実施形態においては、データ信号線上、クロック信号上及びロック検出信号線上にそれぞれ単極双投スイッチを挿入しているが、必要とするアイソレーションに応じて、単極双投スイッチの内のいずれか一つまたは複数を削減しても同様な効果が得られる。
【００９７】（第８の実施の形態）第８の実施形態では、デュアルシンセサイザ装置の周波数干渉を防止するための構造について説明する。
【００９８】このデュアルシンセサイザ装置は、図８の平面図、及び図８のＡ−Ａ断面図である図９に示すように、プリント基板804の片面側表層に、選択スイッチ802と、それを間に挟んで第１ＰＬＬシンセサイザ部801ａと、第２ＰＬＬシンセサイザ部801ｂとが配置されている。プリント基板804は、例えば、高周波回路用のガラスエポキシ多層基板である。図８において、選択スイッチ802、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂの周囲の斜線部分は、プリント基板表層のグランドパターン805を示している。このグランドパターン805は、選択スイッチ802、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂを囲む空白箇所には無いが、その他の部分には存在している。斜線領域の周囲は、後述するシールドケースの間仕切り壁の接触する領域を示しており、グランドパターン805は、この部分にも及んでいる。また、プリント基板804は、内層及び裏層にもグランドパターン809を備えている。
【００９９】また、第１ＰＬＬシンセサイザ部801ａと選択スイッチ802との間は、内層にある信号線803ａと、信号線803ａ及び第１ＰＬＬシンセサイザ部801ａを接続するビアホール806ａと、信号線803ａ及び選択スイッチ802を接続するビアホール807ａとによって接続され、第２ＰＬＬシンセサイザ部801ｂと選択スイッチ802との間は、同様に、信号線803ｂとビアホール806ｂとビアホール807ｂとによって接続され、また、選択スイッチ802の出力は、ビアホール807ｃと出力信号線803ｃとによって出力される。
【０１００】また、各信号線803ａ、803ｂ、803ｃの周囲には、表層のグランドパターン805と内層及び裏層のグランドパターン809とを接続するグランドビアホール808が設けられている。
【０１０１】この装置では、表層にある第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂの出力信号が、内層にある信号線803ａ、803ｂを通って、表層にある選択スイッチ802に入力する。選択スイッチ802は、例えば、ＧａＡｓＭＭＩＣまたはＰＩＮダイオードにより構成されるＳＰＳＴスイッチであり、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂの出力信号のいずれか一方を選択して出力するように動作しており、選択スイッチ802の出力信号は、ビアホール807ｃを通って、内層にある信号線803ｃから出力される。
【０１０２】このように、信号線803ａ、803ｂ及び803ｃは、基板の内層を通っており、グランドパターン805と内層及び裏層のグランドパターン809とに挟まれ、空間を伝搬する電磁波から遮蔽される。また、信号線803ａ、803ｂ及び803ｃの両側に設けたビアホール808によって基板内を伝搬する電磁波からも遮蔽される。
【０１０３】このデュアルシンセサイザ装置では、第１ＰＬＬシンセサイザ部801ａと第２ＰＬＬシンセサイザ部801ｂとを、選択スイッチ802を間に挟んで配置しているため、第１ＰＬＬシンセサイザ部801ａと第２ＰＬＬシンセサイザ部801ｂとの距離が離れ、第１ＰＬＬシンセサイザ部801ａ及び第２ＰＬＬシンセサイザ部801ｂの間のアイソレーションが向上する。そのため、一方のＰＬＬシンセサイザ部の出力信号が他方のＰＬＬシンセサイザ部の発振回路に漏れ込むことによる周波数干渉が低減する。
【０１０４】また、プリント基板804の片面側表層に第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802とを配置したことによって、空間を伝搬する電磁波から第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802とを遮蔽するためのシールドケースはプリント基板の片面側のみに設けることができ、シールドケースの構造が簡単になる。
【０１０５】このように、第８の実施形態のデュアルシンセサイザ装置では、第１及び第２ＰＬＬシンセサイザ部を、選択スイッチを間に挟み、距離的に離して、分離する構成により周波数干渉を防止することができる。また、プリント基板の片面側表層に第１及び第２ＰＬＬシンセサイザ部と選択スイッチとを配置しているため、シールドケースの設置が容易になる。
【０１０６】（第９の実施の形態）第９の実施形態のデュアルシンセサイザ装置は、図１０及び１１に示すように、第１ＰＬＬシンセサイザ部801ａと選択スイッチ802との間、及び第２ＰＬＬシンセサイザ部801ｂと選択スイッチ802との間にスリット1001を備えている。その他の構成は第８の実施形態（図８、図９）と同じである。
【０１０７】このスリット1001は、プリント基板804の表裏を貫くスリットであり、スリット1001の表面は導電メッキされ、グランドパターン805と内層及び裏層のグランドパターン809とに電気接続している。
【０１０８】このデュアルシンセサイザ装置では、スリット1001を第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802の間に挿入したことによって、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802とを分離することができる。さらに、スリット1001の表面を導電メッキして、グランドパターン805や内層及び裏層のグランドパターン809に接続することによって、スリット1001の表面は接地面となり、基板内を伝搬する電磁波を遮蔽することができ、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802との間のアイソレーションを向上することができる。
【０１０９】このように、第９の実施形態のデュアルシンセサイザ装置では、表面を導電メッキしたスリットを設けたことにより、第１及び第２ＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【０１１０】（第１０の実施の形態）第１０の実施形態のデュアルシンセサイザ装置は、図１２及び図１３に示すように、プリント基板上に、間仕切り壁1202を持つシールドケース1201を備えている。その他の構成は第９の実施形態（図１０、図１１）と変わりがない。
【０１１１】このシールドケース1201は、例えば、成型が容易な樹脂を材料として成形され、その表面に導電層が形成されており、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802との全体を囲う外形を有し、その内部には、第１ＰＬＬシンセサイザ部801ａと選択スイッチ802との間、及び第２ＰＬＬシンセサイザ部801ｂと選択スイッチ802との間に間仕切り壁1202を有している。
【０１１２】また、シールドケース1201の間仕切り壁1202はスリット1001の導電メッキに接続して接地し、また、シールドケース1201の外壁端面はグランドパターン805に接続して接地している。そのため、シールドケースの内部の間仕切り壁1202は、空間を伝搬する電磁波を遮蔽し、それによって第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802との間のアイソレーションが向上する。
【０１１３】このように、第１０の実施形態のデュアルシンセサイザ装置では、シールドケースの内部の間仕切り壁が空間を伝搬する電磁波を遮蔽することによって第１及び第２ＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【０１１４】このシールドケースは、内部に間仕切り壁を設けたことによって、１ピースで、複数のシールドケースを備えたシールド構造と同様のシールド効果を得ることができる。そのため、シールドケースの数量を削減することができ、コストの低減を図ることができる。
【０１１５】（第１１の実施の形態）第１１の実施形態のデュアルシンセサイザ装置は、図１４及び図１５に示すように、シールドケース1201に開口部1401を設けている。その他の構成は第１０の実施形態（図１２、図１３R>３）と変わりがない。
【０１１６】この開口部1401は、シールドケース1201の間仕切り壁1202の内部に設けてあり、開口部1401の表面は接地面となって空間を伝搬する電磁波を遮蔽する。そのため、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802との間のアイソレーションを向上することができる。
【０１１７】このように、第１１の実施形態のデュアルシンセサイザ装置では、間仕切り壁の内部に開口部を備えることで開口部の表面が接地面となり、開口部が空間を伝搬する電磁波を遮蔽する。それにより第１及び第２ＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【０１１８】（第１２の実施の形態）第１２の実施形態のデュアルシンセサイザ装置は、図１６に示すように、シールドケース1201の間仕切り壁1202に凸部1601を具備している。その他の構成は第１０の実施形態（図１２、図１３）と変わりがない。
【０１１９】この間仕切り壁凸部1601は、シールドケースの１部として形成され、その表面は接地面を成している。この間仕切り壁凸部1601は、プリント基板のスリット1001に挿入される。こうすることで、間仕切り壁凸部1601は、空間を伝搬する電磁波を遮蔽することができ、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802との間のアイソレーションを向上することができる。
【０１２０】このように、第１２の実施形態のデュアルシンセサイザ装置では、プリント基板のスリットにシールドケースの間仕切り壁を挿入することで、間仕切り壁が空間を伝搬する電磁波を遮蔽し、それによって第１及び第２ＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【０１２１】（第１３の実施の形態）第１３の実施形態のデュアルシンセサイザ装置は、図１７に示すように、プリント基板804の端面に接続用端子1701を備えている。その他の構成は第８〜１２の実施形態と変わりがない。
【０１２２】この接続用端子1701は、基板の端面スルーホールで構成され、一般にリフロー実装が可能なモジュール部品に設けられているものと同様に形成する。
【０１２３】一般に従来のデュアルシンセサイザ装置とこれを用いる無線装置との接続手段には、複数の接続端子を備えた接続用コネクタが必要であったが、プリント基板804の端面に接続用端子1701を形成することにより、接続用コネクタ部品が削減できる。さらに、このデュアルシンセサイザ装置をリフロー実装することが可能になる。
【０１２４】このように、第１３の実施形態のデュアルシンセサイザ装置では、プリント基板の端面スルーホールで構成された接続用端子を備えることによって、接続用コネクタが削減でき、装置の小型化及びコスト低減を図ることができる。さらに、デュアルシンセサイザ装置をモジュール化された部品としてリフロー実装することが可能である。
【０１２５】（第１４の実施の形態）第１４の実施形態では、デュアルシンセサイザ装置を実装した無線装置について説明する。
【０１２６】この無線装置では、図１８に示すように、プリント基板の片側表層上にデュアルシンセサイザ部1801と送受信回路1802とを配置し、デュアルシンセサイザ部1801及び送受信回路1802の間を信号線803ｃで接続している。807ｃはデュアルシンセサイザ部1801の選択スイッチと信号線803ｃとを接続するビアホールであり、1803は、送受信回路1802と信号線803ｃとを接続するビアホールである。
【０１２７】デュアルシンセサイザ部1801は、第８乃至１２の実施形態のデュアルシンセサイザ装置と同様の構成を持つものである。
【０１２８】一般に従来のデュアルシンセサイザ装置とこれを用いる無線装置との接続手段には、複数の接続端子を備えた接続用コネクタが必要であったが、同一のプリント基板上にデュアルシンセサイザ装置と送受信回路とを備えたことによって接続用コネクタ部品が削減できる。
【０１２９】このように、第１４の実施形態の無線装置では、同一基板上にデュアルシンセサイザ装置と送受信回路とを備えたことによって接続用コネクタが削減でき、装置の小型化及びコストの低減を図ることができる。
【０１３０】（第１５の実施の形態）第１５の実施形態の無線装置は、図１９に示すように、間仕切り壁1902を備えたシールドケース1901でデュアルシンセサイザ部1801と送受信回路1802とを囲っている。その他の構成は第１４の実施形態（図１８）と変わりがない。
【０１３１】シールドケース1901は、第１０乃至１２の実施形態のシールドケース1201と同様なものである。シールドケース1901は、デュアルシンセサイザ装置と送受信回路全体の上方及び側方を囲み、その内部には、デュアルシンセサイザ部1801と送受信回路1802との間に間仕切り壁1902を有している。
【０１３２】このシールドケース1901をグランドパターン805に接地することによって、シールドケースの内部の間仕切り壁1902が空間を伝搬する電磁波を遮蔽し、それによってデュアルシンセサイザ部1801と送受信回路1802との間のアイソレーションを向上することができる。
【０１３３】このように、第１５の実施形態の無線装置では、シールドケースの内部の間仕切り壁が空間を伝搬する電磁波を遮蔽することによって、デュアルシンセサイザ装置と送受信回路との間のアイソレーションが向上し、周波数干渉を防止することができる。
【０１３４】また、シールドケースの内部に間仕切り壁を設けたことによって、複数のシールドケースを備えたシールド構造と同様のシールド効果を１ピースのシールドケースで得ることができ、シールドケースの数量を削減し、コストを低減することができる。
【０１３５】（第１６の実施の形態）第１６の実施形態の無線装置は、図２０に示すように、筐体ケース2001をシールドケースに兼用している。図２０において、図８乃至図１９と同一の符号を付すものは同一の動作を行う。
【０１３６】この筐体ケース2001は、第１５の実施形態のシールドケース1901と同様に、内部に間仕切り壁を有し、筐体ケース2001の表面または内側には導電層が形成され、プリント基板804のグランドパターンに接地することによってシールドケースと同様のシールド効果が得られる。
【０１３７】そのため、筐体ケース2001はシールドケースと共用できる。
【０１３８】このように、第１６の実施形態の無線装置では、シールドケースを筐体ケースと共用しているため、シールドケースが削減でき、コストを低減することができる。
【０１３９】
【発明の効果】以上の説明から明らかなように、本発明のデュアルシンセサイザ装置は、小型化が可能であり、また、簡単な構成で周波数干渉を防止することができる。
【０１４０】また、このデュアルシンセサイザ装置は、モジュール化された部品としてリフロー実装することができる。
【０１４１】また、このデュアルシンセサイザ装置を用いた本発明の無線装置は、電磁波の遮蔽を効果的に行うことができ、簡単な構成で周波数干渉を防止することができる。
【０１４２】また、このデュアルシンセサイザ装置及び無線装置は、簡単な構成によってコストの低減が可能である。
【図面の簡単な説明】
【図１】第１の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図２】第２の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図３】第３の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図４】第４の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図５】第５の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図６】第６の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図７】第７の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図８】第８の実施形態におけるデュアルシンセサイザ装置を示す平面図、
【図９】第８の実施形態におけるデュアルシンセサイザ装置を示す断面図、
【図１０】第９の実施形態におけるデュアルシンセサイザ装置を示す平面図、
【図１１】第９の実施形態におけるデュアルシンセサイザ装置を示す断面図、
【図１２】第１０の実施形態におけるデュアルシンセサイザ装置を示す平面図、
【図１３】第１０の実施形態におけるデュアルシンセサイザ装置を示す断面図、
【図１４】第１１の実施形態におけるデュアルシンセサイザ装置を示す平面図、
【図１５】第１１の実施形態におけるデュアルシンセサイザ装置を示す断面図、
【図１６】第１２の実施形態におけるデュアルシンセサイザ装置を示す断面図、
【図１７】第１３の実施形態におけるデュアルシンセサイザ装置を示す斜視図、
【図１８】第１４の実施形態における無線装置を示す構成図、
【図１９】第１５の実施形態における無線装置を示す構成図、
【図２０】第１６の実施形態における無線装置を示す構成図、
【図２１】従来の周波数干渉防止機能を持つデュアルシンセサイザの回路図、
【図２２】従来のデュアルシンセサイザのブロック図、
【図２３】従来の周波数干渉防止用シールドケースを備えたデュアルシンセサイザ装置、
【図２４】従来のシールドケースを持つデュアルシンセサイザ装置の斜視図、
【図２５】従来のシールドケースを持つデュアルシンセサイザ装置の分解図、
【図２６】従来のデュアルシンセサイザ装置の端子を示す斜視図である。
【符号の説明】
101ａ、2205ａ 第１ＰＬＬ−ＩＣ
101ｂ、2205ｂ 第２ＰＬＬ−ＩＣ
102ａ、102ｂ、2206ａ、2206ｂ ループフィルタ
103ａ、2207ａ 第１発振回路
103ｂ、2207ｂ 第２発振回路
104ａ、2208ａ 第１ＰＬＬシンセサイザ
104ｂ、2208ｂ 第２ＰＬＬシンセサイザ
105、2209 選択スイッチ
106 データ信号線
107 クロック信号線
108、2203ａ 第１ロードイネーブル信号線
109、2203ｂ 第２ロードイネーブル信号線
201 ロック検出信号線
301ａ〜303ａ、301ｂ〜303ｂ 信号減衰手段
401ａ〜403ａ、401ｂ〜403ｂ ＬＰＦ
501ａ〜503ａ、501ｂ〜503ｂ 能動素子
601ａ〜603ａ、601ｂ〜603ｂ スイッチ
701〜703 単極双投スイッチ
804 プリント基板
802、2503 選択スイッチ
801ａ、2101 第１ＰＬＬシンセサイザ部
801ｂ、2102 第２ＰＬＬシンセサイザ部
803ａ、803ｂ、803ｃ 信号線
805、809、2304 グランドパターン
806ａ、806ｂ、807ａ〜807ｃ ビアホール
808 グランドビアホール
1001、2314 スリット
1201、1901 シールドケース
1202、1902 間仕切り壁
1401 開口部
1601 間仕切り壁凸部
1701 接続用端子
1801 デュアルシンセサイザ部
1802 送受信回路
1803、2308、2311〜2313 ビアホール
2001、2406 筺体ケース
2103、2104 減衰器
2105、2106 位相反転器
2107、2303 ＳＰＤＴスイッチ
2108 加算器
2109 出力端子
2120 制御部
2201ａ 第１データ信号線
2201ｂ 第２データ信号線
2202ａ 第１クロック信号線
2202ｂ 第２クロック信号線
2204ａ 第１ロック検出信号線
2204ｂ 第２ロック検出信号線
2210、2505 電源部
2301、2302、2501、2502 ＰＬＬシンセサイザ部
2305〜2307、2401〜2404 シールドケース
2309、2310 信号線
2504 選択制御部
2506 シールドケース側板
2507 シールドケース間仕切り壁
2508 シールドケース天板
2509 シールドケース底板
2510 開口部
2511 接続用端子
【０００１】
【発明の属する技術分野】本発明は、時分割された複数の通信スロットを使用して通信を行うためのデュアルシンセサイザ装置とそれを用いる無線装置に関し、特に、簡単な構成で周波数干渉の防止を図るものである。
【０００２】
【従来の技術】従来、時分割された複数の通信スロットを使用して通信を行う無線装置において、高速に周波数を切り替えることが可能なＰＬＬ周波数シンセサイザとしてデュアルシンセサイザ装置が使用されている。
【０００３】デュアルシンセサイザ装置は、２系統の発振回路を含むＰＬＬ周波数シンセサイザ（以下、ＰＬＬシンセサイザ部という）と２つのＰＬＬシンセサイザ部出力信号のいずれか一方を選択する単投双投スイッチ（以下、ＳＰＤＴスイッチという）を備え、２つのＰＬＬシンセサイザ部は時分割された複数の通信スロットに対応した出力信号を出力するように交互にロックアップ動作を行い、ロックアップ動作が完了した方のＰＬＬシンセサイザ部の出力信号をＳＰＤＴスイッチが選択して外部に出力するといった動作をする。
【０００４】このデュアルシンセサイザ装置を構成する場合は、各ＰＬＬシンセサイザ部間の周波数干渉が問題となる。各ＰＬＬシンセサイザ部の出力信号周波数は同一周波数帯であり、ＳＰＤＴスイッチ部と各ＰＬＬシンセサイザ部との間のアイソレーションが不十分であると、ＳＰＤＴスイッチ部で選択し取り出された出力信号には、選択側のＰＬＬシンセサイザ部の出力信号と非選択側のＰＬＬシンセサイザ部の出力信号とがスプリアス信号として漏れ込み、信号の歪みを発生したり、不要輻射成分となり問題となる。
【０００５】そこで、周波数干渉を防止するためにＳＰＤＴスイッチで選択し出力された出力信号に含まれるスプリアス信号を除去し、アイソレーションを改善する対策が採られている。従来のデュアルシンセサイザ装置に関する技術として、特開平５−３７３１８公報に記載されているものが知られている。図２１は、従来のデュアルシンセサイザ装置の一例を示す図である。
【０００６】図２１において、2101は第１ＰＬＬシンセサイザ部で、2102は第２ＰＬＬシンセサイザ部であり、それぞれ出力信号LO１、LO２を生成して出力する。2120は制御部であり、スイッチ部2107の切換を制御するＳＷ制御信号を出力する。2107はＳＰＤＴスイッチであり、第１及び第２ＰＬＬシンセサイザ部の出力信号LO１及びLO２がそれぞれ入力端子ＩＮ１及びＩＮ２に入力されて制御部2120からの切換制御信号に応じて、いずれか一方を選択して出力端子ＯＵＴに出力する。2103及び2104は、それぞれ出力信号LO１及びLO２を分岐した分岐信号を減衰させる減衰器であり、各出力信号LO１及びLO２がスイッチ部2107でオフされた時に出力側に漏れ込む漏れ信号の振幅と等しくなるように分岐信号の振幅を減衰させる。2105及び2106は位相反転器であり、それぞれ減衰器2103及び2104の出力信号の位相を反転させる。位相反転器2105及び2106は、例えば１８０度遅延線で構成することができる。
【０００７】これら減衰器2103及び位相反転器2105は、第１ＰＬＬシンセサイザ部出力信号LO１の漏れ信号を消去する消去信号を生成する消去信号生成回路を構成する。また、減衰器2104及び位相反転器2106は、第２ＰＬＬシンセサイザ部出力信号LO２の漏れ信号を消去する消去信号を生成する消去信号生成回路を構成する。2108は加算器であり、スイッチ部2107と位相反転器2105及び2106との出力信号を加算合成する。この加算器2108は、例えば反射防止用の減衰器をＹ字結線してその中点から出力信号を取り出すようにして構成することができる。2109は出力端子であり、加算器2108からの出力信号が取り出される。
【０００８】制御部から出力されるＳＷ制御信号は、分岐されて、その一方をスイッチ部2107の制御端子ＣＯＮＴ１に入力し、他方をインバータに入力し、その出力を制御端子ＣＯＮＴ２に入力するよう構成されており、ＳＷ制御信号のＨ／Ｌに応じてスイッチ部2107が第１及び第２ＰＬＬシンセサイザ部の出力信号LO１及びLO２の一方を選択し出力するようになっている。また、制御部2120は第１及び第２ＰＬＬシンセサイザ部の出力信号LO１及びLO２の周波数設定を行うためのＰＬＬ制御信号を出力する。
【０００９】図２１に示した従来例の回路動作を以下に説明する。制御部2120から出力されるＳＷ制御信号が“Ｈ”であって、スイッチ部2107が入力端子ＩＮ１側に導通している第１ＰＬＬシンセサイザ部の出力信号LO１を選択し出力しているものとする。
【００１０】この場合、スイッチ部2107の出力端子ＯＵＴには、第１ＰＬＬシンセサイザ部の出力信号LO１のみが出力されるだけでなく、第２ＰＬＬシンセサイザ部の出力信号LO２もスイッチ部2107内及びその周辺の空間を伝搬して、出力側に漏れ込んで漏れ信号となって出力される。
【００１１】そこで、第２ＰＬＬシンセサイザ部出力信号LO２を分岐し、その分岐信号を減衰器2104及び位相反転器2106からなる消去信号生成回路に通すことによって、スイッチ部2107の出力信号の中に現れた第２ＰＬＬシンセサイザ部の出力信号LO２の漏れ信号と等振幅、逆位相の消去信号を生成する。この消去信号を加算器2108によってスイッチ部2107の出力信号に加算合成することにより、スイッチ部2107の出力信号の中に含まれる第２ＰＬＬシンセサイザ部出力信号LO２の漏れ信号と消去信号が打ち消しあい、加算器2108の出力信号には第１ＰＬＬシンセサイザ部の出力信号LO１のみを出力することができる。
【００１２】また、ＰＬＬシンセサイザ部の出力信号周波数の設定は、総合電子出版社出版の「実用ＰＬＬ周波数シンセサイザ」に示されているように、データ信号、クロック信号及びロードイネーブル信号の３種の制御信号によって行う方法が知られてる。
【００１３】データ信号は２進数に変換されたシリアル・データで構成されており、クロック信号はデータ信号の同期クロックであり、ロードイネーブル信号が入力されることでデータ信号がＰＬＬ−ＩＣの内部回路にラッチされる。その従来例の一例を図２２に示す。また、図２２２２における2204ａ及び2204ｂは、ロック検出信号であり、ＰＬＬ−ＩＣが基準周波数信号とＰＬＬシンセサイザ部の出力信号とを比較して、ＰＬＬシンセサイザ部の出力信号が所定の周波数としてロック状態あるいはアンロック状態であるかを検出して出力する。
【００１４】ロック検出信号は制御部において監視され、それぞれのＰＬＬシンセサイザ部が時分割された複数の通信スロットに対応した出力信号を出力可能かを判断する。例えば、制御部がロック検出信号をアンロック状態と判断した場合には、その対応する通信スロットを使用しないように制御部が通信システムの制御を行うことができる。
【００１５】また、周波数干渉を防止するために各ＰＬＬシンセサイザ部、ＳＰＤＴスイッチのそれぞれが各別の金属製シールドケースで格納されたシールド構造によりシールド効果を高めて、アイソレーションを改善する対策がある。従来のデュアルシンセサイザ装置に関する技術として、特開平９−３０７２７３公報に記載されているものが知られている。図２３は、従来のデュアルシンセサイザ装置の一例を示す図である。図２３は平面図である。図２３において、2301及び2302は、発振回路を含むＰＬＬシンセサイザ部であり、それぞれの出力信号周波数は同一周波数帯である。2303はＰＬＬシンセサイザ部2301及び2302の出力信号のいずれか一方を選択するＳＰＤＴスイッチであり、これらが多層プリント基板の表層に設けられている。2304はＰＬＬシンセサイザ部2301及び2302とＳＰＤＴスイッチ2303の周囲に設けられた基板の表層のグランドパターンであり、2304の下には内層グランドパターンがある。2305、2306及び2307はＰＬＬシンセサイザ部2301及び2302とＳＰＤＴスイッチ2303のそれぞれの上方及び側方を囲むシールドケースであり、グランドパターン2304に接地して、ＰＬＬシンセサイザ部2301及び2302とＳＰＤＴスイッチ2303のそれぞれが各個別のシールドケースで格納されたシールド構造を備えている。
【００１６】但し、図２３は平面図であり、シールドケース2305、2306及び2307の天板を除いた側壁だけが描かれている。2308はビアホールであり、表層及び内層のグランドパターンと接続する。2309はＰＬＬンセサイザ部2301及び2302とＳＰＤＴスイッチ2303を接続する信号線、2310はＳＰＤＴスイッチ2303の出力信号線である。信号線2309、出信号線2310は基板の内層に位置してグランドパターン2304と内層のグランドパターンに挟まれて、その両側にはグランドパターン2304と内層のグランドパターンを接続するビアホール2308が位置している。2311は信号線2309とＰＬＬシンセサイザ部2301及び2302を接続するビアホールであり、2312は信号線2309とＳＰＤＴスイッチ2303を接続するビアホールである。2313はＳＰＤＴスイッチ2303と出力信号線2310を接続するビアホールである。2314は基板の表裏を貫くスリットである。
【００１７】この従来例では、ＰＬＬシンセサイザ部2301及び2302とＳＰＤＴスイッチ2303は、それぞれが各個別のシールド構造を備えていることにより、空間を伝搬する電磁波から遮蔽されると共に、表層及び内層のグランドパターンとこれらを接続する複数のビアホールによって、基板内に接地面の壁を作り、基板内を伝搬する電磁波からも遮蔽することができる。また、信号線2309、出力信号線2310を基板の内層に通すことにより、表層及び内層のグランドパターン及び両側のビアホールによって遮蔽することができる。また、基板の表裏を貫くスリットによって、ＰＬＬシンセサイザ部2301及び2302と、ＳＰＤＴスイッチ2303と、信号線2309及び2310を基板の他の部分と分離することができる。
【００１８】また、従来のデュアルシンセサイザ装置を用いた無線装置の一例を図２４に示す。図２４に示すように、プリント基板2405の表層に、第１及び第２ＰＬＬシンセサイザ部と、選択スイッチとを形成している。第１及び第２ＰＬＬシンセサイザ部用シールドケース2401及び2402と、選択スイッチ部用シールドケース2403と、送受信部用シールドケース2404とが基板グランドパターンに接地されており、複数の重厚な金属性シールドケースで、且つ、それぞれ個別のシールドケースで格納することによって高いシールド効果を得ることができ、周波数干渉を防止している。なお、2406は筺体ケースである。
【００１９】また、従来のデュアルシンセサイザ装置の一例を図２５及び図２６に示す。図２５及び図２６は外観図である。図２５において2501及び2502は、発振回路を含むＰＬＬシンセサイザ部であり、それぞれの出力信号は同一周波数帯である。2503はＰＬＬシンセサイザ部2501及び2502の出力信号のいずれか一方を選択する選択スイッチ部である。2504は、選択スイッチ部を制御する選択制御部であり、インバータなどで構成される。2505はＰＬＬシンセサイザ部の電源部である。2506はシールドケース側板であり、2507はＰＬＬシンセサイザ部2501、2502、選択スイッチ部2503、選択制御部2504及び電源部2505のそれぞれを分離する間仕切り壁である。2508はシールドケース天板であり、2509はシールドケース天板、2510は、開口部である。
【００２０】図２５に示すように、ＰＬＬシンセサイザ部2501、2502、選択スイッチ部2503、選択制御部2504及び電源部2505のそれぞれをシールドケースで格納することにより、それぞれの間のアイソレーションを確保して、周波数干渉を防いでいる。シールドケースは、側板2506、間仕切り壁2507、天板2508及び底板2509の各別の金属板で組み立てられている。また、図２６に示すようにデュアルシンセサイザ装置を、これを用いる無線装置に接続するために、シールドケースの底板2509に開口部2510を設けてあり、開口部2510から接続用端子2511が突出している。
【００２１】
【発明が解決しようとする課題】しかしながら、従来例の図２１及び図２２におけるデュアルシンセサイザ装置は構成が複雑であり、回路規模が大きくなるため、装置が大型になるという問題がある。
【００２２】また、ＰＬＬシンセサイザ部の出力信号の周波数設定を行うための制御信号（データ信号、クロック信号及びロードイネーブル信号）を伝達する制御信号線（データ信号線、クロック信号線及びロードイネーブル信号線）やロック検出信号を伝達するロック検出信号線がスプリアス信号の混入経路となり、アイソレーションが不十分であると、周波数干渉が発生するという問題がある。
【００２３】また、従来例の図２３及び図２４におけるデュアルシンセサイザ装置及びこれを用いた無線装置は、複数のシールドケースが必要であり、コストが高くなるという問題がある。
【００２４】また、図２５及び図２６におけるシールドケースの構造は複雑であり、生産性が悪いという課題があった。
【００２５】また、一般にデュアルシンセサイザ装置とこれを用いる無線装置とのインターフェイスには、図２２R>２に示すように、複数の接続端子があるために、デュアルシンセサイザ装置に設けられる接続用端子コネクタの占有する容積が大きくなるという問題がある。
【００２６】また、従来例の図２６におけるデュアルシンセサイザ装置は、シールドケースに開口部2510を設ける必要があり、シールド効果が低下することによって、周波数干渉が発生するという問題がある。
【００２７】一般に高周波回路を遮蔽するために、高周波回路をシールドケース内に格納する方法が知られているが、完全に遮蔽することは困難であり、図２３のように発振回路を含むＰＬＬシンセサイザ部2301、2302が互いに隣接し、その間のアイソレーションが不十分であると、一方のＰＬＬシンセサイザ部の出力信号が他方のＰＬＬシンセサイザ部の発振回路に漏れ込むことによって、周波数干渉が発生するという問題がある。
【００２８】本発明は、こうした従来の問題点を解決するものであり、装置を小型化して、簡単な構成で周波数干渉を防止した、小型で高性能なデュアルシンセサイザ装置を提供し、また、これを用いた無線装置を提供することを目的としている。
【００２９】
【課題を解決するための手段】そこで、本発明では、デュアルシンセサイザ装置を小型化するために、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数を制御するためのデータ信号線及びクロック信号線、または、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部から出力されるロック検出信号の信号線を第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で共用している。
【００３０】また、このデュアルシンセサイザ装置の第１及び第２のＰＬＬシンセサイザ部の間のアイソレーションを向上するため、データ信号線、クロック信号線またはロック検出信号線の分岐点と第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部との間に特定の周波数帯域を減衰する信号減衰手段を設けている。
【００３１】また、第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチをプリント基板の片面側表層に配置するとともに、第１のＰＬＬシンセサイザ部と第２のＰＬＬシンセサイザ部とを、選択スイッチを挟んでその両側に配置している。
【００３２】また、第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチ全体の上方及び側方を囲むシールドケースを設け、このシールドケースの内部に、第１のＰＬＬシンセサイザ部と選択スイッチとの間及び第２のＰＬＬシンセサイザ部と選択スイッチとの間に間仕切り壁を設けている。
【００３３】また、本発明の無線装置では、このデュアルシンセサイザ装置と送受信回路とを同一プリント基板上に配置して無線装置を構成している。
【００３４】そのため、デュアルシンセサイザ装置を小型化することができ、また、第１及び第２のＰＬＬシンセサイザ部間のアイソレーションを高めて、周波数干渉を防止することができる。
【００３５】また、無線装置は、同一基板上にデュアルシンセサイザ装置と送受信回路とを設けることによって接続用コネクタが削減でき、装置の小型化及びコストの低減を図ることができる。
【００３６】
【発明の実施の形態】本発明の請求項１に記載の発明は、第１のＰＬＬシンセサイザ部と、第２のＰＬＬシンセサイザ部と、第１のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチとを備え、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数を制御するためのデータ信号線及びクロック信号線を第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で共用するようにしたものであり、データ信号線及びクロック信号線の共用により信号線の数を削減でき、装置を小型化することができる。
【００３７】請求項２に記載の発明は、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部から出力されるロック検出信号の出力信号線を第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で共用するようにしたものであり、ロック検出信号線の共用により信号線の数を削減でき、装置を小型化することができる。
【００３８】請求項３に記載の発明は、データ信号線、クロック信号線またはロック検出信号線の分岐点と第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部との間に特定の周波数帯域を減衰する信号減衰手段を設けたものであり、信号減衰手段を配置することによって第１及び第２のＰＬＬシンセサイザ部の間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００３９】請求項４に記載の発明は、信号減衰手段を、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数帯域より低い周波数帯域の信号を通過させるローパスフィルタで構成したものであり、このローパスフィルタの配置により、データ信号、クロック信号及びロック検出信号の伝送に支障を生じることなく、第１及び第２のＰＬＬシンセサイザ部の間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００４０】請求項５に記載の発明は、信号減衰手段を、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数帯域より低い周波数帯域で利得を有する能動素子で構成したものであり、データ信号、クロック信号及びロック検出信号の伝送に支障を生じることなく、第１及び第２のＰＬＬシンセサイザ部間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００４１】請求項６に記載の発明は、信号減衰手段を、信号の伝達を入切するスイッチで構成したものであり、選択スイッチで選択された側のＰＬＬシンセサイザ部の信号線をスイッチで切ることにより第１及び第２のＰＬＬシンセサイザ部の間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００４２】請求項７に記載の発明は、データ信号線、クロック信号線またはロック検出信号線の分岐点に単極双投スイッチを設けたものであり、選択スイッチで選択された側のＰＬＬシンセサイザ部の信号線を単極双投スイッチによって切ることにより、第１及び第２のＰＬＬシンセサイザ部の間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００４３】請求項８に記載の発明は、第１のＰＬＬシンセサイザ部と、第２のＰＬＬシンセサイザ部と、第１のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチとを備え、第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチをプリント基板の片面側表層に配置するとともに、第１のＰＬＬシンセサイザ部と第２のＰＬＬシンセサイザ部とを、選択スイッチを挟んでその両側に配置したものであり、片面側表層に第１及び第２ＰＬシンセサイザ部と選択スイッチとを配置したことによって、シールドケースの構造が簡単にすることができ、また、第１及び第２のＰＬＬシンセサイザ部を、選択スイッチを挟んで距離的に離し分離することによってＰＬＬシンセサイザ部間のアイソレーションを向上することができ、周波数干渉を防止できる。
【００４４】請求項９に記載の発明は、第１のＰＬＬシンセサイザ部と選択スイッチとの間及び第２のＰＬＬシンセサイザ部と選択スイッチとの間にプリント基板の表裏を貫くスリットを設け、このスリットの表面に形成した導電層をプリント基板のグランドパターンに接地したものであり、スリットの表面の導電層をグランドパターンに接地することでスリットの表面が接地面となり、スリットが基板内を伝搬する電磁波を遮蔽する。そのため第１及び第２のＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【００４５】請求項１０に記載の発明は、第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチ全体の上方及び側方を囲むシールドケースを設け、このシールドケースの内部に、第１のＰＬＬシンセサイザ部と選択スイッチとの間及び第２のＰＬＬシンセサイザ部と選択スイッチとの間に間仕切り壁を設けたものであり、シールドケースの内部の間仕切り壁が空間を伝搬する電磁波を遮蔽することによって第１及び第２のＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションを向上することができ、周波数干渉を防止することができる。また、１つのシールドケースによって複数のシールドケースを設けたときと同様のシールド効果が得られるため、シールドケースの数量を削減でき、コストを低減することができる。
【００４６】請求項１１に記載の発明は、間仕切り壁の内部に空洞を設けたものであり、空洞の表面が接地面となり、これが空間を伝搬する電磁波を遮蔽するため、第１及び第２のＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションを向上することができ、周波数干渉を防止することができる。
【００４７】請求項１２に記載の発明は、プリント基板のスリットに間仕切り壁を挿入したものであり、スリットに挿入した間仕切り壁が空間を伝搬する電磁波を遮蔽することによって第１及び第２のＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【００４８】請求項１３に記載の発明は、プリント基板の端面にスルーホールで構成された接続用端子を設けたものであり、この接続用端子を備えることによって接続用コネクタが削減でき、装置の小型化及びコストを低減することができる。また、リフロー実装が可能なモジュールとすることができる。
【００４９】請求項１４に記載の発明は、請求項１乃至１３に記載のデュアルシンセサイザ装置と送受信回路とを同一プリント基板上に配置して無線装置を構成したものであり、同一基板上にデュアルシンセサイザ装置と送受信回路とを設けることによって接続用コネクタが削減でき、装置の小型化及びコストを低減することができる。
【００５０】請求項１５に記載の発明は、デュアルシンセサイザ装置と送受信回路とをプリント基板の片面上に配置し、デュアルシンセサイザ装置及び送受信回路全体の上方及び側方を囲む共通のシールドケースを設け、このシールドケースの内部にデュアルシンセサイザ装置と送受信回路との間に間仕切り壁を設けたものであり、シールドケースの内部の間仕切り壁が空間を伝搬する電磁波を遮蔽することによってデュアルシンセサイザ装置と送受信回路との間のアイソレーションを向上することができ、周波数干渉を防止することができる。また、１つのシールドケースの内部に間仕切り壁を設けたことによって複数のシールドケースを備えたシールド構造と同様のシールド効果を得ることができ、シールドケースの数量が削減でき、コストを低減することができる。
【００５１】請求項１６に記載の発明は、このシールドケースを筐体ケースと共用したものであり、この共用によりシールドケースが削減でき、コストを低減することができる。
【００５２】以下、本発明の実施の形態について、図１から図２０を用いて説明する。
【００５３】（第１の実施の形態）第１の実施形態では、まず、制御信号線を共用化して、デュアルシンセサイザ装置を小型化する構成について説明する。
【００５４】図１には、データ信号線106及びクロック信号線107を共用化したデュアルシンセサイザ装置を示している。
【００５５】この装置は、第１ＰＬＬ−ＩＣ101ａ、ループフィルタ102ａ及び第１局部発振回路103ａから成る第１ＰＬＬシンセサイザ部104ａと、第２ＰＬＬ−ＩＣ101ｂ、ループフィルタ102ａ及び第２局部発振回路103ｂから成る第２ＰＬＬシンセサイザ部104ｂと、各ＰＬＬシンセサイザ部104ａ、104ｂの出力を選択する選択スイッチ105と、各ＰＬＬシンセサイザ部104ａ、104ｂで共用するデータ信号線106及びクロック信号線107と、第１ＰＬＬシンセサイザ部104ａの第１ＰＬＬ−ＩＣ101ａにロードイネーブル信号を送る第１ロードイネーブル信号線108と、第２ＰＬＬシンセサイザ部104ｂの第２ＰＬＬシンセサイザ部104ｂにロードイネーブル信号を送る第２ロードイネーブル信号線109とを備えている。なお、ここでは、デュアルシンセサイザ装置が備える基準信号やロック検出信号の信号線、選択スイッチ105に対する切換信号線等の図示を省略している。
【００５６】第１及び第２局部発振回路103ａ、103ｂは、例えば、電圧制御発振器（ＶＣＯ）であり、ＰＨＳ無線通信装置に使用する電圧制御発振器の発振周波数は１．６ＧＨｚ帯である。選択スイッチ105は、例えば、ＧａＡｓＭＭＩＣまたはＰＩＮダイオードにより構成されるＳＰＤＴスイッチであり、第１または第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号のいずれか一方を選択して出力するように動作する。データ信号線106及びクロック信号線107は、第１及び第２ＰＬＬ−ＩＣ101ａ、101ｂに共通に接続され、第１ロードイネーブル信号線108と第２ロードイネーブル信号線109とはそれぞれ独立して第１及び第２ＰＬＬ−ＩＣ101ａ及び101ｂに接続される。
【００５７】このように構成されたデュアルシンセサイザ装置において、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂは、第１及び第２局部発振回路103ａ、103ｂの出力信号周波数を所定の発振周波数にロックさせて周波数を安定に保つように動作する。第１及び第２ＰＬＬ−ＩＣ101ａ、101ｂにデータ信号、クロック信号及びロードイネーブル信号の制御信号を入力することによって、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号周波数を希望の周波数に設定する。
【００５８】一般に、第１及び第２ＰＬＬ−ＩＣにおいては、ロードイネーブル信号が入力された時に内部回路がラッチして、分周データが変更される。したがって、第１及び第２ＰＬＬ−ＩＣに入力するロードイネーブル信号を独立させておけば、データ信号及びクロック信号は、その信号線を共用化することができる。
【００５９】この実施形態においては、データ信号を第１及び第２ＰＬＬシンセサイザ部へ伝達する信号線を、１本のデータ信号線106を用いて共用化している。同様に、クロック信号を第１及び第２ＰＬＬシンセサイザ部へ伝達する信号線を、１本のクロック信号線107を用いて共用化している。
【００６０】このように、データ信号及びクロック信号を１本の信号線で共用することで、従来必要であった２本の信号線の内の１本を削減することができ、装置を小型化することができる。
【００６１】尚、この実施形態においては、二つのＰＬＬシンセサイザ部でデータ信号線及びクロック信号線を共用化しているが、３以上のＰＬＬシンセサイザ部でデータ信号線及びクロック信号線を共用化しても同様な効果が得られる。
【００６２】（第２の実施の形態）第２の実施形態では、ロック検出号線を共用化して、デュアルシンセサイザ装置を小型化する構成について説明する。
【００６３】このデュアルシンセサイザ装置では、図２に示すように、ロック検出信号線201を第１シンセサイザ部104ａの第１ＰＬＬ−ＩＣ101ａと、第２シンセサイザ部104ｂの第２ＰＬＬ−ＩＣ101ｂとに共通に接続している。
【００６４】一般に第１及び第２ＰＬＬ−ＩＣ101ａ、101ｂにおいて、ロック検出信号はオープンドレイン型で出力されており、ロック時にオープンとなり、アンロック時にＬｏｗレベル（ＧＮＤ）になるように動作する。また、デュアルシンセサイザ装置において必要となるロック検出信号は、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂのいずれか一方がアンロック状態であることを通知するものである。したがって、第１及び第２ＰＬＬ−ＩＣ101ａ、101ｂから出力されるロック検出信号をワイヤードオア回路として構成することができ、ロック検出信号線201として共用化することができる。
【００６５】このように、ロック検出信号線を１本の信号線で共用することで、従来必要であった２本の信号線の内の１本を削減することができ、装置を小型化することができる。
【００６６】（第３の実施の形態）第３の実施形態では、こうして小型化したデュアルシンセサイザ装置の周波数干渉を防止する構成について説明する。
【００６７】このデュアルシンセサイザ装置は、図３に示すように、共用化したデータ信号線106、共用化したクロック信号線107、第１ロードイネーブル信号線、第２ロードイネーブル信号線及び共用化したロック検出信号線201の各々に、信号減衰手段301ａ、301ｂ、302ａ、302ｂ、303ａ、303ｂを接続している。なお、図３において、図１及び図２と同一の符号を付すものは同一の動作を行う。
【００６８】このデュアルシンセサイザ装置において、信号減衰手段301ａ及び301ｂは、データ信号線106の線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間に挿入される。同様に、信号減衰手段302ａ及び302ｂは、クロック信号線107の線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間に挿入される。同様に、信号減衰手段303ａ及び303ｂは、ロック検出信号線201の線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間に挿入される。
【００６９】データ信号、クロック信号及びロック検出信号は、例えば、ＤＣ乃至５ＭＨｚの周波数帯の信号である。信号減衰手段301ａ、301ｂ、302ａ、302ｂ、303ａ及び303ｂは、特定の周波数帯域を減衰するものであり、例えば、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号周波数帯の１．６ＧＨｚ帯を減衰し、その周波数帯において信号減衰手段の入出力間のアイソレーションを高くすることができる。一方、データ信号、クロック信号及びロック検出信号は、信号減衰手段301ａ、301ｂ、302ａ、302ｂ、303ａ及び303ｂによって減衰されることなくデータ信号線106、クロック信号線107及びロック検出信号線201を通じて伝達することができる。
【００７０】そのため、図３のように信号減衰手段を挿入したことで、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号は信号減衰手段301ａ、301ｂ、302ａ、302ｂ、303ａ及び303ｂにより減衰することができ、第１及び第２ＰＬＬシンセサイザ部104ａ及び104ｂの間のアイソレーションが向上する。
【００７１】このように、第３の実施形態のデュアルシンセサイザ装置では、信号減衰手段を備えるによって第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止することができる。
【００７２】尚、この実施形態では、データ信号線上、クロック信号上及びロック検出信号線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間にそれぞれ信号減衰手段を挿入しているが、必要とするアイソレーションに応じて、信号減衰手段の内、いずれか一つまたは複数を削減しても同様な効果が得られる。
【００７３】（第４の実施の形態）第４の実施形態のデュアルシンセサイザ装置では、図４に示すように、信号減衰手段として、ローパスフィルタ401ａ、401ｂ、402ａ、402ｂ、403ａ及び403ｂを接続している。その他の構成は第３の実施形態（図３）と変わりがない。
【００７４】データ信号、クロック信号及びロック検出信号は、例えば、ＤＣ乃至５ＭＨｚの周波数帯の信号である。ローパスフィルタ401ａ、401ｂ、402ａ、402ｂ、403ａ及び403ｂは、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号の周波数帯域より低い周波数帯域の信号を通過させるローパスフィルタであり、例えば、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号周波数帯の１．６ＧＨｚ帯を減衰し、その周波数帯においてローパスフィルタの入出力間のアイソレーションを高くすることができる。一方、データ信号、クロック信号及びロック検出信号は、ローパスフィルタ401ａ、401ｂ、402ａ、402ｂ、403ａ及び403ｂによって減衰されることなくデータ信号線106、クロック信号線107及びロック検出信号線201を通じて伝達することができる。
【００７５】そのため、図４のようにローパスフィルタを挿入したことで、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号はローパスフィルタ401ａ、401ｂ、402ａ、402ｂ、403ａ及び403ｂにより減衰することができ、第１及び第２ＰＬＬシンセサイザ部104ａ及び104ｂの間のアイソレーションが向上する。
【００７６】このように、第４の実施形態のデュアルシンセサイザ装置では、信号減衰手段にローパスフィルタを備えるによって、第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止することができる。
【００７７】尚、この実施形態では、データ信号線上、クロック信号上及びロック検出信号線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間にそれぞれローパスフィルタを挿入しているが、必要とするアイソレーションに応じて、これらのローパスフィルタの内、いずれか一つまたは複数を削減しても同様な効果が得られる。
【００７８】（第５の実施の形態）第５の実施形態のデュアルシンセサイザ装置では、図５に示すように、信号減衰手段として、能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び503ｂを接続している。この能動素子として、例えばトランジスタで構成されるインバータなどを使用する。その他の構成は第３の実施形態（図３）と変わりがない。
【００７９】データ信号及びクロック信号及びロック検出信号は、例えば、ＤＣ乃至５ＭＨｚの周波数帯の信号である。能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び503ｂは、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号の周波数帯域より低い周波数帯域で利得を有する、例えば、トランジスタで構成されるインバータから成る能動素子であり、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号周波数帯の１．６ＧＨｚ帯を減衰し、その周波数帯において能動素子の入出力間のアイソレーションを高くすることができる。一方、データ信号、クロック信号及びロック検出信号は、能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び503ｂによって減衰されることなくデータ信号線106、クロック信号線107及びロック検出信号線201を通じて伝達することができる。
【００８０】そのため、図５のように能動素子を挿入したことで、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号は能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び503ｂにより減衰することができ、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの間のアイソレーションを向上することができる。
【００８１】このように、第５の実施形態のデュアルシンセサイザ装置では、信号減衰手段に能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び503ｂを備えるによって第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止することができる。
【００８２】尚、この実施形態においては、データ信号線上、クロック信号上及びロック検出信号線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間にそれぞれ能動素子を挿入しているが、必要とするアイソレーションに応じて、能動素子の内のいずれか一つまたは複数を削減しても同様な効果が得られる。
【００８３】（第６の実施の形態）第６の実施形態のデュアルシンセサイザ装置では、図６に示すように、信号減衰手段として、スイッチ601ａ、601ｂ、602ａ、602ｂ、603ａ及び603ｂを接続している。その他の構成は第３の実施形態（図３）と変わりがない。
【００８４】このスイッチ601ａ、601ｂ、602ａ、602ｂ、603ａ及び603ｂは、例えば、ＧａＡｓＭＭＩＣやＰＩＮダイオードにより構成されるＳＰＳＴスイッチであり、データ信号線、クロック信号線及びロック検出信号線を通じる信号の伝達を入切するように動作する。
【００８５】選択スイッチ105が第１ＰＬＬシンセサイザ部104ａの出力信号を選択して出力している期間では、第１ＰＬＬシンセサイザ部104ａにデータ信号及びクロック信号を入力する必要がなく、また、第１ＰＬＬシンセサイザ部104ａがロック検出信号を出力する必要もない。同様に、選択スイッチ105が第２ＰＬＬシンセサイザ部104ｂの出力信号を選択して出力している期間では、第２ＰＬＬシンセサイザ部104ｂにデータ信号及びクロック信号を入力する必要がなく、また、第２ＰＬＬシンセサイザ部104ｂがロック検出信号を出力する必要もない。したがって、選択スイッチ105が、第１または第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号のいずれか一方を選択して出力している期間は、選択側のＰＬＬシンセサイザ部に非選択側のＰＬＬシンセサイザ部の出力信号が漏洩しないように、スイッチ601ａ、601ｂ、602ａ、602ｂ、603ａ及び603ｂを切ることができる。
【００８６】例えば、選択スイッチ105が、第１ＰＬＬシンセサイザ部104ａ側を選択して出力している期間は、スイッチ601ａ、602ａ及び603ａを切り状態にしておけば、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第２ＰＬＬシンセサイザ部104ｂの出力信号が第１ＰＬＬシンセサイザ部104ａに入力することを遮断できる。
【００８７】また、選択スイッチ105が、第２ＰＬＬシンセサイザ部104ｂ側を選択して出力している期間は、スイッチ601ｂ、６０２ｂ及び６０３ｂを切り状態にしておけば、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第１ＰＬＬシンセサイザ部104ａの出力信号が第２ＰＬＬシンセサイザ部104ｂに入力することを遮断できる。
【００８８】そのため、図６のようにスイッチを挿入して、上記のようにスイッチ601ａ、601ｂ、602ａ、602ｂ、603ａ及び603ｂを動作することで、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂ間のアイソレーションを向上することができる。
【００８９】このように、第６の実施形態のデュアルシンセサイザ装置では、信号減衰手段にスイッチ601ａ、601ｂ、602ａ、602ｂ、603ａ及び603ｂを備えるによって第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止することができる。
【００９０】尚、この実施形態においては、データ信号線上、クロック信号上及びロック検出信号線上の分岐点と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間にそれぞれスイッチを挿入しているが、必要とするアイソレーションに応じて、スイッチの内のいずれか一つまたは複数を削減しても同様な効果が得られる。
【００９１】（第７の実施の形態）第７の実施形態のデュアルシンセサイザ装置は、図７に示すように、単極双投スイッチ701、702及び703をデータ信号線106、クロック信号線107及びロック検出信号線201の分岐点に接続している。この単極双投スイッチ701、702及び703は、例えば、ＧａＡｓＭＭＩＣやＰＩＮダイオードにより構成されるＳＰＳＴスイッチであり、データ信号線、クロック信号線及びロック検出信号線を通じる信号を選択して出力するように動作する。
【００９２】選択スイッチ105が第１ＰＬＬシンセサイザ部104ａ側を選択して出力している期間では、単極双投スイッチ701、702及び703は、第２ＰＬＬシンセサイザ部104ｂ側を選択し、第１ＰＬＬシンセサイザ部104ａ側は切り状態となる。また、選択スイッチ105が第２ＰＬＬシンセサイザ部104ｂ側を選択して出力している期間では、単極双投スイッチ701、702及び703は、第１ＰＬＬシンセサイザ部104ａ側を選択し、第１ＰＬＬシンセサイザ部104ｂ側は切り状態となる。
【００９３】そのため、第６の実施形態と同様に、選択スイッチ105が、第１ＰＬＬシンセサイザ部104ａ側を選択して出力している期間では、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第２ＰＬＬシンセサイザ部104ｂの出力信号が第１ＰＬＬシンセサイザ部104ａに入力することを遮断でき、また、選択スイッチ105が、第２ＰＬＬシンセサイザ部104ｂ側を選択して出力している期間では、データ信号線106、クロック信号線107及びロック検出信号線201に漏洩した第１ＰＬＬシンセサイザ部104ａの出力信号が第２ＰＬＬシンセサイザ部104ｂに入力することを遮断できる。
【００９４】そのため、図７のように単極双投スイッチ701、702及び703を挿入し、選択スイッチ105と連動して動作させることによって、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの間のアイソレーションを向上することができる。
【００９５】このように、第７の実施形態のデュアルシンセサイザ装置では、信号減衰手段に単極双投スイッチ701、702及び703を備えるによって、第１及び第２ＰＬＬシンセサイザ部の間のアイソレーションが向上し、周波数干渉を防止することができる。
【００９６】尚、この実施形態においては、データ信号線上、クロック信号上及びロック検出信号線上にそれぞれ単極双投スイッチを挿入しているが、必要とするアイソレーションに応じて、単極双投スイッチの内のいずれか一つまたは複数を削減しても同様な効果が得られる。
【００９７】（第８の実施の形態）第８の実施形態では、デュアルシンセサイザ装置の周波数干渉を防止するための構造について説明する。
【００９８】このデュアルシンセサイザ装置は、図８の平面図、及び図８のＡ−Ａ断面図である図９に示すように、プリント基板804の片面側表層に、選択スイッチ802と、それを間に挟んで第１ＰＬＬシンセサイザ部801ａと、第２ＰＬＬシンセサイザ部801ｂとが配置されている。プリント基板804は、例えば、高周波回路用のガラスエポキシ多層基板である。図８において、選択スイッチ802、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂの周囲の斜線部分は、プリント基板表層のグランドパターン805を示している。このグランドパターン805は、選択スイッチ802、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂを囲む空白箇所には無いが、その他の部分には存在している。斜線領域の周囲は、後述するシールドケースの間仕切り壁の接触する領域を示しており、グランドパターン805は、この部分にも及んでいる。また、プリント基板804は、内層及び裏層にもグランドパターン809を備えている。
【００９９】また、第１ＰＬＬシンセサイザ部801ａと選択スイッチ802との間は、内層にある信号線803ａと、信号線803ａ及び第１ＰＬＬシンセサイザ部801ａを接続するビアホール806ａと、信号線803ａ及び選択スイッチ802を接続するビアホール807ａとによって接続され、第２ＰＬＬシンセサイザ部801ｂと選択スイッチ802との間は、同様に、信号線803ｂとビアホール806ｂとビアホール807ｂとによって接続され、また、選択スイッチ802の出力は、ビアホール807ｃと出力信号線803ｃとによって出力される。
【０１００】また、各信号線803ａ、803ｂ、803ｃの周囲には、表層のグランドパターン805と内層及び裏層のグランドパターン809とを接続するグランドビアホール808が設けられている。
【０１０１】この装置では、表層にある第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂの出力信号が、内層にある信号線803ａ、803ｂを通って、表層にある選択スイッチ802に入力する。選択スイッチ802は、例えば、ＧａＡｓＭＭＩＣまたはＰＩＮダイオードにより構成されるＳＰＳＴスイッチであり、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂの出力信号のいずれか一方を選択して出力するように動作しており、選択スイッチ802の出力信号は、ビアホール807ｃを通って、内層にある信号線803ｃから出力される。
【０１０２】このように、信号線803ａ、803ｂ及び803ｃは、基板の内層を通っており、グランドパターン805と内層及び裏層のグランドパターン809とに挟まれ、空間を伝搬する電磁波から遮蔽される。また、信号線803ａ、803ｂ及び803ｃの両側に設けたビアホール808によって基板内を伝搬する電磁波からも遮蔽される。
【０１０３】このデュアルシンセサイザ装置では、第１ＰＬＬシンセサイザ部801ａと第２ＰＬＬシンセサイザ部801ｂとを、選択スイッチ802を間に挟んで配置しているため、第１ＰＬＬシンセサイザ部801ａと第２ＰＬＬシンセサイザ部801ｂとの距離が離れ、第１ＰＬＬシンセサイザ部801ａ及び第２ＰＬＬシンセサイザ部801ｂの間のアイソレーションが向上する。そのため、一方のＰＬＬシンセサイザ部の出力信号が他方のＰＬＬシンセサイザ部の発振回路に漏れ込むことによる周波数干渉が低減する。
【０１０４】また、プリント基板804の片面側表層に第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802とを配置したことによって、空間を伝搬する電磁波から第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802とを遮蔽するためのシールドケースはプリント基板の片面側のみに設けることができ、シールドケースの構造が簡単になる。
【０１０５】このように、第８の実施形態のデュアルシンセサイザ装置では、第１及び第２ＰＬＬシンセサイザ部を、選択スイッチを間に挟み、距離的に離して、分離する構成により周波数干渉を防止することができる。また、プリント基板の片面側表層に第１及び第２ＰＬＬシンセサイザ部と選択スイッチとを配置しているため、シールドケースの設置が容易になる。
【０１０６】（第９の実施の形態）第９の実施形態のデュアルシンセサイザ装置は、図１０及び１１に示すように、第１ＰＬＬシンセサイザ部801ａと選択スイッチ802との間、及び第２ＰＬＬシンセサイザ部801ｂと選択スイッチ802との間にスリット1001を備えている。その他の構成は第８の実施形態（図８、図９）と同じである。
【０１０７】このスリット1001は、プリント基板804の表裏を貫くスリットであり、スリット1001の表面は導電メッキされ、グランドパターン805と内層及び裏層のグランドパターン809とに電気接続している。
【０１０８】このデュアルシンセサイザ装置では、スリット1001を第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802の間に挿入したことによって、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802とを分離することができる。さらに、スリット1001の表面を導電メッキして、グランドパターン805や内層及び裏層のグランドパターン809に接続することによって、スリット1001の表面は接地面となり、基板内を伝搬する電磁波を遮蔽することができ、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802との間のアイソレーションを向上することができる。
【０１０９】このように、第９の実施形態のデュアルシンセサイザ装置では、表面を導電メッキしたスリットを設けたことにより、第１及び第２ＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【０１１０】（第１０の実施の形態）第１０の実施形態のデュアルシンセサイザ装置は、図１２及び図１３に示すように、プリント基板上に、間仕切り壁1202を持つシールドケース1201を備えている。その他の構成は第９の実施形態（図１０、図１１）と変わりがない。
【０１１１】このシールドケース1201は、例えば、成型が容易な樹脂を材料として成形され、その表面に導電層が形成されており、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802との全体を囲う外形を有し、その内部には、第１ＰＬＬシンセサイザ部801ａと選択スイッチ802との間、及び第２ＰＬＬシンセサイザ部801ｂと選択スイッチ802との間に間仕切り壁1202を有している。
【０１１２】また、シールドケース1201の間仕切り壁1202はスリット1001の導電メッキに接続して接地し、また、シールドケース1201の外壁端面はグランドパターン805に接続して接地している。そのため、シールドケースの内部の間仕切り壁1202は、空間を伝搬する電磁波を遮蔽し、それによって第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802との間のアイソレーションが向上する。
【０１１３】このように、第１０の実施形態のデュアルシンセサイザ装置では、シールドケースの内部の間仕切り壁が空間を伝搬する電磁波を遮蔽することによって第１及び第２ＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【０１１４】このシールドケースは、内部に間仕切り壁を設けたことによって、１ピースで、複数のシールドケースを備えたシールド構造と同様のシールド効果を得ることができる。そのため、シールドケースの数量を削減することができ、コストの低減を図ることができる。
【０１１５】（第１１の実施の形態）第１１の実施形態のデュアルシンセサイザ装置は、図１４及び図１５に示すように、シールドケース1201に開口部1401を設けている。その他の構成は第１０の実施形態（図１２、図１３R>３）と変わりがない。
【０１１６】この開口部1401は、シールドケース1201の間仕切り壁1202の内部に設けてあり、開口部1401の表面は接地面となって空間を伝搬する電磁波を遮蔽する。そのため、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802との間のアイソレーションを向上することができる。
【０１１７】このように、第１１の実施形態のデュアルシンセサイザ装置では、間仕切り壁の内部に開口部を備えることで開口部の表面が接地面となり、開口部が空間を伝搬する電磁波を遮蔽する。それにより第１及び第２ＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【０１１８】（第１２の実施の形態）第１２の実施形態のデュアルシンセサイザ装置は、図１６に示すように、シールドケース1201の間仕切り壁1202に凸部1601を具備している。その他の構成は第１０の実施形態（図１２、図１３）と変わりがない。
【０１１９】この間仕切り壁凸部1601は、シールドケースの１部として形成され、その表面は接地面を成している。この間仕切り壁凸部1601は、プリント基板のスリット1001に挿入される。こうすることで、間仕切り壁凸部1601は、空間を伝搬する電磁波を遮蔽することができ、第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802との間のアイソレーションを向上することができる。
【０１２０】このように、第１２の実施形態のデュアルシンセサイザ装置では、プリント基板のスリットにシールドケースの間仕切り壁を挿入することで、間仕切り壁が空間を伝搬する電磁波を遮蔽し、それによって第１及び第２ＰＬＬシンセサイザ部と選択スイッチとの間のアイソレーションが向上し、周波数干渉を防止することができる。
【０１２１】（第１３の実施の形態）第１３の実施形態のデュアルシンセサイザ装置は、図１７に示すように、プリント基板804の端面に接続用端子1701を備えている。その他の構成は第８〜１２の実施形態と変わりがない。
【０１２２】この接続用端子1701は、基板の端面スルーホールで構成され、一般にリフロー実装が可能なモジュール部品に設けられているものと同様に形成する。
【０１２３】一般に従来のデュアルシンセサイザ装置とこれを用いる無線装置との接続手段には、複数の接続端子を備えた接続用コネクタが必要であったが、プリント基板804の端面に接続用端子1701を形成することにより、接続用コネクタ部品が削減できる。さらに、このデュアルシンセサイザ装置をリフロー実装することが可能になる。
【０１２４】このように、第１３の実施形態のデュアルシンセサイザ装置では、プリント基板の端面スルーホールで構成された接続用端子を備えることによって、接続用コネクタが削減でき、装置の小型化及びコスト低減を図ることができる。さらに、デュアルシンセサイザ装置をモジュール化された部品としてリフロー実装することが可能である。
【０１２５】（第１４の実施の形態）第１４の実施形態では、デュアルシンセサイザ装置を実装した無線装置について説明する。
【０１２６】この無線装置では、図１８に示すように、プリント基板の片側表層上にデュアルシンセサイザ部1801と送受信回路1802とを配置し、デュアルシンセサイザ部1801及び送受信回路1802の間を信号線803ｃで接続している。807ｃはデュアルシンセサイザ部1801の選択スイッチと信号線803ｃとを接続するビアホールであり、1803は、送受信回路1802と信号線803ｃとを接続するビアホールである。
【０１２７】デュアルシンセサイザ部1801は、第８乃至１２の実施形態のデュアルシンセサイザ装置と同様の構成を持つものである。
【０１２８】一般に従来のデュアルシンセサイザ装置とこれを用いる無線装置との接続手段には、複数の接続端子を備えた接続用コネクタが必要であったが、同一のプリント基板上にデュアルシンセサイザ装置と送受信回路とを備えたことによって接続用コネクタ部品が削減できる。
【０１２９】このように、第１４の実施形態の無線装置では、同一基板上にデュアルシンセサイザ装置と送受信回路とを備えたことによって接続用コネクタが削減でき、装置の小型化及びコストの低減を図ることができる。
【０１３０】（第１５の実施の形態）第１５の実施形態の無線装置は、図１９に示すように、間仕切り壁1902を備えたシールドケース1901でデュアルシンセサイザ部1801と送受信回路1802とを囲っている。その他の構成は第１４の実施形態（図１８）と変わりがない。
【０１３１】シールドケース1901は、第１０乃至１２の実施形態のシールドケース1201と同様なものである。シールドケース1901は、デュアルシンセサイザ装置と送受信回路全体の上方及び側方を囲み、その内部には、デュアルシンセサイザ部1801と送受信回路1802との間に間仕切り壁1902を有している。
【０１３２】このシールドケース1901をグランドパターン805に接地することによって、シールドケースの内部の間仕切り壁1902が空間を伝搬する電磁波を遮蔽し、それによってデュアルシンセサイザ部1801と送受信回路1802との間のアイソレーションを向上することができる。
【０１３３】このように、第１５の実施形態の無線装置では、シールドケースの内部の間仕切り壁が空間を伝搬する電磁波を遮蔽することによって、デュアルシンセサイザ装置と送受信回路との間のアイソレーションが向上し、周波数干渉を防止することができる。
【０１３４】また、シールドケースの内部に間仕切り壁を設けたことによって、複数のシールドケースを備えたシールド構造と同様のシールド効果を１ピースのシールドケースで得ることができ、シールドケースの数量を削減し、コストを低減することができる。
【０１３５】（第１６の実施の形態）第１６の実施形態の無線装置は、図２０に示すように、筐体ケース2001をシールドケースに兼用している。図２０において、図８乃至図１９と同一の符号を付すものは同一の動作を行う。
【０１３６】この筐体ケース2001は、第１５の実施形態のシールドケース1901と同様に、内部に間仕切り壁を有し、筐体ケース2001の表面または内側には導電層が形成され、プリント基板804のグランドパターンに接地することによってシールドケースと同様のシールド効果が得られる。
【０１３７】そのため、筐体ケース2001はシールドケースと共用できる。
【０１３８】このように、第１６の実施形態の無線装置では、シールドケースを筐体ケースと共用しているため、シールドケースが削減でき、コストを低減することができる。
【０１３９】
【発明の効果】以上の説明から明らかなように、本発明のデュアルシンセサイザ装置は、小型化が可能であり、また、簡単な構成で周波数干渉を防止することができる。
【０１４０】また、このデュアルシンセサイザ装置は、モジュール化された部品としてリフロー実装することができる。
【０１４１】また、このデュアルシンセサイザ装置を用いた本発明の無線装置は、電磁波の遮蔽を効果的に行うことができ、簡単な構成で周波数干渉を防止することができる。
【０１４２】また、このデュアルシンセサイザ装置及び無線装置は、簡単な構成によってコストの低減が可能である。
【図面の簡単な説明】
【図１】第１の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図２】第２の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図３】第３の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図４】第４の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図５】第５の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図６】第６の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図７】第７の実施形態におけるデュアルシンセサイザ装置を示す構成図、
【図８】第８の実施形態におけるデュアルシンセサイザ装置を示す平面図、
【図９】第８の実施形態におけるデュアルシンセサイザ装置を示す断面図、
【図１０】第９の実施形態におけるデュアルシンセサイザ装置を示す平面図、
【図１１】第９の実施形態におけるデュアルシンセサイザ装置を示す断面図、
【図１２】第１０の実施形態におけるデュアルシンセサイザ装置を示す平面図、
【図１３】第１０の実施形態におけるデュアルシンセサイザ装置を示す断面図、
【図１４】第１１の実施形態におけるデュアルシンセサイザ装置を示す平面図、
【図１５】第１１の実施形態におけるデュアルシンセサイザ装置を示す断面図、
【図１６】第１２の実施形態におけるデュアルシンセサイザ装置を示す断面図、
【図１７】第１３の実施形態におけるデュアルシンセサイザ装置を示す斜視図、
【図１８】第１４の実施形態における無線装置を示す構成図、
【図１９】第１５の実施形態における無線装置を示す構成図、
【図２０】第１６の実施形態における無線装置を示す構成図、
【図２１】従来の周波数干渉防止機能を持つデュアルシンセサイザの回路図、
【図２２】従来のデュアルシンセサイザのブロック図、
【図２３】従来の周波数干渉防止用シールドケースを備えたデュアルシンセサイザ装置、
【図２４】従来のシールドケースを持つデュアルシンセサイザ装置の斜視図、
【図２５】従来のシールドケースを持つデュアルシンセサイザ装置の分解図、
【図２６】従来のデュアルシンセサイザ装置の端子を示す斜視図である。
【符号の説明】
101ａ、2205ａ 第１ＰＬＬ−ＩＣ
101ｂ、2205ｂ 第２ＰＬＬ−ＩＣ
102ａ、102ｂ、2206ａ、2206ｂ ループフィルタ
103ａ、2207ａ 第１発振回路
103ｂ、2207ｂ 第２発振回路
104ａ、2208ａ 第１ＰＬＬシンセサイザ
104ｂ、2208ｂ 第２ＰＬＬシンセサイザ
105、2209 選択スイッチ
106 データ信号線
107 クロック信号線
108、2203ａ 第１ロードイネーブル信号線
109、2203ｂ 第２ロードイネーブル信号線
201 ロック検出信号線
301ａ〜303ａ、301ｂ〜303ｂ 信号減衰手段
401ａ〜403ａ、401ｂ〜403ｂ ＬＰＦ
501ａ〜503ａ、501ｂ〜503ｂ 能動素子
601ａ〜603ａ、601ｂ〜603ｂ スイッチ
701〜703 単極双投スイッチ
804 プリント基板
802、2503 選択スイッチ
801ａ、2101 第１ＰＬＬシンセサイザ部
801ｂ、2102 第２ＰＬＬシンセサイザ部
803ａ、803ｂ、803ｃ 信号線
805、809、2304 グランドパターン
806ａ、806ｂ、807ａ〜807ｃ ビアホール
808 グランドビアホール
1001、2314 スリット
1201、1901 シールドケース
1202、1902 間仕切り壁
1401 開口部
1601 間仕切り壁凸部
1701 接続用端子
1801 デュアルシンセサイザ部
1802 送受信回路
1803、2308、2311〜2313 ビアホール
2001、2406 筺体ケース
2103、2104 減衰器
2105、2106 位相反転器
2107、2303 ＳＰＤＴスイッチ
2108 加算器
2109 出力端子
2120 制御部
2201ａ 第１データ信号線
2201ｂ 第２データ信号線
2202ａ 第１クロック信号線
2202ｂ 第２クロック信号線
2204ａ 第１ロック検出信号線
2204ｂ 第２ロック検出信号線
2210、2505 電源部
2301、2302、2501、2502 ＰＬＬシンセサイザ部
2305〜2307、2401〜2404 シールドケース
2309、2310 信号線
2504 選択制御部
2506 シールドケース側板
2507 シールドケース間仕切り壁
2508 シールドケース天板
2509 シールドケース底板
2510 開口部
2511 接続用端子
【特許請求の範囲】
【請求項１】 第１のＰＬＬシンセサイザ部と、第２のＰＬＬシンセサイザ部と、前記第１のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチとを備え、前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数を制御するためのデータ信号線及びクロック信号線を前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で共用することを特徴とするデュアルシンセサイザ装置。
【請求項２】 第１のＰＬＬシンセサイザ部と、第２のＰＬＬシンセサイザ部と、前記第１のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチとを備え、前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部から出力されるロック検出信号の出力信号線を前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で共用することを特徴とするデュアルシンセサイザ装置。
【請求項３】 前記データ信号線、クロック信号線またはロック検出信号線の分岐点と前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部との間に特定の周波数帯域を減衰する信号減衰手段を備えたことを特徴とする請求項１または２に記載のデュアルシンセサイザ装置。
【請求項４】 前記信号減衰手段が、前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数帯域より低い周波数帯域の信号を通過させるローパスフィルタであることを特徴とする請求項３に記載のデュアルシンセサイザ装置。
【請求項５】 前記信号減衰手段が、前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数帯域より低い周波数帯域で利得を有する能動素子であることを特徴とする請求項３に記載のデュアルシンセサイザ装置。
【請求項６】 前記信号減衰手段が、信号の伝達を入切するスイッチであることを特徴とする請求項３に記載のデュアルシンセサイザ装置。
【請求項７】 前記データ信号線、クロック信号線またはロック検出信号線の分岐点に単極双投スイッチを備えたことを特徴とする請求項１または２に記載のデュアルシンセサイザ装置。
【請求項８】 第１のＰＬＬシンセサイザ部と、第２のＰＬＬシンセサイザ部と、前記第１のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチとを備え、前記第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチをプリント基板の片面側表層に配置するとともに、前記第１のＰＬＬシンセサイザ部と第２のＰＬＬシンセサイザ部とを、前記選択スイッチを挟んでその両側に配置したことを特徴とするデュアルシンセサイザ装置。
【請求項９】 前記第１のＰＬＬシンセサイザ部と選択スイッチとの間及び前記第２のＰＬＬシンセサイザ部と選択スイッチとの間にプリント基板の表裏を貫くスリットを具備し、前記スリットの表面に形成された導電層が前記プリント基板のグランドパターンに接地していることを特徴とする請求項８に記載のデュアルシンセサイザ装置。
【請求項１０】 前記第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチ全体の上方及び側方を囲むシールドケースを備え、前記シールドケースの内部に、前記第１のＰＬＬシンセサイザ部と選択スイッチとの間及び前記第２のＰＬＬシンセサイザ部と選択スイッチとの間に間仕切り壁を具備することを特徴とする請求項８または９に記載のデュアルシンセサイザ装置。
【請求項１１】 前記間仕切り壁の内部に空洞を設けたことを特徴とする請求項１０に記載のデュアルシンセサイザ装置。
【請求項１２】 前記プリント基板のスリットに前記間仕切り壁を挿入したことを特徴とする請求項１０または１１に記載のデュアルシンセサイザ装置。
【請求項１３】 前記プリント基板の端面にスルーホールで構成された接続用端子を具備することを特徴とする請求項１乃至１２に記載のデュアルシンセサイザ装置。
【請求項１４】 請求項１乃至１３に記載のデュアルシンセサイザ装置と送受信回路とを同一プリント基板上に配置したことを特徴とする無線装置。
【請求項１５】 前記デュアルシンセサイザ装置と送受信回路とがプリント基板の片面上に配置され、前記デュアルシンセサイザ装置及び送受信回路全体の上方及び側方を囲む共通のシールドケースを備え、前記シールドケースの内部に前記デュアルシンセサイザ装置と送受信回路との間に間仕切り壁を具備することを特徴とする請求項１４に記載の無線装置。
【請求項１６】 前記シールドケースを筐体ケースと共用したことを特徴とする請求項１５に記載の無線装置。
【請求項１】 第１のＰＬＬシンセサイザ部と、第２のＰＬＬシンセサイザ部と、前記第１のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチとを備え、前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数を制御するためのデータ信号線及びクロック信号線を前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で共用することを特徴とするデュアルシンセサイザ装置。
【請求項２】 第１のＰＬＬシンセサイザ部と、第２のＰＬＬシンセサイザ部と、前記第１のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチとを備え、前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部から出力されるロック検出信号の出力信号線を前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で共用することを特徴とするデュアルシンセサイザ装置。
【請求項３】 前記データ信号線、クロック信号線またはロック検出信号線の分岐点と前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部との間に特定の周波数帯域を減衰する信号減衰手段を備えたことを特徴とする請求項１または２に記載のデュアルシンセサイザ装置。
【請求項４】 前記信号減衰手段が、前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数帯域より低い周波数帯域の信号を通過させるローパスフィルタであることを特徴とする請求項３に記載のデュアルシンセサイザ装置。
【請求項５】 前記信号減衰手段が、前記第１のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の出力信号の周波数帯域より低い周波数帯域で利得を有する能動素子であることを特徴とする請求項３に記載のデュアルシンセサイザ装置。
【請求項６】 前記信号減衰手段が、信号の伝達を入切するスイッチであることを特徴とする請求項３に記載のデュアルシンセサイザ装置。
【請求項７】 前記データ信号線、クロック信号線またはロック検出信号線の分岐点に単極双投スイッチを備えたことを特徴とする請求項１または２に記載のデュアルシンセサイザ装置。
【請求項８】 第１のＰＬＬシンセサイザ部と、第２のＰＬＬシンセサイザ部と、前記第１のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイザ部の一方の出力信号を選択する選択スイッチとを備え、前記第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチをプリント基板の片面側表層に配置するとともに、前記第１のＰＬＬシンセサイザ部と第２のＰＬＬシンセサイザ部とを、前記選択スイッチを挟んでその両側に配置したことを特徴とするデュアルシンセサイザ装置。
【請求項９】 前記第１のＰＬＬシンセサイザ部と選択スイッチとの間及び前記第２のＰＬＬシンセサイザ部と選択スイッチとの間にプリント基板の表裏を貫くスリットを具備し、前記スリットの表面に形成された導電層が前記プリント基板のグランドパターンに接地していることを特徴とする請求項８に記載のデュアルシンセサイザ装置。
【請求項１０】 前記第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセサイザ部及び選択スイッチ全体の上方及び側方を囲むシールドケースを備え、前記シールドケースの内部に、前記第１のＰＬＬシンセサイザ部と選択スイッチとの間及び前記第２のＰＬＬシンセサイザ部と選択スイッチとの間に間仕切り壁を具備することを特徴とする請求項８または９に記載のデュアルシンセサイザ装置。
【請求項１１】 前記間仕切り壁の内部に空洞を設けたことを特徴とする請求項１０に記載のデュアルシンセサイザ装置。
【請求項１２】 前記プリント基板のスリットに前記間仕切り壁を挿入したことを特徴とする請求項１０または１１に記載のデュアルシンセサイザ装置。
【請求項１３】 前記プリント基板の端面にスルーホールで構成された接続用端子を具備することを特徴とする請求項１乃至１２に記載のデュアルシンセサイザ装置。
【請求項１４】 請求項１乃至１３に記載のデュアルシンセサイザ装置と送受信回路とを同一プリント基板上に配置したことを特徴とする無線装置。
【請求項１５】 前記デュアルシンセサイザ装置と送受信回路とがプリント基板の片面上に配置され、前記デュアルシンセサイザ装置及び送受信回路全体の上方及び側方を囲む共通のシールドケースを備え、前記シールドケースの内部に前記デュアルシンセサイザ装置と送受信回路との間に間仕切り壁を具備することを特徴とする請求項１４に記載の無線装置。
【請求項１６】 前記シールドケースを筐体ケースと共用したことを特徴とする請求項１５に記載の無線装置。
【図１】
【図３】
【図２】
【図４】
【図２１】
【図５】
【図６】
【図９】
【図７】
【図８】
【図１１】
【図２４】
【図１０】
【図１２】
【図２６】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２２】
【図２３】
【図２５】
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【図２６】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２２】
【図２３】
【図２５】
【公開番号】特開２０００−２１６６７６（Ｐ２０００−２１６６７６Ａ）
【公開日】平成１２年８月４日（２０００．８．４）
【国際特許分類】
【出願番号】特願平１１−１５３０８
【出願日】平成１１年１月２５日（１９９９．１．２５）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１２年８月４日（２０００．８．４）
【国際特許分類】
【出願日】平成１１年１月２５日（１９９９．１．２５）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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