ドハティ増幅器
【課題】変化する入力電力やピーク／平均電力比に対して最適なバイアスを印加するドハティ増幅器を提供する。
【解決手段】アクティブ・バイアス回路では、平均電力検出手段２２が入力信号の平均電力を示す電圧値を検出し、包絡線検出手段２６が入力信号の包絡線を検出し、しきい値演算手段２４が平均電力電圧値に応じて包絡線のしきい値を演算し、電圧制限手段３２が包絡線を一定値以下に制限し、これにより、入力信号の平均電力に応じたバイアス電圧を印加する。また、ピークホールド手段２７が包絡線の最大電圧値を保持し、差演算手段２８が包絡線最大電圧値と平均電力電圧値との差を演算し、電圧制御増幅器３０が演算された電圧値を制御電圧として増幅率を変化させて包絡線を増幅し、これにより、入力信号のピーク／平均電力比に応じたバイアス電圧を印加する。
【解決手段】アクティブ・バイアス回路では、平均電力検出手段２２が入力信号の平均電力を示す電圧値を検出し、包絡線検出手段２６が入力信号の包絡線を検出し、しきい値演算手段２４が平均電力電圧値に応じて包絡線のしきい値を演算し、電圧制限手段３２が包絡線を一定値以下に制限し、これにより、入力信号の平均電力に応じたバイアス電圧を印加する。また、ピークホールド手段２７が包絡線の最大電圧値を保持し、差演算手段２８が包絡線最大電圧値と平均電力電圧値との差を演算し、電圧制御増幅器３０が演算された電圧値を制御電圧として増幅率を変化させて包絡線を増幅し、これにより、入力信号のピーク／平均電力比に応じたバイアス電圧を印加する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドハティ増幅器に関し、特に、バイアスを良好に制御するドハティ増幅器に関する。
【背景技術】
【０００２】
一般に、高いピーク／平均電力比を有する変調波信号を増幅する場合には、効率を高めるために増幅器のバック・オフを小さくすると、線形性が悪化して、大きな歪を生じる。反対に、線形性を良くするためにバック・オフを大きくすると、効率が悪くなる。例えば、同一のバック・オフにて効率を高める方法としてドハティ増幅器がある。
【０００３】
図９は従来のドハティ増幅回路の構成図である。従来のドハティ増幅回路は、入力信号を２つに分割する分配器１１３と、ＡＢ級もしくはＢ級にバイアスされたキャリア増幅器１１１と、Ｃ級にバイアスされたピーク増幅器１１２と、キャリア増幅器の出力信号とピーク増幅器の出力信号電力を合成する合成器１１４と、キャリア増幅器の出力に付加される特性インピーダンスＲL、電気長θ＋９０°の伝送線路１１６と、ピーク増幅器の出力に付加される特性インピーダンスＲL、電気長φの伝送線路１１８と、キャリア増幅器とピーク増幅器の入力にそれぞれ付加されて合成器１１４での合成位相を同相にするための伝送線路１１５および１１７を有する構成になっている。そしてＲL／2の負荷インピーダンス１０３が接続されている。
【０００４】
ピーク増幅器１１２が動作していない低入力時では、ピーク増幅器１１２を見込む出力インピーダンスＺdは一般に開放ではなく複素インピーダンスとなる。このため低入力時に合成器からピーク増幅器を見込む出力インピーダンスＺd_pはＺdを用いて次式にて表される。
【０００５】
【数１】
その反射係数の関係は、それぞれＲLで規格化したΓd、Γd_pを用いて次式にて表される。
【０００６】
【数２】
【０００７】
図１０は、式(２)におけるΓd、Γd_pの関係を示すスミスチャートである。反射係数Γd_pはＲLを中心に時計回りに角度２φで変化する。電気長φを変化させることにより擬似的に開放に見せることができる。
【０００８】
一方、キャリア増幅器の負荷インピーダンスを低入力時にＺL(Low)、高入力時にＺL(High)とすると、伝送線路１１８から合成器を見込む負荷インピーダンスが低入力時にＲL／２、高入力時にＲLであることより、ＺL(Low)は、ＺL(High)を用いて次式で表される。
【０００９】
【数３】
このとき、キャリア増幅器から負荷側をみた反射係数Γは、ＺL(High)で規格化した場合、次式で表される。
【００１０】
【数４】
【００１１】
図１１は、式(２)におけるθとΓの関係を示すスミスチャートである。反射係数ΓはＺL(High)を中心に時計回りに角度２θで変化する。
ＺL(High)を最大電力を出力させる負荷インピーダンスＺL(Pmax)に設定し、電気長θを変化させ低入力時の負荷インピーダンスＺL(Low)を効率最大負荷インピーダンスＺL(ηmax)に近づけることで、ドハティ増幅器はバックオフの大きい状態での効率を高めることが可能となる。
【００１２】
ここで、入力された変調波信号の包絡線に応じて最適なゲートバイアスを印加するアダプティブ・バイアス回路を用いたドハティ電力増幅器の試作結果が報告されている（非特許文献１参照。）。
図３には、このアダプティブ・バイアス回路で実現されていると想像されるゲートバイアス電圧Ｖgの特性の一例を示してある。グラフの横軸（対数軸）は入力電力（瞬時値）を示しており、縦軸はゲートバイアス電圧を示している。
図３において、ゲートバイアス電圧Ａはキャリア増幅器のゲートバイアス電圧を示しており、ゲートバイアス電圧Ｂはアダプティブ・バイアスをかけない時における最適なピーク増幅器のゲートバイアス電圧を示しており、入力電力Ｄはドハティ増幅器の平均出力電力を出力させる入力電力を示しており、入力電力Ｅは信号が有するピーク／平均電力比による最大入力電力を示している。また、斜線部Ｆの領域は、ピーク増幅器が動作しないゲートバイアス電圧と入力電力との関係を示している。
【００１３】
図３に示されるゲートバイアス電圧は、入力信号を包絡線検波し、それをオペアンプで線形演算することで発生しており、その瞬間の包絡線電力の関数である。ピーク増幅器の本来の目的からすると、ピーク増幅器がオンし始める入力電力Ｄを平均電力付近に合わせ、平均電力を超えるようなピークを増幅させる形態が考えられる。しかしながら、入力電力ＤとＥの比は増幅器の構成に依存し、通常のドハティ増幅器では３ｄＢ程度からほとんど変えることができない。
【００１４】
【特許文献１】特許第３３７２４３８号公報
【非特許文献１】Ｊ．Ｃｈａ， Ｙ．Ｙａｎｇ， Ｂ．Ｓｈｉｎ， ａｎｄ Ｂ．Ｋｉｍ、“Ａｎ Ａｄａｐｔｉｖｅ Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｄ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ ｗｉｔｈ ａ Ｌｏａｄ Ｍｏｄｕｌａｔｅｄ Ｃｏｍｂｉｎｉｇ Ｓｃｈｅｍｅ ｆｏｒ Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ ａｎｄ Ｌｉｎｅａｒｉｔｙ”、２００３ ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉｇｅｓｔ、ＴＵ３Ｂ−４
【発明の開示】
【発明が解決しようとする課題】
【００１５】
一方、例えば多数の搬送波を含むマルチキャリア信号を用いた移動体通信では、その搬送波数により信号のピーク／平均電力比が変化する。また、これらの信号を増幅する送信用増幅器の出力電力も送信電力制御等により一定ではない。このため、広いダイナミックレンジにて高効率な線形増幅を行う場合には、変化するピーク／平均電力比や入力電力に対して最適なバイアスを印加する必要がある。
【００１６】
図１２は、従来のドハティ増幅器においてピーク増幅器のゲート・バイアスが一定の場合と、前述のアダプティブ・バイアス回路を使用した場合の隣接チャンネル漏洩電力比（ＡＣＬＲ：Adjacent Channel Leakage Power Ratio）のグラフである。
前述のアダプティブ・バイアス回路を備えたドハティ増幅器をある平均入力電力以下で使用すると、ピーク増幅器のゲート・バイアスが常に最適ゲート・バイアスＢ以下に設定されることとなり、高いピーク／平均電力比の信号が入力されたときにピーク増幅器を十分に動作させることができない。したがって負荷変調が得られず、ピーク電力が入力されたときのキャリア増幅器から見た負荷インピーダンスはほぼＺL(Low)（ＺL(ηmax)）のままとなり、平均出力電力Ｇを超えるピーク入力時にＡＣＬＲの値が劣化するという問題があった。
また、低いピーク/平均電力比の信号の場合も同様にピーク増幅器を十分に動作させることができないため、ある平均出力電力以下においてＡＣＬＲの値が劣化する。
【００１７】
このように、ドハティ増幅器では、変化する入力電力やピーク／平均電力比に対して最適なバイアスを印加するための改良が要求されていた。
本発明は、このような従来の事情に鑑み為されたもので、変化する入力電力やピーク／平均電力比に対して最適なバイアスを印加することができるドハティ増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明に係るドハティ増幅器では、入力された信号を分割する分配手段と、前記分配手段による分割信号の１つを増幅するＡＢ級もしくはＢ級にバイアスされたキャリア増幅器と、前記分配手段による分割信号の他の１つを増幅するＣ級にバイアスされたピーク増幅器と、前記キャリア増幅器からの出力信号と前記ピーク増幅器からの出力信号を合成する合成器と、を有するドハティ増幅回路と、前記入力された信号の平均電力を示す電圧値を検出する平均電力検出手段と、前記入力された信号の包絡線を検出する包絡線検出手段と、前記平均電力検出手段により検出された電圧値に応じて前記包絡線検出手段により検出された包絡線のしきい値を演算するしきい値演算手段と、前記包絡線検出手段により検出された包絡線を一定値以下に制限する電圧制限手段と、を有して、前記入力された信号の平均電力に応じたバイアス電圧を印加するアクティブ・バイアス回路と、を備えた。
【００１９】
また、本発明に係るドハティ増幅器では、前記アクティブ・バイアス回路は、更に、前記包絡線検出手段により検出された包絡線の最大電圧値を保持するピークホールド手段と、前記ピークホールド手段により保持された包絡線の最大電圧値と前記平均電力検出手段により検出された電圧値との差を演算する差演算手段と、前記差演算手段により演算された電圧値を制御電圧として増幅率を変化させて前記包絡線検出手段により検出された包絡線を増幅する電圧制御増幅器と、を有して、前記入力された信号のピーク／平均電力比に応じたバイアス電圧を印加する。
【００２０】
また、本発明に係るドハティ増幅器では、前記包絡線の最大電圧値を保持するピーク・ホールド回路と、前記平均電力電圧と前記包絡線最大電圧との差を演算する演算回路と、前記演算回路により演算された電圧を制御電圧とし前記包絡線の増幅率を変化させる電圧制御増幅器を有するアクティブ・バイアス回路により前記変調波信号のピーク/平均電力比に応じたバイアスにて駆動する。
【発明の効果】
【００２１】
以上説明したように、本発明によると、増幅対象となる信号の入力電力やピーク／平均電力比が変化するような場合においても、変化する入力電力やピーク／平均電力比に対して最適なバイアスを印加することができる。
【発明を実施するための最良の形態】
【００２２】
本発明に係る実施例を図面を参照して説明する。
図１には、本発明の一実施例に係る適応型のアクティブ・バイアス回路を有するドハティ増幅器の構成例を示してある。
本例のドハティ増幅器は、入力端子Ｚ１と出力端子Ｚ２との間に、方向性結合器１と、遅延線２と、ドハティ増幅回路（ドハティ増幅器の本体部分）３を備えている。ドハティ増幅回路３は、分配器１１と、遅延用の伝送線路１２と、キャリア増幅器（ＣＡ）１３と、電気長θ＋９０°を有する伝送線路１４と、遅延用の伝送線路１５と、ピーク増幅器（ＰＡ）１６と、電気長φを有する伝送線路１７と、合成器１８を備えている。
また、本例のドハティ増幅器は、分配器２１と、平均電力検出部２２と、サンプルホールド回路（Ｓ／Ｈ）２３と、演算増幅器２４と、ダイオード２５と、包絡線検出器２６と、ピークホールド回路（Ｐ／Ｈ）２７と、演算増幅器２８と、電圧制御端子３０を有する電圧制御増幅器２９と、演算増幅器３１と、電圧制限器（Ｌｉｍｉｔ）３２を備えている。
【００２３】
本例のドハティ増幅器により行われる動作の一例を示す。なお、本例では、Ｗ−ＣＤＭＡ（Wideband-Code Division Multiple Access）方式などを採用した無線通信システムの基地局装置の送信部にドハティ増幅器が設けられている場合を示す。
送信対象となる信号（本例では、変調波信号）が入力端子Ｚ１に入力される。入力端子Ｚ１から入力された信号は、方向性結合器１を通り、遅延線２により遅延させられ、ドハティ増幅回路３に入力され、ドハティ増幅回路３により増幅された後に出力端子Ｚ２から出力される。
ここで、方向性結合器１は、入力端子Ｚ１から入力された信号を遅延線２へ出力する際に、その一部を取得して分配器２１へ出力する。なお、方向性結合器１としては、信号の一部を取り出すことができれば、他の部品により代用することも可能である。
【００２４】
ドハティ増幅回路３の構成は、従来と基本的に同じである。
つまり、分配器１１は、遅延線２から入力された信号（本例では、変調波信号）を分割（本例では、２つに分割）して、一方の分割信号を伝送線路１２を介してキャリア増幅器１３へ出力し、他方の分割信号を伝送線路１５を介してピーク増幅器１６へ出力する。
キャリア増幅器１３は、ＡＢ級もしくはＢ級にバイアスされており、入力された一方の分割信号を増幅して、伝送線路１４を介して合成器１８へ出力する。
ピーク増幅器１６は、Ｃ級にバイアスされており、入力された他方の分割信号を増幅して、伝送線路１７を介して合成器１８へ出力する。
合成器１８は、キャリア増幅器１３からの出力信号とピーク増幅器１６からの出力信号との電力を合成して、合成信号を出力端子Ｚ２へ出力する。
【００２５】
また、キャリア増幅器１３の出力に付加された伝送線路１４は、入力電力が低くてピーク増幅器１６が動作していないときにキャリア増幅器１３の負荷インピーダンスを最適にするために設けられている。
また、ピーク増幅器１６の出力に付加された伝送線路１７は、入力電力が低くてピーク増幅器１６が動作していないときに合成器１８からピーク増幅器１６を見込むインピーダンスを開放に近づけるために設けられている。
【００２６】
分配器２１は、方向性結合器１により一部取り出された信号を入力し、当該入力信号を２つに分割して、一方の分割信号を平均電力検出器２２へ出力し、他方の分割信号を包絡線検出器２６へ出力する。
平均電力検出器２２は、入力された一方の分割信号をその平均電力（若しくは平均振幅）を示す電圧へ変換して、サンプルホールド回路２３へ出力する。
サンプルホールド回路２３は、例えば適当なサンプルタイミングに基づいて、平均電力検出器２２から入力された電圧の値をサンプルして保持した後に、２つの演算増幅器２４、２８へ電圧ＶAVEとして出力する。なお、平均電力検出器２２とサンプルホールド回路２３のセットは、平均電力を取得できるものであれば、他の回路で代用することも可能である。
【００２７】
包絡線検出器２６は、入力された他方の分割信号をその包絡線電力（若しくは振幅）を示す電圧ＶENVへ変換して、ピークホールド回路２７と電圧制御増幅器２９へ出力する。
ピークホールド回路２７は、包絡線検出器２６から入力された電圧ＶENVのピーク（最大値）を検出して保持し、演算増幅器２８へ電圧ＶPEKとして出力する。なお、ピークホールド回路２７では、リセット信号が入力されることにより、保持された電圧の値がリセットされる。前述のサンプルホールド回路２３のサンプルタイミングは、このリセット信号と同期している。
【００２８】
演算増幅器２８は、サンプルホールド回路２３からの電圧値とピークホールド回路２７からの電圧値を差動増幅（又は、減衰）し、その結果を、信号のピーク／平均電力比を示す電圧値ＶPARとして、電圧制御増幅器２９の電圧制御端子３０とオフセット回路３１のオフセット端子へ出力する。
電圧制御増幅器２９は、演算増幅器２８からの電圧値ＶPARにより制御される増幅率αで、包絡線検出器２６により検出された包絡線信号ＶENVを増幅して、電圧制限器３２へ出力する。
オフセット回路３１は、電圧制御増幅器２９からの電圧値ＶENVを増幅率β／α（定数）で増幅した上で、演算増幅器２８からの電圧値ＶPARに応じたオフセット電圧γＶPARを付加し、電圧βＶENV＋γＶPARを抵抗を介して出力する。γは比例定数で、正又は負のどちらにもなりうる。
【００２９】
演算増幅器２４は、サンプルホールド回路２３から入力された電圧値ＶAVEを増幅（又は、減衰）して、その結果をしきい値電圧ＶTHとしてダイオード２５を介して出力する。
オフセット回路３１からの出力とダイオード２５からの出力とは接続点Ｑ１で接続されており、これらの合成信号が電圧制限器３２に入力される。ダイオード２５の順方向電圧ＶFが十分小さいとして無視すれば、電圧βＶENV＋γＶPARと電圧ＶTHのうち電圧の高いほうが電圧制限器３２に入力されることになる。実質的に、しきい値電圧ＶＴＨが電圧の下限になる。
電圧制限器３２は、過剰なバイアス電圧によるピーク増幅器の破壊を防ぐため、入力された電圧を所定の電圧以下になるように制限して、ドハティ増幅回路３のピーク増幅器１６のゲートバイアス電圧Ｖｇとして出力して印加する。
【００３０】
図４は平均電力検出器２２の内部構成図、図５は包絡線検出器２６の内部構成図である。図４と図５は、非常に簡単な構成例であり、検波出力を平均化するか否かが異なる。
【００３１】
図６は、オフセット回路３１の内部構成図である。
【００３２】
ここで、図２には、本例のドハティ増幅器について、アクティブ・バイアス回路におけるゲートバイアス電圧Ｖgの特性の一例を示してある。グラフの横軸は入力電圧を示しており、縦軸はゲートバイアス電圧を示している。
図２において、ゲートバイアス電圧Ａはキャリア増幅器１３のゲートバイアス電圧を示しており、ゲートバイアス電圧Ｂはアクティブ・バイアスをかけない場合に最適となるピーク増幅器１６のゲートバイアス電圧を示しており、入力電力Ｄは従来のドハティ増幅器の平均出力電力を出力させる入力電力を示しており、入力電力Ｅは信号が有するピーク／平均電力比により想定される最大入力電力を示している。
いま、電力Ｄおよび電力Ｅよりも低い電力Ｄ’および電力Ｅ’を有する信号が入力された場合、Ｖgは太い実線のようになる。つまり、入力電力が電力Ｄ’以下であっても、電力Ｄ’の時の斜線部Ｆの境界におけるＶgが維持される。そして入力電力が電力Ｄ’を超えると徐にＶgが立ち上がり、電力Ｅ’において電力Ｅ’に適切な電圧Ｖgに到達する。これによりピーク増幅器２０２の動作開始点を常に平均電力に合致させることができ、低出力電力時や高ＰＡＲ（Power to Average power Ratio）時のＡＣＬＲの劣化が改善される。なお、電力Ｅ’を超えることはほとんどないが、もし超えても電圧Ｖgはそれまでの規則を保ったまま上昇する。
【００３３】
図７は、アクティブ・バイアス回路におけるゲートバイアス電圧の特性の他の例を示す図であり、図２における電力Ｄ’及び電力Ｅ’が従来の電力Ｄ及び電力Ｅと夫々等しい場合を示している。この場合、入力電力が電力Ｄ以下の時に、平均出力電力に対応する電力Ｄに適したバイアスが与え続けられる。
【００３４】
図８は、本例のアクティブ・バイアス回路を使用した場合のＡＣＬＲのグラフである。図２と同じ電力Ｄ’及び電力Ｅ’を有するような入力信号に対しても、ピーク増幅器のゲート・バイアスの不足が解消されたことで、低い平均電力に相当する出力電力Ｇ以下の領域においてＡＬＣＲをコンベンショナル・ドハティと同等に保つことができる。
【００３５】
以上のように、本例のドハティ増幅器によれば、増幅する信号の平均電力、ピーク／平均電力比及び入力電力に対して、上記のような回路を最適に設定することにより、広いダイナミックレンジにおいて高効率に線形増幅を行うことが可能となる。
具体例として、ピーク増幅器１６のバイアスをレベルに応じて増加させるアクティブ・デバイスにおいて、平均電力に応じてバイアスの最低値を設定し、ピーク／平均電力比に応じてバイアスの増加の傾きを制御する。
【００３６】
また、本例のドハティ増幅器では、前記包絡線の最大電圧値を保持するピークホールド回路２７と、前記平均電力電圧値と前記包絡線最大電圧値との差を演算する演算回路（本例では、演算増幅器２８）と、当該演算回路により演算された電圧を制御電圧として前記包絡線の増幅率を変化させる電圧制御増幅器２９を有するアクティブ・バイアス回路により、前記変調波信号のピーク／平均電力比に応じたバイアスにて駆動することが行われる。
また、本例のドハティ増幅器では、前記制御電圧を平均電力検出器２２及び包絡線検出器２６に帰還して前記したバイアスをオフセットさせることが行われる。
【００３７】
また、本例では、前記したバイアスにてピーク増幅器１６を駆動する場合を示したが、α、γ等の定数のみ異なる同構成のアダプティブ・バイアス回路でキャリア増幅器１３を駆動することも可能である。
【００３８】
ここで、本発明に係るシステムや装置などの構成としては、必ずしも以上に示したものに限られず、種々な構成が用いられてもよい。
たとえば、ピーク／平均電力比の算出は、ピークホールド回路やサンプルホールド回路を用いるものに限らず、クレストファクタの影響の受け方が異なる２種類の検波回路（電力若しくは振幅検出回路）等を用い、その差分から算出するようにしても良い。検波回路はまた、対数検波をしてもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例に係るドハティ増幅器の構成例を示す図である。
【図２】本発明の一実施例に係るアクティブ・バイアス回路におけるゲートバイアス電圧の特性の一例を示す図である。
【図３】アダプティブ・バイアス回路におけるゲートバイアス電圧の特性の一例を示す図である。
【図４】平均電力検出器２２の内部構成図である。
【図５】包絡線検出器２６の内部構成図である。
【図６】オフセット回路３１の内部構成図である。
【図７】アクティブ・バイアス回路におけるゲートバイアス電圧の特性の他の例を示す図である。
【図８】アクティブ・バイアス回路におけるゲートバイアス電圧の特性の他の例を示す図である。
【図９】従来のドハティ増幅回路の構成図である。
【図１０】ピーク増幅器を見込む出力インピーダンスΓdとそのピーク時の値Γd_pの関係を示すスミスチャートの図である。
【図１１】伝送線路１１６の電気長θとキャリア増幅器から負荷側をみた反射係数Γの関係を示すスミスチャートの図である。
【図１２】従来の固定バイアス及びアダプティブ・バイアスを用いたドハティ増幅器のＡＣＬＲのグラフの図である。
【符号の説明】
【００４０】
１・・方向性結合器、 ２・・遅延線、 ３・・ドハティ増幅回路、 １１、２１・・分配器、 １２、１４、１５、１７・・伝送線路、 １３・・キャリア増幅器、 １６・・ピーク増幅器、 １８・・合成器、 ２２・・平均電力検出器、 ２３・・サンプルホールド回路、 ２４、２８・・演算増幅器、 ２５・・ダイオード、 ２６・・包絡線検出器、 ２７・・ピークホールド回路、 ２９・・電圧制御増幅器、 ３０・・電圧制御端子、 ３２・・電圧制限器、 Ｚ１・・入力端子、 Ｚ２・・出力端子、 Ｑ１・・接続点、 ３１・・オフセット回路
【技術分野】
【０００１】
本発明は、ドハティ増幅器に関し、特に、バイアスを良好に制御するドハティ増幅器に関する。
【背景技術】
【０００２】
一般に、高いピーク／平均電力比を有する変調波信号を増幅する場合には、効率を高めるために増幅器のバック・オフを小さくすると、線形性が悪化して、大きな歪を生じる。反対に、線形性を良くするためにバック・オフを大きくすると、効率が悪くなる。例えば、同一のバック・オフにて効率を高める方法としてドハティ増幅器がある。
【０００３】
図９は従来のドハティ増幅回路の構成図である。従来のドハティ増幅回路は、入力信号を２つに分割する分配器１１３と、ＡＢ級もしくはＢ級にバイアスされたキャリア増幅器１１１と、Ｃ級にバイアスされたピーク増幅器１１２と、キャリア増幅器の出力信号とピーク増幅器の出力信号電力を合成する合成器１１４と、キャリア増幅器の出力に付加される特性インピーダンスＲL、電気長θ＋９０°の伝送線路１１６と、ピーク増幅器の出力に付加される特性インピーダンスＲL、電気長φの伝送線路１１８と、キャリア増幅器とピーク増幅器の入力にそれぞれ付加されて合成器１１４での合成位相を同相にするための伝送線路１１５および１１７を有する構成になっている。そしてＲL／2の負荷インピーダンス１０３が接続されている。
【０００４】
ピーク増幅器１１２が動作していない低入力時では、ピーク増幅器１１２を見込む出力インピーダンスＺdは一般に開放ではなく複素インピーダンスとなる。このため低入力時に合成器からピーク増幅器を見込む出力インピーダンスＺd_pはＺdを用いて次式にて表される。
【０００５】
【数１】
その反射係数の関係は、それぞれＲLで規格化したΓd、Γd_pを用いて次式にて表される。
【０００６】
【数２】
【０００７】
図１０は、式(２)におけるΓd、Γd_pの関係を示すスミスチャートである。反射係数Γd_pはＲLを中心に時計回りに角度２φで変化する。電気長φを変化させることにより擬似的に開放に見せることができる。
【０００８】
一方、キャリア増幅器の負荷インピーダンスを低入力時にＺL(Low)、高入力時にＺL(High)とすると、伝送線路１１８から合成器を見込む負荷インピーダンスが低入力時にＲL／２、高入力時にＲLであることより、ＺL(Low)は、ＺL(High)を用いて次式で表される。
【０００９】
【数３】
このとき、キャリア増幅器から負荷側をみた反射係数Γは、ＺL(High)で規格化した場合、次式で表される。
【００１０】
【数４】
【００１１】
図１１は、式(２)におけるθとΓの関係を示すスミスチャートである。反射係数ΓはＺL(High)を中心に時計回りに角度２θで変化する。
ＺL(High)を最大電力を出力させる負荷インピーダンスＺL(Pmax)に設定し、電気長θを変化させ低入力時の負荷インピーダンスＺL(Low)を効率最大負荷インピーダンスＺL(ηmax)に近づけることで、ドハティ増幅器はバックオフの大きい状態での効率を高めることが可能となる。
【００１２】
ここで、入力された変調波信号の包絡線に応じて最適なゲートバイアスを印加するアダプティブ・バイアス回路を用いたドハティ電力増幅器の試作結果が報告されている（非特許文献１参照。）。
図３には、このアダプティブ・バイアス回路で実現されていると想像されるゲートバイアス電圧Ｖgの特性の一例を示してある。グラフの横軸（対数軸）は入力電力（瞬時値）を示しており、縦軸はゲートバイアス電圧を示している。
図３において、ゲートバイアス電圧Ａはキャリア増幅器のゲートバイアス電圧を示しており、ゲートバイアス電圧Ｂはアダプティブ・バイアスをかけない時における最適なピーク増幅器のゲートバイアス電圧を示しており、入力電力Ｄはドハティ増幅器の平均出力電力を出力させる入力電力を示しており、入力電力Ｅは信号が有するピーク／平均電力比による最大入力電力を示している。また、斜線部Ｆの領域は、ピーク増幅器が動作しないゲートバイアス電圧と入力電力との関係を示している。
【００１３】
図３に示されるゲートバイアス電圧は、入力信号を包絡線検波し、それをオペアンプで線形演算することで発生しており、その瞬間の包絡線電力の関数である。ピーク増幅器の本来の目的からすると、ピーク増幅器がオンし始める入力電力Ｄを平均電力付近に合わせ、平均電力を超えるようなピークを増幅させる形態が考えられる。しかしながら、入力電力ＤとＥの比は増幅器の構成に依存し、通常のドハティ増幅器では３ｄＢ程度からほとんど変えることができない。
【００１４】
【特許文献１】特許第３３７２４３８号公報
【非特許文献１】Ｊ．Ｃｈａ， Ｙ．Ｙａｎｇ， Ｂ．Ｓｈｉｎ， ａｎｄ Ｂ．Ｋｉｍ、“Ａｎ Ａｄａｐｔｉｖｅ Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｄ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ ｗｉｔｈ ａ Ｌｏａｄ Ｍｏｄｕｌａｔｅｄ Ｃｏｍｂｉｎｉｇ Ｓｃｈｅｍｅ ｆｏｒ Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ ａｎｄ Ｌｉｎｅａｒｉｔｙ”、２００３ ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉｇｅｓｔ、ＴＵ３Ｂ−４
【発明の開示】
【発明が解決しようとする課題】
【００１５】
一方、例えば多数の搬送波を含むマルチキャリア信号を用いた移動体通信では、その搬送波数により信号のピーク／平均電力比が変化する。また、これらの信号を増幅する送信用増幅器の出力電力も送信電力制御等により一定ではない。このため、広いダイナミックレンジにて高効率な線形増幅を行う場合には、変化するピーク／平均電力比や入力電力に対して最適なバイアスを印加する必要がある。
【００１６】
図１２は、従来のドハティ増幅器においてピーク増幅器のゲート・バイアスが一定の場合と、前述のアダプティブ・バイアス回路を使用した場合の隣接チャンネル漏洩電力比（ＡＣＬＲ：Adjacent Channel Leakage Power Ratio）のグラフである。
前述のアダプティブ・バイアス回路を備えたドハティ増幅器をある平均入力電力以下で使用すると、ピーク増幅器のゲート・バイアスが常に最適ゲート・バイアスＢ以下に設定されることとなり、高いピーク／平均電力比の信号が入力されたときにピーク増幅器を十分に動作させることができない。したがって負荷変調が得られず、ピーク電力が入力されたときのキャリア増幅器から見た負荷インピーダンスはほぼＺL(Low)（ＺL(ηmax)）のままとなり、平均出力電力Ｇを超えるピーク入力時にＡＣＬＲの値が劣化するという問題があった。
また、低いピーク/平均電力比の信号の場合も同様にピーク増幅器を十分に動作させることができないため、ある平均出力電力以下においてＡＣＬＲの値が劣化する。
【００１７】
このように、ドハティ増幅器では、変化する入力電力やピーク／平均電力比に対して最適なバイアスを印加するための改良が要求されていた。
本発明は、このような従来の事情に鑑み為されたもので、変化する入力電力やピーク／平均電力比に対して最適なバイアスを印加することができるドハティ増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明に係るドハティ増幅器では、入力された信号を分割する分配手段と、前記分配手段による分割信号の１つを増幅するＡＢ級もしくはＢ級にバイアスされたキャリア増幅器と、前記分配手段による分割信号の他の１つを増幅するＣ級にバイアスされたピーク増幅器と、前記キャリア増幅器からの出力信号と前記ピーク増幅器からの出力信号を合成する合成器と、を有するドハティ増幅回路と、前記入力された信号の平均電力を示す電圧値を検出する平均電力検出手段と、前記入力された信号の包絡線を検出する包絡線検出手段と、前記平均電力検出手段により検出された電圧値に応じて前記包絡線検出手段により検出された包絡線のしきい値を演算するしきい値演算手段と、前記包絡線検出手段により検出された包絡線を一定値以下に制限する電圧制限手段と、を有して、前記入力された信号の平均電力に応じたバイアス電圧を印加するアクティブ・バイアス回路と、を備えた。
【００１９】
また、本発明に係るドハティ増幅器では、前記アクティブ・バイアス回路は、更に、前記包絡線検出手段により検出された包絡線の最大電圧値を保持するピークホールド手段と、前記ピークホールド手段により保持された包絡線の最大電圧値と前記平均電力検出手段により検出された電圧値との差を演算する差演算手段と、前記差演算手段により演算された電圧値を制御電圧として増幅率を変化させて前記包絡線検出手段により検出された包絡線を増幅する電圧制御増幅器と、を有して、前記入力された信号のピーク／平均電力比に応じたバイアス電圧を印加する。
【００２０】
また、本発明に係るドハティ増幅器では、前記包絡線の最大電圧値を保持するピーク・ホールド回路と、前記平均電力電圧と前記包絡線最大電圧との差を演算する演算回路と、前記演算回路により演算された電圧を制御電圧とし前記包絡線の増幅率を変化させる電圧制御増幅器を有するアクティブ・バイアス回路により前記変調波信号のピーク/平均電力比に応じたバイアスにて駆動する。
【発明の効果】
【００２１】
以上説明したように、本発明によると、増幅対象となる信号の入力電力やピーク／平均電力比が変化するような場合においても、変化する入力電力やピーク／平均電力比に対して最適なバイアスを印加することができる。
【発明を実施するための最良の形態】
【００２２】
本発明に係る実施例を図面を参照して説明する。
図１には、本発明の一実施例に係る適応型のアクティブ・バイアス回路を有するドハティ増幅器の構成例を示してある。
本例のドハティ増幅器は、入力端子Ｚ１と出力端子Ｚ２との間に、方向性結合器１と、遅延線２と、ドハティ増幅回路（ドハティ増幅器の本体部分）３を備えている。ドハティ増幅回路３は、分配器１１と、遅延用の伝送線路１２と、キャリア増幅器（ＣＡ）１３と、電気長θ＋９０°を有する伝送線路１４と、遅延用の伝送線路１５と、ピーク増幅器（ＰＡ）１６と、電気長φを有する伝送線路１７と、合成器１８を備えている。
また、本例のドハティ増幅器は、分配器２１と、平均電力検出部２２と、サンプルホールド回路（Ｓ／Ｈ）２３と、演算増幅器２４と、ダイオード２５と、包絡線検出器２６と、ピークホールド回路（Ｐ／Ｈ）２７と、演算増幅器２８と、電圧制御端子３０を有する電圧制御増幅器２９と、演算増幅器３１と、電圧制限器（Ｌｉｍｉｔ）３２を備えている。
【００２３】
本例のドハティ増幅器により行われる動作の一例を示す。なお、本例では、Ｗ−ＣＤＭＡ（Wideband-Code Division Multiple Access）方式などを採用した無線通信システムの基地局装置の送信部にドハティ増幅器が設けられている場合を示す。
送信対象となる信号（本例では、変調波信号）が入力端子Ｚ１に入力される。入力端子Ｚ１から入力された信号は、方向性結合器１を通り、遅延線２により遅延させられ、ドハティ増幅回路３に入力され、ドハティ増幅回路３により増幅された後に出力端子Ｚ２から出力される。
ここで、方向性結合器１は、入力端子Ｚ１から入力された信号を遅延線２へ出力する際に、その一部を取得して分配器２１へ出力する。なお、方向性結合器１としては、信号の一部を取り出すことができれば、他の部品により代用することも可能である。
【００２４】
ドハティ増幅回路３の構成は、従来と基本的に同じである。
つまり、分配器１１は、遅延線２から入力された信号（本例では、変調波信号）を分割（本例では、２つに分割）して、一方の分割信号を伝送線路１２を介してキャリア増幅器１３へ出力し、他方の分割信号を伝送線路１５を介してピーク増幅器１６へ出力する。
キャリア増幅器１３は、ＡＢ級もしくはＢ級にバイアスされており、入力された一方の分割信号を増幅して、伝送線路１４を介して合成器１８へ出力する。
ピーク増幅器１６は、Ｃ級にバイアスされており、入力された他方の分割信号を増幅して、伝送線路１７を介して合成器１８へ出力する。
合成器１８は、キャリア増幅器１３からの出力信号とピーク増幅器１６からの出力信号との電力を合成して、合成信号を出力端子Ｚ２へ出力する。
【００２５】
また、キャリア増幅器１３の出力に付加された伝送線路１４は、入力電力が低くてピーク増幅器１６が動作していないときにキャリア増幅器１３の負荷インピーダンスを最適にするために設けられている。
また、ピーク増幅器１６の出力に付加された伝送線路１７は、入力電力が低くてピーク増幅器１６が動作していないときに合成器１８からピーク増幅器１６を見込むインピーダンスを開放に近づけるために設けられている。
【００２６】
分配器２１は、方向性結合器１により一部取り出された信号を入力し、当該入力信号を２つに分割して、一方の分割信号を平均電力検出器２２へ出力し、他方の分割信号を包絡線検出器２６へ出力する。
平均電力検出器２２は、入力された一方の分割信号をその平均電力（若しくは平均振幅）を示す電圧へ変換して、サンプルホールド回路２３へ出力する。
サンプルホールド回路２３は、例えば適当なサンプルタイミングに基づいて、平均電力検出器２２から入力された電圧の値をサンプルして保持した後に、２つの演算増幅器２４、２８へ電圧ＶAVEとして出力する。なお、平均電力検出器２２とサンプルホールド回路２３のセットは、平均電力を取得できるものであれば、他の回路で代用することも可能である。
【００２７】
包絡線検出器２６は、入力された他方の分割信号をその包絡線電力（若しくは振幅）を示す電圧ＶENVへ変換して、ピークホールド回路２７と電圧制御増幅器２９へ出力する。
ピークホールド回路２７は、包絡線検出器２６から入力された電圧ＶENVのピーク（最大値）を検出して保持し、演算増幅器２８へ電圧ＶPEKとして出力する。なお、ピークホールド回路２７では、リセット信号が入力されることにより、保持された電圧の値がリセットされる。前述のサンプルホールド回路２３のサンプルタイミングは、このリセット信号と同期している。
【００２８】
演算増幅器２８は、サンプルホールド回路２３からの電圧値とピークホールド回路２７からの電圧値を差動増幅（又は、減衰）し、その結果を、信号のピーク／平均電力比を示す電圧値ＶPARとして、電圧制御増幅器２９の電圧制御端子３０とオフセット回路３１のオフセット端子へ出力する。
電圧制御増幅器２９は、演算増幅器２８からの電圧値ＶPARにより制御される増幅率αで、包絡線検出器２６により検出された包絡線信号ＶENVを増幅して、電圧制限器３２へ出力する。
オフセット回路３１は、電圧制御増幅器２９からの電圧値ＶENVを増幅率β／α（定数）で増幅した上で、演算増幅器２８からの電圧値ＶPARに応じたオフセット電圧γＶPARを付加し、電圧βＶENV＋γＶPARを抵抗を介して出力する。γは比例定数で、正又は負のどちらにもなりうる。
【００２９】
演算増幅器２４は、サンプルホールド回路２３から入力された電圧値ＶAVEを増幅（又は、減衰）して、その結果をしきい値電圧ＶTHとしてダイオード２５を介して出力する。
オフセット回路３１からの出力とダイオード２５からの出力とは接続点Ｑ１で接続されており、これらの合成信号が電圧制限器３２に入力される。ダイオード２５の順方向電圧ＶFが十分小さいとして無視すれば、電圧βＶENV＋γＶPARと電圧ＶTHのうち電圧の高いほうが電圧制限器３２に入力されることになる。実質的に、しきい値電圧ＶＴＨが電圧の下限になる。
電圧制限器３２は、過剰なバイアス電圧によるピーク増幅器の破壊を防ぐため、入力された電圧を所定の電圧以下になるように制限して、ドハティ増幅回路３のピーク増幅器１６のゲートバイアス電圧Ｖｇとして出力して印加する。
【００３０】
図４は平均電力検出器２２の内部構成図、図５は包絡線検出器２６の内部構成図である。図４と図５は、非常に簡単な構成例であり、検波出力を平均化するか否かが異なる。
【００３１】
図６は、オフセット回路３１の内部構成図である。
【００３２】
ここで、図２には、本例のドハティ増幅器について、アクティブ・バイアス回路におけるゲートバイアス電圧Ｖgの特性の一例を示してある。グラフの横軸は入力電圧を示しており、縦軸はゲートバイアス電圧を示している。
図２において、ゲートバイアス電圧Ａはキャリア増幅器１３のゲートバイアス電圧を示しており、ゲートバイアス電圧Ｂはアクティブ・バイアスをかけない場合に最適となるピーク増幅器１６のゲートバイアス電圧を示しており、入力電力Ｄは従来のドハティ増幅器の平均出力電力を出力させる入力電力を示しており、入力電力Ｅは信号が有するピーク／平均電力比により想定される最大入力電力を示している。
いま、電力Ｄおよび電力Ｅよりも低い電力Ｄ’および電力Ｅ’を有する信号が入力された場合、Ｖgは太い実線のようになる。つまり、入力電力が電力Ｄ’以下であっても、電力Ｄ’の時の斜線部Ｆの境界におけるＶgが維持される。そして入力電力が電力Ｄ’を超えると徐にＶgが立ち上がり、電力Ｅ’において電力Ｅ’に適切な電圧Ｖgに到達する。これによりピーク増幅器２０２の動作開始点を常に平均電力に合致させることができ、低出力電力時や高ＰＡＲ（Power to Average power Ratio）時のＡＣＬＲの劣化が改善される。なお、電力Ｅ’を超えることはほとんどないが、もし超えても電圧Ｖgはそれまでの規則を保ったまま上昇する。
【００３３】
図７は、アクティブ・バイアス回路におけるゲートバイアス電圧の特性の他の例を示す図であり、図２における電力Ｄ’及び電力Ｅ’が従来の電力Ｄ及び電力Ｅと夫々等しい場合を示している。この場合、入力電力が電力Ｄ以下の時に、平均出力電力に対応する電力Ｄに適したバイアスが与え続けられる。
【００３４】
図８は、本例のアクティブ・バイアス回路を使用した場合のＡＣＬＲのグラフである。図２と同じ電力Ｄ’及び電力Ｅ’を有するような入力信号に対しても、ピーク増幅器のゲート・バイアスの不足が解消されたことで、低い平均電力に相当する出力電力Ｇ以下の領域においてＡＬＣＲをコンベンショナル・ドハティと同等に保つことができる。
【００３５】
以上のように、本例のドハティ増幅器によれば、増幅する信号の平均電力、ピーク／平均電力比及び入力電力に対して、上記のような回路を最適に設定することにより、広いダイナミックレンジにおいて高効率に線形増幅を行うことが可能となる。
具体例として、ピーク増幅器１６のバイアスをレベルに応じて増加させるアクティブ・デバイスにおいて、平均電力に応じてバイアスの最低値を設定し、ピーク／平均電力比に応じてバイアスの増加の傾きを制御する。
【００３６】
また、本例のドハティ増幅器では、前記包絡線の最大電圧値を保持するピークホールド回路２７と、前記平均電力電圧値と前記包絡線最大電圧値との差を演算する演算回路（本例では、演算増幅器２８）と、当該演算回路により演算された電圧を制御電圧として前記包絡線の増幅率を変化させる電圧制御増幅器２９を有するアクティブ・バイアス回路により、前記変調波信号のピーク／平均電力比に応じたバイアスにて駆動することが行われる。
また、本例のドハティ増幅器では、前記制御電圧を平均電力検出器２２及び包絡線検出器２６に帰還して前記したバイアスをオフセットさせることが行われる。
【００３７】
また、本例では、前記したバイアスにてピーク増幅器１６を駆動する場合を示したが、α、γ等の定数のみ異なる同構成のアダプティブ・バイアス回路でキャリア増幅器１３を駆動することも可能である。
【００３８】
ここで、本発明に係るシステムや装置などの構成としては、必ずしも以上に示したものに限られず、種々な構成が用いられてもよい。
たとえば、ピーク／平均電力比の算出は、ピークホールド回路やサンプルホールド回路を用いるものに限らず、クレストファクタの影響の受け方が異なる２種類の検波回路（電力若しくは振幅検出回路）等を用い、その差分から算出するようにしても良い。検波回路はまた、対数検波をしてもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例に係るドハティ増幅器の構成例を示す図である。
【図２】本発明の一実施例に係るアクティブ・バイアス回路におけるゲートバイアス電圧の特性の一例を示す図である。
【図３】アダプティブ・バイアス回路におけるゲートバイアス電圧の特性の一例を示す図である。
【図４】平均電力検出器２２の内部構成図である。
【図５】包絡線検出器２６の内部構成図である。
【図６】オフセット回路３１の内部構成図である。
【図７】アクティブ・バイアス回路におけるゲートバイアス電圧の特性の他の例を示す図である。
【図８】アクティブ・バイアス回路におけるゲートバイアス電圧の特性の他の例を示す図である。
【図９】従来のドハティ増幅回路の構成図である。
【図１０】ピーク増幅器を見込む出力インピーダンスΓdとそのピーク時の値Γd_pの関係を示すスミスチャートの図である。
【図１１】伝送線路１１６の電気長θとキャリア増幅器から負荷側をみた反射係数Γの関係を示すスミスチャートの図である。
【図１２】従来の固定バイアス及びアダプティブ・バイアスを用いたドハティ増幅器のＡＣＬＲのグラフの図である。
【符号の説明】
【００４０】
１・・方向性結合器、 ２・・遅延線、 ３・・ドハティ増幅回路、 １１、２１・・分配器、 １２、１４、１５、１７・・伝送線路、 １３・・キャリア増幅器、 １６・・ピーク増幅器、 １８・・合成器、 ２２・・平均電力検出器、 ２３・・サンプルホールド回路、 ２４、２８・・演算増幅器、 ２５・・ダイオード、 ２６・・包絡線検出器、 ２７・・ピークホールド回路、 ２９・・電圧制御増幅器、 ３０・・電圧制御端子、 ３２・・電圧制限器、 Ｚ１・・入力端子、 Ｚ２・・出力端子、 Ｑ１・・接続点、 ３１・・オフセット回路
【特許請求の範囲】
【請求項１】
ドハティ増幅器において、
入力された信号を分割する分配手段と、前記分配手段による分割信号の１つを増幅するＡＢ級もしくはＢ級にバイアスされたキャリア増幅器と、前記分配手段による分割信号の他の１つを増幅するＣ級にバイアスされたピーク増幅器と、前記キャリア増幅器からの出力信号と前記ピーク増幅器からの出力信号を合成する合成器と、を有するドハティ増幅回路と、
前記入力された信号の平均電力を示す電圧値を検出する平均電力検出手段と、前記入力された信号の包絡線を検出する包絡線検出手段と、前記平均電力検出手段により検出された電圧値に応じて前記包絡線検出手段により検出された包絡線のしきい値を演算するしきい値演算手段と、前記包絡線検出手段により検出された包絡線を一定値以下に制限する電圧制限手段と、を有して、前記入力された信号の平均電力に応じたバイアス電圧を印加するアクティブ・バイアス回路と、
を備えたことを特徴とするドハティ増幅器。
【請求項２】
請求項１に記載のドハティ増幅器において、
前記アクティブ・バイアス回路は、更に、
前記包絡線検出手段により検出された包絡線の最大電圧値を保持するピークホールド手段と、前記ピークホールド手段により保持された包絡線の最大電圧値と前記平均電力検出手段により検出された電圧値との差を演算する差演算手段と、前記差演算手段により演算された電圧値を制御電圧として増幅率を変化させて前記包絡線検出手段により検出された包絡線を増幅する電圧制御増幅器と、を有して、前記入力された信号のピーク／平均電力比に応じたバイアス電圧を印加する、
ことを特徴とするドハティ増幅器。
【請求項１】
ドハティ増幅器において、
入力された信号を分割する分配手段と、前記分配手段による分割信号の１つを増幅するＡＢ級もしくはＢ級にバイアスされたキャリア増幅器と、前記分配手段による分割信号の他の１つを増幅するＣ級にバイアスされたピーク増幅器と、前記キャリア増幅器からの出力信号と前記ピーク増幅器からの出力信号を合成する合成器と、を有するドハティ増幅回路と、
前記入力された信号の平均電力を示す電圧値を検出する平均電力検出手段と、前記入力された信号の包絡線を検出する包絡線検出手段と、前記平均電力検出手段により検出された電圧値に応じて前記包絡線検出手段により検出された包絡線のしきい値を演算するしきい値演算手段と、前記包絡線検出手段により検出された包絡線を一定値以下に制限する電圧制限手段と、を有して、前記入力された信号の平均電力に応じたバイアス電圧を印加するアクティブ・バイアス回路と、
を備えたことを特徴とするドハティ増幅器。
【請求項２】
請求項１に記載のドハティ増幅器において、
前記アクティブ・バイアス回路は、更に、
前記包絡線検出手段により検出された包絡線の最大電圧値を保持するピークホールド手段と、前記ピークホールド手段により保持された包絡線の最大電圧値と前記平均電力検出手段により検出された電圧値との差を演算する差演算手段と、前記差演算手段により演算された電圧値を制御電圧として増幅率を変化させて前記包絡線検出手段により検出された包絡線を増幅する電圧制御増幅器と、を有して、前記入力された信号のピーク／平均電力比に応じたバイアス電圧を印加する、
ことを特徴とするドハティ増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−１５４２８６（Ｐ２００８−１５４２８６Ａ）
【公開日】平成２０年７月３日（２００８．７．３）
【国際特許分類】
【出願番号】特願２００８−６７２９４（Ｐ２００８−６７２９４）
【出願日】平成２０年３月１７日（２００８．３．１７）
【分割の表示】特願２００６−２５３７７６（Ｐ２００６−２５３７７６）の分割
【原出願日】平成１８年９月２０日（２００６．９．２０）
【出願人】（０００００１１２２）株式会社日立国際電気 (5,007)
【Ｆターム（参考）】
【公開日】平成２０年７月３日（２００８．７．３）
【国際特許分類】
【出願日】平成２０年３月１７日（２００８．３．１７）
【分割の表示】特願２００６−２５３７７６（Ｐ２００６−２５３７７６）の分割
【原出願日】平成１８年９月２０日（２００６．９．２０）
【出願人】（０００００１１２２）株式会社日立国際電気 (5,007)
【Ｆターム（参考）】
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