パルス幅が可変するパルス発生器及びそれを用いたセンス増幅器
【課題】電源電圧によってパルス幅を可変することができるパルス発生器及びそれを用いてセンス増幅器を提供する。
【解決手段】基準電流発生部は基準電圧とブロックイネイブル信号とに応じて基準電流を発生する。充電部は入力信号に従って前記基準電流をミラーリングした第１ミラーリング電流を充電して第１出力信号を発生する。放電部は前記第１出力信号と前記基準電圧とに従って前記基準電流をミラーリングした第２ミラーリング電流を放電して第２出力信号を発生する。ロジック部は前記入力信号と前記第２出力信号とに応じて電源電圧に実質的に比例するパルスを有する第３出力信号を発生する。
【解決手段】基準電流発生部は基準電圧とブロックイネイブル信号とに応じて基準電流を発生する。充電部は入力信号に従って前記基準電流をミラーリングした第１ミラーリング電流を充電して第１出力信号を発生する。放電部は前記第１出力信号と前記基準電圧とに従って前記基準電流をミラーリングした第２ミラーリング電流を放電して第２出力信号を発生する。ロジック部は前記入力信号と前記第２出力信号とに応じて電源電圧に実質的に比例するパルスを有する第３出力信号を発生する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源電圧によってパルス幅を可変することができるパルス発生器及びそれを用いたセンス増幅器に関する。
【背景技術】
【０００２】
技術の発展によって動作電圧がだんだんと低くなり、ＩＶまたはその以下の電圧でもメモリセルのデータを感知することができる技術が要求されている。しかし、ＩＶ以下の動作電圧に最適化された感知技術は既存の動作電圧で正常な動作をすることができないという問題点があって、既存の高電圧だけではなく、ＩＶ以下の動作電圧でも動作可能な感知技術が必要である。
【０００３】
一方、既存の低電圧感知技術に使用されるパルス発生器はいつも一定のパルス幅を発生するので、多様な電圧に対して最適の動作条件を提供することができなかった。従って、多様な動作電圧に適当な感知技術のためには、パルス幅を可変できるパルス発生器が必要である。
【０００４】
図１は従来のセンス増幅器の一部を示した回路図である。以下、図１を参照して従来のセンス増幅器の動作を説明し、図１の構造が低電圧で有する問題点に対して説明する。
【０００５】
図１はメインセルのデータを感知するセンシング部１１０とセンス基準部１２０の構成を示す。全体的な動作は、センシング部１１０はコラムＭＵＸ１３０を介して入力端子（ＶＢＬＭ）にメインセルのデータ（論理０または論理１）を受信して出力端子（ＳＯＭ）に電圧変化を出力する。このとき、センシング部１１０はデータを受信する前に出力端子（ＳＯＭ）を予め一定の電圧でプリチャージする。メインセルのデータを受信するとメインセルのデータに従って出力端子（ＳＯＭ）の電圧に変化が発生しそれを出力する。センス基準部１２０はセンシング部１１０の出力を受け、基準電流と比較して出力端子（/ＳＡＯＵＴ）に出力する。即ち、センシング部１１０の出力端子（ＳＯＭ）が一定の電圧でプリチャージされ、メインセルの非アクティブデータ（論理０）を受信すると出力端子（ＳＯＭ）の電圧は上昇し、それを受信するセンス基準部１２０の入力トランジスタ（Ｐ２）は電流を減少させる。その結果、センス基準部１２０の出力端子（/ＳＡＯＵＴ）は非アクティブ状態になり、それを受信するバッファ１４０は反転されたアクティブ状態を最終出力で出力する。メインセルのアクティブデータ（論理１）を読み取りすると、センシング部１１０の出力端子（ＳＯＭ）の電圧はプリチャージ電圧で低くなり、センス基準部１２０の入力トランジスタＰ２の電流駆動能力が大きくなり、出力端子（/ＳＡＯＵＴ）はアクティブ状態になる。そして、それを受信したバッファ１４０は非アクティブ状態を最終的に出力する。
【０００６】
各ノードで電圧を使用してさらに詳細に説明すると次のようである。メインセルのデータを読み取りする前にセンシング部１１０はアース電圧（ＶＳＳ）を通じて入力端子（ＶＢＬＭ）をアース電圧に放電させる。その後、読み取り動作を始めるとＰＭＯＳトランジスタ（Ｐ３）とＮＭＯＳトランジスタ（Ｎ４）を介して入力端子（ＶＢＬＭ）に電流を提供して電圧を上昇させる。一定の電圧に到達するとＮＭＯＳトランジスタ（Ｎ６）によって第１中間ノード（Ｖｏ１）の電圧と入力端子（ＶＢＬＭ）との電圧差異が減少し、ＮＭＯＳトランジスタ（Ｎ４）がターンオフされ、それ以上ＰＭＯＳトランジスタ（Ｐ３）とＮＭＯＳトランジスタ（Ｎ４）とを介した入力端子（ＶＢＬＭ）のプリチャージは不可能である。その後、ＰＭＯＳトランジスタ（Ｐ１）とＮＭＯＳトランジスタ（Ｎ１）とを介して入力端子（ＶＢＬＭ）に電流を供給するようになるが、このとき、メインセルのデータによって入力端子（ＶＢＬＭ）の電圧が上昇したり下降したりする。メインセルのデータが非アクティブである場合、入力端子（ＶＢＬＭ）の電圧が継続上昇し第２中間ノード（Ｖｏ２）の電圧が低くなるとＮＭＯＳトランジスタ（Ｎ１）の抵抗が大きくなり、出力端子（ＳＯＭ）の電圧が大きくなって最終的に電源電圧（ＶＤＤ）でＰＭＯＳトランジスタ（Ｐ１）のしきい電圧分だけを引いた電圧まで上昇する。センス基準部１２０はＰＭＯＳトランジスタ（Ｐ６）による基準電流をミラーリングしてＰＭＯＳトランジスタ（Ｐ５）とＮＭＯＳトランジスタ（Ｎ３）とに基準電流を流し、また、ＮＭＯＳトランジスタ（Ｎ２）とＮＭＯＳトランジスタ（Ｎ３）のミラー構造によってＮＭＯＳ（Ｎ２）に基準電流を流す。このとき、センシング部１１０の出力端子（ＳＯＭ）の電圧をゲートに受信するＰＭＯＳトランジスタ（Ｐ２）の電流が基準電流より小さくなり、センス基準部１２０の出力端子電圧（/ＳＡＯＵＴ）は低くなって非アクティブ状態になる。しかし、メインセルのデータがアクティブであるとセンシング部１１０の入力端子（ＶＢＬＭ）の電圧はプリチャージされた電圧で殆ど変化なく若干減少し、それにより、出力端子（ＳＯＳＭ）の電圧も若干低下する。従って、ＰＭＯＳトランジスタ（Ｐ２）はさらに多くの電流を流すようになり、基準電流よりさらに多くの電流を流しセンス基準部１２０の出力端子電圧（/ＳＡＯＵＴ）を上昇させアクティブ状態を出力する。
【０００７】
従来の構造で、正常な動作のための最小限の電源電圧を見てみると下記の数式１，２のようになる。
[数式１]
Ｖｄｄ＞Ｖ（ＶＢＬＭ）＋Ｖｔｈ（Ｎ４）＋Ｖｔｈ（Ｎ５）＋Ｖｄａｓｔ（Ｐ４）
[数式２]
ＶＤＤ＞Ｖ（ＶＢＬＭ）＋Ｖｄａｓｔ（Ｎ１）＋Ｖｔｈ（Ｐ１）
数式１と数式２でＶｄｄは電源電圧であり、Ｖ（ＢＬＭ）は入力端子（ＶＢＬＭ）の電圧であり、Ｖｔｈはしきい電圧を意味し、Ｖｄａｓｔは動作状態でのトランジスタのドレインとソース両端間の電圧であるドレイン飽和電圧を意味する。工程によって、しきい電圧は０．４Ｖであり、ドレイン飽和電圧が０．１５Ｖである。メインセルのデータを読み取りするための入力端子（ＶＢＬＭ）の最小電圧が０．４Ｖであると、数式１と数式２で電源電圧（Ｖｄｄ）は最小１．３５Ｖと０．９５Ｖである。従って、数式１によって電源電圧が１．３５Ｖより小さいと正常な動作が不可能である。そこで電源電圧が１Ｖより小さい場合には他の方式が要求される。
【０００８】
図２は低電圧に使用される従来のセンス増幅器回路２００を示す回路図である。
【０００９】
図２に示すように、センス増幅器２００はアドレス入力バッファ２１０、読み出し入力バッファ２２０、アドレス変更遅延合成器２３０、第１パルス発生器２４０、第２パルス発生器２５０、センシング部２６０及びセンス基準部２７０を含む。
【００１０】
図１の従来の構造と異なり、センシング部２６０の制御信号が内部電圧ではなく外部の制御信号（ＡＴＤ１、ＡＴＤ２ｂ）であるので電圧に対する制限がない。即ち、アドレス入力信号（ＡＤＤＲ）と読み出し入力信号（ＲＤ）とを受信して発生する第１アドレス変更検出信号（ＡＴＤ１）と第２アドレス変更検出信号（ＡＴＤ２）の反転された信号（ＡＤＴ２ｂ）とを制御信号にしてセンシング部２６０はメインセルのデータを受信する。
【００１１】
図３は図２の従来の構造でのセンス増幅器２００の信号のタイミング図であり、図４はセンス増幅器２００のＳＯＲ及びＳＯＭノードの波形図である。
【００１２】
図２ないし図４を参照して、従来のセンス増幅器回路２００の動作を説明する。読み出し入力信号（ＲＤ）を受信するか、読み出し動作中アドレス入力信号（ＡＤＤＲ）を受信すると、アドレス変更遅延合成器２３０は一定の幅の遅延時間を有するアドレス変更信号を第１パルス発生器２４０に出力する。第１パルス発生器２４０は一定の幅のパルス形態である第１アドレス変更検出信号（ＡＴＤ１）を出力する。第２パルス発生器２５０は第１アドレス変更検出信号（ＡＴＤ１）を受信して一定の幅の第２アドレス変更検出信号（ＡＴＤ２）の反転された信号（ＡＴＤ２ｂ）を出力する。信号に対する関係とパルス幅とは図３に示されている。センシング部２６０のＮＭＯＳトランジスタ（Ｎ１）は第１アドレス変更検出信号（ＡＴＤ１）によってセンシング部２６０の出力端子（ＳＯＭ）をアース電圧に放電させ、ＰＭＯＳトランジスタ（Ｐ３）は反転された第２アドレス変更検出信号（ＡＴＤ２ｂ）によって出力端子（ＳＯＭ）をプリチャージさせる（図４のＡまたはＢ区間）。以後、メインセルのデータによって出力端子（ＳＯＭ）の出力信号電圧が急激に増加するか保持され、この出力信号によってセンス基準部２７０の出力信号がアクティブや非アクティブ状態になる。センス基準部２７０の動作は既に図１で説明したので省略する。このような動作で反転した第２アドレス変更検出信号（ＡＴＤ２ｂ）の活性化区間（図４のＡまたはＢ）が非常に重要である。この区間が過度に長いと出力端子（ＳＯＭ）のプリチャージ電圧が高くてメインセルのデータを感知するのに妨害となり、適性値より短くなるとプリチャージの役割を十分にすることができなくなって、メインセルのデータを感知する時間が長くかかる。特に、一般的なパルス発生器を使用する場合、反転された第２アドレス変更検出信号（ＡＴＤ２ｂ）の活性化区間が電源電圧に反比例し、電源電圧が高くなるほどデータを感知する時間が増加する。図４に示すように電源電圧が１．０ボルトから１．４ボルトに増加すると反転された第２アドレス変更検出信号（ＡＴＤ２ｂ）の活性化区間が減少し（Ａ−＞Ｂ）、それにより、データ感知時間が増加する（Ｔｖｄｄ）。
【００１３】
図５は一般的なパルス発生器の回路図であり、図６は図５のパルス発生器の出力信号を示すグラフである。このパルス発生器は入力信号（ＩＮ）を受信した後、インバータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）とキャパシタ（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５）を経て一定の時間遅延させた信号と入力信号（ＩＮ）とをＮＯＲゲートを経て一定の幅のパルスを出力信号（ＯＵＴ）として発生する。この場合、電源電圧（ＶＤＤ）が増加するとキャパシタをさらに早く充電させることができるので遅延時間が短くなり結果的にパルス幅が短くなる（Ｗ１−>Ｗ２、図６参照）。
【００１４】
従って、電源電圧にパルス幅が比例するパルス発生器を用いて低電圧や高電圧でメインセルのデータを感知することができるセンス増幅器が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の第１目的は、電源電圧にパルス幅が実質的に比例するパルス発生器を提供することにある。
【００１６】
本発明の第２目的は、広い範囲の電源電圧で使用することができるセンス増幅器を提供することにある。
【課題を解決するための手段】
【００１７】
前記したような目的を達成するために、本発明の一実施例によるパルス発生器は、基準電流発生部、充電部、放電部及びロジック部を含む。前記基準電流発生部は基準電圧とブロックイネイブル信号とによって基準電流を発生する。前記充電部は入力信号に応じて前記基準電流をミラーリングした第１ミラーリング電流を充電して第１出力信号を発生する。前記放電部は前記第１出力信号と前記基準電圧をミラーリングした第２ミラーリング電流を放電して第２出力信号を発生する。前記ロジック部は前記入力信号と前記第２出力信号とに応じて電源電圧に実質的に比例するパルス幅を有する第３出力信号を発生する。
【００１８】
本発明の一実施例によるパルス発生器は第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第３ＰＭＯＳトランジスタ、第４ＰＭＯＳトランジスタ、第５ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ、第１キャパシタ、第２キャパシタ、インバータ及びＮＯＲゲートを含む。前記第１ＰＭＯＳトランジスタはゲートがブロックイネイブル信号を受信しソースが電源電圧に連結されドレインが第１出力端子に連結される。前記第２ＰＭＯＳトランジスタのソースは前記電源電圧に連結され、ゲートとドレインとが前記第１出力端子に連結される。前記第１ＮＭＯＳトランジスタはゲートが前記ブロックイネイブル信号を受信しドレインが前記第１出力端子に連結される。前記第２ＮＭＯＳトランジスタのゲートは基準電圧を受信しドレインは前記第１ＮＭＯＳトランジスタのソースに連結されソースはアース電圧に連結される。前記第３ＰＭＯＳトランジスタはゲートが前記第１出力端子に連結されソースが前記電源電圧に連結される。前記第４ＰＭＯＳトランジスタはゲートが入力信号を受信しソースは前記第３ＰＭＯＳトランジスタのドレインに連結されドレインは第２出力端子に連結される。前記第３ＮＭＯＳトランジスタはゲートが入力信号を受信しソースは前記アース電圧に連結されておりドレインが前記第２出力端子に連結される。前記第１キャパシタは前記第２出力端子と前記アース電圧とを連結する。前記第５ＰＭＯＳトランジスタのゲートは前記第２出力端子に連結されソースが前記電源電圧に連結されドレインである第３出力端子に連結される。前記第４ＮＭＯＳトランジスタはゲートが前記第２出力端子に連結されドレインが前記第３出力端子に連結される。前記第５ＮＭＯＳトランジスタはゲートが前記基準電圧に連結されドレインが前記第４ＮＭＯＳトランジスタのソースに連結されソースが前記アース電圧に連結される。前記第２キャパシタは前記第３出力端子と前記アース電圧とを連結し、前記インバータは入力端子が前記第３出力端子に連結される。前記ＮＯＲゲートの第１入力端子は前記インバータの出力端子に連結され第２入力端子は前記入力信号を受信して出力信号を発生する。
【００１９】
本発明の一実施例によるパルス発生器は、第１電流源、第１インバータ部、第２電流源、第２インバータ及びロジック部を含む。前記第１電流源は電源電圧に連結され第１基準電流を発生し、前記第１インバータ部は前記第１電流源とアース電圧とを連結し、入力信号によって第１出力端子を放電するか前記第１基準電流で充電して前記入力信号と反転された位相の第１出力信号を発生する。前記第２電流源は前記アース電圧に連結され第２基準電流を発生し、前記第２インバータ部は前記第２電流源と前記電源電圧とを連結し、前記第１出力信号によって第２出力端子を充電するか前記第２基準電流で放電して第１出力信号と反転された位相の第２出力信号を発生する。前記ロジック部は前記第２出力信号と前記入力信号とに応じて前記電源電圧に実質的に比例するパルス幅を有する第３出力信号を発生する。
【００２０】
本発明の一実施例によるセンス増幅器はアドレス入力バッファ、読み出し入力バッファ、アドレス変更遅延合成器、第１パルス発生器、第２パルス発生器、センシング部、センス基準部及び出力部を含む。前記アドレス入力バッファはアドレス入力信号を受信し、前記読み出し入力バッファは読み出し入力信号を受信する。前記アドレス変更遅延合成器は前記アドレス入力バッファの出力信号と前記読み出し入力バッファの出力信号とを受信してアドレス変更信号を出力し、前記第１パルス発生器は前記アドレス変更信号を受信して固定されたパルス幅の第１アドレス変更検出信号を出力する。前記第２パルス発生器は前記第１アドレス変更検出信号とブロックイネイブル信号とを受信して電源電圧に実質的に比例するパルス幅を有する第２アドレス変更検出信号の反転された信号を出力する。前記センシング部は前記第１アドレス変更検出信号と前記第２アドレス変更検出信号の反転された信号とによって第１入力端子を介してメインセルのデータを受信して第１出力端子を介して第１出力信号を出力する。前記センス基準部は前記第１出力信号を受信してセンス基準電流と比較して第２出力端子を介して第２出力信号を出力する。前記インバータ部は前記第２出力信号を受け第３出力信号を出力する。電源電圧に実質的に比例するパルス幅の反転された第２アドレス変更検出信号によって広い範囲の電源電圧に対して一定の感知時間を有するセンス増幅器を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
【００２２】
図７は本発明の第１実施例によるパルス発生器回路図である。
【００２３】
図７に示すように、本発明のパルス発生器は基準電流発生部７１０、充電部７２０、放電部７３０及びロジック部７４０を含む。詳細には充電部７２０は第１ミラーリング電流（ＩＲＥＦ＿１）を発生する第３ＰＭＯＳトランジスタ（Ｐ３）、入力信号（ＩＮ）を受信して出力する第１インバータ部７２５及び第１キャパシタ（Ｃ１１）を含み放電部７３０は第２ミラーリング電流（ＩＲＥＥ＿２）を発生する第５ＮＭＯＳトランジスタ（Ｎ５）、充電部７２０の出力信号を受信して出力する第２インバータ部７３５及び第２キャパシタ（Ｃ２１）を含む。
【００２４】
基準電流発生部７１０はブロックイネイブル信号（ＥＮ）に応じて基準電流（ＩＲＥＥ）を発生する。基準電流発生部７１０はトランジスタＰ１、Ｐ２、Ｎ１及びＮ２からなる。ブロックイネイブル信号（ＥＮ）が非アクティブ状態であると第１ＰＭＯＳトランジスタ（Ｐ１）がオンされ中間ノード（Ａ＿ｎｏｄｅ）は電源電圧（ＶＤＤ）に充電され、第２ＰＭＯＳトランジスタ（Ｐ２）をオフさせる。そして、ブロックイネイブル信号（ＥＮ）によって第１ＮＭＯＳトランジスタ（Ｎ１）がオフされ電流が流れない。ブロックイネイブル信号（ＥＮ）がアクティブ状態になると第１ＰＭＯＳトランジスタ（Ｐ１）はオフされ、第１ＮＭＯＳトランジスタ（Ｎ１）がオンされ電流が流れる。このとき、基準電圧（ＶＲＦＦ）によって基準電流（Ｉｒｅｆ）が第２ＰＭＯＳトランジスタ（Ｐ２）、第１ＮＭＯＳトランジスタ（Ｎ１）及び第２ＮＭＯＳトランジスタ（Ｎ２）を流れる。充電部７２０の第１インバータ部７２５は入力信号（ＩＮ）を受信して第１キャパシタ（Ｃ１１）を充電するか放電させる。ここで、入力信号（ＩＮ）は図９の第１アドレス変更検出信号（ＡＴＤ１）を示す。入力信号（ＩＮ）がアクティブ状態であると第３ＮＭＯＳトランジスタ（Ｎ３）はオンされ、第１キャパシタＣ１１はアース電圧（Ｖｓｓ）に放電され、入力信号（ＩＮ）が非アクティブ状態であると（Ｃ１１）はアース電圧（Ｖｓｓ）に放電され、入力信号（ＩＮ）が非アクティブ状態であると第４ＰＭＯＳトランジスタ（Ｐ４）を介して第１キャパシタ（Ｃ１１）が充電される。このとき、第３ＰＭＯＳトランジスタ（Ｐ３）のゲートは中間ノード（Ａ＿ｎｏｄｅ）に連結され基準電流（Ｉｒｅｆ）をミラーリングした第１ミラーリング電流（Ｉｒｅｆ＿１）を第４ＰＭＯＳトランジスタ（Ｐ４）に提供する。放電部７３０は充電部７２０の出力信号によって第２キャパシタ（Ｃ２１）を充電するか放電させる。第１キャパシタ（Ｃ１１）が非アクティブ状態であると第５ＰＭＯＳトランジスタ（Ｐ５）がオンされ第２キャパシタ（Ｃ２１）は電源電圧（Ｖｄｄ）に充電される。第１キャパシタ（Ｃ１１）がアクティブ状態であると第４ＮＭＯＳトランジスタ（Ｎ４）を介して放電される。このとき、ゲートが基準電圧に連結されている第５ＮＭＯＳトランジスタ（Ｎ５）は基準電流（Ｉｒｅｆ）をミラーリングした第２ミラーリング電流（Ｉｒｅｆ＿２）を第４ＮＭＯＳトランジスタ（Ｎ４）に提供する。ロジック部７４０は第２キャパシタ（Ｃ２１）の出力信号と入力信号（ＩＮ）とを受信して電源電圧が増加すると増加し、電源電圧が減少すると減少する、即ち、電源電圧に実質的に比例するパルス幅を有するパルス信号ＯＵＴを発生する。ここで、出力信号（ＯＵＴ）は図９の反転された第２アドレス変更検出信号（ＡＴＤｂ２）の反転される以前信号である第２アドレス変更検出信号（ＡＴＤ２）を示す。
【００２５】
さらに、詳細に説明すると次の数式３のようになる。
[数式３]
ＴＤ（Ｄｅｌａｙ Ｔｉｍｅ）＝（Ｃａｐ１＊ｄｅｌｔａ＿ＶＡ）/ｒｅｆ＿１＋（Ｃａｐ２＊ｄｅｌｔａ＿ＶＢ）/ｒｅｆ＿２
【００２６】
入力信号（ＩＮ）を受信した後出力信号ＯＵＴを発生するまでの遅延時間は数式３のようになる。充電部７２０での遅延時間は第１キャパシタ（Ｃ１１）の容量（ｃａｐ１）と第２インバータ部７３５を駆動させるための第１ロジックしきい電圧（ｄｅｌｔａ＿ＶＡ）に比例し、充電する電流（Ｉｒｅｆ＿１）に反比例する。第１ロジックしきい電圧（ｄｅｌｔａ＿ＶＡ）は第２インバータ部７３５の出力信号のロジックレベルが変更されるときの入力電圧である。従って、電源電圧（Ｖｄｄ）が高くなると第１ロジックしきい電圧も電源電圧（Ｖｄｄ）に比例し高くなり、それにより遅延時間も増加する。放電部７３０の遅延時間は第２キャパシタ（Ｃ２１）の容量（Ｃａｐ２）とインバータ（ＩＮＶ１１）を駆動するための第２ロジックしきい電圧（ｄｅｌｔａ＿ＶＢ）とに比例する。第２ロジックしきい電圧（ｄｅｌｔａ＿ＶＢ）はインバータ（ＩＮＶ１１）の出力信号のロジック状態が変わるときの入力電圧で、電源電圧（Ｖｄｄ）が高くなると第２ロジックしきい電圧（ｄｅｌｔａ＿ＶＢ）も高くなって遅延時間が増加する。従って、数式３によって電源電圧（Ｖｄｄ）が増加すると全体的に遅延時間（ＴＤ）が増加し、それにより出力信号（ＯＵＴ）のパルス幅が増加する（Ｗ３−>Ｗ４、図８参照）。
【００２７】
図９は本発明の一実施例によるセンス増幅器回路図であり、図１０は図９のセンス増幅器回路の各ノードで時間による電圧の変化を示したグラフである。
【００２８】
図９に示すように、センス増幅器はアドレス入力バッファ９１０と読み出し入力バッファ９２０の出力信号を受信したアドレス変更遅延合成器９３０のアドレス変更信号を用いたパルス発生器９４０、９５０の出力信号（ＡＴＤ１、ＡＴＤｂ２）を制御信号として使用する。アドレス変更信号を受信した第１パルス発生器９４０は固定された幅のパルスを有する第１アドレス変更検出信号（ＡＴＤ１）を出力し、第１アドレス変更検出信号（ＡＴＤ１）とブロックイネイブル（ＥＮ）を受信した第２パルス発生器９５０は電源電圧（Ｖｄｄ）に実質的に比例するパルス幅を有する第２アドレス変更検出信号の反転された信号（ＡＴＤ２ｂ）を出力する。ブロックイネイブル信号（ＥＮ）は読み出し入力バッファ９２０の入力信号と同一の信号であり得る。センシング部９６０は第１アドレス変更検出信号（ＡＴＤ１）によって出力端子（ＳＯＭ）の電圧をアース電圧に放電させた後、反転された第２アドレス変更検出信号（ＡＴＤ２ｂ）によって出力端子（ＳＯＭ）をプリチャージさせる。このとき、反転された第２アドレス変更検出信号（ＡＴＤ２ｂ）のローの区間が電源電圧（Ｖｄｄ）に実質的に比例するので電源が高いとさらに長い時間の間プリチャージさせ出力端子（ＳＯＭ）の電圧をさらに高くすることができる。それにより、メインセルのデータを読み取りするとき、さらに高い電圧で読み取るのでセンシングするまでの時間が減少される。
【００２９】
図１０に示すように、電源電圧（Ｖｄｄ）が１．０Ｖから１．４Ｖに増加しても、従来の場合のように（図３）センシングする時間の遅延（Ｔｖｄｄ）が殆どなく一定の時点でセンシングする。以上、電源電圧の増加によりパルス幅が増加するパルス発生器を用いることで、電源電圧が増加してもセンシングする時間が一定のセンス増幅器を実現することができる。
【産業上の利用可能性】
【００３０】
以上、説明したように、本発明によるパルス発生器は基準電流とインバータ部とを用いて、電源電圧が増加するとインバータ部のロジックしきい電圧が増加して遅延時間が増加することを用い、パルス幅が電源電圧に実質的に比例するパルス波形を出力することができるという長所がある。
また、本発明によるセンス増幅器は電源電圧に実質的に比例するパルス幅を有するパルス波形を用いて、広い範囲の電源電圧でも一定のセンシング時間を有することができるという長所がある。
【００３１】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００３２】
【図１】従来のセンス増幅器の一部を示した回路図である。
【図２】低電圧に使用される従来のセンス増幅器回路２００を示す回路図である。
【図３】図２の従来の構造でのセンス増幅器２００の信号のタイミング図である。
【図４】センス増幅器２００のＳＯＲ及びＳＯＭノードの波形図である。
【図５】一般的なパルス発生器の回路図であり、図６は図５のパルス発生器の出力信号を示すグラフである。
【図６】図５のパルス発生器の出力信号を示すグラフである。
【図７】本発明の第１実施例によるパルス発生器の回路図である。
【図８】図７のパルス発生器の出力信号を示したグラフである。
【図９】本発明の一実施例によるセンス増幅器の回路図である。
【図１０】図９のセンス増幅器回路の各ノードで時間による電圧の変化を示したグラフである。
【符号の説明】
【００３３】
５１０ 基準電流発生部
５２０ 充電部
５２５ 第１インバータ部
５３０ 放電部
５３５ 第２インバータ部
５４０ ロジック部
【技術分野】
【０００１】
本発明は電源電圧によってパルス幅を可変することができるパルス発生器及びそれを用いたセンス増幅器に関する。
【背景技術】
【０００２】
技術の発展によって動作電圧がだんだんと低くなり、ＩＶまたはその以下の電圧でもメモリセルのデータを感知することができる技術が要求されている。しかし、ＩＶ以下の動作電圧に最適化された感知技術は既存の動作電圧で正常な動作をすることができないという問題点があって、既存の高電圧だけではなく、ＩＶ以下の動作電圧でも動作可能な感知技術が必要である。
【０００３】
一方、既存の低電圧感知技術に使用されるパルス発生器はいつも一定のパルス幅を発生するので、多様な電圧に対して最適の動作条件を提供することができなかった。従って、多様な動作電圧に適当な感知技術のためには、パルス幅を可変できるパルス発生器が必要である。
【０００４】
図１は従来のセンス増幅器の一部を示した回路図である。以下、図１を参照して従来のセンス増幅器の動作を説明し、図１の構造が低電圧で有する問題点に対して説明する。
【０００５】
図１はメインセルのデータを感知するセンシング部１１０とセンス基準部１２０の構成を示す。全体的な動作は、センシング部１１０はコラムＭＵＸ１３０を介して入力端子（ＶＢＬＭ）にメインセルのデータ（論理０または論理１）を受信して出力端子（ＳＯＭ）に電圧変化を出力する。このとき、センシング部１１０はデータを受信する前に出力端子（ＳＯＭ）を予め一定の電圧でプリチャージする。メインセルのデータを受信するとメインセルのデータに従って出力端子（ＳＯＭ）の電圧に変化が発生しそれを出力する。センス基準部１２０はセンシング部１１０の出力を受け、基準電流と比較して出力端子（/ＳＡＯＵＴ）に出力する。即ち、センシング部１１０の出力端子（ＳＯＭ）が一定の電圧でプリチャージされ、メインセルの非アクティブデータ（論理０）を受信すると出力端子（ＳＯＭ）の電圧は上昇し、それを受信するセンス基準部１２０の入力トランジスタ（Ｐ２）は電流を減少させる。その結果、センス基準部１２０の出力端子（/ＳＡＯＵＴ）は非アクティブ状態になり、それを受信するバッファ１４０は反転されたアクティブ状態を最終出力で出力する。メインセルのアクティブデータ（論理１）を読み取りすると、センシング部１１０の出力端子（ＳＯＭ）の電圧はプリチャージ電圧で低くなり、センス基準部１２０の入力トランジスタＰ２の電流駆動能力が大きくなり、出力端子（/ＳＡＯＵＴ）はアクティブ状態になる。そして、それを受信したバッファ１４０は非アクティブ状態を最終的に出力する。
【０００６】
各ノードで電圧を使用してさらに詳細に説明すると次のようである。メインセルのデータを読み取りする前にセンシング部１１０はアース電圧（ＶＳＳ）を通じて入力端子（ＶＢＬＭ）をアース電圧に放電させる。その後、読み取り動作を始めるとＰＭＯＳトランジスタ（Ｐ３）とＮＭＯＳトランジスタ（Ｎ４）を介して入力端子（ＶＢＬＭ）に電流を提供して電圧を上昇させる。一定の電圧に到達するとＮＭＯＳトランジスタ（Ｎ６）によって第１中間ノード（Ｖｏ１）の電圧と入力端子（ＶＢＬＭ）との電圧差異が減少し、ＮＭＯＳトランジスタ（Ｎ４）がターンオフされ、それ以上ＰＭＯＳトランジスタ（Ｐ３）とＮＭＯＳトランジスタ（Ｎ４）とを介した入力端子（ＶＢＬＭ）のプリチャージは不可能である。その後、ＰＭＯＳトランジスタ（Ｐ１）とＮＭＯＳトランジスタ（Ｎ１）とを介して入力端子（ＶＢＬＭ）に電流を供給するようになるが、このとき、メインセルのデータによって入力端子（ＶＢＬＭ）の電圧が上昇したり下降したりする。メインセルのデータが非アクティブである場合、入力端子（ＶＢＬＭ）の電圧が継続上昇し第２中間ノード（Ｖｏ２）の電圧が低くなるとＮＭＯＳトランジスタ（Ｎ１）の抵抗が大きくなり、出力端子（ＳＯＭ）の電圧が大きくなって最終的に電源電圧（ＶＤＤ）でＰＭＯＳトランジスタ（Ｐ１）のしきい電圧分だけを引いた電圧まで上昇する。センス基準部１２０はＰＭＯＳトランジスタ（Ｐ６）による基準電流をミラーリングしてＰＭＯＳトランジスタ（Ｐ５）とＮＭＯＳトランジスタ（Ｎ３）とに基準電流を流し、また、ＮＭＯＳトランジスタ（Ｎ２）とＮＭＯＳトランジスタ（Ｎ３）のミラー構造によってＮＭＯＳ（Ｎ２）に基準電流を流す。このとき、センシング部１１０の出力端子（ＳＯＭ）の電圧をゲートに受信するＰＭＯＳトランジスタ（Ｐ２）の電流が基準電流より小さくなり、センス基準部１２０の出力端子電圧（/ＳＡＯＵＴ）は低くなって非アクティブ状態になる。しかし、メインセルのデータがアクティブであるとセンシング部１１０の入力端子（ＶＢＬＭ）の電圧はプリチャージされた電圧で殆ど変化なく若干減少し、それにより、出力端子（ＳＯＳＭ）の電圧も若干低下する。従って、ＰＭＯＳトランジスタ（Ｐ２）はさらに多くの電流を流すようになり、基準電流よりさらに多くの電流を流しセンス基準部１２０の出力端子電圧（/ＳＡＯＵＴ）を上昇させアクティブ状態を出力する。
【０００７】
従来の構造で、正常な動作のための最小限の電源電圧を見てみると下記の数式１，２のようになる。
[数式１]
Ｖｄｄ＞Ｖ（ＶＢＬＭ）＋Ｖｔｈ（Ｎ４）＋Ｖｔｈ（Ｎ５）＋Ｖｄａｓｔ（Ｐ４）
[数式２]
ＶＤＤ＞Ｖ（ＶＢＬＭ）＋Ｖｄａｓｔ（Ｎ１）＋Ｖｔｈ（Ｐ１）
数式１と数式２でＶｄｄは電源電圧であり、Ｖ（ＢＬＭ）は入力端子（ＶＢＬＭ）の電圧であり、Ｖｔｈはしきい電圧を意味し、Ｖｄａｓｔは動作状態でのトランジスタのドレインとソース両端間の電圧であるドレイン飽和電圧を意味する。工程によって、しきい電圧は０．４Ｖであり、ドレイン飽和電圧が０．１５Ｖである。メインセルのデータを読み取りするための入力端子（ＶＢＬＭ）の最小電圧が０．４Ｖであると、数式１と数式２で電源電圧（Ｖｄｄ）は最小１．３５Ｖと０．９５Ｖである。従って、数式１によって電源電圧が１．３５Ｖより小さいと正常な動作が不可能である。そこで電源電圧が１Ｖより小さい場合には他の方式が要求される。
【０００８】
図２は低電圧に使用される従来のセンス増幅器回路２００を示す回路図である。
【０００９】
図２に示すように、センス増幅器２００はアドレス入力バッファ２１０、読み出し入力バッファ２２０、アドレス変更遅延合成器２３０、第１パルス発生器２４０、第２パルス発生器２５０、センシング部２６０及びセンス基準部２７０を含む。
【００１０】
図１の従来の構造と異なり、センシング部２６０の制御信号が内部電圧ではなく外部の制御信号（ＡＴＤ１、ＡＴＤ２ｂ）であるので電圧に対する制限がない。即ち、アドレス入力信号（ＡＤＤＲ）と読み出し入力信号（ＲＤ）とを受信して発生する第１アドレス変更検出信号（ＡＴＤ１）と第２アドレス変更検出信号（ＡＴＤ２）の反転された信号（ＡＤＴ２ｂ）とを制御信号にしてセンシング部２６０はメインセルのデータを受信する。
【００１１】
図３は図２の従来の構造でのセンス増幅器２００の信号のタイミング図であり、図４はセンス増幅器２００のＳＯＲ及びＳＯＭノードの波形図である。
【００１２】
図２ないし図４を参照して、従来のセンス増幅器回路２００の動作を説明する。読み出し入力信号（ＲＤ）を受信するか、読み出し動作中アドレス入力信号（ＡＤＤＲ）を受信すると、アドレス変更遅延合成器２３０は一定の幅の遅延時間を有するアドレス変更信号を第１パルス発生器２４０に出力する。第１パルス発生器２４０は一定の幅のパルス形態である第１アドレス変更検出信号（ＡＴＤ１）を出力する。第２パルス発生器２５０は第１アドレス変更検出信号（ＡＴＤ１）を受信して一定の幅の第２アドレス変更検出信号（ＡＴＤ２）の反転された信号（ＡＴＤ２ｂ）を出力する。信号に対する関係とパルス幅とは図３に示されている。センシング部２６０のＮＭＯＳトランジスタ（Ｎ１）は第１アドレス変更検出信号（ＡＴＤ１）によってセンシング部２６０の出力端子（ＳＯＭ）をアース電圧に放電させ、ＰＭＯＳトランジスタ（Ｐ３）は反転された第２アドレス変更検出信号（ＡＴＤ２ｂ）によって出力端子（ＳＯＭ）をプリチャージさせる（図４のＡまたはＢ区間）。以後、メインセルのデータによって出力端子（ＳＯＭ）の出力信号電圧が急激に増加するか保持され、この出力信号によってセンス基準部２７０の出力信号がアクティブや非アクティブ状態になる。センス基準部２７０の動作は既に図１で説明したので省略する。このような動作で反転した第２アドレス変更検出信号（ＡＴＤ２ｂ）の活性化区間（図４のＡまたはＢ）が非常に重要である。この区間が過度に長いと出力端子（ＳＯＭ）のプリチャージ電圧が高くてメインセルのデータを感知するのに妨害となり、適性値より短くなるとプリチャージの役割を十分にすることができなくなって、メインセルのデータを感知する時間が長くかかる。特に、一般的なパルス発生器を使用する場合、反転された第２アドレス変更検出信号（ＡＴＤ２ｂ）の活性化区間が電源電圧に反比例し、電源電圧が高くなるほどデータを感知する時間が増加する。図４に示すように電源電圧が１．０ボルトから１．４ボルトに増加すると反転された第２アドレス変更検出信号（ＡＴＤ２ｂ）の活性化区間が減少し（Ａ−＞Ｂ）、それにより、データ感知時間が増加する（Ｔｖｄｄ）。
【００１３】
図５は一般的なパルス発生器の回路図であり、図６は図５のパルス発生器の出力信号を示すグラフである。このパルス発生器は入力信号（ＩＮ）を受信した後、インバータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）とキャパシタ（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５）を経て一定の時間遅延させた信号と入力信号（ＩＮ）とをＮＯＲゲートを経て一定の幅のパルスを出力信号（ＯＵＴ）として発生する。この場合、電源電圧（ＶＤＤ）が増加するとキャパシタをさらに早く充電させることができるので遅延時間が短くなり結果的にパルス幅が短くなる（Ｗ１−>Ｗ２、図６参照）。
【００１４】
従って、電源電圧にパルス幅が比例するパルス発生器を用いて低電圧や高電圧でメインセルのデータを感知することができるセンス増幅器が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の第１目的は、電源電圧にパルス幅が実質的に比例するパルス発生器を提供することにある。
【００１６】
本発明の第２目的は、広い範囲の電源電圧で使用することができるセンス増幅器を提供することにある。
【課題を解決するための手段】
【００１７】
前記したような目的を達成するために、本発明の一実施例によるパルス発生器は、基準電流発生部、充電部、放電部及びロジック部を含む。前記基準電流発生部は基準電圧とブロックイネイブル信号とによって基準電流を発生する。前記充電部は入力信号に応じて前記基準電流をミラーリングした第１ミラーリング電流を充電して第１出力信号を発生する。前記放電部は前記第１出力信号と前記基準電圧をミラーリングした第２ミラーリング電流を放電して第２出力信号を発生する。前記ロジック部は前記入力信号と前記第２出力信号とに応じて電源電圧に実質的に比例するパルス幅を有する第３出力信号を発生する。
【００１８】
本発明の一実施例によるパルス発生器は第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第３ＰＭＯＳトランジスタ、第４ＰＭＯＳトランジスタ、第５ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ、第１キャパシタ、第２キャパシタ、インバータ及びＮＯＲゲートを含む。前記第１ＰＭＯＳトランジスタはゲートがブロックイネイブル信号を受信しソースが電源電圧に連結されドレインが第１出力端子に連結される。前記第２ＰＭＯＳトランジスタのソースは前記電源電圧に連結され、ゲートとドレインとが前記第１出力端子に連結される。前記第１ＮＭＯＳトランジスタはゲートが前記ブロックイネイブル信号を受信しドレインが前記第１出力端子に連結される。前記第２ＮＭＯＳトランジスタのゲートは基準電圧を受信しドレインは前記第１ＮＭＯＳトランジスタのソースに連結されソースはアース電圧に連結される。前記第３ＰＭＯＳトランジスタはゲートが前記第１出力端子に連結されソースが前記電源電圧に連結される。前記第４ＰＭＯＳトランジスタはゲートが入力信号を受信しソースは前記第３ＰＭＯＳトランジスタのドレインに連結されドレインは第２出力端子に連結される。前記第３ＮＭＯＳトランジスタはゲートが入力信号を受信しソースは前記アース電圧に連結されておりドレインが前記第２出力端子に連結される。前記第１キャパシタは前記第２出力端子と前記アース電圧とを連結する。前記第５ＰＭＯＳトランジスタのゲートは前記第２出力端子に連結されソースが前記電源電圧に連結されドレインである第３出力端子に連結される。前記第４ＮＭＯＳトランジスタはゲートが前記第２出力端子に連結されドレインが前記第３出力端子に連結される。前記第５ＮＭＯＳトランジスタはゲートが前記基準電圧に連結されドレインが前記第４ＮＭＯＳトランジスタのソースに連結されソースが前記アース電圧に連結される。前記第２キャパシタは前記第３出力端子と前記アース電圧とを連結し、前記インバータは入力端子が前記第３出力端子に連結される。前記ＮＯＲゲートの第１入力端子は前記インバータの出力端子に連結され第２入力端子は前記入力信号を受信して出力信号を発生する。
【００１９】
本発明の一実施例によるパルス発生器は、第１電流源、第１インバータ部、第２電流源、第２インバータ及びロジック部を含む。前記第１電流源は電源電圧に連結され第１基準電流を発生し、前記第１インバータ部は前記第１電流源とアース電圧とを連結し、入力信号によって第１出力端子を放電するか前記第１基準電流で充電して前記入力信号と反転された位相の第１出力信号を発生する。前記第２電流源は前記アース電圧に連結され第２基準電流を発生し、前記第２インバータ部は前記第２電流源と前記電源電圧とを連結し、前記第１出力信号によって第２出力端子を充電するか前記第２基準電流で放電して第１出力信号と反転された位相の第２出力信号を発生する。前記ロジック部は前記第２出力信号と前記入力信号とに応じて前記電源電圧に実質的に比例するパルス幅を有する第３出力信号を発生する。
【００２０】
本発明の一実施例によるセンス増幅器はアドレス入力バッファ、読み出し入力バッファ、アドレス変更遅延合成器、第１パルス発生器、第２パルス発生器、センシング部、センス基準部及び出力部を含む。前記アドレス入力バッファはアドレス入力信号を受信し、前記読み出し入力バッファは読み出し入力信号を受信する。前記アドレス変更遅延合成器は前記アドレス入力バッファの出力信号と前記読み出し入力バッファの出力信号とを受信してアドレス変更信号を出力し、前記第１パルス発生器は前記アドレス変更信号を受信して固定されたパルス幅の第１アドレス変更検出信号を出力する。前記第２パルス発生器は前記第１アドレス変更検出信号とブロックイネイブル信号とを受信して電源電圧に実質的に比例するパルス幅を有する第２アドレス変更検出信号の反転された信号を出力する。前記センシング部は前記第１アドレス変更検出信号と前記第２アドレス変更検出信号の反転された信号とによって第１入力端子を介してメインセルのデータを受信して第１出力端子を介して第１出力信号を出力する。前記センス基準部は前記第１出力信号を受信してセンス基準電流と比較して第２出力端子を介して第２出力信号を出力する。前記インバータ部は前記第２出力信号を受け第３出力信号を出力する。電源電圧に実質的に比例するパルス幅の反転された第２アドレス変更検出信号によって広い範囲の電源電圧に対して一定の感知時間を有するセンス増幅器を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
【００２２】
図７は本発明の第１実施例によるパルス発生器回路図である。
【００２３】
図７に示すように、本発明のパルス発生器は基準電流発生部７１０、充電部７２０、放電部７３０及びロジック部７４０を含む。詳細には充電部７２０は第１ミラーリング電流（ＩＲＥＦ＿１）を発生する第３ＰＭＯＳトランジスタ（Ｐ３）、入力信号（ＩＮ）を受信して出力する第１インバータ部７２５及び第１キャパシタ（Ｃ１１）を含み放電部７３０は第２ミラーリング電流（ＩＲＥＥ＿２）を発生する第５ＮＭＯＳトランジスタ（Ｎ５）、充電部７２０の出力信号を受信して出力する第２インバータ部７３５及び第２キャパシタ（Ｃ２１）を含む。
【００２４】
基準電流発生部７１０はブロックイネイブル信号（ＥＮ）に応じて基準電流（ＩＲＥＥ）を発生する。基準電流発生部７１０はトランジスタＰ１、Ｐ２、Ｎ１及びＮ２からなる。ブロックイネイブル信号（ＥＮ）が非アクティブ状態であると第１ＰＭＯＳトランジスタ（Ｐ１）がオンされ中間ノード（Ａ＿ｎｏｄｅ）は電源電圧（ＶＤＤ）に充電され、第２ＰＭＯＳトランジスタ（Ｐ２）をオフさせる。そして、ブロックイネイブル信号（ＥＮ）によって第１ＮＭＯＳトランジスタ（Ｎ１）がオフされ電流が流れない。ブロックイネイブル信号（ＥＮ）がアクティブ状態になると第１ＰＭＯＳトランジスタ（Ｐ１）はオフされ、第１ＮＭＯＳトランジスタ（Ｎ１）がオンされ電流が流れる。このとき、基準電圧（ＶＲＦＦ）によって基準電流（Ｉｒｅｆ）が第２ＰＭＯＳトランジスタ（Ｐ２）、第１ＮＭＯＳトランジスタ（Ｎ１）及び第２ＮＭＯＳトランジスタ（Ｎ２）を流れる。充電部７２０の第１インバータ部７２５は入力信号（ＩＮ）を受信して第１キャパシタ（Ｃ１１）を充電するか放電させる。ここで、入力信号（ＩＮ）は図９の第１アドレス変更検出信号（ＡＴＤ１）を示す。入力信号（ＩＮ）がアクティブ状態であると第３ＮＭＯＳトランジスタ（Ｎ３）はオンされ、第１キャパシタＣ１１はアース電圧（Ｖｓｓ）に放電され、入力信号（ＩＮ）が非アクティブ状態であると（Ｃ１１）はアース電圧（Ｖｓｓ）に放電され、入力信号（ＩＮ）が非アクティブ状態であると第４ＰＭＯＳトランジスタ（Ｐ４）を介して第１キャパシタ（Ｃ１１）が充電される。このとき、第３ＰＭＯＳトランジスタ（Ｐ３）のゲートは中間ノード（Ａ＿ｎｏｄｅ）に連結され基準電流（Ｉｒｅｆ）をミラーリングした第１ミラーリング電流（Ｉｒｅｆ＿１）を第４ＰＭＯＳトランジスタ（Ｐ４）に提供する。放電部７３０は充電部７２０の出力信号によって第２キャパシタ（Ｃ２１）を充電するか放電させる。第１キャパシタ（Ｃ１１）が非アクティブ状態であると第５ＰＭＯＳトランジスタ（Ｐ５）がオンされ第２キャパシタ（Ｃ２１）は電源電圧（Ｖｄｄ）に充電される。第１キャパシタ（Ｃ１１）がアクティブ状態であると第４ＮＭＯＳトランジスタ（Ｎ４）を介して放電される。このとき、ゲートが基準電圧に連結されている第５ＮＭＯＳトランジスタ（Ｎ５）は基準電流（Ｉｒｅｆ）をミラーリングした第２ミラーリング電流（Ｉｒｅｆ＿２）を第４ＮＭＯＳトランジスタ（Ｎ４）に提供する。ロジック部７４０は第２キャパシタ（Ｃ２１）の出力信号と入力信号（ＩＮ）とを受信して電源電圧が増加すると増加し、電源電圧が減少すると減少する、即ち、電源電圧に実質的に比例するパルス幅を有するパルス信号ＯＵＴを発生する。ここで、出力信号（ＯＵＴ）は図９の反転された第２アドレス変更検出信号（ＡＴＤｂ２）の反転される以前信号である第２アドレス変更検出信号（ＡＴＤ２）を示す。
【００２５】
さらに、詳細に説明すると次の数式３のようになる。
[数式３]
ＴＤ（Ｄｅｌａｙ Ｔｉｍｅ）＝（Ｃａｐ１＊ｄｅｌｔａ＿ＶＡ）/ｒｅｆ＿１＋（Ｃａｐ２＊ｄｅｌｔａ＿ＶＢ）/ｒｅｆ＿２
【００２６】
入力信号（ＩＮ）を受信した後出力信号ＯＵＴを発生するまでの遅延時間は数式３のようになる。充電部７２０での遅延時間は第１キャパシタ（Ｃ１１）の容量（ｃａｐ１）と第２インバータ部７３５を駆動させるための第１ロジックしきい電圧（ｄｅｌｔａ＿ＶＡ）に比例し、充電する電流（Ｉｒｅｆ＿１）に反比例する。第１ロジックしきい電圧（ｄｅｌｔａ＿ＶＡ）は第２インバータ部７３５の出力信号のロジックレベルが変更されるときの入力電圧である。従って、電源電圧（Ｖｄｄ）が高くなると第１ロジックしきい電圧も電源電圧（Ｖｄｄ）に比例し高くなり、それにより遅延時間も増加する。放電部７３０の遅延時間は第２キャパシタ（Ｃ２１）の容量（Ｃａｐ２）とインバータ（ＩＮＶ１１）を駆動するための第２ロジックしきい電圧（ｄｅｌｔａ＿ＶＢ）とに比例する。第２ロジックしきい電圧（ｄｅｌｔａ＿ＶＢ）はインバータ（ＩＮＶ１１）の出力信号のロジック状態が変わるときの入力電圧で、電源電圧（Ｖｄｄ）が高くなると第２ロジックしきい電圧（ｄｅｌｔａ＿ＶＢ）も高くなって遅延時間が増加する。従って、数式３によって電源電圧（Ｖｄｄ）が増加すると全体的に遅延時間（ＴＤ）が増加し、それにより出力信号（ＯＵＴ）のパルス幅が増加する（Ｗ３−>Ｗ４、図８参照）。
【００２７】
図９は本発明の一実施例によるセンス増幅器回路図であり、図１０は図９のセンス増幅器回路の各ノードで時間による電圧の変化を示したグラフである。
【００２８】
図９に示すように、センス増幅器はアドレス入力バッファ９１０と読み出し入力バッファ９２０の出力信号を受信したアドレス変更遅延合成器９３０のアドレス変更信号を用いたパルス発生器９４０、９５０の出力信号（ＡＴＤ１、ＡＴＤｂ２）を制御信号として使用する。アドレス変更信号を受信した第１パルス発生器９４０は固定された幅のパルスを有する第１アドレス変更検出信号（ＡＴＤ１）を出力し、第１アドレス変更検出信号（ＡＴＤ１）とブロックイネイブル（ＥＮ）を受信した第２パルス発生器９５０は電源電圧（Ｖｄｄ）に実質的に比例するパルス幅を有する第２アドレス変更検出信号の反転された信号（ＡＴＤ２ｂ）を出力する。ブロックイネイブル信号（ＥＮ）は読み出し入力バッファ９２０の入力信号と同一の信号であり得る。センシング部９６０は第１アドレス変更検出信号（ＡＴＤ１）によって出力端子（ＳＯＭ）の電圧をアース電圧に放電させた後、反転された第２アドレス変更検出信号（ＡＴＤ２ｂ）によって出力端子（ＳＯＭ）をプリチャージさせる。このとき、反転された第２アドレス変更検出信号（ＡＴＤ２ｂ）のローの区間が電源電圧（Ｖｄｄ）に実質的に比例するので電源が高いとさらに長い時間の間プリチャージさせ出力端子（ＳＯＭ）の電圧をさらに高くすることができる。それにより、メインセルのデータを読み取りするとき、さらに高い電圧で読み取るのでセンシングするまでの時間が減少される。
【００２９】
図１０に示すように、電源電圧（Ｖｄｄ）が１．０Ｖから１．４Ｖに増加しても、従来の場合のように（図３）センシングする時間の遅延（Ｔｖｄｄ）が殆どなく一定の時点でセンシングする。以上、電源電圧の増加によりパルス幅が増加するパルス発生器を用いることで、電源電圧が増加してもセンシングする時間が一定のセンス増幅器を実現することができる。
【産業上の利用可能性】
【００３０】
以上、説明したように、本発明によるパルス発生器は基準電流とインバータ部とを用いて、電源電圧が増加するとインバータ部のロジックしきい電圧が増加して遅延時間が増加することを用い、パルス幅が電源電圧に実質的に比例するパルス波形を出力することができるという長所がある。
また、本発明によるセンス増幅器は電源電圧に実質的に比例するパルス幅を有するパルス波形を用いて、広い範囲の電源電圧でも一定のセンシング時間を有することができるという長所がある。
【００３１】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００３２】
【図１】従来のセンス増幅器の一部を示した回路図である。
【図２】低電圧に使用される従来のセンス増幅器回路２００を示す回路図である。
【図３】図２の従来の構造でのセンス増幅器２００の信号のタイミング図である。
【図４】センス増幅器２００のＳＯＲ及びＳＯＭノードの波形図である。
【図５】一般的なパルス発生器の回路図であり、図６は図５のパルス発生器の出力信号を示すグラフである。
【図６】図５のパルス発生器の出力信号を示すグラフである。
【図７】本発明の第１実施例によるパルス発生器の回路図である。
【図８】図７のパルス発生器の出力信号を示したグラフである。
【図９】本発明の一実施例によるセンス増幅器の回路図である。
【図１０】図９のセンス増幅器回路の各ノードで時間による電圧の変化を示したグラフである。
【符号の説明】
【００３３】
５１０ 基準電流発生部
５２０ 充電部
５２５ 第１インバータ部
５３０ 放電部
５３５ 第２インバータ部
５４０ ロジック部
【特許請求の範囲】
【請求項１】
基準電圧とブロックイネイブル信号とに応じて基準電流を発生する基準電流発生部と、
入力信号に応じて前記基準電流をミラーリングした第１ミラーリング電流を充電し第１出力信号を発生する充電部と、
前記第１出力信号と前記基準電圧に応じて前記基準電流をミラーリングした第２ミラーリング電流を放電して第２出力信号を発生する放電部と、
前記入力信号と前記第２出力信号とに応じて電源電圧に実質的に比例するパルス幅を有する第３出力信号を発生するロジック部と、
を含むことを特徴とするパルス発生器。
【請求項２】
前記ロジック部は、
前記入力信号が非アクティブ状態であり、前記第２出力信号がアクティブ状態の際、前記第３出力信号をアクティブ状態に出力することを特徴とする請求項１記載のパルス発生器。
【請求項３】
前記ロジック部は、
前記第２出力信号を受信して前記第２出力信号の反転された位相を有する信号を出力するインバータと、
前記インバータの出力と前記入力信号とを受信して前記第３出力信号を出力するＮＯＲゲートと、を含むことを特徴とする請求項２記載のパルス発生器。
【請求項４】
前記基準電流発生部は、
前記ブロックイネイブル信号がアクティブ状態のとき前記基準電流を発生することを特徴とする請求項２記載のパルス発生器。
【請求項５】
前記充電部は、
前記入力信号がアクティブ状態であると前記第１出力信号を非アクティブ状態にし、前記入力信号が非アクティブ状態であると前記第１ミラーリング電流を前記充電部の出力端子に充電して前記第１出力信号をアクティブ状態にすることを特徴とする請求項２記載のパルス発生器。
【請求項６】
前記放電部は、
前記第１出力信号が非アクティブ状態であると前記第２出力信号をアクティブ状態にし、前記第１出力信号がアクティブ状態であると前記第２ミラーリング電流を前記放電部の出力端子から放電して前記第２出力信号を非アクティブ状態にすることを特徴とする請求項２記載のパルス発生器。
【請求項７】
ゲートがブロックイネイブル信号を受信しソースが電源電圧に連結されドレインが第１出力端子に連結された第１ＰＭＯＳトランジスタと、
ソースが前記電源電圧に連結され、ゲートとドレインとが前記第１出力端子に連結された第２ＰＭＯＳトランジスタと、
ゲートが前記ブロックイネイブル信号を受信しドレインが前記第１出力端子に連結された第１ＮＭＯＳトランジスタと、
ゲートが基準電圧を受信しドレインは前記第１ＮＭＯＳトランジスタのソースに連結されソースはアース電圧に連結された第２ＮＭＯＳトランジスタと、
ゲートが前記第１出力端子に連結されソースが前記電源電圧に連結された第３ＰＭＯＳトランジスタと、
ゲートが入力信号を受信しソースは前記第３ＰＭＯＳトランジスタのドレインに連結されドレインは第２出力端子に連結された第４ＰＭＯＳトランジスタと、
ゲートが前記入力信号を受信しソースは前記アース電圧に連結されておりドレインが前記第２出力端子に連結された第３ＮＭＯＳトランジスタと、
前記第２出力端子と前記アース電圧との間を連結する第１キャパシタと、
ゲートが前記第２出力端子に連結されソースが前記電源電圧に連結されドレインである第３出力端子に連結された第５ＰＭＯＳトランジスタと、
ゲートが前記第２出力端子に連結されドレインが前記第３出力端子に連結された第４ＮＭＯＳトランジスタと、
ゲートが前記基準電圧に連結されドレインが前記第４ＮＭＯＳトランジスタのソースに連結されソースが前記アース電圧に連結された第ＮＭＯＳトランジスタと、
前記第３出力端子と前記アース電圧とを連結する第２キャパシタ、
入力端子が前記第３出力端子に連結されたインバータと、
第１入力端子は前記インバータの出力端子に連結され第２入力端子は前記入力信号を受信して前記電源電圧が増加すると増加し前記電源電圧が減少すると減少する出力信号を発生するＮＯＲゲートと、
を含むことを特徴とするパルス発生器。
【請求項８】
電源電圧に連結され第１基準電流を発生する第１電流源、
前記第１電流源とアース電圧とを連結し、入力信号によって第１出力端子を放電するか前記第１基準電流に充電して前記入力信号と反転された位相の第１出力信号を発生する第１インバータ部と、
前記アース電圧に連結され第２基準電流を発生する第２電流源と、
前記第２電流源と前記電源電圧とを連結し、前記第１出力信号によって第２出力端子を充電するか前記第２基準電流に放電して第１出力信号と実質的に反転された位相を有した第２出力信号を発生する第２インバータ部と、
前記第２出力信号と前記入力信号とに応じて前記電源電圧に実質的に比例するパルス幅を有する第３出力信号を発生するロジック部と、
を含むことを特徴とするパルス発生器。
【請求項９】
前記ロジック部は、
前記入力信号が非アクティブ状態であり、前記第２出力信号がアクティブ状態のとき、前記第３出力信号をアクティブ状態に出力することを特徴とする請求項８記載のパルス発生器。
【請求項１０】
前記第１インバータ部は、
ソースは前記第１電流源に連結され、ドレインは前記第１出力端子に連結され、ゲートは前記入力信号に連結された第１ＰＭＯＳトランジスタと、
ソースは前記アース電圧に連結され、ドレインは前記第１出力端子に連結され、ゲートは前記入力信号に連結された第１ＮＭＯＳトランジスタと、
前記第１出力端子と前記アース電圧とを連結する第１キャパシタと、を含むことを特徴とする請求項９記載のパルス発生器。
【請求項１１】
前記第２インバータ部は、
ソースは前記電源電圧に連結され、ドレインは前記第２出力端子に連結され、ゲートは前記第１出力端子に連結された第２ＰＭＯＳトランジスタと、
ソースは前記第２電流源に連結され、ドレインは前記第２出力端子に連結され、ゲートは前記第１出力端子に連結された第２ＮＭＯＳトランジスタと、
前記第２出力端子と前記アース電圧とを連結する第２キャパシタと、を含むことを特徴とする請求項１０記載のパルス発生器。
【請求項１２】
アドレス入力信号を受信するアドレス入力バッファと、
読み出し入力信号を受信する読み出し入力バッファと、
前記アドレス入力バッファの出力信号と前記読み出し入力バッファの出力信号とを受信してアドレス変更信号を出力するアドレス変更遅延合成器と、
前記アドレス変更信号を受信して固定されたパルス幅の第１アドレス変更検出信号を出力する第１パルス発生器と、
前記第１アドレス変更検出信号とブロックイネイブル信号とを受信して電源電圧に実質的に比例するパルス幅を有する第２アドレス変更検出信号の反転された信号を出力する第２パルス発生器と、
前記第１アドレス変更検出信号と第２アドレス変更検出信号の反転された信号とによって第１入力端子を介してメインセルのデータを受信して第１出力端子を介して第１出力信号を出力するセンシング部と、
前記第１出力信号を受信してセンス基準電流と比較して第２出力端子を介して第２出力信号を出力するセンス基準部と、
前記第２出力信号を受け第３出力信号を出力するバッファ部と、
を含むことを特徴とするセンス増幅器。
【請求項１３】
前記第２パルス発生器は、
基準電圧と前記ブロックイネイブル信号に応じて基準電流を発生する基準電流発生部と、
前記第１アドレス変更検出信号に応じて前記基準電流をミラーリングした第１ミラーリング電流を充電して第４出力信号を発生する充電部と、
前記第４出力信号と前記基準電圧とに応じて前記基準電流をミラーリングした第２ミラーリング電流を放電して第５出力信号を発生する放電部と、
前記第１アドレス変更検出信号と前記第５出力信号とに応じて電源電圧に比例するパルス幅を有する第６出力信号の反転された信号である第２アドレス変更検出信号を発生するロジック部と、を含むことを特徴とする請求項１２記載のセンス増幅器。
【請求項１４】
前記ロジック部は、
前記第１アドレス変更検出信号が非アクティブ状態であり、前記第５出力信号がアクティブ状態のとき、前記第６出力信号をアクティブ状態に出力することを特徴とする請求項１３記載のパルス発生器。
【請求項１５】
前記充電部は、
前記第１アドレス変更検出信号がアクティブ状態であると前記第４出力信号を非アクティブ状態にし、前記第１アドレス変更検出信号が非アクティブ状態であると前記１ミラーリング電流を前記充電部の出力端子に充電して前記第４出力信号をハイ状態にすることを特徴とする請求項１４記載のセンス増幅器。
【請求項１６】
前記放電部は、
前記第４出力信号が非アクティブ状態であると前記第５出力信号をアクティブ状態にし、前記第４出力信号がアクティブ状態であると前記第２ミラーリング電流を前記放電部の出力端子から放電して前記第５出力信号を非アクティブ状態にすることを特徴とする請求項１４記載のセンス増幅器。
【請求項１】
基準電圧とブロックイネイブル信号とに応じて基準電流を発生する基準電流発生部と、
入力信号に応じて前記基準電流をミラーリングした第１ミラーリング電流を充電し第１出力信号を発生する充電部と、
前記第１出力信号と前記基準電圧に応じて前記基準電流をミラーリングした第２ミラーリング電流を放電して第２出力信号を発生する放電部と、
前記入力信号と前記第２出力信号とに応じて電源電圧に実質的に比例するパルス幅を有する第３出力信号を発生するロジック部と、
を含むことを特徴とするパルス発生器。
【請求項２】
前記ロジック部は、
前記入力信号が非アクティブ状態であり、前記第２出力信号がアクティブ状態の際、前記第３出力信号をアクティブ状態に出力することを特徴とする請求項１記載のパルス発生器。
【請求項３】
前記ロジック部は、
前記第２出力信号を受信して前記第２出力信号の反転された位相を有する信号を出力するインバータと、
前記インバータの出力と前記入力信号とを受信して前記第３出力信号を出力するＮＯＲゲートと、を含むことを特徴とする請求項２記載のパルス発生器。
【請求項４】
前記基準電流発生部は、
前記ブロックイネイブル信号がアクティブ状態のとき前記基準電流を発生することを特徴とする請求項２記載のパルス発生器。
【請求項５】
前記充電部は、
前記入力信号がアクティブ状態であると前記第１出力信号を非アクティブ状態にし、前記入力信号が非アクティブ状態であると前記第１ミラーリング電流を前記充電部の出力端子に充電して前記第１出力信号をアクティブ状態にすることを特徴とする請求項２記載のパルス発生器。
【請求項６】
前記放電部は、
前記第１出力信号が非アクティブ状態であると前記第２出力信号をアクティブ状態にし、前記第１出力信号がアクティブ状態であると前記第２ミラーリング電流を前記放電部の出力端子から放電して前記第２出力信号を非アクティブ状態にすることを特徴とする請求項２記載のパルス発生器。
【請求項７】
ゲートがブロックイネイブル信号を受信しソースが電源電圧に連結されドレインが第１出力端子に連結された第１ＰＭＯＳトランジスタと、
ソースが前記電源電圧に連結され、ゲートとドレインとが前記第１出力端子に連結された第２ＰＭＯＳトランジスタと、
ゲートが前記ブロックイネイブル信号を受信しドレインが前記第１出力端子に連結された第１ＮＭＯＳトランジスタと、
ゲートが基準電圧を受信しドレインは前記第１ＮＭＯＳトランジスタのソースに連結されソースはアース電圧に連結された第２ＮＭＯＳトランジスタと、
ゲートが前記第１出力端子に連結されソースが前記電源電圧に連結された第３ＰＭＯＳトランジスタと、
ゲートが入力信号を受信しソースは前記第３ＰＭＯＳトランジスタのドレインに連結されドレインは第２出力端子に連結された第４ＰＭＯＳトランジスタと、
ゲートが前記入力信号を受信しソースは前記アース電圧に連結されておりドレインが前記第２出力端子に連結された第３ＮＭＯＳトランジスタと、
前記第２出力端子と前記アース電圧との間を連結する第１キャパシタと、
ゲートが前記第２出力端子に連結されソースが前記電源電圧に連結されドレインである第３出力端子に連結された第５ＰＭＯＳトランジスタと、
ゲートが前記第２出力端子に連結されドレインが前記第３出力端子に連結された第４ＮＭＯＳトランジスタと、
ゲートが前記基準電圧に連結されドレインが前記第４ＮＭＯＳトランジスタのソースに連結されソースが前記アース電圧に連結された第ＮＭＯＳトランジスタと、
前記第３出力端子と前記アース電圧とを連結する第２キャパシタ、
入力端子が前記第３出力端子に連結されたインバータと、
第１入力端子は前記インバータの出力端子に連結され第２入力端子は前記入力信号を受信して前記電源電圧が増加すると増加し前記電源電圧が減少すると減少する出力信号を発生するＮＯＲゲートと、
を含むことを特徴とするパルス発生器。
【請求項８】
電源電圧に連結され第１基準電流を発生する第１電流源、
前記第１電流源とアース電圧とを連結し、入力信号によって第１出力端子を放電するか前記第１基準電流に充電して前記入力信号と反転された位相の第１出力信号を発生する第１インバータ部と、
前記アース電圧に連結され第２基準電流を発生する第２電流源と、
前記第２電流源と前記電源電圧とを連結し、前記第１出力信号によって第２出力端子を充電するか前記第２基準電流に放電して第１出力信号と実質的に反転された位相を有した第２出力信号を発生する第２インバータ部と、
前記第２出力信号と前記入力信号とに応じて前記電源電圧に実質的に比例するパルス幅を有する第３出力信号を発生するロジック部と、
を含むことを特徴とするパルス発生器。
【請求項９】
前記ロジック部は、
前記入力信号が非アクティブ状態であり、前記第２出力信号がアクティブ状態のとき、前記第３出力信号をアクティブ状態に出力することを特徴とする請求項８記載のパルス発生器。
【請求項１０】
前記第１インバータ部は、
ソースは前記第１電流源に連結され、ドレインは前記第１出力端子に連結され、ゲートは前記入力信号に連結された第１ＰＭＯＳトランジスタと、
ソースは前記アース電圧に連結され、ドレインは前記第１出力端子に連結され、ゲートは前記入力信号に連結された第１ＮＭＯＳトランジスタと、
前記第１出力端子と前記アース電圧とを連結する第１キャパシタと、を含むことを特徴とする請求項９記載のパルス発生器。
【請求項１１】
前記第２インバータ部は、
ソースは前記電源電圧に連結され、ドレインは前記第２出力端子に連結され、ゲートは前記第１出力端子に連結された第２ＰＭＯＳトランジスタと、
ソースは前記第２電流源に連結され、ドレインは前記第２出力端子に連結され、ゲートは前記第１出力端子に連結された第２ＮＭＯＳトランジスタと、
前記第２出力端子と前記アース電圧とを連結する第２キャパシタと、を含むことを特徴とする請求項１０記載のパルス発生器。
【請求項１２】
アドレス入力信号を受信するアドレス入力バッファと、
読み出し入力信号を受信する読み出し入力バッファと、
前記アドレス入力バッファの出力信号と前記読み出し入力バッファの出力信号とを受信してアドレス変更信号を出力するアドレス変更遅延合成器と、
前記アドレス変更信号を受信して固定されたパルス幅の第１アドレス変更検出信号を出力する第１パルス発生器と、
前記第１アドレス変更検出信号とブロックイネイブル信号とを受信して電源電圧に実質的に比例するパルス幅を有する第２アドレス変更検出信号の反転された信号を出力する第２パルス発生器と、
前記第１アドレス変更検出信号と第２アドレス変更検出信号の反転された信号とによって第１入力端子を介してメインセルのデータを受信して第１出力端子を介して第１出力信号を出力するセンシング部と、
前記第１出力信号を受信してセンス基準電流と比較して第２出力端子を介して第２出力信号を出力するセンス基準部と、
前記第２出力信号を受け第３出力信号を出力するバッファ部と、
を含むことを特徴とするセンス増幅器。
【請求項１３】
前記第２パルス発生器は、
基準電圧と前記ブロックイネイブル信号に応じて基準電流を発生する基準電流発生部と、
前記第１アドレス変更検出信号に応じて前記基準電流をミラーリングした第１ミラーリング電流を充電して第４出力信号を発生する充電部と、
前記第４出力信号と前記基準電圧とに応じて前記基準電流をミラーリングした第２ミラーリング電流を放電して第５出力信号を発生する放電部と、
前記第１アドレス変更検出信号と前記第５出力信号とに応じて電源電圧に比例するパルス幅を有する第６出力信号の反転された信号である第２アドレス変更検出信号を発生するロジック部と、を含むことを特徴とする請求項１２記載のセンス増幅器。
【請求項１４】
前記ロジック部は、
前記第１アドレス変更検出信号が非アクティブ状態であり、前記第５出力信号がアクティブ状態のとき、前記第６出力信号をアクティブ状態に出力することを特徴とする請求項１３記載のパルス発生器。
【請求項１５】
前記充電部は、
前記第１アドレス変更検出信号がアクティブ状態であると前記第４出力信号を非アクティブ状態にし、前記第１アドレス変更検出信号が非アクティブ状態であると前記１ミラーリング電流を前記充電部の出力端子に充電して前記第４出力信号をハイ状態にすることを特徴とする請求項１４記載のセンス増幅器。
【請求項１６】
前記放電部は、
前記第４出力信号が非アクティブ状態であると前記第５出力信号をアクティブ状態にし、前記第４出力信号がアクティブ状態であると前記第２ミラーリング電流を前記放電部の出力端子から放電して前記第５出力信号を非アクティブ状態にすることを特徴とする請求項１４記載のセンス増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−１９６１４９（Ｐ２００６−１９６１４９Ａ）
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願番号】特願２００５−３７５７４７（Ｐ２００５−３７５７４７）
【出願日】平成１７年１２月２７日（２００５．１２．２７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願日】平成１７年１２月２７日（２００５．１２．２７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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