パルス発生回路
【課題】論理回路の動作の遷移時間程度に細いパルスを発生しようとすると論理回路が誤動作し細いスパイク状のノイズが発生するが、このようなノイズ発生の影響を排除する新たなパルス発生回路および該回路を使ったＵＷＢ通信システムによって、安定で誤動作のない短パルスの発生回路とＵＷＢ通信を実現させる。
【解決手段】縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる乗算回路とで構成する。
【解決手段】縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる乗算回路とで構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＵＷＢ（Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ）通信に適するパルスを発生する回路に関する。
【背景技術】
【０００２】
ＵＷＢ通信は非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ）があるが、ＵＷＢは非常に短時間のパルスを利用したさらに広帯域の通信方式であり、インパルスラジオ（ＩＲ）方式の通信とも呼ばれている。ＩＲ方式では従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費電力化が期待できるとされている。（特許文献１，２，３参照）
ここで、ＩＲ方式に使用されるパルス波形について簡単に説明する。図１０（ａ）に示すようなパルス幅ＰD、周期ＴPのパルス列は良く知られているとおりで、そのパルス列の周波数スペクトルは、図１１（ｂ）に示すように、エンベロープがＢＷ＝１／ＰDの周波数で最初の零点を持つｓｉｎｃ関数である。
【０００３】
このようなパルスの場合はスペクトルが直流からＢＷまで広がるため使いづらく、図１０（ｃ）に示すような波形、すなわち同図（ｄ）のようにスペクトルの中心周波数ｆ0が高いところにあるパルスが好まれる。このパルス波形は、図１０（ａ）のパルスを周波数ｆ0＝１／２ＰWの矩形波で乗算して周波数スペクトルを高いほうに移動したものである。ただしこの波形は同図（ｃ）に一転鎖線８０１に示すような直流（ＤＣ）成分を含み正確には同図（ｄ）に示すような理想的なスペクトルを持たない。このような理想的スペクトルを持つ波形は同図（ｅ）に示す。この波形は同図（ａ）のパルスを搬送周波数ｆ0の正弦波で乗算した波形である。また同図（ｆ）は同図（ａ）のパルスを搬送周波数ｆ0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いためこのような角張った波形が生成されることはなく同図（ｅ）のような波形を得ることが出来る。ＵＷＢ通信に理想的なパルス波形はほかにもいろいろ考案されており、ここに示した波形とは異なっているが発生方法が簡単なために多用される。
【０００４】
図９（ａ）は図１０（ａ）に示すパルスを発生する従来の回路例である（非特許文献１）。２つのインバータ９０１，９０２及び否定論理和回路（ＮＯＲ）９０３は、ＮＯＲ９０３のもう一方の入力Ｃiが偽（Ｌ：ローレベル）となったとき３段のリングオシレータを構成する。即ち、図９（ｂ）に示すタイム図のようにＣiがＬの間だけ発振し、ＮＯＲ９０３とインバータ９０１，９０２の出力ＮＲ１，Ｎ１，Ｎ２はそれぞれ時間ｔdずつ遅れて変化が伝播していく。ここで簡単のためにＮＯＲ９０３及びインバータ９０１，９０２の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅｛図１０（ａ）のＰW｝は３ｔdとなる。即ち、回路を構成する素子の遅延時間の３倍が、発生可能な最も短いパルス幅となり、これがこの回路によって発生できるもっとも細いパルスの上限となる。
【特許文献１】ＵＳ Ｐａｔ． ６４２１３８９
【特許文献２】Ｐｕｂ．Ｎｏ。：ＵＳ２００３・０１０８１３３Ａ１
【特許文献３】Ｐｕｂ．Ｎｏ．：ＵＳ２００１／００３３５７６
【非特許文献１】Ａ ＣＭＯＳ ＩＭＰＵＬＳＥ ＲＡＤＩＯ ＵＬＴＲＡ−ＷＩＤＥＢＡＮＤ ＴＲＡＮＣＥＩＶＥＲ ＦＯＲ １Ｍｂ／ｓ ＤＡＴＡ ＣＯＭＭＵＮＩＣＡＴＩＯＮ ＡＮＤ ±２．５ｃｍ ＲＡＮＧＥ ＦＩＮＤＩＮＧＳ Ｔ．Ｔｅｒａｄａ ｅｔ．ａｌ、 ２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐｐ．３０−３３
【０００５】
上記回路よりも更に細いパルスを発生する回路として以下のような回路が考案されている。図１１（ａ）は、従来の改良されたパルス発生回路の要部を示す回路図、（ｂ）〜（ｄ）はその動作を説明するためのタイム図である。但し、一例として図１０（ｃ）に示すパルス波形で時間ＰDの中に４個のパルスが含まれる場合（ＰD＝８ＰW）で説明している。
【０００６】
図１１（ａ）に示す符号１１０１〜１１０９は縦続接続されたインバータ回路である。それぞれの入出力端子にはＤ０、ＸＤ１、Ｄ２，ＸＤ３・・ＸＤ９のように端子名が付けられている。信号は一段ごとに反転し伝播するので、負論理を出力する端子、例えば一段目の出力は負論理出力となるのでＸＤ１のように、Ｘを前置することにする。入力端子Ｄ０が同図（ｂ）に示すようにハイレベル（Ｈ）からローレベル（Ｌ）に変化すると、それぞれの出力はｔdずつの遅れを伴って反転しながら伝播していく。
【０００７】
否定論理積（ＮＡＮＤ）回路１１１０〜１１１３はそれぞれＸＤ１とＤ２、ＸＤ３とＤ４、ＸＤ５とＤ６、ＸＤ７とＤ８が両方ともＨのときに、同図（ｃ）に示すように、端子ＮＤ１〜ＮＤ４からＬを出力する。否定論理和（ＮＯＲ）回路（負論理入力の否定論理和回路）１１１４は、ＮＤ１〜ＮＤ４が一つでもＬのとき、同図（ｄ）に示すようにＨを出力する。
【０００８】
これによって、目的のパルス波形が得られる。ここで求めようとしているパルス波形はデバイスの動作速度限界に迫るきわめて細いパルスであるため実際は信号がロジックレベルまで振り切れることは少なく図示したように角が丸くなりかつスイングも小さくなった波形が得られることが多い。
ここに使用される論理回路はゲート１段の遅延時間程度の極めて早いスイッチング動作が要求され、いわゆる電流モードロジック（ＣＭＬ：Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）と言われる論理回路が使われることが多い。
【０００９】
図１２はＣＭＬを用いた従来のパルス発生回路の例である。
遅延回路１２０１〜１２０９はＣＭＬの論理積回路１２１０〜１２１３を駆動するために位相の１８０度異なる２相信号が必要である。この２相の信号を作り出すために遅延回路１２０１〜１２０９の各段は図１４（ａ）に示すように遅延素子とインバータを含む構成となる。すなわちＰチャネルトランジスタ１４０１とＮチャネルトランジスタ１４０２によるインバータが遅延素子となる。このインバータのＮチャネルトランジスタ１４０２のソースには直列に電流制限トランジスタ１４０３が入っておりこのトランジスタのゲート電圧をコントロールすることによりトランジスタ１４０１、１４０２によるインバータの動作速度すなわち遅延量をコントロールすることが可能である。入力端子Ｄｉ１４１２に入力された信号は端子Ｄｏ１４１４に遅延を伴って出力され、その遅延量は遅延量制御端子ＤＢ１４１３に印加される電圧によって制御することが可能である。
【００１０】
Ｄｏはトランジスタ１４０４，１４０５によるバッファ回路を通じさらにトランジスタ１４０６、１４０７によるバッファ回路を通じて反転信号Ｑ１４１５を出力し、またトランジスタ１４０８〜１４１１による２段のインバータによるバッファ回路を通して正転信号Ｘ１４１５を出力する。遅延回路出力信号Ｑ１４１５および遅延回路出力信号Ｘ１４１５の位相は正確に１８０度のずれとなるようにトランジスタ１４０６，１４０７によるバッファ回路を遅めに、トランジスタ１４０８〜１４１１による２段のインバータは速めに動作するよう設計される。
【００１１】
また、図１２におけるＮＡＮＤ回路１２１０〜１２１３、および(負論理入力の)ＮＯＲ
回路構成する３つのゲート回路１２１４〜１２１６はＣＭＬゲートであり図１４（ｂ）のように構成される。同図（ｂ）においてＮチャネルトランジスタ１４２７は電流制限トランジスタであり回路の動作電流を端子ＮＢ１４３５に印加する電圧によって決める。またＰチャネルトランジスタ１４２１，１４２２は回路の負荷抵抗であり端子ＰＢ１４３２に印加する電圧によりそのインピーダンスが制御可能であり出力の振幅値を設定できる。
【００１２】
４つのスイッチトランジスタ１４２３〜１４２６を図のように接続し入力端子Ａ１４２８、ａ１４２９、Ｂ１４３０、ｂ１４３１および出力端子ｃ１４３３、Ｃ１４３４を図のように定義するとｃにはａとｂの論理積の否定Ｘａｂ、ＣにはＢまたはｂかつＡの否定、すなわちＸ（Ｂ＋ｂＡ）が出力される。Ａ，Ｂに印加される信号をそれぞれａ、ｂに印加される信号の否定、すなわちＡ＝Ｘａ、Ｂ＝ＸｂとするとＣ＝ａｂとなることは説明を要しないであろう。
この回路は各信号とも正論理負論理の２相信号を持つため単に接続を変更するだけですべてのブーリアン素子、すなわちＡＮＤ／ＯＲ／ＮＡＮＤ／ＮＯＲとしての使用が可能である。しかしながら、２相信号の位相が正しく合っていないと回路は期待どおりに動作しない。細いパルスを扱う場合等には特に問題となる。
【００１３】
これらのＣＭＬゲートは図１２に示すように接続する。まず、端子ＮＢ１４３５は端子ＤＢ１２２０に接続されこの端子の電圧によってＣＭＬゲートの電流を設定する。端子ＰＢ１４３２も互いに接続されこれに印加する電圧によって論理出力振幅値を設定するが図では省略してある。ＣＭＬによる論理回路１２１０〜１２１３によって遅延回路一段の遅延量に相当するパルス幅のパルスが発生される。これらの信号はＣＭＬゲート１２１４〜１２１６により構成される（負論理入力の）ＮＯＲ回路によって端子Ｐｏｕｔ１２１７に目的のパルスを出力する。
上記に示した２つの従来の回路で発生できるパルスはＤＣ成分を含む。発生パルスにＤＣ成分を含まない図１０（ｅ）、（ｆ）のような、よりＵＷＢ通信に適したパルスの発生回路として図１３（ａ）に示すような回路がある。この回路の動作は説明するために同図（ｂ）〜（ｌ）にタイム図を掲げる。
【００１４】
図１３（ａ）において１３０１〜１３０９は９段のインバータを縦続接続し構成した遅延回路である。インバータ各段内部の構成は図１４（ａ）に示したものが使える。端子１３３１に入力されたパルスＤ0は図１６（ｂ）〜（ｋ）に示すように一段毎に時間ｔｄづつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子１３３１に印加される信号を正論理とするとｉ段目には
ｉが奇数のとき ＸＤi
ｉが偶数のとき Ｄi
が出力される。なお、Ｘは信号の否定論理をあらわし信号名に前置する。
【００１５】
ＮチャネルＭＯＳトランジスタ１３１２および１３１３はそれぞれ遅延回路の１段目の出力ＸＤ1と２段目の出力Ｄ2が高いときに導通してパルス出力端子１３３０を第１の電位レベルＶ１に接続する。つぎに、ＰチャネルＭＯＳトランジスタ１３１０および１３１１はそれぞれ遅延回路の２段目の出力Ｄ2と３段目の出力ＸＤ3が低い（すなわちＤ2の否定論理とＤ3の両方が高い（論理積が真の））ときに導通してパルス出力端子１３３０を第２の電位レベルＶ２に接続する。
同様にＮチャネルＭＯＳトランジスタ１３１６、１３１７、１３２０、１３２１、１３２４および１３２５はそれぞれ遅延回路の偶数をｉとするときｉ−１段目の出力ＸＤi-1とi段目の出力Ｄiの両方が高いとき、すなわちＸＤi-1とＤiの論理積が真のときに導通してパルス出力端子１３３０を第１の電位レベルＶ１に接続する。
【００１６】
次に、ＰチャネルＭＯＳトランジスタ１３１４，１３１５，１３１８，１３１９，１３２２および１３２３はそれぞれ遅延回路のi段目の出力Ｄiとi＋１段目の出力ＸＤi+1が低いとき、すなわちＤiの否定ＸＤiとＸＤi+1の否定論理であるＤi+1の論理積が真のとき、に導通してパルス出力端子１３３０を第２の電位レベルＶ２に接続する。
以上のような動作によって図１３（ｌ）に示すパルス波形が得られ、図１０（ｅ）または（ｆ）に示すようなパルス波形を生成することができる。
ここで、第１および第２の電位レベルはそれぞれ回路を構成する集積回路の負側および正側の電源電位ＶＳＳ、ＶＤＤを使用することが可能であるが他の任意の電位に設定しても良い。
【００１７】
ＰチャネルＭＯＳトランジスタ１３２７およびＮチャネルＭＯＳトランジスタ１３２８はＭＯＳ抵抗であって、端子１３２９,１３２６に印加される第１、第２の電位Ｖ１，Ｖ２を分割しＭＯＳトランジスタ１３１０〜１３２５のスイッチ回路が上記第１、第２の電位Ｖ１，Ｖ２のいずれにも接続しないときに出力端子１３３０の電位を設定する。通常はＮ，Ｐチャネルトランジスタの常数の対称性を保って、この電位がＶ１，Ｖ２の中間の値になるように設計する。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、上述した従来のパルス発生回路によって、パルス発生を試みると図１５に示すように、不要なところに細いパルスがノイズとなって現れることがある。すなわち上述の従来の回路例において、パルスは図１４（ａ）に示すＤ0の立ち下りで発生するように設計されているが、Ｄ0の立ち上がりでもパルスを発生することがある。
図１５（ｂ）は図１１（ａ）、図１２または図１３（ａ）に示す従来の回路例においてＤ0およびそれに呼応して発生する遅延回路出力ＸＤ1、Ｄ2、・・・ＸＤ9を同じ枠内にプロットした図であり、同図（ｃ）はパルス出力を示す。同図（ｃ）にて円１５０２で囲った部分でパルスが出力され円１５０１の部分では本来パルスが出力されてはならないところである。このような現象は図１２で示す従来例ではもっと起こりやすく深刻な問題となる。
【００１９】
この現象は発生しようとするパルスのパルス幅が回路を構成する論理回路の応答時間（遷移時間）と同程度のような極端に狭い場合に起こり、Ｄ0の立ち上がりにおいても論理回路がＸＤkＤk+1が真と誤って判断してしまうタイミングが存在するのが原因である。ＣＭＬを使う図１２の従来例ではもともとＣＭＬがノイジーである上に２相の信号を扱うため細かいタイミングのずれがさらに深刻な問題となる。
【００２０】
そこで本発明の目的は、論理回路の動作の遷移時間程度に細いパルスを発生する際に問題になる上述の不要な信号発生の影響を排除する新たなパルス発生回路および該回路を使ったＵＷＢ通信システムを示し、安定で誤動作のない短パルスの発生回路とＵＷＢ通信を実現させることにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる乗算回路とで構成されることを特徴とする。
本発明の上記構成によれば、遅延回路によって順次遅延された信号の各段出力のすべてを乗算してパルスを得るために遅延回路に入力されるパルスの前縁及び後縁の両方でパル
スを発生することが可能となる。そのため、従来は遅延回路への入力パルスの前縁または後縁のみでパルスを発生し他方はパルスを発生すべきでない雑音として排除抑制していたが、本発明では雑音となって現れやすい時点でも積極的にパルスを発生させ利用することを可能とする。このようにして発生したパルスは遅延回路入力信号の前後縁の両方でペアとなって発生されるので信号受信側ではペアのうちの一方をテンプレートとしても利用できるので通信システムの簡略化も可能となる。
【００２２】
また、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる乗算回路と、前記遅延回路に入力する信号のパルス幅を所定の時間増減する回路より構成されることを特徴とする。
本発明の上記構成によれば、遅延回路への入力パルス幅を制御することにより発生するパルスペアの間隔を変更することが可能となる。信号の受信側において、受信信号を一定時間遅延して生成したテンプレートと受信信号で相関を計算することにより容易に前記遅延回路に入力されたパルスのパルス幅を判定することができこれによって情報を伝えることが可能となる。通信伝送路における歪みや伝送特性はテンプレートも同じように歪んでいるので伝送路における歪みの影響も排除し信頼性の高い通信が可能となる。
【００２３】
本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる第１の乗算回路と、前記乗算回路出力信号と入力信号を乗算する第２の乗算回路より構成されることを特徴とする。
本発明の上記構成によれば、遅延回路への入力パルス幅を制御することにより発生するパルスペアの一方を第２の乗算回路によってその極性を反転することが可能となる。信号の受信側において、受信信号を一定時間遅延して生成したテンプレートと受信信号で相関を計算することにより容易に前記パルスペアの一方の極性が反転されたか否かを判定することができこれによって情報を伝えることが可能となる。通信伝送路における歪みや伝送特性はテンプレートも同じように歪んでいるので伝送路における歪みの影響も排除し信頼性の高い通信が可能となる。
【００２４】
また、本発明の一態様に係るパルス発生回路によれば、前記乗算回路は前記遅延回路の各段の出力論理値の排他的論理和をとる論理回路で構成されることを特徴とする。
本発明の上記構成によれば、乗算回路はアナログの乗算回路でなく排他的論理和回路を使用することが可能となり簡単なデジタル回路での実現が可能となる。
また、本発明の一態様に係るパルス発生回路によれば、前記乗算回路は段を追うごとにその信号数がほぼ１/２になるよう多段接続したＮ−１個の２入力排他的論理和回路によって構成され、かつｋ段目（ｋは整数）の出力信号の最小パルス幅はパルス継続時間／２k未満とならないように前記２入力排他的論理和回路の入力ペアを接続したことを特徴とする。
本発明の上記構成によれば、乗算回路を２入力排他的論理和回路で構成することが可能と回路の簡略化に効果がある。しかも上記接続の仕方によれば乗算回路を構成する各排他的論理和回路においてパルス幅の狭い信号を出力する排他的論理和回路の数を最小にすることが出来回路の安定化に効果がある。
【００２５】
また、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの整数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回
路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とする。
本発明の上記構成によれば、乗算回路を簡単なスイッチ手段と論理回路によって実現が可能となり回路の簡素化に効果がある。
【００２６】
また、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ＋２段（Ｎは正の整数）の遅延回路と、前記遅延回路に前置され前記遅延回路へ入力される信号のパルス幅を前記遅延回路1段分の遅延量だけ増減するパルス幅増減回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎ＋１の偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記パルス幅増減回路の出力パルス幅が狭いときには１≦ｉ≦Ｎ＋１の偶数のiについて前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとり、前記パルス幅増減回路の出力パルス幅が広いときには３≦ｉ≦Ｎ＋２前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とする。
【００２７】
本発明の上記構成によれば前記パルス幅増減回路および前記第３の論理積回路の働きによって発生されるパルスペアのうち後方のパルスの極性変更が可能となる。これによってＤＣ成分のない理想的なＵＷＢ通信用のパルス発生が可能となる。
本発明はＣＭＯＳ集積回路による論理回路で構成することができるので動作電力の増大なしに簡単にしかもＣＭＯＳ回路の最高速度で動作させることが構成でき、ＵＷＢ通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【００２８】
一方、本発明の一態様に係る電子装置は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
【００２９】
このような電子機器では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
また、本発明の一態様に係る電子装置は、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
【００３０】
このような電子装置では、複数の回路ブロックないし回路基板のうちの所定の相互間で信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
また、本発明の一態様に係る情報伝送方法は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うことを特徴とする。
【００３１】
このような情報伝送方法では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うため、消費電力の低減効果も大きい。
また、本発明の一態様に係る情報伝送方法は、同一筐体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うことを特徴とする。
このような情報伝送方法では、複数の回路ブロックないし回路基板のうちの所定の相互間で信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態に係るパルス発生回路について逐次図面を参照しながら説明する。
本明細書では、一例として以下の諸元の波形を発生する場合について説明するが本発明はこの場合のみに限定されるものではない。
パルス間隔：ＴP＝２００ｎｓｅｃ
搬送波周波数：ｆ0＝８ＧＨｚ
搬送波パルス幅： Ｐｗ＝６２．６ｐｓｅｃ
パルス幅：ＰD＝５００ｐｓｅｃ
時間ＰDの中に含まれるパルス数： ４個（ＰD＝８ＰW）
【００３３】
（第１の実施の形態）
図１に本発明の第１の実施の形態を示す。従来例を示す既述の図１２と同じ部分については同一の参照符号を附して示しそれら各部の説明は省略する。図３はその動作を示すタイム図である。
１０１〜１０７はＣＭＬゲートで構成された２入力排他的論理和回路でありその内部は図２のようになっている。同図においてＮチャネルトランジスタ２０９は電流制限トランジスタであり回路の動作電流を端子ＮＢ２１５に印加する電圧によって決める。またＰチャネルトランジスタ２０１，２０２は回路の負荷抵抗であり端子ＰＢ２１２に印加する電圧によりそのインピーダンスが制御可能であり出力の振幅値を設定できる。６つのスイッチトランジスタ２０３〜２０８を図のように接続し入力端子Ａ２１３、ａ２１４、Ｂ２１０、ｂ２１１および出力端子ｃ２１７、Ｃ２１８を図のように定義するとｃにはａとｂの論理積ａｂまたはＡとＢの論理積ＡＢの論理和の否定、すなわちＸ（ａｂ＋ＡＢ）が出力される。ここでＸは論理の否定を表し信号名に前置する。同様にＣにはａとＢの論理積ａＢまたはＡとｂの論理積Ａｂの論理和の否定、すなわちＸ（ａＢ＋Ａｂ）が出力される。Ａをａの否定、すなわちＡ＝Ｘａ、Ｂをｂの否定、すなわちＢ＝ＸｂとするとＣにはＡ、Ｂの排他的論理和回路が、ｃにはその否定が出力されることは説明を要しないであろう。
【００３４】
２入力排他的論理和回路１０１〜１０７は遅延回路出力Ｄ1〜Ｄ8のすべてを乗算した結果を出力端子Ｐｏｕｔ１０８、ＸＰｏｕｔ１０９に出力する。すなわち遅延回路１２０１〜１２０８は入力端子１２００に入力された信号Ｄ0を順次遅延し出力する。図３(ａ)にＤ0、同図(ｂ)にＤ1〜Ｄ8を示す。排他的論理和回路１０１はＤ1とＤ5の排他的論理和とその否定を出力する｛図３（ｃ）｝。この信号をＸＯ1、その否定をＸＸＯ1とする。同様に排他的論理和回路１０２〜１０４はそれぞれＤ2とＤ6、Ｄ3とＤ7、Ｄ4とＤ8の排他的論理和とその否定を出力する｛図３（ｄ），（ｅ）、（ｆ）｝。この信号をＸＯ2、ＸＯ3、ＸＯ4、それらの否定をＸＸＯ2、ＸＸＯ3、ＸＸＯ4とする。
【００３５】
図１における排他的論理和回路１０５、１０６はそれぞれＸＯ1とＸＯ3、ＸＯ2とＸＯ4、の排他的論理和をとりＸＯ5、ＸＯ6｛図３（ｇ），（ｈ）｝およびそれらの信号の否定ＸＸＯ5、ＸＸＯ6を出力する。排他的論理和回路１０７はＸＯ5とＸＯ6の排他的論理和とその否定ＸＯ7、ＸＸＯ7をパルス出力端子Ｐｏｕｔ１０８，ＸＰｏｕｔ１０９に出力する｛図３（ｉ）｝。
【００３６】
本実施例のこのような回路によって生成される出力パルスは遅延回路に入力するパルスＤ0の前後縁の両サイドで発生する。従来のように前後縁のどちらか一方でパルスを発生させる場合、他の縁では回路の遷移時間の細かいずれなどが原因でノイズとなって不要なパルスを発生することが多かった。本実施例ではノイズの発生しやすいＤ0の両縁で積極的にパルスを発生させそのペアを通信に利用するものである。このようにすることにより従来のノイズ対策のような対策は不要となり、またＵＷＢ通信においても良好な通信性能を得ることが可能となる。
【００３７】
排他的論理和回路は真、偽の２値をとる入力において真に対して−１、偽に対して＋１のアナログ値を対応させるとその出力はその積である。遅延回路１３０１〜１３０８の出力値としてｖ1、ｖ2の２値をとるものとし、その平均値をｖc｛＝(v１＋v２)／２｝とｖ1、ｖ2との差は絶対値が等しく符号が逆となる。ｖ1、ｖ2の代わりにｖc−ｖ1、ｖc−ｖ2を対応させその符号だけを考えるとすると上記回路の出力Ｐｏｕｔ１０８、ＸＰｏｕｔ１０９は遅延回路１２０１〜１２０８の出力Ｄ１〜Ｄ８を乗算していることになる。Ｄ１〜Ｄ８のうちで負の値をとる（またはｖ1を出力する）ものの数が奇数か偶数かを判断しているといっても良い。
【００３８】
一般に整数Ｎの出力すべてを２入力の論理回路（乗算回路）の組み合わせで演算（乗算）し１つの出力を得るには前記論理回路（乗算回路）はどのように組み合わせたとしてもＮ−１個必要である。なぜならば、２入力信号が１つの２入力回路によって１つの出力信号となる、すなわち回路１つ追加ごとに信号の数が１つ減ることになり最終的に１つの出力信号を残すために必要な回路数はＮ−１ということである。これはＮチームの中から優勝１チームを決めるトーナメント試合で必要となる試合数を考える問題と同じである。
【００３９】
Ｎ−１個の２入力排他的論理和回路をどのような順序に組み合わせて使っても最終的に１つの出力信号を得る事は可能である。しかし実際には回路の応答速度が有限であるためどの入力信号から出力端子までのパスも等しくなるように、また細いパルスを出力する排他的論理和回路の数を最小にするように組み合わせる。本実施例ではこのような組み合わせ、接続方法をとっている。すなわち以下のようなアルゴリズムによってその接続を決めればよい。
【００４０】
まず、以下の説明のために整数Ｍ０を次のように定義する。
Ｍ０＝Ｎ／２、 ただしＮ／２に端数が出るときは切り上げる。
遅延回路出力Ｄi（１≦ｉ≦Ｍ０）およびＤi+M0の排他的論理和をとり第１段目の信号群Ｅ１iとする。Ｎが奇数のときはＤM0がペアを作れず排他的論理和をとれないがこの信号は何もせずにそのままＥ１M0とする。
次に、整数Ｍ１をＭ１＝Ｍ０／２、ただしＭ０／２に端数が出るときは切り上げる。遅延回路出力Ｅ１i（１≦ｉ≦Ｍ１）およびＥ１i+M1の排他的論理和をとり第２段目の信号群Ｅ２iとする。Ｍ０が奇数のときはＤM1がペアを作れず排他的論理和をとれないがこの信号は何もせずにそのままＥ２M1とする。
【００４１】
以下、上記操作を排他的論理和の出力が１つになるまで繰り返す。上記のこのような操作によって入力から出力までのパスの長さはほぼ一様となりかつ細いパルス幅を出力する排他的論理和回路の数を最小とすることが出来る。なお、例えばＭ０の定義において、端数が出るときに切り捨てるとＮが奇数のときはＤNがペアを作ることが出来ないがこの信号をＥ１M0+1と定義すれば同様のアルゴリズムで同じ効果の回路が得られる。各段ごとにＭＫ（Ｋは整数）が奇数が続くときはＭＫの定義において、切り上げ、切捨てを交互に繰り返すなどするとより効果がある。
【００４２】
以上の構成により本実施例ではノイズの発生しやすいＤ0の両縁で積極的にパルスを発生させそのパルスペアを利用しての通信が可能となる。しかも、回路はすべてデジタル回路で実現が可能でＣＭＯＳ集積回路等で実現が可能である。従来のようなパルス発生回路でのノイズ対策等は不要となり、またＵＷＢ通信においても良好な通信性能を得ることが可能となる。このようなパルスを使用してのＵＷＢ通信については第３の実施の形態のところで後述する。
パルスペアの間隔位相変更による情報伝送のほかにランダムにその間隔を変更することにより信号のスペクトルに出る特定のピークを抑制することも可能である。
【００４３】
（第２の実施の形態）
図４に本発明の第２の実施形態の要部とそのタイム図を示す。４０５は図１で説明したパルス発生回路であり、遅延回路の入力端子ＤＬ0４０８とパルス出力端子Ｐｏｕｔ４０６とＸＰｏｕｔ４０７のみが示されている。本実施例ではＤＬ0にＡＮＤ−ＯＲゲート４０４を前置し、端子４０２から入力されるビット情報Ｂによって端子４０１より入力される信号ＤＩのパルス幅を変更するものである。４０３は遅延回路でありＤＩを一定時間遅延させＤＬに出力する。遅延回路４０３の遅延時間は通常回路４０５に内蔵される遅延回路の一段あたりの遅延量と同じ、あるいはその１／２に設定することが多い。
【００４４】
図４（ｂ）〜（ｄ）に示すようにＢが真のときＤＬ0にはＡＮＤ−ＯＲゲート４０４によってＤＬとＤＩの論理和が入力され、Ｂが偽のときはＤＩのみが入力される。すなわちＤＬ0のパルス幅はＢの真偽によってそのパルス幅を遅延回路４０３の遅延量だけ変更することが出来る。端子４０６には常に真が入力されていてＡＮＤ−ＯＲゲート４０４の端子４０６側のＡＮＤゲートは常に通過であり論理の上では不要であるが信号パスの差による信号遅延の影響を除去するために置かれている。
【００４５】
このようにして、ＤＬ0のパルス幅が変更されるとそれに伴い出力パルスペアの間隔をＢによって変更できる。図４（ｅ）にＢが偽のときの、同図（ｆ）にＢが真のときのパルス出力端子Ｐｏｕｔ４０６に出力される波形を示す。受信側ではパルスペアの間隔を検出することにより伝送情報Ｂの知ることが出来る。検出の方法例については第３の実施の形態のところで後述する。
【００４６】
（第３の実施の形態）
図５に本発明による更に他の実施形態の要部およびそのタイム図を示す。５０５は図１で説明したパルス発生回路であり、遅延回路の入力端子ＤＬ0５０８とパルス出力端子Ｐｏｕｔ５１０とＸＰｏｕｔ５１１、および遅延回路出力Ｄ1５０７，ＸＤ8５０９のみが示されている。
【００４７】
(負論理入力の)ＡＮＤゲート５０３はＸＤ1かつＤ8の論理積によってパルス発生回路５０５によって発生されるパルスペアのうち後ろのパルスが発生される時間を検出するとともに端子５０２に印加されるビット情報Ｂの論理に従って信号ＮＤを出力する。すなわちＢが偽のとき後ろのパルスが発生される時間を示すパルスを発生し、真のときは何も出力しない。排他的論理和回路５０６はＮＤの出力によってパルス発生回路５０５が発生するパルスペアの後ろのパルスをＮＤが偽のとき、すなわちＢが真のときはそのまま出力し、ＮＤが真のとき、すなわちＢが偽のときは反転して出力する。図５（ｆ）にＢが真のとき、同図（ｇ）に偽のときの出力パルスＰ'ｏｕｔ５１２、ＸＰ'ｏｕｔ５１３を示す。
【００４８】
受信側では受信パルスペアの後ろのパルスの極性が前のパルスの極性から反転されているかそのままかを検出することによって送信側のビット情報Ｂを知ることが可能となる。
この検出の方法例を図６に示す。同図（ａ）は受信機の要部を示す図である。６０１に入力された受信信号｛同図（ｂ）｝は遅延回路６０２によって送信側のパルスペアの間隔、すなわち遅延回路５０５の入力端子ＤＬ0５０８に入力する信号ＤＩ５０１のパルス幅に相当する時間だけ遅延｛同図（ｃ）｝させ乗算回路６０３によってもとの信号と乗算する。
【００４９】
遅延回路６０２は小信号の高周波アナログ信号であるが遅延回路は単なる長さ数ｃｍの伝送線路で実現が可能である。そのほか電荷結合素子を使う、または周波数が低く大きな遅延量が必要な場合は周波数が低いのでＡＤ変換が可能となりデジタル信号への変換とメモリ蓄積などによって実現することも可能である。
図５（ａ）において送信ビットが真のときは送信パルスペアの前後で極性が反転されずそのまま送信されるので同図（ｃ）のような乗算波形が得られる。この波形を積分回路またはローパスフィルタ６０４により高周波成分を取り除けば端子６０５に復調されたビット情報が得られる。乗算回路６０３および積分回路（またはローパスフィルタ）６０４はあわせて相関を計算しているのと等価である。
【００５０】
反対に送信ビットが偽のときは送信パルスペアの前後で極性が反転されて同図（ｅ）のような波形が送信されるので同図（ｆ）のような乗算波形が得られる。この波形を積分回路またはローパスフィルタ６０４により高周波成分を取り除けば端子６０５に復調されたビット情報が得られる。
上記説明では受信される波形が送信波形と相似な波形が受信されるとして説明したが、実際には信号伝送路にマルチパスによる残響や伝送路の周波数特性による歪みが存在し送信波形と同じ波形が受信されることは寧ろ稀である。上述のような通信方式では伝送路に歪みがあるときにもテンプレートとなる信号も同じ伝送路を通って送られてきており同じように歪むため相関関係が保存され良好な通信性能を得ることが可能である。
【００５１】
図６（ｇ）は実施例２で述べたパルス発生回路による復調の例である。図４においてＢが偽のときは受信波形および乗算回路出力波形は本実施例と同じ図６（ｂ）、（ｄ）となる。Ｂが真のときはＤＬ0のパルス幅がパルス発生回路４０５に使用される遅延回路の１段分の遅延量だけ伸ばされているとするとＤＬ0後縁で発生されるパルス列は図１０で示すＰWだけ遅延された図６(ｇ)のような波形が受信できる。この波形を同図（ａ）の回路で復調すると同図(ｂ)のように強い負の相関が現れ送信ビットＢが復調できる。
後方のパルスの極性変更による情報伝送のほかにランダムにその極性を変更することにより信号のスペクトルに出る特定のピークを抑制できる効果もある。
【００５２】
（第４の実施の形態）
図７に本発明による更に他の実施形態の要部を、図８にその動作を示すタイム図を示す。実施例１〜３では図１０（ｃ）に示す波形を発生する発生回路例であるが本実施例では同図（ｆ）の波形を発生する。
図７（ａ）において７０１〜７０９は２相出力の遅延回路である。従来の例で説明した図１４（ａ）に示した回路も使用可能であるが、位相の対称性を良くするためにその内部は同図（ｂ）で説明される回路を使用する。
【００５３】
Ｐチャネルトランジスタ７５１とＮチャネルトランジスタ７５２によるインバータが遅延素子となる。このインバータのＮチャネルトランジスタ７５２のソースには直列に電流制限トランジスタ７５３が入っておりこのトランジスタのゲート電圧をコントロールすることによりトランジスタ７５１、７５２によるインバータの動作速度すなわち遅延量をコントロールすることが可能である。
【００５４】
入力端子Ｄｉ７６２に入力された信号は端子Ｄｏ７６４に遅延を伴って出力され、その遅延量は遅延量制御端子ＤＢ７６３に印加される電圧によって制御することが可能である。この端子は図７（ａ）に示すように互いに接続され遅延量の制御端子としてのＤＬｃ７４７に接続される。この端子に印加される電圧により生成パルスのパルス幅Ｐwを設定する。
【００５５】
Ｄｏはトランジスタ７５４，７５５によるバッファ回路を通じさらにトランジスタ７５８〜７６１による２段のインバータによるバッファ回路を通して正転信号Ｘ７６６を出力し、またＰチャネルトランジスタ７６８とＮチャネルトランジスタ７６９による常にオンのトラスミッションゲートとトランジスタ７５６、７５７によるバッファ回路を通じて反転信号Ｑ７６５を出力する。これによりトランジスタ７５８，７５９によるバッファ回路の遅延とトランジスタ７６８，７６９によるトラスミッションゲートによる遅延をそろえることが容易となり出力Ｑ７６５，Ｘ７６６の信号位相のずれを最小にすることが可能となる。トランジスタ７６８，７６９とトランジスタ７５８、７５９およびバッファを構成するトランジスタ７５５，７５７とトランジスタ７６０、７６１のサイズをそれぞれ揃えることにより回路の対称性が良くなりタイミングのずれも最小となるがトランジスタ７６８，７６９とトランジスタ７５８，７５９のサイズの違いはそれほどクリティカルではない。
【００５６】
いま遅延回路７０１の入力として信号Ｄ0が端子７００に入力されたとすると遅延回路７０１〜７０９によって順次遅延された信号Ｄiおよびその否定ＸＤi（１≦ｉ≦９）が出力される｛図８（ａ）〜（ｊ）｝。
いま、Ｄ1とＸＤ2の両方が真、すなわちＤ1がハイかつＤ2がローとなるとき（図８（ｋ）で示す時間ｔ1）にトランジスタ７１６、７１７がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４６に印加される第１の電位レベルＶ１に接続する。次にＸＤ2とＤ3の両方が偽、すなわちＤ2がハイかつＤ3がローのとき（図８（ｋ）で示す時間ｔ2）にトランジスタ７１４、７１５がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４５に印加される第２の電位レベルＶ２に接続する。
【００５７】
以下同様に、Ｄ3とＸＤ4の両方、Ｄ5とＸＤ6の両方、またはＤ7とＸＤ8の両方が真、すなわちＤ3がハイかつＤ4がロー、Ｄ5がハイかつＤ6がロー、またはＤ7がハイかつＤ8がローとなるとき（図８（ｋ）で示す時間ｔ3、ｔ5、ｔ7）にトランジスタ７２４および７２５の両方、７３２および７３３の両方、または７４０および７４１の両方がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４６に印加される第１の電位レベルＶ１に接続する。
【００５８】
次にＸＤ4とＤ5の両方、ＸＤ6とＤ7の両方、またはＸＤ8とＤ9の両方が偽、すなわちＤ4がハイかつＤ5がロー、Ｄ6がハイかつＤ7がロー、Ｄ8がハイかつＤ9がロー、のとき（図８（ｋ）で示す時間ｔ4、ｔ6、ｔ8）にトランジスタ７２２および７２３の両方、７３０および７３１の両方、または７３８および７３９の両方がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４５に印加される第２の電位レベルＶ２に接続する。
【００５９】
同様にパルスＤ0の立ち下りでは、ＸＤ1とＤ2の両方、ＸＤ3とＤ4の両方、ＸＤ5とＤ6の両方、またはＸＤ7とＤ8の両方が真となるとき（図８（ｋ）で示す時間ｔ9、ｔ11、ｔ13、ｔ15）にトランジスタ７１２および７１３の両方、７２０および７２１の両方、７２８および７２９の両方、または７３６および７３７の両方がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４６に印加される第１の電位レベルＶ１に接続する。
【００６０】
次にＤ2とＸＤ3の両方、Ｄ4とＸＤ5の両方、Ｄ6とＸＤ7の両方、またはＤ8とＸＤ9の両方が偽となるとき（図８（ｋ）で示す時間ｔ10、ｔ12、ｔ14、ｔ16）にトランジスタ７１０および７１１の両方、７１８および７１９の両方、７２６および７２７の両方、または７３４および７３５の両方がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４５に印加される第２の電位レベルＶ２に接続する。
【００６１】
トランジスタ７４２，７４３はＭＯＳ抵抗を利用して電位Ｖ１，Ｖ２を分割し、上述のｔ1〜ｔ8、ｔ9〜ｔ16以外のときのパルス出力端子ＰｕｌｓｅＯｕｔ７４４の電位を決める。
以上のような構成により図１０（ｅ），（ｆ）に示すようなＤＣ成分を持たないパルス列のペアを発生することが出来る。
【００６２】
この回路を実施例２に示した図4のパルス発生回路４０５に使用してもよい。これによってパルス間隔の変更が可能となる。実施例３のように前後でその極性を切り替えるためには図７（ａ）に示すように遅延回路７７０をもう一段追加し図４（ａ）に示す回路の遅延回路４０５に使用するとともにＢ４０２が偽、すなわちＤＬ0のパルス間隔が狭いときに、トランジスタ７１２，７１３のゲートをＸＤ1，Ｄ2からＸＤ9および追加した遅延回路出力のＤ10に切り替える。この切り替えは簡単なデジタル回路による従来技術で実現できるので方法の説明は省略する。
【００６３】
本実施例ではパルス出力が直接スイッチトランジスタで駆動されておりしかもその各スイッチトランジスタのゲートに印加されるスイッチング信号には細いパルスが含まれない。従来の出力波形は図１１（ｄ）に示したように振幅が十分振り切れずにつぶれてしまったり、十分な信号振幅を得るために消費電力の大きな出力回路を要する。この傾向は容性負荷を駆動するときにさらに顕著になり深刻な問題になるが、本発明によれば使用する回路デバイスの応答時間程度にきわめて細いパルスを生成するような場合においても低消費電力で振幅の大きい良好なパルス波形を得ることが出来る。
以上述べたように、本発明によれば簡単な回路によりデバイス性能の極限までの細いパルスを容易に発生できる。０．１８μプロセスのＣＭＯＳ集積回路で１０ＧＨｚ程度の短パルスの発生が可能でありその効果が大きい。
【００６４】
（第５の実施の形態）
以上説明したパルス発生回路は、極めて小型で消費電力が少なく、且つ、ＵＷＢ通信に用いるに理想的なパルス信号を得ることができるため、周囲に無用な影響を及ぼさず、且つ、他からの妨害を受け難い短距離の微小電力の通信への応用等も極めて有望である。
特にＵＷＢ通信は短距離の高速通信に適しており、従来の無線通信では不可能であったＧｂｐｓ（ギガビット/秒）以上の伝送量が期待できる。このような伝送量は従来のどの無線通信方式においても実現し得なかった値であり、また上記のように有線伝送路によっても様々な困難を伴う。さらにパルスによるＵＷＢ通信（ＩＲ）を行う回路は動作は間歇的でありパルスがアクティブな時だけ回路に電源が入っていれば良い。これによって回路に消費される電力を大幅に節約できる。さらに間歇動作であるためにこのシステムが組み込まれる機器の動作に与える妨害や機器から受ける妨害が少ない。本発明によるパルス発生回路を用いたＵＷＢ通信を機器内のデータ伝送に使用すると従来の銅線（有線路）による接続よりも低電力、高速でより低い外部への妨害、また高い耐干渉性を得ることができる。
例えば、自在継ぎ手やヒンジなどのように、姿勢や位置に関して相対変位が許容されるように結合された二つ以上の筐体間での信号の授受を無線で行うような機構部（結合機構部）を含む装置に適用するにも好適である。
【００６５】
図１６は図１乃至図８を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした本発明の実施形態としての電子装置の構成例を表すブロック図である。
図１６において、二つの筐体は、その一方である、送信部ブロックＡ８１２、および、同、他方である受信部ブロックＡ８１３として構成され、送信部ブロックＡ８１２から受信部ブロックＡ８１３へデータを送信する。送信部ブロックＡ８１２では、送信情報を生成ないし保有する回路要素Ａ８０１から送信回路Ａ８０２を介して、送信アンテナＡ８１０から電磁波を放射する。
【００６６】
この実施形態では、送信回路Ａ８０２内に、図１乃至図８を参照して説明したパルス発生回路を適用して送信アンテナＡ８１０に伝送情報に相応して変調された送信電力を供給するための回路部が構成されている。
この送信アンテナＡ８１０から放射された電磁波は空中の無線伝播路Ａ８０８を通して伝播する。
【００６７】
受信部ブロックＡ８１３には、無線伝播路Ａ８０８通して伝播する送信情報を受信アンテナＡ８１１および受信部Ａ８０６を通して受信する回路要素Ａ８０４が設けられている。尚、送信部ブロックＡ８１２および受信部ブロックＡ８１３間では、送信部ブロックＡ８１２にはインターフェース回路Ａ８０３が、受信部ブロックＡ８１３にはインターフェース回路Ａ８０５が各設けられ、両インターフェース回路Ａ８０３、Ａ８０５間を結ぶ有線路Ａ８０７を介して一部の信号ないし電力の授受が行われ得るように構成されている。
【００６８】
この有線路にて低速の信号を伝送するのは容易であり、無線通信部の同期信号を伝送することができる。これによって、無線通信部では同期捕捉や追跡といった面倒な手続きや回路が不要となり回路の簡略化が可能となる。また、セキュリティ強化のための暗号鍵を送り任意に鍵を変更しながら無線通信を行うこともできる。
送信アンテナＡ８１０から放射される電磁界は法律によって定められる上限を超えないように設定される。免許を要しない無線局として許容される放射レベルはＥＭＩの規定よりもはるかに低いレベルであるが、通信距離が至近距離であるため、リンクバジェットを適当に設定することで十分な品質の通信路を確保できる。
【００６９】
画像を含むデータのように高速伝送が必要な大量情報は信号線を介して伝えられるのでなく、無線により空間を伝播するため、信号線を使う必要がなくなり、それに伴うコネクタやヒンジ構造（結合機構部）における機構上の或いはまた電気的な更には製造上の種々の問題を一掃することができる。
また、従来の信号線による伝送では、高速化に伴い浮遊容量への充放電が多くなり、消費電力が増加し、さらに信号線路から発射される不要放射電力が増加し、周囲の機器への干渉対策が困難となるという欠点があった。また、信号線による伝送では、ロジックレベルが規定されているため、本質的に消費電力を減らすことができず、不要放射を減らすには、シールド強化などの対処療法しか方法がなかった。
【００７０】
これに対して、この実施形態のような構成によれば、同一システム内という至近距離において十分な通信品質を確保できれば良いので、送信アンテナＡ８１０からの放射電力をこの値程度まで下げることができ、消費電力の増大が本質的に改善され、ＥＭＩ対策が容易となる。また、通信線路のインピーダンスマッチングのための終端に伴う消費電力の増大や、部品配置、線路の引きまわし等の制約から解放される。
尚、図１６の構成例では、便宜上、専ら送信部ブロックＡ８１２から受信部ブロックＡ８１３へデータを送信するが如くに説明したが、両ブロック間で双方向の通信を行うように構成され得ることは言うまでもない。
【００７１】
（第６の実施の形態）
図１７は、図１６を参照して説明した無線通信をクラムシェル型携帯電話機に適用した例を表す図である。図１７（ａ）はクラムシェル型携帯電話機を開いたときの状態を示す斜視図であり、図１７（ｂ）は、同クラムシェル型携帯電話機を閉じたときの状態を示す斜視図である。
【００７２】
図１７（ａ）および図１７（ｂ）において、第１筐体部Ａ９０１の表面には、操作ボタンＡ９０４が配置されると共に、第１筐体部Ａ９０１の下端にはＡマイク９０５が設けられ、第１筐体部Ａ９０１の上端には外部無線通信用アンテナＡ９０６が取り付けられている。また、第２筐体部Ａ９０２の表面（開いた状態で現れる面）には、表示体Ａ９０８が設けられるとともに、第２筐体部Ａ９０２の上端にはスピーカＡ９０９が設けられている。
【００７３】
また、第２筐体部Ａ９０２の裏面（閉じた状態での外面）には、表示体Ａ９１１および撮像素子Ａ９１２が設けられている。なお、上述の表示体Ａ９０８およびＡ９１１としては、例えば、液晶表示パネル、有機ＥＬパネルまたはプラズマディスプレイパネルなどが適用される。また、撮像素子Ａ９１２としては、ＣＣＤまたはＣＭＯＳセンサなどが適用される。
【００７４】
第１筐体部Ａ９０１および第２筐体部Ａ９０２には、第１筐体部Ａ９０１と第２筐体部Ａ９０２との間で内部無線通信を行う内部無線通信用アンテナＡ９０７およびＡ９１０がそれぞれ設けられている。図示のように、第１筐体部Ａ９０１および第２筐体部Ａ９０２結合機構部としてのヒンジＡ９０３を介して連結され、第２筐体部Ａ９０２をヒンジＡ９０３を支点として回転させることにより、第２筐体部Ａ９０２を第１筐体部Ａ９０１上に折り畳むことができる。
【００７５】
上述のようにして、第２筐体部Ａ９０２を第１筐体部Ａ９０１上に閉じることにより、操作ボタンＡ９０４を第２筐体部Ａ９０２にて保護することができ、携帯電話を持ち歩く時に操作ボタンＡ９０４が誤って操作されることを防止することができる。また、第２筐体部Ａ９０２を第１筐体部Ａ９０１から開くことにより、表示体Ａ９０８を見ながら操作ボタンＡ９０４を操作したり、スピーカＡ９０９およびマイクＡ９０５を使いながら通話したり、操作ボタンＡ９０４を操作しながら撮像を行ったりすることができる。
【００７６】
また、クラムシェル構造を用いることにより、第２筐体部Ａ９０２のほぼ一面全体に表示体Ａ９０８を配置することができ、携帯電話機としての携帯性を損なうことなく、表示体Ａ９０８のサイズを拡大させることを可能として、視認性を向上させることができる。
上述の構成において、この携帯電話機では、第１筐体部Ａ９０１に内部無線通信用アンテナＡ９０７を、および、第２筐体部Ａ９０２に内部無線通信用アンテナＡ９１０をそれぞれ設けることにより、これらの内部無線通信用アンテナＡ９０７およびＡ９１０を用いた内部無線通信にて第１筐体部Ａ９０１と第２筐体部Ａ９０２との間のデータ伝送を行うように構成されていることを特徴としている。
【００７７】
即ち、図１７の携帯電話機では、内部無線通信用アンテナＡ９０７が図１６の電子装置における送信アンテナＡ８１０に相応し、内部無線通信用アンテナＡ９１０が図１６の電子装置における受信アンテナＡ８１１に相応する。
図１７の携帯電話機において、内部無線通信用アンテナＡ９０７側（第１筐体部Ａ９０１側）には、図１６の電子装置における送信部Ａ８０２に相応する回路部を含む送信部ブロックＡ８１２に相当する回路部が設けられている。
【００７８】
また、同様に、図１７の携帯電話機の内部無線通信用アンテナＡ９１０側（第２筐体部Ａ９０２側）には図１６の電子装置における受信部Ａ８０６に相応する回路部を含む受信部ブロックＡ８１３に相当する回路部が設けられている。
尚、図１６の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図１７においても該当するものであることは勿論である。
【００７９】
上述の構成により、例えば、外部無線通信用アンテナＡ９０６を介して第１筐体部Ａ９０１に取り込まれた画像データや音声データを、内部無線通信用アンテナＡ９０７およびＡ９１０を用いた内部無線通信によって第２筐体部Ａ９０２に送り、表示体Ａ９０８に画像を表示させたり、スピーカＡ９０９から音声を出力させたりすることができる。
また、撮像素子Ａ９１２によって撮像された撮像データを、内部無線通信用アンテナＡ９０７およびＡ９１０を用いた内部無線通信によって第２筐体部Ａ９０２から第１筐体部Ａ９０１に送り、外部無線通信用アンテナ９０６を介して外部に送出させることができる。上述のように、第１筐体部Ａ９０１と第２筐体部Ａ９０２との間のデータ伝送を有線で行う必要がなくなり、多ピン化されたフレキシブル配線基板をヒンジＡ９０３に通す必要がなくなる。
【００８０】
このため、ヒンジＡ９０３の構造の複雑化を招来せず、従って、実装工程の煩雑化を回避することができ、コストアップを抑制しつつ、携帯電話の小型薄型化および信頼性の向上を図ることが可能となるとともに、携帯電話機としての携帯性を損なうことなく、携帯電話の大画面化および多機能化を図ることができる。
このように、機器内部においても信号伝送に無線通信を使用すると効果が大きいが、内部通信に本発明に基づくパルス発生回路を使用したパルス通信を用いると、与干渉性、耐干渉性に優れた無線通信が可能である。すなわち携帯電話機のように、別に機器本来の目的である通信回路を有するような電子機器においても、その本来の目的とする無線通信に対する影響や妨害、あるいは機器本来の目的とする無線通信から受ける影響や妨害を極小に抑制することができる。
なお、上述のような無線通信の技術は、クラムシェル型携帯電話機に限らず、他の形態の携帯電話機や、ビデオカメラ、ＰＤＡ（Personal Digital Assistance）、ノート型パーソナルコンピュータ、その他の電子機器に適用することもできる。
【００８１】
（第７の実施の形態）
図１６および図１７を参照して説明した実施形態では、図１乃至図８を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした構成を採るものであった。
しかしながら、本発明の技術思想は、このように二分された筐体間での信号の授受を無線通信で行うような形態に限定されるものではない。
【００８２】
即ち、同一の筐体内に、図１６の送信部ブロックＡ８１２に相応する送信用の回路部と、受信部ブロックに相応する受信用の回路部とを備え、これら送信および受信用の両回路部間で図１乃至図８を参照して説明したパルス発生回路を適用して通信を行うような形態を採ることができる。次に、このような実施形態について例示し、本発明の技術思想について更に説明する。
【００８３】
図１８は本発明による電子装置の実施例の一つである液晶プロジェクタの構成を示す図であり、図１８（ａ）は液晶プロジェクタの要部を示す図、図１８（ｂ）は図１８（ａ）の液晶プロジェクタ内の一つのライトバルブの詳細を表す図である。
図１８（ａ）において、プロジェクタはその筐体Ａ１０１０の大部分を光学系が占める。すなわち、光源Ａ１００１から発せられた光（白色光）は光学系Ａ１００２（破線内）により三原色に分解される。ここで、光学系Ａ１００２は主としてハーフミラーＨＭや光学フィルタおよびレンズＬＺにより構成される。それぞれの光は液晶によるライトバルブＡ１００５、ライトバルブＡ１００６、ライトバルブＡ１００７により光変調された後、プリズムで構成される光学系Ａ１００３により合成され、光学系Ａ１００４により拡大投影される。
【００８４】
ライトバルブＡ１００５、ライトバルブＡ１００６、ライトバルブＡ１００７を制御するための回路は基板Ａ１００８、Ａ１００９に搭載される。変調器Ａ１０１２はライトバルブ制御のための表示データ信号を変調し、電磁波として送信アンテナＡ１０１１から放射される。
図１８（ｂ）において、透過液晶による光シャッターＡ１０２１を駆動する半導体集積回路による液晶ドライバＡ１０２２（通常複数個の半導体集積回路より構成される。）は、図１８（ａ）の送信アンテナＡ１０１１から送信された表示データ信号を、受信アンテナＡ１０２３により受信し、該受信した信号を復調した信号によって、光シャッターＡ１０２１を駆動する。
【００８５】
一方、本例のプロジェクタでは、光シャッターＡ１０２１や液晶ドライバＡ１０２２を駆動するための電力は、コネクタＡ１０２４を介して受け取ることができるように構成されている。
送信アンテナＡ１０１１から多重されて送信される電磁波による表示データ信号は、これら多重された信号を分離して各個に受信可能なように、符号拡散による方法や異なる電磁波の変調周波数を用いる方法あるいはタイムスロットを決めてアドレシングする方法などにより、特定の正規の受信回路ブロック（モジュール）が指定される。
【００８６】
このようなアドレシング方法を取ることにより、送信アンテナＡ１０１１から送信された電磁波信号は３つあるライトバルブのうちの指定されたライトバルブに正しく伝えられる。アドレス指定はライトバルブ毎でもよいし、また、図１８（ｂ）に示すように一つのライトバルブに複数の液晶ドライバが搭載され、その各々に対してアドレス指定することも可能である。
【００８７】
以上、図１８（ａ）および図１８（ｂ）を参照して説明した液晶プロジェクタとしての実施形態から容易に理解されるとおり、本実施形態の電子装置は、送信信号を電磁波信号に変換する電磁波変換部と、電磁波信号を無線送信する送信部とを備える送信用の回路部（図１８の装置では、ライトバルブ制御のための表示データ信号を変調し、電磁波として送信アンテナＡ１０１１に供給する変調器Ａ１０１２および送信アンテナＡ１０１１等であって、図１６の送信部ブロックＡ８１２に相応）と、前記電磁波信号を受信する受信部と受信した電磁波信号を前記送信信号に復元する電磁波復元部とを備える受信用の回路部（図１８の装置では、受信アンテナＡ１０２３および該受信アンテナＡ１０２３により受信した信号を復調して光シャッターＡ１０２１を駆動するための信号を得る回路部であって、図１６の受信部ブロックに相応）とが、同一筐体内に収容されて構成されているものであるということができる。
【００８８】
上述の技術は、これを敷衍するに、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されている電子装置であることが明らかである。
上述の構成において、送信用の回路部および受信用の回路部は、それぞれ、回路基板或いは回路ブロックとしてモジュール化されて構成され得る。
【００８９】
そして、上記構成の電子装置では、信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
また、インピーダンスマッチングのための終端やデータ伝送速度の高速化に伴なう消費電力の増大といった問題も回避できる。更に、配線の引き回しや部品配置の制約がなくなり、電子装置のデザインや使い勝手を向上することができる。
また信号伝送に使用される電磁波は同一筐体という至近距離で行われるため、この距離内での通信が確保できさえすれば良く、放射電磁波の強度を限界まで下げることが出来るのでＥＭＩ特性が本質的に改善され対策が容易になる。
【００９０】
特に、図１８を参照して例示した液晶プロジェクタの場合では、従来、液晶プロジェクタ内では筐体体積の大部分を光学系が占め、光経路を避けて配線したり、光経路を避けて部品を配置したりする必要があり、更には、光源から発せられる熱が筐体内にこもるため、配線の熱対策も必要であった。ここに本発明を実施することによって、信号伝送が電磁波により空間伝送されるため、従来のこの種の困難さは著しく緩和される。
なお、上述のような無線通信の技術は、プロジェクタに限らず、携帯電話機や、ビデオカメラ、ＰＤＡ（Personal Digital Assistance）、ノート型パーソナルコンピュータ、その他の電子機器での同一筐体内の信号送受信に適用することもできる。
【産業上の利用可能性】
【００９１】
本発明は短パルスを利用するＵＷＢ通信に利用すれば特にその効果が大きい。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施の形態に係るパルス発生回路の図である。
【図２】ＣＭＬによる排他的論理和回路を説明する図である。
【図３】本発明の第１の実施の形態に係るパルス発生回路の動作を説明するタイム図である。
【図４】本発明の第２の実施の形態に係るパルス発生回路の図、およびその動作を説明するタイム図である。
【図５】本発明の第３の実施の形態に係るパルス発生回路の図、およびその動作を説明するタイム図である。
【図６】本発明に係るパルス発生回路で発生したパルスを使った通信の受信部の要部を説明する図、およびその動作を説明するタイム図である。
【図７】本発明の第４の実施の形態に係るパルス発生回路の図である。
【図８】本発明の第４の実施の形態に係るパルス発生回路の動作を説明するタイム図である。
【図９】従来のパルス発生回路の図と動作タイム図である。
【図１０】従来の、および本発明で発生しようとするパルスを説明する説明図である。
【図１１】従来のパルス発生回路の図と動作タイム図である。
【図１２】従来のパルス発生回路の図である。
【図１３】従来のパルス発生回路の図と動作タイム図である。
【図１４】従来のパルス発生回路の図である。
【図１５】従来のパルス発生回路の動作タイム図およびその課題を説明する図である。
【図１６】本発明の第５の実施の形態に係る、図１乃至図８を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした本発明の実施形態としての電子装置の構成例を表すブロック図である。
【図１７】本発明の第６の実施の形態に係る、図１６を参照して説明した無線通信をクラムシェル型携帯電話機に適用した例を表す図である。
【図１８】本発明の第７の実施の形態に係る、本発明による電子装置の実施例の一つである液晶プロジェクタの構成を示す図である。
【符号の説明】
【００９３】
４０３、６０２、７０１〜７０９、７７０、１２０１〜１２０９…遅延回路 １０１〜１０７、５０６…排他的論理和回路 ４０４…ＡＮＤ−ＯＲゲート ４０５，５０５…パルス発生回路 ６０３…乗算回路 ６０４…ローパスフィルタまたは積分回路 ７１０〜７４１…スイッチトランジスタ ７６８、７６９…トランスミッションゲートのトランジスタ ７４６…第１の電位レベルを与えるノード ７４５…第２の電位レベルを与えるノード
【技術分野】
【０００１】
本発明はＵＷＢ（Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ）通信に適するパルスを発生する回路に関する。
【背景技術】
【０００２】
ＵＷＢ通信は非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ）があるが、ＵＷＢは非常に短時間のパルスを利用したさらに広帯域の通信方式であり、インパルスラジオ（ＩＲ）方式の通信とも呼ばれている。ＩＲ方式では従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費電力化が期待できるとされている。（特許文献１，２，３参照）
ここで、ＩＲ方式に使用されるパルス波形について簡単に説明する。図１０（ａ）に示すようなパルス幅ＰD、周期ＴPのパルス列は良く知られているとおりで、そのパルス列の周波数スペクトルは、図１１（ｂ）に示すように、エンベロープがＢＷ＝１／ＰDの周波数で最初の零点を持つｓｉｎｃ関数である。
【０００３】
このようなパルスの場合はスペクトルが直流からＢＷまで広がるため使いづらく、図１０（ｃ）に示すような波形、すなわち同図（ｄ）のようにスペクトルの中心周波数ｆ0が高いところにあるパルスが好まれる。このパルス波形は、図１０（ａ）のパルスを周波数ｆ0＝１／２ＰWの矩形波で乗算して周波数スペクトルを高いほうに移動したものである。ただしこの波形は同図（ｃ）に一転鎖線８０１に示すような直流（ＤＣ）成分を含み正確には同図（ｄ）に示すような理想的なスペクトルを持たない。このような理想的スペクトルを持つ波形は同図（ｅ）に示す。この波形は同図（ａ）のパルスを搬送周波数ｆ0の正弦波で乗算した波形である。また同図（ｆ）は同図（ａ）のパルスを搬送周波数ｆ0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いためこのような角張った波形が生成されることはなく同図（ｅ）のような波形を得ることが出来る。ＵＷＢ通信に理想的なパルス波形はほかにもいろいろ考案されており、ここに示した波形とは異なっているが発生方法が簡単なために多用される。
【０００４】
図９（ａ）は図１０（ａ）に示すパルスを発生する従来の回路例である（非特許文献１）。２つのインバータ９０１，９０２及び否定論理和回路（ＮＯＲ）９０３は、ＮＯＲ９０３のもう一方の入力Ｃiが偽（Ｌ：ローレベル）となったとき３段のリングオシレータを構成する。即ち、図９（ｂ）に示すタイム図のようにＣiがＬの間だけ発振し、ＮＯＲ９０３とインバータ９０１，９０２の出力ＮＲ１，Ｎ１，Ｎ２はそれぞれ時間ｔdずつ遅れて変化が伝播していく。ここで簡単のためにＮＯＲ９０３及びインバータ９０１，９０２の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅｛図１０（ａ）のＰW｝は３ｔdとなる。即ち、回路を構成する素子の遅延時間の３倍が、発生可能な最も短いパルス幅となり、これがこの回路によって発生できるもっとも細いパルスの上限となる。
【特許文献１】ＵＳ Ｐａｔ． ６４２１３８９
【特許文献２】Ｐｕｂ．Ｎｏ。：ＵＳ２００３・０１０８１３３Ａ１
【特許文献３】Ｐｕｂ．Ｎｏ．：ＵＳ２００１／００３３５７６
【非特許文献１】Ａ ＣＭＯＳ ＩＭＰＵＬＳＥ ＲＡＤＩＯ ＵＬＴＲＡ−ＷＩＤＥＢＡＮＤ ＴＲＡＮＣＥＩＶＥＲ ＦＯＲ １Ｍｂ／ｓ ＤＡＴＡ ＣＯＭＭＵＮＩＣＡＴＩＯＮ ＡＮＤ ±２．５ｃｍ ＲＡＮＧＥ ＦＩＮＤＩＮＧＳ Ｔ．Ｔｅｒａｄａ ｅｔ．ａｌ、 ２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐｐ．３０−３３
【０００５】
上記回路よりも更に細いパルスを発生する回路として以下のような回路が考案されている。図１１（ａ）は、従来の改良されたパルス発生回路の要部を示す回路図、（ｂ）〜（ｄ）はその動作を説明するためのタイム図である。但し、一例として図１０（ｃ）に示すパルス波形で時間ＰDの中に４個のパルスが含まれる場合（ＰD＝８ＰW）で説明している。
【０００６】
図１１（ａ）に示す符号１１０１〜１１０９は縦続接続されたインバータ回路である。それぞれの入出力端子にはＤ０、ＸＤ１、Ｄ２，ＸＤ３・・ＸＤ９のように端子名が付けられている。信号は一段ごとに反転し伝播するので、負論理を出力する端子、例えば一段目の出力は負論理出力となるのでＸＤ１のように、Ｘを前置することにする。入力端子Ｄ０が同図（ｂ）に示すようにハイレベル（Ｈ）からローレベル（Ｌ）に変化すると、それぞれの出力はｔdずつの遅れを伴って反転しながら伝播していく。
【０００７】
否定論理積（ＮＡＮＤ）回路１１１０〜１１１３はそれぞれＸＤ１とＤ２、ＸＤ３とＤ４、ＸＤ５とＤ６、ＸＤ７とＤ８が両方ともＨのときに、同図（ｃ）に示すように、端子ＮＤ１〜ＮＤ４からＬを出力する。否定論理和（ＮＯＲ）回路（負論理入力の否定論理和回路）１１１４は、ＮＤ１〜ＮＤ４が一つでもＬのとき、同図（ｄ）に示すようにＨを出力する。
【０００８】
これによって、目的のパルス波形が得られる。ここで求めようとしているパルス波形はデバイスの動作速度限界に迫るきわめて細いパルスであるため実際は信号がロジックレベルまで振り切れることは少なく図示したように角が丸くなりかつスイングも小さくなった波形が得られることが多い。
ここに使用される論理回路はゲート１段の遅延時間程度の極めて早いスイッチング動作が要求され、いわゆる電流モードロジック（ＣＭＬ：Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）と言われる論理回路が使われることが多い。
【０００９】
図１２はＣＭＬを用いた従来のパルス発生回路の例である。
遅延回路１２０１〜１２０９はＣＭＬの論理積回路１２１０〜１２１３を駆動するために位相の１８０度異なる２相信号が必要である。この２相の信号を作り出すために遅延回路１２０１〜１２０９の各段は図１４（ａ）に示すように遅延素子とインバータを含む構成となる。すなわちＰチャネルトランジスタ１４０１とＮチャネルトランジスタ１４０２によるインバータが遅延素子となる。このインバータのＮチャネルトランジスタ１４０２のソースには直列に電流制限トランジスタ１４０３が入っておりこのトランジスタのゲート電圧をコントロールすることによりトランジスタ１４０１、１４０２によるインバータの動作速度すなわち遅延量をコントロールすることが可能である。入力端子Ｄｉ１４１２に入力された信号は端子Ｄｏ１４１４に遅延を伴って出力され、その遅延量は遅延量制御端子ＤＢ１４１３に印加される電圧によって制御することが可能である。
【００１０】
Ｄｏはトランジスタ１４０４，１４０５によるバッファ回路を通じさらにトランジスタ１４０６、１４０７によるバッファ回路を通じて反転信号Ｑ１４１５を出力し、またトランジスタ１４０８〜１４１１による２段のインバータによるバッファ回路を通して正転信号Ｘ１４１５を出力する。遅延回路出力信号Ｑ１４１５および遅延回路出力信号Ｘ１４１５の位相は正確に１８０度のずれとなるようにトランジスタ１４０６，１４０７によるバッファ回路を遅めに、トランジスタ１４０８〜１４１１による２段のインバータは速めに動作するよう設計される。
【００１１】
また、図１２におけるＮＡＮＤ回路１２１０〜１２１３、および(負論理入力の)ＮＯＲ
回路構成する３つのゲート回路１２１４〜１２１６はＣＭＬゲートであり図１４（ｂ）のように構成される。同図（ｂ）においてＮチャネルトランジスタ１４２７は電流制限トランジスタであり回路の動作電流を端子ＮＢ１４３５に印加する電圧によって決める。またＰチャネルトランジスタ１４２１，１４２２は回路の負荷抵抗であり端子ＰＢ１４３２に印加する電圧によりそのインピーダンスが制御可能であり出力の振幅値を設定できる。
【００１２】
４つのスイッチトランジスタ１４２３〜１４２６を図のように接続し入力端子Ａ１４２８、ａ１４２９、Ｂ１４３０、ｂ１４３１および出力端子ｃ１４３３、Ｃ１４３４を図のように定義するとｃにはａとｂの論理積の否定Ｘａｂ、ＣにはＢまたはｂかつＡの否定、すなわちＸ（Ｂ＋ｂＡ）が出力される。Ａ，Ｂに印加される信号をそれぞれａ、ｂに印加される信号の否定、すなわちＡ＝Ｘａ、Ｂ＝ＸｂとするとＣ＝ａｂとなることは説明を要しないであろう。
この回路は各信号とも正論理負論理の２相信号を持つため単に接続を変更するだけですべてのブーリアン素子、すなわちＡＮＤ／ＯＲ／ＮＡＮＤ／ＮＯＲとしての使用が可能である。しかしながら、２相信号の位相が正しく合っていないと回路は期待どおりに動作しない。細いパルスを扱う場合等には特に問題となる。
【００１３】
これらのＣＭＬゲートは図１２に示すように接続する。まず、端子ＮＢ１４３５は端子ＤＢ１２２０に接続されこの端子の電圧によってＣＭＬゲートの電流を設定する。端子ＰＢ１４３２も互いに接続されこれに印加する電圧によって論理出力振幅値を設定するが図では省略してある。ＣＭＬによる論理回路１２１０〜１２１３によって遅延回路一段の遅延量に相当するパルス幅のパルスが発生される。これらの信号はＣＭＬゲート１２１４〜１２１６により構成される（負論理入力の）ＮＯＲ回路によって端子Ｐｏｕｔ１２１７に目的のパルスを出力する。
上記に示した２つの従来の回路で発生できるパルスはＤＣ成分を含む。発生パルスにＤＣ成分を含まない図１０（ｅ）、（ｆ）のような、よりＵＷＢ通信に適したパルスの発生回路として図１３（ａ）に示すような回路がある。この回路の動作は説明するために同図（ｂ）〜（ｌ）にタイム図を掲げる。
【００１４】
図１３（ａ）において１３０１〜１３０９は９段のインバータを縦続接続し構成した遅延回路である。インバータ各段内部の構成は図１４（ａ）に示したものが使える。端子１３３１に入力されたパルスＤ0は図１６（ｂ）〜（ｋ）に示すように一段毎に時間ｔｄづつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子１３３１に印加される信号を正論理とするとｉ段目には
ｉが奇数のとき ＸＤi
ｉが偶数のとき Ｄi
が出力される。なお、Ｘは信号の否定論理をあらわし信号名に前置する。
【００１５】
ＮチャネルＭＯＳトランジスタ１３１２および１３１３はそれぞれ遅延回路の１段目の出力ＸＤ1と２段目の出力Ｄ2が高いときに導通してパルス出力端子１３３０を第１の電位レベルＶ１に接続する。つぎに、ＰチャネルＭＯＳトランジスタ１３１０および１３１１はそれぞれ遅延回路の２段目の出力Ｄ2と３段目の出力ＸＤ3が低い（すなわちＤ2の否定論理とＤ3の両方が高い（論理積が真の））ときに導通してパルス出力端子１３３０を第２の電位レベルＶ２に接続する。
同様にＮチャネルＭＯＳトランジスタ１３１６、１３１７、１３２０、１３２１、１３２４および１３２５はそれぞれ遅延回路の偶数をｉとするときｉ−１段目の出力ＸＤi-1とi段目の出力Ｄiの両方が高いとき、すなわちＸＤi-1とＤiの論理積が真のときに導通してパルス出力端子１３３０を第１の電位レベルＶ１に接続する。
【００１６】
次に、ＰチャネルＭＯＳトランジスタ１３１４，１３１５，１３１８，１３１９，１３２２および１３２３はそれぞれ遅延回路のi段目の出力Ｄiとi＋１段目の出力ＸＤi+1が低いとき、すなわちＤiの否定ＸＤiとＸＤi+1の否定論理であるＤi+1の論理積が真のとき、に導通してパルス出力端子１３３０を第２の電位レベルＶ２に接続する。
以上のような動作によって図１３（ｌ）に示すパルス波形が得られ、図１０（ｅ）または（ｆ）に示すようなパルス波形を生成することができる。
ここで、第１および第２の電位レベルはそれぞれ回路を構成する集積回路の負側および正側の電源電位ＶＳＳ、ＶＤＤを使用することが可能であるが他の任意の電位に設定しても良い。
【００１７】
ＰチャネルＭＯＳトランジスタ１３２７およびＮチャネルＭＯＳトランジスタ１３２８はＭＯＳ抵抗であって、端子１３２９,１３２６に印加される第１、第２の電位Ｖ１，Ｖ２を分割しＭＯＳトランジスタ１３１０〜１３２５のスイッチ回路が上記第１、第２の電位Ｖ１，Ｖ２のいずれにも接続しないときに出力端子１３３０の電位を設定する。通常はＮ，Ｐチャネルトランジスタの常数の対称性を保って、この電位がＶ１，Ｖ２の中間の値になるように設計する。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、上述した従来のパルス発生回路によって、パルス発生を試みると図１５に示すように、不要なところに細いパルスがノイズとなって現れることがある。すなわち上述の従来の回路例において、パルスは図１４（ａ）に示すＤ0の立ち下りで発生するように設計されているが、Ｄ0の立ち上がりでもパルスを発生することがある。
図１５（ｂ）は図１１（ａ）、図１２または図１３（ａ）に示す従来の回路例においてＤ0およびそれに呼応して発生する遅延回路出力ＸＤ1、Ｄ2、・・・ＸＤ9を同じ枠内にプロットした図であり、同図（ｃ）はパルス出力を示す。同図（ｃ）にて円１５０２で囲った部分でパルスが出力され円１５０１の部分では本来パルスが出力されてはならないところである。このような現象は図１２で示す従来例ではもっと起こりやすく深刻な問題となる。
【００１９】
この現象は発生しようとするパルスのパルス幅が回路を構成する論理回路の応答時間（遷移時間）と同程度のような極端に狭い場合に起こり、Ｄ0の立ち上がりにおいても論理回路がＸＤkＤk+1が真と誤って判断してしまうタイミングが存在するのが原因である。ＣＭＬを使う図１２の従来例ではもともとＣＭＬがノイジーである上に２相の信号を扱うため細かいタイミングのずれがさらに深刻な問題となる。
【００２０】
そこで本発明の目的は、論理回路の動作の遷移時間程度に細いパルスを発生する際に問題になる上述の不要な信号発生の影響を排除する新たなパルス発生回路および該回路を使ったＵＷＢ通信システムを示し、安定で誤動作のない短パルスの発生回路とＵＷＢ通信を実現させることにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる乗算回路とで構成されることを特徴とする。
本発明の上記構成によれば、遅延回路によって順次遅延された信号の各段出力のすべてを乗算してパルスを得るために遅延回路に入力されるパルスの前縁及び後縁の両方でパル
スを発生することが可能となる。そのため、従来は遅延回路への入力パルスの前縁または後縁のみでパルスを発生し他方はパルスを発生すべきでない雑音として排除抑制していたが、本発明では雑音となって現れやすい時点でも積極的にパルスを発生させ利用することを可能とする。このようにして発生したパルスは遅延回路入力信号の前後縁の両方でペアとなって発生されるので信号受信側ではペアのうちの一方をテンプレートとしても利用できるので通信システムの簡略化も可能となる。
【００２２】
また、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる乗算回路と、前記遅延回路に入力する信号のパルス幅を所定の時間増減する回路より構成されることを特徴とする。
本発明の上記構成によれば、遅延回路への入力パルス幅を制御することにより発生するパルスペアの間隔を変更することが可能となる。信号の受信側において、受信信号を一定時間遅延して生成したテンプレートと受信信号で相関を計算することにより容易に前記遅延回路に入力されたパルスのパルス幅を判定することができこれによって情報を伝えることが可能となる。通信伝送路における歪みや伝送特性はテンプレートも同じように歪んでいるので伝送路における歪みの影響も排除し信頼性の高い通信が可能となる。
【００２３】
本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる第１の乗算回路と、前記乗算回路出力信号と入力信号を乗算する第２の乗算回路より構成されることを特徴とする。
本発明の上記構成によれば、遅延回路への入力パルス幅を制御することにより発生するパルスペアの一方を第２の乗算回路によってその極性を反転することが可能となる。信号の受信側において、受信信号を一定時間遅延して生成したテンプレートと受信信号で相関を計算することにより容易に前記パルスペアの一方の極性が反転されたか否かを判定することができこれによって情報を伝えることが可能となる。通信伝送路における歪みや伝送特性はテンプレートも同じように歪んでいるので伝送路における歪みの影響も排除し信頼性の高い通信が可能となる。
【００２４】
また、本発明の一態様に係るパルス発生回路によれば、前記乗算回路は前記遅延回路の各段の出力論理値の排他的論理和をとる論理回路で構成されることを特徴とする。
本発明の上記構成によれば、乗算回路はアナログの乗算回路でなく排他的論理和回路を使用することが可能となり簡単なデジタル回路での実現が可能となる。
また、本発明の一態様に係るパルス発生回路によれば、前記乗算回路は段を追うごとにその信号数がほぼ１/２になるよう多段接続したＮ−１個の２入力排他的論理和回路によって構成され、かつｋ段目（ｋは整数）の出力信号の最小パルス幅はパルス継続時間／２k未満とならないように前記２入力排他的論理和回路の入力ペアを接続したことを特徴とする。
本発明の上記構成によれば、乗算回路を２入力排他的論理和回路で構成することが可能と回路の簡略化に効果がある。しかも上記接続の仕方によれば乗算回路を構成する各排他的論理和回路においてパルス幅の狭い信号を出力する排他的論理和回路の数を最小にすることが出来回路の安定化に効果がある。
【００２５】
また、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの整数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回
路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とする。
本発明の上記構成によれば、乗算回路を簡単なスイッチ手段と論理回路によって実現が可能となり回路の簡素化に効果がある。
【００２６】
また、本発明の一態様に係るパルス発生回路によれば、縦続接続されたＮ＋２段（Ｎは正の整数）の遅延回路と、前記遅延回路に前置され前記遅延回路へ入力される信号のパルス幅を前記遅延回路1段分の遅延量だけ増減するパルス幅増減回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎ＋１の偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記パルス幅増減回路の出力パルス幅が狭いときには１≦ｉ≦Ｎ＋１の偶数のiについて前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとり、前記パルス幅増減回路の出力パルス幅が広いときには３≦ｉ≦Ｎ＋２前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とする。
【００２７】
本発明の上記構成によれば前記パルス幅増減回路および前記第３の論理積回路の働きによって発生されるパルスペアのうち後方のパルスの極性変更が可能となる。これによってＤＣ成分のない理想的なＵＷＢ通信用のパルス発生が可能となる。
本発明はＣＭＯＳ集積回路による論理回路で構成することができるので動作電力の増大なしに簡単にしかもＣＭＯＳ回路の最高速度で動作させることが構成でき、ＵＷＢ通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【００２８】
一方、本発明の一態様に係る電子装置は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
【００２９】
このような電子機器では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
また、本発明の一態様に係る電子装置は、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
【００３０】
このような電子装置では、複数の回路ブロックないし回路基板のうちの所定の相互間で信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
また、本発明の一態様に係る情報伝送方法は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うことを特徴とする。
【００３１】
このような情報伝送方法では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うため、消費電力の低減効果も大きい。
また、本発明の一態様に係る情報伝送方法は、同一筐体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うことを特徴とする。
このような情報伝送方法では、複数の回路ブロックないし回路基板のうちの所定の相互間で信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態に係るパルス発生回路について逐次図面を参照しながら説明する。
本明細書では、一例として以下の諸元の波形を発生する場合について説明するが本発明はこの場合のみに限定されるものではない。
パルス間隔：ＴP＝２００ｎｓｅｃ
搬送波周波数：ｆ0＝８ＧＨｚ
搬送波パルス幅： Ｐｗ＝６２．６ｐｓｅｃ
パルス幅：ＰD＝５００ｐｓｅｃ
時間ＰDの中に含まれるパルス数： ４個（ＰD＝８ＰW）
【００３３】
（第１の実施の形態）
図１に本発明の第１の実施の形態を示す。従来例を示す既述の図１２と同じ部分については同一の参照符号を附して示しそれら各部の説明は省略する。図３はその動作を示すタイム図である。
１０１〜１０７はＣＭＬゲートで構成された２入力排他的論理和回路でありその内部は図２のようになっている。同図においてＮチャネルトランジスタ２０９は電流制限トランジスタであり回路の動作電流を端子ＮＢ２１５に印加する電圧によって決める。またＰチャネルトランジスタ２０１，２０２は回路の負荷抵抗であり端子ＰＢ２１２に印加する電圧によりそのインピーダンスが制御可能であり出力の振幅値を設定できる。６つのスイッチトランジスタ２０３〜２０８を図のように接続し入力端子Ａ２１３、ａ２１４、Ｂ２１０、ｂ２１１および出力端子ｃ２１７、Ｃ２１８を図のように定義するとｃにはａとｂの論理積ａｂまたはＡとＢの論理積ＡＢの論理和の否定、すなわちＸ（ａｂ＋ＡＢ）が出力される。ここでＸは論理の否定を表し信号名に前置する。同様にＣにはａとＢの論理積ａＢまたはＡとｂの論理積Ａｂの論理和の否定、すなわちＸ（ａＢ＋Ａｂ）が出力される。Ａをａの否定、すなわちＡ＝Ｘａ、Ｂをｂの否定、すなわちＢ＝ＸｂとするとＣにはＡ、Ｂの排他的論理和回路が、ｃにはその否定が出力されることは説明を要しないであろう。
【００３４】
２入力排他的論理和回路１０１〜１０７は遅延回路出力Ｄ1〜Ｄ8のすべてを乗算した結果を出力端子Ｐｏｕｔ１０８、ＸＰｏｕｔ１０９に出力する。すなわち遅延回路１２０１〜１２０８は入力端子１２００に入力された信号Ｄ0を順次遅延し出力する。図３(ａ)にＤ0、同図(ｂ)にＤ1〜Ｄ8を示す。排他的論理和回路１０１はＤ1とＤ5の排他的論理和とその否定を出力する｛図３（ｃ）｝。この信号をＸＯ1、その否定をＸＸＯ1とする。同様に排他的論理和回路１０２〜１０４はそれぞれＤ2とＤ6、Ｄ3とＤ7、Ｄ4とＤ8の排他的論理和とその否定を出力する｛図３（ｄ），（ｅ）、（ｆ）｝。この信号をＸＯ2、ＸＯ3、ＸＯ4、それらの否定をＸＸＯ2、ＸＸＯ3、ＸＸＯ4とする。
【００３５】
図１における排他的論理和回路１０５、１０６はそれぞれＸＯ1とＸＯ3、ＸＯ2とＸＯ4、の排他的論理和をとりＸＯ5、ＸＯ6｛図３（ｇ），（ｈ）｝およびそれらの信号の否定ＸＸＯ5、ＸＸＯ6を出力する。排他的論理和回路１０７はＸＯ5とＸＯ6の排他的論理和とその否定ＸＯ7、ＸＸＯ7をパルス出力端子Ｐｏｕｔ１０８，ＸＰｏｕｔ１０９に出力する｛図３（ｉ）｝。
【００３６】
本実施例のこのような回路によって生成される出力パルスは遅延回路に入力するパルスＤ0の前後縁の両サイドで発生する。従来のように前後縁のどちらか一方でパルスを発生させる場合、他の縁では回路の遷移時間の細かいずれなどが原因でノイズとなって不要なパルスを発生することが多かった。本実施例ではノイズの発生しやすいＤ0の両縁で積極的にパルスを発生させそのペアを通信に利用するものである。このようにすることにより従来のノイズ対策のような対策は不要となり、またＵＷＢ通信においても良好な通信性能を得ることが可能となる。
【００３７】
排他的論理和回路は真、偽の２値をとる入力において真に対して−１、偽に対して＋１のアナログ値を対応させるとその出力はその積である。遅延回路１３０１〜１３０８の出力値としてｖ1、ｖ2の２値をとるものとし、その平均値をｖc｛＝(v１＋v２)／２｝とｖ1、ｖ2との差は絶対値が等しく符号が逆となる。ｖ1、ｖ2の代わりにｖc−ｖ1、ｖc−ｖ2を対応させその符号だけを考えるとすると上記回路の出力Ｐｏｕｔ１０８、ＸＰｏｕｔ１０９は遅延回路１２０１〜１２０８の出力Ｄ１〜Ｄ８を乗算していることになる。Ｄ１〜Ｄ８のうちで負の値をとる（またはｖ1を出力する）ものの数が奇数か偶数かを判断しているといっても良い。
【００３８】
一般に整数Ｎの出力すべてを２入力の論理回路（乗算回路）の組み合わせで演算（乗算）し１つの出力を得るには前記論理回路（乗算回路）はどのように組み合わせたとしてもＮ−１個必要である。なぜならば、２入力信号が１つの２入力回路によって１つの出力信号となる、すなわち回路１つ追加ごとに信号の数が１つ減ることになり最終的に１つの出力信号を残すために必要な回路数はＮ−１ということである。これはＮチームの中から優勝１チームを決めるトーナメント試合で必要となる試合数を考える問題と同じである。
【００３９】
Ｎ−１個の２入力排他的論理和回路をどのような順序に組み合わせて使っても最終的に１つの出力信号を得る事は可能である。しかし実際には回路の応答速度が有限であるためどの入力信号から出力端子までのパスも等しくなるように、また細いパルスを出力する排他的論理和回路の数を最小にするように組み合わせる。本実施例ではこのような組み合わせ、接続方法をとっている。すなわち以下のようなアルゴリズムによってその接続を決めればよい。
【００４０】
まず、以下の説明のために整数Ｍ０を次のように定義する。
Ｍ０＝Ｎ／２、 ただしＮ／２に端数が出るときは切り上げる。
遅延回路出力Ｄi（１≦ｉ≦Ｍ０）およびＤi+M0の排他的論理和をとり第１段目の信号群Ｅ１iとする。Ｎが奇数のときはＤM0がペアを作れず排他的論理和をとれないがこの信号は何もせずにそのままＥ１M0とする。
次に、整数Ｍ１をＭ１＝Ｍ０／２、ただしＭ０／２に端数が出るときは切り上げる。遅延回路出力Ｅ１i（１≦ｉ≦Ｍ１）およびＥ１i+M1の排他的論理和をとり第２段目の信号群Ｅ２iとする。Ｍ０が奇数のときはＤM1がペアを作れず排他的論理和をとれないがこの信号は何もせずにそのままＥ２M1とする。
【００４１】
以下、上記操作を排他的論理和の出力が１つになるまで繰り返す。上記のこのような操作によって入力から出力までのパスの長さはほぼ一様となりかつ細いパルス幅を出力する排他的論理和回路の数を最小とすることが出来る。なお、例えばＭ０の定義において、端数が出るときに切り捨てるとＮが奇数のときはＤNがペアを作ることが出来ないがこの信号をＥ１M0+1と定義すれば同様のアルゴリズムで同じ効果の回路が得られる。各段ごとにＭＫ（Ｋは整数）が奇数が続くときはＭＫの定義において、切り上げ、切捨てを交互に繰り返すなどするとより効果がある。
【００４２】
以上の構成により本実施例ではノイズの発生しやすいＤ0の両縁で積極的にパルスを発生させそのパルスペアを利用しての通信が可能となる。しかも、回路はすべてデジタル回路で実現が可能でＣＭＯＳ集積回路等で実現が可能である。従来のようなパルス発生回路でのノイズ対策等は不要となり、またＵＷＢ通信においても良好な通信性能を得ることが可能となる。このようなパルスを使用してのＵＷＢ通信については第３の実施の形態のところで後述する。
パルスペアの間隔位相変更による情報伝送のほかにランダムにその間隔を変更することにより信号のスペクトルに出る特定のピークを抑制することも可能である。
【００４３】
（第２の実施の形態）
図４に本発明の第２の実施形態の要部とそのタイム図を示す。４０５は図１で説明したパルス発生回路であり、遅延回路の入力端子ＤＬ0４０８とパルス出力端子Ｐｏｕｔ４０６とＸＰｏｕｔ４０７のみが示されている。本実施例ではＤＬ0にＡＮＤ−ＯＲゲート４０４を前置し、端子４０２から入力されるビット情報Ｂによって端子４０１より入力される信号ＤＩのパルス幅を変更するものである。４０３は遅延回路でありＤＩを一定時間遅延させＤＬに出力する。遅延回路４０３の遅延時間は通常回路４０５に内蔵される遅延回路の一段あたりの遅延量と同じ、あるいはその１／２に設定することが多い。
【００４４】
図４（ｂ）〜（ｄ）に示すようにＢが真のときＤＬ0にはＡＮＤ−ＯＲゲート４０４によってＤＬとＤＩの論理和が入力され、Ｂが偽のときはＤＩのみが入力される。すなわちＤＬ0のパルス幅はＢの真偽によってそのパルス幅を遅延回路４０３の遅延量だけ変更することが出来る。端子４０６には常に真が入力されていてＡＮＤ−ＯＲゲート４０４の端子４０６側のＡＮＤゲートは常に通過であり論理の上では不要であるが信号パスの差による信号遅延の影響を除去するために置かれている。
【００４５】
このようにして、ＤＬ0のパルス幅が変更されるとそれに伴い出力パルスペアの間隔をＢによって変更できる。図４（ｅ）にＢが偽のときの、同図（ｆ）にＢが真のときのパルス出力端子Ｐｏｕｔ４０６に出力される波形を示す。受信側ではパルスペアの間隔を検出することにより伝送情報Ｂの知ることが出来る。検出の方法例については第３の実施の形態のところで後述する。
【００４６】
（第３の実施の形態）
図５に本発明による更に他の実施形態の要部およびそのタイム図を示す。５０５は図１で説明したパルス発生回路であり、遅延回路の入力端子ＤＬ0５０８とパルス出力端子Ｐｏｕｔ５１０とＸＰｏｕｔ５１１、および遅延回路出力Ｄ1５０７，ＸＤ8５０９のみが示されている。
【００４７】
(負論理入力の)ＡＮＤゲート５０３はＸＤ1かつＤ8の論理積によってパルス発生回路５０５によって発生されるパルスペアのうち後ろのパルスが発生される時間を検出するとともに端子５０２に印加されるビット情報Ｂの論理に従って信号ＮＤを出力する。すなわちＢが偽のとき後ろのパルスが発生される時間を示すパルスを発生し、真のときは何も出力しない。排他的論理和回路５０６はＮＤの出力によってパルス発生回路５０５が発生するパルスペアの後ろのパルスをＮＤが偽のとき、すなわちＢが真のときはそのまま出力し、ＮＤが真のとき、すなわちＢが偽のときは反転して出力する。図５（ｆ）にＢが真のとき、同図（ｇ）に偽のときの出力パルスＰ'ｏｕｔ５１２、ＸＰ'ｏｕｔ５１３を示す。
【００４８】
受信側では受信パルスペアの後ろのパルスの極性が前のパルスの極性から反転されているかそのままかを検出することによって送信側のビット情報Ｂを知ることが可能となる。
この検出の方法例を図６に示す。同図（ａ）は受信機の要部を示す図である。６０１に入力された受信信号｛同図（ｂ）｝は遅延回路６０２によって送信側のパルスペアの間隔、すなわち遅延回路５０５の入力端子ＤＬ0５０８に入力する信号ＤＩ５０１のパルス幅に相当する時間だけ遅延｛同図（ｃ）｝させ乗算回路６０３によってもとの信号と乗算する。
【００４９】
遅延回路６０２は小信号の高周波アナログ信号であるが遅延回路は単なる長さ数ｃｍの伝送線路で実現が可能である。そのほか電荷結合素子を使う、または周波数が低く大きな遅延量が必要な場合は周波数が低いのでＡＤ変換が可能となりデジタル信号への変換とメモリ蓄積などによって実現することも可能である。
図５（ａ）において送信ビットが真のときは送信パルスペアの前後で極性が反転されずそのまま送信されるので同図（ｃ）のような乗算波形が得られる。この波形を積分回路またはローパスフィルタ６０４により高周波成分を取り除けば端子６０５に復調されたビット情報が得られる。乗算回路６０３および積分回路（またはローパスフィルタ）６０４はあわせて相関を計算しているのと等価である。
【００５０】
反対に送信ビットが偽のときは送信パルスペアの前後で極性が反転されて同図（ｅ）のような波形が送信されるので同図（ｆ）のような乗算波形が得られる。この波形を積分回路またはローパスフィルタ６０４により高周波成分を取り除けば端子６０５に復調されたビット情報が得られる。
上記説明では受信される波形が送信波形と相似な波形が受信されるとして説明したが、実際には信号伝送路にマルチパスによる残響や伝送路の周波数特性による歪みが存在し送信波形と同じ波形が受信されることは寧ろ稀である。上述のような通信方式では伝送路に歪みがあるときにもテンプレートとなる信号も同じ伝送路を通って送られてきており同じように歪むため相関関係が保存され良好な通信性能を得ることが可能である。
【００５１】
図６（ｇ）は実施例２で述べたパルス発生回路による復調の例である。図４においてＢが偽のときは受信波形および乗算回路出力波形は本実施例と同じ図６（ｂ）、（ｄ）となる。Ｂが真のときはＤＬ0のパルス幅がパルス発生回路４０５に使用される遅延回路の１段分の遅延量だけ伸ばされているとするとＤＬ0後縁で発生されるパルス列は図１０で示すＰWだけ遅延された図６(ｇ)のような波形が受信できる。この波形を同図（ａ）の回路で復調すると同図(ｂ)のように強い負の相関が現れ送信ビットＢが復調できる。
後方のパルスの極性変更による情報伝送のほかにランダムにその極性を変更することにより信号のスペクトルに出る特定のピークを抑制できる効果もある。
【００５２】
（第４の実施の形態）
図７に本発明による更に他の実施形態の要部を、図８にその動作を示すタイム図を示す。実施例１〜３では図１０（ｃ）に示す波形を発生する発生回路例であるが本実施例では同図（ｆ）の波形を発生する。
図７（ａ）において７０１〜７０９は２相出力の遅延回路である。従来の例で説明した図１４（ａ）に示した回路も使用可能であるが、位相の対称性を良くするためにその内部は同図（ｂ）で説明される回路を使用する。
【００５３】
Ｐチャネルトランジスタ７５１とＮチャネルトランジスタ７５２によるインバータが遅延素子となる。このインバータのＮチャネルトランジスタ７５２のソースには直列に電流制限トランジスタ７５３が入っておりこのトランジスタのゲート電圧をコントロールすることによりトランジスタ７５１、７５２によるインバータの動作速度すなわち遅延量をコントロールすることが可能である。
【００５４】
入力端子Ｄｉ７６２に入力された信号は端子Ｄｏ７６４に遅延を伴って出力され、その遅延量は遅延量制御端子ＤＢ７６３に印加される電圧によって制御することが可能である。この端子は図７（ａ）に示すように互いに接続され遅延量の制御端子としてのＤＬｃ７４７に接続される。この端子に印加される電圧により生成パルスのパルス幅Ｐwを設定する。
【００５５】
Ｄｏはトランジスタ７５４，７５５によるバッファ回路を通じさらにトランジスタ７５８〜７６１による２段のインバータによるバッファ回路を通して正転信号Ｘ７６６を出力し、またＰチャネルトランジスタ７６８とＮチャネルトランジスタ７６９による常にオンのトラスミッションゲートとトランジスタ７５６、７５７によるバッファ回路を通じて反転信号Ｑ７６５を出力する。これによりトランジスタ７５８，７５９によるバッファ回路の遅延とトランジスタ７６８，７６９によるトラスミッションゲートによる遅延をそろえることが容易となり出力Ｑ７６５，Ｘ７６６の信号位相のずれを最小にすることが可能となる。トランジスタ７６８，７６９とトランジスタ７５８、７５９およびバッファを構成するトランジスタ７５５，７５７とトランジスタ７６０、７６１のサイズをそれぞれ揃えることにより回路の対称性が良くなりタイミングのずれも最小となるがトランジスタ７６８，７６９とトランジスタ７５８，７５９のサイズの違いはそれほどクリティカルではない。
【００５６】
いま遅延回路７０１の入力として信号Ｄ0が端子７００に入力されたとすると遅延回路７０１〜７０９によって順次遅延された信号Ｄiおよびその否定ＸＤi（１≦ｉ≦９）が出力される｛図８（ａ）〜（ｊ）｝。
いま、Ｄ1とＸＤ2の両方が真、すなわちＤ1がハイかつＤ2がローとなるとき（図８（ｋ）で示す時間ｔ1）にトランジスタ７１６、７１７がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４６に印加される第１の電位レベルＶ１に接続する。次にＸＤ2とＤ3の両方が偽、すなわちＤ2がハイかつＤ3がローのとき（図８（ｋ）で示す時間ｔ2）にトランジスタ７１４、７１５がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４５に印加される第２の電位レベルＶ２に接続する。
【００５７】
以下同様に、Ｄ3とＸＤ4の両方、Ｄ5とＸＤ6の両方、またはＤ7とＸＤ8の両方が真、すなわちＤ3がハイかつＤ4がロー、Ｄ5がハイかつＤ6がロー、またはＤ7がハイかつＤ8がローとなるとき（図８（ｋ）で示す時間ｔ3、ｔ5、ｔ7）にトランジスタ７２４および７２５の両方、７３２および７３３の両方、または７４０および７４１の両方がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４６に印加される第１の電位レベルＶ１に接続する。
【００５８】
次にＸＤ4とＤ5の両方、ＸＤ6とＤ7の両方、またはＸＤ8とＤ9の両方が偽、すなわちＤ4がハイかつＤ5がロー、Ｄ6がハイかつＤ7がロー、Ｄ8がハイかつＤ9がロー、のとき（図８（ｋ）で示す時間ｔ4、ｔ6、ｔ8）にトランジスタ７２２および７２３の両方、７３０および７３１の両方、または７３８および７３９の両方がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４５に印加される第２の電位レベルＶ２に接続する。
【００５９】
同様にパルスＤ0の立ち下りでは、ＸＤ1とＤ2の両方、ＸＤ3とＤ4の両方、ＸＤ5とＤ6の両方、またはＸＤ7とＤ8の両方が真となるとき（図８（ｋ）で示す時間ｔ9、ｔ11、ｔ13、ｔ15）にトランジスタ７１２および７１３の両方、７２０および７２１の両方、７２８および７２９の両方、または７３６および７３７の両方がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４６に印加される第１の電位レベルＶ１に接続する。
【００６０】
次にＤ2とＸＤ3の両方、Ｄ4とＸＤ5の両方、Ｄ6とＸＤ7の両方、またはＤ8とＸＤ9の両方が偽となるとき（図８（ｋ）で示す時間ｔ10、ｔ12、ｔ14、ｔ16）にトランジスタ７１０および７１１の両方、７１８および７１９の両方、７２６および７２７の両方、または７３４および７３５の両方がオンしてパルス出力端子ＰｕｌｓｅＯｕｔ７４４を端子７４５に印加される第２の電位レベルＶ２に接続する。
【００６１】
トランジスタ７４２，７４３はＭＯＳ抵抗を利用して電位Ｖ１，Ｖ２を分割し、上述のｔ1〜ｔ8、ｔ9〜ｔ16以外のときのパルス出力端子ＰｕｌｓｅＯｕｔ７４４の電位を決める。
以上のような構成により図１０（ｅ），（ｆ）に示すようなＤＣ成分を持たないパルス列のペアを発生することが出来る。
【００６２】
この回路を実施例２に示した図4のパルス発生回路４０５に使用してもよい。これによってパルス間隔の変更が可能となる。実施例３のように前後でその極性を切り替えるためには図７（ａ）に示すように遅延回路７７０をもう一段追加し図４（ａ）に示す回路の遅延回路４０５に使用するとともにＢ４０２が偽、すなわちＤＬ0のパルス間隔が狭いときに、トランジスタ７１２，７１３のゲートをＸＤ1，Ｄ2からＸＤ9および追加した遅延回路出力のＤ10に切り替える。この切り替えは簡単なデジタル回路による従来技術で実現できるので方法の説明は省略する。
【００６３】
本実施例ではパルス出力が直接スイッチトランジスタで駆動されておりしかもその各スイッチトランジスタのゲートに印加されるスイッチング信号には細いパルスが含まれない。従来の出力波形は図１１（ｄ）に示したように振幅が十分振り切れずにつぶれてしまったり、十分な信号振幅を得るために消費電力の大きな出力回路を要する。この傾向は容性負荷を駆動するときにさらに顕著になり深刻な問題になるが、本発明によれば使用する回路デバイスの応答時間程度にきわめて細いパルスを生成するような場合においても低消費電力で振幅の大きい良好なパルス波形を得ることが出来る。
以上述べたように、本発明によれば簡単な回路によりデバイス性能の極限までの細いパルスを容易に発生できる。０．１８μプロセスのＣＭＯＳ集積回路で１０ＧＨｚ程度の短パルスの発生が可能でありその効果が大きい。
【００６４】
（第５の実施の形態）
以上説明したパルス発生回路は、極めて小型で消費電力が少なく、且つ、ＵＷＢ通信に用いるに理想的なパルス信号を得ることができるため、周囲に無用な影響を及ぼさず、且つ、他からの妨害を受け難い短距離の微小電力の通信への応用等も極めて有望である。
特にＵＷＢ通信は短距離の高速通信に適しており、従来の無線通信では不可能であったＧｂｐｓ（ギガビット/秒）以上の伝送量が期待できる。このような伝送量は従来のどの無線通信方式においても実現し得なかった値であり、また上記のように有線伝送路によっても様々な困難を伴う。さらにパルスによるＵＷＢ通信（ＩＲ）を行う回路は動作は間歇的でありパルスがアクティブな時だけ回路に電源が入っていれば良い。これによって回路に消費される電力を大幅に節約できる。さらに間歇動作であるためにこのシステムが組み込まれる機器の動作に与える妨害や機器から受ける妨害が少ない。本発明によるパルス発生回路を用いたＵＷＢ通信を機器内のデータ伝送に使用すると従来の銅線（有線路）による接続よりも低電力、高速でより低い外部への妨害、また高い耐干渉性を得ることができる。
例えば、自在継ぎ手やヒンジなどのように、姿勢や位置に関して相対変位が許容されるように結合された二つ以上の筐体間での信号の授受を無線で行うような機構部（結合機構部）を含む装置に適用するにも好適である。
【００６５】
図１６は図１乃至図８を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした本発明の実施形態としての電子装置の構成例を表すブロック図である。
図１６において、二つの筐体は、その一方である、送信部ブロックＡ８１２、および、同、他方である受信部ブロックＡ８１３として構成され、送信部ブロックＡ８１２から受信部ブロックＡ８１３へデータを送信する。送信部ブロックＡ８１２では、送信情報を生成ないし保有する回路要素Ａ８０１から送信回路Ａ８０２を介して、送信アンテナＡ８１０から電磁波を放射する。
【００６６】
この実施形態では、送信回路Ａ８０２内に、図１乃至図８を参照して説明したパルス発生回路を適用して送信アンテナＡ８１０に伝送情報に相応して変調された送信電力を供給するための回路部が構成されている。
この送信アンテナＡ８１０から放射された電磁波は空中の無線伝播路Ａ８０８を通して伝播する。
【００６７】
受信部ブロックＡ８１３には、無線伝播路Ａ８０８通して伝播する送信情報を受信アンテナＡ８１１および受信部Ａ８０６を通して受信する回路要素Ａ８０４が設けられている。尚、送信部ブロックＡ８１２および受信部ブロックＡ８１３間では、送信部ブロックＡ８１２にはインターフェース回路Ａ８０３が、受信部ブロックＡ８１３にはインターフェース回路Ａ８０５が各設けられ、両インターフェース回路Ａ８０３、Ａ８０５間を結ぶ有線路Ａ８０７を介して一部の信号ないし電力の授受が行われ得るように構成されている。
【００６８】
この有線路にて低速の信号を伝送するのは容易であり、無線通信部の同期信号を伝送することができる。これによって、無線通信部では同期捕捉や追跡といった面倒な手続きや回路が不要となり回路の簡略化が可能となる。また、セキュリティ強化のための暗号鍵を送り任意に鍵を変更しながら無線通信を行うこともできる。
送信アンテナＡ８１０から放射される電磁界は法律によって定められる上限を超えないように設定される。免許を要しない無線局として許容される放射レベルはＥＭＩの規定よりもはるかに低いレベルであるが、通信距離が至近距離であるため、リンクバジェットを適当に設定することで十分な品質の通信路を確保できる。
【００６９】
画像を含むデータのように高速伝送が必要な大量情報は信号線を介して伝えられるのでなく、無線により空間を伝播するため、信号線を使う必要がなくなり、それに伴うコネクタやヒンジ構造（結合機構部）における機構上の或いはまた電気的な更には製造上の種々の問題を一掃することができる。
また、従来の信号線による伝送では、高速化に伴い浮遊容量への充放電が多くなり、消費電力が増加し、さらに信号線路から発射される不要放射電力が増加し、周囲の機器への干渉対策が困難となるという欠点があった。また、信号線による伝送では、ロジックレベルが規定されているため、本質的に消費電力を減らすことができず、不要放射を減らすには、シールド強化などの対処療法しか方法がなかった。
【００７０】
これに対して、この実施形態のような構成によれば、同一システム内という至近距離において十分な通信品質を確保できれば良いので、送信アンテナＡ８１０からの放射電力をこの値程度まで下げることができ、消費電力の増大が本質的に改善され、ＥＭＩ対策が容易となる。また、通信線路のインピーダンスマッチングのための終端に伴う消費電力の増大や、部品配置、線路の引きまわし等の制約から解放される。
尚、図１６の構成例では、便宜上、専ら送信部ブロックＡ８１２から受信部ブロックＡ８１３へデータを送信するが如くに説明したが、両ブロック間で双方向の通信を行うように構成され得ることは言うまでもない。
【００７１】
（第６の実施の形態）
図１７は、図１６を参照して説明した無線通信をクラムシェル型携帯電話機に適用した例を表す図である。図１７（ａ）はクラムシェル型携帯電話機を開いたときの状態を示す斜視図であり、図１７（ｂ）は、同クラムシェル型携帯電話機を閉じたときの状態を示す斜視図である。
【００７２】
図１７（ａ）および図１７（ｂ）において、第１筐体部Ａ９０１の表面には、操作ボタンＡ９０４が配置されると共に、第１筐体部Ａ９０１の下端にはＡマイク９０５が設けられ、第１筐体部Ａ９０１の上端には外部無線通信用アンテナＡ９０６が取り付けられている。また、第２筐体部Ａ９０２の表面（開いた状態で現れる面）には、表示体Ａ９０８が設けられるとともに、第２筐体部Ａ９０２の上端にはスピーカＡ９０９が設けられている。
【００７３】
また、第２筐体部Ａ９０２の裏面（閉じた状態での外面）には、表示体Ａ９１１および撮像素子Ａ９１２が設けられている。なお、上述の表示体Ａ９０８およびＡ９１１としては、例えば、液晶表示パネル、有機ＥＬパネルまたはプラズマディスプレイパネルなどが適用される。また、撮像素子Ａ９１２としては、ＣＣＤまたはＣＭＯＳセンサなどが適用される。
【００７４】
第１筐体部Ａ９０１および第２筐体部Ａ９０２には、第１筐体部Ａ９０１と第２筐体部Ａ９０２との間で内部無線通信を行う内部無線通信用アンテナＡ９０７およびＡ９１０がそれぞれ設けられている。図示のように、第１筐体部Ａ９０１および第２筐体部Ａ９０２結合機構部としてのヒンジＡ９０３を介して連結され、第２筐体部Ａ９０２をヒンジＡ９０３を支点として回転させることにより、第２筐体部Ａ９０２を第１筐体部Ａ９０１上に折り畳むことができる。
【００７５】
上述のようにして、第２筐体部Ａ９０２を第１筐体部Ａ９０１上に閉じることにより、操作ボタンＡ９０４を第２筐体部Ａ９０２にて保護することができ、携帯電話を持ち歩く時に操作ボタンＡ９０４が誤って操作されることを防止することができる。また、第２筐体部Ａ９０２を第１筐体部Ａ９０１から開くことにより、表示体Ａ９０８を見ながら操作ボタンＡ９０４を操作したり、スピーカＡ９０９およびマイクＡ９０５を使いながら通話したり、操作ボタンＡ９０４を操作しながら撮像を行ったりすることができる。
【００７６】
また、クラムシェル構造を用いることにより、第２筐体部Ａ９０２のほぼ一面全体に表示体Ａ９０８を配置することができ、携帯電話機としての携帯性を損なうことなく、表示体Ａ９０８のサイズを拡大させることを可能として、視認性を向上させることができる。
上述の構成において、この携帯電話機では、第１筐体部Ａ９０１に内部無線通信用アンテナＡ９０７を、および、第２筐体部Ａ９０２に内部無線通信用アンテナＡ９１０をそれぞれ設けることにより、これらの内部無線通信用アンテナＡ９０７およびＡ９１０を用いた内部無線通信にて第１筐体部Ａ９０１と第２筐体部Ａ９０２との間のデータ伝送を行うように構成されていることを特徴としている。
【００７７】
即ち、図１７の携帯電話機では、内部無線通信用アンテナＡ９０７が図１６の電子装置における送信アンテナＡ８１０に相応し、内部無線通信用アンテナＡ９１０が図１６の電子装置における受信アンテナＡ８１１に相応する。
図１７の携帯電話機において、内部無線通信用アンテナＡ９０７側（第１筐体部Ａ９０１側）には、図１６の電子装置における送信部Ａ８０２に相応する回路部を含む送信部ブロックＡ８１２に相当する回路部が設けられている。
【００７８】
また、同様に、図１７の携帯電話機の内部無線通信用アンテナＡ９１０側（第２筐体部Ａ９０２側）には図１６の電子装置における受信部Ａ８０６に相応する回路部を含む受信部ブロックＡ８１３に相当する回路部が設けられている。
尚、図１６の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図１７においても該当するものであることは勿論である。
【００７９】
上述の構成により、例えば、外部無線通信用アンテナＡ９０６を介して第１筐体部Ａ９０１に取り込まれた画像データや音声データを、内部無線通信用アンテナＡ９０７およびＡ９１０を用いた内部無線通信によって第２筐体部Ａ９０２に送り、表示体Ａ９０８に画像を表示させたり、スピーカＡ９０９から音声を出力させたりすることができる。
また、撮像素子Ａ９１２によって撮像された撮像データを、内部無線通信用アンテナＡ９０７およびＡ９１０を用いた内部無線通信によって第２筐体部Ａ９０２から第１筐体部Ａ９０１に送り、外部無線通信用アンテナ９０６を介して外部に送出させることができる。上述のように、第１筐体部Ａ９０１と第２筐体部Ａ９０２との間のデータ伝送を有線で行う必要がなくなり、多ピン化されたフレキシブル配線基板をヒンジＡ９０３に通す必要がなくなる。
【００８０】
このため、ヒンジＡ９０３の構造の複雑化を招来せず、従って、実装工程の煩雑化を回避することができ、コストアップを抑制しつつ、携帯電話の小型薄型化および信頼性の向上を図ることが可能となるとともに、携帯電話機としての携帯性を損なうことなく、携帯電話の大画面化および多機能化を図ることができる。
このように、機器内部においても信号伝送に無線通信を使用すると効果が大きいが、内部通信に本発明に基づくパルス発生回路を使用したパルス通信を用いると、与干渉性、耐干渉性に優れた無線通信が可能である。すなわち携帯電話機のように、別に機器本来の目的である通信回路を有するような電子機器においても、その本来の目的とする無線通信に対する影響や妨害、あるいは機器本来の目的とする無線通信から受ける影響や妨害を極小に抑制することができる。
なお、上述のような無線通信の技術は、クラムシェル型携帯電話機に限らず、他の形態の携帯電話機や、ビデオカメラ、ＰＤＡ（Personal Digital Assistance）、ノート型パーソナルコンピュータ、その他の電子機器に適用することもできる。
【００８１】
（第７の実施の形態）
図１６および図１７を参照して説明した実施形態では、図１乃至図８を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした構成を採るものであった。
しかしながら、本発明の技術思想は、このように二分された筐体間での信号の授受を無線通信で行うような形態に限定されるものではない。
【００８２】
即ち、同一の筐体内に、図１６の送信部ブロックＡ８１２に相応する送信用の回路部と、受信部ブロックに相応する受信用の回路部とを備え、これら送信および受信用の両回路部間で図１乃至図８を参照して説明したパルス発生回路を適用して通信を行うような形態を採ることができる。次に、このような実施形態について例示し、本発明の技術思想について更に説明する。
【００８３】
図１８は本発明による電子装置の実施例の一つである液晶プロジェクタの構成を示す図であり、図１８（ａ）は液晶プロジェクタの要部を示す図、図１８（ｂ）は図１８（ａ）の液晶プロジェクタ内の一つのライトバルブの詳細を表す図である。
図１８（ａ）において、プロジェクタはその筐体Ａ１０１０の大部分を光学系が占める。すなわち、光源Ａ１００１から発せられた光（白色光）は光学系Ａ１００２（破線内）により三原色に分解される。ここで、光学系Ａ１００２は主としてハーフミラーＨＭや光学フィルタおよびレンズＬＺにより構成される。それぞれの光は液晶によるライトバルブＡ１００５、ライトバルブＡ１００６、ライトバルブＡ１００７により光変調された後、プリズムで構成される光学系Ａ１００３により合成され、光学系Ａ１００４により拡大投影される。
【００８４】
ライトバルブＡ１００５、ライトバルブＡ１００６、ライトバルブＡ１００７を制御するための回路は基板Ａ１００８、Ａ１００９に搭載される。変調器Ａ１０１２はライトバルブ制御のための表示データ信号を変調し、電磁波として送信アンテナＡ１０１１から放射される。
図１８（ｂ）において、透過液晶による光シャッターＡ１０２１を駆動する半導体集積回路による液晶ドライバＡ１０２２（通常複数個の半導体集積回路より構成される。）は、図１８（ａ）の送信アンテナＡ１０１１から送信された表示データ信号を、受信アンテナＡ１０２３により受信し、該受信した信号を復調した信号によって、光シャッターＡ１０２１を駆動する。
【００８５】
一方、本例のプロジェクタでは、光シャッターＡ１０２１や液晶ドライバＡ１０２２を駆動するための電力は、コネクタＡ１０２４を介して受け取ることができるように構成されている。
送信アンテナＡ１０１１から多重されて送信される電磁波による表示データ信号は、これら多重された信号を分離して各個に受信可能なように、符号拡散による方法や異なる電磁波の変調周波数を用いる方法あるいはタイムスロットを決めてアドレシングする方法などにより、特定の正規の受信回路ブロック（モジュール）が指定される。
【００８６】
このようなアドレシング方法を取ることにより、送信アンテナＡ１０１１から送信された電磁波信号は３つあるライトバルブのうちの指定されたライトバルブに正しく伝えられる。アドレス指定はライトバルブ毎でもよいし、また、図１８（ｂ）に示すように一つのライトバルブに複数の液晶ドライバが搭載され、その各々に対してアドレス指定することも可能である。
【００８７】
以上、図１８（ａ）および図１８（ｂ）を参照して説明した液晶プロジェクタとしての実施形態から容易に理解されるとおり、本実施形態の電子装置は、送信信号を電磁波信号に変換する電磁波変換部と、電磁波信号を無線送信する送信部とを備える送信用の回路部（図１８の装置では、ライトバルブ制御のための表示データ信号を変調し、電磁波として送信アンテナＡ１０１１に供給する変調器Ａ１０１２および送信アンテナＡ１０１１等であって、図１６の送信部ブロックＡ８１２に相応）と、前記電磁波信号を受信する受信部と受信した電磁波信号を前記送信信号に復元する電磁波復元部とを備える受信用の回路部（図１８の装置では、受信アンテナＡ１０２３および該受信アンテナＡ１０２３により受信した信号を復調して光シャッターＡ１０２１を駆動するための信号を得る回路部であって、図１６の受信部ブロックに相応）とが、同一筐体内に収容されて構成されているものであるということができる。
【００８８】
上述の技術は、これを敷衍するに、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されている電子装置であることが明らかである。
上述の構成において、送信用の回路部および受信用の回路部は、それぞれ、回路基板或いは回路ブロックとしてモジュール化されて構成され得る。
【００８９】
そして、上記構成の電子装置では、信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
また、インピーダンスマッチングのための終端やデータ伝送速度の高速化に伴なう消費電力の増大といった問題も回避できる。更に、配線の引き回しや部品配置の制約がなくなり、電子装置のデザインや使い勝手を向上することができる。
また信号伝送に使用される電磁波は同一筐体という至近距離で行われるため、この距離内での通信が確保できさえすれば良く、放射電磁波の強度を限界まで下げることが出来るのでＥＭＩ特性が本質的に改善され対策が容易になる。
【００９０】
特に、図１８を参照して例示した液晶プロジェクタの場合では、従来、液晶プロジェクタ内では筐体体積の大部分を光学系が占め、光経路を避けて配線したり、光経路を避けて部品を配置したりする必要があり、更には、光源から発せられる熱が筐体内にこもるため、配線の熱対策も必要であった。ここに本発明を実施することによって、信号伝送が電磁波により空間伝送されるため、従来のこの種の困難さは著しく緩和される。
なお、上述のような無線通信の技術は、プロジェクタに限らず、携帯電話機や、ビデオカメラ、ＰＤＡ（Personal Digital Assistance）、ノート型パーソナルコンピュータ、その他の電子機器での同一筐体内の信号送受信に適用することもできる。
【産業上の利用可能性】
【００９１】
本発明は短パルスを利用するＵＷＢ通信に利用すれば特にその効果が大きい。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施の形態に係るパルス発生回路の図である。
【図２】ＣＭＬによる排他的論理和回路を説明する図である。
【図３】本発明の第１の実施の形態に係るパルス発生回路の動作を説明するタイム図である。
【図４】本発明の第２の実施の形態に係るパルス発生回路の図、およびその動作を説明するタイム図である。
【図５】本発明の第３の実施の形態に係るパルス発生回路の図、およびその動作を説明するタイム図である。
【図６】本発明に係るパルス発生回路で発生したパルスを使った通信の受信部の要部を説明する図、およびその動作を説明するタイム図である。
【図７】本発明の第４の実施の形態に係るパルス発生回路の図である。
【図８】本発明の第４の実施の形態に係るパルス発生回路の動作を説明するタイム図である。
【図９】従来のパルス発生回路の図と動作タイム図である。
【図１０】従来の、および本発明で発生しようとするパルスを説明する説明図である。
【図１１】従来のパルス発生回路の図と動作タイム図である。
【図１２】従来のパルス発生回路の図である。
【図１３】従来のパルス発生回路の図と動作タイム図である。
【図１４】従来のパルス発生回路の図である。
【図１５】従来のパルス発生回路の動作タイム図およびその課題を説明する図である。
【図１６】本発明の第５の実施の形態に係る、図１乃至図８を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした本発明の実施形態としての電子装置の構成例を表すブロック図である。
【図１７】本発明の第６の実施の形態に係る、図１６を参照して説明した無線通信をクラムシェル型携帯電話機に適用した例を表す図である。
【図１８】本発明の第７の実施の形態に係る、本発明による電子装置の実施例の一つである液晶プロジェクタの構成を示す図である。
【符号の説明】
【００９３】
４０３、６０２、７０１〜７０９、７７０、１２０１〜１２０９…遅延回路 １０１〜１０７、５０６…排他的論理和回路 ４０４…ＡＮＤ−ＯＲゲート ４０５，５０５…パルス発生回路 ６０３…乗算回路 ６０４…ローパスフィルタまたは積分回路 ７１０〜７４１…スイッチトランジスタ ７６８、７６９…トランスミッションゲートのトランジスタ ７４６…第１の電位レベルを与えるノード ７４５…第２の電位レベルを与えるノード
【特許請求の範囲】
【請求項１】
縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる乗算回路とで構成されることを特徴とするパルス発生回路。
【請求項２】
縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる乗算回路と、前記遅延回路に入力する信号のパルス幅を所定の時間増減する回路より構成されることを特徴とするパルス発生回路。
【請求項３】
縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる第１の乗算回路と、前記乗算回路出力信号と入力信号を乗算する第２の乗算回路より構成されることを特徴とするパルス発生回路。
【請求項４】
前記乗算回路は前記遅延回路の各段の出力論理値の排他的論理和をとる論理回路で構成されることを特徴とする請求項１乃至３の何れか一項に記載のパルス発生回路。
【請求項５】
前記乗算回路は段を追うごとにその信号数がほぼ１/２になるよう多段接続したＮ−１個の２入力排他的論理和回路によって構成され、かつｋ段目（ｋは整数）の出力信号の最小パルス幅はパルス継続時間／２k未満とならないように前記２入力排他的論理和回路の入力ペアを接続したことを特徴とする請求項２乃至４の何れか一項に記載のパルス発生回路。
【請求項６】
縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とするパルス発生回路。
【請求項７】
縦続接続されたＮ＋２段（Ｎは正の整数）の遅延回路と、前記遅延回路に前置され前記遅延回路へ入力される信号のパルス幅を前記遅延回路1段分の遅延量だけ増減するパルス幅増減回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎ＋１の偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記パルス幅増減回路の出力パルス幅が狭いときには１≦ｉ≦Ｎ＋１の偶数のiについて前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとり、前記パルス幅増減回路の出力パルス幅が広いときには３≦ｉ≦Ｎ＋２前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とするパルス発生回路。
【請求項８】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、請求項１乃至７の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とする電子装置。
【請求項９】
同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、請求項１乃至７の何れか一項に記載のパルス発生回路を適用して構成されことを特徴とする電子装置。
【請求項１０】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、請求項１乃至７の何れか一項に記載のパルス発生回路を適用して行うことを特徴とする情報伝送方法。
【請求項１１】
同一筐体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行う情報伝送方法であって、前記無線による信号の授受を、請求項１乃至７の何れか一項に記載のパルス発生回路を適用して行うことを特徴とする情報伝送方法。
【請求項１】
縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる乗算回路とで構成されることを特徴とするパルス発生回路。
【請求項２】
縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる乗算回路と、前記遅延回路に入力する信号のパルス幅を所定の時間増減する回路より構成されることを特徴とするパルス発生回路。
【請求項３】
縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力の積をとる第１の乗算回路と、前記乗算回路出力信号と入力信号を乗算する第２の乗算回路より構成されることを特徴とするパルス発生回路。
【請求項４】
前記乗算回路は前記遅延回路の各段の出力論理値の排他的論理和をとる論理回路で構成されることを特徴とする請求項１乃至３の何れか一項に記載のパルス発生回路。
【請求項５】
前記乗算回路は段を追うごとにその信号数がほぼ１/２になるよう多段接続したＮ−１個の２入力排他的論理和回路によって構成され、かつｋ段目（ｋは整数）の出力信号の最小パルス幅はパルス継続時間／２k未満とならないように前記２入力排他的論理和回路の入力ペアを接続したことを特徴とする請求項２乃至４の何れか一項に記載のパルス発生回路。
【請求項６】
縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とするパルス発生回路。
【請求項７】
縦続接続されたＮ＋２段（Ｎは正の整数）の遅延回路と、前記遅延回路に前置され前記遅延回路へ入力される信号のパルス幅を前記遅延回路1段分の遅延量だけ増減するパルス幅増減回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎ＋１の偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記パルス幅増減回路の出力パルス幅が狭いときには１≦ｉ≦Ｎ＋１の偶数のiについて前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとり、前記パルス幅増減回路の出力パルス幅が広いときには３≦ｉ≦Ｎ＋２前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とするパルス発生回路。
【請求項８】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、請求項１乃至７の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とする電子装置。
【請求項９】
同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、請求項１乃至７の何れか一項に記載のパルス発生回路を適用して構成されことを特徴とする電子装置。
【請求項１０】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、請求項１乃至７の何れか一項に記載のパルス発生回路を適用して行うことを特徴とする情報伝送方法。
【請求項１１】
同一筐体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行う情報伝送方法であって、前記無線による信号の授受を、請求項１乃至７の何れか一項に記載のパルス発生回路を適用して行うことを特徴とする情報伝送方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００７−２７４６８１（Ｐ２００７−２７４６８１Ａ）
【公開日】平成１９年１０月１８日（２００７．１０．１８）
【国際特許分類】
【出願番号】特願２００７−５８４５０（Ｐ２００７−５８４５０）
【出願日】平成１９年３月８日（２００７．３．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１９年１０月１８日（２００７．１０．１８）
【国際特許分類】
【出願日】平成１９年３月８日（２００７．３．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]