パワーオンリセット回路
【課題】誤動作を起こす可能性があった。
【解決手段】電源投入初期もしくは電源電圧降下時にリセット信号を発生し初期化するパワーオンリセット回路であって、電源電圧に応じた電圧を分圧した第１の比較電圧を生成する第１の比較電圧生成部と、電源電圧に応じた第１の電圧を出力する基準電圧生成部と、電源電圧端子と第１のノードとの間に接続され、制御端子に前記第１の電圧を入力するデプレッション型の第１のトランジスタと、前記第１のノードと接地端子との間に接続され、制御端子が前記第１のノードに接続されるエンハンスメント型の第２のトランジスタと、を備え、前記第１のノードの電位に応じた電圧を第２の比較電圧として生成する第２の比較電圧生成部と、前記第１、第２の比較電圧との比較結果に応じてリセット信号を出力する比較器と、を有するパワーオンリセット回路。
【解決手段】電源投入初期もしくは電源電圧降下時にリセット信号を発生し初期化するパワーオンリセット回路であって、電源電圧に応じた電圧を分圧した第１の比較電圧を生成する第１の比較電圧生成部と、電源電圧に応じた第１の電圧を出力する基準電圧生成部と、電源電圧端子と第１のノードとの間に接続され、制御端子に前記第１の電圧を入力するデプレッション型の第１のトランジスタと、前記第１のノードと接地端子との間に接続され、制御端子が前記第１のノードに接続されるエンハンスメント型の第２のトランジスタと、を備え、前記第１のノードの電位に応じた電圧を第２の比較電圧として生成する第２の比較電圧生成部と、前記第１、第２の比較電圧との比較結果に応じてリセット信号を出力する比較器と、を有するパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット回路に関するものである。
【背景技術】
【０００２】
回路システムの電源を投入した際、電源電圧が低い電圧値となっている状態では回路システムが誤動作する可能性がある。これを防止するため、電源電圧が一定値以上になったことを確認して回路システムの動作を開始させる機能が必要となる。この機能は、パワーオンリセット（ＰＯＲ）と称される。
【０００３】
パワーオンリセット機能を実現する一般的な構成は、電源電圧に比例して大きくなる電圧値と基準電圧値をコンパレータで比較する構成となる。この基準電圧の値が温度やプロセスばらつきに対して変動してしまうと、正確なパワーオンリセット機能を実現できない。このため、上記基準電圧の値を温度やプロセスばらつきに対して変動を小さくし、安定で正確なパワーオンリセット機能を実現する技術が求められている。
【０００４】
このような技術の一例として特許文献１が開示されている。この特許文献１に、図９に示すようなパワーオンリセット回路１が開示されている。図９に示すように、パワーオンリセット回路１は、基準電圧生成部１１、１２と、コンパレータＣＭＰ１１とを有する。
【０００５】
基準電圧生成部１１は、ＰＭＯＳトランジスタＭＰ１１と、抵抗Ｒ１１、Ｒ１２と、容量Ｃ１１とを有する。基準電圧生成部１２は、ＰＭＯＳトランジスタＭＰ１２〜ＭＰ１４と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ダイオードＤ１１と、抵抗Ｒ１３、Ｒ１４とを有する。
【０００６】
ＰＭＯＳトランジスタＭＰ１１は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１１、ゲートがノードＮ１４に接続される。ＰＭＯＳトランジスタＭＰ１２は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１３、ゲートがノードＮ１１に接続される。ＰＭＯＳトランジスタＭＰ１３は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１３、ゲートがノードＮ１４に接続される。ＰＭＯＳトランジスタＭＰ１４は、ソースが電源端子ＶＤＤ、ドレイン及びゲートがノードＮ１４に接続される。ＰＭＯＳトランジスタＭＰ１５は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１６、ゲートがノードＮ１４に接続される。
【０００７】
ＮＭＯＳトランジスタＭＮ１１は、ドレイン及びゲートがノードＮ１３、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１２は、ドレインがノードＮ１４、ソースがノードＮ１５、ゲートがノードＮ１３に接続される。
【０００８】
抵抗Ｒ１１は、一端がノードＮ１１、他端がノードＮ１２に接続される。抵抗Ｒ１２は、一端がノードＮ１２、他端が接地端子ＧＮＤに接続される。抵抗Ｒ１３は、一端がノードＮ１５、他端が接地端子ＧＮＤに接続される。抵抗Ｒ１４は、一端がノードＮ１６、他端がノードＮ１７に接続される。
【０００９】
容量Ｃ１１は、一端がノードＮ１１、他端が接地端子ＧＮＤに接続される。ダイオードＤ１１は、アノードがノードＮ１７、カソードが接地端子ＧＮＤに接続される。コンパレータＣＭＰ１１は、ノードＮ１６の電圧Ｖｒｅｆ、Ｎ１２の電圧ＶＡを比較して、その比較結果を出力端子ＯＵＴに出力する。
【００１０】
ここで、ＰＭＯＳトランジスタＭＰ１２と容量Ｃ１１でスタートアップ部１３を構成する。また、ＰＭＯＳトランジスタＭＰ１３〜ＭＰ１５と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、抵抗Ｒ１３、Ｒ１４と、ダイオードＤ１１とでＢＧＲ回路１４を構成する。
【００１１】
スタートアップ部１３及びパワーオンリセット回路１は、以下のような動作を行う。まず、充電前の容量Ｃ１１は、ノードＮ１１に接地電圧ＧＮＤを伝達する。このため、ＰＭＯＳトランジスタＭＰ１２が、オン状態となりノードＮ１３に電源電圧ＶＤＤを伝達する。このことから、電源投入初期状態であっても、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２に基準電流を流させ、基準電圧生成部１２を強制的に能動状態とさせる。
【００１２】
そして、上記基準電流に応じて流れる電流により、ノードＮ１２に生成される電圧ＶＡと、ノードＮ１６に生成される電圧Ｖｒｅｆとの比較をコンパレータＣＭＰ１１により行う。この比較結果を利用して、回路のパワーオンリセットを実現する。ここで、ノードＮ１６の電圧Ｖｒｅｆは、基準電圧生成部１２が備えるＢＧＲ回路により生成されるため、素子のばらつきや温度依存に影響を受けにくい。このため、パワーオンリセット回路１は、安定したパワーオンリセット動作を行うことができる。
【００１３】
図１０に、パワーオンリセット回路１の動作波形を示す。図１０に示すように、時刻ｔ０に電源が投入され、徐々に電源電圧ＶＤＤが上昇する。電源電圧投入直後はＢＧＲ回路が動作していないため、電圧Ｖｒｅｆ、ＶＡが共に低い値となる。そして、ＢＧＲ回路内部の電位が上昇し始め、電圧Ｖｒｅｆの電位が上昇し所定の基準電圧に落ち着く。一方、電圧ＶＡは、電源電圧ＶＤＤと共に上昇を続け、時刻ｔ２で基準電圧Ｖｒｅｆより高くなる。このため、コンパレータＣＭＰ１１の比較結果として、出力端子ＯＵＴから出力されるパワーオンリセット信号が、時刻ｔ２以降にロウレベルとなる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平８−１８６４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、図１０に示すように電源電圧投入直後の時刻ｔ０〜ｔ１では、ＢＧＲ回路の動作電流が十分でないため、電圧ＶＡがＶｒｅｆより高くなる可能性がある。このため、本来ならば、コンパレータＣＭＰ１１の比較結果として、ハイレベルのパワーオンリセット信号が出力されるべきところが、ロウレベルの信号が出力端子ＯＵＴに出力される可能性がある。このように、パワーオンリセット回路１では、電源電圧投入直後に誤った出力値を出力してしまう問題がある。
【００１６】
このような問題を解決する手段とし、パワーオンリセット回路２の構成が特許文献１に記載されている。図１１にパワーオンリセット回路２の構成を示す。図１１に示すように、パワーオンリセット回路２は、基準電圧生成部２１、２２と、コンパレータＣＭＰ１１、ＣＭＰ１２と、ＯＲ回路ＯＲ１１とを有する。なお、基準電圧生成部２２は、ＢＧＲ回路２３を有する。
【００１７】
基準電圧生成部２１は、ＰＭＯＳトランジスタＭＰ１１と、抵抗Ｒ１１〜Ｒ１５と、容量Ｃ１１とを有する。基準電圧生成部２２は、ＰＭＯＳトランジスタＭＰ１２〜ＭＰ１４と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ダイオードＤ１１〜Ｄ１３とを有する。
【００１８】
パワーオンリセット回路２は、パワーオンリセット回路１に新たに、抵抗Ｒ１５と、ダイオードＤ１２、Ｄ１３と、コンパレータＣＭＰ１２と、ＯＲ回路ＯＲ１１を加えた構成となっている。このようなパワーオンリセット回路２は、パワーオンリセット回路１の問題点を解決するため、ノードＮ１８の電圧ＶＢとノードＮ１３の電圧ＶＣとを比較するコンパレータＣＭＰ１２を儲けている。そして、そのコンパレータＣＭＰ１２の比較結果とコンパレータＣＭＰ１１との比較結果とをＯＲ回路ＯＲ１１により和演算している。この和演算の結果をパワーオンリセット信号とする。
【００１９】
図１２に、パワーオンリセット回路２の動作波形を示す。図１２に示すように、ノードＮ１３の電圧ＶＣは、電源電圧ＶＤＤに追随して大きくなり、ＢＧＲ回路が安定して動作する電圧値に落ち着く。ノードＮ１８の電圧ＶＢは、ノードＮ１２の電圧ＶＡよりも大きな傾きを持って上昇する。このため、図１２に示すように、電圧ＶＡと電圧Ｖｒｅｆが交わる時刻ｔ３よりも、早い時刻ｔ２に電圧ＶＢと電圧ＶＣが交わる。このため、これらのコンパレータＣＭＰ１１、ＣＭＰ１２の出力の和演算を取ることにより、パワーオンリセット回路１で、電源電圧投入直後に誤った値を出力していた問題を解決している。
【００２０】
しかし、パワーオンリセット回路２にも以下のような問題点がある。電源電圧ＶＤＤの立ち上がりスピードが速い場合、図１３に示すように、ノードＮ１３の電圧ＶＣが電源電圧ＶＤＤに追随できずに電圧の立ち上がりが遅れる可能性がある。このとき、電圧の立ち上がりが遅れた時間分だけ電圧値の大小が不確定な期間Ｔｄ１ができてしまい、図１３の時刻ｔ０〜ｔ１において、コンパレータＣＭＰ１２の出力が誤った値を出力してしまう可能性がある。このため、電源電圧ＶＤＤの立ち上がりが想定以上に急な場合、パワーオンリセット回路２から出力されるパワーオンリセット信号も電源電圧投入直後に誤った出力値を出力してしまう問題がある。
【００２１】
このように、電源投入初期状態であっても、正確にパワーオンリセット信号を生成可能なパワーオンリセット回路が求められている。
【課題を解決するための手段】
【００２２】
本発明は、半導体装置の電源電圧供給開始時もしくは前記電源電圧降下時にリセット信号を発生し、その半導体装置の内部回路を初期化するパワーオンリセット回路であって、前記電源電圧に応じた電圧を所定の比率で分圧した第１の比較電圧を生成する第１の比較電圧生成部と、前記電源電圧に応じた第１の電圧を出力する基準電圧生成部と、前記電源電圧を供給する電源電圧端子と第１のノードとの間に接続され、制御端子に前記第１の電圧を入力するデプレッション型の第１のトランジスタと、前記第１のノードと接地端子との間に接続され、制御端子が前記第１のノードに接続されるエンハンスメント型の第２のトランジスタと、を備え、前記第１のノードの電位に応じた電圧を第２の比較電圧として生成する第２の比較電圧生成部と、前記第１、第２の比較電圧を比較し、その比較結果に応じて前記リセット信号を出力する比較器と、を有するパワーオンリセット回路である。
【００２３】
本発明にかかるパワーオンリセット回路は、電源電圧端子と接地端子との間に直列接続されたデプレッション型の第１のトランジスタとエンハンスメント型の第２のトランジスタによる第２の比較電圧生成部を有する。このデプレッション型の第１のトランジスタとエンハンスメント型の第２のトランジスタは第１のノードで接続され、第２のトランジスタは制御端子が第１のノードに接続されている。このため、第１のノードの電圧は、電源が投入された初期状態では、電源電圧が上昇すると、ほぼ同じ電位で追従して上昇する。
【００２４】
そして、第１のノードの電圧は、電源電圧が所定の電圧より大きくなると、一定の電圧になる。このため、その第１のノードに応じた第２の比較電圧と、電源電圧に応じた電圧を所定の比率で分圧した第１の比較電圧とは、電源投入初期状態であっても、大小関係が不確定になることがなく、比較器の出力するリセット信号が誤った値となることを防ぐことが可能となる。
【発明の効果】
【００２５】
本発明にかかるパワーオンリセット回路は、リセット信号が誤った値となることを防ぐことが可能となる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態１にかかるパワーオンリセット回路の構成である。
【図２】実施の形態１にかかるパワーオンリセット回路の動作波形である。
【図３】実施の形態２にかかるパワーオンリセット回路の構成である。
【図４】実施の形態２にかかるパワーオンリセット回路の動作波形である。
【図５】実施の形態３にかかるパワーオンリセット回路の構成である。
【図６】従来のパワーオンリセット回路の問題点を説明するための動作波形である。
【図７】その他の実施の形態にかかるパワーオンリセット回路の構成である。
【図８】その他の実施の形態にかかるパワーオンリセット回路の構成である。
【図９】従来のパワーオンリセット回路の構成である。
【図１０】従来のパワーオンリセット回路の問題点を説明するための動作波形である。
【図１１】従来のパワーオンリセット回路の構成である。
【図１２】従来のパワーオンリセット回路の動作波形である。
【図１３】従来のパワーオンリセット回路の問題点を説明するための動作波形である。
【発明を実施するための形態】
【００２７】
発明の実施の形態１
【００２８】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかるパワーオンリセット回路１００の構成を示す。図１に示すように、パワーオンリセット回路１００は、基準電圧生成回路１１０と、比較電圧生成部１２０、１３０と、コンパレータ（比較器）ＣＭＰ１５０とを有する。
【００２９】
基準電圧生成回路１１０は、電源端子ＶＤＤからの電源電圧ＶＤＤを電源とし、所定の基準電圧を生成する。例えば、図９の基準電圧生成部１２のＢＧＲ回路１４や図１１の基準電圧生成部２２のＢＧＲ回路２３のような構成であってもよい。基準電圧生成回路１１０は、電源投入初期の電源電圧ＶＤＤが低い場合、内部回路の駆動電流が十分でなく、能動状態となれない。このため電源電圧ＶＤＤが上昇しても、出力である基準電圧Ｖｒｅｆが、その電源電圧ＶＤＤに追従できずに低電位となる。
【００３０】
比較電圧生成部１２０は、抵抗Ｒ１１、Ｒ１２を有する。抵抗Ｒ１１は、一端が電源端子ＶＤＤ、他端がノードＮ１２に接続される。抵抗Ｒ１２は、一端がノードＮ１２、他端が接地端子ＧＮＤに接続される。なお、ノードＮ１２に現れる電圧を比較電圧ＶＡとする。この比較電圧ＶＡは、上記回路の接続構成からもわかるように、電源電圧ＶＤＤが上昇すると同様に追従して電圧が上昇する。
【００３１】
比較電圧生成部１３０は、ＮＭＯＳトランジスタＤＰＭＮ１０１、ＭＮ１０１を有する。ここで、ＮＭＯＳトランジスタＤＰＭＮ１０１は、デプレッション型トランジスタである。ＮＭＯＳトランジスタＭＮ１０１は、エンハンスメント型トランジスタである。
【００３２】
ＮＭＯＳトランジスタＤＰＭＮ１０１は、ドレインが電源端子ＶＤＤ、ソースがノードＮ１０１に接続される。ＮＭＯＳトランジスタＤＰＭＮ１０１のゲートは、基準電圧生成回路１１０からの基準電圧Ｖｒｅｆが入力される。ＮＭＯＳトランジスタＭＮ１０１は、ドレイン及びゲートがノードＮ１０１、ソースが接地端子ＧＮＤに接続される。なお、ノードＮ１０１に現れる電圧を比較電圧ＶＤとする。
【００３３】
ここで、デプレッション型トランジスタであるＮＭＯＳトランジスタＤＰＭＮ１０１は、スレッショルド電圧が負の値をとる。よって、ゲート電圧が０Ｖ、つまり接地電圧ＧＮＤであっても、ドレイン電圧を与えることで、ドレイン電流が流れる。また、エンハンスメント型トランジスタであるＮＭＯＳトランジスタＭＮ１０１は、ゲートに印加される電圧がスレッショルド電圧より大きくなる場合にオン状態となり、ドレイン電流を流す。
【００３４】
コンパレータＣＭＰ１５０は、一方の入力端子がノードＮ１０１、他方の入力端子がノードＮ１２、出力端子がパワーオンリセット出力端子ＯＵＴに接続される。つまり、コンパレータＣＭＰ１５０は、比較電圧ＶＡ、ＶＤの電圧値を比較し、その比較結果をパワーオンリセット信号として出力する。なお、パワーオンリセット出力端子ＯＵＴに出力される信号の電圧をＶＯＵＴとする。
【００３５】
以上のような構成のパワーオンリセット回路１００の動作を説明する。図２にパワーオンリセット回路１００の動作波形を示す。なお、従来技術（例えば図９のパワーオンリセット回路１）のように、ＢＧＲ回路を利用した基準電圧生成回路からの基準電圧Ｖｒｅｆによりパワーオンリセット信号を生成する場合のパワーオンリセット信号の電圧波形をＶＯＵＴＰとして記載する。
【００３６】
図２に示すように、比較電圧生成部１２０は、電源電圧ＶＤＤを抵抗分圧した電圧である比較電圧ＶＡを出力する。このため、電源投入された時刻ｔ０以降、電源電圧ＶＤＤの上昇に追従し、抵抗Ｒ１１、Ｒ１２の抵抗比に応じた傾きで比較電圧ＶＡも上昇する。
【００３７】
ここで、基準電圧生成回路１１０は、パワーオンリセット回路１のように内部回路の駆動電流が十分流れず能動状態とならないため、時刻ｔ０から時刻ｔ１の間は図２に示すように電源電圧ＶＤＤに追従しきれず低電位の基準電圧Ｖｒｅｆを出力する。更に電源電圧ＶＤＤが上昇すると基準電圧生成回路１１０が能動状態となる。それにより基準電圧Ｖｒｅｆは所定の電圧値になるまで電源電圧ＶＤＤに追従して上昇する。
【００３８】
このため、この基準電圧生成回路１１０の基準電圧Ｖｒｅｆと比較電圧ＶＡを利用して、コンパレータがパワーオンリセット信号を生成する場合、時刻ｔ２で基準電圧Ｖｒｅｆと比較電圧ＶＡが交差するまで、パワーオンリセット信号ＶＯＵＴＰは、ロウレベルとなってしまう。これでは、従来技術のパワーオンリセット回路１、２と同様、電源投入初期に、ロウレベルのパワーオンリセット信号が生成され、電源電圧投入直後に誤った出力値を出力してしまう。
【００３９】
しかし、本実施の形態１では、比較電圧生成部１３０のＮＭＯＳトランジスタＤＰＭＮ１０１がデプレッション型トランジスタであり、スレッショルド電圧が負の値をとる。このため、ゲートに入力される基準電圧Ｖｒｅｆが低く接地電圧ＧＮＤ付近であっても、ＮＭＯＳトランジスタＤＰＭＮ１０１はオン状態となっている。このため、電源電圧ＶＤＤが上昇すると、ＮＭＯＳトランジスタＤＰＭＮ１０１は、その電源電圧ＶＤＤの上昇に応じてドレイン電流を流し、ノードＮ１０１の電圧である比較電圧ＶＤを上昇させる。
【００４０】
一方、比較電圧生成部１３０のＮＭＯＳトランジスタＭＮ１０１は、エンハンスメント型トランジスタであり、スレッショルド電圧以下ではオン状態とならない。このため、電源電圧ＶＤＤが低く、比較電圧ＶＤがスレッショルド電圧以下では、ＮＭＯＳトランジスタＭＮ１０１は、オン状態とならない。このため、時刻ｔ０の電源電圧投入直後で電源電圧ＶＤＤが低い場合には、ＮＭＯＳトランジスタＭＮ１０１は、ノードＮ１０１と接地端子ＧＮＤとの間を非導通状態とする。このことから、図２に示すように、ノードＮ１０１の電圧である比較電圧ＶＤが、ほぼ電源電圧ＶＤＤと同じ電圧値を保ったまま比較電圧生成部１３０から出力される。
【００４１】
その後、電源電圧ＶＤＤが更に上昇し、ノードＮ１０１の電圧である比較電圧ＶＤも上昇する。更に、時刻ｔ１で基準電圧生成回路１１０が能動状態となり、基準電圧Ｖｒｅｆも上昇する。ＮＭＯＳトランジスタＤＰＭＮ１０１は、この基準電圧Ｖｒｅｆに応じたドレイン電流をノードＮ１０１に流す。このため、比較電圧ＶＤは更に上昇し、いずれＮＭＯＳトランジスタＭＮ１０１のスレッショルド電圧を超える。このため、ＮＭＯＳトランジスタＭＮ１０１がオン状態となり、ドレイン電流を流し始める。つまり、接地端子ＧＮＤとノードＮ１０１が徐々に導通状態となる。
【００４２】
このため、比較電圧ＶＤは、電源電圧ＶＤＤに追従しなくなり、ＮＭＯＳトランジスタＤＰＭＮ１０１とＭＮ１０１のトランジスタサイズで決まる所定の電圧値で一定となる。そして、時刻ｔ３では、この比較電圧ＶＡとＶＤが逆転し、コンパレータＣＭＰ１５０からロウレベルのパワーオンリセット信号が出力される。このため、電源電圧投入直後に誤った出力値を出力してしまうことを防ぐことが可能となる。
【００４３】
ここで、所定の電圧値で一定となる比較電圧ＶＤについて説明する。まず、ＮＭＯＳトランジスタＭＮ１０１のドレイン電流は、ゲートソース間電圧ＶｇｓがＶＤとなり、以下の式（１）として示される。また、式（１）から比較電圧ＶＤは式（２）として示される。但しβＭＮ１０１、βＤＰＭＮ１０１は、それぞれＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１の移動度μと、酸化膜容量Ｃｏｘと、トランジスタのＷ／Ｌ比との積で決まる値（μ×Ｃｏｘ×Ｗ／Ｌ）となる。
【数１】
【００４４】
次に、ＮＭＯＳトランジスタＤＰＭＮ１０１のドレイン電流は、ゲートソース間電圧ＶｇｓがＶｒｅｆ−ＶＤとなり、以下の式（３）として示される。
【数２】
【００４５】
式（３）を式（２）に代入して、式（４）を求める。
【数３】
【００４６】
但し、式（４）の「Ａ」は、式（５）で表すことができる。なお、ＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１の移動度μはほぼ同じであり、酸化膜容量Ｃｏｘは同じである。このため、Ａの値は結果として、ＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決定される値となる。
【数４】
【００４７】
式（４）をＶＤでまとめると、以下のような式（６）となる。
【数５】
以上、式（６）からわかるように、比較電圧ＶＤは、電源電圧ＶＤＤによらず、基準電圧ＶｒｅｆとＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決まる電圧値で一定（図２のＶｃｎｔ）となる。また、この式（６）から、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲートに入力される電圧Ｖｒｅｆの条件は、ＮＭＯＳトランジスタＭＮ１０１が飽和領域で動作することから、以下の式（７）を満たす必要がある。
【数６】
【００４８】
ここで、ＮＭＯＳトランジスタＤＰＭＮ１０１のスレッショルド電圧ＶｔｈＤＰＭＮ１０１は、０程度もしくは０に近い負の値であることから、ＶｒｅｆもＶｔｈＭＮ１０１程度であればよい。
【００４９】
以上、本実施の形態１では、比較電圧生成部１２０が出力する比較電圧ＶＡと、比較電圧生成部１３０が出力する比較電圧ＶＤとをコンパレータＣＭＰ１５０で比較することで、パワーオンリセット信号を生成している。比較電圧ＶＡは、電源電圧ＶＤＤを抵抗分圧し、電源電圧ＶＤＤにリニアに追従する。
【００５０】
一方、比較電圧ＶＤは、電源投入初期では、オン状態のデプレッション型のＮＭＯＳトランジスタＤＰＭＮ１０１と、オフ状態のエンハンスメント型のＮＭＯＳトランジスタＭＮ１０１との中間ノード（ノードＮ１０１）の電位として、ほぼ電源電圧ＶＤＤと同じ電圧値で、追従して上昇する。そして、電源電圧ＶＤＤがある程度上昇すると、電源電圧ＶＤＤによらず、基準電圧ＶｒｅｆとＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決まる電圧値で一定となる。
【００５１】
この動作は、電源電圧ＶＤＤの上昇スピードによらず同じ動作となる。つまり、電源電圧ＶＤＤの上昇スピードが速くても、遅くても電源投入初期において、電源電圧ＶＤＤとほぼ同じ電圧をキープする。このため、従来技術のパワーオンリセット回路１、２のように、電源投入初期において、ロウレベルのパワーオンリセット信号を生成することがなく、誤った出力値を出力してしまう問題を解決することができる。
【００５２】
発明の実施の形態２
【００５３】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図３に本実施の形態２にかかるパワーオンリセット回路２００の構成を示す。図３に示すように、パワーオンリセット回路２００は、基準電圧生成回路２１０と、比較電圧生成部２２０、１３０と、コンパレータ（比較器）ＣＭＰ１５０とを有する。
【００５４】
基準電圧生成回路２１０は、バンドギャップリファレンス（ＢＧＲ）回路２１１と、スタートアップ部２１２とを有する。
【００５５】
ＢＧＲ回路２１１は、ＰＭＯＳトランジスタＭＰ１３〜ＭＰ１５と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ダイオードＤ１１〜Ｄ１３と、抵抗Ｒ１３、Ｒ１４とを有する。
【００５６】
ＰＭＯＳトランジスタＭＰ１３は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１３、ゲートがノードＮ１４に接続される。ＰＭＯＳトランジスタＭＰ１４は、ソースが電源端子ＶＤＤ、ドレイン及びゲートがノードＮ１４に接続される。ＰＭＯＳトランジスタＭＰ１５は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１６、ゲートがノードＮ１４に接続される。
【００５７】
ＮＭＯＳトランジスタＭＮ１１は、ドレイン及びゲートがノードＮ１３、ソースがノードＮ１９に接続される。ＮＭＯＳトランジスタＭＮ１２は、ドレインがノードＮ１４、ソースがノードＮ１５、ゲートがノードＮ１３に接続される。抵抗Ｒ１３は、一端がノードＮ１５、他端がノードＮ２０に接続される。抵抗Ｒ１４は、一端がノードＮ１６、他端がノードＮ１７に接続される。
【００５８】
ダイオードＤ１１は、アノードがノードＮ１７、カソードが接地端子ＧＮＤに接続される。ダイオードＤ１２は、アノードがノードＮ２０、カソードが接地端子ＧＮＤに接続される。ダイオードＤ１３は、アノードがノードＮ１９、カソードが接地端子ＧＮＤに接続される。
【００５９】
ＢＧＲ回路２１１は、図１１のパワーオンリセット回路２のＢＧＲ回路と同様の動作をする。つまり、電源電圧ＶＤＤが上昇し、一定以上の値以上になると、所定の基準電圧ＶｒｅｆをノードＮ１６に生成する。ここで本実施の形態２では、このノードＮ１３にて生成される電圧をＶＣとする。
【００６０】
比較電圧生成部２２０は、ＰＭＯＳトランジスタＭＰ１１と、抵抗Ｒ１１、Ｒ１２とを有する。ＰＭＯＳトランジスタＭＰ１１は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１１、ゲートがノードＮ１４に接続される。抵抗Ｒ１１は、一端がノードＮ１１、他端がノードＮ１２に接続される。抵抗Ｒ１２は、一端がノードＮ１２、他端が接地端子ＧＮＤに接続される。なお、ノードＮ１２に現れる電圧を比較電圧ＶＡとする。
【００６１】
ＰＭＯＳトランジスタＭＰ１１は、ＢＧＲ回路２１１のＰＭＯＳトランジスタＭＰ１４とカレントミラーを構成している。このため、ＢＧＲ回路２１１が能動状態となり、ＰＭＯＳトランジスタＭＰ１４に電流が流れると、ＰＭＯＳトランジスタＭＰ１１もその電流に応じたドレイン電流を流し、比較電圧生成部２２０が能動状態となる。
【００６２】
比較電圧生成部１３０は、実施の形態１と同様、ＮＭＯＳトランジスタＤＰＭＮ１０１、ＭＮ１０１を有する。また、実施の形態１と同様、ＮＭＯＳトランジスタＤＰＭＮ１０１は、デプレッション型トランジスタである。ＮＭＯＳトランジスタＤＰＭＮ１０１は、ドレインが電源端子ＶＤＤ、ソースがノードＮ１０１、ゲートがノードＮ１３に接続される。ＮＭＯＳトランジスタＭＮ１０１は、ドレイン及びゲートがノードＮ１０１、ソースが接地端子ＧＮＤに接続される。なお、ノードＮ１０１に現れる電圧を比較電圧ＶＤとする。
【００６３】
スタートアップ部２１２は、ＰＭＯＳトランジスタＭＰ１２と、容量Ｃ１１とを有する。ＰＭＯＳトランジスタＭＰ１２は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１３、ゲートがノードＮ１１に接続される。容量Ｃ１１は、一端がノードＮ１１、他端が接地端子ＧＮＤに接続される。
【００６４】
スタートアップ部２１２は、従来のパワーオンリセット回路１、２と同様、ＢＧＲ回路（本実施の形態２のＢＧＲ回路２１１）を電源投入時から短時間で能動状態にする機能を有する。これは、電源投入初期状態で、容量Ｃ１１を経由して接地電圧ＧＮＤをノードＮ１１に伝達することで、ゲートがノードＮ１１に接続されているＰＭＯＳトランジスタＭＰ１２をオン状態とする。オン状態のＰＭＯＳトランジスタＭＰ１２は、電源電圧ＶＤＤをノードＮ１３に伝達し、ＢＧＲ回路２１１を強制的に能動状態とさせる。
【００６５】
なお、ＢＧＲ回路２１１が能動状態となると、比較電圧生成部２２０も能動状態となり、ノードＮ１１に電流が流れ、容量Ｃ１１が充電される。容量Ｃ１１が充電されると、ＰＭＯＳトランジスタＭＰ１２は、ゲートに印加される電圧がハイレベルとなり、オフ状態となる。よって、スタートアップ部２１２は、ＢＧＲ回路２１１が能動状態となってから、所定の期間後にオフ状態となる。
【００６６】
ここで、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１５及び、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、エンハンスメント型トランジスタで構成するものとする。
【００６７】
コンパレータＣＭＰ１５０は、一方の入力端子がノードＮ１０１、他方の入力端子がノードＮ１２、出力端子がパワーオンリセット出力端子ＯＵＴに接続される。つまり、コンパレータＣＭＰ１５０は、実施の形態１と同様、比較電圧ＶＡ、ＶＤの電圧値を比較し、その比較結果をパワーオンリセット信号として出力する。なお、パワーオンリセット出力端子ＯＵＴに出力される信号の電圧をＶＯＵＴとする。
【００６８】
次に、本実施の形態２にかかるパワーオンリセット回路２００の動作について説明する。図４にパワーオンリセット回路２００の動作波形を示す。ここで、電源電圧ＶＤＤは、従来のパワーオンリセット回路２で問題となっていたように、想定したよりも上昇スピードが速い場合を考える。また、ＢＧＲ回路２１１、スタートアップ部２１２の基本的な動作は、従来のパワーオンリセット回路２と同様なため、特に必要がない場合、説明は省略する。
【００６９】
図４に示すように、時刻ｔ０に電源が投入され、徐々に電源電圧ＶＤＤが上昇する。電源投入直後の時刻ｔ０〜ｔ１ではＢＧＲ回路２１１が能動状態となっていないため、比較電圧ＶＡ、基準電圧Ｖｒｅｆは共に接地電圧ＧＮＤ程度の低い値となる。そして、電源電圧ＶＤＤが更に上昇すると、スタートアップ部２１２の機能により、ＰＭＯＳトランジスタＭＰ１２がオン状態となり、ノードＮ１３にドレイン電流を流す。このため、ノードＮ１３の電圧ＶＣが上昇を始め、ＢＧＲ回路２１１が能動状態となる。
【００７０】
更に、ＢＧＲ回路２１１が能動状態となり、ＰＭＯＳトランジスタＭＰ１４に電流が流れると、ＰＭＯＳトランジスタＭＰ１４とカレントミラー接続されている比較電圧生成部２２０のＰＭＯＳトランジスタＭＰ１１にも電流が流れる。このため、ノードＮ１２の電圧である比較電圧ＶＡの電位も上昇を始める。そして、電源電圧ＶＤＤが更に上昇すると、基準電圧Ｖｒｅｆ及びノードＮ１３の電圧ＶＣは、いずれ所定の電圧値で一定となる。
【００７１】
ここで、従来のパワーオンリセット回路２では、想定よりも電源電圧ＶＤＤの上昇スピードが速い場合、ノードＮ１３の電圧ＶＣが電源電圧ＶＤＤに追随できずに電圧の立ち上がりが遅れる可能性があった。このため、電圧の立ち上がりが遅れた時間分だけ、基準電圧生成部２１から出力される比較電圧ＶＢと比較電圧生成部２２から出力される比較電圧ＶＣの電圧値の大小が、図１３に示した時刻ｔ０〜ｔ１の期間Ｔｄ１で不確定であった。よって、コンパレータＣＭＰ１２の出力が誤った値を出力してしまう可能性があり、パワーオンリセット回路２から出力されるパワーオンリセット信号も電源電圧投入直後に誤った出力値を出力してしまう問題があった。
【００７２】
しかし、本実施の形態２では、実施の形態１と同様、比較電圧生成部１３０のＮＭＯＳトランジスタＤＰＭＮ１０１がデプレッション型トランジスタであり、スレッショルド電圧が負の値をとる。このため、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲートに入力される電圧ＶＣが低く接地電圧ＧＮＤ付近であっても、ＮＭＯＳトランジスタＤＰＭＮ１０１はオン状態となっている。このため、電源電圧ＶＤＤが上昇すると、ＮＭＯＳトランジスタＤＰＭＮ１０１は、その電源電圧ＶＤＤの上昇に応じてドレイン電流を流し、ノードＮ１０１の電圧である比較電圧ＶＤを上昇させる。
【００７３】
一方、比較電圧生成部１３０のＮＭＯＳトランジスタＭＮ１０１は、実施の形態１と同様、エンハンスメント型トランジスタであり、スレッショルド電圧以下ではオン状態とならない。このため、電源電圧ＶＤＤが低く、比較電圧ＶＤがスレッショルド電圧以下では、ＮＭＯＳトランジスタＭＮ１０１は、オン状態とならない。このため、時刻ｔ０の電源電圧投入直後で電源電圧ＶＤＤが低い場合には、ＮＭＯＳトランジスタＭＮ１０１は、ノードＮ１０１と接地端子ＧＮＤとの間を非導通状態とする。このことから、図４に示すように、ノードＮ１０１の電圧である比較電圧ＶＤが、ほぼ電源電圧ＶＤＤと同じ電圧値を保ったまま比較電圧生成部１３０から出力される。
【００７４】
その後、電源電圧ＶＤＤが更に上昇し、ノードＮ１０１の電圧である比較電圧ＶＤも上昇する。更に、時刻ｔ１でＢＧＲ回路２１１が能動状態となり電圧ＶＣも上昇する。ＮＭＯＳトランジスタＤＰＭＮ１０１は、この電圧ＶＣに応じたドレイン電流をノードＮ１０１に流す。このため、比較電圧ＶＤは更に上昇し、いずれＮＭＯＳトランジスタＭＮ１０１のスレッショルド電圧を超える。このため、ＮＭＯＳトランジスタＭＮ１０１がオン状態となり、ドレイン電流を流し始める。つまり、接地端子ＧＮＤとノードＮ１０１が徐々に導通状態となる。
【００７５】
このため、比較電圧ＶＤは、電源電圧ＶＤＤに追従しなくなり、ＮＭＯＳトランジスタＤＰＭＮ１０１とＭＮ１０１のトランジスタサイズで決まる所定の電圧値で一定となる。そして、時刻ｔ５では、この比較電圧ＶＡとＶＤが逆転し、コンパレータＣＭＰ１５０からロウレベルのパワーオンリセット信号が出力される。このため、電源電圧投入直後に誤った出力値を出力してしまうことを防ぐことが可能となる。
【００７６】
なお、本実施の形態２の動作波形との比較のため図４に、従来のパワーオンリセット回路２と同様、抵抗分圧された電圧（ここでは比較電圧ＶＡ）とノードＮ１３の電圧ＶＣとを比較して生成した信号の電圧波形をＶＯＵＴＰとして示す。この信号ＶＯＵＴＰも、図１３と同様、時刻ｔ０〜ｔ１の期間において、電圧ＶＣとＶＡの大小が不確定となるため、図４に示すようにロウレベルとなる。このため、この信号ＶＯＵＴＰを利用したパワーオンリセット信号は、電源電圧投入直後に誤った出力値を出力してしまう可能性がある。
【００７７】
しかし、上述のように、本実施の形態２のパワーオンリセット回路２００では、比較電圧生成部１３０が生成する比較電圧ＶＤと、比較電圧ＶＡとを比較するため、このような問題が発生しない。
【００７８】
ここで、所定の電圧値で一定となる比較電圧ＶＤについて説明する。実施の形態１と同様、ＮＭＯＳトランジスタＭＮ１０１のドレイン電流は式（１）として示され、比較電圧ＶＤは式（２）として示される。
【００７９】
次に、ＮＭＯＳトランジスタＤＰＭＮ１０１のドレイン電流は、ゲートソース間電圧ＶｇｓがＶＣ−ＶＤとなり、以下の式（８）として示される。
【数７】
【００８０】
式（８）を式（２）に代入して、式（９）を求める。
【数８】
【００８１】
なお、式（９）の「Ａ」は、実施の形態１と同様、式（５）で表すことができ、Ａの値はＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決定される値となる。
【００８２】
式（９）をＶＤでまとめると、以下のような式（１０）となる。
【数９】
以上、式（１０）からわかるように、比較電圧ＶＤは、電源電圧ＶＤＤによらず、ノードＮ１３の電圧ＶＣとＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決まる電圧値で一定（図４のＶｃｎｔ）となる。また、この式（１０）から、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲートに入力される電圧ＶＣの条件は、ＮＭＯＳトランジスタＭＮ１０１が飽和領域で動作することから、以下の式（１１）を満たす必要がある。
【数１０】
【００８３】
ここで、ＮＭＯＳトランジスタＤＰＭＮ１０１のスレッショルド電圧ＶｔｈＤＰＭＮ１０１は、０程度もしくは０に近い負の値であることから、ＶＣもＶｔｈＭＮ１０１程度であればよい。
【００８４】
以上、本実施の形態２では、比較電圧生成部２２０が出力する比較電圧ＶＡと、比較電圧生成部１３０が出力する比較電圧ＶＤとをコンパレータＣＭＰ１５０で比較することで、パワーオンリセット信号を生成している。
【００８５】
上述のように比較電圧ＶＡは、ＢＧＲ回路２１１が能動状態となる前には比較電圧生成部２２０の能動状態となっておらず接地電圧ＧＮＤ程度である。そして、ＢＧＲ回路２１１が能動状態となった後は、電源電圧ＶＤＤを抵抗分圧し、電源電圧ＶＤＤにリニアに追従する。
【００８６】
一方、比較電圧ＶＤは、電源投入初期では、オン状態のデプレッション型のＮＭＯＳトランジスタＤＰＭＮ１０１と、オフ状態のエンハンスメント型のＮＭＯＳトランジスタＭＮ１０１との中間ノード（ノードＮ１０１）の電位として、ほぼ電源電圧ＶＤＤと同じ電圧値で、追従して上昇する。そして、電源電圧ＶＤＤがある程度上昇すると、電源電圧ＶＤＤによらず、ＢＧＲ回路２１１のノードＮ１３の電圧ＶＣとＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決まる電圧値で一定となる。
【００８７】
この動作は、電源電圧ＶＤＤの上昇スピードによらず同じ動作となる。つまり、比較電圧ＶＤは、電源電圧ＶＤＤの上昇スピードが速くても、遅くても電源投入初期において、電源電圧ＶＤＤとほぼ同じ電圧をキープする。このため、従来技術のパワーオンリセット回路１、２のように、電源投入初期において、ロウレベルのパワーオンリセット信号を生成することがなく、誤った出力値を出力してしまう問題を解決することができる。
【００８８】
発明の実施の形態３
【００８９】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図５に本実施の形態３にかかるパワーオンリセット回路３００の構成を示す。図５に示すように、パワーオンリセット回路３００は、基準電圧生成回路２１０と、比較電圧生成部２２０、３３０と、コンパレータ（比較器）ＣＭＰ１５０とを有する。基準電圧生成回路２１０は、バンドギャップリファレンス（ＢＧＲ）回路２１１と、スタートアップ部２１２とを有する。
【００９０】
なお、図５に示された符号のうち、図３と同じ符号を付した構成は、図３と同じか又は類似の構成を示している。実施の形態２と異なるのは、比較電圧生成部３３０の構成である。本実施の形態３では、この異なる部分を重点的に説明し、その他実施の形態２と同様の部分は説明を省略する。
【００９１】
比較電圧生成部３３０は、ＮＭＯＳトランジスタＤＰＭＮ１０１、ＤＰＭＮ１０２、ＭＮ１０１、ＭＮ１０２を有する。ＮＭＯＳトランジスタＤＰＭＮ１０１及びＤＰＭＮ１０２は、デプレッション型トランジスタである。
【００９２】
ＮＭＯＳトランジスタＤＰＭＮ１０１は、ドレインが電源端子ＶＤＤ、ソースがノードＮ１０１、ゲートがノードＮ１３に接続される。ＮＭＯＳトランジスタＭＮ１０１は、ドレイン及びゲートがノードＮ１０１、ソースが接地端子ＧＮＤに接続される。なお、ノードＮ１０１に現れる電圧を比較電圧ＶＤとする。
【００９３】
ＮＭＯＳトランジスタＤＰＭＮ１０２は、ドレインが電源端子ＶＤＤ、ソースがノードＮ１０２、ゲートがノードＮ１０１に接続される。ＮＭＯＳトランジスタＭＮ１０２は、ドレイン及びゲートがノードＮ１０２、ソースが接地端子ＧＮＤに接続される。なお、ノードＮ１０２に現れる電圧を比較電圧ＶＥとする。
【００９４】
コンパレータＣＭＰ１５０は、一方の入力端子がノードＮ１０２、他方の入力端子がノードＮ１２、出力端子がパワーオンリセット出力端子ＯＵＴに接続される。つまり、コンパレータＣＭＰ１５０は、比較電圧ＶＡ、ＶＥの電圧値を比較し、その比較結果をパワーオンリセット信号として出力する。なお、パワーオンリセット出力端子ＯＵＴに出力される信号の電圧をＶＯＵＴとする。
【００９５】
図５の構成からもわかるように、比較電圧生成部３３０は、実施の形態１、２の比較電圧生成部１３０の回路を、ノードＮ１３とコンパレータＣＭＰ１５０との間に２段直列接続とした構成となっている。このため、基本的な動作は、ほぼ同様でありここでの説明は省略する。以下に、この比較電圧生成部３３０の出力電圧である比較電圧ＶＥを求める。
【００９６】
ここで、所定の電圧値で一定となる比較電圧ＶＤについて説明する。まず、ＮＭＯＳトランジスタＭＮ１０２のドレイン電流は、ゲートソース間電圧ＶｇｓがＶＥとなり、以下の式（１２）として示される。また、式（１２）から比較電圧ＶＥは式（１３）として示される。但しβＭＮ１０１、βＭＮ１０２、βＤＰＭＮ１０１、βＤＰＭＮ１０２、は、それぞれＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ＤＰＭＮ１０１、ＤＰＭＮ１０２の移動度μと、酸化膜容量Ｃｏｘと、トランジスタのＷ／Ｌ比との積で決まる値（μ×Ｃｏｘ×Ｗ／Ｌ）となる。
【数１１】
【００９７】
次に、ＮＭＯＳトランジスタＤＰＭＮ１０２のドレイン電流は、ゲートソース間電圧ＶｇｓがＶＤ−ＶＥとなり、以下の式（１４）として示される。
【数１２】
【００９８】
式（１４）を式（１３）に代入して、式（１５）を求める。
【数１３】
【００９９】
但し、式（１５）の「Ｂ」は、以下の式（１６）で表すことができる。なお、ＮＭＯＳトランジスタＭＮ１０２、ＤＰＭＮ１０２の移動度μはほぼ同じであり、酸化膜容量Ｃｏｘは同じである。このため、Ｂの値は結果として、ＮＭＯＳトランジスタＭＮ１０２、ＤＰＭＮ１０２のトランジスタサイズ比で決定される値となる。
【数１４】
【０１００】
式（１６）をＶＥでまとめると、以下のような式（１７）となる。
【数１５】
次に、ノードＮ１０１の電圧ＶＤの温度依存性を考える。電圧ＶＤの温度依存性は、式（１０）から以下の式（１８）として求めることができる。
【数１６】
同様に、ノードＮ１０２の電圧である比較電圧ＶＥの温度依存性を考える。電圧ＶＥの温度依存性は、式（１８）から以下の式（１９）として求めることができる。
【数１７】
ここで、電圧ＶＤの温度依存性を排除するには、上記式（１８）のＡの値を非常に小さい値（Ａ≒０）に設定する。例えば、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲート幅ＷＤＰＭＮ１０１をＮＭＯＳトランジスタＭＮ１０１のゲート幅ＷＭＮ１０１と比較して十分小さく、もしくは、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲート長ＬＤＰＭＮ１０１をＮＭＯＳトランジスタＭＮ１０１のゲート長ＬＭＮ１０１と比較して十分大きくする。具体的な数値としては、ＷＤＰＭＮ１０１をＷＭＮ１０１の約１０分の１以下、もしくは、ＬＤＰＭＮ１０１をＬＭＮ１０１の約１０倍以上とし、Ａの値が約０．３以下となるようにする。また、ＮＭＯＳトランジスタＤＰＭＮ１０１のトランジスタサイズ比（ＷＤＰＭＮ１０１／ＬＤＰＭＮ１０１）及びＮＭＯＳトランジスタＭＮ１０１のトランジスタサイズ比（ＷＭＮ１０１／ＬＭＮ１０１）を調整して、結果的にＡの値が約０．３以下となるようにしてもよい。この場合、電圧ＶＤの温度依存性は、ＮＭＯＳトランジスタＭＮ１０１のスレッショルド電圧ＶｔｈＭＮ１０１の温度依存性となる。
【０１０１】
更に、Ａ≒０とした式（１８）を式（１９）に代入すると、ＮＭＯＳトランジスタＭＮ１０１のスレッショルド電圧ＶｔｈＭＮ１０１の温度依存性とＮＭＯＳトランジスタＤＰＭＮ１０２のスレッショルド電圧ＶｔｈＤＰＭＮ１０２の温度依存性が同じとなることから、ＮＭＯＳトランジスタＭＮ１０１のスレッショルド電圧ＶｔｈＭＮ１０１の温度依存性とＮＭＯＳトランジスタＤＰＭＮ１０２のスレッショルド電圧ＶｔｈＤＰＭＮ１０２の温度依存性が打ち消しあう。
【０１０２】
このため、結果として、電圧ＶＥの温度依存性は、ＮＭＯＳトランジスタＭＮ１０２のスレッショルド電圧ＶｔｈＭＮ１０２の温度依存性を（１＋Ｂ）で割った値となる。よって、Ｂの値を大きくなるようにＮＭＯＳトランジスタＤＰＭＮ１０２とＭＮ１０２を設定することで、電圧ＶＥの温度依存性を非常に小さくすることができる。なお、Ｂの値を大きくするには、例えば、ＮＭＯＳトランジスタＤＰＭＮ１０２のゲート幅ＷＤＰＭＮ１０２をＮＭＯＳトランジスタＭＮ１０２のゲート幅ＷＭＮ１０２と比較して十分大きく、もしくは、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲート長ＬＤＰＭＮ１０２をＮＭＯＳトランジスタＭＮ１０１のゲート長ＬＭＮ１０２と比較して十分小さくする。具体的な数値としては、ＷＤＰＭＮ１０２をＷＭＮ１０２の約１０倍以上、もしくは、ＬＤＰＭＮ１０１をＬＭＮ１０１の約１０分の１以下とし、Ｂの値が約３以上となるようにする。また、ＮＭＯＳトランジスタＤＰＭＮ１０２のトランジスタサイズ比（ＷＤＰＭＮ１０２／ＬＤＰＭＮ１０２）及びＮＭＯＳトランジスタＭＮ１０２のトランジスタサイズ比（ＷＭＮ１０２／ＬＭＮ１０２）を調整して、結果的にＢの値が約３以上となるようにしてもよい。
【０１０３】
更に、上述したように、Ａの値を小さくし、Ｂの値を大きくすることが決定されたため、Ａ≒０、Ｂ＞＞１と仮定すると、ＶＤ＝ＶｔｈＭＮ１０１、ＶＥ＝ＶＤ−ＶｔｈＤＰＭＮ１０２と近似できる。よって、ＶＥ＝ＶｔｈＭＮ１０１−ＶｔｈＤＰＭＮ１０２となる。ここで、比較電圧生成部３３０を構成するトランジスタが、製造プロセスのばらつきが同方向にばらついたと仮定すると、比較電圧ＶＥのプロセスばらつきもキャンセルされる。
【０１０４】
ここで、従来のパワーオンリセット回路２では、ノードＮ１３の電圧ＶＣは温度の影響やプロセスばらつきの影響によって電圧値が変動する。このため、設計によっては図６に示すように、電源電圧投入直後の誤動作は消せても検出時間が期間Ｔｄ２分遅れてしまうことも考えられる。
【０１０５】
しかし、本実施の形態３のパワーオンリセット回路３００では、上述したような値でＡ、Ｂを設定することで、比較電圧ＶＥの温度依存性及びプロセス依存性をキャンセルすることできる。このため、比較電圧生成部３３０は、温度やプロセスばらつきに関係なく安定した比較電圧ＶＥを出力することができる。結果として、本実施の形態３のパワーオンリセット回路３００は、実施の形態２と同じ効果を有しつつ、更に温度やプロセスばらつきに対しても安定した精度の高いパワーオンリセット信号を生成することが可能である。
【０１０６】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図７に示すパワーオンリセット回路４００のように、実施の形態３の比較電圧生成部３３０を実施の形態１の比較電圧生成部１３０に置き換えてもよい。この場合、パワーオンリセット回路４００は、実施の形態１と同じ効果を有しつつ、更に温度やプロセスばらつきに対しても安定した精度の高いパワーオンリセット信号を生成することが可能である。
【０１０７】
更に、実施の形態２のパワーオンリセット回路２００は、コンパレータＣＭＰ１５０が比較電圧ＶＤ、ＶＡを比較することによりパワーオンリセット信号ＶＯＵＴを生成していたが、図８に示すように、コンパレータＣＭＰ１５１がＢＧＲ回路２１１の生成した基準電圧Ｖｒｅｆと比較電圧ＶＡを比較してパワーオンリセット信号ＶＯＵＴ２を生成するようにしてもよい。また、比較電圧ＶＡをコンパレータＣＭＰ１５０もしくはＣＭＰ１５１へ伝達するかはスイッチＳＷ５０１により選択するようにしてもよい。
【０１０８】
このようにすることで、比較電圧生成部１３０の生成した比較電圧ＶＤを基にしたパワーオンリセット信号を生成することも、ＢＧＲ回路２１１の生成した基準電圧Ｖｒｅｆを基にパワーオンリセット信号を生成することも可能となる。なお、この構成は実施の形態３のパワーオンリセット回路３００にも適用可能である。
【符号の説明】
【０１０９】
１００〜５００ パワーオンリセット回路
１１０、２１０ 基準電圧生成回路
２１１ ＢＧＲ回路
２１２ スタートアップ部
１２０、１３０ 比較電圧生成部
ＣＭＰ１５０、ＣＭＰ１５１ コンパレータ
ＭＮ１１、ＭＮ１２、ＭＮ１０１、ＭＮ１０２ エンハンスメント型ＮＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１５ エンハンスメント型ＰＭＯＳトランジスタ
ＤＰＭＮ１０１、ＤＰＭＮ１０２ デプレッション型ＮＭＯＳトランジスタ
Ｒ１１、Ｒ１２ 抵抗
Ｃ１１ 容量
Ｄ１１〜Ｄ１３ ダイオード
【技術分野】
【０００１】
本発明は、パワーオンリセット回路に関するものである。
【背景技術】
【０００２】
回路システムの電源を投入した際、電源電圧が低い電圧値となっている状態では回路システムが誤動作する可能性がある。これを防止するため、電源電圧が一定値以上になったことを確認して回路システムの動作を開始させる機能が必要となる。この機能は、パワーオンリセット（ＰＯＲ）と称される。
【０００３】
パワーオンリセット機能を実現する一般的な構成は、電源電圧に比例して大きくなる電圧値と基準電圧値をコンパレータで比較する構成となる。この基準電圧の値が温度やプロセスばらつきに対して変動してしまうと、正確なパワーオンリセット機能を実現できない。このため、上記基準電圧の値を温度やプロセスばらつきに対して変動を小さくし、安定で正確なパワーオンリセット機能を実現する技術が求められている。
【０００４】
このような技術の一例として特許文献１が開示されている。この特許文献１に、図９に示すようなパワーオンリセット回路１が開示されている。図９に示すように、パワーオンリセット回路１は、基準電圧生成部１１、１２と、コンパレータＣＭＰ１１とを有する。
【０００５】
基準電圧生成部１１は、ＰＭＯＳトランジスタＭＰ１１と、抵抗Ｒ１１、Ｒ１２と、容量Ｃ１１とを有する。基準電圧生成部１２は、ＰＭＯＳトランジスタＭＰ１２〜ＭＰ１４と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ダイオードＤ１１と、抵抗Ｒ１３、Ｒ１４とを有する。
【０００６】
ＰＭＯＳトランジスタＭＰ１１は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１１、ゲートがノードＮ１４に接続される。ＰＭＯＳトランジスタＭＰ１２は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１３、ゲートがノードＮ１１に接続される。ＰＭＯＳトランジスタＭＰ１３は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１３、ゲートがノードＮ１４に接続される。ＰＭＯＳトランジスタＭＰ１４は、ソースが電源端子ＶＤＤ、ドレイン及びゲートがノードＮ１４に接続される。ＰＭＯＳトランジスタＭＰ１５は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１６、ゲートがノードＮ１４に接続される。
【０００７】
ＮＭＯＳトランジスタＭＮ１１は、ドレイン及びゲートがノードＮ１３、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１２は、ドレインがノードＮ１４、ソースがノードＮ１５、ゲートがノードＮ１３に接続される。
【０００８】
抵抗Ｒ１１は、一端がノードＮ１１、他端がノードＮ１２に接続される。抵抗Ｒ１２は、一端がノードＮ１２、他端が接地端子ＧＮＤに接続される。抵抗Ｒ１３は、一端がノードＮ１５、他端が接地端子ＧＮＤに接続される。抵抗Ｒ１４は、一端がノードＮ１６、他端がノードＮ１７に接続される。
【０００９】
容量Ｃ１１は、一端がノードＮ１１、他端が接地端子ＧＮＤに接続される。ダイオードＤ１１は、アノードがノードＮ１７、カソードが接地端子ＧＮＤに接続される。コンパレータＣＭＰ１１は、ノードＮ１６の電圧Ｖｒｅｆ、Ｎ１２の電圧ＶＡを比較して、その比較結果を出力端子ＯＵＴに出力する。
【００１０】
ここで、ＰＭＯＳトランジスタＭＰ１２と容量Ｃ１１でスタートアップ部１３を構成する。また、ＰＭＯＳトランジスタＭＰ１３〜ＭＰ１５と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、抵抗Ｒ１３、Ｒ１４と、ダイオードＤ１１とでＢＧＲ回路１４を構成する。
【００１１】
スタートアップ部１３及びパワーオンリセット回路１は、以下のような動作を行う。まず、充電前の容量Ｃ１１は、ノードＮ１１に接地電圧ＧＮＤを伝達する。このため、ＰＭＯＳトランジスタＭＰ１２が、オン状態となりノードＮ１３に電源電圧ＶＤＤを伝達する。このことから、電源投入初期状態であっても、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２に基準電流を流させ、基準電圧生成部１２を強制的に能動状態とさせる。
【００１２】
そして、上記基準電流に応じて流れる電流により、ノードＮ１２に生成される電圧ＶＡと、ノードＮ１６に生成される電圧Ｖｒｅｆとの比較をコンパレータＣＭＰ１１により行う。この比較結果を利用して、回路のパワーオンリセットを実現する。ここで、ノードＮ１６の電圧Ｖｒｅｆは、基準電圧生成部１２が備えるＢＧＲ回路により生成されるため、素子のばらつきや温度依存に影響を受けにくい。このため、パワーオンリセット回路１は、安定したパワーオンリセット動作を行うことができる。
【００１３】
図１０に、パワーオンリセット回路１の動作波形を示す。図１０に示すように、時刻ｔ０に電源が投入され、徐々に電源電圧ＶＤＤが上昇する。電源電圧投入直後はＢＧＲ回路が動作していないため、電圧Ｖｒｅｆ、ＶＡが共に低い値となる。そして、ＢＧＲ回路内部の電位が上昇し始め、電圧Ｖｒｅｆの電位が上昇し所定の基準電圧に落ち着く。一方、電圧ＶＡは、電源電圧ＶＤＤと共に上昇を続け、時刻ｔ２で基準電圧Ｖｒｅｆより高くなる。このため、コンパレータＣＭＰ１１の比較結果として、出力端子ＯＵＴから出力されるパワーオンリセット信号が、時刻ｔ２以降にロウレベルとなる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平８−１８６４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、図１０に示すように電源電圧投入直後の時刻ｔ０〜ｔ１では、ＢＧＲ回路の動作電流が十分でないため、電圧ＶＡがＶｒｅｆより高くなる可能性がある。このため、本来ならば、コンパレータＣＭＰ１１の比較結果として、ハイレベルのパワーオンリセット信号が出力されるべきところが、ロウレベルの信号が出力端子ＯＵＴに出力される可能性がある。このように、パワーオンリセット回路１では、電源電圧投入直後に誤った出力値を出力してしまう問題がある。
【００１６】
このような問題を解決する手段とし、パワーオンリセット回路２の構成が特許文献１に記載されている。図１１にパワーオンリセット回路２の構成を示す。図１１に示すように、パワーオンリセット回路２は、基準電圧生成部２１、２２と、コンパレータＣＭＰ１１、ＣＭＰ１２と、ＯＲ回路ＯＲ１１とを有する。なお、基準電圧生成部２２は、ＢＧＲ回路２３を有する。
【００１７】
基準電圧生成部２１は、ＰＭＯＳトランジスタＭＰ１１と、抵抗Ｒ１１〜Ｒ１５と、容量Ｃ１１とを有する。基準電圧生成部２２は、ＰＭＯＳトランジスタＭＰ１２〜ＭＰ１４と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ダイオードＤ１１〜Ｄ１３とを有する。
【００１８】
パワーオンリセット回路２は、パワーオンリセット回路１に新たに、抵抗Ｒ１５と、ダイオードＤ１２、Ｄ１３と、コンパレータＣＭＰ１２と、ＯＲ回路ＯＲ１１を加えた構成となっている。このようなパワーオンリセット回路２は、パワーオンリセット回路１の問題点を解決するため、ノードＮ１８の電圧ＶＢとノードＮ１３の電圧ＶＣとを比較するコンパレータＣＭＰ１２を儲けている。そして、そのコンパレータＣＭＰ１２の比較結果とコンパレータＣＭＰ１１との比較結果とをＯＲ回路ＯＲ１１により和演算している。この和演算の結果をパワーオンリセット信号とする。
【００１９】
図１２に、パワーオンリセット回路２の動作波形を示す。図１２に示すように、ノードＮ１３の電圧ＶＣは、電源電圧ＶＤＤに追随して大きくなり、ＢＧＲ回路が安定して動作する電圧値に落ち着く。ノードＮ１８の電圧ＶＢは、ノードＮ１２の電圧ＶＡよりも大きな傾きを持って上昇する。このため、図１２に示すように、電圧ＶＡと電圧Ｖｒｅｆが交わる時刻ｔ３よりも、早い時刻ｔ２に電圧ＶＢと電圧ＶＣが交わる。このため、これらのコンパレータＣＭＰ１１、ＣＭＰ１２の出力の和演算を取ることにより、パワーオンリセット回路１で、電源電圧投入直後に誤った値を出力していた問題を解決している。
【００２０】
しかし、パワーオンリセット回路２にも以下のような問題点がある。電源電圧ＶＤＤの立ち上がりスピードが速い場合、図１３に示すように、ノードＮ１３の電圧ＶＣが電源電圧ＶＤＤに追随できずに電圧の立ち上がりが遅れる可能性がある。このとき、電圧の立ち上がりが遅れた時間分だけ電圧値の大小が不確定な期間Ｔｄ１ができてしまい、図１３の時刻ｔ０〜ｔ１において、コンパレータＣＭＰ１２の出力が誤った値を出力してしまう可能性がある。このため、電源電圧ＶＤＤの立ち上がりが想定以上に急な場合、パワーオンリセット回路２から出力されるパワーオンリセット信号も電源電圧投入直後に誤った出力値を出力してしまう問題がある。
【００２１】
このように、電源投入初期状態であっても、正確にパワーオンリセット信号を生成可能なパワーオンリセット回路が求められている。
【課題を解決するための手段】
【００２２】
本発明は、半導体装置の電源電圧供給開始時もしくは前記電源電圧降下時にリセット信号を発生し、その半導体装置の内部回路を初期化するパワーオンリセット回路であって、前記電源電圧に応じた電圧を所定の比率で分圧した第１の比較電圧を生成する第１の比較電圧生成部と、前記電源電圧に応じた第１の電圧を出力する基準電圧生成部と、前記電源電圧を供給する電源電圧端子と第１のノードとの間に接続され、制御端子に前記第１の電圧を入力するデプレッション型の第１のトランジスタと、前記第１のノードと接地端子との間に接続され、制御端子が前記第１のノードに接続されるエンハンスメント型の第２のトランジスタと、を備え、前記第１のノードの電位に応じた電圧を第２の比較電圧として生成する第２の比較電圧生成部と、前記第１、第２の比較電圧を比較し、その比較結果に応じて前記リセット信号を出力する比較器と、を有するパワーオンリセット回路である。
【００２３】
本発明にかかるパワーオンリセット回路は、電源電圧端子と接地端子との間に直列接続されたデプレッション型の第１のトランジスタとエンハンスメント型の第２のトランジスタによる第２の比較電圧生成部を有する。このデプレッション型の第１のトランジスタとエンハンスメント型の第２のトランジスタは第１のノードで接続され、第２のトランジスタは制御端子が第１のノードに接続されている。このため、第１のノードの電圧は、電源が投入された初期状態では、電源電圧が上昇すると、ほぼ同じ電位で追従して上昇する。
【００２４】
そして、第１のノードの電圧は、電源電圧が所定の電圧より大きくなると、一定の電圧になる。このため、その第１のノードに応じた第２の比較電圧と、電源電圧に応じた電圧を所定の比率で分圧した第１の比較電圧とは、電源投入初期状態であっても、大小関係が不確定になることがなく、比較器の出力するリセット信号が誤った値となることを防ぐことが可能となる。
【発明の効果】
【００２５】
本発明にかかるパワーオンリセット回路は、リセット信号が誤った値となることを防ぐことが可能となる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態１にかかるパワーオンリセット回路の構成である。
【図２】実施の形態１にかかるパワーオンリセット回路の動作波形である。
【図３】実施の形態２にかかるパワーオンリセット回路の構成である。
【図４】実施の形態２にかかるパワーオンリセット回路の動作波形である。
【図５】実施の形態３にかかるパワーオンリセット回路の構成である。
【図６】従来のパワーオンリセット回路の問題点を説明するための動作波形である。
【図７】その他の実施の形態にかかるパワーオンリセット回路の構成である。
【図８】その他の実施の形態にかかるパワーオンリセット回路の構成である。
【図９】従来のパワーオンリセット回路の構成である。
【図１０】従来のパワーオンリセット回路の問題点を説明するための動作波形である。
【図１１】従来のパワーオンリセット回路の構成である。
【図１２】従来のパワーオンリセット回路の動作波形である。
【図１３】従来のパワーオンリセット回路の問題点を説明するための動作波形である。
【発明を実施するための形態】
【００２７】
発明の実施の形態１
【００２８】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかるパワーオンリセット回路１００の構成を示す。図１に示すように、パワーオンリセット回路１００は、基準電圧生成回路１１０と、比較電圧生成部１２０、１３０と、コンパレータ（比較器）ＣＭＰ１５０とを有する。
【００２９】
基準電圧生成回路１１０は、電源端子ＶＤＤからの電源電圧ＶＤＤを電源とし、所定の基準電圧を生成する。例えば、図９の基準電圧生成部１２のＢＧＲ回路１４や図１１の基準電圧生成部２２のＢＧＲ回路２３のような構成であってもよい。基準電圧生成回路１１０は、電源投入初期の電源電圧ＶＤＤが低い場合、内部回路の駆動電流が十分でなく、能動状態となれない。このため電源電圧ＶＤＤが上昇しても、出力である基準電圧Ｖｒｅｆが、その電源電圧ＶＤＤに追従できずに低電位となる。
【００３０】
比較電圧生成部１２０は、抵抗Ｒ１１、Ｒ１２を有する。抵抗Ｒ１１は、一端が電源端子ＶＤＤ、他端がノードＮ１２に接続される。抵抗Ｒ１２は、一端がノードＮ１２、他端が接地端子ＧＮＤに接続される。なお、ノードＮ１２に現れる電圧を比較電圧ＶＡとする。この比較電圧ＶＡは、上記回路の接続構成からもわかるように、電源電圧ＶＤＤが上昇すると同様に追従して電圧が上昇する。
【００３１】
比較電圧生成部１３０は、ＮＭＯＳトランジスタＤＰＭＮ１０１、ＭＮ１０１を有する。ここで、ＮＭＯＳトランジスタＤＰＭＮ１０１は、デプレッション型トランジスタである。ＮＭＯＳトランジスタＭＮ１０１は、エンハンスメント型トランジスタである。
【００３２】
ＮＭＯＳトランジスタＤＰＭＮ１０１は、ドレインが電源端子ＶＤＤ、ソースがノードＮ１０１に接続される。ＮＭＯＳトランジスタＤＰＭＮ１０１のゲートは、基準電圧生成回路１１０からの基準電圧Ｖｒｅｆが入力される。ＮＭＯＳトランジスタＭＮ１０１は、ドレイン及びゲートがノードＮ１０１、ソースが接地端子ＧＮＤに接続される。なお、ノードＮ１０１に現れる電圧を比較電圧ＶＤとする。
【００３３】
ここで、デプレッション型トランジスタであるＮＭＯＳトランジスタＤＰＭＮ１０１は、スレッショルド電圧が負の値をとる。よって、ゲート電圧が０Ｖ、つまり接地電圧ＧＮＤであっても、ドレイン電圧を与えることで、ドレイン電流が流れる。また、エンハンスメント型トランジスタであるＮＭＯＳトランジスタＭＮ１０１は、ゲートに印加される電圧がスレッショルド電圧より大きくなる場合にオン状態となり、ドレイン電流を流す。
【００３４】
コンパレータＣＭＰ１５０は、一方の入力端子がノードＮ１０１、他方の入力端子がノードＮ１２、出力端子がパワーオンリセット出力端子ＯＵＴに接続される。つまり、コンパレータＣＭＰ１５０は、比較電圧ＶＡ、ＶＤの電圧値を比較し、その比較結果をパワーオンリセット信号として出力する。なお、パワーオンリセット出力端子ＯＵＴに出力される信号の電圧をＶＯＵＴとする。
【００３５】
以上のような構成のパワーオンリセット回路１００の動作を説明する。図２にパワーオンリセット回路１００の動作波形を示す。なお、従来技術（例えば図９のパワーオンリセット回路１）のように、ＢＧＲ回路を利用した基準電圧生成回路からの基準電圧Ｖｒｅｆによりパワーオンリセット信号を生成する場合のパワーオンリセット信号の電圧波形をＶＯＵＴＰとして記載する。
【００３６】
図２に示すように、比較電圧生成部１２０は、電源電圧ＶＤＤを抵抗分圧した電圧である比較電圧ＶＡを出力する。このため、電源投入された時刻ｔ０以降、電源電圧ＶＤＤの上昇に追従し、抵抗Ｒ１１、Ｒ１２の抵抗比に応じた傾きで比較電圧ＶＡも上昇する。
【００３７】
ここで、基準電圧生成回路１１０は、パワーオンリセット回路１のように内部回路の駆動電流が十分流れず能動状態とならないため、時刻ｔ０から時刻ｔ１の間は図２に示すように電源電圧ＶＤＤに追従しきれず低電位の基準電圧Ｖｒｅｆを出力する。更に電源電圧ＶＤＤが上昇すると基準電圧生成回路１１０が能動状態となる。それにより基準電圧Ｖｒｅｆは所定の電圧値になるまで電源電圧ＶＤＤに追従して上昇する。
【００３８】
このため、この基準電圧生成回路１１０の基準電圧Ｖｒｅｆと比較電圧ＶＡを利用して、コンパレータがパワーオンリセット信号を生成する場合、時刻ｔ２で基準電圧Ｖｒｅｆと比較電圧ＶＡが交差するまで、パワーオンリセット信号ＶＯＵＴＰは、ロウレベルとなってしまう。これでは、従来技術のパワーオンリセット回路１、２と同様、電源投入初期に、ロウレベルのパワーオンリセット信号が生成され、電源電圧投入直後に誤った出力値を出力してしまう。
【００３９】
しかし、本実施の形態１では、比較電圧生成部１３０のＮＭＯＳトランジスタＤＰＭＮ１０１がデプレッション型トランジスタであり、スレッショルド電圧が負の値をとる。このため、ゲートに入力される基準電圧Ｖｒｅｆが低く接地電圧ＧＮＤ付近であっても、ＮＭＯＳトランジスタＤＰＭＮ１０１はオン状態となっている。このため、電源電圧ＶＤＤが上昇すると、ＮＭＯＳトランジスタＤＰＭＮ１０１は、その電源電圧ＶＤＤの上昇に応じてドレイン電流を流し、ノードＮ１０１の電圧である比較電圧ＶＤを上昇させる。
【００４０】
一方、比較電圧生成部１３０のＮＭＯＳトランジスタＭＮ１０１は、エンハンスメント型トランジスタであり、スレッショルド電圧以下ではオン状態とならない。このため、電源電圧ＶＤＤが低く、比較電圧ＶＤがスレッショルド電圧以下では、ＮＭＯＳトランジスタＭＮ１０１は、オン状態とならない。このため、時刻ｔ０の電源電圧投入直後で電源電圧ＶＤＤが低い場合には、ＮＭＯＳトランジスタＭＮ１０１は、ノードＮ１０１と接地端子ＧＮＤとの間を非導通状態とする。このことから、図２に示すように、ノードＮ１０１の電圧である比較電圧ＶＤが、ほぼ電源電圧ＶＤＤと同じ電圧値を保ったまま比較電圧生成部１３０から出力される。
【００４１】
その後、電源電圧ＶＤＤが更に上昇し、ノードＮ１０１の電圧である比較電圧ＶＤも上昇する。更に、時刻ｔ１で基準電圧生成回路１１０が能動状態となり、基準電圧Ｖｒｅｆも上昇する。ＮＭＯＳトランジスタＤＰＭＮ１０１は、この基準電圧Ｖｒｅｆに応じたドレイン電流をノードＮ１０１に流す。このため、比較電圧ＶＤは更に上昇し、いずれＮＭＯＳトランジスタＭＮ１０１のスレッショルド電圧を超える。このため、ＮＭＯＳトランジスタＭＮ１０１がオン状態となり、ドレイン電流を流し始める。つまり、接地端子ＧＮＤとノードＮ１０１が徐々に導通状態となる。
【００４２】
このため、比較電圧ＶＤは、電源電圧ＶＤＤに追従しなくなり、ＮＭＯＳトランジスタＤＰＭＮ１０１とＭＮ１０１のトランジスタサイズで決まる所定の電圧値で一定となる。そして、時刻ｔ３では、この比較電圧ＶＡとＶＤが逆転し、コンパレータＣＭＰ１５０からロウレベルのパワーオンリセット信号が出力される。このため、電源電圧投入直後に誤った出力値を出力してしまうことを防ぐことが可能となる。
【００４３】
ここで、所定の電圧値で一定となる比較電圧ＶＤについて説明する。まず、ＮＭＯＳトランジスタＭＮ１０１のドレイン電流は、ゲートソース間電圧ＶｇｓがＶＤとなり、以下の式（１）として示される。また、式（１）から比較電圧ＶＤは式（２）として示される。但しβＭＮ１０１、βＤＰＭＮ１０１は、それぞれＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１の移動度μと、酸化膜容量Ｃｏｘと、トランジスタのＷ／Ｌ比との積で決まる値（μ×Ｃｏｘ×Ｗ／Ｌ）となる。
【数１】
【００４４】
次に、ＮＭＯＳトランジスタＤＰＭＮ１０１のドレイン電流は、ゲートソース間電圧ＶｇｓがＶｒｅｆ−ＶＤとなり、以下の式（３）として示される。
【数２】
【００４５】
式（３）を式（２）に代入して、式（４）を求める。
【数３】
【００４６】
但し、式（４）の「Ａ」は、式（５）で表すことができる。なお、ＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１の移動度μはほぼ同じであり、酸化膜容量Ｃｏｘは同じである。このため、Ａの値は結果として、ＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決定される値となる。
【数４】
【００４７】
式（４）をＶＤでまとめると、以下のような式（６）となる。
【数５】
以上、式（６）からわかるように、比較電圧ＶＤは、電源電圧ＶＤＤによらず、基準電圧ＶｒｅｆとＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決まる電圧値で一定（図２のＶｃｎｔ）となる。また、この式（６）から、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲートに入力される電圧Ｖｒｅｆの条件は、ＮＭＯＳトランジスタＭＮ１０１が飽和領域で動作することから、以下の式（７）を満たす必要がある。
【数６】
【００４８】
ここで、ＮＭＯＳトランジスタＤＰＭＮ１０１のスレッショルド電圧ＶｔｈＤＰＭＮ１０１は、０程度もしくは０に近い負の値であることから、ＶｒｅｆもＶｔｈＭＮ１０１程度であればよい。
【００４９】
以上、本実施の形態１では、比較電圧生成部１２０が出力する比較電圧ＶＡと、比較電圧生成部１３０が出力する比較電圧ＶＤとをコンパレータＣＭＰ１５０で比較することで、パワーオンリセット信号を生成している。比較電圧ＶＡは、電源電圧ＶＤＤを抵抗分圧し、電源電圧ＶＤＤにリニアに追従する。
【００５０】
一方、比較電圧ＶＤは、電源投入初期では、オン状態のデプレッション型のＮＭＯＳトランジスタＤＰＭＮ１０１と、オフ状態のエンハンスメント型のＮＭＯＳトランジスタＭＮ１０１との中間ノード（ノードＮ１０１）の電位として、ほぼ電源電圧ＶＤＤと同じ電圧値で、追従して上昇する。そして、電源電圧ＶＤＤがある程度上昇すると、電源電圧ＶＤＤによらず、基準電圧ＶｒｅｆとＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決まる電圧値で一定となる。
【００５１】
この動作は、電源電圧ＶＤＤの上昇スピードによらず同じ動作となる。つまり、電源電圧ＶＤＤの上昇スピードが速くても、遅くても電源投入初期において、電源電圧ＶＤＤとほぼ同じ電圧をキープする。このため、従来技術のパワーオンリセット回路１、２のように、電源投入初期において、ロウレベルのパワーオンリセット信号を生成することがなく、誤った出力値を出力してしまう問題を解決することができる。
【００５２】
発明の実施の形態２
【００５３】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図３に本実施の形態２にかかるパワーオンリセット回路２００の構成を示す。図３に示すように、パワーオンリセット回路２００は、基準電圧生成回路２１０と、比較電圧生成部２２０、１３０と、コンパレータ（比較器）ＣＭＰ１５０とを有する。
【００５４】
基準電圧生成回路２１０は、バンドギャップリファレンス（ＢＧＲ）回路２１１と、スタートアップ部２１２とを有する。
【００５５】
ＢＧＲ回路２１１は、ＰＭＯＳトランジスタＭＰ１３〜ＭＰ１５と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ダイオードＤ１１〜Ｄ１３と、抵抗Ｒ１３、Ｒ１４とを有する。
【００５６】
ＰＭＯＳトランジスタＭＰ１３は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１３、ゲートがノードＮ１４に接続される。ＰＭＯＳトランジスタＭＰ１４は、ソースが電源端子ＶＤＤ、ドレイン及びゲートがノードＮ１４に接続される。ＰＭＯＳトランジスタＭＰ１５は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１６、ゲートがノードＮ１４に接続される。
【００５７】
ＮＭＯＳトランジスタＭＮ１１は、ドレイン及びゲートがノードＮ１３、ソースがノードＮ１９に接続される。ＮＭＯＳトランジスタＭＮ１２は、ドレインがノードＮ１４、ソースがノードＮ１５、ゲートがノードＮ１３に接続される。抵抗Ｒ１３は、一端がノードＮ１５、他端がノードＮ２０に接続される。抵抗Ｒ１４は、一端がノードＮ１６、他端がノードＮ１７に接続される。
【００５８】
ダイオードＤ１１は、アノードがノードＮ１７、カソードが接地端子ＧＮＤに接続される。ダイオードＤ１２は、アノードがノードＮ２０、カソードが接地端子ＧＮＤに接続される。ダイオードＤ１３は、アノードがノードＮ１９、カソードが接地端子ＧＮＤに接続される。
【００５９】
ＢＧＲ回路２１１は、図１１のパワーオンリセット回路２のＢＧＲ回路と同様の動作をする。つまり、電源電圧ＶＤＤが上昇し、一定以上の値以上になると、所定の基準電圧ＶｒｅｆをノードＮ１６に生成する。ここで本実施の形態２では、このノードＮ１３にて生成される電圧をＶＣとする。
【００６０】
比較電圧生成部２２０は、ＰＭＯＳトランジスタＭＰ１１と、抵抗Ｒ１１、Ｒ１２とを有する。ＰＭＯＳトランジスタＭＰ１１は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１１、ゲートがノードＮ１４に接続される。抵抗Ｒ１１は、一端がノードＮ１１、他端がノードＮ１２に接続される。抵抗Ｒ１２は、一端がノードＮ１２、他端が接地端子ＧＮＤに接続される。なお、ノードＮ１２に現れる電圧を比較電圧ＶＡとする。
【００６１】
ＰＭＯＳトランジスタＭＰ１１は、ＢＧＲ回路２１１のＰＭＯＳトランジスタＭＰ１４とカレントミラーを構成している。このため、ＢＧＲ回路２１１が能動状態となり、ＰＭＯＳトランジスタＭＰ１４に電流が流れると、ＰＭＯＳトランジスタＭＰ１１もその電流に応じたドレイン電流を流し、比較電圧生成部２２０が能動状態となる。
【００６２】
比較電圧生成部１３０は、実施の形態１と同様、ＮＭＯＳトランジスタＤＰＭＮ１０１、ＭＮ１０１を有する。また、実施の形態１と同様、ＮＭＯＳトランジスタＤＰＭＮ１０１は、デプレッション型トランジスタである。ＮＭＯＳトランジスタＤＰＭＮ１０１は、ドレインが電源端子ＶＤＤ、ソースがノードＮ１０１、ゲートがノードＮ１３に接続される。ＮＭＯＳトランジスタＭＮ１０１は、ドレイン及びゲートがノードＮ１０１、ソースが接地端子ＧＮＤに接続される。なお、ノードＮ１０１に現れる電圧を比較電圧ＶＤとする。
【００６３】
スタートアップ部２１２は、ＰＭＯＳトランジスタＭＰ１２と、容量Ｃ１１とを有する。ＰＭＯＳトランジスタＭＰ１２は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１３、ゲートがノードＮ１１に接続される。容量Ｃ１１は、一端がノードＮ１１、他端が接地端子ＧＮＤに接続される。
【００６４】
スタートアップ部２１２は、従来のパワーオンリセット回路１、２と同様、ＢＧＲ回路（本実施の形態２のＢＧＲ回路２１１）を電源投入時から短時間で能動状態にする機能を有する。これは、電源投入初期状態で、容量Ｃ１１を経由して接地電圧ＧＮＤをノードＮ１１に伝達することで、ゲートがノードＮ１１に接続されているＰＭＯＳトランジスタＭＰ１２をオン状態とする。オン状態のＰＭＯＳトランジスタＭＰ１２は、電源電圧ＶＤＤをノードＮ１３に伝達し、ＢＧＲ回路２１１を強制的に能動状態とさせる。
【００６５】
なお、ＢＧＲ回路２１１が能動状態となると、比較電圧生成部２２０も能動状態となり、ノードＮ１１に電流が流れ、容量Ｃ１１が充電される。容量Ｃ１１が充電されると、ＰＭＯＳトランジスタＭＰ１２は、ゲートに印加される電圧がハイレベルとなり、オフ状態となる。よって、スタートアップ部２１２は、ＢＧＲ回路２１１が能動状態となってから、所定の期間後にオフ状態となる。
【００６６】
ここで、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１５及び、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、エンハンスメント型トランジスタで構成するものとする。
【００６７】
コンパレータＣＭＰ１５０は、一方の入力端子がノードＮ１０１、他方の入力端子がノードＮ１２、出力端子がパワーオンリセット出力端子ＯＵＴに接続される。つまり、コンパレータＣＭＰ１５０は、実施の形態１と同様、比較電圧ＶＡ、ＶＤの電圧値を比較し、その比較結果をパワーオンリセット信号として出力する。なお、パワーオンリセット出力端子ＯＵＴに出力される信号の電圧をＶＯＵＴとする。
【００６８】
次に、本実施の形態２にかかるパワーオンリセット回路２００の動作について説明する。図４にパワーオンリセット回路２００の動作波形を示す。ここで、電源電圧ＶＤＤは、従来のパワーオンリセット回路２で問題となっていたように、想定したよりも上昇スピードが速い場合を考える。また、ＢＧＲ回路２１１、スタートアップ部２１２の基本的な動作は、従来のパワーオンリセット回路２と同様なため、特に必要がない場合、説明は省略する。
【００６９】
図４に示すように、時刻ｔ０に電源が投入され、徐々に電源電圧ＶＤＤが上昇する。電源投入直後の時刻ｔ０〜ｔ１ではＢＧＲ回路２１１が能動状態となっていないため、比較電圧ＶＡ、基準電圧Ｖｒｅｆは共に接地電圧ＧＮＤ程度の低い値となる。そして、電源電圧ＶＤＤが更に上昇すると、スタートアップ部２１２の機能により、ＰＭＯＳトランジスタＭＰ１２がオン状態となり、ノードＮ１３にドレイン電流を流す。このため、ノードＮ１３の電圧ＶＣが上昇を始め、ＢＧＲ回路２１１が能動状態となる。
【００７０】
更に、ＢＧＲ回路２１１が能動状態となり、ＰＭＯＳトランジスタＭＰ１４に電流が流れると、ＰＭＯＳトランジスタＭＰ１４とカレントミラー接続されている比較電圧生成部２２０のＰＭＯＳトランジスタＭＰ１１にも電流が流れる。このため、ノードＮ１２の電圧である比較電圧ＶＡの電位も上昇を始める。そして、電源電圧ＶＤＤが更に上昇すると、基準電圧Ｖｒｅｆ及びノードＮ１３の電圧ＶＣは、いずれ所定の電圧値で一定となる。
【００７１】
ここで、従来のパワーオンリセット回路２では、想定よりも電源電圧ＶＤＤの上昇スピードが速い場合、ノードＮ１３の電圧ＶＣが電源電圧ＶＤＤに追随できずに電圧の立ち上がりが遅れる可能性があった。このため、電圧の立ち上がりが遅れた時間分だけ、基準電圧生成部２１から出力される比較電圧ＶＢと比較電圧生成部２２から出力される比較電圧ＶＣの電圧値の大小が、図１３に示した時刻ｔ０〜ｔ１の期間Ｔｄ１で不確定であった。よって、コンパレータＣＭＰ１２の出力が誤った値を出力してしまう可能性があり、パワーオンリセット回路２から出力されるパワーオンリセット信号も電源電圧投入直後に誤った出力値を出力してしまう問題があった。
【００７２】
しかし、本実施の形態２では、実施の形態１と同様、比較電圧生成部１３０のＮＭＯＳトランジスタＤＰＭＮ１０１がデプレッション型トランジスタであり、スレッショルド電圧が負の値をとる。このため、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲートに入力される電圧ＶＣが低く接地電圧ＧＮＤ付近であっても、ＮＭＯＳトランジスタＤＰＭＮ１０１はオン状態となっている。このため、電源電圧ＶＤＤが上昇すると、ＮＭＯＳトランジスタＤＰＭＮ１０１は、その電源電圧ＶＤＤの上昇に応じてドレイン電流を流し、ノードＮ１０１の電圧である比較電圧ＶＤを上昇させる。
【００７３】
一方、比較電圧生成部１３０のＮＭＯＳトランジスタＭＮ１０１は、実施の形態１と同様、エンハンスメント型トランジスタであり、スレッショルド電圧以下ではオン状態とならない。このため、電源電圧ＶＤＤが低く、比較電圧ＶＤがスレッショルド電圧以下では、ＮＭＯＳトランジスタＭＮ１０１は、オン状態とならない。このため、時刻ｔ０の電源電圧投入直後で電源電圧ＶＤＤが低い場合には、ＮＭＯＳトランジスタＭＮ１０１は、ノードＮ１０１と接地端子ＧＮＤとの間を非導通状態とする。このことから、図４に示すように、ノードＮ１０１の電圧である比較電圧ＶＤが、ほぼ電源電圧ＶＤＤと同じ電圧値を保ったまま比較電圧生成部１３０から出力される。
【００７４】
その後、電源電圧ＶＤＤが更に上昇し、ノードＮ１０１の電圧である比較電圧ＶＤも上昇する。更に、時刻ｔ１でＢＧＲ回路２１１が能動状態となり電圧ＶＣも上昇する。ＮＭＯＳトランジスタＤＰＭＮ１０１は、この電圧ＶＣに応じたドレイン電流をノードＮ１０１に流す。このため、比較電圧ＶＤは更に上昇し、いずれＮＭＯＳトランジスタＭＮ１０１のスレッショルド電圧を超える。このため、ＮＭＯＳトランジスタＭＮ１０１がオン状態となり、ドレイン電流を流し始める。つまり、接地端子ＧＮＤとノードＮ１０１が徐々に導通状態となる。
【００７５】
このため、比較電圧ＶＤは、電源電圧ＶＤＤに追従しなくなり、ＮＭＯＳトランジスタＤＰＭＮ１０１とＭＮ１０１のトランジスタサイズで決まる所定の電圧値で一定となる。そして、時刻ｔ５では、この比較電圧ＶＡとＶＤが逆転し、コンパレータＣＭＰ１５０からロウレベルのパワーオンリセット信号が出力される。このため、電源電圧投入直後に誤った出力値を出力してしまうことを防ぐことが可能となる。
【００７６】
なお、本実施の形態２の動作波形との比較のため図４に、従来のパワーオンリセット回路２と同様、抵抗分圧された電圧（ここでは比較電圧ＶＡ）とノードＮ１３の電圧ＶＣとを比較して生成した信号の電圧波形をＶＯＵＴＰとして示す。この信号ＶＯＵＴＰも、図１３と同様、時刻ｔ０〜ｔ１の期間において、電圧ＶＣとＶＡの大小が不確定となるため、図４に示すようにロウレベルとなる。このため、この信号ＶＯＵＴＰを利用したパワーオンリセット信号は、電源電圧投入直後に誤った出力値を出力してしまう可能性がある。
【００７７】
しかし、上述のように、本実施の形態２のパワーオンリセット回路２００では、比較電圧生成部１３０が生成する比較電圧ＶＤと、比較電圧ＶＡとを比較するため、このような問題が発生しない。
【００７８】
ここで、所定の電圧値で一定となる比較電圧ＶＤについて説明する。実施の形態１と同様、ＮＭＯＳトランジスタＭＮ１０１のドレイン電流は式（１）として示され、比較電圧ＶＤは式（２）として示される。
【００７９】
次に、ＮＭＯＳトランジスタＤＰＭＮ１０１のドレイン電流は、ゲートソース間電圧ＶｇｓがＶＣ−ＶＤとなり、以下の式（８）として示される。
【数７】
【００８０】
式（８）を式（２）に代入して、式（９）を求める。
【数８】
【００８１】
なお、式（９）の「Ａ」は、実施の形態１と同様、式（５）で表すことができ、Ａの値はＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決定される値となる。
【００８２】
式（９）をＶＤでまとめると、以下のような式（１０）となる。
【数９】
以上、式（１０）からわかるように、比較電圧ＶＤは、電源電圧ＶＤＤによらず、ノードＮ１３の電圧ＶＣとＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決まる電圧値で一定（図４のＶｃｎｔ）となる。また、この式（１０）から、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲートに入力される電圧ＶＣの条件は、ＮＭＯＳトランジスタＭＮ１０１が飽和領域で動作することから、以下の式（１１）を満たす必要がある。
【数１０】
【００８３】
ここで、ＮＭＯＳトランジスタＤＰＭＮ１０１のスレッショルド電圧ＶｔｈＤＰＭＮ１０１は、０程度もしくは０に近い負の値であることから、ＶＣもＶｔｈＭＮ１０１程度であればよい。
【００８４】
以上、本実施の形態２では、比較電圧生成部２２０が出力する比較電圧ＶＡと、比較電圧生成部１３０が出力する比較電圧ＶＤとをコンパレータＣＭＰ１５０で比較することで、パワーオンリセット信号を生成している。
【００８５】
上述のように比較電圧ＶＡは、ＢＧＲ回路２１１が能動状態となる前には比較電圧生成部２２０の能動状態となっておらず接地電圧ＧＮＤ程度である。そして、ＢＧＲ回路２１１が能動状態となった後は、電源電圧ＶＤＤを抵抗分圧し、電源電圧ＶＤＤにリニアに追従する。
【００８６】
一方、比較電圧ＶＤは、電源投入初期では、オン状態のデプレッション型のＮＭＯＳトランジスタＤＰＭＮ１０１と、オフ状態のエンハンスメント型のＮＭＯＳトランジスタＭＮ１０１との中間ノード（ノードＮ１０１）の電位として、ほぼ電源電圧ＶＤＤと同じ電圧値で、追従して上昇する。そして、電源電圧ＶＤＤがある程度上昇すると、電源電圧ＶＤＤによらず、ＢＧＲ回路２１１のノードＮ１３の電圧ＶＣとＮＭＯＳトランジスタＭＮ１０１、ＤＰＭＮ１０１のトランジスタサイズ比で決まる電圧値で一定となる。
【００８７】
この動作は、電源電圧ＶＤＤの上昇スピードによらず同じ動作となる。つまり、比較電圧ＶＤは、電源電圧ＶＤＤの上昇スピードが速くても、遅くても電源投入初期において、電源電圧ＶＤＤとほぼ同じ電圧をキープする。このため、従来技術のパワーオンリセット回路１、２のように、電源投入初期において、ロウレベルのパワーオンリセット信号を生成することがなく、誤った出力値を出力してしまう問題を解決することができる。
【００８８】
発明の実施の形態３
【００８９】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図５に本実施の形態３にかかるパワーオンリセット回路３００の構成を示す。図５に示すように、パワーオンリセット回路３００は、基準電圧生成回路２１０と、比較電圧生成部２２０、３３０と、コンパレータ（比較器）ＣＭＰ１５０とを有する。基準電圧生成回路２１０は、バンドギャップリファレンス（ＢＧＲ）回路２１１と、スタートアップ部２１２とを有する。
【００９０】
なお、図５に示された符号のうち、図３と同じ符号を付した構成は、図３と同じか又は類似の構成を示している。実施の形態２と異なるのは、比較電圧生成部３３０の構成である。本実施の形態３では、この異なる部分を重点的に説明し、その他実施の形態２と同様の部分は説明を省略する。
【００９１】
比較電圧生成部３３０は、ＮＭＯＳトランジスタＤＰＭＮ１０１、ＤＰＭＮ１０２、ＭＮ１０１、ＭＮ１０２を有する。ＮＭＯＳトランジスタＤＰＭＮ１０１及びＤＰＭＮ１０２は、デプレッション型トランジスタである。
【００９２】
ＮＭＯＳトランジスタＤＰＭＮ１０１は、ドレインが電源端子ＶＤＤ、ソースがノードＮ１０１、ゲートがノードＮ１３に接続される。ＮＭＯＳトランジスタＭＮ１０１は、ドレイン及びゲートがノードＮ１０１、ソースが接地端子ＧＮＤに接続される。なお、ノードＮ１０１に現れる電圧を比較電圧ＶＤとする。
【００９３】
ＮＭＯＳトランジスタＤＰＭＮ１０２は、ドレインが電源端子ＶＤＤ、ソースがノードＮ１０２、ゲートがノードＮ１０１に接続される。ＮＭＯＳトランジスタＭＮ１０２は、ドレイン及びゲートがノードＮ１０２、ソースが接地端子ＧＮＤに接続される。なお、ノードＮ１０２に現れる電圧を比較電圧ＶＥとする。
【００９４】
コンパレータＣＭＰ１５０は、一方の入力端子がノードＮ１０２、他方の入力端子がノードＮ１２、出力端子がパワーオンリセット出力端子ＯＵＴに接続される。つまり、コンパレータＣＭＰ１５０は、比較電圧ＶＡ、ＶＥの電圧値を比較し、その比較結果をパワーオンリセット信号として出力する。なお、パワーオンリセット出力端子ＯＵＴに出力される信号の電圧をＶＯＵＴとする。
【００９５】
図５の構成からもわかるように、比較電圧生成部３３０は、実施の形態１、２の比較電圧生成部１３０の回路を、ノードＮ１３とコンパレータＣＭＰ１５０との間に２段直列接続とした構成となっている。このため、基本的な動作は、ほぼ同様でありここでの説明は省略する。以下に、この比較電圧生成部３３０の出力電圧である比較電圧ＶＥを求める。
【００９６】
ここで、所定の電圧値で一定となる比較電圧ＶＤについて説明する。まず、ＮＭＯＳトランジスタＭＮ１０２のドレイン電流は、ゲートソース間電圧ＶｇｓがＶＥとなり、以下の式（１２）として示される。また、式（１２）から比較電圧ＶＥは式（１３）として示される。但しβＭＮ１０１、βＭＮ１０２、βＤＰＭＮ１０１、βＤＰＭＮ１０２、は、それぞれＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ＤＰＭＮ１０１、ＤＰＭＮ１０２の移動度μと、酸化膜容量Ｃｏｘと、トランジスタのＷ／Ｌ比との積で決まる値（μ×Ｃｏｘ×Ｗ／Ｌ）となる。
【数１１】
【００９７】
次に、ＮＭＯＳトランジスタＤＰＭＮ１０２のドレイン電流は、ゲートソース間電圧ＶｇｓがＶＤ−ＶＥとなり、以下の式（１４）として示される。
【数１２】
【００９８】
式（１４）を式（１３）に代入して、式（１５）を求める。
【数１３】
【００９９】
但し、式（１５）の「Ｂ」は、以下の式（１６）で表すことができる。なお、ＮＭＯＳトランジスタＭＮ１０２、ＤＰＭＮ１０２の移動度μはほぼ同じであり、酸化膜容量Ｃｏｘは同じである。このため、Ｂの値は結果として、ＮＭＯＳトランジスタＭＮ１０２、ＤＰＭＮ１０２のトランジスタサイズ比で決定される値となる。
【数１４】
【０１００】
式（１６）をＶＥでまとめると、以下のような式（１７）となる。
【数１５】
次に、ノードＮ１０１の電圧ＶＤの温度依存性を考える。電圧ＶＤの温度依存性は、式（１０）から以下の式（１８）として求めることができる。
【数１６】
同様に、ノードＮ１０２の電圧である比較電圧ＶＥの温度依存性を考える。電圧ＶＥの温度依存性は、式（１８）から以下の式（１９）として求めることができる。
【数１７】
ここで、電圧ＶＤの温度依存性を排除するには、上記式（１８）のＡの値を非常に小さい値（Ａ≒０）に設定する。例えば、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲート幅ＷＤＰＭＮ１０１をＮＭＯＳトランジスタＭＮ１０１のゲート幅ＷＭＮ１０１と比較して十分小さく、もしくは、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲート長ＬＤＰＭＮ１０１をＮＭＯＳトランジスタＭＮ１０１のゲート長ＬＭＮ１０１と比較して十分大きくする。具体的な数値としては、ＷＤＰＭＮ１０１をＷＭＮ１０１の約１０分の１以下、もしくは、ＬＤＰＭＮ１０１をＬＭＮ１０１の約１０倍以上とし、Ａの値が約０．３以下となるようにする。また、ＮＭＯＳトランジスタＤＰＭＮ１０１のトランジスタサイズ比（ＷＤＰＭＮ１０１／ＬＤＰＭＮ１０１）及びＮＭＯＳトランジスタＭＮ１０１のトランジスタサイズ比（ＷＭＮ１０１／ＬＭＮ１０１）を調整して、結果的にＡの値が約０．３以下となるようにしてもよい。この場合、電圧ＶＤの温度依存性は、ＮＭＯＳトランジスタＭＮ１０１のスレッショルド電圧ＶｔｈＭＮ１０１の温度依存性となる。
【０１０１】
更に、Ａ≒０とした式（１８）を式（１９）に代入すると、ＮＭＯＳトランジスタＭＮ１０１のスレッショルド電圧ＶｔｈＭＮ１０１の温度依存性とＮＭＯＳトランジスタＤＰＭＮ１０２のスレッショルド電圧ＶｔｈＤＰＭＮ１０２の温度依存性が同じとなることから、ＮＭＯＳトランジスタＭＮ１０１のスレッショルド電圧ＶｔｈＭＮ１０１の温度依存性とＮＭＯＳトランジスタＤＰＭＮ１０２のスレッショルド電圧ＶｔｈＤＰＭＮ１０２の温度依存性が打ち消しあう。
【０１０２】
このため、結果として、電圧ＶＥの温度依存性は、ＮＭＯＳトランジスタＭＮ１０２のスレッショルド電圧ＶｔｈＭＮ１０２の温度依存性を（１＋Ｂ）で割った値となる。よって、Ｂの値を大きくなるようにＮＭＯＳトランジスタＤＰＭＮ１０２とＭＮ１０２を設定することで、電圧ＶＥの温度依存性を非常に小さくすることができる。なお、Ｂの値を大きくするには、例えば、ＮＭＯＳトランジスタＤＰＭＮ１０２のゲート幅ＷＤＰＭＮ１０２をＮＭＯＳトランジスタＭＮ１０２のゲート幅ＷＭＮ１０２と比較して十分大きく、もしくは、ＮＭＯＳトランジスタＤＰＭＮ１０１のゲート長ＬＤＰＭＮ１０２をＮＭＯＳトランジスタＭＮ１０１のゲート長ＬＭＮ１０２と比較して十分小さくする。具体的な数値としては、ＷＤＰＭＮ１０２をＷＭＮ１０２の約１０倍以上、もしくは、ＬＤＰＭＮ１０１をＬＭＮ１０１の約１０分の１以下とし、Ｂの値が約３以上となるようにする。また、ＮＭＯＳトランジスタＤＰＭＮ１０２のトランジスタサイズ比（ＷＤＰＭＮ１０２／ＬＤＰＭＮ１０２）及びＮＭＯＳトランジスタＭＮ１０２のトランジスタサイズ比（ＷＭＮ１０２／ＬＭＮ１０２）を調整して、結果的にＢの値が約３以上となるようにしてもよい。
【０１０３】
更に、上述したように、Ａの値を小さくし、Ｂの値を大きくすることが決定されたため、Ａ≒０、Ｂ＞＞１と仮定すると、ＶＤ＝ＶｔｈＭＮ１０１、ＶＥ＝ＶＤ−ＶｔｈＤＰＭＮ１０２と近似できる。よって、ＶＥ＝ＶｔｈＭＮ１０１−ＶｔｈＤＰＭＮ１０２となる。ここで、比較電圧生成部３３０を構成するトランジスタが、製造プロセスのばらつきが同方向にばらついたと仮定すると、比較電圧ＶＥのプロセスばらつきもキャンセルされる。
【０１０４】
ここで、従来のパワーオンリセット回路２では、ノードＮ１３の電圧ＶＣは温度の影響やプロセスばらつきの影響によって電圧値が変動する。このため、設計によっては図６に示すように、電源電圧投入直後の誤動作は消せても検出時間が期間Ｔｄ２分遅れてしまうことも考えられる。
【０１０５】
しかし、本実施の形態３のパワーオンリセット回路３００では、上述したような値でＡ、Ｂを設定することで、比較電圧ＶＥの温度依存性及びプロセス依存性をキャンセルすることできる。このため、比較電圧生成部３３０は、温度やプロセスばらつきに関係なく安定した比較電圧ＶＥを出力することができる。結果として、本実施の形態３のパワーオンリセット回路３００は、実施の形態２と同じ効果を有しつつ、更に温度やプロセスばらつきに対しても安定した精度の高いパワーオンリセット信号を生成することが可能である。
【０１０６】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図７に示すパワーオンリセット回路４００のように、実施の形態３の比較電圧生成部３３０を実施の形態１の比較電圧生成部１３０に置き換えてもよい。この場合、パワーオンリセット回路４００は、実施の形態１と同じ効果を有しつつ、更に温度やプロセスばらつきに対しても安定した精度の高いパワーオンリセット信号を生成することが可能である。
【０１０７】
更に、実施の形態２のパワーオンリセット回路２００は、コンパレータＣＭＰ１５０が比較電圧ＶＤ、ＶＡを比較することによりパワーオンリセット信号ＶＯＵＴを生成していたが、図８に示すように、コンパレータＣＭＰ１５１がＢＧＲ回路２１１の生成した基準電圧Ｖｒｅｆと比較電圧ＶＡを比較してパワーオンリセット信号ＶＯＵＴ２を生成するようにしてもよい。また、比較電圧ＶＡをコンパレータＣＭＰ１５０もしくはＣＭＰ１５１へ伝達するかはスイッチＳＷ５０１により選択するようにしてもよい。
【０１０８】
このようにすることで、比較電圧生成部１３０の生成した比較電圧ＶＤを基にしたパワーオンリセット信号を生成することも、ＢＧＲ回路２１１の生成した基準電圧Ｖｒｅｆを基にパワーオンリセット信号を生成することも可能となる。なお、この構成は実施の形態３のパワーオンリセット回路３００にも適用可能である。
【符号の説明】
【０１０９】
１００〜５００ パワーオンリセット回路
１１０、２１０ 基準電圧生成回路
２１１ ＢＧＲ回路
２１２ スタートアップ部
１２０、１３０ 比較電圧生成部
ＣＭＰ１５０、ＣＭＰ１５１ コンパレータ
ＭＮ１１、ＭＮ１２、ＭＮ１０１、ＭＮ１０２ エンハンスメント型ＮＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１５ エンハンスメント型ＰＭＯＳトランジスタ
ＤＰＭＮ１０１、ＤＰＭＮ１０２ デプレッション型ＮＭＯＳトランジスタ
Ｒ１１、Ｒ１２ 抵抗
Ｃ１１ 容量
Ｄ１１〜Ｄ１３ ダイオード
【特許請求の範囲】
【請求項１】
半導体装置の電源電圧供給開始時もしくは前記電源電圧降下時にリセット信号を発生し、その半導体装置の内部回路を初期化するパワーオンリセット回路であって、
前記電源電圧に応じた電圧を所定の比率で分圧した第１の比較電圧を生成する第１の比較電圧生成部と、
前記電源電圧に応じた第１の電圧を出力する基準電圧生成部と、
前記電源電圧を供給する電源電圧端子と第１のノードとの間に接続され、制御端子に前記第１の電圧を入力するデプレッション型の第１のトランジスタと、
前記第１のノードと接地端子との間に接続され、制御端子が前記第１のノードに接続されるエンハンスメント型の第２のトランジスタと、を備え、
前記第１のノードの電位に応じた電圧を第２の比較電圧として生成する第２の比較電圧生成部と、
前記第１、第２の比較電圧を比較し、その比較結果に応じて前記リセット信号を出力する比較器と、を有する
パワーオンリセット回路。
【請求項２】
前記第１の電圧は、前記基準電圧生成部の出力ノードから出力され、前記電源電圧が所定の電圧以上になった場合に一定の電圧値となる第１の基準電圧である
請求項１に記載のパワーオンリセット回路。
【請求項３】
前記基準電圧生成部は、内部の第２のノードに印加される電圧に応じた動作電流が流れることにより能動状態となり、その能動状態になった場合に第１の制御電圧を生成し、更に、前記電源電圧が所定の電圧以上になった場合に前記第１の制御電圧に応じた一定の基準電圧を生成するバンドギャップリファレンス回路であり、
前記第１の電圧は、前記第１の制御電圧である
請求項１に記載のパワーオンリセット回路。
【請求項４】
前記第１の比較電圧生成部は、前記第１の制御電圧に応じて能動状態となる
請求項３に記載のパワーオンリセット回路。
【請求項５】
前記電源電圧供給開始から所定の期間、前記電源電圧を前記第１のノードに伝達するスタートアップ部を更に有する
請求項４に記載のパワーオンリセット回路。
【請求項６】
前記第２の比較電圧生成部は、デプレッション型の第３のトランジスタと、エンハンスメント型の第４のトランジスタを更に備え、
前記第３のトランジスタは、前記電源電圧を供給する電源電圧端子と第３のノードとの間に接続され、制御端子が前記第１のノードと接続され、
前記第４のトランジスタは、前記第３のノードと接地端子との間に接続され、制御端子が前記第３のノードに接続され、
前記第３のノードの電位を第２の比較電圧として生成する
請求項１〜請求項５のいずれか１項に記載のパワーオンリセット回路。
【請求項７】
前記第１のトランジスタに対して、少なくとも前記第２のトランジスタのゲート幅の比が大きい、もしくは、ゲート長さの比が小さく、
前記第３のトランジスタに対して、少なくとも前記第４のトランジスタのゲート幅の比が小さい、もしくは、ゲート長さの比が大きい
請求項６に記載のパワーオンリセット回路。
【請求項８】
前記基準電圧生成回路は、エンハンスメント型の第５〜第９のトランジスタと、第１〜第３のダイオードと、第１、第２の抵抗とを有し、
前記第５のトランジスタは、前記電源電圧端子と前記第１の制御信号を生成する前記第２のノードとの間に接続され、制御端子が第４のノードに接続され、
前記第６のトランジスタは、前記電源電圧端子と前記第４のノードとの間に接続され、制御端子が前記第４のノードに接続され、
前記第７のトランジスタは、前記電源電圧端子と当該基準電圧生成回路の出力ノードである第５のノードとの間に接続され、制御端子が前記第４のノードに接続され、
前記第８のトランジスタは、前記第２のノードと第６のノードとの間に接続され、制御端子が前記第２のノードに接続され、
前記第９のトランジスタは、前記第４のノードと第７のノードとの間に接続され、制御端子が前記第２のノードに接続され、
前記第１の抵抗は、前記第７のノードと、第８のノードとの間に接続され、
前記第２の抵抗は、前記第５のノードと、第９のノードとの間に接続され、
前記第１のダイオードは、前記第６のノードと前記接地端子との間に接続され、
前記第２のダイオードは、前記第８のノードと前記接地端子との間に接続され、
前記第３のダイオードは、前記第９のノードと前記接地端子との間に接続される、
前記比較電圧生成部は、第１０のトランジスタと、第３、第４の抵抗とを有し、
前記第１０のトランジスタは、前記電源電圧端子と前記第１０のノードとの間に接続され、制御端子が前記第４のノードに接続され、
前記第３の抵抗は、前記第１０のノードと、前記第１の比較電圧を生成する第１１のノードとの間に接続され、
前記第４の抵抗は、前記第１１のノードと、前記接地端子との間に接続される
請求項３〜請求項７のいずれか１項に記載のパワーオンリセット回路。
【請求項９】
前記スタートアップ部は、第１１のトランジスタと、第１の容量とを有し、
前記第１１のトランジスタは、前記電源電圧端子と前記第２のノードとの間に接続され、制御端子が第１０のノードに接続され、
前記第１の容量は、前記第１０のノードと、接地端子との間に接続される
請求項８に記載のパワーオンリセット回路。
【請求項１】
半導体装置の電源電圧供給開始時もしくは前記電源電圧降下時にリセット信号を発生し、その半導体装置の内部回路を初期化するパワーオンリセット回路であって、
前記電源電圧に応じた電圧を所定の比率で分圧した第１の比較電圧を生成する第１の比較電圧生成部と、
前記電源電圧に応じた第１の電圧を出力する基準電圧生成部と、
前記電源電圧を供給する電源電圧端子と第１のノードとの間に接続され、制御端子に前記第１の電圧を入力するデプレッション型の第１のトランジスタと、
前記第１のノードと接地端子との間に接続され、制御端子が前記第１のノードに接続されるエンハンスメント型の第２のトランジスタと、を備え、
前記第１のノードの電位に応じた電圧を第２の比較電圧として生成する第２の比較電圧生成部と、
前記第１、第２の比較電圧を比較し、その比較結果に応じて前記リセット信号を出力する比較器と、を有する
パワーオンリセット回路。
【請求項２】
前記第１の電圧は、前記基準電圧生成部の出力ノードから出力され、前記電源電圧が所定の電圧以上になった場合に一定の電圧値となる第１の基準電圧である
請求項１に記載のパワーオンリセット回路。
【請求項３】
前記基準電圧生成部は、内部の第２のノードに印加される電圧に応じた動作電流が流れることにより能動状態となり、その能動状態になった場合に第１の制御電圧を生成し、更に、前記電源電圧が所定の電圧以上になった場合に前記第１の制御電圧に応じた一定の基準電圧を生成するバンドギャップリファレンス回路であり、
前記第１の電圧は、前記第１の制御電圧である
請求項１に記載のパワーオンリセット回路。
【請求項４】
前記第１の比較電圧生成部は、前記第１の制御電圧に応じて能動状態となる
請求項３に記載のパワーオンリセット回路。
【請求項５】
前記電源電圧供給開始から所定の期間、前記電源電圧を前記第１のノードに伝達するスタートアップ部を更に有する
請求項４に記載のパワーオンリセット回路。
【請求項６】
前記第２の比較電圧生成部は、デプレッション型の第３のトランジスタと、エンハンスメント型の第４のトランジスタを更に備え、
前記第３のトランジスタは、前記電源電圧を供給する電源電圧端子と第３のノードとの間に接続され、制御端子が前記第１のノードと接続され、
前記第４のトランジスタは、前記第３のノードと接地端子との間に接続され、制御端子が前記第３のノードに接続され、
前記第３のノードの電位を第２の比較電圧として生成する
請求項１〜請求項５のいずれか１項に記載のパワーオンリセット回路。
【請求項７】
前記第１のトランジスタに対して、少なくとも前記第２のトランジスタのゲート幅の比が大きい、もしくは、ゲート長さの比が小さく、
前記第３のトランジスタに対して、少なくとも前記第４のトランジスタのゲート幅の比が小さい、もしくは、ゲート長さの比が大きい
請求項６に記載のパワーオンリセット回路。
【請求項８】
前記基準電圧生成回路は、エンハンスメント型の第５〜第９のトランジスタと、第１〜第３のダイオードと、第１、第２の抵抗とを有し、
前記第５のトランジスタは、前記電源電圧端子と前記第１の制御信号を生成する前記第２のノードとの間に接続され、制御端子が第４のノードに接続され、
前記第６のトランジスタは、前記電源電圧端子と前記第４のノードとの間に接続され、制御端子が前記第４のノードに接続され、
前記第７のトランジスタは、前記電源電圧端子と当該基準電圧生成回路の出力ノードである第５のノードとの間に接続され、制御端子が前記第４のノードに接続され、
前記第８のトランジスタは、前記第２のノードと第６のノードとの間に接続され、制御端子が前記第２のノードに接続され、
前記第９のトランジスタは、前記第４のノードと第７のノードとの間に接続され、制御端子が前記第２のノードに接続され、
前記第１の抵抗は、前記第７のノードと、第８のノードとの間に接続され、
前記第２の抵抗は、前記第５のノードと、第９のノードとの間に接続され、
前記第１のダイオードは、前記第６のノードと前記接地端子との間に接続され、
前記第２のダイオードは、前記第８のノードと前記接地端子との間に接続され、
前記第３のダイオードは、前記第９のノードと前記接地端子との間に接続される、
前記比較電圧生成部は、第１０のトランジスタと、第３、第４の抵抗とを有し、
前記第１０のトランジスタは、前記電源電圧端子と前記第１０のノードとの間に接続され、制御端子が前記第４のノードに接続され、
前記第３の抵抗は、前記第１０のノードと、前記第１の比較電圧を生成する第１１のノードとの間に接続され、
前記第４の抵抗は、前記第１１のノードと、前記接地端子との間に接続される
請求項３〜請求項７のいずれか１項に記載のパワーオンリセット回路。
【請求項９】
前記スタートアップ部は、第１１のトランジスタと、第１の容量とを有し、
前記第１１のトランジスタは、前記電源電圧端子と前記第２のノードとの間に接続され、制御端子が第１０のノードに接続され、
前記第１の容量は、前記第１０のノードと、接地端子との間に接続される
請求項８に記載のパワーオンリセット回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
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【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１８８３６１（Ｐ２０１１−１８８３６１Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５３２９７（Ｐ２０１０−５３２９７）
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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