フィルタ回路及びこれを用いた通信用半導体装置
【課題】本発明は、所定の近傍妨害波除去比を確保しつつ、回路構成の規模を抑え占有面積を削減できるフィルタ回路及びこれを用いた通信用半導体装置を提供することを目的とする。
【解決手段】本発明は、アナログ信号をフィルタリングするフィルタ回路4である。そして、当該フィルタ回路4は、アナログ信号を電圧から電流に変換する電圧電流変換回路41と、電圧電流変換回路41で変換された電流を複数のキャパシタにチャージ又はディスチャージすることで信号処理を行うキャパシタアレイ43とを備えている。さらに、キャパシタアレイ43は、複数のキャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行う。
【解決手段】本発明は、アナログ信号をフィルタリングするフィルタ回路4である。そして、当該フィルタ回路4は、アナログ信号を電圧から電流に変換する電圧電流変換回路41と、電圧電流変換回路41で変換された電流を複数のキャパシタにチャージ又はディスチャージすることで信号処理を行うキャパシタアレイ43とを備えている。さらに、キャパシタアレイ43は、複数のキャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行う。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フィルタ回路及びこれを用いた通信用半導体装置に係る発明であって、特に、送信されてきたアナログ信号から受信を希望する信号を通過させるフィルタ回路及びこれを用いた通信用半導体装置に関するものである。
【背景技術】
【0002】
近年、通信用半導体装置には、携帯電話関係(例えば、PDC,GSM,PHS,W-CDMA)やワイヤレスLAN(Local Area Network)(例えば、IEEE802.11a,b,g)や近距離無線通信規格(例えば、Zig-bee,Bluetooth)などの多様な通信システムが一つに集積されている。そして、通信用半導体装置では、このようなマルチモード通信用トランシーバーが重要な開発テーマとなっている。
【0003】
通信用半導体装置で採用する各種通信方式は、それぞれ特徴的な受信機構成を持っている。そして、通信用半導体装置の受信部において、RF信号(空気中を伝搬して通信用半導体装置に送信されてきた信号)を直接ADC(Analog-to-Digital Converter)及び変復調器を用いてBB(BaseBand)信号に変換する場合、多大な電力消費、膨大なダイナミックレンジが必要となる。
【0004】
そこで、通信用半導体装置では、上記の問題を回避するために、ホモダイン受信方式(ダイレクトコンバージョン)やヘテロダイン受信方式(低IFコンバージョン)のようなアーキテクチャを用いて低消費電力化を図ってきた。それぞれの方式は、送信されてくる信号を周波数変換回路(Mixer,以後MIX回路ともいう)でより低い周波数に周波数変換してから、ADC及び変復調器でBB信号に変換する。
【0005】
さらに、送信されてきた信号には、受信を希望する信号(希望波)とそうでない信号(妨害波)とが混在している。そのため、通信用半導体装置では、ADCの前段にフィルタ回路を設け、当該ADCにおいて許容できる範囲まで、妨害波を除去する必要がある。このADCは、フィルタ回路から出力されたアナログ信号をある周期Tsでサンプリングし、多ビットの解像度を持ったBB信号(デジタル信号)に変換する。そのため、ADCは、それぞれのシステムに応じたサンプリング周波数(fs=1/Ts)と解像度を持つ。
【0006】
通信用半導体装置がマルチモード通信用トランシーバーを構成する場合、各方式に対応した回路を複数用意する必要がある。しかし、各方式に対応した回路を単純に複数用意しただけでは、回路構成が膨大になり占有面積も大きくなる。そこで、通信用半導体装置では、回路の特性を各方式に応じて可変できる性質(可変性)を持たせ、且つ当該可変性を容易に制御できる構成を採用することにより、回路構成を小さくして、占有面積を削減しつつ複数の通信方式で兼用することができる。
【0007】
非特許文献1及び特許文献1では、フィルタ回路において、回路の特性を各方式に応じて可変できる性質(可変性)を持たせ、且つ当該可変性を容易に制御できるスイッチドキャパシタフィルタ型の構成が開示されている。
【0008】
【非特許文献1】Bagheri,R、他、" An 800-MHz-6-GHz Software-Defined Wireless Receiver in 90-nm CMOS."、Journal of Solid-State Circuits、Volume 41、Issue 12、Dec. 2006
【特許文献1】米国特許出願公開第2005/0025270号明細書
【発明の開示】
【発明が解決しようとする課題】
【0009】
スイッチドキャパシタフィルタ型のフィルタ回路は、キャパシタの面積が占める割合が大きい。また、フィルタ回路の特性の一つである近傍妨害波除去比を向上させるには、TAP数又はデシメーション比を上げるか、サンプリング周波数を下げる必要があった。
【0010】
しかし、フィルタ回路は、TAP数又はデシメーション比を上げると、キャパシタの面積がさらに大きくなり、ハードウェアの規模が大きくなる問題があった。例えば、TAP数を”4”とする場合のフィルタ回路では、キャパシタで構成する遅延段が4個、バッファが4個必要となる。
【0011】
さらに、フィルタ回路の近傍妨害波除去比を上げるには、TAP数又はデシメーション比を上げる必要があり、さらに遅延段及びバッファの数が増加する。つまり、フィルタ回路は、回路構成が膨大になり占有面積も大きくなる問題があった。なお、フィルタ回路において、サンプリング周波数を変える場合、フィルタ回路の後段の回路における周波数を変更する必要があるため、当該変更による通信用半導体装置の構成全体への影響が大きくなる。
【0012】
そこで、本発明は、所定の近傍妨害波除去比を確保しつつ、回路構成の規模を抑え占有面積を削減できるフィルタ回路及びこれを用いた通信用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明の1実施形態は、アナログ信号をフィルタリングするフィルタ回路である。そして、当該フィルタ回路は、アナログ信号を電圧から電流に変換する電圧電流変換回路と、電圧電流変換回路で変換された電流を複数のキャパシタにチャージ又はディスチャージすることで信号処理を行うキャパシタアレイとを備えている。さらに、キャパシタアレイは、複数のキャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行う。
【発明の効果】
【0014】
本発明の1実施形態に記載のフィルタ回路は、キャパシタアレイが、キャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行うので、所定の近傍妨害波除去比を確保しつつ、回路構成の規模を抑え占有面積を削減できる効果を有している。
【発明を実施するための最良の形態】
【0015】
(実施の形態1)
図1に、本実施の形態に係る通信用半導体装置のブロック図を示す。図1に示す通信用半導体装置では、空気中を伝搬して送信されてきた信号をアンテナ1で受信し、当該信号をLNA(Low Noise Amplifier)2で増幅する。LNA2で増幅された信号は、MIX回路3で、後段の回路で処理しやすい周波数に周波数変換される。例えば、2.4GHzや5GHzの周波数であった信号が、MIX回路3により数〜数十MHz程度のDC周波数に周波数変換される。
【0016】
MIX回路3で周波数変換された信号は、フィルタ回路4において受信を希望する信号(希望波)と受信を希望しない信号(妨害波)とに分離され、希望波が次段の回路に伝搬される。フィルタ回路4を通過した信号は、AD変換回路(ADC)5でアナログ信号からデジタル信号に変換される。ADC5で変換された信号は、DSP6等において所望のデジタル信号処理が行われる。
【0017】
図1に示す通信用半導体装置において、マルチモードに対応するためにはフィルタ回路において各々のシステムに応じた希望波のみを通過させる特性制御が必要となる。そのため、本実施の形態に係るフィルタ回路4は、スイッチドキャパシタフィルタ型の構成を採用し、以下に詳細を説明する。
【0018】
本実施の形態に係るフィルタ回路4は、入力信号端子に接続され、信号を電圧から電流に変換するgmセル(電圧電流変換回路)と、変換後の電流をチャージ・ディスチャージして信号処理を行うキャパシタアレイとを備えている。そして、このフィルタ回路4を信号処理システムとして説明すると、図2に示すgmセル41とキャパシタアレイ42とを備える部分と、図3に示すキャパシタアレイ43の部分とで構成される。
【0019】
図2に示すgmセル41とキャパシタアレイ42とを備える部分は、連続時間型(Continuous Time:CT)のFIR(Finite Impulse Response)と離散時間型(Discrete Time:DT)のIIR(Infinite Impulse Response)とからなるシステム(以下、CT−FIR+DT−IIRシステムという)である。一方、図3に示すキャパシタアレイ43の部分は、離散時間型のFIRとからなるシステム(以下、DT−FIRシステムという)である。
【0020】
図2に示すCT−FIR+DT−IIRシステムは、入力信号を電圧から電流に変換するgmセル41と、スイッチS1〜S4を制御してキャパシタCH,CRのチャージ・ディスチャージを行うキャパシタアレイ42とを備えている。そして、このCT−FIR+DT−IIRシステムは、図4に示す信号ψ1(周期1/fs=Ts)のタイミングでスイッチS2,S3が駆動され、図4に示す信号ψ2(周期1/fs=Ts)のタイミングでスイッチS1,S4が駆動される。つまり、図2に示すCT−FIR+DT−IIRシステムは、gmセル41に接続されたキャパシタCHと、スイッチS1〜S4でON/OFFされるキャパシタCRによってフィルタリング処理を実施する。
【0021】
次に、図2に示すCT−FIR+DT−IIRシステムの動作を説明する。まず、入力された電圧は、初段のgmセル41により電圧電流変換される。そして、信号ψ2が”H”となりスイッチS1,S4をON状態にして上段及び下段のキャパシタCRに貯まっている電荷をリセットする。次に、gmセル41から出力される電流は、信号ψ1が”H”となりスイッチS2,S3がON状態になるとキャパシタCHと下段のキャパシタCRとが充電される。そして、gmセル41から出力される電流は、信号ψ2が”H”となりスイッチS1,S4がON状態になるとキャパシタCHと上段のキャパシタCRとが充電される。なお、信号ψ2が”H”、信号ψ1”L”となる瞬間、キャパシタCHと下段のキャパシタCRとの間で電荷分配が起こる。
【0022】
図2に示すCT−FIR+DT−IIRシステムの伝達関数は、数1となる。
【0023】
【数1】
【0024】
なお、数1中のa1及びz-1は数2のように与えられる。
【0025】
【数2】
【0026】
以上のように、図2に示すCT−FIR+DT−IIRシステムは、連続時間で入力された信号をフィルタリングし、離散時間信号に変換して出力する機能を有している。なお、図2では、gmセル41等が差動で動作する構成を示したが、片側を接地する等して片側駆動する構成でも良い。
【0027】
次に、図3に示すDT−FIRシステムについて説明する。その前に、本発明の前提となるDT−FIRシステムの構成を図5に示し、当該構成について説明する。なお、図6に示すタイミングチャートは、図5に示すDT−FIRシステムを駆動するためのタイミングチャートである。
【0028】
図5に示すDT−FIRシステムでは、入力に対して6つのキャパシタC1〜C6がそれぞれスイッチS1〜S6を介して並列に接続されている。さらに、図5に示すDT−FIRシステムでは、キャパシタC1〜C6のそれぞれにスイッチSOが設けられ、キャパシタC1〜C6のそれぞれに蓄積された電荷をキャパシタC7で平均化できるように構成されている。なお、図5に示すDT−FIRシステムに入力される信号は、図2に示すCT−FIR+DT−IIRシステムから出力された離散時間信号である。
【0029】
次に、図5に示すDT−FIRシステムの動作を、図6に示すスイッチS1〜S6,SOに入力される信号に基づいて説明する。まず、スイッチS1に入力される信号が”H”となり、スイッチS1が周期Tsの期間ON状態となる。そして、スイッチS1がON状態の間に、DT−FIRシステムに入力された離散時間信号に基づき、キャパシタC1に電荷が蓄積される。次に、スイッチS2に入力される信号が”H”となり、スイッチS2が周期Tsの期間ON状態となることでキャパシタC2に電荷が蓄積される。以下、同じ動作をキャパシタC6まで繰り返す。そして、スイッチSOに入力される信号が”H”となり、スイッチSOの全てが周期Tsの期間ON状態となることで、キャパシタC1〜C6までに蓄積された電荷がキャパシタC7で平均化される。
【0030】
ここで、図5に示すDT−FIRシステムの伝達関数は数3である。
【0031】
【数3】
【0032】
図5に示すDT−FIRシステムでは、数3の伝達関数を図7のように遅延要素(z-1)が5つ直列した構成を採用している。そして、図7に示す構成ではTAP数が6つとなるので、図5に示すDT−FIRシステムでは、TAP数+1の数のキャパシタC1〜C7が設けられている。
【0033】
ここで、フィルタ回路の近傍妨害波除去比を上げるには、上述したようにTAP数を上げる必要があり、このTAP数を上げるとキャパシタの数が増加することになる。具体的に、TAP数を増やすことによるフィルタ回路の近傍妨害波除去比への効果について説明する。図8は、希望波Hに対する伝達関数の関係を示す図である。図8では、希望波Hに対して、数4に示す伝達関数の波形Aと数5に示す伝達関数の波形Bとが図示されている。なお、図8の横軸は周波数であり、縦軸は規格化されたゲインである。
【0034】
【数4】
【0035】
【数5】
【0036】
数4はTAP数が4で、数5はTAP数が8であるため、数5の実現するDT−FIRシステムはキャパシタの数が増加して回路構成が膨大になる。しかし、図8からも分かるように、希望波Hに対しては、波形Aであっても波形Bであってもほとんど全てが通過しているが、妨害波Iに対しては、TAP数の大きい波形Bの方がより妨害波Iを除去できている。つまり、DT−FIRシステムでは、TAP数を増やすことでフィルタ回路の近傍妨害波除去比を向上させることができるが、キャパシタの数が増加して回路構成の占有面積が大きくなる。なお、近傍妨害波除去比は、図8に示す妨害波Iと波形Aとの交差位置と、妨害波Iと波形Bとの交差位置との関係から求めることができる。
【0037】
そこで、本実施の形態に係るフィルタ回路では、キャパシタの数を減らしつつ同じ伝達関数が得られる図3に示すDT−FIRシステムの構成を採用している。図3に示すDT−FIRシステムの伝達関数は数3であり、図5に示すDT−FIRシステムと同じであるが、図7に示したように遅延要素が直列となるように構成せず、図9のような構成を採用している。つまり、図9では、遅延要素を複数段に分け、前段の遅延要素において平均化した信号を次段の遅延要素で順次処理する構成である。図9に示す構成では、遅延要素が4でTAP数が5となるため、図3に示すようにキャパシタC1〜C6の6つにすることができる。
【0038】
次に、図3に示すDT−FIRシステムの構成を説明する。図3に示すDT−FIRシステムでは、図2に示すCT−FIR+DT−IIRシステムから出力された離散時間信号が、並列に接続されたキャパシタC1〜C3のそれぞれにスイッチSw1〜Sw3を介して入力される。さらに、図3に示すDT−FIRシステムでは、キャパシタC1〜C3のそれぞれにスイッチSwOが設けられ、キャパシタC1〜C3のそれぞれに蓄積された電荷を後段のキャパシタC4又はキャパシタC5で平均化できるように構成されている。
【0039】
後段のキャパシタC4は、前段のキャパシタC1〜C3とスイッチSwO1を介して接続され、スイッチSwO1がON状態となることでキャパシタC1〜C3のそれぞれに蓄積された電荷をキャパシタC4で平均化する。また、後段のキャパシタC5は、前段のキャパシタC1〜C3とスイッチSwO2を介して接続され、スイッチSwO2がON状態となることでキャパシタC1〜C3のそれぞれに蓄積された電荷をキャパシタC5で平均化する。
【0040】
さらに、図3に示すDT−FIRシステムでは、キャパシタC4,C5のそれぞれにスイッチSwO3が設けられ、キャパシタC4,C5のそれぞれに蓄積された電荷を後段のキャパシタC6で平均化できるように構成されている。また、図3に示すDT−FIRシステムでは、キャパシタC1〜C6のそれぞれにリセット用のスイッチが設けられている。具体的には、キャパシタC1にスイッチSw1R、キャパシタC2にスイッチSw2R、キャパシタC3にスイッチSw3R、キャパシタC4にスイッチSwO1R、キャパシタC5にスイッチSwO2R、キャパシタC6にスイッチSwO3Rがそれぞれ設けられる。なお、図3に示すDT−FIRシステムでは、キャパシタの片側がグランドに接続された片側駆動の構成であるが、本発明はこれに限られず差動駆動の構成であっても良い。
【0041】
次に、図3に示すDT−FIRシステムの動作を、図10に示すタイミングチャートに基づいて説明する。図10に示すタイミングチャートでは、スイッチSw1〜Sw3,SwO,SwO1〜SwO3,スイッチSw1R〜Sw3R,スイッチSwO1R〜SwO3Rにそれぞれ入力される信号が図示されている。
【0042】
まず、スイッチSw1Rに入力される信号が”H”となり、スイッチSw1RがON状態となることでキャパシタC1がリセットされ蓄積された電荷を消去される。そして、スイッチSw1に入力される信号が”H”となり、スイッチSw1がON状態となることでDT−FIRシステムに入力された離散時間信号に基づき、キャパシタC1に電荷が蓄積される。なお、図10に示すタイミングチャートでは、スイッチSw1RがON状態となるタイミングが、スイッチSw1がON状態となるタイミングの直前であるが、本発明はこれに限られず、スイッチSw1がON状態となるタイミング前であれば良い。
【0043】
以下、同じ動作をキャパシタC3まで繰り返す。そして、スイッチSwOに入力される信号が”H”となり、スイッチSwOの全てがON状態となる。スイッチSwOの全てがON状態となるこのタイミングに、スイッチSwO1に入力される信号が”H”となり、スイッチSwO1がON状態となることで、キャパシタC1〜C3までに蓄積された電荷がキャパシタC4で平均化される。なお、スイッチSwO1がON状態となる前に、スイッチSwO1Rに入力される信号が”H”となり、スイッチSwO1RがON状態となることでキャパシタC4がリセットされ蓄積された電荷を消去されている。但し、スイッチSwO1RがON状態となるタイミングは、スイッチSwO1がON状態となるタイミング前であれば良い。
【0044】
また、図10に示すタイミングチャートでは、スイッチSwO1がON状態となるタイミングが、スイッチSwOがON状態となるタイミングと同じであるが、本発明はこれに限られずスイッチSwOがON状態となるタイミングより遅いタイミングでも良い。但し、スイッチSwO1がON状態となるタイミングと、スイッチSwOがON状態となるタイミングとが同じである場合、全体の処理時間を短縮できる効果がある。
【0045】
次に、上述したようにスイッチSw1〜Sw3が同じ動作を繰り返し、スイッチSwOに入力される信号が”H”となり、スイッチSwOの全てがON状態となる。スイッチSwOの全てがON状態となるこのタイミングに、スイッチSwO2に入力される信号が”H”となり、スイッチSwO2がON状態となることで、キャパシタC1〜C3までに蓄積された電荷がキャパシタC5で平均化される。なお、スイッチSwO2がON状態となる前に、スイッチSwO2Rに入力される信号が”H”となり、スイッチSwO2RがON状態となることでキャパシタC5がリセットされ蓄積された電荷を消去されている。但し、スイッチSwO2RがON状態となるタイミングは、スイッチSwO2がON状態となるタイミング前であれば良い。
【0046】
また、図10に示すタイミングチャートでは、スイッチSwO2がON状態となるタイミングが、スイッチSwOがON状態となるタイミングと同じであるが、本発明はこれに限られずスイッチSwOがON状態となるタイミングより遅いタイミングでも良い。但し、スイッチSwO2がON状態となるタイミングと、スイッチSwOがON状態となるタイミングとが同じである場合、全体の処理時間を短縮できる効果がある。
【0047】
次に、スイッチSwO3に入力される信号が”H”となり、スイッチSwO3の全てがON状態となる。スイッチSwO3の全てがON状態となることで、キャパシタC4,C5までに蓄積された電荷がキャパシタC6で平均化される。なお、スイッチSwO3がON状態となる前に、スイッチSwO3Rに入力される信号が”H”となり、スイッチSwO3RがON状態となることでキャパシタC6がリセットされ蓄積された電荷を消去されている。但し、スイッチSwO3RがON状態となるタイミングは、スイッチSwO3がON状態となるタイミング前であれば良い。
【0048】
以上のように、本実施の形態に係るフィルタ回路では、図3に示すDT−FIRシステムを採用して、キャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行うので、同じ伝達関数を維持しつつ、回路構成を減らすことができる効果を有している。
【0049】
(実施の形態2)
実施の形態1では、DT−FIRシステムの伝達関数は1次であった。しかし、フィルタ回路の近傍妨害波除去比をさらに上げるためには、DT−FIRシステムの伝達関数の次数を上げる必要がある。具体的に、本実施の形態に係るDT−FIRシステムでは、数6に示すTAP数が4の2次の伝達関数を採用している。
【0050】
【数6】
【0051】
数6に示す伝達関数を図11に示すように遅延要素を直列に並べる構成で実現した場合、TAP数が16となり、図12に示すように17個ものキャパシタが必要となる。そのため、図12に示す回路図のDT−FIRシステムを採用した場合、回路構成が膨大となり占有面積が増大する問題がある。
【0052】
そこで、本実施の形態に係るフィルタ回路では、図11に示したように遅延要素が直列となるように構成せず、図13に示すように遅延要素を複数段に分け、前段の遅延要素において平均化した信号を次段の遅延要素で順次処理する構成を採用する。つまり、図13の構成は、図14に示すようにキャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理が可能な回路構成となる。つまり、図14に示す回路構成は、伝達関数を数6の後段の式を表している。そのため、図14に示す回路を採用するDT−FIRシステムは、図12と同じ伝達関数でありながらTAP数が8となり、必要なキャパシタも9個に抑えることができる。
【0053】
なお、図14に示す回路では、キャパシタの片側がグランドに接続された片側駆動の構成であるが、本発明はこれに限られず差動駆動の構成であっても良い。また、図14に示す回路を採用したフィルタ回路を、図1に示す通信用半導体装置に適用する。
【0054】
以上のように、本実施の形態に係るフィルタ回路は、図14に示すDT−FIRシステムを採用して、キャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行うので、同じ伝達関数を維持しつつ、回路構成を減らすことができる効果を有している。
【図面の簡単な説明】
【0055】
【図1】本発明の実施の形態1に係る通信用半導体装置のブロック図である。
【図2】本発明の実施の形態1に係るCT−FIR+DT−IIRシステムの回路図である。
【図3】本発明の実施の形態1に係るDT−FIRシステムの回路図である。
【図4】本発明の実施の形態1に係るCT−FIR+DT−IIRシステムを駆動するためのタイミングチャートである。
【図5】本発明の実施の形態1に係るDT−FIRシステムの前提となるシステムの回路図である。
【図6】本発明の実施の形態1に係るDT−FIRシステムの前提となるシステムの回路図を駆動するためのタイミングチャートである。
【図7】本発明の実施の形態1に係るDT−FIRシステムの前提となるシステムの概略図である。
【図8】TAP数と近傍妨害波除去比との関係を説明するための図である。
【図9】本発明の実施の形態1に係るDT−FIRシステムの概略図である。
【図10】本発明の実施の形態1に係るDT−FIRシステムの回路図を駆動するためのタイミングチャートである。
【図11】本発明の実施の形態2に係るDT−FIRシステムの前提となるシステムの概略図である。
【図12】本発明の実施の形態2に係るDT−FIRシステムの前提となるシステムの回路図である。
【図13】本発明の実施の形態2に係るDT−FIRシステムの概略図である。
【図14】本発明の実施の形態2に係るDT−FIRシステムの回路図である。
【符号の説明】
【0056】
1 アンテナ、2 LNA、3 MIX回路、4 フィルタ回路、5 ADC、6 DSP、41 gmセル、42,43 キャパシタアレイ。
【技術分野】
【0001】
本発明は、フィルタ回路及びこれを用いた通信用半導体装置に係る発明であって、特に、送信されてきたアナログ信号から受信を希望する信号を通過させるフィルタ回路及びこれを用いた通信用半導体装置に関するものである。
【背景技術】
【0002】
近年、通信用半導体装置には、携帯電話関係(例えば、PDC,GSM,PHS,W-CDMA)やワイヤレスLAN(Local Area Network)(例えば、IEEE802.11a,b,g)や近距離無線通信規格(例えば、Zig-bee,Bluetooth)などの多様な通信システムが一つに集積されている。そして、通信用半導体装置では、このようなマルチモード通信用トランシーバーが重要な開発テーマとなっている。
【0003】
通信用半導体装置で採用する各種通信方式は、それぞれ特徴的な受信機構成を持っている。そして、通信用半導体装置の受信部において、RF信号(空気中を伝搬して通信用半導体装置に送信されてきた信号)を直接ADC(Analog-to-Digital Converter)及び変復調器を用いてBB(BaseBand)信号に変換する場合、多大な電力消費、膨大なダイナミックレンジが必要となる。
【0004】
そこで、通信用半導体装置では、上記の問題を回避するために、ホモダイン受信方式(ダイレクトコンバージョン)やヘテロダイン受信方式(低IFコンバージョン)のようなアーキテクチャを用いて低消費電力化を図ってきた。それぞれの方式は、送信されてくる信号を周波数変換回路(Mixer,以後MIX回路ともいう)でより低い周波数に周波数変換してから、ADC及び変復調器でBB信号に変換する。
【0005】
さらに、送信されてきた信号には、受信を希望する信号(希望波)とそうでない信号(妨害波)とが混在している。そのため、通信用半導体装置では、ADCの前段にフィルタ回路を設け、当該ADCにおいて許容できる範囲まで、妨害波を除去する必要がある。このADCは、フィルタ回路から出力されたアナログ信号をある周期Tsでサンプリングし、多ビットの解像度を持ったBB信号(デジタル信号)に変換する。そのため、ADCは、それぞれのシステムに応じたサンプリング周波数(fs=1/Ts)と解像度を持つ。
【0006】
通信用半導体装置がマルチモード通信用トランシーバーを構成する場合、各方式に対応した回路を複数用意する必要がある。しかし、各方式に対応した回路を単純に複数用意しただけでは、回路構成が膨大になり占有面積も大きくなる。そこで、通信用半導体装置では、回路の特性を各方式に応じて可変できる性質(可変性)を持たせ、且つ当該可変性を容易に制御できる構成を採用することにより、回路構成を小さくして、占有面積を削減しつつ複数の通信方式で兼用することができる。
【0007】
非特許文献1及び特許文献1では、フィルタ回路において、回路の特性を各方式に応じて可変できる性質(可変性)を持たせ、且つ当該可変性を容易に制御できるスイッチドキャパシタフィルタ型の構成が開示されている。
【0008】
【非特許文献1】Bagheri,R、他、" An 800-MHz-6-GHz Software-Defined Wireless Receiver in 90-nm CMOS."、Journal of Solid-State Circuits、Volume 41、Issue 12、Dec. 2006
【特許文献1】米国特許出願公開第2005/0025270号明細書
【発明の開示】
【発明が解決しようとする課題】
【0009】
スイッチドキャパシタフィルタ型のフィルタ回路は、キャパシタの面積が占める割合が大きい。また、フィルタ回路の特性の一つである近傍妨害波除去比を向上させるには、TAP数又はデシメーション比を上げるか、サンプリング周波数を下げる必要があった。
【0010】
しかし、フィルタ回路は、TAP数又はデシメーション比を上げると、キャパシタの面積がさらに大きくなり、ハードウェアの規模が大きくなる問題があった。例えば、TAP数を”4”とする場合のフィルタ回路では、キャパシタで構成する遅延段が4個、バッファが4個必要となる。
【0011】
さらに、フィルタ回路の近傍妨害波除去比を上げるには、TAP数又はデシメーション比を上げる必要があり、さらに遅延段及びバッファの数が増加する。つまり、フィルタ回路は、回路構成が膨大になり占有面積も大きくなる問題があった。なお、フィルタ回路において、サンプリング周波数を変える場合、フィルタ回路の後段の回路における周波数を変更する必要があるため、当該変更による通信用半導体装置の構成全体への影響が大きくなる。
【0012】
そこで、本発明は、所定の近傍妨害波除去比を確保しつつ、回路構成の規模を抑え占有面積を削減できるフィルタ回路及びこれを用いた通信用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明の1実施形態は、アナログ信号をフィルタリングするフィルタ回路である。そして、当該フィルタ回路は、アナログ信号を電圧から電流に変換する電圧電流変換回路と、電圧電流変換回路で変換された電流を複数のキャパシタにチャージ又はディスチャージすることで信号処理を行うキャパシタアレイとを備えている。さらに、キャパシタアレイは、複数のキャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行う。
【発明の効果】
【0014】
本発明の1実施形態に記載のフィルタ回路は、キャパシタアレイが、キャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行うので、所定の近傍妨害波除去比を確保しつつ、回路構成の規模を抑え占有面積を削減できる効果を有している。
【発明を実施するための最良の形態】
【0015】
(実施の形態1)
図1に、本実施の形態に係る通信用半導体装置のブロック図を示す。図1に示す通信用半導体装置では、空気中を伝搬して送信されてきた信号をアンテナ1で受信し、当該信号をLNA(Low Noise Amplifier)2で増幅する。LNA2で増幅された信号は、MIX回路3で、後段の回路で処理しやすい周波数に周波数変換される。例えば、2.4GHzや5GHzの周波数であった信号が、MIX回路3により数〜数十MHz程度のDC周波数に周波数変換される。
【0016】
MIX回路3で周波数変換された信号は、フィルタ回路4において受信を希望する信号(希望波)と受信を希望しない信号(妨害波)とに分離され、希望波が次段の回路に伝搬される。フィルタ回路4を通過した信号は、AD変換回路(ADC)5でアナログ信号からデジタル信号に変換される。ADC5で変換された信号は、DSP6等において所望のデジタル信号処理が行われる。
【0017】
図1に示す通信用半導体装置において、マルチモードに対応するためにはフィルタ回路において各々のシステムに応じた希望波のみを通過させる特性制御が必要となる。そのため、本実施の形態に係るフィルタ回路4は、スイッチドキャパシタフィルタ型の構成を採用し、以下に詳細を説明する。
【0018】
本実施の形態に係るフィルタ回路4は、入力信号端子に接続され、信号を電圧から電流に変換するgmセル(電圧電流変換回路)と、変換後の電流をチャージ・ディスチャージして信号処理を行うキャパシタアレイとを備えている。そして、このフィルタ回路4を信号処理システムとして説明すると、図2に示すgmセル41とキャパシタアレイ42とを備える部分と、図3に示すキャパシタアレイ43の部分とで構成される。
【0019】
図2に示すgmセル41とキャパシタアレイ42とを備える部分は、連続時間型(Continuous Time:CT)のFIR(Finite Impulse Response)と離散時間型(Discrete Time:DT)のIIR(Infinite Impulse Response)とからなるシステム(以下、CT−FIR+DT−IIRシステムという)である。一方、図3に示すキャパシタアレイ43の部分は、離散時間型のFIRとからなるシステム(以下、DT−FIRシステムという)である。
【0020】
図2に示すCT−FIR+DT−IIRシステムは、入力信号を電圧から電流に変換するgmセル41と、スイッチS1〜S4を制御してキャパシタCH,CRのチャージ・ディスチャージを行うキャパシタアレイ42とを備えている。そして、このCT−FIR+DT−IIRシステムは、図4に示す信号ψ1(周期1/fs=Ts)のタイミングでスイッチS2,S3が駆動され、図4に示す信号ψ2(周期1/fs=Ts)のタイミングでスイッチS1,S4が駆動される。つまり、図2に示すCT−FIR+DT−IIRシステムは、gmセル41に接続されたキャパシタCHと、スイッチS1〜S4でON/OFFされるキャパシタCRによってフィルタリング処理を実施する。
【0021】
次に、図2に示すCT−FIR+DT−IIRシステムの動作を説明する。まず、入力された電圧は、初段のgmセル41により電圧電流変換される。そして、信号ψ2が”H”となりスイッチS1,S4をON状態にして上段及び下段のキャパシタCRに貯まっている電荷をリセットする。次に、gmセル41から出力される電流は、信号ψ1が”H”となりスイッチS2,S3がON状態になるとキャパシタCHと下段のキャパシタCRとが充電される。そして、gmセル41から出力される電流は、信号ψ2が”H”となりスイッチS1,S4がON状態になるとキャパシタCHと上段のキャパシタCRとが充電される。なお、信号ψ2が”H”、信号ψ1”L”となる瞬間、キャパシタCHと下段のキャパシタCRとの間で電荷分配が起こる。
【0022】
図2に示すCT−FIR+DT−IIRシステムの伝達関数は、数1となる。
【0023】
【数1】
【0024】
なお、数1中のa1及びz-1は数2のように与えられる。
【0025】
【数2】
【0026】
以上のように、図2に示すCT−FIR+DT−IIRシステムは、連続時間で入力された信号をフィルタリングし、離散時間信号に変換して出力する機能を有している。なお、図2では、gmセル41等が差動で動作する構成を示したが、片側を接地する等して片側駆動する構成でも良い。
【0027】
次に、図3に示すDT−FIRシステムについて説明する。その前に、本発明の前提となるDT−FIRシステムの構成を図5に示し、当該構成について説明する。なお、図6に示すタイミングチャートは、図5に示すDT−FIRシステムを駆動するためのタイミングチャートである。
【0028】
図5に示すDT−FIRシステムでは、入力に対して6つのキャパシタC1〜C6がそれぞれスイッチS1〜S6を介して並列に接続されている。さらに、図5に示すDT−FIRシステムでは、キャパシタC1〜C6のそれぞれにスイッチSOが設けられ、キャパシタC1〜C6のそれぞれに蓄積された電荷をキャパシタC7で平均化できるように構成されている。なお、図5に示すDT−FIRシステムに入力される信号は、図2に示すCT−FIR+DT−IIRシステムから出力された離散時間信号である。
【0029】
次に、図5に示すDT−FIRシステムの動作を、図6に示すスイッチS1〜S6,SOに入力される信号に基づいて説明する。まず、スイッチS1に入力される信号が”H”となり、スイッチS1が周期Tsの期間ON状態となる。そして、スイッチS1がON状態の間に、DT−FIRシステムに入力された離散時間信号に基づき、キャパシタC1に電荷が蓄積される。次に、スイッチS2に入力される信号が”H”となり、スイッチS2が周期Tsの期間ON状態となることでキャパシタC2に電荷が蓄積される。以下、同じ動作をキャパシタC6まで繰り返す。そして、スイッチSOに入力される信号が”H”となり、スイッチSOの全てが周期Tsの期間ON状態となることで、キャパシタC1〜C6までに蓄積された電荷がキャパシタC7で平均化される。
【0030】
ここで、図5に示すDT−FIRシステムの伝達関数は数3である。
【0031】
【数3】
【0032】
図5に示すDT−FIRシステムでは、数3の伝達関数を図7のように遅延要素(z-1)が5つ直列した構成を採用している。そして、図7に示す構成ではTAP数が6つとなるので、図5に示すDT−FIRシステムでは、TAP数+1の数のキャパシタC1〜C7が設けられている。
【0033】
ここで、フィルタ回路の近傍妨害波除去比を上げるには、上述したようにTAP数を上げる必要があり、このTAP数を上げるとキャパシタの数が増加することになる。具体的に、TAP数を増やすことによるフィルタ回路の近傍妨害波除去比への効果について説明する。図8は、希望波Hに対する伝達関数の関係を示す図である。図8では、希望波Hに対して、数4に示す伝達関数の波形Aと数5に示す伝達関数の波形Bとが図示されている。なお、図8の横軸は周波数であり、縦軸は規格化されたゲインである。
【0034】
【数4】
【0035】
【数5】
【0036】
数4はTAP数が4で、数5はTAP数が8であるため、数5の実現するDT−FIRシステムはキャパシタの数が増加して回路構成が膨大になる。しかし、図8からも分かるように、希望波Hに対しては、波形Aであっても波形Bであってもほとんど全てが通過しているが、妨害波Iに対しては、TAP数の大きい波形Bの方がより妨害波Iを除去できている。つまり、DT−FIRシステムでは、TAP数を増やすことでフィルタ回路の近傍妨害波除去比を向上させることができるが、キャパシタの数が増加して回路構成の占有面積が大きくなる。なお、近傍妨害波除去比は、図8に示す妨害波Iと波形Aとの交差位置と、妨害波Iと波形Bとの交差位置との関係から求めることができる。
【0037】
そこで、本実施の形態に係るフィルタ回路では、キャパシタの数を減らしつつ同じ伝達関数が得られる図3に示すDT−FIRシステムの構成を採用している。図3に示すDT−FIRシステムの伝達関数は数3であり、図5に示すDT−FIRシステムと同じであるが、図7に示したように遅延要素が直列となるように構成せず、図9のような構成を採用している。つまり、図9では、遅延要素を複数段に分け、前段の遅延要素において平均化した信号を次段の遅延要素で順次処理する構成である。図9に示す構成では、遅延要素が4でTAP数が5となるため、図3に示すようにキャパシタC1〜C6の6つにすることができる。
【0038】
次に、図3に示すDT−FIRシステムの構成を説明する。図3に示すDT−FIRシステムでは、図2に示すCT−FIR+DT−IIRシステムから出力された離散時間信号が、並列に接続されたキャパシタC1〜C3のそれぞれにスイッチSw1〜Sw3を介して入力される。さらに、図3に示すDT−FIRシステムでは、キャパシタC1〜C3のそれぞれにスイッチSwOが設けられ、キャパシタC1〜C3のそれぞれに蓄積された電荷を後段のキャパシタC4又はキャパシタC5で平均化できるように構成されている。
【0039】
後段のキャパシタC4は、前段のキャパシタC1〜C3とスイッチSwO1を介して接続され、スイッチSwO1がON状態となることでキャパシタC1〜C3のそれぞれに蓄積された電荷をキャパシタC4で平均化する。また、後段のキャパシタC5は、前段のキャパシタC1〜C3とスイッチSwO2を介して接続され、スイッチSwO2がON状態となることでキャパシタC1〜C3のそれぞれに蓄積された電荷をキャパシタC5で平均化する。
【0040】
さらに、図3に示すDT−FIRシステムでは、キャパシタC4,C5のそれぞれにスイッチSwO3が設けられ、キャパシタC4,C5のそれぞれに蓄積された電荷を後段のキャパシタC6で平均化できるように構成されている。また、図3に示すDT−FIRシステムでは、キャパシタC1〜C6のそれぞれにリセット用のスイッチが設けられている。具体的には、キャパシタC1にスイッチSw1R、キャパシタC2にスイッチSw2R、キャパシタC3にスイッチSw3R、キャパシタC4にスイッチSwO1R、キャパシタC5にスイッチSwO2R、キャパシタC6にスイッチSwO3Rがそれぞれ設けられる。なお、図3に示すDT−FIRシステムでは、キャパシタの片側がグランドに接続された片側駆動の構成であるが、本発明はこれに限られず差動駆動の構成であっても良い。
【0041】
次に、図3に示すDT−FIRシステムの動作を、図10に示すタイミングチャートに基づいて説明する。図10に示すタイミングチャートでは、スイッチSw1〜Sw3,SwO,SwO1〜SwO3,スイッチSw1R〜Sw3R,スイッチSwO1R〜SwO3Rにそれぞれ入力される信号が図示されている。
【0042】
まず、スイッチSw1Rに入力される信号が”H”となり、スイッチSw1RがON状態となることでキャパシタC1がリセットされ蓄積された電荷を消去される。そして、スイッチSw1に入力される信号が”H”となり、スイッチSw1がON状態となることでDT−FIRシステムに入力された離散時間信号に基づき、キャパシタC1に電荷が蓄積される。なお、図10に示すタイミングチャートでは、スイッチSw1RがON状態となるタイミングが、スイッチSw1がON状態となるタイミングの直前であるが、本発明はこれに限られず、スイッチSw1がON状態となるタイミング前であれば良い。
【0043】
以下、同じ動作をキャパシタC3まで繰り返す。そして、スイッチSwOに入力される信号が”H”となり、スイッチSwOの全てがON状態となる。スイッチSwOの全てがON状態となるこのタイミングに、スイッチSwO1に入力される信号が”H”となり、スイッチSwO1がON状態となることで、キャパシタC1〜C3までに蓄積された電荷がキャパシタC4で平均化される。なお、スイッチSwO1がON状態となる前に、スイッチSwO1Rに入力される信号が”H”となり、スイッチSwO1RがON状態となることでキャパシタC4がリセットされ蓄積された電荷を消去されている。但し、スイッチSwO1RがON状態となるタイミングは、スイッチSwO1がON状態となるタイミング前であれば良い。
【0044】
また、図10に示すタイミングチャートでは、スイッチSwO1がON状態となるタイミングが、スイッチSwOがON状態となるタイミングと同じであるが、本発明はこれに限られずスイッチSwOがON状態となるタイミングより遅いタイミングでも良い。但し、スイッチSwO1がON状態となるタイミングと、スイッチSwOがON状態となるタイミングとが同じである場合、全体の処理時間を短縮できる効果がある。
【0045】
次に、上述したようにスイッチSw1〜Sw3が同じ動作を繰り返し、スイッチSwOに入力される信号が”H”となり、スイッチSwOの全てがON状態となる。スイッチSwOの全てがON状態となるこのタイミングに、スイッチSwO2に入力される信号が”H”となり、スイッチSwO2がON状態となることで、キャパシタC1〜C3までに蓄積された電荷がキャパシタC5で平均化される。なお、スイッチSwO2がON状態となる前に、スイッチSwO2Rに入力される信号が”H”となり、スイッチSwO2RがON状態となることでキャパシタC5がリセットされ蓄積された電荷を消去されている。但し、スイッチSwO2RがON状態となるタイミングは、スイッチSwO2がON状態となるタイミング前であれば良い。
【0046】
また、図10に示すタイミングチャートでは、スイッチSwO2がON状態となるタイミングが、スイッチSwOがON状態となるタイミングと同じであるが、本発明はこれに限られずスイッチSwOがON状態となるタイミングより遅いタイミングでも良い。但し、スイッチSwO2がON状態となるタイミングと、スイッチSwOがON状態となるタイミングとが同じである場合、全体の処理時間を短縮できる効果がある。
【0047】
次に、スイッチSwO3に入力される信号が”H”となり、スイッチSwO3の全てがON状態となる。スイッチSwO3の全てがON状態となることで、キャパシタC4,C5までに蓄積された電荷がキャパシタC6で平均化される。なお、スイッチSwO3がON状態となる前に、スイッチSwO3Rに入力される信号が”H”となり、スイッチSwO3RがON状態となることでキャパシタC6がリセットされ蓄積された電荷を消去されている。但し、スイッチSwO3RがON状態となるタイミングは、スイッチSwO3がON状態となるタイミング前であれば良い。
【0048】
以上のように、本実施の形態に係るフィルタ回路では、図3に示すDT−FIRシステムを採用して、キャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行うので、同じ伝達関数を維持しつつ、回路構成を減らすことができる効果を有している。
【0049】
(実施の形態2)
実施の形態1では、DT−FIRシステムの伝達関数は1次であった。しかし、フィルタ回路の近傍妨害波除去比をさらに上げるためには、DT−FIRシステムの伝達関数の次数を上げる必要がある。具体的に、本実施の形態に係るDT−FIRシステムでは、数6に示すTAP数が4の2次の伝達関数を採用している。
【0050】
【数6】
【0051】
数6に示す伝達関数を図11に示すように遅延要素を直列に並べる構成で実現した場合、TAP数が16となり、図12に示すように17個ものキャパシタが必要となる。そのため、図12に示す回路図のDT−FIRシステムを採用した場合、回路構成が膨大となり占有面積が増大する問題がある。
【0052】
そこで、本実施の形態に係るフィルタ回路では、図11に示したように遅延要素が直列となるように構成せず、図13に示すように遅延要素を複数段に分け、前段の遅延要素において平均化した信号を次段の遅延要素で順次処理する構成を採用する。つまり、図13の構成は、図14に示すようにキャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理が可能な回路構成となる。つまり、図14に示す回路構成は、伝達関数を数6の後段の式を表している。そのため、図14に示す回路を採用するDT−FIRシステムは、図12と同じ伝達関数でありながらTAP数が8となり、必要なキャパシタも9個に抑えることができる。
【0053】
なお、図14に示す回路では、キャパシタの片側がグランドに接続された片側駆動の構成であるが、本発明はこれに限られず差動駆動の構成であっても良い。また、図14に示す回路を採用したフィルタ回路を、図1に示す通信用半導体装置に適用する。
【0054】
以上のように、本実施の形態に係るフィルタ回路は、図14に示すDT−FIRシステムを採用して、キャパシタを複数段に分け、前段のキャパシタにおいて平均化した信号を次段のキャパシタに順次蓄積させる処理を行うので、同じ伝達関数を維持しつつ、回路構成を減らすことができる効果を有している。
【図面の簡単な説明】
【0055】
【図1】本発明の実施の形態1に係る通信用半導体装置のブロック図である。
【図2】本発明の実施の形態1に係るCT−FIR+DT−IIRシステムの回路図である。
【図3】本発明の実施の形態1に係るDT−FIRシステムの回路図である。
【図4】本発明の実施の形態1に係るCT−FIR+DT−IIRシステムを駆動するためのタイミングチャートである。
【図5】本発明の実施の形態1に係るDT−FIRシステムの前提となるシステムの回路図である。
【図6】本発明の実施の形態1に係るDT−FIRシステムの前提となるシステムの回路図を駆動するためのタイミングチャートである。
【図7】本発明の実施の形態1に係るDT−FIRシステムの前提となるシステムの概略図である。
【図8】TAP数と近傍妨害波除去比との関係を説明するための図である。
【図9】本発明の実施の形態1に係るDT−FIRシステムの概略図である。
【図10】本発明の実施の形態1に係るDT−FIRシステムの回路図を駆動するためのタイミングチャートである。
【図11】本発明の実施の形態2に係るDT−FIRシステムの前提となるシステムの概略図である。
【図12】本発明の実施の形態2に係るDT−FIRシステムの前提となるシステムの回路図である。
【図13】本発明の実施の形態2に係るDT−FIRシステムの概略図である。
【図14】本発明の実施の形態2に係るDT−FIRシステムの回路図である。
【符号の説明】
【0056】
1 アンテナ、2 LNA、3 MIX回路、4 フィルタ回路、5 ADC、6 DSP、41 gmセル、42,43 キャパシタアレイ。
【特許請求の範囲】
【請求項1】
アナログ信号をフィルタリングするフィルタ回路であって、
前記アナログ信号を電圧から電流に変換する電圧電流変換回路と、
前記電圧電流変換回路で変換された前記電流を複数のキャパシタにチャージ又はディスチャージすることで信号処理を行うキャパシタアレイとを備え、
前記キャパシタアレイは、前記複数のキャパシタを複数段に分け、前段の前記キャパシタにおいて平均化した信号を次段の前記キャパシタに順次蓄積させる処理を行うことを特徴とするフィルタ回路。
【請求項2】
請求項1に記載のフィルタ回路であって、
前記キャパシタアレイは、各前記キャパシタのチャージ又はディスチャージを制御する第1スイッチング素子と、各前記キャパシタをリセットする第2スイッチング素子と、各段の各前記キャパシタを平均化する第3スイッチング素子とを備えることを特徴とするフィルタ回路。
【請求項3】
請求項2に記載のフィルタ回路であって、
前記キャパシタアレイは、前段の前記第3スイッチング素子が開くタイミングに、次段の前記キャパシタの前記第1スイッチング素子が開き、且つ当該タイミング以前に次段の前記キャパシタの前記第2スイッチング素子が当該前記キャパシタをリセットさせておくことを特徴とするフィルタ回路。
【請求項4】
アンテナより受信したアナログ信号を所定の増幅率で増幅するアンプ回路と、
前記アンプ回路から出力された前記アナログ信号を所定の周波数に変換する周波数変換回路と、
前記周波数変換回路で周波数変換された前記アナログ信号から受信を希望する信号を通過させる請求項1乃至請求項3のいずれか一つに記載のフィルタ回路と、
前記フィルタ回路を通過した信号をデジタル信号に変換するAD変換回路と、
前記AD変換回路でデジタル信号に変換された信号に対し所定の信号処理を行う演算回路とを備える通信用半導体装置。
【請求項1】
アナログ信号をフィルタリングするフィルタ回路であって、
前記アナログ信号を電圧から電流に変換する電圧電流変換回路と、
前記電圧電流変換回路で変換された前記電流を複数のキャパシタにチャージ又はディスチャージすることで信号処理を行うキャパシタアレイとを備え、
前記キャパシタアレイは、前記複数のキャパシタを複数段に分け、前段の前記キャパシタにおいて平均化した信号を次段の前記キャパシタに順次蓄積させる処理を行うことを特徴とするフィルタ回路。
【請求項2】
請求項1に記載のフィルタ回路であって、
前記キャパシタアレイは、各前記キャパシタのチャージ又はディスチャージを制御する第1スイッチング素子と、各前記キャパシタをリセットする第2スイッチング素子と、各段の各前記キャパシタを平均化する第3スイッチング素子とを備えることを特徴とするフィルタ回路。
【請求項3】
請求項2に記載のフィルタ回路であって、
前記キャパシタアレイは、前段の前記第3スイッチング素子が開くタイミングに、次段の前記キャパシタの前記第1スイッチング素子が開き、且つ当該タイミング以前に次段の前記キャパシタの前記第2スイッチング素子が当該前記キャパシタをリセットさせておくことを特徴とするフィルタ回路。
【請求項4】
アンテナより受信したアナログ信号を所定の増幅率で増幅するアンプ回路と、
前記アンプ回路から出力された前記アナログ信号を所定の周波数に変換する周波数変換回路と、
前記周波数変換回路で周波数変換された前記アナログ信号から受信を希望する信号を通過させる請求項1乃至請求項3のいずれか一つに記載のフィルタ回路と、
前記フィルタ回路を通過した信号をデジタル信号に変換するAD変換回路と、
前記AD変換回路でデジタル信号に変換された信号に対し所定の信号処理を行う演算回路とを備える通信用半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2009−65405(P2009−65405A)
【公開日】平成21年3月26日(2009.3.26)
【国際特許分類】
【出願番号】特願2007−230985(P2007−230985)
【出願日】平成19年9月6日(2007.9.6)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.Bluetooth
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成21年3月26日(2009.3.26)
【国際特許分類】
【出願日】平成19年9月6日(2007.9.6)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.Bluetooth
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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