不揮発性メモリのための高速センスアンプアレイおよび方法
並行して感知される不揮発性メモリセルのグループのうちのメモリセルの伝導電流を感知してその結果をデータバスに提供するための感知回路を開示する。ノードを初期電圧に充電するために、プリチャージ回路がノードに結合される。中間回路もノードに結合されてメモリセルに接続可能であり、これによりプリチャージ回路からの電流をメモリセルに供給することができる。この回路は、ノードにおける放電の速度によって伝導電流の判定を行う比較回路と、判定の結果を保持するために比較回路に結合されたデータラッチと、データラッチに、その中にラッチされている結果をノードから独立してデータバスに供給するために、結合された転送ゲートとをも備える。この構成は、感知性能を改善し、感知中にアナログ感知経路におけるノイズをなくすと共にスイッチング電流を減少させるのに役立つことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリに関し、特に、感知回路に関し、メモリ動作は感知回路の動作のために速度に関して高められる。
【背景技術】
【０００２】
特に小形のファクタカードとしてパッケージングされたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭ形の、電荷を不揮発性に蓄積することのできるソリッドステートメモリは、多様なモバイルおよびハンドヘルド装置、特に情報機器および消費者電子製品において一般的に好まれる記憶装置になっている。同じくソリッドステートメモリであるＲＡＭ（ランダムアクセスメモリ）とは違って、フラッシュメモリは不揮発性であって、パワーがオフにされた後でも、格納されたデータを保持する。コストが高いにもかかわらず、フラッシュメモリは大容量記憶アプリケーションにおいてますます使用されている。ハードドライブおよびフロッピーディスクなどの回転磁気媒体に基づく在来の大容量記憶は、モバイルおよびハンドヘルド環境には適していない。というのも、ディスクドライブはかさばりがちであって、機械的故障を起こす傾向があり、長い待ち時間と大きな電力要件を有するからである。これらの望ましくない属性があるために、ディスクに基づく記憶は、大抵のモバイルおよびポータブルアプリケーションにおいて実用的なものではない。ところが、埋め込み型および取り外し可能なカードの形のフラッシュメモリは、両方ともサイズが小さく、電力消費も少なく、高速で信頼性が高いという特徴を持っているので、モバイルおよびハンドヘルド環境に理想的に適する。
【０００３】
ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去することができて、そのメモリセルに新しいデータを書き込んだりあるいは「プログラム」したりすることができる不揮発性メモリである。両方とも、電界効果トランジスタ構造の中の、半導体基板内のチャネル領域の上に位置する、ソースおよびドレイン領域の間のフローティング（接続されていない）伝導性ゲートを利用する。次に、フローティングゲートの上にコントロールゲートが設けられる。トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷の量によって制御される。すなわち、フローティングゲート上の電荷の所与のレベルについて、トランジスタがそのソースおよびドレイン領域の間の導通を可能にするように「オン」にされる前にコントロールゲートに印加されなければならない対応する電圧（しきい値）がある。
【０００４】
フローティングゲートは、１つの範囲の電荷を保持することができ、したがってフローティングゲートを１つのしきい値電圧ウィンドウ（「伝導ウィンドウ」とも称される）の中の任意のしきい値電圧レベルにプログラムすることができる。しきい値電圧ウィンドウのサイズは装置の最低および最高のしきい値レベルにより定められ、フローティングゲートにプログラムされ得る電荷の範囲に対応する。しきい値ウィンドウは一般的に記憶装置の特性、動作条件および動作履歴に依存する。ウィンドウの中のそれぞれの別個の分解可能なしきい値電圧レベル範囲は、原理的には、セルの一定のメモリ状態を指定するために使用され得る。しきい値電圧が２つの識別可能な領域に分割されるときには、各メモリセルは１ビットのデータを記憶することができる。同様に、しきい値電圧ウィンドウが２つより多い識別可能な領域に分割されるならば、各メモリセルは１ビットより多いデータを記憶することができる。
【０００５】
２状態ＥＥＰＲＯＭセルでは、伝導ウィンドウを２つの領域に分割するように少なくとも１つの電流ブレークポイントレベルが確立される。所定の、固定された電圧を印加することによってセルが読み出されるとき、そのソース／ドレイン電流は、ブレークポイントレベル（あるいは、基準電流ＩＲＥＦ）との比較によって１つのメモリ状態に決定される。読み出された電流がブレークポイントレベルのものより大きければ、セルは１つの論理状態（例えば、「ゼロ」状態）にあると判定される。一方、電流がブレークポイントレベルのものより小さければ、セルは他方の論理状態（例えば、「１」状態）にあると判定される。したがって、そのような２状態セルは１ビットのデジタル情報を記憶する。外部からプログラム可能であり得る基準電流源が、ブレークポイントレベル電流を生成するためにメモリシステムの一部としてよく設けられる。
【０００６】
記憶容量を増やすために、半導体技術が進歩するに連れてフラッシュＥＥＰＲＯＭ装置はますます高い密度で製造されている。記憶容量を増やす他の方法は、各メモリセルに２つより多い状態を記憶させることである。
【０００７】
多状態またはマルチレベルＥＥＰＲＯＭメモリセルでは、各セルが１ビットより多いデータを記憶し得るように伝導ウィンドウは２つ以上のブレークポイントによって２つより多い領域に分割される。所与のＥＥＰＲＯＭアレイが記憶し得る情報は、各セルが記憶しうる状態の数と共に増える。多状態あるいはマルチレベルのメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが、米国特許第５，１７２，３３８号（特許文献１）に記載されている。
【０００８】
メモリセルとして役立つトランジスタは、通例、２つのメカニズムのうちの１つによって「プログラム済み」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加された高電圧は電子を基板チャネル領域を横断させて加速する。同時にコントロールゲートに印加された高電圧はホットエレクトロンを薄いゲート誘電体を通してフローティングゲートに引きつける。「トンネリング注入」では、基板に関して高い電圧がコントロールゲートに印加される。このようにして、電子は基板から中間のフローティングゲートへ引かれる。
【０００９】
記憶装置は、いくつかのメカニズムによって消去され得る。ＥＰＲＯＭでは、メモリは、紫外線照射によってフローティングゲートから電荷を除去することによってバルク消去可能である。ＥＥＰＲＯＭでは、メモリセルは、フローティングゲート中の電子を薄い酸化物を通して基板チャネル領域へトンネリングさせるように（すなわち、ファウラー・ノルドハイムのトンネリング）コントロールゲートに関して高い電圧を基板に印加することによって、電気的に消去可能である。通例、ＥＥＰＲＯＭは１バイトずつ消去可能である。フラッシュＥＥＰＲＯＭでは、メモリは一度に全部あるいは一度に１ブロック以上ずつ、電気的に消去可能であり、１ブロックは５１２バイト以上のメモリから成ることができる。
【００１０】
記憶装置は、通例、カード上に搭載され得る１つ以上のメモリチップを含む。各メモリチップは、デコーダならびに消去、書き込みおよび読み出し回路などの周辺回路によってサポートされるメモリセルのアレイを含む。より精巧な記憶装置は、インテリジェントで高レベルの記憶操作およびインターフェイスを実行する外部メモリコントローラと協動する。
【００１１】
多くの商業的に成功した不揮発性ソリッドステート記憶装置が今日使用されている。これらの記憶装置は、フラッシュＥＥＰＲＯＭであるかもしれず、あるいは他のタイプの不揮発性メモリセルを使用しているかもしれない。フラッシュメモリおよびシステムの例ならびにそれらを製造する方法が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）において与えられている。特に、ＮＡＮＤストリング構造を有するフラッシュメモリ装置が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。
【００１２】
不揮発性記憶装置は、電荷を蓄積するための誘電体を有するメモリセルからも製造される。前に記載された伝導性フローティングゲート素子の代わりに、誘電体層が使用される。誘電体記憶素子を利用するそのような記憶装置が、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 （非特許文献１）に記述されている。ＯＮＯ誘電体層がソースおよびドレイン拡散の間でチャネルを横断して広がる。１つのデータビットのための電荷は誘電体層においてドレインに隣接して局在させられ、他方のデータビットのための電荷は誘電体層においてソースに隣接して局在させられる。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化ケイ素層に挟まれたトラッピング誘電体を有する不揮発性メモリセルを開示している。多状態データ記憶は、誘電体の中の空間的に分離されている電荷蓄積領域のバイナリ状態を別々に読み出すことによって実現される。
【００１３】
メモリセルのページをプログラムすることは、通例、一連の交互プログラム／ベリファイサイクルを含む。各プログラムサイクルは、ページのメモリセルを１つ以上のプログラミング電圧パルスにさらす。プログラムサイクルの次に、各セルが正しくプログラムされたかどうかを判定するために各セルを読み返すベリファイサイクルがある。ベリファイされたセルは、爾後のプログラミングパルスからプログラム禁止される。プログラム／ベリファイサイクルは、ページ中の全セルがプログラム−ベリファイされるまで、増大するプログラミング電圧レベルで続行される。
【００１４】
読み出しおよびベリファイ操作の両方は、ページの各メモリセルの伝導電流またはしきい値電圧を境界値に関して判定する１つ以上の感知サイクルを実行することによって行われる。一般に、メモリがｎ個の状態に分割されているならば、全ての可能なメモリ状態を分析するためには少なくともｎ−１個の感知サイクルがあるはずである。多くの実施例において、各感知サイクルは２つ以上のパスも含むことがある。例えば、メモリセルがびっしり詰まっている場合には、隣接する電荷蓄積素子間の相互作用が顕著となって、ある感知手法は、これらの相互作用によって引き起こされるエラーを補償するために、隣接するワード線上のメモリセルを感知することを必要とする。
【００１５】
読み出しおよびプログラムの性能を高めるためにアレイ中の複数の電荷蓄積素子またはメモリトランジスタが並行して読み出されるかあるいはプログラムされる。したがって、１つの「ページ」の記憶素子が一緒に読み出されるかあるいはプログラムされる。現存するメモリアーキテクチャでは、１つの行は、通例数個のインターリーブされたページを包含するか、あるいは１ページの連続するメモリセルを構成し得る。１ページの全ての記憶素子は一緒に読み出されるかあるいはプログラムされる。現在生産されている半導体集積回路メモリチップでは、１つのメモリページは、並行して読み出されるかあるいは感知される６４，０００個ものメモリセルあるいは記憶素子を有することがある。
【００１６】
性能の向上が引き続き必要である。さらに、大規模並行メモリページは、感知精度と、究極的には性能および記憶容量を限定する、ぎっしり詰まったメモリセルおよび構造の間でのノイズおよび干渉の重大な問題を引き起こす。
したがって、大容量で高性能の不揮発性メモリに対する一般的な需要がある。特に、速度が高められていてノイズの少ない感知回路に対する需要がある。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，５９５，９２４号
【特許文献１５】米国特許第６，６５７，８９１号
【特許文献１６】米国公開特許出願第２００６／０１４０００７号
【特許文献１７】米国特許第７，０４６，５６８号
【特許文献１８】米国特許第７，１７３，８５４号
【特許文献１９】米国特許出願第１１／７７１，９８２号
【特許文献２０】米国特許出願第１１／９６６，３２５号
【特許文献２１】米国特許第７，１７０，７８４号
【非特許文献】
【００１８】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545
【発明の概要】
【００１９】
並行して感知される不揮発性メモリセルのグループのうちのメモリセルの伝導電流を感知してその結果をデータバスに提供するための感知回路が与えられる。代表的な実施形態では、ノードを初期電圧に充電するために、プリチャージ回路がノードに結合される。中間回路もノードに結合されてメモリセルに接続可能であり、これによりプリチャージ回路からの電流をメモリセルに供給することができる。この回路は、ノードにおける放電の速度によって伝導電流の判定を行う比較回路と、判定の結果を保持するために比較回路に結合されたデータラッチと、データラッチに、その中にラッチされている結果をノードから独立してデータバスに供給するために、結合された転送ゲートとをも備える。
【００２０】
一組の態様によると、これは不揮発性メモリセルの伝導電流を感知する方法を可能にし、この方法は、中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けることと、第１の感知操作のためにノードを初期電圧にプリチャージすることと、メモリセルのうちの第１のメモリセルを通して中間回路を介してノードを放電させることと、第１のメモリセルを通る伝導電流をノードを放電させる速度によって測定することと、測定された結果をラッチすることと、そのラッチされた結果をデータバスに出力することとを含む。一組の態様では、ラッチの後で出力を完了する前に、ノードを第２の感知操作のためにプリチャージする。別の一組の態様では、ラッチされた結果は、ノードおよび中間回路から独立している経路によってデータバスに出力される。さらなる態様では、ラッチされた結果を中間回路から独立してデータバスに出力することにより、中間回路におけるノイズが低減される。
【００２１】
本発明の種々の態様、利点、特徴および実施形態が、その代表的な例についての次の記述に含まれ、この記述は添付図面と関連して読まれるべきである。本願明細書で引用された全ての特許、特許出願、論文、他の刊行物、文書および事物は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている刊行物、文書または事物のいずれかと本願との間で用語の定義または使用に関する矛盾または不一致が生じた場合には、本願のものが優先するものとする。
【図面の簡単な説明】
【００２２】
【図１】本発明が実施され得る不揮発性メモリチップの機能ブロックを概略的に示す。
【図２】不揮発性メモリセルを概略的に示す。
【図３】任意の時点でフローティングゲートが選択的に蓄えることのできる４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流ＩDとコントロールゲート電圧ＶCGとの関係を示す。
【図４】メモリセルのＮＯＲアレイの例を示す。
【図５Ａ】ＮＡＮＤストリングに編成されたメモリセルのストリングを概略的に示す。
【図５Ｂ】図５Ａに示されているものなどのＮＡＮＤストリングから構成される、メモリセルのＮＡＮＤアレイの例を示す。
【図６】一連の交互プログラム／ベリファイサイクルによって１ページのメモリセルをターゲットメモリ状態にプログラムするための代表的な手法を示す。
【図７】図７（１）は接地状態「Ｇｒ」としての消去済み状態と、漸進的にさらにプログラムされたメモリ状態「Ａ」、「Ｂ」および「Ｃ」とを有する実例の４状態メモリアレイのしきい値電圧分布を示し、図７（２）は図７（１）に示されている４個の可能なメモリ状態を表すための好ましい２ビットＬＭ符号化を示す。
【図８】図８（１）は、実例の８状態メモリアレイのしきい値電圧分布を示し、図８（２）は図８（１）に示されている８個の可能なメモリ状態を表すための好ましい３ビットＬＭ符号化を示す。
【図９】メモリセルのアレイを横断するセンスモジュールのバンクを包含する、図１に示されている読み出し／書き込み回路を示す。
【図１０】図９に示されているセンスモジュールの好ましい構成を概略的に示す。
【図１１】図１０に示されている読み出し／書き込みスタックをより詳しく示す。
【図１２Ａ】図９および１１に示されているセンスモジュールの既存の実施例を概略的に示す。
【図１２Ｂ】ロックアウトモードに入った図１２Ａに示されているセンスモジュールのノイズ経路を示す。
【図１３】ロックアウトモードに入った図１２Ｂに示されている既存のセンスモジュールのための制御信号のタイミングを示す。
【図１４】接地までの有限の抵抗を有するソース線における電流に起因するソース電圧エラーの問題を示す。
【図１５】ソース線電圧降下により引き起こされるメモリセルのしきい値電圧レベルにおけるエラーを示す。
【図１６】好ましい実施形態に従う、ロックアウトセンスモジュールからのノイズ絶縁が改善されているセンスモジュールスタックを示す。
【図１７】ロックアウトモードに入った図１６に示されている改善されたセンスモジュールのための制御信号のタイミングを示す。
【図１８】代わりの好ましい実施形態に従う、ロックアウトセンスモジュールからのノイズ絶縁が改善されているセンスモジュールスタックを示す。
【図１９】ロックアウトセンスモジュールからのノイズを、依然として活発にページを感知している他のものを妨げないように、絶縁する方法を示す流れ図である。
【図２０Ａ】感知のためのアナログ経路と重なるデータ転送のための経路を有するセンスモジュールを示す。
【図２０Ｂ】感知のためのアナログ経路と重なるデータ転送のための経路を有するセンスモジュールを示す。
【図２０Ｃ】感知のためのアナログ経路と重なるデータ転送のための経路を有するセンスモジュールを示す。
【図２１Ａ】感知のためのアナログ経路とは異なるデータ転送のための経路を有するセンスモジュールを示す。
【図２１Ｂ】感知のためのアナログ経路とは異なるデータ転送のための経路を有するセンスモジュールを示す。
【図２１Ｃ】感知のためのアナログ経路とは異なるデータ転送のための経路を有するセンスモジュールを示す。
【発明を実施するための形態】
【００２３】
メモリシステム
図１〜図１１は、本発明の種々の態様が実施され得るメモリシステムの例を示す。
図１２〜図１３は、既存の感知回路におけるノイズ問題を示す。
図１６〜図１９は、ノイズ問題を処理する種々の態様および実施形態を示す。
図２０Ａ〜図２０Ｃは、感知のためのアナログ経路と重なるデータ転送のための経路を有するセンスモジュールを示す。
図２１Ａ〜図２１Ｃは、感知のためのアナログ経路とは異なるデータ転送のための経路を有するセンスモジュールを示す。
【００２４】
図１は、本発明が実施され得る不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ１００は、メモリセルの２次元アレイ２００、制御回路２１０、ならびに、デコーダ、読み出し／書き込み回路およびマルチプレクサなどの周辺回路を含む。
メモリアレイ２００は、行デコーダ２３０（２３０Ａ、２３０Ｂに分割されている）を介してワード線により、さらに列デコーダ２６０（２６０Ａ、２６０Ｂに分割されている）を介してビット線によりアドレス指定可能である（図４および５も参照）。読み出し／書き込み回路２７０（２７０Ａ、２７０Ｂに分割されている）は、１ページのメモリセルを並行して読み出すかあるいはプログラムすることができる。データＩ／Ｏバス２３１が読み出し／書き込み回路２７０に結合されている。
好ましい実施形態では、１ページは、同じワード線を共有するメモリセルの１つの連続する行から構成される。メモリセルの行が複数のページに分割される他の実施形態では、読み出し／書き込み回路２７０を個々のページに多重化するためにブロックマルチプレクサ２５０（２５０Ａおよび２５０Ｂに分割されている）が設けられる。例えば、メモリセルの奇数列および偶数列によりそれぞれ形成される２ページが読み出し／書き込み回路に多重化される。
【００２５】
図１は、各側におけるアクセス線および回路の密度が半分に低下するようにアレイの両側で、種々の周辺回路によるメモリアレイ２００へのアクセスが対称的に行われる好ましい構成を示す。したがって、行デコーダは行デコーダ２３０Ａおよび２３０Ｂに分割され、列デコーダは列デコーダ２６０Ａおよび２６０Ｂに分割されている。メモリセルの行が複数のページに分割される実施形態では、ページマルチプレクサ２５０はページマルチプレクサ２５０Ａおよび２５０Ｂに分割される。同様に、読み出し／書き込み回路２７０は、下からビット線に接続する読み出し／書き込み回路２７０Ａとアレイ２００の上からビット線に接続する読み出し／書き込み回路２７０Ｂとに分割されている。このように、読み出し／書き込みモジュールの密度、したがってセンスモジュール３８０の密度は、本質的に半減される。
【００２６】
制御回路１１０は、読み出し／書き込み回路２７０と協力してメモリアレイ２００に対してメモリ操作を行うオンチップのコントローラである。制御回路１１０は、通例、状態マシン１１２と、オンチップのアドレスデコーダおよび電力制御モジュール（明示的には示されていない）などの他の回路を含む。状態マシン１１２は、メモリ操作のチップレベル制御を提供する。制御回路は、外部メモリコントローラを介してホストと通信する。
メモリアレイ２００は、通例、行および列を成して配列されてワード線およびビット線によりアドレス指定可能なメモリセルの２次元アレイとして編成される。アレイはＮＯＲタイプまたはＮＡＮＤタイプのアーキテクチャに従って形成され得る。
【００２７】
図２は、不揮発性メモリセルを概略的に示す。メモリセル１０は、フローティングゲートまたは誘電体層などの電荷蓄積ユニット２０を有する電界効果トランジスタにより実現され得る。メモリセル１０は、ソース１４、ドレイン１６、およびコントロールゲート３０も含む。
今日使用されている商業的に成功した不揮発性ソリッドステート記憶装置が多くある。これらの記憶装置は、１つ以上の電荷蓄積素子をそれぞれ有するいろいろなタイプのメモリセルを採用することができる。
【００２８】
代表的な不揮発性メモリセルはＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭを含む。ＥＥＰＲＯＭセルの例およびそれらを製造する方法が、米国特許第５，５９５，９２４号（特許文献１４）において与えられている。フラッシュＥＥＰＲＯＭセルの例、メモリシステムにおけるそれらの使用、およびそれらを製造する方法が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）において与えられている。特に、ＮＡＮＤセル構造を有する記憶装置の例が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。さらに、誘電体記憶素子を利用する記憶装置の例が、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 （非特許文献１）ならびに米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）に記載されている。
【００２９】
実際問題として、セルのメモリ状態は、普通は基準電圧がコントロールゲートに印加されているときにセルのソースおよびドレイン電極を横断する伝導電流を感知することによって読み出される。セルのフローティングゲート上のそれぞれの所与の電荷について、固定された基準コントロールゲート電圧に関して対応する伝導電流が検出され得る。同様に、フローティングゲート上にプログラム可能な電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを定める。
【００３０】
あるいは、分割された電流ウィンドウの中で伝導電流を検出する代わりに、試験される所与のメモリ状態についてのしきい値電圧をコントロールゲートにおいてセットして伝導電流がしきい値電流より低いか高いかを検出することが可能である。一実施例では、しきい値電流に関しての伝導電流の検出は、伝導電流がビット線のキャパシタンスを通して放電する速度を調べることによって成し遂げられる。
【００３１】
図３は、任意の一時点でフローティングゲートが選択的に蓄えていることのある４つの異なる電荷Ｑ１〜Ｑ４についてソース・ドレイン電流ＩDおよびコントロールゲート電圧ＶCGの間の関係を示す。４つの実線のＩD 対ＶCG曲線は、４つの可能なメモリ状態にそれぞれ対応する、メモリセルのフローティングゲートにプログラムされ得る４つの可能な電荷レベルを表す。一例として、セルの集団のしきい値電圧ウィンドウは０．５Ｖから３．５Ｖに及び得る。しきい値ウィンドウをそれぞれ約０．４Ｖの間隔の８個の領域に分割することによって、１つの消去済み状態および７個のプログラム済み状態をそれぞれ表す８個の可能なメモリ状態「０」、「１」、「２」、「３」、「４」、「５」、「６」および「７」が区別され得る。例えば、図に示されているように、０．０５μＡの基準電流ＩＲＥＦが使用されるならば、Ｑ１でプログラムされたセルは、その曲線が、ＶCG＝０．４３Ｖおよび０．８８Ｖにより画定されるしきい値ウィンドウの領域においてＩREFと交差するので、メモリ状態「１」にあるとみなされ得る。同様に、Ｑ４はメモリ状態「５」にある。
【００３２】
前の記述から分かるように、メモリセルが記憶させられる状態がより多いほど、そのしきい値ウィンドウはより細かく分割される。例えば、ある記憶装置は、−１．５Ｖから５Ｖに及ぶしきい値ウィンドウを有するメモリセルを持つことができる。これは６．５Ｖの最大幅を提供する。メモリセルが１６個の状態を記憶しなければならないとすれば、各状態はしきい値ウィンドウの中で３５０ｍＶから４５０ｍＶを占めることができる。必要とされる分解能を達成することができるために、これにはプログラミングおよび読み出し操作において高い精度を必要とすることになる。
【００３３】
図４は、メモリセルのＮＯＲアレイの例を示す。メモリアレイ２００において、各行のメモリセルは、それらのソース１４およびドレイン１６によってデイジーチェーン式に接続されている。この設計は、ときには仮想接地設計と称される。行の中のセル１０のコントロールゲート３０は、ワード線４２などの１つのワード線に接続されている。列の中のセルのソースおよびドレインは、ビット線３４および３６などの選択されたビット線にそれぞれ接続されている。
【００３４】
図５Ａは、ＮＡＮＤストリングに編成されたメモリセルのストリングを概略的に示す。ＮＡＮＤストリング５０は、一連の、それ自身のソースおよびドレインによりデイジーチェーン式に接続されたメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えば、ｎ＝４、８、１６またはそれ以上）から構成される。１対の選択トランジスタＳ１、Ｓ２は、メモリトランジスタチェーンの、それぞれＮＡＮＤストリングのソース端子５４およびドレイン端子５６を介しての、外部への接続を制御する。メモリアレイにおいて、ソース選択トランジスタＳ１がオンにされると、ソース端子がソース線に結合される（図５Ｂを参照）。同様に、ドレイン選択トランジスタＳ２がオンにされると、ＮＡＮＤストリングのドレイン端子がメモリアレイのビット線に結合される。チェーン内の各メモリトランジスタ１０は、メモリセルとして動作する。それは、意図されたメモリ状態を表すように所与の量の電荷を蓄える電荷蓄積素子２０を有する。各メモリトランジスタのコントロールゲート３０は、読み出しおよび書き込み操作を制御することを可能にする。図５Ｂに見られるように、ＮＡＮＤストリングの行の対応するメモリトランジスタのコントロールゲート３０は全て同じワード線に接続されている。同様に、選択トランジスタＳ１、Ｓ２の各々のコントロールゲート３２は、それぞれ、そのソース端子５４およびドレイン端子５６を介してのＮＡＮＤストリングへの制御アクセスを提供する。同様に、ＮＡＮＤストリングの行の対応する選択トランジスタのコントロールゲート３２は、全て同じ選択線に接続されている。
【００３５】
ＮＡＮＤストリングの中のアドレス指定されたメモリトランジスタ１０が読み出されるかあるいはプログラミング中にベリファイされるとき、そのコントロールゲート３０には適切な電圧が供給される。同時に、ＮＡＮＤストリング５０内のアドレス指定されていないメモリトランジスタの残りは、それらのコントロールゲートに充分な電圧を印加することによって完全にオンにされる。このようにして、個々のメモリトランジスタのソースからＮＡＮＤストリングのソース端子５４へ、さらに同様に個々のメモリトランジスタのドレインのためにセルのドレイン端子５６への伝導経路が実効作成される。このようなＮＡＮＤストリング構造を有する記憶装置が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。
【００３６】
図５Ｂは、図５Ａに示されているものなどのＮＡＮＤストリング５０から構成される、メモリセルのＮＡＮＤアレイ２００の例を示す。ＮＡＮＤストリングの各列に沿って、ビット線３６などのビット線が各ＮＡＮＤストリングのドレイン端子５６に結合されている。ＮＡＮＤストリングの各バンクに沿って、ソース線３４などのソース線が各ＮＡＮＤストリングのソース端子５４に結合されている。さらにＮＡＮＤストリングのバンクの中のメモリセルの行に沿うコントロールゲートは、ワード線４２などのワード線に接続されている。ＮＡＮＤストリングのバンクの中の選択トランジスタの行に沿うコントロールゲートは、選択線４４などの選択線に接続されている。ＮＡＮＤストリングのバンク内のメモリセルの１つの行の全体がＮＡＮＤストリングのバンクのワード線および選択線上の適切な電圧によってアドレス指定され得る。ＮＡＮＤストリングの中の１つのメモリトランジスタが読み出されるとき、ストリングを通って流れる電流が、その読み出されているセルに蓄えられている電荷のレベルに本質的に依存するように、ストリング内の残りのメモリトランジスタは、それらの関連するワード線を介してしっかりとオンにされる。
【００３７】
プログラムおよびベリファイ
図６は、一連の交互プログラム／ベリファイサイクルによって１ページのメモリセルをターゲットメモリ状態にプログラムするための代表的な手法を示す。結合されたワード線を介してメモリセルのコントロールゲートにプログラミング電圧ＶPGM が印加される。ＶPGM は、初期電圧レベルＶPGM0から始まる階段波形の形の一連のプログラミング電圧パルスである。プログラミングを受けるセルは、フローティングゲートに増分電荷をそのたびに加えようとする、この一連のプログラミング電圧パルスにさらされる。プログラミングパルス間に、セルは、そのソース−ドレイン電流をブレークポイントレベルに関して判定するために読み返されるかあるいはベリファイされる。読み返しプロセスは、１つ以上の感知操作を含み得る。セルのためのプログラミングは、それがターゲット状態に達したとベリファイされれば、終了する。使用されるプログラミングパルス列は、メモリセルの電荷蓄積ユニット中にプログラムされ蓄積された電子に対して反作用するために増大する周期あるいは振幅を持つことができる。プログラミング回路は、一般的に、選択されたワード線に一連のプログラミングパルスを印加する。このようにして、そのコントロールゲートがワード線に結合されている１ページのメモリセルが一緒にプログラムされ得る。ページの１つのメモリセルがそのターゲット状態までプログラムされると、プログラム禁止され、他のセルは、ページの全セルがプログラム−ベリファイされ終わるまでプログラミングにさらされ続ける。
【００３８】
メモリ状態の分割の例
図７（１）は、接地状態としての消去済み状態「Ｇｒ」と、漸次もっとプログラムされたメモリ状態「Ａ」、「Ｂ」および「Ｃ」とを有する４状態メモリアレイの例におけるしきい値電圧分布を示す。読み出し中、４つの状態は３つの境界ブレークポイントＤA 〜ＤC によって区分される。
図７（２）は、図７（１）に示されている４つの可能なメモリ状態を表す好ましい２ビットＬＭ符号化を示す。メモリ状態（すなわち、「Ｇｒ」、「Ａ」、「Ｂ」および「Ｃ」）の各々は１対の「上位、下位」符号ビット、すなわち「１１」、「０１」、「００」および「１０」によってそれぞれ表される。「ＬＭ」符号は、米国特許第６，６５７，８９１号（特許文献１５）に開示されていて、電荷の大きな変化を必要とするプログラム操作を避けることによって隣接フローティングゲート間の電界効果結合を減少させるために有益である。符号化は、２つの符号ビット、「下位」および「上位」ビットが別々にプログラムされ読み出され得るように設計されている。下位ビットをプログラムするとき、セルのしきい値レベルは、「消去済み」領域に留まるかあるいはしきい値ウィンドウの「下側中央」領域に移される。上位ビットをプログラムするとき、これら２つの領域のいずれかにあるセルのしきい値レベルは、しきい値ウィンドウの「下側中間」領域にある僅かにより高いレベルにさらに進められる。
【００３９】
図８（１）は、８状態メモリアレイの例のしきい値電圧分布を示す。各メモリセルの可能なしきい値電圧は、８個の可能なメモリ状態、「Ｇｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」および「Ｇ」を区分するために８個の領域に分割されているしきい値ウィンドウにわたる。「Ｇｒ」は接地状態であり、これは引き締められた分布の中の消去済み状態であり、「Ａ」〜「Ｇ」は７個の漸次プログラムされた状態である。読み出し中、８個の状態は７個の境界ブレークポイントＤA 〜ＤG によって区分される。
【００４０】
図８（２）は、図８（１）に示されている８個の可能なメモリ状態を表す好ましい３ビットＬＭ符号化を示す。８個のメモリ状態の各々は、「上位、中央、下位」ビットのトリプレット、すなわち、「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」および「１１０」によりそれぞれ表される。符号化は、３つの符号ビット、「下位」、「中央」および「上位」ビットが別々にプログラムされ読み出され得るように設計されている。したがって、第１のラウンドで、下位ページのプログラミングは、下位ビットが「１」ならばセルを「消去済み」あるいは「Ｇｒ」状態に留まらせ、下位ビットが「０」ならば「下位中間」状態にプログラムさせる。基本的に、「Ｇｒ」あるいは「接地」状態は、深く消去された状態をしきい値の狭い範囲の中にプログラムさせることによるタイトな分布を有する「消去済み」状態である。「下位中間」状態は、メモリ状態「Ｂ」および「Ｄ」の間に広がるしきい値電圧の広い分布を持つことができる。プログラミング中、「下位中間」状態はＤBなどの粗いブレークポイントしきい値レベルに関してベリファイされ得る。中央ビットをプログラムするとき、セルのしきい値レベルは、下位ページのプログラミングから生じた２つの領域のうちの一方から出発して４つの可能な領域のうちの１つに移る。上位ビットをプログラムするとき、セルのしきい値レベルは、中央ページプログラミングから生じた４個の可能な領域のうちの１つから出発して８個の可能なメモリ状態のうちの１つに移る。
【００４１】
感知回路および手法
図９は、メモリセルのアレイにｐ個のセンスモジュールのバンクを包含する、図１に示された読み出し／書き込み回路２７０Ａおよび２７０Ｂを示す。並行して動作するｐ個のセンスモジュール４８０のバンク全体は、１行に沿うｐ個のセル１０の１ブロック（またはページ）を並行して読み出すかあるいはプログラムすることを可能にする。本質的に、センスモジュール１はセル１における電流Ｉ1 を感知し、センスモジュール２はセル２における電流Ｉ2 を感知し、センスモジュールｐはセルｐにおける電流ＩP を感知するなどである。ソース線３４から集合ノードＣＬＳＲＣに、さらにそこから接地へ流れるページについての総セル電流ｉTOT は、ｐ個のセルの全ての電流の総和である。在来のメモリアーキテクチャでは、１つの共通のワード線を有する１行のメモリセルは２つ以上のページを形成し、ページ中のメモリセルは並行して読み出されプログラムされる。２ページを有する行の場合、１ページは偶数ビット線によりアクセスされ、他方のページは奇数ビット線によりアクセスされる。いつでも１ページの感知回路が偶数ビット線または奇数ビット線に結合されている。その場合、読み出し／書き込み回路２７０Ａおよび２７０Ｂを個々のページに対してそれぞれ多重化するためにページマルチプレクサ２５０Ａおよび２５０Ｂが設けられる。
【００４２】
５６ｎｍ技術に基づいて現在製造されているチップではｐ＞６４，０００であり、４３ｎｍ３２Ｇｂｉｔ×４チップではｐ＞１５０，０００である。好ましい実施形態では、ブロックはセルの行全体の１つのランである。これはいわゆる「全ビット線」アーキテクチャであり、このアーキテクチャではページは連続するビット線にそれぞれ結合された連続するメモリセルの１つの行から構成される。他の実施形態では、ブロックは行の中のセルのサブセットである。例えば、セルのサブセットは、行全体の二分の一あるいは行全体の四分の一であり得る。セルのサブセットは、連続するセルの１つのランであるか、あるいは一つ置きのセルであるか、あるいは所定数に１つのセルであり得る。各センスモジュールは、ビット線を介してメモリセルに結合され、メモリセルの伝導電流を感知するためのセンスアンプを含む。一般に、読み出し／書き込み回路がメモリアレイの両側に分配されているならば、ｐ個のセンスモジュールのバンクは２セットの読み出し／書き込み回路２７０Ａおよび２７０Ｂの間に分配される。
【００４３】
図１０は、図９に示されているセンスモジュールの好ましい構成を概略的に示す。ｐ個のセンスモジュールを包含する読み出し／書き込み回路２７０Ａおよび２７０Ｂは、１バンクの読み出し／書き込みスタック４００に群分けされている。
【００４４】
図１１は、図１０に示されている読み出し／書き込みスタックをより詳しく示す。各読み出し／書き込みスタック４００はｋ個のビット線のグループに対して並行して作用する。１ページがｐ＝ｒ*ｋ個のビット線を有するならば、ｒ個の読み出し／書き込みスタック４００−１・・・４００−ｒがある。本質的に、アーキテクチャは、ｋ個のセンスモジュールの各スタックがスペースを節約するために１つの共通のプロセッサ５００によりサービスされるようになっている。共通プロセッサ５００は、センスモジュール４８０に置かれているラッチおよびデータラッチ４３０に格納されるべき更新済みデータを、これらのラッチの中の現在の値と状態マシン１１２からの制御とに基づいて、計算する。共通プロセッサについての詳しい記述が、その全体が本願明細書において参照により援用されている、２００６年６月２９日付の米国公開特許出願第２００６／０１４０００７号（特許文献１６）に開示されている。
【００４５】
並行して動作する分割された読み出し／書き込みスタック４００のバンク全体は、１行に沿うｐ個のセルの１つのブロック（またはページ）を並行して読み出すかあるいはプログラムすることを可能にする。したがって、セルの行全体のためにｐ個の読み出し／書き込みモジュールがある。各スタックはｋ個のメモリセルとして動作するので、バンク内の読み出し／書き込みスタックの総数はｒ＝ｐ／ｋにより与えられる。例えば、ｒがバンク内のスタックの数であるとすれば、ｐ＝ｒ＊ｋである。１例としてのメモリアレイはｐ＝１５０，０００、ｋ＝８を有することができ、したがってｒ＝１８，７５０である。
【００４６】
４００−１などの各読み出し／書き込みスタックは、本質的に、１セグメントのｋ個のメモリセルに並行してサービスするセンスモジュール４８０−１〜４８０−ｋのスタックを包含する。ページコントローラ４１０は、制御およびタイミング信号を線４１１を介して読み出し／書き込み回路３７０に提供する。ページコントローラ自体は線３１１を介してメモリコントローラ３１０に依存する。各読み出し／書き込みスタック４００間の通信は、相互接続スタックバス４３１によって行われ、ページコントローラ４１０によって制御される。制御線４１１は、制御およびクロック信号をページコントローラ４１０から読み出し／書き込みスタック４００−１のコンポーネントに提供する。
【００４７】
好ましい構成では、スタックバスは、共通プロセッサ５００とセンスモジュール４８０のスタックとの間の通信のためのＳＡバス４２２と、プロセッサとデータラッチ４３０のスタックとの間の通信のためのＤバス４２３とに分割される。
データラッチ４３０のスタックは、スタックに関連付けられた各メモリセルのために１つずつのデータラッチ４３０−１〜４３０−ｋから成る。Ｉ／Ｏモジュール４４０は、データラッチがＩ／Ｏバス２３１を介して外部とデータを交換することを可能にする。
共通プロセッサは、エラー状態などのメモリ操作のステータスを示すステータス信号の出力のための出力５０７も含む。ステータス信号は、ワイヤードＯＲ構成でフラグバス５０９に結合されているｎ形トランジスタ５５０のゲートを駆動するために使用される。フラグバスは、コントローラ３１０によって好ましくはプリチャージされ、いずれかの読み出し／書き込みスタックによってステータス信号がアサートされるとプルダウンされる。
【００４８】
低ノイズのセンスモジュールアレイ
その全体が本願明細書において参照により援用されている、米国特許第７，０４６，５６８号（特許文献１７）は、低供給電圧で動作することのできる低ノイズ感知回路を有する不揮発性記憶装置を開示している。
前の感知回路とは違って、米国特許第７，０４６，５６８号（特許文献１７）の低ノイズ感知回路は、セル電流を、それがキャパシタとして作用するビット線ではなくて専用キャパシタを放電させる速度によって測定する。このようにして、ビット線電圧は感知中一定に保たれ、これにより、ビット線上の時間変化する電圧に起因するビット線間結合からのノイズを避けることができる。感知回路は、セル電流を判定するために使用される電圧放電のダイナミックレンジを効果的に広げる電圧昇圧回路を組み込むことによって低供給電圧で動作することもできる。
【００４９】
本発明の一態様に従って、１ページのメモリセルがセンスモジュールの１つの対応するアレイによって並行して感知され、所与のメモリセルのためのセンスモジュールにおいて生成されたノイズがアレイ中の他のセンスモジュールに干渉することが防止される。特に既存のセンスモジュールは、ページ中の高度に伝導するメモリセルを特定してロックアウトした後はアレイ中の他のセンスモジュールに対して顕著なノイズ源となる。本発明は、ロックアウトされたメモリセルと関連するセンスモジュールがアレイ中のなお感知中である他のセンスモジュールにノイズを伝播させることを防止する。このようにして、感知精度が改善され、その結果として性能が向上し、各メモリセルにより多くのデータビットを格納することができる。
【００５０】
図１２Ａは、図９〜１１に示されているセンスモジュールの１つの既存の実施例を概略的に示す。既存のセンスモジュール４８０’は、米国特許第７，０４６，５６８号（特許文献１７）において開示されているものと同様である。図１０に示されている各読み出し／書き込みスタック４００がｋ個のビット線を介して対応するｋ個のメモリセルにサービスするｋ個のセンスモジュールのセットを包含するということが理解できるはずである。１つの共通プロセッサ５００によってサービスされるｋ個のセンスモジュール４８０−１〜４８０−ｋと、ｋ個のデータラッチ４３０−１〜４３０−ｋとがある。簡潔のために、図１２Ａは、ｋ個のセンスモジュール４８０−１〜４８０−ｋのセットのうちのいずれをも代表する、センスモジュールのうちの１つのセンスモジュール４８０’と、共通プロセッサ５００と協動するｋ個のデータラッチ４３０−１〜４３０−ｋのセットのうちのいずれをも代表する、１セットのデータラッチ４３０とを明示的に示す。図１０および１１に関して記述したように、１ページのｐ個のメモリセルは、合計ｒ個の読み出し／書き込みスタックを並行して動作させることによって機能する。
【００５１】
既存のセンスモジュール４８０’は、信号ＢＬＳによって制御される結合トランジスタ４８２を介してビット線３６を介してメモリセルに結合される。メモリセルの一例は、ＮＡＮＤチェーン５０の中の１つのメモリトランジスタである。センスモジュール４８０’は、センスアンプ６００’と、ビット線電圧クランプ６１０と、プルダウン回路５５０とを含む。センスモジュール４８０’は、信号ＮＣ０によって制御される転送ゲート４８８を介してＳＡバス４２２などのバスを用いて他の周辺回路と通信する。
【００５２】
前述したように、センスモジュールのスタックはＳＡバス４２２を介して共通プロセッサ５００およびデータラッチのセット４３０と通信する。共通プロセッサ５００は、センスモジュール４８０’のラッチおよびデータラッチ４３０に格納されているデータにアクセスする。更新済みの値を、その現在の値と状態マシン１１２からの制御とに基づいて、計算する。更新済みの値は、逆戻りしてセンスモジュール４８０’内のラッチおよび／またはデータラッチ４３０に格納される。共通プロセッサ５００は、Ｄバス４２３を介してｋ個のデータラッチに結合されている。データラッチのセット４３０は、Ｉ／Ｏバス２３１を介して外部に接続されている。センスモジュール４８０’、共通プロセッサ５００およびデータラッチのセット４３０の動作は、制御線４１１を通して制御およびタイミング信号を発するページコントローラ４１０を介して状態マシン１１２（図１１を参照）によって制御される。
【００５３】
センスモジュール４８０’は、信号ＣＯＭ１を運ぶノード４８１を有する。ノード４８１は、センスアンプ６００’がビット線３６および／またはＳＡバス４２２に選択的に結合されることを可能にする。
感知は、ビット線電圧クランプ６１０によってクランプされた固定された電圧のビット線３６を用いて行われる。ビット線電圧クランプは、そのソースおよびドレインがビット線およびＣＯＭ１ノード４８１の間で直列になっているｎ形トランジスタ６１２により実現されている。ｎ形トランジスタ６１２のゲート上のアナログ電圧は、ビット線上のクランプされる電圧を決定する。感知操作中、この一定のビット線電圧は、ビット線上の変化する電圧に起因するビット線間に生じ得る結合をなくす。
【００５４】
１ページに属する１つのメモリセルが基準電流より大きな伝導電流を有すると判定されると、そのセルのための感知が行われて、セルは、ページの残りが感知され続けられ得る間にさらなる感知操作からロックアウトされる。これは、ビット線３６を接地にプルダウンすることによりセル電流をオフにすることによって成し遂げられる。ビット線３６を接地に選択的に引くためにプルダウン回路５５０が設けられている。プルダウン回路５５０は、本質的にビット線および接地を横切る直列の２つのｎ形トランジスタ５５２および４８６を含む。２つのｎ形トランジスタは信号ＧＲＳおよびＩＮＶによってそれぞれ制御される。両方がハイであれば、プルダウン回路５５０はアクティブ化されてノード４８１（ＣＯＭ１）を接地に引く。信号ＢＬＳもハイであれば、ビット線３６も接地に引かれる。このようにして、セル電流は、そのソースおよびドレインの短絡に起因してオフにされる。
【００５５】
信号ＧＲＳは、プログラミング中に使用され、状態マシン１１２（図１１を参照）から制御され、ページコントローラ４１１からの制御およびタイミング信号の一部として供給される。感知中、ＧＲＳは常にハイであり、信号ＩＮＶも、センスアンプ６００’によって、セル電流が基準電流より大きいことをそれが感知すると、ハイとなるようにセットされる。
【００５６】
センスアンプ６００’は、電圧クランプ６２０と、プリチャージ回路６４０’と、セル電流ディスクリミネータ６５０とセンスアンプラッチ６６０とを含む。感知は、セル電流ディスクリミネータ６５０によりノード６３１の信号ＳＥＮを検出することによって行われる。ＳＥＮノード６３１を、信号ＨＬＬによって制御される絶縁トランジスタ６４２を介してプリチャージ回路６４０’によってプリチャージすることができる。ＳＥＮノード６３１を、信号ＸＸＬによって制御される絶縁トランジスタ６３０を介してＣＯＭ１ノード４８１に結合すると、メモリセルにも結合することができる。
【００５７】
電圧クランプ６２０は、プリチャージ回路とＣＯＭ１ノード４８１との間のトランジスタ６２２によって実現される。トランジスタ６２２は、ビット線電圧クランプ６１０が適切に機能するようにノード４８１の信号ＣＯＭ１を所定のレベルより高く保つために信号ＢＬＸによって駆動される。
プリチャージ回路６４０’は、センスモジュールの種々の操作中ビット線がＣＯＭ１ノード４８１およびＳＥＮノード６３１を介してＶｄｄのほうへプルアップされることを可能にする。プリチャージ回路６４０’は、信号ＩＮＶによってイネーブルされるｐ形トランジスタ６４４により実現されている。
【００５８】
ＳＥＮノード６３１とＣＯＭ１ノード４８１との間の絶縁トランジスタ６３０は、これら２つのノードに異なる電圧が存在することを可能にする。ビット線３６を、所与の電圧にプリチャージしなければならないときには、信号ＢＬＳ、ＢＬＣ、ＸＸＬ、ＨＬＬおよびＩＮＶによってそれぞれ制御されるトランジスタ４８２、６１２、６３０、６４２および６４４によりイネーブルされる経路を介してプルアップすることができる。同様に、ノード４８１のＣＯＭ１信号およびノード６３１のＳＥＮ信号を、それぞれ信号ＸＸＬ、ＨＬＬおよびＩＮＶにより制御して、本質的にＶｄｄまでプルアップすることができる。
【００５９】
ある実施例では、Ｖｄｄは、より低い値に変換される前に外部ソースＶｅｘｔから直接供給される。これは、プルアップされる電圧のために１００ｍＶの余分のマージンを提供することができて、負のＶT の領域でメモリセルを感知する場合に特に有益である。
セル電流ディスクリミネータ６５０は、本質的にメモリセルの伝導電流を基準電流に関して比較する。セル電流が基準電流より大きければセンスアンプはハイ状態の信号ＩＮＶを出力し、小さければ逆の状態の信号を出力する。いったんセットされれば、信号ＩＮＶはセンスアンプラッチ６６０によってラッチされる。
感知の前に、選択されたメモリセルの電極への電圧は、１つ以上のプリチャージ操作で適切なワード線およびビット線を介してセットされなければならない。
【００６０】
例えば、図１２Ａに示されているように、ＮＡＮＤチェーン５０と交差するワード線ＷＬ１に沿う１ページのメモリセルが感知のために選択され得る。プリチャージ操作は、選択されていないワード線ＷＬ０、ＷＬ２〜ＷＬ３１が電圧Ｖｒｅａｄまで充電され選択されたワード線ＷＬ１が考慮中の所与のメモリ状態のための所定のしきい値電圧ＶT（ｉ）まで充電された状態で始まる。
【００６１】
ビット線３６およびＣＯＭ１ノード４８１、ＳＥＮノード６３１は、プリチャージ回路６４０’によってそれぞれ感知に適する所定の電圧までプリチャージされる。ワード線およびビット線電圧がＮＡＮＤチェーン５０に印加されて、選択されたメモリセルがオンにされる。ソース−ドレイン伝導電流がメモリセルを流れる。伝導電流は、メモリセルのソースとドレインとの間に公称電圧差が存在するとき、選択されたメモリセルにプログラムされている電荷と選択されたワード線に印加されたＶT （ｉ）との関数である。
ワード線およびビット線の電圧が安定しているとき、選択されたメモリセルの伝導電流あるいはプログラムされたしきい値電圧をセンスアンプ６００’によりＳＥＮノードにおいて感知することができる。
【００６２】
セル電流ディスクリミネータ６５０は、本質的に、セル電流がノード６３１においてキャパシタ６５２上の信号ＳＥＮを放電させる速度を検出することによってセル電流を測定する。すなわち、ＳＥＮが放電される速度の判定は、伝導電流の測定値を提供する。放電の前に、ＳＥＮはプリチャージ回路６４０’によってＶｄｄまでプリチャージされる。感知は、セル電流が遮断される時点（ＸＸＬがロー）までの、セル電流がキャパシタを放電させることを許される時間（ＨＬＬがローでＸＸＬがハイ）により与えられる所定の期間にわたる。
【００６３】
感知中、ビット線内の記憶装置ユニットの伝導電流はキャパシタ６５２を放電させる。セルがより多く伝導するほど、放電はより速い。そのときＳＥＮノード６３１の電圧は、伝導電流に依存する速度でＶｄｄから低下する。所定の放電期間の終わりに、絶縁トランジスタ６３０は、ＸＸＬがローになることによりオフにされる（期間は基準電流に対応する）。これにより、ＳＥＮノード６３１からのセル電流が切断され、それ以上の放電が止まる。信号ＳＥＮは、測定ｐ形トランジスタ６５６をオフにすることができるかあるいはできない何らかの値まで低下する。
【００６４】
感知期間後、信号ＳＥＮの電圧はｐ形トランジスタのしきい値（Ｖｄｄ−｜ＶT ｜）と比較される（ＶTPはｐ形トランジスタのしきい値電圧である）。ＳＥＮはｐ形トランジスタ６５６のゲートに印加される。ｐ形トランジスタがオンになれば、ＳＥＮはＶｄｄ−｜ＶT ｜より下まで放電しているかあるいは伝導電流は基準電流より大きい。ｐ形トランジスタがオンにならなければ、伝導電流は基準電流より少なくてＳＥＮをＶｄｄ−｜ＶT ｜より下まで放電させることができない。
【００６５】
ｐ形トランジスタ６５６のソース側は、接続トランジスタ６５４がゲート信号ＳＴＢでオンにされるとＶｄｄに接続される。ＳＥＮがｐ形トランジスタ６５６をオンにするのに充分に下がっていなければ、トランジスタ６５６のドレイン側の信号ＩＮＶを出力するノード６５７はローに留まる。一方、ＳＥＮがＶｄｄ−｜ＶTP｜より下がっていれば、ｐ形トランジスタ６５６はオンになってＩＮＶノード６５７はＶｄｄまでプルアップされてラッチされる。
【００６６】
セル電流ディスクリミネータ６５０は、実際上、セルの伝導電流が所与の境界電流値より大きいか小さいかを判定する。所与の境界電流値は所定の放電時間に対応する。感知された電流が境界電流値より大きければ、問題のメモリセルはコントロールゲートの印加されたＶT （ｉ）より小さなしきい値を有する。したがって、セル電流が基準境界レベルより低ければＩＮＶの形の感知結果はローに留まる。逆に、セル電流が基準レベルより高ければＩＮＶはハイである。ＩＮＶ信号は、センスアンプラッチ６６０によりラッチされるＣＭＯＳロジックレベルに変換される。
【００６７】
昇圧回路
図１２Ａおよび前の記述から、ビット線電圧がビット線クランプ６１０によって所定のＶBLでクランプされるならば、クランプが機能するためには、クランプするｎ形トランジスタ６１２のドレイン側はソース側より僅かに（例えば、約０．２Ｖだけ）高い電圧でなければならないということがわかる。したがって、ＣＯＭ１はＶBLより約０．２Ｖ高くなければならず、これは電圧クランプ６２２により保証される。これは、ＳＥＮの電圧レベルが精々ＣＯＭ１よりＶT 以内高いところまで下がってもよいということをも意味する。したがって、ノード６３１におけるＳＥＮ信号の放電は、Ｖｄｄにより与えられる上限と、ＣＯＭ１より僅かに（例えば、約ＶT だけ）高いＶLIMIT により与えられる下限とを有する限られたダイナミックレンジで動作し得るにすぎない。しかし、Ｖｄｄの源であるより低い供給電圧について、ＶLIMIT の存在を仮定して、（Ｖｄｄ−｜ＶTP｜）＜ＶLIMIT ならば、ｐ形トランジスタは決してオンにはならない。
比較回路６５０’は、線７０３を介してブースト電圧ＶB をキャパシタ６５２の一方のプレートに供給する電圧シフタ７００の形の昇圧回路を設けることによって低電圧動作に適合させられている。電圧シフタのタイミングは、線７０２を介してページコントローラ４９８により制御される。
【００６８】
動作時、プリチャージ回路６４０’はセンスノードＳＥＮ６３１をＶｄｄに引く。電圧シフタは、ＳＥＮノードが絶縁トランジスタ６３６によってＶｄｄから減結合された後にアクティブ化される。電圧シフタは基本的にΔＶだけＶB 信号レベルの増大を有するので、ノードＳＥＮ６３１に存するキャパシタの他方のプレート上の電圧は同量だけ高められる。これは、実際上、適度の伝導電流に対応する最終電圧がＶｄｄ−ＶLIMIT より高くなり得るように、ダイナミックレンジの上限をΔＶだけ高める。放電期間の終わりに、センスノードＳＥＮ６３１は、絶縁トランジスタ６３４を通してノードＳＥＮ２から減結合され、これによりＶLIMIT 制限を取り除く。そのとき、ＳＥＮ６３１上の電圧は、基準電圧（Ｖｄｄ−｜ＶTP｜）と比較される前に初期昇圧を取り消すように同じΔＶだけ下げられる。これにより、ＶLIMIT より低いレベルでも電圧比較を行うことが可能となる。
【００６９】
ロックアウトセンスモジュールから他のセンスモジュールへのノイズ
昇圧回路７００は、感知期間中ＶB を高め、したがってセンスモジュール４８０’においてノイズ源となり得る。ノイズは、キャパシタ６５２を介してＳＥＮノード６３１へ、さらにその先へ伝わり得る。センスモジュールが感知操作中アクティブであるときにはセルが電流シンクとして作用していてビット電圧クランプ６１０とセンスアンプ内の電圧クランプ６２０との両方がノイズを軽減するように作動しているので、ノイズは重要ではない。
【００７０】
前述したように、センスモジュールは、大電流セルを検出してハイの信号ＩＮＶをラッチした後、ロックアウトモードに入る。これにより、セル電流は、そのビット線がプルダウン回路５５０によって接地にプルダウンされた後、止められる。ロックアウトセンスモジュールは最早感知に関与しなくて非アクティブとなり、同時に他のセンスモジュールはページ中のまだロックアウトしていないメモリセルを感知してアクティブであり続ける。しかし、ロックアウトセンスモジュールは、その非アクティブモードにおいても、なおアクティブである他のセンスモジュールについては重大なノイズ源となる。
【００７１】
図１２Ｂは、ロックアウトモードに入った図１２Ａに示されているセンスモジュールのノイズ経路を示す。ロックアウトモードは、センスアンプ６００’が基準電流より上のセル電流を検出して信号ＩＮＶをハイにセットしているときである。ＩＮＶがハイであることに応答して、センスモジュール４８０’はビット線を接地にプルダウンし、同時にプリチャージ回路６４０’を介してのＶｄｄへのアクセスは遮断される。これは、電圧クランプ６２０が、したがってビット線電圧クランプ６１０も、最早機能し得ないということを意味する。１ページのメモリセルが並行して感知されているとき、ＸＸＬおよびＢＬＳなどの制御信号およびＶB は、ロックアウトモードに入っているセンスモジュールも含む全てのセンスモジュールに一様に印加される。したがって、ＩＮＶがハイであるセンスモジュール４８０’については、昇圧回路７００により生成されたノイズは経路７１１に沿ってビット線３６へ伝わり得る。ページ中の各メモリセルのソースが信号ＣＬＳＲＣを伴うページソース線に結合され、ページソース線が接地に結合されているならば、ノイズは接地ループを介してＣＬＳＲＣに影響を及ぼすようにも伝わり得る。
【００７２】
図１３は、ロックアウトモードに入った図１２Ｂに示されている既存のセンスモジュールについての制御信号のタイミングを示す。ロックアウトモードにおいて、センスモジュール４８０’は、昇圧回路７００からのノイズがページソース線にもビット線にも到達することを可能にする。図１３および図１２Ｂの両方を参照すると、全てのセンスモジュールのための感知期間は、ＨＬＬ（図１３（ａ））がプリチャージ回路６４０’をＳＥＮノード６３１から切り離すことで始まり、ＳＥＮノードをそれ以上放電させないようにＸＸＬ（図１３（ｂ））がセル電流を絶つことで終わる。感知期間中、センスノードは昇圧回路から供給されるＶB で昇圧される。ロックアウトモードのセンスモジュールでは、ＳＥＮノード６３１は、プルダウン回路５５０を介してＣＬＳＲＣページソース線３４にも結合されているビット線３６に結合される。セル電流がオフにされると、感知期間開始時におけるＶB の電圧レベルの急なシフト（図１３（ｃ））によってＳＥＮノードにリップルが生じる（図１３（ｄ））。このリップルは、ノイズとしてノイズ経路７１１に沿って伝わって、結合されているビット線（図１３（ｅ））およびＣＬＳＲＣページソース線（図１３（ｆ））に到達する。
【００７３】
ビット線に対するノイズの影響
センスモジュール４８０’は、１ビット線から他への時間変化する電流の結合を避けるために定ビット線電圧で感知するように設計された。セル電流と無関係のどんな電流も単なるノイズであって、セル電流の感知におけるエラーの原因となる。前に説明したように、ロックアウトセンスモジュールは時間変化する電流であるノイズをロックアウトビット線に投入することがある。ロックアウトメモリセルは最早感知されていないとしても、ロックアウトビット線中の変化する電流は、そのセルがなお感知を受けているかもしれない隣接するビット線に結合されることがある。このタイプの結合ノイズは、ロックアウトセルに近い感知されつつあるセルに関しては重要であって、感知におけるエラーに寄与する。
【００７４】
ページソース線に対するノイズの影響
他の１つの問題は、メモリセルのソース側電圧における不確実性と関連する。例えば、ソース側エラーの１つの現れは、ソース線とチップの接地パッドとの間の有限の抵抗に起因する。メモリセルを感知することについての１つの潜在的問題は、有限の抵抗を横断するソース負荷により引き起こされるソース線バイアスである。多数のメモリセルが並行して感知されるとき、それらの総電流は、有限の抵抗を有する接地ループにおいて顕著な電圧降下を生じさせることがある。これは、しきい値電圧感知を使用する読み出し操作においてエラーを引き起こすソース線バイアスをもたらす。
【００７５】
図１４は、接地までの有限の抵抗を有するソース線における電流に起因するソース電圧エラーの問題を示す。読み出し／書き込み回路２７０Ａおよび２７０Ｂは１ページのメモリセルに対して同時に作用する。読み出し／書き込み回路中の各センスモジュール４８０は、ビット線３６を介して対応するセルに結合されている。例えば、センスモジュール４８０は、メモリセル１０の伝導電流ｉ1 （ソース−ドレイン電流）を感知する。伝導電流は、ソース線３４を通って接地へ進む前に、センスモジュールからビット線３６を通ってメモリセル１０のドレインに流入し、ソース１４から流出する。集積回路チップでは、メモリアレイ中のセルのソースは、メモリチップの何らかの外部接地パッド（例えば、Ｖｓｓパッド）に接続されたソース線３４の複数の枝路として全て互いに結合される。ソース線の抵抗を減らすために金属ストラップが使用されたとしても、メモリセルのソース電極と接地パッドとの間に有限の抵抗Ｒが残る。通例、接地ループ抵抗Ｒはおよそ５０オームである。
【００７６】
並行して感知されるメモリのページ全体について、ソース線３４を流れる総電流は全ての伝導電流の合計、すなわちｉTOT ＝ｉ1 ＋ｉ2 ＋・・・＋ｉp である。一般的に、各メモリセルは、その電荷蓄積素子にプログラムされている電荷の量に依存する伝導電流を有する。メモリセルの所与のコントロールゲート電圧について、少量の電荷は比較的に大きな伝導電流を生じさせる（図３を参照）。メモリセルのソース電極と接地パッドとの間に有限の抵抗が存在すると、その抵抗における電圧降下はＶdrop＝ｉTOT Ｒにより与えられる。
【００７７】
例えば、２４，０００のビット線がそれぞれ０．２５μＡの電流で同時に放電すれば、ソース線電圧降下は２４，０００線×０．２５μＡ／線×５０オーム〜０．３ボルトである。主要効果はソース電圧の０．３Ｖ上昇がしきい値電圧の０．４５Ｖ上昇をもたらすことであると仮定すると、このソース線バイアスは、メモリセルのしきい値電圧が感知されるときに０．４５ボルトの感知エラーの原因となる。
【００７８】
図１５は、ソース線電圧降下により引き起こされるメモリセルのしきい値電圧レベルのエラーを示す。メモリセル１０のコントロールゲート３０に供給されるしきい値電圧ＶT はＧＮＤに関してのものである。しかし、メモリセルが見る実効ＶT は、そのコントロールゲート３０とソース１４との間の電圧差である。供給されるＶT と実効ＶT との間にはおよそ１．５×Ｖdropの差がある（ソース１４からソース線までの電圧降下のより小さな寄与を無視して）。このＶdropあるいはソース線バイアスは、メモリセルのしきい値電圧が感知されるとき、例えば０．４５ボルトの感知エラーの原因となる。このバイアスは、データ依存であるため、すなわちページのメモリセルのメモリ状態に依存するために、容易には取り除けない。
【００７９】
米国特許第７，１７３，８５４号（特許文献１８）は、接地ループに起因するソースバイアスエラーの問題を緩和するためにページ中の各メモリセルのソースに近いワード線電圧を参照する方法を開示している。
その全体が本願明細書において参照により援用されている、Nguyenらにより２００７年６月２９日に出願された「METHOD FOR SENSING NEGATIVE THRESHOLD VOLTAGES IN NON-VOLATILE STORAGE USING CURRENT SENSING」という米国特許出願第１１／７７１，９８２号（特許文献１９）は、１ページに沿う各メモリセルのソースを所定ページソース電圧に調整するための記憶装置および方法を開示している。
【００８０】
図１５は、ロックアウトセンスモジュールに起因するノイズが、ページソース線と感知を受ける個々のセンスモジュールのビット線との両方に導入されることも概略的に示している。そのノイズは、通例、ページソース線にレギュレータがあっても、ついてゆけない急速な揺らぎを有する。前の開示から、ノイズがページソース線３４の信号ＣＬＳＲＣに導入されれば、それはページソース線に結合されている全てのメモリセルの感知中にエラーを引き起こすということは明らかである。
【００８１】
改善された低ノイズのセンスモジュールアレイ
低められた供給電圧で動作することのできるセンスモジュールの１つの好ましい実施例では、感知される放電電圧のダイナミックレンジを増大させるために昇圧回路が使用される。センスモジュールが基準電流より大きな伝導電流を有するセルを特定すると、そのセルはそれ以上の感知からロックアウトされて、関連するビット線はそのロックアウトセルをオフにするためにページのソース線へ短絡される。このロックアウトモードでは、昇圧回路により生成されるステップアップ電圧はノイズ源となってセルのビット線およびページのソース線へ伝播しやすく、これにより他の動作しているセンスモジュールに干渉する。このノイズ源は、センスモジュールがロックアウトモードに入ると必ずビット線およびソース線に到達しないように絶縁される。ノイズ源と、ビット線およびソース線を昇圧回路に結合させる中間回路との間に絶縁回路が配置される。
【００８２】
一般的な実施形態では、転送ゲートが絶縁回路として使用される。転送ゲートは、メモリセルが基準電流より大きい伝導電流を有すると特定されてページのさらなる感知操作からロックアウトされたことから生じたロックアウトモードを示すラッチ済み信号によって、オフにされる。転送ゲートがオフにされることにより、メモリセルのビット線とページのソース線とへのノイズ経路が切断される。 １つの好ましい実施形態では、転送ゲートは、中間回路と、放電電圧が感知されると共に昇圧済み電圧が印加されるノードとの間に配置される。
【００８３】
図１６は、１つの好ましい実施形態に従う、ロックアウトセンスモジュールからのノイズ絶縁が改善されているセンスモジュールスタックを示す。センスモジュールスタックは、１つの共通ＳＡバス４２２を共有するセンスモジュール４８０−１〜４８０−ｋから成る。動作時には、１ページのメモリセルが並行して感知される。図１１に示されているように、ｐ個のビット線を介してページのｐ個のメモリセルに接続するｐ個のセンスモジュールがある。したがって、図１６に示されているセンスモジュールスタックは、ページのためのセンスモジュールのセット全体を形成するｐ／ｋ個のスタックのうちの１つを表す。メモリセルのページの各メモリセルのソースは、電圧ＣＬＳＲＣを有するページソース線３４（図１４および図１５を参照）に結合されている。
【００８４】
各センスモジュール４８０は、図１２Ａおよび図１２Ｂに示されている既存のセンスモジュール４８０’に類似している。１つの差異は、メモリセルの感知された結果に従ってセットされる信号ＩＮＶにより制御される転送ゲート７５０が組み込まれていることである。好ましい実施例では、転送ゲート７５０はｐ形トランジスタ７５２とｎ形トランジスタ７５４とを含む。転送ゲートの第１のノードは、ｎ形トランジスタ７５４のドレインに結合されたｐ形トランジスタ７５２のソースを有する。転送ゲートの第２のノードは、ｎ形トランジスタ７５４のソースに結合されたｐ形トランジスタのドレインを有する。２つのノードは、ＣＯＭ１ノード４８１およびノード４８２を横断して接続されている。ノード４８２は、信号ＣＯＭ２を伝え、転送ゲート７５０とビット線電圧クランプ６１０との間に位置する。ｐ形トランジスタ７５２は信号ＩＮＶによりゲート制御され、ｎ形トランジスタ７５４は、ＩＮＶの反転であるＩＮＶ* によってゲート制御される。
【００８５】
セル電流がセンスアンプ６００によって基準電流より大きいと判定されると、ＩＮＶはハイにセットされてラッチされる。ビット線は、ページソース線３４（図１４および図１５を参照）のＣＬＳＲＣに引かれる。ソースおよびドレインが本質的に同じ電位であれば、セル電流はオフにされてセンスモジュールはロックアウトモードに入って非アクティブになり、同時に他のセンスモジュールはそれぞれのメモリセルの感知を続行する。ロックアウトモードでは、ハイであるＩＮＶが転送ゲート７５０をオフにする。したがって、ＶB における電圧のシフトに起因するノイズは、センスモジュールがロックアウトモードであるときには必ずＳＥＮノード６３１およびＣＯＭ１ノード４８１まで伝播することができるに過ぎなくて転送ゲートによって遮断される。このようにして、どのロックアウトセンスモジュールからのノイズも、依然として感知を行っているセンスモジュールに干渉しないように妨げられる。
【００８６】
図１６に示されている転送ゲートのための好ましい実施形態の他の１つの特徴は、ビット線と究極的にＶｄｄとの間の経路における転送ゲート７５０のｐ形トランジスタ７５２の構成で、ｐ形トランジスタが、図１２Ａに示されている前のプリチャージ回路６４０’における前のｐ形トランジスタ６４４のプルアップ機能を提供することである。したがって、図１６では、改善されたセンスモジュール４８０内のプリチャージ回路６４０は、プルアップのためのｐ形トランジスタを最早必要としない。プリチャージ回路６４０は単にＶｄｄへの結線である。転送ゲートは、Ｖｄｄへのプルアップを行うためにプリチャージ操作中にオンにされる。
【００８７】
図１７は、ロックアウトモードに入った図１６に示されている改善されたセンスモジュールのための制御信号のタイミングを示す。ロックアウトモードではセンスモジュール４８０の転送ゲート７５０は昇圧回路からのノイズがページソース線およびビット線に到達しないように遮る。図１７および図１６の両方を参照すると、全てのセンスモジュールのための感知期間は、ＨＬＬ（図１７（ａ））がプリチャージ回路６４０’をＳＥＮノード６３１から切り離すことから始まり、ＳＥＮノードをそれ以上放電させないようにＸＸＬ（図１７（ｂ））がセル電流を遮断することで終わる。感知期間中、センスノードは、昇圧回路から供給されるＶB で高められる。ロックアウトモードのセンスモジュールについて、ＳＥＮノード６３１は、介在している転送ゲート７５０を除いて、プルダウン回路５５０を介してＣＬＳＲＣページソース線３４にも結合されているビット線３６に結合される。セル電流がオフにされると、感知期間の始まりにおけるＶB の電圧レベルの急なシフト（図１７（ｃ））によってＳＥＮノードにリップルが生じる（図１７（ｄ））。ノイズとしてのこのリップルの伝播は、結合されているビット線（図１７（ｅ））およびＣＬＳＲＣページソース線（図１７（ｆ））に到達しないように、オフにされている転送ゲート７５０によって止められる。図１３（ｅ）および図１３（ｆ）に示されている対応するものと比べて、ロックアウト状態の、改善されているセンスモジュールのビット線にもページ全体のページソース線にもノイズはない。
他の１つの好ましい実施形態では、転送ゲートは、昇圧回路と放電電圧が感知されるノードとの間に配置される。
【００８８】
図１８は、代わりの好ましい実施形態に従う、ロックアウトセンスモジュールからのノイズ絶縁が改善されているセンスモジュールスタックを示す。この代わりの実施形態におけるセンスモジュール４８０’’は、転送ゲート７５０が類似の転送ゲート７６０により取って代わられていて昇圧回路７００とＳＥＮノード６３１との間に移されていることを除いて、図１６に示されている好ましい実施形態のセンスモジュール４８０と同様である。これは、ＶB を、それが経路７０３を介してキャパシタ６５２に到達する前に、ゲート制御するように配置されている。
【００８９】
図１９は、ロックアウトセンスモジュールからのノイズが、ページを感知するためになおアクティブである他のものに干渉しないように絶縁する方法を示す流れ図である。
ステップ８１０：不揮発性メモリセルの伝導電流を、そのグループを並行して感知している最中に感知するために、中間回路を介してメモリセルがアクセスし得るノードを設ける。
ステップ８２０：ノードを初期電圧へプリチャージする。
ステップ８３０：ノードに結合された昇圧回路を設ける。
ステップ８３２：ノード上の初期電圧を所定量だけ高める。
ステップ８４０：伝導電流をノードにおける電圧放電の速度により測定する。
ステップ８５０：伝導電流が所定値より大きいと判定されるたびに、少なくともメモリセルのグループのための感知が完了するまで昇圧回路をメモリセルの中間回路から絶縁する。
【００９０】
高速センスモジュールアレイ
２００７年１２月２８日に出願された米国特許出願第１１／９６６，３２５号（特許文献２０）においてさらに発展させられている、前で与えられたセンスモジュールのための種々の実施形態は、データをセンスアンプのデータラッチからデータ上に読み出すプロセスが、接続されたビット線にプリチャージ素子が供給する同じ経路の一部を使用する構成を使用する。これは、米国特許第７，１７３，８５４号（特許文献１８）および第７，１７０，７８４号（特許文献２１）に見出されるものにも当てはまる。例えば、図１２Ａに示されているように、センスモジュール４８０’にラッチされたデータ値は、スイッチ４８８を通してバスノード４２２へ送り出される。これは、線ＣＯＭ１が４８１で接続することを伴う。これは、図１２Ｂに示されているように、プリチャージがビット線に供給される同じ経路である。
【００９１】
この事情は図２０Ａ〜図２０Ｃでより詳しく考察され、これらのセンスモジュールの詳細の幾分かがこの論議のために多少再構成されていることを表す。図２０Ａは、これらの他のセンスアンプの多少一般的な変形と解され得るけれども、プリチャージ保持キャパシタＣＳＡ６５３が中央に、デジタル部分と称され得るものが左側に、アナログ部分と称され得るものが右側に配置されているものを示す。図１２Ａの対応する部分の単なる再構成であるアナログ部分は、プリチャージキャパシタ６５３からの電流を選択されたビット線に提供する。デジタル側で、弁別素子は６６０にラッチするべき状態を判定する。ＳＡラッチ６６０は、例えば、ラッチされた値を保持するためにクロスカップリングされたトランジスタから形成されることができて、ここではＲＳＴおよびＳＴＢ信号に応答する。
【００９２】
図２０Ｂは、プリチャージキャパシタＣＳＡ６５２から選択されたビット線への電流が取る感知のためのアナログ経路を示す。より具体的には、それはノード６３１および４８１を通り、さらにビット線選択トランジスタ４８２へ進む。図２０ＣはデータをＳＡバス４２２へ転送するための経路を示し、電流は再びノード６３１および４８１を通って進み、ここで向きを変えてトランジスタ４８８を通って４２２のセンスアンプバスへ進む。これらの経路の両方が、ＳＥＮのところの線から、ノード６３１へ、トランジスタ６３０を通ってノード４８１までの共通部分を共有する。したがって、１感知操作のための４２２へのデータ転送が完了するまで、プリチャージキャパシタ６５２は次の感知操作のために充電されることができない。したがって、図２０Ａのものなどの構成において感知性能を低速化する要因のうちの１つは、アナログ感知時間（図２０Ｃ）とデジタルデータ転送時間（図２０Ｂ）とが連続する結果である。
【００９３】
スピードを考慮すべきであることに加えて、この構成はアナログ感知経路にノイズを生じさせる。それは、Ｖｄｄの高データ値をトランジスタ６３０を通して送るには、一般に、６３０のしきい値を補うためにＸＸＬをＶｄｄより高い値にすることが必要であるからである。データ値が出された後、ＸＸＬは通例下げられてＶｄｄに戻されるけれども、これにはある程度の時間がかかり得るので、これはノイズを導入し、ＢＬクランプ６１０を通り、図１２Ｂに関して前に記述された経路に沿って、そこで論じられたものと類似の効果を伴って進む。
【００９４】
ここで提示される構成は、センスモジュール回路内のアナログ部分とデジタル部分とを、これらの両方が並行して処理され得るように分離する新しい方法を導入する。このようにして、感知性能は、代表的な設計で約１０％向上し得る。さらに、これは、感知中にアナログ感知経路上のノイズをなくしてスイッチング電流を減少させるのに役立つ。図２１Ａに関して見られるように、この種の設計は、メモリが前の感知データを送り出している間に次の感知環境が準備されることを可能にする。
【００９５】
図２１Ａは、図２０Ａのセンスモジュールと関連する方法のいくつかの態様を示す。他の実施形態は、前のセクションにおいて、さらに米国特許第７，１７３，８５４号（特許文献１８）および第７，１７０，７８４号（特許文献２１）のものなどの他のセンスモジュールにおいて与えられている他の種々の実施形態に基づくか、あるいはそれらと組み合わせることができる。
図２１Ａの代表的な実施形態は、再び、プリチャージ素子ＣＳＡ６５２を中央に、アナログセクションを左側に、デジタルセクションを右側に示す。デジタルセクションは、前のように構成され得るＳＡラッチ６６０と、弁別素子６５０とを含む。Ｄｃｒｍ６５０の中で、トランジスタ６５４および６５６は前のようであるけれども、ノード６５７を接地に接続するＲＳＴによって制御されるトランジスタ６５８を持つのではなくて、ノード６５７は今はトランジスタ２１０１を通してノード４２２に接続され、そこからさらにＳＡバスに接続されている。したがって、ラッチされたデータは、今はこの経路に沿って信号ＲＳＴ＿ＮＣＯにより制御されるトランジスタ２１０１を通って外へ転送され、前のＮＣＯ信号の機能をＲＳＴ信号と合体させる。データを外へ転送するための経路は今は完全にデジタル側の中にあるので、ＮＣＯによって制御される図２０Ａの前のスイッチ４８８は最早この機能を果たさなくてもよい。
【００９６】
図２１Ｂは感知のためのアナログ経路を示し、プリチャージキャパシタＣＳＡ６５２から選択されたビット線への経路電流が取るものであって、図２０Ｂとほとんど同じである。データをＳＡバス４２２へ転送するためのデジタル経路は図２１Ｃに示されていて、図２０Ｃとは違って、レベルＩＮＶが今はスイッチ２１０１によってノード６５７からノード４２２へ転送されるので、アナログ経路とは重ならない。したがって、弁別素子６５０が感知操作の結果を確立すると、センスモジュールは、デジタル結果が外へ転送されて次の感知操作のデジタル部分へ移動するのを待たなくてもよくて、キャパシタを充電することおよび他のステップを始めることができ、ラッチされたデータ値は都合のよいときにバスへ転送される。
【００９７】
読み出しプロセスでは、図７に示されている４状態メモリの例を採ると、代表的なプロセスは、先ずＡ状態、その後にＢ状態、最後にＣ状態を求めて読む。図２０Ａの構成では、選択されたワード線はＡ状態を求めて読むために使用される値まで高められ、読み出しのアナログ部分が実行される。すなわち、プリチャージが実行され、その後、図２０Ｂの経路に沿って選択されたビット線に供給するために使用される。その後、センスアンプは、弁別セクション６５０がセルの状態を基準レベルと比較するようにストローブされ、その結果がラッチされる。その後、この結果を読み出すために図２０Ｃの経路が使用されるけれども、これは、プリチャージキャパシタが放電されることを、これがアナログ部分で既に行われていなかったならば（すなわち、選択されたセルが伝導していなかったならば）、必要とする。これが行われると、その後にデータの転送が行われ得る。さらに、ワード線は次の感知操作（ここでは、選択されたセル上のＢ状態）に備えて高められ得るけれども、転送が完了するまではセンスアンプを次の感知操作に備えさせることはできない。
【００９８】
Ａ読み出しについての結果のデータ転送が図２０Ｃの経路を用いて完了すれば、ビット線をＢ読み出しのために高めることができ、それは、Ｃ読み出しへ続く前に、同じように進行する。したがって、図２０Ａ〜図２０Ｃのような構成の構造では、データ結果のラッチまでの読み出し操作のアナログ部分はデジタル値のデータ転送部分と連続して実行され、ワード線およびビット線値は連続して高められる。
対照的に、図２１Ａ〜図２１Ｃのような構成では、比較の結果が弁別素子によって行われてラッチされると、転送を次の読み出しのための準備と並行して行うことができて、転送時間を隠すと共にワード線およびビット線値を並行して高めることを可能にする。
【００９９】
図２１Ａ〜図２１Ｃを再び参照して図７に示されている４状態メモリの例を採用すると、Ａ状態を求める読み出しから始めて、選択されたワード線はＡ状態を求める読み出しに使用される値に高められて読み出しのアナログ部分が実行され、プリチャージが行われ、その後に図２１Ｂの経路に沿って選択されたビット線に供給をするために使用される。その後、弁別セクション６５０がセルの状態を基準レベルと比較するようにセンスアンプがストローブされ、結果がラッチされる。この段階でプロセスは前の場合から分岐する。すなわち、図２１Ｃのデータ転送のための経路が使用されるので、アナログおよびプリチャージセクションは次の状態へ進むことができる一方で、データ転送は、この後の読み出しの結果のためにラッチが必要となる前にいつでも行われ得る。さらに、アナログ／プリチャージ素子におけるレベルを放電し再充電する必要性が少ないので、アナログ感知経路におけるノイズおよび必要とされるスイッチング電流が低減される。
【０１００】
同じ経路の多くがビット線電流を供給しデータを外へ転送するために使われるので、ベリファイ操作のためにも普通の読み出しのためにも、トランジスタ６３０は、図２０Ｂおよび図２０Ｃの経路の両方のためにＸＸＬによってオンにされなければならない。前述したように、これは、ノイズがトランジスタ６３０を通ってＢＬ電圧クランプ６１０へ、その後にビット線自体へ伝わって変位電流に影響を及ぼすという結果をもたらす。データを外へ転送するために図２１Ｃの経路を使用することは、Ｖｄｄの「ハイ」感知値をＳＡバスに送るために素子６３０を充分にオンにする必要が最早ないので、ＸＸＬからのこのノイズを最小にするのに役立つ。
【０１０１】
図２１Ａの設計は、さらに、感知操作のために図２０Ａのものより少ない切換電力を使用する。図２０Ｃを参照すると、スイッチ４８８をオンにするためにＮＣＯをハイにする必要があるほか、前に論じられたように、６３０を充分にオンにするためにＸＸＬが高いレベルにされなければならない。さらに、図２０ＣではＢＬ電圧クランプ６１０およびビット線選択スイッチ４８２がオフにされるので、ＢＬＣおよびＢＬＳは両方ともローにされる。対照的に、図２１Ｃでは、データ転送中にＢＬＣおよびＢＬＳ値をトグルする必要は最早なく、ＸＸＬは高い値にされなくてもよい。その代わりに、ラッチされた値を外へ転送するために必要とされるスイッチ（２１０１）がオンにされるだけでよい。さらに、図２０Ａ〜図２０Ｃは単純化された図であって、これらのアナログセクションは、図２０Ｂのモードから図２０Ｃのモードへの移行のときにスイッチングを必要とする他の数個の素子を包含し得る。
【０１０２】
本発明の種々の態様をある実施形態に関して記述してきたけれども、本発明が添付されている特許請求の範囲全体の中での保護を受ける権利を有するということが分かるはずである。
【技術分野】
【０００１】
本発明は、一般的には、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリに関し、特に、感知回路に関し、メモリ動作は感知回路の動作のために速度に関して高められる。
【背景技術】
【０００２】
特に小形のファクタカードとしてパッケージングされたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭ形の、電荷を不揮発性に蓄積することのできるソリッドステートメモリは、多様なモバイルおよびハンドヘルド装置、特に情報機器および消費者電子製品において一般的に好まれる記憶装置になっている。同じくソリッドステートメモリであるＲＡＭ（ランダムアクセスメモリ）とは違って、フラッシュメモリは不揮発性であって、パワーがオフにされた後でも、格納されたデータを保持する。コストが高いにもかかわらず、フラッシュメモリは大容量記憶アプリケーションにおいてますます使用されている。ハードドライブおよびフロッピーディスクなどの回転磁気媒体に基づく在来の大容量記憶は、モバイルおよびハンドヘルド環境には適していない。というのも、ディスクドライブはかさばりがちであって、機械的故障を起こす傾向があり、長い待ち時間と大きな電力要件を有するからである。これらの望ましくない属性があるために、ディスクに基づく記憶は、大抵のモバイルおよびポータブルアプリケーションにおいて実用的なものではない。ところが、埋め込み型および取り外し可能なカードの形のフラッシュメモリは、両方ともサイズが小さく、電力消費も少なく、高速で信頼性が高いという特徴を持っているので、モバイルおよびハンドヘルド環境に理想的に適する。
【０００３】
ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去することができて、そのメモリセルに新しいデータを書き込んだりあるいは「プログラム」したりすることができる不揮発性メモリである。両方とも、電界効果トランジスタ構造の中の、半導体基板内のチャネル領域の上に位置する、ソースおよびドレイン領域の間のフローティング（接続されていない）伝導性ゲートを利用する。次に、フローティングゲートの上にコントロールゲートが設けられる。トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷の量によって制御される。すなわち、フローティングゲート上の電荷の所与のレベルについて、トランジスタがそのソースおよびドレイン領域の間の導通を可能にするように「オン」にされる前にコントロールゲートに印加されなければならない対応する電圧（しきい値）がある。
【０００４】
フローティングゲートは、１つの範囲の電荷を保持することができ、したがってフローティングゲートを１つのしきい値電圧ウィンドウ（「伝導ウィンドウ」とも称される）の中の任意のしきい値電圧レベルにプログラムすることができる。しきい値電圧ウィンドウのサイズは装置の最低および最高のしきい値レベルにより定められ、フローティングゲートにプログラムされ得る電荷の範囲に対応する。しきい値ウィンドウは一般的に記憶装置の特性、動作条件および動作履歴に依存する。ウィンドウの中のそれぞれの別個の分解可能なしきい値電圧レベル範囲は、原理的には、セルの一定のメモリ状態を指定するために使用され得る。しきい値電圧が２つの識別可能な領域に分割されるときには、各メモリセルは１ビットのデータを記憶することができる。同様に、しきい値電圧ウィンドウが２つより多い識別可能な領域に分割されるならば、各メモリセルは１ビットより多いデータを記憶することができる。
【０００５】
２状態ＥＥＰＲＯＭセルでは、伝導ウィンドウを２つの領域に分割するように少なくとも１つの電流ブレークポイントレベルが確立される。所定の、固定された電圧を印加することによってセルが読み出されるとき、そのソース／ドレイン電流は、ブレークポイントレベル（あるいは、基準電流ＩＲＥＦ）との比較によって１つのメモリ状態に決定される。読み出された電流がブレークポイントレベルのものより大きければ、セルは１つの論理状態（例えば、「ゼロ」状態）にあると判定される。一方、電流がブレークポイントレベルのものより小さければ、セルは他方の論理状態（例えば、「１」状態）にあると判定される。したがって、そのような２状態セルは１ビットのデジタル情報を記憶する。外部からプログラム可能であり得る基準電流源が、ブレークポイントレベル電流を生成するためにメモリシステムの一部としてよく設けられる。
【０００６】
記憶容量を増やすために、半導体技術が進歩するに連れてフラッシュＥＥＰＲＯＭ装置はますます高い密度で製造されている。記憶容量を増やす他の方法は、各メモリセルに２つより多い状態を記憶させることである。
【０００７】
多状態またはマルチレベルＥＥＰＲＯＭメモリセルでは、各セルが１ビットより多いデータを記憶し得るように伝導ウィンドウは２つ以上のブレークポイントによって２つより多い領域に分割される。所与のＥＥＰＲＯＭアレイが記憶し得る情報は、各セルが記憶しうる状態の数と共に増える。多状態あるいはマルチレベルのメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが、米国特許第５，１７２，３３８号（特許文献１）に記載されている。
【０００８】
メモリセルとして役立つトランジスタは、通例、２つのメカニズムのうちの１つによって「プログラム済み」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加された高電圧は電子を基板チャネル領域を横断させて加速する。同時にコントロールゲートに印加された高電圧はホットエレクトロンを薄いゲート誘電体を通してフローティングゲートに引きつける。「トンネリング注入」では、基板に関して高い電圧がコントロールゲートに印加される。このようにして、電子は基板から中間のフローティングゲートへ引かれる。
【０００９】
記憶装置は、いくつかのメカニズムによって消去され得る。ＥＰＲＯＭでは、メモリは、紫外線照射によってフローティングゲートから電荷を除去することによってバルク消去可能である。ＥＥＰＲＯＭでは、メモリセルは、フローティングゲート中の電子を薄い酸化物を通して基板チャネル領域へトンネリングさせるように（すなわち、ファウラー・ノルドハイムのトンネリング）コントロールゲートに関して高い電圧を基板に印加することによって、電気的に消去可能である。通例、ＥＥＰＲＯＭは１バイトずつ消去可能である。フラッシュＥＥＰＲＯＭでは、メモリは一度に全部あるいは一度に１ブロック以上ずつ、電気的に消去可能であり、１ブロックは５１２バイト以上のメモリから成ることができる。
【００１０】
記憶装置は、通例、カード上に搭載され得る１つ以上のメモリチップを含む。各メモリチップは、デコーダならびに消去、書き込みおよび読み出し回路などの周辺回路によってサポートされるメモリセルのアレイを含む。より精巧な記憶装置は、インテリジェントで高レベルの記憶操作およびインターフェイスを実行する外部メモリコントローラと協動する。
【００１１】
多くの商業的に成功した不揮発性ソリッドステート記憶装置が今日使用されている。これらの記憶装置は、フラッシュＥＥＰＲＯＭであるかもしれず、あるいは他のタイプの不揮発性メモリセルを使用しているかもしれない。フラッシュメモリおよびシステムの例ならびにそれらを製造する方法が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）において与えられている。特に、ＮＡＮＤストリング構造を有するフラッシュメモリ装置が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。
【００１２】
不揮発性記憶装置は、電荷を蓄積するための誘電体を有するメモリセルからも製造される。前に記載された伝導性フローティングゲート素子の代わりに、誘電体層が使用される。誘電体記憶素子を利用するそのような記憶装置が、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 （非特許文献１）に記述されている。ＯＮＯ誘電体層がソースおよびドレイン拡散の間でチャネルを横断して広がる。１つのデータビットのための電荷は誘電体層においてドレインに隣接して局在させられ、他方のデータビットのための電荷は誘電体層においてソースに隣接して局在させられる。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化ケイ素層に挟まれたトラッピング誘電体を有する不揮発性メモリセルを開示している。多状態データ記憶は、誘電体の中の空間的に分離されている電荷蓄積領域のバイナリ状態を別々に読み出すことによって実現される。
【００１３】
メモリセルのページをプログラムすることは、通例、一連の交互プログラム／ベリファイサイクルを含む。各プログラムサイクルは、ページのメモリセルを１つ以上のプログラミング電圧パルスにさらす。プログラムサイクルの次に、各セルが正しくプログラムされたかどうかを判定するために各セルを読み返すベリファイサイクルがある。ベリファイされたセルは、爾後のプログラミングパルスからプログラム禁止される。プログラム／ベリファイサイクルは、ページ中の全セルがプログラム−ベリファイされるまで、増大するプログラミング電圧レベルで続行される。
【００１４】
読み出しおよびベリファイ操作の両方は、ページの各メモリセルの伝導電流またはしきい値電圧を境界値に関して判定する１つ以上の感知サイクルを実行することによって行われる。一般に、メモリがｎ個の状態に分割されているならば、全ての可能なメモリ状態を分析するためには少なくともｎ−１個の感知サイクルがあるはずである。多くの実施例において、各感知サイクルは２つ以上のパスも含むことがある。例えば、メモリセルがびっしり詰まっている場合には、隣接する電荷蓄積素子間の相互作用が顕著となって、ある感知手法は、これらの相互作用によって引き起こされるエラーを補償するために、隣接するワード線上のメモリセルを感知することを必要とする。
【００１５】
読み出しおよびプログラムの性能を高めるためにアレイ中の複数の電荷蓄積素子またはメモリトランジスタが並行して読み出されるかあるいはプログラムされる。したがって、１つの「ページ」の記憶素子が一緒に読み出されるかあるいはプログラムされる。現存するメモリアーキテクチャでは、１つの行は、通例数個のインターリーブされたページを包含するか、あるいは１ページの連続するメモリセルを構成し得る。１ページの全ての記憶素子は一緒に読み出されるかあるいはプログラムされる。現在生産されている半導体集積回路メモリチップでは、１つのメモリページは、並行して読み出されるかあるいは感知される６４，０００個ものメモリセルあるいは記憶素子を有することがある。
【００１６】
性能の向上が引き続き必要である。さらに、大規模並行メモリページは、感知精度と、究極的には性能および記憶容量を限定する、ぎっしり詰まったメモリセルおよび構造の間でのノイズおよび干渉の重大な問題を引き起こす。
したがって、大容量で高性能の不揮発性メモリに対する一般的な需要がある。特に、速度が高められていてノイズの少ない感知回路に対する需要がある。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，５９５，９２４号
【特許文献１５】米国特許第６，６５７，８９１号
【特許文献１６】米国公開特許出願第２００６／０１４０００７号
【特許文献１７】米国特許第７，０４６，５６８号
【特許文献１８】米国特許第７，１７３，８５４号
【特許文献１９】米国特許出願第１１／７７１，９８２号
【特許文献２０】米国特許出願第１１／９６６，３２５号
【特許文献２１】米国特許第７，１７０，７８４号
【非特許文献】
【００１８】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545
【発明の概要】
【００１９】
並行して感知される不揮発性メモリセルのグループのうちのメモリセルの伝導電流を感知してその結果をデータバスに提供するための感知回路が与えられる。代表的な実施形態では、ノードを初期電圧に充電するために、プリチャージ回路がノードに結合される。中間回路もノードに結合されてメモリセルに接続可能であり、これによりプリチャージ回路からの電流をメモリセルに供給することができる。この回路は、ノードにおける放電の速度によって伝導電流の判定を行う比較回路と、判定の結果を保持するために比較回路に結合されたデータラッチと、データラッチに、その中にラッチされている結果をノードから独立してデータバスに供給するために、結合された転送ゲートとをも備える。
【００２０】
一組の態様によると、これは不揮発性メモリセルの伝導電流を感知する方法を可能にし、この方法は、中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けることと、第１の感知操作のためにノードを初期電圧にプリチャージすることと、メモリセルのうちの第１のメモリセルを通して中間回路を介してノードを放電させることと、第１のメモリセルを通る伝導電流をノードを放電させる速度によって測定することと、測定された結果をラッチすることと、そのラッチされた結果をデータバスに出力することとを含む。一組の態様では、ラッチの後で出力を完了する前に、ノードを第２の感知操作のためにプリチャージする。別の一組の態様では、ラッチされた結果は、ノードおよび中間回路から独立している経路によってデータバスに出力される。さらなる態様では、ラッチされた結果を中間回路から独立してデータバスに出力することにより、中間回路におけるノイズが低減される。
【００２１】
本発明の種々の態様、利点、特徴および実施形態が、その代表的な例についての次の記述に含まれ、この記述は添付図面と関連して読まれるべきである。本願明細書で引用された全ての特許、特許出願、論文、他の刊行物、文書および事物は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている刊行物、文書または事物のいずれかと本願との間で用語の定義または使用に関する矛盾または不一致が生じた場合には、本願のものが優先するものとする。
【図面の簡単な説明】
【００２２】
【図１】本発明が実施され得る不揮発性メモリチップの機能ブロックを概略的に示す。
【図２】不揮発性メモリセルを概略的に示す。
【図３】任意の時点でフローティングゲートが選択的に蓄えることのできる４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流ＩDとコントロールゲート電圧ＶCGとの関係を示す。
【図４】メモリセルのＮＯＲアレイの例を示す。
【図５Ａ】ＮＡＮＤストリングに編成されたメモリセルのストリングを概略的に示す。
【図５Ｂ】図５Ａに示されているものなどのＮＡＮＤストリングから構成される、メモリセルのＮＡＮＤアレイの例を示す。
【図６】一連の交互プログラム／ベリファイサイクルによって１ページのメモリセルをターゲットメモリ状態にプログラムするための代表的な手法を示す。
【図７】図７（１）は接地状態「Ｇｒ」としての消去済み状態と、漸進的にさらにプログラムされたメモリ状態「Ａ」、「Ｂ」および「Ｃ」とを有する実例の４状態メモリアレイのしきい値電圧分布を示し、図７（２）は図７（１）に示されている４個の可能なメモリ状態を表すための好ましい２ビットＬＭ符号化を示す。
【図８】図８（１）は、実例の８状態メモリアレイのしきい値電圧分布を示し、図８（２）は図８（１）に示されている８個の可能なメモリ状態を表すための好ましい３ビットＬＭ符号化を示す。
【図９】メモリセルのアレイを横断するセンスモジュールのバンクを包含する、図１に示されている読み出し／書き込み回路を示す。
【図１０】図９に示されているセンスモジュールの好ましい構成を概略的に示す。
【図１１】図１０に示されている読み出し／書き込みスタックをより詳しく示す。
【図１２Ａ】図９および１１に示されているセンスモジュールの既存の実施例を概略的に示す。
【図１２Ｂ】ロックアウトモードに入った図１２Ａに示されているセンスモジュールのノイズ経路を示す。
【図１３】ロックアウトモードに入った図１２Ｂに示されている既存のセンスモジュールのための制御信号のタイミングを示す。
【図１４】接地までの有限の抵抗を有するソース線における電流に起因するソース電圧エラーの問題を示す。
【図１５】ソース線電圧降下により引き起こされるメモリセルのしきい値電圧レベルにおけるエラーを示す。
【図１６】好ましい実施形態に従う、ロックアウトセンスモジュールからのノイズ絶縁が改善されているセンスモジュールスタックを示す。
【図１７】ロックアウトモードに入った図１６に示されている改善されたセンスモジュールのための制御信号のタイミングを示す。
【図１８】代わりの好ましい実施形態に従う、ロックアウトセンスモジュールからのノイズ絶縁が改善されているセンスモジュールスタックを示す。
【図１９】ロックアウトセンスモジュールからのノイズを、依然として活発にページを感知している他のものを妨げないように、絶縁する方法を示す流れ図である。
【図２０Ａ】感知のためのアナログ経路と重なるデータ転送のための経路を有するセンスモジュールを示す。
【図２０Ｂ】感知のためのアナログ経路と重なるデータ転送のための経路を有するセンスモジュールを示す。
【図２０Ｃ】感知のためのアナログ経路と重なるデータ転送のための経路を有するセンスモジュールを示す。
【図２１Ａ】感知のためのアナログ経路とは異なるデータ転送のための経路を有するセンスモジュールを示す。
【図２１Ｂ】感知のためのアナログ経路とは異なるデータ転送のための経路を有するセンスモジュールを示す。
【図２１Ｃ】感知のためのアナログ経路とは異なるデータ転送のための経路を有するセンスモジュールを示す。
【発明を実施するための形態】
【００２３】
メモリシステム
図１〜図１１は、本発明の種々の態様が実施され得るメモリシステムの例を示す。
図１２〜図１３は、既存の感知回路におけるノイズ問題を示す。
図１６〜図１９は、ノイズ問題を処理する種々の態様および実施形態を示す。
図２０Ａ〜図２０Ｃは、感知のためのアナログ経路と重なるデータ転送のための経路を有するセンスモジュールを示す。
図２１Ａ〜図２１Ｃは、感知のためのアナログ経路とは異なるデータ転送のための経路を有するセンスモジュールを示す。
【００２４】
図１は、本発明が実施され得る不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ１００は、メモリセルの２次元アレイ２００、制御回路２１０、ならびに、デコーダ、読み出し／書き込み回路およびマルチプレクサなどの周辺回路を含む。
メモリアレイ２００は、行デコーダ２３０（２３０Ａ、２３０Ｂに分割されている）を介してワード線により、さらに列デコーダ２６０（２６０Ａ、２６０Ｂに分割されている）を介してビット線によりアドレス指定可能である（図４および５も参照）。読み出し／書き込み回路２７０（２７０Ａ、２７０Ｂに分割されている）は、１ページのメモリセルを並行して読み出すかあるいはプログラムすることができる。データＩ／Ｏバス２３１が読み出し／書き込み回路２７０に結合されている。
好ましい実施形態では、１ページは、同じワード線を共有するメモリセルの１つの連続する行から構成される。メモリセルの行が複数のページに分割される他の実施形態では、読み出し／書き込み回路２７０を個々のページに多重化するためにブロックマルチプレクサ２５０（２５０Ａおよび２５０Ｂに分割されている）が設けられる。例えば、メモリセルの奇数列および偶数列によりそれぞれ形成される２ページが読み出し／書き込み回路に多重化される。
【００２５】
図１は、各側におけるアクセス線および回路の密度が半分に低下するようにアレイの両側で、種々の周辺回路によるメモリアレイ２００へのアクセスが対称的に行われる好ましい構成を示す。したがって、行デコーダは行デコーダ２３０Ａおよび２３０Ｂに分割され、列デコーダは列デコーダ２６０Ａおよび２６０Ｂに分割されている。メモリセルの行が複数のページに分割される実施形態では、ページマルチプレクサ２５０はページマルチプレクサ２５０Ａおよび２５０Ｂに分割される。同様に、読み出し／書き込み回路２７０は、下からビット線に接続する読み出し／書き込み回路２７０Ａとアレイ２００の上からビット線に接続する読み出し／書き込み回路２７０Ｂとに分割されている。このように、読み出し／書き込みモジュールの密度、したがってセンスモジュール３８０の密度は、本質的に半減される。
【００２６】
制御回路１１０は、読み出し／書き込み回路２７０と協力してメモリアレイ２００に対してメモリ操作を行うオンチップのコントローラである。制御回路１１０は、通例、状態マシン１１２と、オンチップのアドレスデコーダおよび電力制御モジュール（明示的には示されていない）などの他の回路を含む。状態マシン１１２は、メモリ操作のチップレベル制御を提供する。制御回路は、外部メモリコントローラを介してホストと通信する。
メモリアレイ２００は、通例、行および列を成して配列されてワード線およびビット線によりアドレス指定可能なメモリセルの２次元アレイとして編成される。アレイはＮＯＲタイプまたはＮＡＮＤタイプのアーキテクチャに従って形成され得る。
【００２７】
図２は、不揮発性メモリセルを概略的に示す。メモリセル１０は、フローティングゲートまたは誘電体層などの電荷蓄積ユニット２０を有する電界効果トランジスタにより実現され得る。メモリセル１０は、ソース１４、ドレイン１６、およびコントロールゲート３０も含む。
今日使用されている商業的に成功した不揮発性ソリッドステート記憶装置が多くある。これらの記憶装置は、１つ以上の電荷蓄積素子をそれぞれ有するいろいろなタイプのメモリセルを採用することができる。
【００２８】
代表的な不揮発性メモリセルはＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭを含む。ＥＥＰＲＯＭセルの例およびそれらを製造する方法が、米国特許第５，５９５，９２４号（特許文献１４）において与えられている。フラッシュＥＥＰＲＯＭセルの例、メモリシステムにおけるそれらの使用、およびそれらを製造する方法が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）において与えられている。特に、ＮＡＮＤセル構造を有する記憶装置の例が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。さらに、誘電体記憶素子を利用する記憶装置の例が、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 （非特許文献１）ならびに米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）に記載されている。
【００２９】
実際問題として、セルのメモリ状態は、普通は基準電圧がコントロールゲートに印加されているときにセルのソースおよびドレイン電極を横断する伝導電流を感知することによって読み出される。セルのフローティングゲート上のそれぞれの所与の電荷について、固定された基準コントロールゲート電圧に関して対応する伝導電流が検出され得る。同様に、フローティングゲート上にプログラム可能な電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを定める。
【００３０】
あるいは、分割された電流ウィンドウの中で伝導電流を検出する代わりに、試験される所与のメモリ状態についてのしきい値電圧をコントロールゲートにおいてセットして伝導電流がしきい値電流より低いか高いかを検出することが可能である。一実施例では、しきい値電流に関しての伝導電流の検出は、伝導電流がビット線のキャパシタンスを通して放電する速度を調べることによって成し遂げられる。
【００３１】
図３は、任意の一時点でフローティングゲートが選択的に蓄えていることのある４つの異なる電荷Ｑ１〜Ｑ４についてソース・ドレイン電流ＩDおよびコントロールゲート電圧ＶCGの間の関係を示す。４つの実線のＩD 対ＶCG曲線は、４つの可能なメモリ状態にそれぞれ対応する、メモリセルのフローティングゲートにプログラムされ得る４つの可能な電荷レベルを表す。一例として、セルの集団のしきい値電圧ウィンドウは０．５Ｖから３．５Ｖに及び得る。しきい値ウィンドウをそれぞれ約０．４Ｖの間隔の８個の領域に分割することによって、１つの消去済み状態および７個のプログラム済み状態をそれぞれ表す８個の可能なメモリ状態「０」、「１」、「２」、「３」、「４」、「５」、「６」および「７」が区別され得る。例えば、図に示されているように、０．０５μＡの基準電流ＩＲＥＦが使用されるならば、Ｑ１でプログラムされたセルは、その曲線が、ＶCG＝０．４３Ｖおよび０．８８Ｖにより画定されるしきい値ウィンドウの領域においてＩREFと交差するので、メモリ状態「１」にあるとみなされ得る。同様に、Ｑ４はメモリ状態「５」にある。
【００３２】
前の記述から分かるように、メモリセルが記憶させられる状態がより多いほど、そのしきい値ウィンドウはより細かく分割される。例えば、ある記憶装置は、−１．５Ｖから５Ｖに及ぶしきい値ウィンドウを有するメモリセルを持つことができる。これは６．５Ｖの最大幅を提供する。メモリセルが１６個の状態を記憶しなければならないとすれば、各状態はしきい値ウィンドウの中で３５０ｍＶから４５０ｍＶを占めることができる。必要とされる分解能を達成することができるために、これにはプログラミングおよび読み出し操作において高い精度を必要とすることになる。
【００３３】
図４は、メモリセルのＮＯＲアレイの例を示す。メモリアレイ２００において、各行のメモリセルは、それらのソース１４およびドレイン１６によってデイジーチェーン式に接続されている。この設計は、ときには仮想接地設計と称される。行の中のセル１０のコントロールゲート３０は、ワード線４２などの１つのワード線に接続されている。列の中のセルのソースおよびドレインは、ビット線３４および３６などの選択されたビット線にそれぞれ接続されている。
【００３４】
図５Ａは、ＮＡＮＤストリングに編成されたメモリセルのストリングを概略的に示す。ＮＡＮＤストリング５０は、一連の、それ自身のソースおよびドレインによりデイジーチェーン式に接続されたメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えば、ｎ＝４、８、１６またはそれ以上）から構成される。１対の選択トランジスタＳ１、Ｓ２は、メモリトランジスタチェーンの、それぞれＮＡＮＤストリングのソース端子５４およびドレイン端子５６を介しての、外部への接続を制御する。メモリアレイにおいて、ソース選択トランジスタＳ１がオンにされると、ソース端子がソース線に結合される（図５Ｂを参照）。同様に、ドレイン選択トランジスタＳ２がオンにされると、ＮＡＮＤストリングのドレイン端子がメモリアレイのビット線に結合される。チェーン内の各メモリトランジスタ１０は、メモリセルとして動作する。それは、意図されたメモリ状態を表すように所与の量の電荷を蓄える電荷蓄積素子２０を有する。各メモリトランジスタのコントロールゲート３０は、読み出しおよび書き込み操作を制御することを可能にする。図５Ｂに見られるように、ＮＡＮＤストリングの行の対応するメモリトランジスタのコントロールゲート３０は全て同じワード線に接続されている。同様に、選択トランジスタＳ１、Ｓ２の各々のコントロールゲート３２は、それぞれ、そのソース端子５４およびドレイン端子５６を介してのＮＡＮＤストリングへの制御アクセスを提供する。同様に、ＮＡＮＤストリングの行の対応する選択トランジスタのコントロールゲート３２は、全て同じ選択線に接続されている。
【００３５】
ＮＡＮＤストリングの中のアドレス指定されたメモリトランジスタ１０が読み出されるかあるいはプログラミング中にベリファイされるとき、そのコントロールゲート３０には適切な電圧が供給される。同時に、ＮＡＮＤストリング５０内のアドレス指定されていないメモリトランジスタの残りは、それらのコントロールゲートに充分な電圧を印加することによって完全にオンにされる。このようにして、個々のメモリトランジスタのソースからＮＡＮＤストリングのソース端子５４へ、さらに同様に個々のメモリトランジスタのドレインのためにセルのドレイン端子５６への伝導経路が実効作成される。このようなＮＡＮＤストリング構造を有する記憶装置が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。
【００３６】
図５Ｂは、図５Ａに示されているものなどのＮＡＮＤストリング５０から構成される、メモリセルのＮＡＮＤアレイ２００の例を示す。ＮＡＮＤストリングの各列に沿って、ビット線３６などのビット線が各ＮＡＮＤストリングのドレイン端子５６に結合されている。ＮＡＮＤストリングの各バンクに沿って、ソース線３４などのソース線が各ＮＡＮＤストリングのソース端子５４に結合されている。さらにＮＡＮＤストリングのバンクの中のメモリセルの行に沿うコントロールゲートは、ワード線４２などのワード線に接続されている。ＮＡＮＤストリングのバンクの中の選択トランジスタの行に沿うコントロールゲートは、選択線４４などの選択線に接続されている。ＮＡＮＤストリングのバンク内のメモリセルの１つの行の全体がＮＡＮＤストリングのバンクのワード線および選択線上の適切な電圧によってアドレス指定され得る。ＮＡＮＤストリングの中の１つのメモリトランジスタが読み出されるとき、ストリングを通って流れる電流が、その読み出されているセルに蓄えられている電荷のレベルに本質的に依存するように、ストリング内の残りのメモリトランジスタは、それらの関連するワード線を介してしっかりとオンにされる。
【００３７】
プログラムおよびベリファイ
図６は、一連の交互プログラム／ベリファイサイクルによって１ページのメモリセルをターゲットメモリ状態にプログラムするための代表的な手法を示す。結合されたワード線を介してメモリセルのコントロールゲートにプログラミング電圧ＶPGM が印加される。ＶPGM は、初期電圧レベルＶPGM0から始まる階段波形の形の一連のプログラミング電圧パルスである。プログラミングを受けるセルは、フローティングゲートに増分電荷をそのたびに加えようとする、この一連のプログラミング電圧パルスにさらされる。プログラミングパルス間に、セルは、そのソース−ドレイン電流をブレークポイントレベルに関して判定するために読み返されるかあるいはベリファイされる。読み返しプロセスは、１つ以上の感知操作を含み得る。セルのためのプログラミングは、それがターゲット状態に達したとベリファイされれば、終了する。使用されるプログラミングパルス列は、メモリセルの電荷蓄積ユニット中にプログラムされ蓄積された電子に対して反作用するために増大する周期あるいは振幅を持つことができる。プログラミング回路は、一般的に、選択されたワード線に一連のプログラミングパルスを印加する。このようにして、そのコントロールゲートがワード線に結合されている１ページのメモリセルが一緒にプログラムされ得る。ページの１つのメモリセルがそのターゲット状態までプログラムされると、プログラム禁止され、他のセルは、ページの全セルがプログラム−ベリファイされ終わるまでプログラミングにさらされ続ける。
【００３８】
メモリ状態の分割の例
図７（１）は、接地状態としての消去済み状態「Ｇｒ」と、漸次もっとプログラムされたメモリ状態「Ａ」、「Ｂ」および「Ｃ」とを有する４状態メモリアレイの例におけるしきい値電圧分布を示す。読み出し中、４つの状態は３つの境界ブレークポイントＤA 〜ＤC によって区分される。
図７（２）は、図７（１）に示されている４つの可能なメモリ状態を表す好ましい２ビットＬＭ符号化を示す。メモリ状態（すなわち、「Ｇｒ」、「Ａ」、「Ｂ」および「Ｃ」）の各々は１対の「上位、下位」符号ビット、すなわち「１１」、「０１」、「００」および「１０」によってそれぞれ表される。「ＬＭ」符号は、米国特許第６，６５７，８９１号（特許文献１５）に開示されていて、電荷の大きな変化を必要とするプログラム操作を避けることによって隣接フローティングゲート間の電界効果結合を減少させるために有益である。符号化は、２つの符号ビット、「下位」および「上位」ビットが別々にプログラムされ読み出され得るように設計されている。下位ビットをプログラムするとき、セルのしきい値レベルは、「消去済み」領域に留まるかあるいはしきい値ウィンドウの「下側中央」領域に移される。上位ビットをプログラムするとき、これら２つの領域のいずれかにあるセルのしきい値レベルは、しきい値ウィンドウの「下側中間」領域にある僅かにより高いレベルにさらに進められる。
【００３９】
図８（１）は、８状態メモリアレイの例のしきい値電圧分布を示す。各メモリセルの可能なしきい値電圧は、８個の可能なメモリ状態、「Ｇｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」および「Ｇ」を区分するために８個の領域に分割されているしきい値ウィンドウにわたる。「Ｇｒ」は接地状態であり、これは引き締められた分布の中の消去済み状態であり、「Ａ」〜「Ｇ」は７個の漸次プログラムされた状態である。読み出し中、８個の状態は７個の境界ブレークポイントＤA 〜ＤG によって区分される。
【００４０】
図８（２）は、図８（１）に示されている８個の可能なメモリ状態を表す好ましい３ビットＬＭ符号化を示す。８個のメモリ状態の各々は、「上位、中央、下位」ビットのトリプレット、すなわち、「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」および「１１０」によりそれぞれ表される。符号化は、３つの符号ビット、「下位」、「中央」および「上位」ビットが別々にプログラムされ読み出され得るように設計されている。したがって、第１のラウンドで、下位ページのプログラミングは、下位ビットが「１」ならばセルを「消去済み」あるいは「Ｇｒ」状態に留まらせ、下位ビットが「０」ならば「下位中間」状態にプログラムさせる。基本的に、「Ｇｒ」あるいは「接地」状態は、深く消去された状態をしきい値の狭い範囲の中にプログラムさせることによるタイトな分布を有する「消去済み」状態である。「下位中間」状態は、メモリ状態「Ｂ」および「Ｄ」の間に広がるしきい値電圧の広い分布を持つことができる。プログラミング中、「下位中間」状態はＤBなどの粗いブレークポイントしきい値レベルに関してベリファイされ得る。中央ビットをプログラムするとき、セルのしきい値レベルは、下位ページのプログラミングから生じた２つの領域のうちの一方から出発して４つの可能な領域のうちの１つに移る。上位ビットをプログラムするとき、セルのしきい値レベルは、中央ページプログラミングから生じた４個の可能な領域のうちの１つから出発して８個の可能なメモリ状態のうちの１つに移る。
【００４１】
感知回路および手法
図９は、メモリセルのアレイにｐ個のセンスモジュールのバンクを包含する、図１に示された読み出し／書き込み回路２７０Ａおよび２７０Ｂを示す。並行して動作するｐ個のセンスモジュール４８０のバンク全体は、１行に沿うｐ個のセル１０の１ブロック（またはページ）を並行して読み出すかあるいはプログラムすることを可能にする。本質的に、センスモジュール１はセル１における電流Ｉ1 を感知し、センスモジュール２はセル２における電流Ｉ2 を感知し、センスモジュールｐはセルｐにおける電流ＩP を感知するなどである。ソース線３４から集合ノードＣＬＳＲＣに、さらにそこから接地へ流れるページについての総セル電流ｉTOT は、ｐ個のセルの全ての電流の総和である。在来のメモリアーキテクチャでは、１つの共通のワード線を有する１行のメモリセルは２つ以上のページを形成し、ページ中のメモリセルは並行して読み出されプログラムされる。２ページを有する行の場合、１ページは偶数ビット線によりアクセスされ、他方のページは奇数ビット線によりアクセスされる。いつでも１ページの感知回路が偶数ビット線または奇数ビット線に結合されている。その場合、読み出し／書き込み回路２７０Ａおよび２７０Ｂを個々のページに対してそれぞれ多重化するためにページマルチプレクサ２５０Ａおよび２５０Ｂが設けられる。
【００４２】
５６ｎｍ技術に基づいて現在製造されているチップではｐ＞６４，０００であり、４３ｎｍ３２Ｇｂｉｔ×４チップではｐ＞１５０，０００である。好ましい実施形態では、ブロックはセルの行全体の１つのランである。これはいわゆる「全ビット線」アーキテクチャであり、このアーキテクチャではページは連続するビット線にそれぞれ結合された連続するメモリセルの１つの行から構成される。他の実施形態では、ブロックは行の中のセルのサブセットである。例えば、セルのサブセットは、行全体の二分の一あるいは行全体の四分の一であり得る。セルのサブセットは、連続するセルの１つのランであるか、あるいは一つ置きのセルであるか、あるいは所定数に１つのセルであり得る。各センスモジュールは、ビット線を介してメモリセルに結合され、メモリセルの伝導電流を感知するためのセンスアンプを含む。一般に、読み出し／書き込み回路がメモリアレイの両側に分配されているならば、ｐ個のセンスモジュールのバンクは２セットの読み出し／書き込み回路２７０Ａおよび２７０Ｂの間に分配される。
【００４３】
図１０は、図９に示されているセンスモジュールの好ましい構成を概略的に示す。ｐ個のセンスモジュールを包含する読み出し／書き込み回路２７０Ａおよび２７０Ｂは、１バンクの読み出し／書き込みスタック４００に群分けされている。
【００４４】
図１１は、図１０に示されている読み出し／書き込みスタックをより詳しく示す。各読み出し／書き込みスタック４００はｋ個のビット線のグループに対して並行して作用する。１ページがｐ＝ｒ*ｋ個のビット線を有するならば、ｒ個の読み出し／書き込みスタック４００−１・・・４００−ｒがある。本質的に、アーキテクチャは、ｋ個のセンスモジュールの各スタックがスペースを節約するために１つの共通のプロセッサ５００によりサービスされるようになっている。共通プロセッサ５００は、センスモジュール４８０に置かれているラッチおよびデータラッチ４３０に格納されるべき更新済みデータを、これらのラッチの中の現在の値と状態マシン１１２からの制御とに基づいて、計算する。共通プロセッサについての詳しい記述が、その全体が本願明細書において参照により援用されている、２００６年６月２９日付の米国公開特許出願第２００６／０１４０００７号（特許文献１６）に開示されている。
【００４５】
並行して動作する分割された読み出し／書き込みスタック４００のバンク全体は、１行に沿うｐ個のセルの１つのブロック（またはページ）を並行して読み出すかあるいはプログラムすることを可能にする。したがって、セルの行全体のためにｐ個の読み出し／書き込みモジュールがある。各スタックはｋ個のメモリセルとして動作するので、バンク内の読み出し／書き込みスタックの総数はｒ＝ｐ／ｋにより与えられる。例えば、ｒがバンク内のスタックの数であるとすれば、ｐ＝ｒ＊ｋである。１例としてのメモリアレイはｐ＝１５０，０００、ｋ＝８を有することができ、したがってｒ＝１８，７５０である。
【００４６】
４００−１などの各読み出し／書き込みスタックは、本質的に、１セグメントのｋ個のメモリセルに並行してサービスするセンスモジュール４８０−１〜４８０−ｋのスタックを包含する。ページコントローラ４１０は、制御およびタイミング信号を線４１１を介して読み出し／書き込み回路３７０に提供する。ページコントローラ自体は線３１１を介してメモリコントローラ３１０に依存する。各読み出し／書き込みスタック４００間の通信は、相互接続スタックバス４３１によって行われ、ページコントローラ４１０によって制御される。制御線４１１は、制御およびクロック信号をページコントローラ４１０から読み出し／書き込みスタック４００−１のコンポーネントに提供する。
【００４７】
好ましい構成では、スタックバスは、共通プロセッサ５００とセンスモジュール４８０のスタックとの間の通信のためのＳＡバス４２２と、プロセッサとデータラッチ４３０のスタックとの間の通信のためのＤバス４２３とに分割される。
データラッチ４３０のスタックは、スタックに関連付けられた各メモリセルのために１つずつのデータラッチ４３０−１〜４３０−ｋから成る。Ｉ／Ｏモジュール４４０は、データラッチがＩ／Ｏバス２３１を介して外部とデータを交換することを可能にする。
共通プロセッサは、エラー状態などのメモリ操作のステータスを示すステータス信号の出力のための出力５０７も含む。ステータス信号は、ワイヤードＯＲ構成でフラグバス５０９に結合されているｎ形トランジスタ５５０のゲートを駆動するために使用される。フラグバスは、コントローラ３１０によって好ましくはプリチャージされ、いずれかの読み出し／書き込みスタックによってステータス信号がアサートされるとプルダウンされる。
【００４８】
低ノイズのセンスモジュールアレイ
その全体が本願明細書において参照により援用されている、米国特許第７，０４６，５６８号（特許文献１７）は、低供給電圧で動作することのできる低ノイズ感知回路を有する不揮発性記憶装置を開示している。
前の感知回路とは違って、米国特許第７，０４６，５６８号（特許文献１７）の低ノイズ感知回路は、セル電流を、それがキャパシタとして作用するビット線ではなくて専用キャパシタを放電させる速度によって測定する。このようにして、ビット線電圧は感知中一定に保たれ、これにより、ビット線上の時間変化する電圧に起因するビット線間結合からのノイズを避けることができる。感知回路は、セル電流を判定するために使用される電圧放電のダイナミックレンジを効果的に広げる電圧昇圧回路を組み込むことによって低供給電圧で動作することもできる。
【００４９】
本発明の一態様に従って、１ページのメモリセルがセンスモジュールの１つの対応するアレイによって並行して感知され、所与のメモリセルのためのセンスモジュールにおいて生成されたノイズがアレイ中の他のセンスモジュールに干渉することが防止される。特に既存のセンスモジュールは、ページ中の高度に伝導するメモリセルを特定してロックアウトした後はアレイ中の他のセンスモジュールに対して顕著なノイズ源となる。本発明は、ロックアウトされたメモリセルと関連するセンスモジュールがアレイ中のなお感知中である他のセンスモジュールにノイズを伝播させることを防止する。このようにして、感知精度が改善され、その結果として性能が向上し、各メモリセルにより多くのデータビットを格納することができる。
【００５０】
図１２Ａは、図９〜１１に示されているセンスモジュールの１つの既存の実施例を概略的に示す。既存のセンスモジュール４８０’は、米国特許第７，０４６，５６８号（特許文献１７）において開示されているものと同様である。図１０に示されている各読み出し／書き込みスタック４００がｋ個のビット線を介して対応するｋ個のメモリセルにサービスするｋ個のセンスモジュールのセットを包含するということが理解できるはずである。１つの共通プロセッサ５００によってサービスされるｋ個のセンスモジュール４８０−１〜４８０−ｋと、ｋ個のデータラッチ４３０−１〜４３０−ｋとがある。簡潔のために、図１２Ａは、ｋ個のセンスモジュール４８０−１〜４８０−ｋのセットのうちのいずれをも代表する、センスモジュールのうちの１つのセンスモジュール４８０’と、共通プロセッサ５００と協動するｋ個のデータラッチ４３０−１〜４３０−ｋのセットのうちのいずれをも代表する、１セットのデータラッチ４３０とを明示的に示す。図１０および１１に関して記述したように、１ページのｐ個のメモリセルは、合計ｒ個の読み出し／書き込みスタックを並行して動作させることによって機能する。
【００５１】
既存のセンスモジュール４８０’は、信号ＢＬＳによって制御される結合トランジスタ４８２を介してビット線３６を介してメモリセルに結合される。メモリセルの一例は、ＮＡＮＤチェーン５０の中の１つのメモリトランジスタである。センスモジュール４８０’は、センスアンプ６００’と、ビット線電圧クランプ６１０と、プルダウン回路５５０とを含む。センスモジュール４８０’は、信号ＮＣ０によって制御される転送ゲート４８８を介してＳＡバス４２２などのバスを用いて他の周辺回路と通信する。
【００５２】
前述したように、センスモジュールのスタックはＳＡバス４２２を介して共通プロセッサ５００およびデータラッチのセット４３０と通信する。共通プロセッサ５００は、センスモジュール４８０’のラッチおよびデータラッチ４３０に格納されているデータにアクセスする。更新済みの値を、その現在の値と状態マシン１１２からの制御とに基づいて、計算する。更新済みの値は、逆戻りしてセンスモジュール４８０’内のラッチおよび／またはデータラッチ４３０に格納される。共通プロセッサ５００は、Ｄバス４２３を介してｋ個のデータラッチに結合されている。データラッチのセット４３０は、Ｉ／Ｏバス２３１を介して外部に接続されている。センスモジュール４８０’、共通プロセッサ５００およびデータラッチのセット４３０の動作は、制御線４１１を通して制御およびタイミング信号を発するページコントローラ４１０を介して状態マシン１１２（図１１を参照）によって制御される。
【００５３】
センスモジュール４８０’は、信号ＣＯＭ１を運ぶノード４８１を有する。ノード４８１は、センスアンプ６００’がビット線３６および／またはＳＡバス４２２に選択的に結合されることを可能にする。
感知は、ビット線電圧クランプ６１０によってクランプされた固定された電圧のビット線３６を用いて行われる。ビット線電圧クランプは、そのソースおよびドレインがビット線およびＣＯＭ１ノード４８１の間で直列になっているｎ形トランジスタ６１２により実現されている。ｎ形トランジスタ６１２のゲート上のアナログ電圧は、ビット線上のクランプされる電圧を決定する。感知操作中、この一定のビット線電圧は、ビット線上の変化する電圧に起因するビット線間に生じ得る結合をなくす。
【００５４】
１ページに属する１つのメモリセルが基準電流より大きな伝導電流を有すると判定されると、そのセルのための感知が行われて、セルは、ページの残りが感知され続けられ得る間にさらなる感知操作からロックアウトされる。これは、ビット線３６を接地にプルダウンすることによりセル電流をオフにすることによって成し遂げられる。ビット線３６を接地に選択的に引くためにプルダウン回路５５０が設けられている。プルダウン回路５５０は、本質的にビット線および接地を横切る直列の２つのｎ形トランジスタ５５２および４８６を含む。２つのｎ形トランジスタは信号ＧＲＳおよびＩＮＶによってそれぞれ制御される。両方がハイであれば、プルダウン回路５５０はアクティブ化されてノード４８１（ＣＯＭ１）を接地に引く。信号ＢＬＳもハイであれば、ビット線３６も接地に引かれる。このようにして、セル電流は、そのソースおよびドレインの短絡に起因してオフにされる。
【００５５】
信号ＧＲＳは、プログラミング中に使用され、状態マシン１１２（図１１を参照）から制御され、ページコントローラ４１１からの制御およびタイミング信号の一部として供給される。感知中、ＧＲＳは常にハイであり、信号ＩＮＶも、センスアンプ６００’によって、セル電流が基準電流より大きいことをそれが感知すると、ハイとなるようにセットされる。
【００５６】
センスアンプ６００’は、電圧クランプ６２０と、プリチャージ回路６４０’と、セル電流ディスクリミネータ６５０とセンスアンプラッチ６６０とを含む。感知は、セル電流ディスクリミネータ６５０によりノード６３１の信号ＳＥＮを検出することによって行われる。ＳＥＮノード６３１を、信号ＨＬＬによって制御される絶縁トランジスタ６４２を介してプリチャージ回路６４０’によってプリチャージすることができる。ＳＥＮノード６３１を、信号ＸＸＬによって制御される絶縁トランジスタ６３０を介してＣＯＭ１ノード４８１に結合すると、メモリセルにも結合することができる。
【００５７】
電圧クランプ６２０は、プリチャージ回路とＣＯＭ１ノード４８１との間のトランジスタ６２２によって実現される。トランジスタ６２２は、ビット線電圧クランプ６１０が適切に機能するようにノード４８１の信号ＣＯＭ１を所定のレベルより高く保つために信号ＢＬＸによって駆動される。
プリチャージ回路６４０’は、センスモジュールの種々の操作中ビット線がＣＯＭ１ノード４８１およびＳＥＮノード６３１を介してＶｄｄのほうへプルアップされることを可能にする。プリチャージ回路６４０’は、信号ＩＮＶによってイネーブルされるｐ形トランジスタ６４４により実現されている。
【００５８】
ＳＥＮノード６３１とＣＯＭ１ノード４８１との間の絶縁トランジスタ６３０は、これら２つのノードに異なる電圧が存在することを可能にする。ビット線３６を、所与の電圧にプリチャージしなければならないときには、信号ＢＬＳ、ＢＬＣ、ＸＸＬ、ＨＬＬおよびＩＮＶによってそれぞれ制御されるトランジスタ４８２、６１２、６３０、６４２および６４４によりイネーブルされる経路を介してプルアップすることができる。同様に、ノード４８１のＣＯＭ１信号およびノード６３１のＳＥＮ信号を、それぞれ信号ＸＸＬ、ＨＬＬおよびＩＮＶにより制御して、本質的にＶｄｄまでプルアップすることができる。
【００５９】
ある実施例では、Ｖｄｄは、より低い値に変換される前に外部ソースＶｅｘｔから直接供給される。これは、プルアップされる電圧のために１００ｍＶの余分のマージンを提供することができて、負のＶT の領域でメモリセルを感知する場合に特に有益である。
セル電流ディスクリミネータ６５０は、本質的にメモリセルの伝導電流を基準電流に関して比較する。セル電流が基準電流より大きければセンスアンプはハイ状態の信号ＩＮＶを出力し、小さければ逆の状態の信号を出力する。いったんセットされれば、信号ＩＮＶはセンスアンプラッチ６６０によってラッチされる。
感知の前に、選択されたメモリセルの電極への電圧は、１つ以上のプリチャージ操作で適切なワード線およびビット線を介してセットされなければならない。
【００６０】
例えば、図１２Ａに示されているように、ＮＡＮＤチェーン５０と交差するワード線ＷＬ１に沿う１ページのメモリセルが感知のために選択され得る。プリチャージ操作は、選択されていないワード線ＷＬ０、ＷＬ２〜ＷＬ３１が電圧Ｖｒｅａｄまで充電され選択されたワード線ＷＬ１が考慮中の所与のメモリ状態のための所定のしきい値電圧ＶT（ｉ）まで充電された状態で始まる。
【００６１】
ビット線３６およびＣＯＭ１ノード４８１、ＳＥＮノード６３１は、プリチャージ回路６４０’によってそれぞれ感知に適する所定の電圧までプリチャージされる。ワード線およびビット線電圧がＮＡＮＤチェーン５０に印加されて、選択されたメモリセルがオンにされる。ソース−ドレイン伝導電流がメモリセルを流れる。伝導電流は、メモリセルのソースとドレインとの間に公称電圧差が存在するとき、選択されたメモリセルにプログラムされている電荷と選択されたワード線に印加されたＶT （ｉ）との関数である。
ワード線およびビット線の電圧が安定しているとき、選択されたメモリセルの伝導電流あるいはプログラムされたしきい値電圧をセンスアンプ６００’によりＳＥＮノードにおいて感知することができる。
【００６２】
セル電流ディスクリミネータ６５０は、本質的に、セル電流がノード６３１においてキャパシタ６５２上の信号ＳＥＮを放電させる速度を検出することによってセル電流を測定する。すなわち、ＳＥＮが放電される速度の判定は、伝導電流の測定値を提供する。放電の前に、ＳＥＮはプリチャージ回路６４０’によってＶｄｄまでプリチャージされる。感知は、セル電流が遮断される時点（ＸＸＬがロー）までの、セル電流がキャパシタを放電させることを許される時間（ＨＬＬがローでＸＸＬがハイ）により与えられる所定の期間にわたる。
【００６３】
感知中、ビット線内の記憶装置ユニットの伝導電流はキャパシタ６５２を放電させる。セルがより多く伝導するほど、放電はより速い。そのときＳＥＮノード６３１の電圧は、伝導電流に依存する速度でＶｄｄから低下する。所定の放電期間の終わりに、絶縁トランジスタ６３０は、ＸＸＬがローになることによりオフにされる（期間は基準電流に対応する）。これにより、ＳＥＮノード６３１からのセル電流が切断され、それ以上の放電が止まる。信号ＳＥＮは、測定ｐ形トランジスタ６５６をオフにすることができるかあるいはできない何らかの値まで低下する。
【００６４】
感知期間後、信号ＳＥＮの電圧はｐ形トランジスタのしきい値（Ｖｄｄ−｜ＶT ｜）と比較される（ＶTPはｐ形トランジスタのしきい値電圧である）。ＳＥＮはｐ形トランジスタ６５６のゲートに印加される。ｐ形トランジスタがオンになれば、ＳＥＮはＶｄｄ−｜ＶT ｜より下まで放電しているかあるいは伝導電流は基準電流より大きい。ｐ形トランジスタがオンにならなければ、伝導電流は基準電流より少なくてＳＥＮをＶｄｄ−｜ＶT ｜より下まで放電させることができない。
【００６５】
ｐ形トランジスタ６５６のソース側は、接続トランジスタ６５４がゲート信号ＳＴＢでオンにされるとＶｄｄに接続される。ＳＥＮがｐ形トランジスタ６５６をオンにするのに充分に下がっていなければ、トランジスタ６５６のドレイン側の信号ＩＮＶを出力するノード６５７はローに留まる。一方、ＳＥＮがＶｄｄ−｜ＶTP｜より下がっていれば、ｐ形トランジスタ６５６はオンになってＩＮＶノード６５７はＶｄｄまでプルアップされてラッチされる。
【００６６】
セル電流ディスクリミネータ６５０は、実際上、セルの伝導電流が所与の境界電流値より大きいか小さいかを判定する。所与の境界電流値は所定の放電時間に対応する。感知された電流が境界電流値より大きければ、問題のメモリセルはコントロールゲートの印加されたＶT （ｉ）より小さなしきい値を有する。したがって、セル電流が基準境界レベルより低ければＩＮＶの形の感知結果はローに留まる。逆に、セル電流が基準レベルより高ければＩＮＶはハイである。ＩＮＶ信号は、センスアンプラッチ６６０によりラッチされるＣＭＯＳロジックレベルに変換される。
【００６７】
昇圧回路
図１２Ａおよび前の記述から、ビット線電圧がビット線クランプ６１０によって所定のＶBLでクランプされるならば、クランプが機能するためには、クランプするｎ形トランジスタ６１２のドレイン側はソース側より僅かに（例えば、約０．２Ｖだけ）高い電圧でなければならないということがわかる。したがって、ＣＯＭ１はＶBLより約０．２Ｖ高くなければならず、これは電圧クランプ６２２により保証される。これは、ＳＥＮの電圧レベルが精々ＣＯＭ１よりＶT 以内高いところまで下がってもよいということをも意味する。したがって、ノード６３１におけるＳＥＮ信号の放電は、Ｖｄｄにより与えられる上限と、ＣＯＭ１より僅かに（例えば、約ＶT だけ）高いＶLIMIT により与えられる下限とを有する限られたダイナミックレンジで動作し得るにすぎない。しかし、Ｖｄｄの源であるより低い供給電圧について、ＶLIMIT の存在を仮定して、（Ｖｄｄ−｜ＶTP｜）＜ＶLIMIT ならば、ｐ形トランジスタは決してオンにはならない。
比較回路６５０’は、線７０３を介してブースト電圧ＶB をキャパシタ６５２の一方のプレートに供給する電圧シフタ７００の形の昇圧回路を設けることによって低電圧動作に適合させられている。電圧シフタのタイミングは、線７０２を介してページコントローラ４９８により制御される。
【００６８】
動作時、プリチャージ回路６４０’はセンスノードＳＥＮ６３１をＶｄｄに引く。電圧シフタは、ＳＥＮノードが絶縁トランジスタ６３６によってＶｄｄから減結合された後にアクティブ化される。電圧シフタは基本的にΔＶだけＶB 信号レベルの増大を有するので、ノードＳＥＮ６３１に存するキャパシタの他方のプレート上の電圧は同量だけ高められる。これは、実際上、適度の伝導電流に対応する最終電圧がＶｄｄ−ＶLIMIT より高くなり得るように、ダイナミックレンジの上限をΔＶだけ高める。放電期間の終わりに、センスノードＳＥＮ６３１は、絶縁トランジスタ６３４を通してノードＳＥＮ２から減結合され、これによりＶLIMIT 制限を取り除く。そのとき、ＳＥＮ６３１上の電圧は、基準電圧（Ｖｄｄ−｜ＶTP｜）と比較される前に初期昇圧を取り消すように同じΔＶだけ下げられる。これにより、ＶLIMIT より低いレベルでも電圧比較を行うことが可能となる。
【００６９】
ロックアウトセンスモジュールから他のセンスモジュールへのノイズ
昇圧回路７００は、感知期間中ＶB を高め、したがってセンスモジュール４８０’においてノイズ源となり得る。ノイズは、キャパシタ６５２を介してＳＥＮノード６３１へ、さらにその先へ伝わり得る。センスモジュールが感知操作中アクティブであるときにはセルが電流シンクとして作用していてビット電圧クランプ６１０とセンスアンプ内の電圧クランプ６２０との両方がノイズを軽減するように作動しているので、ノイズは重要ではない。
【００７０】
前述したように、センスモジュールは、大電流セルを検出してハイの信号ＩＮＶをラッチした後、ロックアウトモードに入る。これにより、セル電流は、そのビット線がプルダウン回路５５０によって接地にプルダウンされた後、止められる。ロックアウトセンスモジュールは最早感知に関与しなくて非アクティブとなり、同時に他のセンスモジュールはページ中のまだロックアウトしていないメモリセルを感知してアクティブであり続ける。しかし、ロックアウトセンスモジュールは、その非アクティブモードにおいても、なおアクティブである他のセンスモジュールについては重大なノイズ源となる。
【００７１】
図１２Ｂは、ロックアウトモードに入った図１２Ａに示されているセンスモジュールのノイズ経路を示す。ロックアウトモードは、センスアンプ６００’が基準電流より上のセル電流を検出して信号ＩＮＶをハイにセットしているときである。ＩＮＶがハイであることに応答して、センスモジュール４８０’はビット線を接地にプルダウンし、同時にプリチャージ回路６４０’を介してのＶｄｄへのアクセスは遮断される。これは、電圧クランプ６２０が、したがってビット線電圧クランプ６１０も、最早機能し得ないということを意味する。１ページのメモリセルが並行して感知されているとき、ＸＸＬおよびＢＬＳなどの制御信号およびＶB は、ロックアウトモードに入っているセンスモジュールも含む全てのセンスモジュールに一様に印加される。したがって、ＩＮＶがハイであるセンスモジュール４８０’については、昇圧回路７００により生成されたノイズは経路７１１に沿ってビット線３６へ伝わり得る。ページ中の各メモリセルのソースが信号ＣＬＳＲＣを伴うページソース線に結合され、ページソース線が接地に結合されているならば、ノイズは接地ループを介してＣＬＳＲＣに影響を及ぼすようにも伝わり得る。
【００７２】
図１３は、ロックアウトモードに入った図１２Ｂに示されている既存のセンスモジュールについての制御信号のタイミングを示す。ロックアウトモードにおいて、センスモジュール４８０’は、昇圧回路７００からのノイズがページソース線にもビット線にも到達することを可能にする。図１３および図１２Ｂの両方を参照すると、全てのセンスモジュールのための感知期間は、ＨＬＬ（図１３（ａ））がプリチャージ回路６４０’をＳＥＮノード６３１から切り離すことで始まり、ＳＥＮノードをそれ以上放電させないようにＸＸＬ（図１３（ｂ））がセル電流を絶つことで終わる。感知期間中、センスノードは昇圧回路から供給されるＶB で昇圧される。ロックアウトモードのセンスモジュールでは、ＳＥＮノード６３１は、プルダウン回路５５０を介してＣＬＳＲＣページソース線３４にも結合されているビット線３６に結合される。セル電流がオフにされると、感知期間開始時におけるＶB の電圧レベルの急なシフト（図１３（ｃ））によってＳＥＮノードにリップルが生じる（図１３（ｄ））。このリップルは、ノイズとしてノイズ経路７１１に沿って伝わって、結合されているビット線（図１３（ｅ））およびＣＬＳＲＣページソース線（図１３（ｆ））に到達する。
【００７３】
ビット線に対するノイズの影響
センスモジュール４８０’は、１ビット線から他への時間変化する電流の結合を避けるために定ビット線電圧で感知するように設計された。セル電流と無関係のどんな電流も単なるノイズであって、セル電流の感知におけるエラーの原因となる。前に説明したように、ロックアウトセンスモジュールは時間変化する電流であるノイズをロックアウトビット線に投入することがある。ロックアウトメモリセルは最早感知されていないとしても、ロックアウトビット線中の変化する電流は、そのセルがなお感知を受けているかもしれない隣接するビット線に結合されることがある。このタイプの結合ノイズは、ロックアウトセルに近い感知されつつあるセルに関しては重要であって、感知におけるエラーに寄与する。
【００７４】
ページソース線に対するノイズの影響
他の１つの問題は、メモリセルのソース側電圧における不確実性と関連する。例えば、ソース側エラーの１つの現れは、ソース線とチップの接地パッドとの間の有限の抵抗に起因する。メモリセルを感知することについての１つの潜在的問題は、有限の抵抗を横断するソース負荷により引き起こされるソース線バイアスである。多数のメモリセルが並行して感知されるとき、それらの総電流は、有限の抵抗を有する接地ループにおいて顕著な電圧降下を生じさせることがある。これは、しきい値電圧感知を使用する読み出し操作においてエラーを引き起こすソース線バイアスをもたらす。
【００７５】
図１４は、接地までの有限の抵抗を有するソース線における電流に起因するソース電圧エラーの問題を示す。読み出し／書き込み回路２７０Ａおよび２７０Ｂは１ページのメモリセルに対して同時に作用する。読み出し／書き込み回路中の各センスモジュール４８０は、ビット線３６を介して対応するセルに結合されている。例えば、センスモジュール４８０は、メモリセル１０の伝導電流ｉ1 （ソース−ドレイン電流）を感知する。伝導電流は、ソース線３４を通って接地へ進む前に、センスモジュールからビット線３６を通ってメモリセル１０のドレインに流入し、ソース１４から流出する。集積回路チップでは、メモリアレイ中のセルのソースは、メモリチップの何らかの外部接地パッド（例えば、Ｖｓｓパッド）に接続されたソース線３４の複数の枝路として全て互いに結合される。ソース線の抵抗を減らすために金属ストラップが使用されたとしても、メモリセルのソース電極と接地パッドとの間に有限の抵抗Ｒが残る。通例、接地ループ抵抗Ｒはおよそ５０オームである。
【００７６】
並行して感知されるメモリのページ全体について、ソース線３４を流れる総電流は全ての伝導電流の合計、すなわちｉTOT ＝ｉ1 ＋ｉ2 ＋・・・＋ｉp である。一般的に、各メモリセルは、その電荷蓄積素子にプログラムされている電荷の量に依存する伝導電流を有する。メモリセルの所与のコントロールゲート電圧について、少量の電荷は比較的に大きな伝導電流を生じさせる（図３を参照）。メモリセルのソース電極と接地パッドとの間に有限の抵抗が存在すると、その抵抗における電圧降下はＶdrop＝ｉTOT Ｒにより与えられる。
【００７７】
例えば、２４，０００のビット線がそれぞれ０．２５μＡの電流で同時に放電すれば、ソース線電圧降下は２４，０００線×０．２５μＡ／線×５０オーム〜０．３ボルトである。主要効果はソース電圧の０．３Ｖ上昇がしきい値電圧の０．４５Ｖ上昇をもたらすことであると仮定すると、このソース線バイアスは、メモリセルのしきい値電圧が感知されるときに０．４５ボルトの感知エラーの原因となる。
【００７８】
図１５は、ソース線電圧降下により引き起こされるメモリセルのしきい値電圧レベルのエラーを示す。メモリセル１０のコントロールゲート３０に供給されるしきい値電圧ＶT はＧＮＤに関してのものである。しかし、メモリセルが見る実効ＶT は、そのコントロールゲート３０とソース１４との間の電圧差である。供給されるＶT と実効ＶT との間にはおよそ１．５×Ｖdropの差がある（ソース１４からソース線までの電圧降下のより小さな寄与を無視して）。このＶdropあるいはソース線バイアスは、メモリセルのしきい値電圧が感知されるとき、例えば０．４５ボルトの感知エラーの原因となる。このバイアスは、データ依存であるため、すなわちページのメモリセルのメモリ状態に依存するために、容易には取り除けない。
【００７９】
米国特許第７，１７３，８５４号（特許文献１８）は、接地ループに起因するソースバイアスエラーの問題を緩和するためにページ中の各メモリセルのソースに近いワード線電圧を参照する方法を開示している。
その全体が本願明細書において参照により援用されている、Nguyenらにより２００７年６月２９日に出願された「METHOD FOR SENSING NEGATIVE THRESHOLD VOLTAGES IN NON-VOLATILE STORAGE USING CURRENT SENSING」という米国特許出願第１１／７７１，９８２号（特許文献１９）は、１ページに沿う各メモリセルのソースを所定ページソース電圧に調整するための記憶装置および方法を開示している。
【００８０】
図１５は、ロックアウトセンスモジュールに起因するノイズが、ページソース線と感知を受ける個々のセンスモジュールのビット線との両方に導入されることも概略的に示している。そのノイズは、通例、ページソース線にレギュレータがあっても、ついてゆけない急速な揺らぎを有する。前の開示から、ノイズがページソース線３４の信号ＣＬＳＲＣに導入されれば、それはページソース線に結合されている全てのメモリセルの感知中にエラーを引き起こすということは明らかである。
【００８１】
改善された低ノイズのセンスモジュールアレイ
低められた供給電圧で動作することのできるセンスモジュールの１つの好ましい実施例では、感知される放電電圧のダイナミックレンジを増大させるために昇圧回路が使用される。センスモジュールが基準電流より大きな伝導電流を有するセルを特定すると、そのセルはそれ以上の感知からロックアウトされて、関連するビット線はそのロックアウトセルをオフにするためにページのソース線へ短絡される。このロックアウトモードでは、昇圧回路により生成されるステップアップ電圧はノイズ源となってセルのビット線およびページのソース線へ伝播しやすく、これにより他の動作しているセンスモジュールに干渉する。このノイズ源は、センスモジュールがロックアウトモードに入ると必ずビット線およびソース線に到達しないように絶縁される。ノイズ源と、ビット線およびソース線を昇圧回路に結合させる中間回路との間に絶縁回路が配置される。
【００８２】
一般的な実施形態では、転送ゲートが絶縁回路として使用される。転送ゲートは、メモリセルが基準電流より大きい伝導電流を有すると特定されてページのさらなる感知操作からロックアウトされたことから生じたロックアウトモードを示すラッチ済み信号によって、オフにされる。転送ゲートがオフにされることにより、メモリセルのビット線とページのソース線とへのノイズ経路が切断される。 １つの好ましい実施形態では、転送ゲートは、中間回路と、放電電圧が感知されると共に昇圧済み電圧が印加されるノードとの間に配置される。
【００８３】
図１６は、１つの好ましい実施形態に従う、ロックアウトセンスモジュールからのノイズ絶縁が改善されているセンスモジュールスタックを示す。センスモジュールスタックは、１つの共通ＳＡバス４２２を共有するセンスモジュール４８０−１〜４８０−ｋから成る。動作時には、１ページのメモリセルが並行して感知される。図１１に示されているように、ｐ個のビット線を介してページのｐ個のメモリセルに接続するｐ個のセンスモジュールがある。したがって、図１６に示されているセンスモジュールスタックは、ページのためのセンスモジュールのセット全体を形成するｐ／ｋ個のスタックのうちの１つを表す。メモリセルのページの各メモリセルのソースは、電圧ＣＬＳＲＣを有するページソース線３４（図１４および図１５を参照）に結合されている。
【００８４】
各センスモジュール４８０は、図１２Ａおよび図１２Ｂに示されている既存のセンスモジュール４８０’に類似している。１つの差異は、メモリセルの感知された結果に従ってセットされる信号ＩＮＶにより制御される転送ゲート７５０が組み込まれていることである。好ましい実施例では、転送ゲート７５０はｐ形トランジスタ７５２とｎ形トランジスタ７５４とを含む。転送ゲートの第１のノードは、ｎ形トランジスタ７５４のドレインに結合されたｐ形トランジスタ７５２のソースを有する。転送ゲートの第２のノードは、ｎ形トランジスタ７５４のソースに結合されたｐ形トランジスタのドレインを有する。２つのノードは、ＣＯＭ１ノード４８１およびノード４８２を横断して接続されている。ノード４８２は、信号ＣＯＭ２を伝え、転送ゲート７５０とビット線電圧クランプ６１０との間に位置する。ｐ形トランジスタ７５２は信号ＩＮＶによりゲート制御され、ｎ形トランジスタ７５４は、ＩＮＶの反転であるＩＮＶ* によってゲート制御される。
【００８５】
セル電流がセンスアンプ６００によって基準電流より大きいと判定されると、ＩＮＶはハイにセットされてラッチされる。ビット線は、ページソース線３４（図１４および図１５を参照）のＣＬＳＲＣに引かれる。ソースおよびドレインが本質的に同じ電位であれば、セル電流はオフにされてセンスモジュールはロックアウトモードに入って非アクティブになり、同時に他のセンスモジュールはそれぞれのメモリセルの感知を続行する。ロックアウトモードでは、ハイであるＩＮＶが転送ゲート７５０をオフにする。したがって、ＶB における電圧のシフトに起因するノイズは、センスモジュールがロックアウトモードであるときには必ずＳＥＮノード６３１およびＣＯＭ１ノード４８１まで伝播することができるに過ぎなくて転送ゲートによって遮断される。このようにして、どのロックアウトセンスモジュールからのノイズも、依然として感知を行っているセンスモジュールに干渉しないように妨げられる。
【００８６】
図１６に示されている転送ゲートのための好ましい実施形態の他の１つの特徴は、ビット線と究極的にＶｄｄとの間の経路における転送ゲート７５０のｐ形トランジスタ７５２の構成で、ｐ形トランジスタが、図１２Ａに示されている前のプリチャージ回路６４０’における前のｐ形トランジスタ６４４のプルアップ機能を提供することである。したがって、図１６では、改善されたセンスモジュール４８０内のプリチャージ回路６４０は、プルアップのためのｐ形トランジスタを最早必要としない。プリチャージ回路６４０は単にＶｄｄへの結線である。転送ゲートは、Ｖｄｄへのプルアップを行うためにプリチャージ操作中にオンにされる。
【００８７】
図１７は、ロックアウトモードに入った図１６に示されている改善されたセンスモジュールのための制御信号のタイミングを示す。ロックアウトモードではセンスモジュール４８０の転送ゲート７５０は昇圧回路からのノイズがページソース線およびビット線に到達しないように遮る。図１７および図１６の両方を参照すると、全てのセンスモジュールのための感知期間は、ＨＬＬ（図１７（ａ））がプリチャージ回路６４０’をＳＥＮノード６３１から切り離すことから始まり、ＳＥＮノードをそれ以上放電させないようにＸＸＬ（図１７（ｂ））がセル電流を遮断することで終わる。感知期間中、センスノードは、昇圧回路から供給されるＶB で高められる。ロックアウトモードのセンスモジュールについて、ＳＥＮノード６３１は、介在している転送ゲート７５０を除いて、プルダウン回路５５０を介してＣＬＳＲＣページソース線３４にも結合されているビット線３６に結合される。セル電流がオフにされると、感知期間の始まりにおけるＶB の電圧レベルの急なシフト（図１７（ｃ））によってＳＥＮノードにリップルが生じる（図１７（ｄ））。ノイズとしてのこのリップルの伝播は、結合されているビット線（図１７（ｅ））およびＣＬＳＲＣページソース線（図１７（ｆ））に到達しないように、オフにされている転送ゲート７５０によって止められる。図１３（ｅ）および図１３（ｆ）に示されている対応するものと比べて、ロックアウト状態の、改善されているセンスモジュールのビット線にもページ全体のページソース線にもノイズはない。
他の１つの好ましい実施形態では、転送ゲートは、昇圧回路と放電電圧が感知されるノードとの間に配置される。
【００８８】
図１８は、代わりの好ましい実施形態に従う、ロックアウトセンスモジュールからのノイズ絶縁が改善されているセンスモジュールスタックを示す。この代わりの実施形態におけるセンスモジュール４８０’’は、転送ゲート７５０が類似の転送ゲート７６０により取って代わられていて昇圧回路７００とＳＥＮノード６３１との間に移されていることを除いて、図１６に示されている好ましい実施形態のセンスモジュール４８０と同様である。これは、ＶB を、それが経路７０３を介してキャパシタ６５２に到達する前に、ゲート制御するように配置されている。
【００８９】
図１９は、ロックアウトセンスモジュールからのノイズが、ページを感知するためになおアクティブである他のものに干渉しないように絶縁する方法を示す流れ図である。
ステップ８１０：不揮発性メモリセルの伝導電流を、そのグループを並行して感知している最中に感知するために、中間回路を介してメモリセルがアクセスし得るノードを設ける。
ステップ８２０：ノードを初期電圧へプリチャージする。
ステップ８３０：ノードに結合された昇圧回路を設ける。
ステップ８３２：ノード上の初期電圧を所定量だけ高める。
ステップ８４０：伝導電流をノードにおける電圧放電の速度により測定する。
ステップ８５０：伝導電流が所定値より大きいと判定されるたびに、少なくともメモリセルのグループのための感知が完了するまで昇圧回路をメモリセルの中間回路から絶縁する。
【００９０】
高速センスモジュールアレイ
２００７年１２月２８日に出願された米国特許出願第１１／９６６，３２５号（特許文献２０）においてさらに発展させられている、前で与えられたセンスモジュールのための種々の実施形態は、データをセンスアンプのデータラッチからデータ上に読み出すプロセスが、接続されたビット線にプリチャージ素子が供給する同じ経路の一部を使用する構成を使用する。これは、米国特許第７，１７３，８５４号（特許文献１８）および第７，１７０，７８４号（特許文献２１）に見出されるものにも当てはまる。例えば、図１２Ａに示されているように、センスモジュール４８０’にラッチされたデータ値は、スイッチ４８８を通してバスノード４２２へ送り出される。これは、線ＣＯＭ１が４８１で接続することを伴う。これは、図１２Ｂに示されているように、プリチャージがビット線に供給される同じ経路である。
【００９１】
この事情は図２０Ａ〜図２０Ｃでより詳しく考察され、これらのセンスモジュールの詳細の幾分かがこの論議のために多少再構成されていることを表す。図２０Ａは、これらの他のセンスアンプの多少一般的な変形と解され得るけれども、プリチャージ保持キャパシタＣＳＡ６５３が中央に、デジタル部分と称され得るものが左側に、アナログ部分と称され得るものが右側に配置されているものを示す。図１２Ａの対応する部分の単なる再構成であるアナログ部分は、プリチャージキャパシタ６５３からの電流を選択されたビット線に提供する。デジタル側で、弁別素子は６６０にラッチするべき状態を判定する。ＳＡラッチ６６０は、例えば、ラッチされた値を保持するためにクロスカップリングされたトランジスタから形成されることができて、ここではＲＳＴおよびＳＴＢ信号に応答する。
【００９２】
図２０Ｂは、プリチャージキャパシタＣＳＡ６５２から選択されたビット線への電流が取る感知のためのアナログ経路を示す。より具体的には、それはノード６３１および４８１を通り、さらにビット線選択トランジスタ４８２へ進む。図２０ＣはデータをＳＡバス４２２へ転送するための経路を示し、電流は再びノード６３１および４８１を通って進み、ここで向きを変えてトランジスタ４８８を通って４２２のセンスアンプバスへ進む。これらの経路の両方が、ＳＥＮのところの線から、ノード６３１へ、トランジスタ６３０を通ってノード４８１までの共通部分を共有する。したがって、１感知操作のための４２２へのデータ転送が完了するまで、プリチャージキャパシタ６５２は次の感知操作のために充電されることができない。したがって、図２０Ａのものなどの構成において感知性能を低速化する要因のうちの１つは、アナログ感知時間（図２０Ｃ）とデジタルデータ転送時間（図２０Ｂ）とが連続する結果である。
【００９３】
スピードを考慮すべきであることに加えて、この構成はアナログ感知経路にノイズを生じさせる。それは、Ｖｄｄの高データ値をトランジスタ６３０を通して送るには、一般に、６３０のしきい値を補うためにＸＸＬをＶｄｄより高い値にすることが必要であるからである。データ値が出された後、ＸＸＬは通例下げられてＶｄｄに戻されるけれども、これにはある程度の時間がかかり得るので、これはノイズを導入し、ＢＬクランプ６１０を通り、図１２Ｂに関して前に記述された経路に沿って、そこで論じられたものと類似の効果を伴って進む。
【００９４】
ここで提示される構成は、センスモジュール回路内のアナログ部分とデジタル部分とを、これらの両方が並行して処理され得るように分離する新しい方法を導入する。このようにして、感知性能は、代表的な設計で約１０％向上し得る。さらに、これは、感知中にアナログ感知経路上のノイズをなくしてスイッチング電流を減少させるのに役立つ。図２１Ａに関して見られるように、この種の設計は、メモリが前の感知データを送り出している間に次の感知環境が準備されることを可能にする。
【００９５】
図２１Ａは、図２０Ａのセンスモジュールと関連する方法のいくつかの態様を示す。他の実施形態は、前のセクションにおいて、さらに米国特許第７，１７３，８５４号（特許文献１８）および第７，１７０，７８４号（特許文献２１）のものなどの他のセンスモジュールにおいて与えられている他の種々の実施形態に基づくか、あるいはそれらと組み合わせることができる。
図２１Ａの代表的な実施形態は、再び、プリチャージ素子ＣＳＡ６５２を中央に、アナログセクションを左側に、デジタルセクションを右側に示す。デジタルセクションは、前のように構成され得るＳＡラッチ６６０と、弁別素子６５０とを含む。Ｄｃｒｍ６５０の中で、トランジスタ６５４および６５６は前のようであるけれども、ノード６５７を接地に接続するＲＳＴによって制御されるトランジスタ６５８を持つのではなくて、ノード６５７は今はトランジスタ２１０１を通してノード４２２に接続され、そこからさらにＳＡバスに接続されている。したがって、ラッチされたデータは、今はこの経路に沿って信号ＲＳＴ＿ＮＣＯにより制御されるトランジスタ２１０１を通って外へ転送され、前のＮＣＯ信号の機能をＲＳＴ信号と合体させる。データを外へ転送するための経路は今は完全にデジタル側の中にあるので、ＮＣＯによって制御される図２０Ａの前のスイッチ４８８は最早この機能を果たさなくてもよい。
【００９６】
図２１Ｂは感知のためのアナログ経路を示し、プリチャージキャパシタＣＳＡ６５２から選択されたビット線への経路電流が取るものであって、図２０Ｂとほとんど同じである。データをＳＡバス４２２へ転送するためのデジタル経路は図２１Ｃに示されていて、図２０Ｃとは違って、レベルＩＮＶが今はスイッチ２１０１によってノード６５７からノード４２２へ転送されるので、アナログ経路とは重ならない。したがって、弁別素子６５０が感知操作の結果を確立すると、センスモジュールは、デジタル結果が外へ転送されて次の感知操作のデジタル部分へ移動するのを待たなくてもよくて、キャパシタを充電することおよび他のステップを始めることができ、ラッチされたデータ値は都合のよいときにバスへ転送される。
【００９７】
読み出しプロセスでは、図７に示されている４状態メモリの例を採ると、代表的なプロセスは、先ずＡ状態、その後にＢ状態、最後にＣ状態を求めて読む。図２０Ａの構成では、選択されたワード線はＡ状態を求めて読むために使用される値まで高められ、読み出しのアナログ部分が実行される。すなわち、プリチャージが実行され、その後、図２０Ｂの経路に沿って選択されたビット線に供給するために使用される。その後、センスアンプは、弁別セクション６５０がセルの状態を基準レベルと比較するようにストローブされ、その結果がラッチされる。その後、この結果を読み出すために図２０Ｃの経路が使用されるけれども、これは、プリチャージキャパシタが放電されることを、これがアナログ部分で既に行われていなかったならば（すなわち、選択されたセルが伝導していなかったならば）、必要とする。これが行われると、その後にデータの転送が行われ得る。さらに、ワード線は次の感知操作（ここでは、選択されたセル上のＢ状態）に備えて高められ得るけれども、転送が完了するまではセンスアンプを次の感知操作に備えさせることはできない。
【００９８】
Ａ読み出しについての結果のデータ転送が図２０Ｃの経路を用いて完了すれば、ビット線をＢ読み出しのために高めることができ、それは、Ｃ読み出しへ続く前に、同じように進行する。したがって、図２０Ａ〜図２０Ｃのような構成の構造では、データ結果のラッチまでの読み出し操作のアナログ部分はデジタル値のデータ転送部分と連続して実行され、ワード線およびビット線値は連続して高められる。
対照的に、図２１Ａ〜図２１Ｃのような構成では、比較の結果が弁別素子によって行われてラッチされると、転送を次の読み出しのための準備と並行して行うことができて、転送時間を隠すと共にワード線およびビット線値を並行して高めることを可能にする。
【００９９】
図２１Ａ〜図２１Ｃを再び参照して図７に示されている４状態メモリの例を採用すると、Ａ状態を求める読み出しから始めて、選択されたワード線はＡ状態を求める読み出しに使用される値に高められて読み出しのアナログ部分が実行され、プリチャージが行われ、その後に図２１Ｂの経路に沿って選択されたビット線に供給をするために使用される。その後、弁別セクション６５０がセルの状態を基準レベルと比較するようにセンスアンプがストローブされ、結果がラッチされる。この段階でプロセスは前の場合から分岐する。すなわち、図２１Ｃのデータ転送のための経路が使用されるので、アナログおよびプリチャージセクションは次の状態へ進むことができる一方で、データ転送は、この後の読み出しの結果のためにラッチが必要となる前にいつでも行われ得る。さらに、アナログ／プリチャージ素子におけるレベルを放電し再充電する必要性が少ないので、アナログ感知経路におけるノイズおよび必要とされるスイッチング電流が低減される。
【０１００】
同じ経路の多くがビット線電流を供給しデータを外へ転送するために使われるので、ベリファイ操作のためにも普通の読み出しのためにも、トランジスタ６３０は、図２０Ｂおよび図２０Ｃの経路の両方のためにＸＸＬによってオンにされなければならない。前述したように、これは、ノイズがトランジスタ６３０を通ってＢＬ電圧クランプ６１０へ、その後にビット線自体へ伝わって変位電流に影響を及ぼすという結果をもたらす。データを外へ転送するために図２１Ｃの経路を使用することは、Ｖｄｄの「ハイ」感知値をＳＡバスに送るために素子６３０を充分にオンにする必要が最早ないので、ＸＸＬからのこのノイズを最小にするのに役立つ。
【０１０１】
図２１Ａの設計は、さらに、感知操作のために図２０Ａのものより少ない切換電力を使用する。図２０Ｃを参照すると、スイッチ４８８をオンにするためにＮＣＯをハイにする必要があるほか、前に論じられたように、６３０を充分にオンにするためにＸＸＬが高いレベルにされなければならない。さらに、図２０ＣではＢＬ電圧クランプ６１０およびビット線選択スイッチ４８２がオフにされるので、ＢＬＣおよびＢＬＳは両方ともローにされる。対照的に、図２１Ｃでは、データ転送中にＢＬＣおよびＢＬＳ値をトグルする必要は最早なく、ＸＸＬは高い値にされなくてもよい。その代わりに、ラッチされた値を外へ転送するために必要とされるスイッチ（２１０１）がオンにされるだけでよい。さらに、図２０Ａ〜図２０Ｃは単純化された図であって、これらのアナログセクションは、図２０Ｂのモードから図２０Ｃのモードへの移行のときにスイッチングを必要とする他の数個の素子を包含し得る。
【０１０２】
本発明の種々の態様をある実施形態に関して記述してきたけれども、本発明が添付されている特許請求の範囲全体の中での保護を受ける権利を有するということが分かるはずである。
【特許請求の範囲】
【請求項１】
並行して感知される不揮発性メモリセルのグループの中のメモリセルの伝導電流を感知してその結果をデータバスに提供するための感知回路であって、
ノードと、
前記ノードを初期電圧に充電するために、前記ノードに結合されているプリチャージ回路と、
前記ノードに結合されて前記メモリセルに接続可能な中間回路であって、これにより前記プリチャージ回路からの電流が前記メモリセルに供給され得る中間回路と、
前記ノードにおける放電の速度によって前記伝導電流の判定を行うために前記ノードに結合された比較回路と、
前記判定の結果を保持するために前記比較回路に結合されたデータラッチと、
前記データラッチに、その中にラッチされている結果を前記ノードから独立して前記データバスに供給するために、結合された転送ゲートと、
を備える感知回路。
【請求項２】
請求項１記載の感知回路において、
前記プリチャージ回路を、ラッチされた結果を前記データバスに供給すると同時に充電することができる感知回路。
【請求項３】
請求項１記載の感知回路において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記中間回路は、前記関連するビット線に結合される感知回路。
【請求項４】
請求項１記載の感知回路において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である感知回路。
【請求項５】
請求項４記載の感知回路において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである感知回路。
【請求項６】
請求項１記載の感知回路において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する感知回路。
【請求項７】
請求項６記載の感知回路において、
前記電荷蓄積素子は、フローティングゲートである感知回路。
【請求項８】
請求項６記載の感知回路において、
前記電荷蓄積素子は、誘電体層である感知回路。
【請求項９】
請求項１記載の感知回路において、
前記不揮発性メモリセルは、メモリカードにおいて具体化される感知回路。
【請求項１０】
請求項１記載の感知回路において、
前記比較回路は、前記伝導電流を基準値と比較することによって判定を行う感知回路。
【請求項１１】
請求項１記載の感知回路において、
前記データラッチにラッチされた結果は、前記中間回路におけるスイッチングレベルから独立に前記データバスに供給される感知回路。
【請求項１２】
並行して感知される不揮発性メモリセルのグループの中の第１のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第１の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第１のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第１のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果をデータバスに出力するステップと、
前記ラッチするステップの後で前記出力するステップを完了する前に、前記ノードを第２の感知操作のためにプリチャージするステップと、
を含む方法。
【請求項１３】
請求項１２記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、放電の前に前記メモリセルのうちの前記第１のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。
【請求項１４】
請求項１２記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項１５】
請求項１４記載の方法において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである方法。
【請求項１６】
請求項１２記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。
【請求項１７】
請求項１６記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。
【請求項１８】
請求項１６記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。
【請求項１９】
請求項１２記載の方法において、
前記測定するステップは、伝導電流を基準値と比較することを含む方法。
【請求項２０】
請求項１２記載の方法において、
前記ラッチされた結果を出力するステップは、前記中間回路におけるスイッチングレベルから独立に前記データバスに供給される方法。
【請求項２１】
並行して感知される不揮発性メモリセルのグループの中の第１のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第１の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第１のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第１のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果を前記ノードおよび前記中間回路から独立の経路によってデータバスに出力するステップと、
を含む方法。
【請求項２２】
請求項２１記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、放電の前に前記メモリセルのうちの前記第１のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。
【請求項２３】
請求項２１記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項２４】
請求項２３記載の方法において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである方法。
【請求項２５】
請求項２１記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。
【請求項２６】
請求項２５記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。
【請求項２７】
請求項２５記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。
【請求項２８】
請求項２１記載の方法において、
前記測定するステップは、前記伝導電流を基準値と比較することを含む方法。
【請求項２９】
並行して感知される不揮発性メモリセルのグループの中の第１のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第１の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第１のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第１のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果を中間回路から独立にデータバスに出力するステップであって、これによりその中においてノイズが低減される、ラッチされた結果を出力するステップと、
を含む方法。
【請求項３０】
請求項２９記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、放電の前に前記メモリセルのうちの前記第１のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。
【請求項３１】
請求項２９記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項３２】
請求項３１記載の方法において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである方法。
【請求項３３】
請求項２９記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。
【請求項３４】
請求項３３記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。
【請求項３５】
請求項３３記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。
【請求項３６】
請求項２９記載の方法において、
前記測定するステップは、伝導電流を基準値と比較することを含む方法。
【請求項３７】
請求項２９記載の方法において、
前記ラッチされた結果を出力するステップは、前記中間回路におけるスイッチングレベルから独立に前記データバスに供給される方法。
【請求項１】
並行して感知される不揮発性メモリセルのグループの中のメモリセルの伝導電流を感知してその結果をデータバスに提供するための感知回路であって、
ノードと、
前記ノードを初期電圧に充電するために、前記ノードに結合されているプリチャージ回路と、
前記ノードに結合されて前記メモリセルに接続可能な中間回路であって、これにより前記プリチャージ回路からの電流が前記メモリセルに供給され得る中間回路と、
前記ノードにおける放電の速度によって前記伝導電流の判定を行うために前記ノードに結合された比較回路と、
前記判定の結果を保持するために前記比較回路に結合されたデータラッチと、
前記データラッチに、その中にラッチされている結果を前記ノードから独立して前記データバスに供給するために、結合された転送ゲートと、
を備える感知回路。
【請求項２】
請求項１記載の感知回路において、
前記プリチャージ回路を、ラッチされた結果を前記データバスに供給すると同時に充電することができる感知回路。
【請求項３】
請求項１記載の感知回路において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記中間回路は、前記関連するビット線に結合される感知回路。
【請求項４】
請求項１記載の感知回路において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である感知回路。
【請求項５】
請求項４記載の感知回路において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである感知回路。
【請求項６】
請求項１記載の感知回路において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する感知回路。
【請求項７】
請求項６記載の感知回路において、
前記電荷蓄積素子は、フローティングゲートである感知回路。
【請求項８】
請求項６記載の感知回路において、
前記電荷蓄積素子は、誘電体層である感知回路。
【請求項９】
請求項１記載の感知回路において、
前記不揮発性メモリセルは、メモリカードにおいて具体化される感知回路。
【請求項１０】
請求項１記載の感知回路において、
前記比較回路は、前記伝導電流を基準値と比較することによって判定を行う感知回路。
【請求項１１】
請求項１記載の感知回路において、
前記データラッチにラッチされた結果は、前記中間回路におけるスイッチングレベルから独立に前記データバスに供給される感知回路。
【請求項１２】
並行して感知される不揮発性メモリセルのグループの中の第１のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第１の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第１のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第１のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果をデータバスに出力するステップと、
前記ラッチするステップの後で前記出力するステップを完了する前に、前記ノードを第２の感知操作のためにプリチャージするステップと、
を含む方法。
【請求項１３】
請求項１２記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、放電の前に前記メモリセルのうちの前記第１のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。
【請求項１４】
請求項１２記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項１５】
請求項１４記載の方法において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである方法。
【請求項１６】
請求項１２記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。
【請求項１７】
請求項１６記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。
【請求項１８】
請求項１６記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。
【請求項１９】
請求項１２記載の方法において、
前記測定するステップは、伝導電流を基準値と比較することを含む方法。
【請求項２０】
請求項１２記載の方法において、
前記ラッチされた結果を出力するステップは、前記中間回路におけるスイッチングレベルから独立に前記データバスに供給される方法。
【請求項２１】
並行して感知される不揮発性メモリセルのグループの中の第１のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第１の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第１のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第１のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果を前記ノードおよび前記中間回路から独立の経路によってデータバスに出力するステップと、
を含む方法。
【請求項２２】
請求項２１記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、放電の前に前記メモリセルのうちの前記第１のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。
【請求項２３】
請求項２１記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項２４】
請求項２３記載の方法において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである方法。
【請求項２５】
請求項２１記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。
【請求項２６】
請求項２５記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。
【請求項２７】
請求項２５記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。
【請求項２８】
請求項２１記載の方法において、
前記測定するステップは、前記伝導電流を基準値と比較することを含む方法。
【請求項２９】
並行して感知される不揮発性メモリセルのグループの中の第１のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第１の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第１のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第１のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果を中間回路から独立にデータバスに出力するステップであって、これによりその中においてノイズが低減される、ラッチされた結果を出力するステップと、
を含む方法。
【請求項３０】
請求項２９記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、放電の前に前記メモリセルのうちの前記第１のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。
【請求項３１】
請求項２９記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項３２】
請求項３１記載の方法において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである方法。
【請求項３３】
請求項２９記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。
【請求項３４】
請求項３３記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。
【請求項３５】
請求項３３記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。
【請求項３６】
請求項２９記載の方法において、
前記測定するステップは、伝導電流を基準値と比較することを含む方法。
【請求項３７】
請求項２９記載の方法において、
前記ラッチされた結果を出力するステップは、前記中間回路におけるスイッチングレベルから独立に前記データバスに供給される方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【公表番号】特表２０１１−５２２３４８（Ｐ２０１１−５２２３４８Ａ）
【公表日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１１−５１１６６７（Ｐ２０１１−５１１６６７）
【出願日】平成２１年４月１日（２００９．４．１）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０３９０８２
【国際公開番号】ＷＯ２００９／１４６０５７
【国際公開日】平成２１年１２月３日（２００９．１２．３）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
【公表日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２１年４月１日（２００９．４．１）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０３９０８２
【国際公開番号】ＷＯ２００９／１４６０５７
【国際公開日】平成２１年１２月３日（２００９．１２．３）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
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