不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路
【課題】 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路を提供する。
【解決手段】 さまざまな実施形態において、複数の不揮発性メモリデバイス、例えばＮＡＮＤフラッシュメモリデバイスが、ファンアウト構造でホストコントローラデバイスに接続され得る。ファンアウト構造によると、各メモリデバイスは読み出し動作および／または書き込み動作を同時に実行できる。各不揮発性メモリデバイスは、高速入力回路および高速出力回路を有し得るので、メモリとの間のデータ転送は、フラッシュメモリ読み書きインターフェースの速度に制限されない。
【解決手段】 さまざまな実施形態において、複数の不揮発性メモリデバイス、例えばＮＡＮＤフラッシュメモリデバイスが、ファンアウト構造でホストコントローラデバイスに接続され得る。ファンアウト構造によると、各メモリデバイスは読み出し動作および／または書き込み動作を同時に実行できる。各不揮発性メモリデバイスは、高速入力回路および高速出力回路を有し得るので、メモリとの間のデータ転送は、フラッシュメモリ読み書きインターフェースの速度に制限されない。
【発明の詳細な説明】
【背景技術】
【０００１】
ＮＡＮＤフラッシュメモリデバイスは通常、デジタル化された画像、音声、または動画等の、大きいブロックで読み出されるデータを格納するべく利用される。従来のＮＡＮＤメモリの帯域幅は、１秒当たり数十メガバイトのレンジで、ｘ８またはｘ１６のインターフェースにわたっている。通常のＮＡＮＤアレイアーキテクチャは、同様のアレイ−ページバッファ帯域幅をサポートし得る。このように、アレイの帯域幅とインターフェースの帯域幅が比較的良好に一致する場合、ホストに対するデータレートは、単一のＮＡＮＤデバイスのインスタンスがシステムにおいて作成されると、比較的良好に最適化される。しかし、複数のＮＡＮＤデバイスがホストに対するインターフェースを共有する場合、インターフェースがボトルネックとなってしまう。
【図面の簡単な説明】
【０００２】
本発明の実施形態については、以下に記載する詳細な説明および以下に列挙する図面からより明らかとなり得る。図面は以下の通りである。
【０００３】
【図１】一部の実施形態に係るメモリ／ホストコントローラインターフェースを示す図である。
【０００４】
【図２Ａ】一部の実施形態に係るタイミングチャートを示す図である。
【図２Ｂ】一部の実施形態に係るタイミングチャートを示す図である。
【０００５】
【図３】一部の実施形態に係る高速入力経路を示す図である。
【０００６】
【図４】一部の実施形態に係る高速出力経路を示す図である。
【発明を実施するための形態】
【０００７】
以下に記載する説明では、説明を目的として、本発明の実施形態を完全に理解していただくべく詳細な事項を数多く挙げている。しかし、そのような具体的且つ詳細な記載は請求項で請求されている本発明を実施する際には必須でないことは、当業者には明らかである。一例を挙げると、一部の実施形態はフラッシュメモリデバイス、特に、ＮＡＮＤフラッシュメモリデバイスに関連付けて説明されているが、本発明の実施形態はその他の種類のメモリ、例えば、これらに限定されないが、ＮＯＲフラッシュメモリデバイス、および相変化メモリ等のビット可変メモリ等にも応用が可能であってよい。また、本明細書では具体的なメモリサイズに言及しているが、説明を目的とした例に過ぎず、その他の実施形態では、メモリサイズ、バッファサイズ、バスまたはインターコネクトの幅等を本明細書で言及しているものより大きくしてもよいし小さくしてもよいと理解されたい。
【０００８】
以下に記載する説明および請求項では、「備える」および「有する」といった用語をその変化形と共に用いることがあるが、互いに類義語として扱われることを意図している。また、以下に記載する説明および請求項では、「結合されている」および「接続されている」といった表現をその変化形と共に用いることがあるが、これらの表現は互いに類義語を意図しているものではないと理解されたい。一部の実施形態では、「接続されている」という表現は２以上の素子が互いに物理的または電気的に直接接触していることを意味するとしてよい。一方、「結合されている」という表現は、２以上の素子が物理的または電気的に直接接触していることを意味し得るが、２以上の素子が互いに直接接触していないが互いに協働しているか、または、相互作用を及ぼしていることも含む場合があり得る。
【０００９】
図１は、一部の実施形態に係るメモリ／ホストコントローラインターフェースを示す図である。複数のメモリデバイス群（１６０、１７０、１８０）が、バスまたはインターコネクト（１３０）を介してホストコントローラ（１０８）に結合されている。各メモリデバイス群（１６０、１７０、１８０）はそれぞれ、ファンアウト構造の複数のメモリデバイス１６１−１６４、１７１−１７４、および１８１−１８４を有するとしてよい。
【００１０】
一部の実施形態によると、メモリデバイス群の数「Ｚ」は、４であってよいが、ほかの実施形態ではこれより多くてもよいし少なくてもよい。インターフェースの周波数は、データ信号を共有する各追加デバイスによって追加される容量のために、メモリデバイス群の数「Ｚ」に大きく左右され得る。このように、メモリデバイス群の数「Ｚ」は、これらに限定されないが、インターフェース周波数および／またはデータライン容量等のシステム設計要件による制約を受け得る。
【００１１】
一部の実施形態によると、各メモリデバイス群が有するメモリデバイスの数は、４個であってよいが、その他の実施形態で各メモリデバイス群はこれより多いまたは少ないメモリデバイスを有するとしてよい。一部の実施形態によると、各メモリデバイスは、ＮＡＮＤフラッシュメモリデバイス等の不揮発性メモリデバイスである。
【００１２】
各メモリデバイスは、ｍビット幅のデータインターフェース（１２８）を有するとしてよい。１つのメモリデバイス群の全てのフラッシュデバイス（例えば、１６１−１６４）からのデータは、ｍ−ビットインターコネクト（１２９）で時間的に多重化されるとしてよい。このように、メモリデバイスではピン帯域幅を最適化するとしてよい。一部の実施形態では、「ｍ」は１、２、４、８、１６等の任意の適切なビット数であってよい。この数値は、ホストコントローラの構造に基づいて決定してもよいし、または、コストによっても制限され得る。
【００１３】
ホストコントローラデバイス（１０８）は、Ｚ＊ｍビット幅のデータインターフェース（１３０）を有するとしてよい。ここで、「Ｚ」はメモリデバイス群の数であり、「ｍ」はメモリデバイス群の各フラッシュメモリデバイスのデータインターフェースのビット幅である。
【００１４】
システムのホストコントローラ（１０８）または別のデバイス（不図示）は、当該システム内の各メモリデバイスに供給されるクロック信号（１１０）を生成するとしてよい。クロック信号を用いることによって、メモリデバイスが独立してクロックを生成する必要がなくなる。
【００１５】
ホストコントローラのバッファとメモリデバイスのバッファとの間で同期を取ることを目的として、データ有効（ＤＶ）信号（１１２、１１４、１１６）を各デバイス群（１６０、１７０、１８０）とホストコントローラ（１０８）との間で供給してよい。このように、一部の実施形態では、フラッシュメモリデバイスとホストコントローラとの間のインターフェースは、非同期インターフェースであってよい。入力ラッチについてセットアップタイミングおよびホールドタイミングを確実に満足するように、インターフェースの受信側において、遅延チェーンをデータ信号（１３０）またはデータ有効信号（１１２、１１４、１１６）に加えてよい。データ有効信号（１１２、１１４、１１６）およびデータ信号（１３０）は、インターフェースの受信側においてデータが適切なタイミングでラッチされるように、互いに同期させるとしてよい。
【００１６】
図１に図示したようなファンアウトメモリインターフェースを利用する場合、システム内の全てのメモリデバイスにわたって並行してアレイ動作が実行され得る。例えば、メモリバンクの各デバイス（１６１−１６４、１７１−１７４、１８１−１８４）は、同時にアレイ読み出し動作を実行しているとしてよく、または、同時にアレイ書込み動作を実行しているとしてよい。さらに、一部のデバイスがアレイ読み出し動作を実行している間に、ほかのデバイスは同時にアレイ書込み動作を実行しているとしてもよい。
【００１７】
図１に示すメモリインターフェースは、個別デバイスモードコマンドおよび全てのデバイスに影響を及ぼすブロードキャストコマンドをサポートすることができるとしてよい。
【００１８】
各メモリデバイスは、ファンアウト構造で利用され得るように自身を設定する、１以上の設定レジスタを有してよい。設定レジスタは、フラッシュメモリデバイス内のシフトレジスタ制御ロジックブロック等のロジックブロックに組み込まれるとしてよいし、または、シフトレジスタ制御ロジックとは別に独立して設けられるとしてもよい。また、ホストコントローラ（１０８）は、メモリのレジスタ全てを同時に設定するべく利用され得る設定レジスタを有してよい。
【００１９】
図２Ａおよび図２Ｂは、メモリに対する読み書きに関するデータ信号とデータ有効信号との関係を示す図である。一部の実施形態によると、データ有効信号の立ち上がりエッジのみでデータをラッチするとしてよい。ほかの実施形態によると、データ有効信号の立ち上がりエッジおよび立ち下がりエッジの両方でデータをラッチするとしてよい。さらに別の実施形態によると、クロック信号の立ち上がりエッジおよび／または立ち下がりエッジでデータをラッチするとしてよい。さらにほかの実施形態によると、データ有効信号およびクロック信号の組み合わせに基づいてデータをラッチするとしてよい。例えば、データ有効信号がアクティブになっている場合に限り、クロック信号の立ち上がりエッジおよび／または立ち下がりエッジでデータをラッチするとしてよい。
【００２０】
図２Ａは、単一データエッジで読み書きを行う場合のタイミングチャートを示す図である。データ４０２は、データ有効信号（４０４）の立ち上がりエッジのみでラッチされる。ほかの実施形態では、データ（４０２）を、データ有効信号（４０４）の立ち下がりエッジのみでラッチするとしてよい。
【００２１】
図２Ｂは、２つのデータエッジで読み書きを行う場合のタイミングチャートを示す図である。この場合、データ（４０２）は、データ有効信号（４０６）の立ち上がりエッジおよび立ち下がりエッジの両方でラッチされる。
【００２２】
一部の実施形態によると、図１に示すメモリデバイスは、高速入出力回路を有してよい。高速入出力回路によって、メモリデバイスは、メモリデバイスの内部読み書き回路よりも高いデータレートでデータの入出力を実現できるとしてよい。
【００２３】
図３は、一部の実施形態に係るメモリデバイスの高速入力経路を示す図である。メモリデバイスは、ＮＡＮＤフラッシュメモリデバイスであってもよいし、別の不揮発性メモリデバイスであってもよい。
【００２４】
入力パッド（２０２）および入力バッファ（２０４）において、メモリデバイスにデータが入力される。続いてデータは、入力バッファ（２０４）から複数の高速入力バッファ（２４０、２５０、２６０、２７０）のうち１つに転送されるとしてよい。
【００２５】
各高速入力バッファ（２４０、２５０、２６０、２７０）は、デマルチプレクサ（２４６）と、マルチプレクサ（２４８）と、並列に配置されている少なくとも２つのシフトレジスタ（２４２、２４４）とを有する。高速入力バッファへの入力には、シフトレジスタ出力選択信号（２１２）およびシフトレジスタロード選択信号（２１８）、シフトレジスタ０ロード選択信号（２１４）および読み出し選択信号（２１６）、ならびに、シフトレジスタ１ロード選択信号（２２０）および読み出し選択信号（２２２）等が含まれ得る。これらの信号は全て、シフトレジスタ制御ロジック（２１０）によって生成され、データを受信または送信するように第１および第２のシフトレジスタを構成してよい。データ有効信号（２０８）またはクロック信号（２０６）もまた、高速入力バッファに入力されるとしてよい。
【００２６】
任意の時刻において、第１のシフトレジスタ（２４２）は高速レートで入力バッファ（２０４）からデータをロードし、一方第２のシフトレジスタ（２４４）は低速レートで内部書込みロジック回路（２８０）にデータを転送するとしてよい。書き込みロジック（２８０）に転送されるデータは、その後メモリアレイに書き込まれる。
【００２７】
シフトレジスタ制御ロジック（２１０）は、上述したように、シフトレジスタを設定するべく適切なシフトレジスタ選択信号（ＳＲ＿Ｓｅｌ）（２１２、２１４、２１６、２１８、２２０、２２２）を生成することによって、どのシフトレジスタが入力バッファからデータをロードして、どのシフトレジスタが書き込みロジックにデータを転送するのか決定する。各シフトレジスタがそれぞれ対応するロード処理または転送処理を完了すると、シフトレジスタ制御ロジック（２１０）は処理を交換して、第１のシフトレジスタ（２４２）はロードしたデータを書き込みロジック（２８０）に転送し、一方第２のシフトレジスタ（２４４）は入力バッファ（２０４）からデータをロードする。ＮＡＮＤ書き込み処理が完了するまでこのようにシフトレジスタを切り替えることによって、ホストコントローラとメモリデバイスとの間の高速インターフェースは、ＮＡＮＤフラッシュメモリアレイに対する書き込み処理が比較的遅いことによる制約を受けずに済む。一部の実施形態では、入力パッドでは４００ＭＨｚより高いレートでデータを受信するが、メモリアレイに対するデータの書き込みは約４０ＭＨｚで実行されるとしてよい。
【００２８】
一部の実施形態によると、シフトレジスタ（２４２、２４４）は１２８ビットのシフトレジスタであってよい。ほかの実施形態によると、シフトレジスタは、６４ビットのシフトレジスタであってよい。さらに別の実施形態では、その他のサイズのシフトレジスタを利用してよい。
【００２９】
データ有効信号（２０８）またはクロック信号（２０６）を用いて、適切な時刻にシフトレジスタにデータをラッチする。
【００３０】
複数の高速入力バッファ（２４０、２５０、２６０、２７０）は、並行に動作して、ＮＡＮＤメモリアレイに書き込まれるべく、書き込みロジックにデータを供給するとしてもよい。一実施形態によると、ＮＡＮＤメモリデバイスは、８個の高速入力バッファを有しており、書き込みロジックに６４ビットデータを供給するが、ほかの実施形態では、８個よりも多いまたは少ない数の高速入力バッファを用いるとしてよい。
【００３１】
図４は、一部の実施形態に係る高速出力経路を示す図である。高速出力経路は、図３を参照して上述した高速入力経路と同様に動作する。
【００３２】
読み出しコマンドが発行されると、４ｋＢ（以上）のデータが感知ロジック（３０２）によってアレイから読み出される。４ｋＢ−ｘビットデコーダ（３０８）を用いて、感知されたデータを一度にｘビットずつ読み出すとしてよい（３２４）。一部の実施形態によると、ｘは６４、１２８またはその他のビット数であってよい。データは続いて、高速出力バッファ（３４０、３５０、３６０、３７０）にロードされるとしてよい。
【００３３】
各高速出力バッファ（３４０、３５０、３６０、３７０）は、デマルチプレクサ（３４６）と、マルチプレクサ（３４８）と、並列に配置されている少なくとも２つのシフトレジスタ（３４２、３４４）を有する。高速入力バッファへの入力には、シフトレジスタ出力選択信号（３１２）およびシフトレジスタロード選択信号（３１８）、シフトレジスタ０ロード選択信号（３１４）および読み出し選択信号（３１６）、ならびに、シフトレジスタ１ロード選択信号（３２０）および読み出し選択信号（３２２）等が含まれ得る。これらの信号は全て、シフトレジスタ制御ロジック（３０６）によって生成されるとしてよい。さらに、クロック信号（３０４）が高速入力バッファに入力されて、適切な時刻にデータをラッチするべく用いられるとしてよい。
【００３４】
任意の時刻において、第１のシフトレジスタ（３４２）は低速レートでアレイ（３０２）からデータをロードし、一方第２のシフトレジスタ（３４４）はより高速レートで出力バッファ（３４６）および出力データパッド（３９０）にデータを転送するとしてよい。出力バッファ（３４６）に転送されるデータは、その後ホストコントローラデバイスに送信される。
【００３５】
シフトレジスタ制御ロジック（３０６）は、上述したように、シフトレジスタを設定するべく適切なシフトレジスタ選択信号（ＳＲ＿Ｓｅｌ）（３１２、３１４、３１６、３１８、３２０、３２２）を生成することによって、どのシフトレジスタが入力バッファからデータをロードして、どのシフトレジスタが書き込みロジックにデータを転送するのか決定する。各シフトレジスタがそれぞれ対応するロード処理または転送処理を完了すると、シフトレジスタ制御ロジック（３０６）は処理を交換して、第１のシフトレジスタ（３４２）はロードしたデータを出力バッファ（３４６）に転送し、一方第２のシフトレジスタ（３４４）はアレイ（３０２）からデータをロードする。ＮＡＮＤ読み出し処理が完了するまでこのようにシフトレジスタを切り替えることによって、ホストコントローラとメモリデバイスとの間の高速インターフェースは、ＮＡＮＤフラッシュメモリアレイからの読み出し処理が比較的遅いことによる制約を受けずに済む。一部の実施形態では、出力パッド（３９０）は４００ＭＨｚより高いレートでデータを送信するが、メモリアレイ（３０２）からのデータの読み出しは約４０ＭＨｚで実行されるとしてよい。
【００３６】
一部の実施形態によると、シフトレジスタ（３４２、３４４）は１２８ビットのシフトレジスタであってよい。ほかの実施形態によると、シフトレジスタは、６４ビットのシフトレジスタであってよい。さらに別の実施形態では、その他のサイズのシフトレジスタを利用してよい。シフトレジスタのサイズおよびアレイとシフトレジスタとの間のデータバスの幅は、いくつかの変数によって決まり得る。例えば、ＮＡＮＤアレイ感知からシフトレジスタまでデータを与えるために必要な時間が長くなるほど、必要なシフトレジスタのサイズが大きくなる。シフトレジスタのサイズはまた、ＮＡＮＤデバイスのＩ／Ｏバスの速度にも左右され得る。一般的に、バスの速度が速くなるほど、シフトレジスタのサイズは大きくしなければならない。
【００３７】
メモリデバイスはさらに、データ有効出力バッファ（３８０）を有してよい。データ有効出力バッファは、データ有効パッド（３９２）においてデータ有効信号を生成する。データ有効出力バッファへの入力には、クロック（３０４）およびシフトレジスタ制御ロジック（３０６）が生成するデータ有効選択信号（３２６）が含まれる。データ有効出力バッファは、シフトレジスタ（３８２）および出力バッファ（３８４）を用いてデータ有効信号を生成するとしてよい。任意で遅延素子（不図示）を用いて、確実にデータ有効信号を適切な時刻に出力するとしてもよい。上述したように、データ有効信号（３９２）およびデータ信号（３９０）を互いに同期させて、インターフェースの受信側（例えば、ホストコントローラ）において適切なタイミングでデータをラッチさせるとしてよい。
【００３８】
複数の高速出力バッファ（３４０、３５０、３６０、３７０）は、並行に動作して、ホストコントローラデバイスに送信されるべく、出力パッドにデータを供給するとしてもよい。一実施形態によると、ＮＡＮＤメモリデバイスは、８個の高速出力バッファを有してよい。
【００３９】
上述した方法は、プロセッサによって実行される機械アクセス可能媒体に格納される命令によって実装され得る。命令は多くの異なる方法で実装され得るが、任意の機械アクセス可能媒体に格納される任意のプログラミングコードを用いてよい。機械アクセス可能媒体は、コンピュータを始めとする機械によって読み出し可能な形式の情報を提供（例えば、格納および／または送信）する任意の機構を有する。例えば、機械アクセス可能媒体には、スタティックランダムアクセスメモリ（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）、ＲＯＭ、磁気格納媒体または光学格納媒体、フラッシュメモリデバイス、電気伝播信号、光学伝播信号、音響伝播信号またはその他の形式の伝播信号（例えば、搬送波、赤外線信号、デジタル信号等）等が含まれる。
【００４０】
このように、不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路のさまざまな実施形態を記載している。上述の説明では、具体的且つ詳細な内容を数多く記載している。しかし、記載したような具体的且つ詳細な内容を含まずとも実施形態を実施し得るものと理解されたい。また、公知の回路、構造および技術は、本発明の説明の理解を妨げないよう、詳細な説明を省略している。実施形態については、本発明の具体的な実施形態例を参照して説明した。しかし、本開示内容を参照すれば、本明細書で説明した実施形態の精神および範囲から逸脱することなく、実施形態をさまざまに変形および変更し得ることは明らかである。従って、明細書および図面は、本発明を限定するものではなく例示するものと解釈されたい。
【背景技術】
【０００１】
ＮＡＮＤフラッシュメモリデバイスは通常、デジタル化された画像、音声、または動画等の、大きいブロックで読み出されるデータを格納するべく利用される。従来のＮＡＮＤメモリの帯域幅は、１秒当たり数十メガバイトのレンジで、ｘ８またはｘ１６のインターフェースにわたっている。通常のＮＡＮＤアレイアーキテクチャは、同様のアレイ−ページバッファ帯域幅をサポートし得る。このように、アレイの帯域幅とインターフェースの帯域幅が比較的良好に一致する場合、ホストに対するデータレートは、単一のＮＡＮＤデバイスのインスタンスがシステムにおいて作成されると、比較的良好に最適化される。しかし、複数のＮＡＮＤデバイスがホストに対するインターフェースを共有する場合、インターフェースがボトルネックとなってしまう。
【図面の簡単な説明】
【０００２】
本発明の実施形態については、以下に記載する詳細な説明および以下に列挙する図面からより明らかとなり得る。図面は以下の通りである。
【０００３】
【図１】一部の実施形態に係るメモリ／ホストコントローラインターフェースを示す図である。
【０００４】
【図２Ａ】一部の実施形態に係るタイミングチャートを示す図である。
【図２Ｂ】一部の実施形態に係るタイミングチャートを示す図である。
【０００５】
【図３】一部の実施形態に係る高速入力経路を示す図である。
【０００６】
【図４】一部の実施形態に係る高速出力経路を示す図である。
【発明を実施するための形態】
【０００７】
以下に記載する説明では、説明を目的として、本発明の実施形態を完全に理解していただくべく詳細な事項を数多く挙げている。しかし、そのような具体的且つ詳細な記載は請求項で請求されている本発明を実施する際には必須でないことは、当業者には明らかである。一例を挙げると、一部の実施形態はフラッシュメモリデバイス、特に、ＮＡＮＤフラッシュメモリデバイスに関連付けて説明されているが、本発明の実施形態はその他の種類のメモリ、例えば、これらに限定されないが、ＮＯＲフラッシュメモリデバイス、および相変化メモリ等のビット可変メモリ等にも応用が可能であってよい。また、本明細書では具体的なメモリサイズに言及しているが、説明を目的とした例に過ぎず、その他の実施形態では、メモリサイズ、バッファサイズ、バスまたはインターコネクトの幅等を本明細書で言及しているものより大きくしてもよいし小さくしてもよいと理解されたい。
【０００８】
以下に記載する説明および請求項では、「備える」および「有する」といった用語をその変化形と共に用いることがあるが、互いに類義語として扱われることを意図している。また、以下に記載する説明および請求項では、「結合されている」および「接続されている」といった表現をその変化形と共に用いることがあるが、これらの表現は互いに類義語を意図しているものではないと理解されたい。一部の実施形態では、「接続されている」という表現は２以上の素子が互いに物理的または電気的に直接接触していることを意味するとしてよい。一方、「結合されている」という表現は、２以上の素子が物理的または電気的に直接接触していることを意味し得るが、２以上の素子が互いに直接接触していないが互いに協働しているか、または、相互作用を及ぼしていることも含む場合があり得る。
【０００９】
図１は、一部の実施形態に係るメモリ／ホストコントローラインターフェースを示す図である。複数のメモリデバイス群（１６０、１７０、１８０）が、バスまたはインターコネクト（１３０）を介してホストコントローラ（１０８）に結合されている。各メモリデバイス群（１６０、１７０、１８０）はそれぞれ、ファンアウト構造の複数のメモリデバイス１６１−１６４、１７１−１７４、および１８１−１８４を有するとしてよい。
【００１０】
一部の実施形態によると、メモリデバイス群の数「Ｚ」は、４であってよいが、ほかの実施形態ではこれより多くてもよいし少なくてもよい。インターフェースの周波数は、データ信号を共有する各追加デバイスによって追加される容量のために、メモリデバイス群の数「Ｚ」に大きく左右され得る。このように、メモリデバイス群の数「Ｚ」は、これらに限定されないが、インターフェース周波数および／またはデータライン容量等のシステム設計要件による制約を受け得る。
【００１１】
一部の実施形態によると、各メモリデバイス群が有するメモリデバイスの数は、４個であってよいが、その他の実施形態で各メモリデバイス群はこれより多いまたは少ないメモリデバイスを有するとしてよい。一部の実施形態によると、各メモリデバイスは、ＮＡＮＤフラッシュメモリデバイス等の不揮発性メモリデバイスである。
【００１２】
各メモリデバイスは、ｍビット幅のデータインターフェース（１２８）を有するとしてよい。１つのメモリデバイス群の全てのフラッシュデバイス（例えば、１６１−１６４）からのデータは、ｍ−ビットインターコネクト（１２９）で時間的に多重化されるとしてよい。このように、メモリデバイスではピン帯域幅を最適化するとしてよい。一部の実施形態では、「ｍ」は１、２、４、８、１６等の任意の適切なビット数であってよい。この数値は、ホストコントローラの構造に基づいて決定してもよいし、または、コストによっても制限され得る。
【００１３】
ホストコントローラデバイス（１０８）は、Ｚ＊ｍビット幅のデータインターフェース（１３０）を有するとしてよい。ここで、「Ｚ」はメモリデバイス群の数であり、「ｍ」はメモリデバイス群の各フラッシュメモリデバイスのデータインターフェースのビット幅である。
【００１４】
システムのホストコントローラ（１０８）または別のデバイス（不図示）は、当該システム内の各メモリデバイスに供給されるクロック信号（１１０）を生成するとしてよい。クロック信号を用いることによって、メモリデバイスが独立してクロックを生成する必要がなくなる。
【００１５】
ホストコントローラのバッファとメモリデバイスのバッファとの間で同期を取ることを目的として、データ有効（ＤＶ）信号（１１２、１１４、１１６）を各デバイス群（１６０、１７０、１８０）とホストコントローラ（１０８）との間で供給してよい。このように、一部の実施形態では、フラッシュメモリデバイスとホストコントローラとの間のインターフェースは、非同期インターフェースであってよい。入力ラッチについてセットアップタイミングおよびホールドタイミングを確実に満足するように、インターフェースの受信側において、遅延チェーンをデータ信号（１３０）またはデータ有効信号（１１２、１１４、１１６）に加えてよい。データ有効信号（１１２、１１４、１１６）およびデータ信号（１３０）は、インターフェースの受信側においてデータが適切なタイミングでラッチされるように、互いに同期させるとしてよい。
【００１６】
図１に図示したようなファンアウトメモリインターフェースを利用する場合、システム内の全てのメモリデバイスにわたって並行してアレイ動作が実行され得る。例えば、メモリバンクの各デバイス（１６１−１６４、１７１−１７４、１８１−１８４）は、同時にアレイ読み出し動作を実行しているとしてよく、または、同時にアレイ書込み動作を実行しているとしてよい。さらに、一部のデバイスがアレイ読み出し動作を実行している間に、ほかのデバイスは同時にアレイ書込み動作を実行しているとしてもよい。
【００１７】
図１に示すメモリインターフェースは、個別デバイスモードコマンドおよび全てのデバイスに影響を及ぼすブロードキャストコマンドをサポートすることができるとしてよい。
【００１８】
各メモリデバイスは、ファンアウト構造で利用され得るように自身を設定する、１以上の設定レジスタを有してよい。設定レジスタは、フラッシュメモリデバイス内のシフトレジスタ制御ロジックブロック等のロジックブロックに組み込まれるとしてよいし、または、シフトレジスタ制御ロジックとは別に独立して設けられるとしてもよい。また、ホストコントローラ（１０８）は、メモリのレジスタ全てを同時に設定するべく利用され得る設定レジスタを有してよい。
【００１９】
図２Ａおよび図２Ｂは、メモリに対する読み書きに関するデータ信号とデータ有効信号との関係を示す図である。一部の実施形態によると、データ有効信号の立ち上がりエッジのみでデータをラッチするとしてよい。ほかの実施形態によると、データ有効信号の立ち上がりエッジおよび立ち下がりエッジの両方でデータをラッチするとしてよい。さらに別の実施形態によると、クロック信号の立ち上がりエッジおよび／または立ち下がりエッジでデータをラッチするとしてよい。さらにほかの実施形態によると、データ有効信号およびクロック信号の組み合わせに基づいてデータをラッチするとしてよい。例えば、データ有効信号がアクティブになっている場合に限り、クロック信号の立ち上がりエッジおよび／または立ち下がりエッジでデータをラッチするとしてよい。
【００２０】
図２Ａは、単一データエッジで読み書きを行う場合のタイミングチャートを示す図である。データ４０２は、データ有効信号（４０４）の立ち上がりエッジのみでラッチされる。ほかの実施形態では、データ（４０２）を、データ有効信号（４０４）の立ち下がりエッジのみでラッチするとしてよい。
【００２１】
図２Ｂは、２つのデータエッジで読み書きを行う場合のタイミングチャートを示す図である。この場合、データ（４０２）は、データ有効信号（４０６）の立ち上がりエッジおよび立ち下がりエッジの両方でラッチされる。
【００２２】
一部の実施形態によると、図１に示すメモリデバイスは、高速入出力回路を有してよい。高速入出力回路によって、メモリデバイスは、メモリデバイスの内部読み書き回路よりも高いデータレートでデータの入出力を実現できるとしてよい。
【００２３】
図３は、一部の実施形態に係るメモリデバイスの高速入力経路を示す図である。メモリデバイスは、ＮＡＮＤフラッシュメモリデバイスであってもよいし、別の不揮発性メモリデバイスであってもよい。
【００２４】
入力パッド（２０２）および入力バッファ（２０４）において、メモリデバイスにデータが入力される。続いてデータは、入力バッファ（２０４）から複数の高速入力バッファ（２４０、２５０、２６０、２７０）のうち１つに転送されるとしてよい。
【００２５】
各高速入力バッファ（２４０、２５０、２６０、２７０）は、デマルチプレクサ（２４６）と、マルチプレクサ（２４８）と、並列に配置されている少なくとも２つのシフトレジスタ（２４２、２４４）とを有する。高速入力バッファへの入力には、シフトレジスタ出力選択信号（２１２）およびシフトレジスタロード選択信号（２１８）、シフトレジスタ０ロード選択信号（２１４）および読み出し選択信号（２１６）、ならびに、シフトレジスタ１ロード選択信号（２２０）および読み出し選択信号（２２２）等が含まれ得る。これらの信号は全て、シフトレジスタ制御ロジック（２１０）によって生成され、データを受信または送信するように第１および第２のシフトレジスタを構成してよい。データ有効信号（２０８）またはクロック信号（２０６）もまた、高速入力バッファに入力されるとしてよい。
【００２６】
任意の時刻において、第１のシフトレジスタ（２４２）は高速レートで入力バッファ（２０４）からデータをロードし、一方第２のシフトレジスタ（２４４）は低速レートで内部書込みロジック回路（２８０）にデータを転送するとしてよい。書き込みロジック（２８０）に転送されるデータは、その後メモリアレイに書き込まれる。
【００２７】
シフトレジスタ制御ロジック（２１０）は、上述したように、シフトレジスタを設定するべく適切なシフトレジスタ選択信号（ＳＲ＿Ｓｅｌ）（２１２、２１４、２１６、２１８、２２０、２２２）を生成することによって、どのシフトレジスタが入力バッファからデータをロードして、どのシフトレジスタが書き込みロジックにデータを転送するのか決定する。各シフトレジスタがそれぞれ対応するロード処理または転送処理を完了すると、シフトレジスタ制御ロジック（２１０）は処理を交換して、第１のシフトレジスタ（２４２）はロードしたデータを書き込みロジック（２８０）に転送し、一方第２のシフトレジスタ（２４４）は入力バッファ（２０４）からデータをロードする。ＮＡＮＤ書き込み処理が完了するまでこのようにシフトレジスタを切り替えることによって、ホストコントローラとメモリデバイスとの間の高速インターフェースは、ＮＡＮＤフラッシュメモリアレイに対する書き込み処理が比較的遅いことによる制約を受けずに済む。一部の実施形態では、入力パッドでは４００ＭＨｚより高いレートでデータを受信するが、メモリアレイに対するデータの書き込みは約４０ＭＨｚで実行されるとしてよい。
【００２８】
一部の実施形態によると、シフトレジスタ（２４２、２４４）は１２８ビットのシフトレジスタであってよい。ほかの実施形態によると、シフトレジスタは、６４ビットのシフトレジスタであってよい。さらに別の実施形態では、その他のサイズのシフトレジスタを利用してよい。
【００２９】
データ有効信号（２０８）またはクロック信号（２０６）を用いて、適切な時刻にシフトレジスタにデータをラッチする。
【００３０】
複数の高速入力バッファ（２４０、２５０、２６０、２７０）は、並行に動作して、ＮＡＮＤメモリアレイに書き込まれるべく、書き込みロジックにデータを供給するとしてもよい。一実施形態によると、ＮＡＮＤメモリデバイスは、８個の高速入力バッファを有しており、書き込みロジックに６４ビットデータを供給するが、ほかの実施形態では、８個よりも多いまたは少ない数の高速入力バッファを用いるとしてよい。
【００３１】
図４は、一部の実施形態に係る高速出力経路を示す図である。高速出力経路は、図３を参照して上述した高速入力経路と同様に動作する。
【００３２】
読み出しコマンドが発行されると、４ｋＢ（以上）のデータが感知ロジック（３０２）によってアレイから読み出される。４ｋＢ−ｘビットデコーダ（３０８）を用いて、感知されたデータを一度にｘビットずつ読み出すとしてよい（３２４）。一部の実施形態によると、ｘは６４、１２８またはその他のビット数であってよい。データは続いて、高速出力バッファ（３４０、３５０、３６０、３７０）にロードされるとしてよい。
【００３３】
各高速出力バッファ（３４０、３５０、３６０、３７０）は、デマルチプレクサ（３４６）と、マルチプレクサ（３４８）と、並列に配置されている少なくとも２つのシフトレジスタ（３４２、３４４）を有する。高速入力バッファへの入力には、シフトレジスタ出力選択信号（３１２）およびシフトレジスタロード選択信号（３１８）、シフトレジスタ０ロード選択信号（３１４）および読み出し選択信号（３１６）、ならびに、シフトレジスタ１ロード選択信号（３２０）および読み出し選択信号（３２２）等が含まれ得る。これらの信号は全て、シフトレジスタ制御ロジック（３０６）によって生成されるとしてよい。さらに、クロック信号（３０４）が高速入力バッファに入力されて、適切な時刻にデータをラッチするべく用いられるとしてよい。
【００３４】
任意の時刻において、第１のシフトレジスタ（３４２）は低速レートでアレイ（３０２）からデータをロードし、一方第２のシフトレジスタ（３４４）はより高速レートで出力バッファ（３４６）および出力データパッド（３９０）にデータを転送するとしてよい。出力バッファ（３４６）に転送されるデータは、その後ホストコントローラデバイスに送信される。
【００３５】
シフトレジスタ制御ロジック（３０６）は、上述したように、シフトレジスタを設定するべく適切なシフトレジスタ選択信号（ＳＲ＿Ｓｅｌ）（３１２、３１４、３１６、３１８、３２０、３２２）を生成することによって、どのシフトレジスタが入力バッファからデータをロードして、どのシフトレジスタが書き込みロジックにデータを転送するのか決定する。各シフトレジスタがそれぞれ対応するロード処理または転送処理を完了すると、シフトレジスタ制御ロジック（３０６）は処理を交換して、第１のシフトレジスタ（３４２）はロードしたデータを出力バッファ（３４６）に転送し、一方第２のシフトレジスタ（３４４）はアレイ（３０２）からデータをロードする。ＮＡＮＤ読み出し処理が完了するまでこのようにシフトレジスタを切り替えることによって、ホストコントローラとメモリデバイスとの間の高速インターフェースは、ＮＡＮＤフラッシュメモリアレイからの読み出し処理が比較的遅いことによる制約を受けずに済む。一部の実施形態では、出力パッド（３９０）は４００ＭＨｚより高いレートでデータを送信するが、メモリアレイ（３０２）からのデータの読み出しは約４０ＭＨｚで実行されるとしてよい。
【００３６】
一部の実施形態によると、シフトレジスタ（３４２、３４４）は１２８ビットのシフトレジスタであってよい。ほかの実施形態によると、シフトレジスタは、６４ビットのシフトレジスタであってよい。さらに別の実施形態では、その他のサイズのシフトレジスタを利用してよい。シフトレジスタのサイズおよびアレイとシフトレジスタとの間のデータバスの幅は、いくつかの変数によって決まり得る。例えば、ＮＡＮＤアレイ感知からシフトレジスタまでデータを与えるために必要な時間が長くなるほど、必要なシフトレジスタのサイズが大きくなる。シフトレジスタのサイズはまた、ＮＡＮＤデバイスのＩ／Ｏバスの速度にも左右され得る。一般的に、バスの速度が速くなるほど、シフトレジスタのサイズは大きくしなければならない。
【００３７】
メモリデバイスはさらに、データ有効出力バッファ（３８０）を有してよい。データ有効出力バッファは、データ有効パッド（３９２）においてデータ有効信号を生成する。データ有効出力バッファへの入力には、クロック（３０４）およびシフトレジスタ制御ロジック（３０６）が生成するデータ有効選択信号（３２６）が含まれる。データ有効出力バッファは、シフトレジスタ（３８２）および出力バッファ（３８４）を用いてデータ有効信号を生成するとしてよい。任意で遅延素子（不図示）を用いて、確実にデータ有効信号を適切な時刻に出力するとしてもよい。上述したように、データ有効信号（３９２）およびデータ信号（３９０）を互いに同期させて、インターフェースの受信側（例えば、ホストコントローラ）において適切なタイミングでデータをラッチさせるとしてよい。
【００３８】
複数の高速出力バッファ（３４０、３５０、３６０、３７０）は、並行に動作して、ホストコントローラデバイスに送信されるべく、出力パッドにデータを供給するとしてもよい。一実施形態によると、ＮＡＮＤメモリデバイスは、８個の高速出力バッファを有してよい。
【００３９】
上述した方法は、プロセッサによって実行される機械アクセス可能媒体に格納される命令によって実装され得る。命令は多くの異なる方法で実装され得るが、任意の機械アクセス可能媒体に格納される任意のプログラミングコードを用いてよい。機械アクセス可能媒体は、コンピュータを始めとする機械によって読み出し可能な形式の情報を提供（例えば、格納および／または送信）する任意の機構を有する。例えば、機械アクセス可能媒体には、スタティックランダムアクセスメモリ（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）、ＲＯＭ、磁気格納媒体または光学格納媒体、フラッシュメモリデバイス、電気伝播信号、光学伝播信号、音響伝播信号またはその他の形式の伝播信号（例えば、搬送波、赤外線信号、デジタル信号等）等が含まれる。
【００４０】
このように、不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路のさまざまな実施形態を記載している。上述の説明では、具体的且つ詳細な内容を数多く記載している。しかし、記載したような具体的且つ詳細な内容を含まずとも実施形態を実施し得るものと理解されたい。また、公知の回路、構造および技術は、本発明の説明の理解を妨げないよう、詳細な説明を省略している。実施形態については、本発明の具体的な実施形態例を参照して説明した。しかし、本開示内容を参照すれば、本明細書で説明した実施形態の精神および範囲から逸脱することなく、実施形態をさまざまに変形および変更し得ることは明らかである。従って、明細書および図面は、本発明を限定するものではなく例示するものと解釈されたい。
【特許請求の範囲】
【請求項１】
コントローラと、
インターコネクトを介して前記コントローラに結合されている複数のメモリデバイス群と
を備え、
前記複数のメモリデバイス群はそれぞれ、複数のメモリデバイスを有し、
前記複数のメモリデバイス群のそれぞれに対して、または、前記複数のメモリデバイス群のそれぞれから、転送されるべきデータは、前記インターコネクト上で時間的に多重化され、
前記複数のメモリデバイス群のそれぞれと前記コントローラとの間には、データ有効信号が提供される
システム。
【請求項２】
前記複数のメモリデバイスはそれぞれ、ＮＡＮＤフラッシュメモリデバイスである
請求項１に記載のシステム。
【請求項３】
前記コントローラは、前記複数のメモリデバイス群のうち１つに対応付けられている前記データ有効信号の立ち上がりエッジにおいて、前記１つのメモリデバイス群から転送されるデータをラッチする
請求項１に記載のシステム。
【請求項４】
前記複数のメモリデバイスはそれぞれ、同時に読み出し動作を実行することが可能である
請求項２に記載のシステム。
【請求項５】
前記複数のメモリデバイスはそれぞれ、同時に書き込み動作を実行することが可能である
請求項２に記載のシステム。
【請求項６】
前記複数のメモリデバイス群は、４つのメモリデバイス群であって、
前記４つのメモリデバイス群はそれぞれ、４つのメモリデバイスを有する
請求項２に記載のシステム。
【請求項７】
前記コントローラは、前記複数のメモリデバイスのそれぞれが含んでいる１以上の設定レジスタを同時に設定する
請求項１に記載のシステム。
【請求項８】
第１のシフトレジスタと、
第２のシフトレジスタと、
前記第１のシフトレジスタおよび前記第２のシフトレジスタに結合されているシフトレジスタ制御ロジックと
を備え、
前記シフトレジスタ制御ロジックは、第１のデータレートで入力バッファからデータを受信するように前記第１のシフトレジスタを設定し、第２のデータレートで書き込みロジックへとデータを転送するように前記第２のシフトレジスタを設定し、
前記第１のデータレートは前記第２のデータレートより高い
装置。
【請求項９】
前記書き込みロジックは、前記データをＮＡＮＤフラッシュメモリアレイに書き込む
請求項８に記載の装置。
【請求項１０】
前記第１のシフトレジスタおよび前記第２のシフトレジスタは、１２８ビットのシフトレジスタである
請求項８に記載の装置。
【請求項１１】
前記シフトレジスタ制御ロジックはさらに、前記第２のデータレートで前記書き込みロジックにデータを転送するように前記第１のシフトレジスタを設定し、前記第１のデータレートで前記入力バッファからデータを受信するように前記第２のシフトレジスタを設定し、
前記第１のデータレートは前記第２のデータレートより高い
請求項８に記載の装置。
【請求項１２】
前記第１のデータレートは４０ＭＨｚより高い
請求項１１に記載の装置。
【請求項１３】
第１のシフトレジスタと、
第２のシフトレジスタと、
前記第１のシフトレジスタおよび前記第２のシフトレジスタに結合されているシフトレジスタ制御ロジックと
を備え、
前記シフトレジスタ制御ロジックは、第１のデータレートで感知ロジックからデータを受信するように前記第１のシフトレジスタを設定し、第２のデータレートで出力バッファへとデータを送信するように前記第２のシフトレジスタを設定し、
前記第２のデータレートは前記第１のデータレートより高い
装置。
【請求項１４】
前記シフトレジスタ制御ロジックに結合されているデータ有効出力バッファ
をさらに備え、
前記データ有効出力バッファは、前記第２のシフトレジスタから送信されるデータが有効であるタイミングを指し示すデータ有効信号を生成する
請求項１３に記載の装置。
【請求項１５】
前記シフトレジスタ制御ロジックはさらに、前記第２のデータレートで前記出力バッファへデータを送信するように前記第１のシフトレジスタを設定し、前記第１のデータレートで前記感知ロジックからデータを受信するように前記第２のシフトレジスタを設定し、
前記第２のデータレートは前記第１のデータレートより高い
請求項１３に記載の装置。
【請求項１６】
前記第２のデータレートは４０ＭＨｚより高い
請求項１５に記載の装置。
【請求項１７】
前記第１のシフトレジスタおよび前記第２のシフトレジスタは、１２８ビットのシフトレジスタである
請求項１３に記載の装置。
【請求項１８】
前記感知ロジックは、ＮＡＮＤフラッシュメモリアレイに結合されている
請求項１３に記載の装置。
【請求項１９】
第１のデータレートで第１のシフトレジスタにおいてデータを受信しつつ、同時に第２のデータレートで第２のシフトレジスタからデータを送信することと、
前記第２のデータレートで前記第１のシフトレジスタからデータを送信しつつ、同時に前記第１のデータレートで前記第２のシフトレジスタにおいてデータを受信することと
を含む方法。
【請求項２０】
前記第１のデータレートは前記第２のデータレートより高い
請求項１９に記載の方法。
【請求項２１】
データの受信は、ＮＡＮＤフラッシュメモリデバイスの入力バッファからデータを受信することを含み、
データの送信は、ＮＡＮＤフラッシュメモリデバイス内の書き込みロジックにデータを送信することを含む
請求項２０に記載の方法。
【請求項２２】
前記第２のデータレートは、前記第１のデータレートより高い
請求項１９に記載の方法。
【請求項２３】
データの受信は、ＮＡＮＤフラッシュメモリアレイ感知ロジックからデータを受信することを含み、
データの送信は、ホストコントローラデバイスにデータを送信することを含む
請求項２２に記載の方法。
【請求項２４】
前記第２のデータレートで送信される前記データが有効であるタイミングを指し示すデータ有効信号を生成すること
をさらに備える、請求項２３に記載の方法。
【請求項１】
コントローラと、
インターコネクトを介して前記コントローラに結合されている複数のメモリデバイス群と
を備え、
前記複数のメモリデバイス群はそれぞれ、複数のメモリデバイスを有し、
前記複数のメモリデバイス群のそれぞれに対して、または、前記複数のメモリデバイス群のそれぞれから、転送されるべきデータは、前記インターコネクト上で時間的に多重化され、
前記複数のメモリデバイス群のそれぞれと前記コントローラとの間には、データ有効信号が提供される
システム。
【請求項２】
前記複数のメモリデバイスはそれぞれ、ＮＡＮＤフラッシュメモリデバイスである
請求項１に記載のシステム。
【請求項３】
前記コントローラは、前記複数のメモリデバイス群のうち１つに対応付けられている前記データ有効信号の立ち上がりエッジにおいて、前記１つのメモリデバイス群から転送されるデータをラッチする
請求項１に記載のシステム。
【請求項４】
前記複数のメモリデバイスはそれぞれ、同時に読み出し動作を実行することが可能である
請求項２に記載のシステム。
【請求項５】
前記複数のメモリデバイスはそれぞれ、同時に書き込み動作を実行することが可能である
請求項２に記載のシステム。
【請求項６】
前記複数のメモリデバイス群は、４つのメモリデバイス群であって、
前記４つのメモリデバイス群はそれぞれ、４つのメモリデバイスを有する
請求項２に記載のシステム。
【請求項７】
前記コントローラは、前記複数のメモリデバイスのそれぞれが含んでいる１以上の設定レジスタを同時に設定する
請求項１に記載のシステム。
【請求項８】
第１のシフトレジスタと、
第２のシフトレジスタと、
前記第１のシフトレジスタおよび前記第２のシフトレジスタに結合されているシフトレジスタ制御ロジックと
を備え、
前記シフトレジスタ制御ロジックは、第１のデータレートで入力バッファからデータを受信するように前記第１のシフトレジスタを設定し、第２のデータレートで書き込みロジックへとデータを転送するように前記第２のシフトレジスタを設定し、
前記第１のデータレートは前記第２のデータレートより高い
装置。
【請求項９】
前記書き込みロジックは、前記データをＮＡＮＤフラッシュメモリアレイに書き込む
請求項８に記載の装置。
【請求項１０】
前記第１のシフトレジスタおよび前記第２のシフトレジスタは、１２８ビットのシフトレジスタである
請求項８に記載の装置。
【請求項１１】
前記シフトレジスタ制御ロジックはさらに、前記第２のデータレートで前記書き込みロジックにデータを転送するように前記第１のシフトレジスタを設定し、前記第１のデータレートで前記入力バッファからデータを受信するように前記第２のシフトレジスタを設定し、
前記第１のデータレートは前記第２のデータレートより高い
請求項８に記載の装置。
【請求項１２】
前記第１のデータレートは４０ＭＨｚより高い
請求項１１に記載の装置。
【請求項１３】
第１のシフトレジスタと、
第２のシフトレジスタと、
前記第１のシフトレジスタおよび前記第２のシフトレジスタに結合されているシフトレジスタ制御ロジックと
を備え、
前記シフトレジスタ制御ロジックは、第１のデータレートで感知ロジックからデータを受信するように前記第１のシフトレジスタを設定し、第２のデータレートで出力バッファへとデータを送信するように前記第２のシフトレジスタを設定し、
前記第２のデータレートは前記第１のデータレートより高い
装置。
【請求項１４】
前記シフトレジスタ制御ロジックに結合されているデータ有効出力バッファ
をさらに備え、
前記データ有効出力バッファは、前記第２のシフトレジスタから送信されるデータが有効であるタイミングを指し示すデータ有効信号を生成する
請求項１３に記載の装置。
【請求項１５】
前記シフトレジスタ制御ロジックはさらに、前記第２のデータレートで前記出力バッファへデータを送信するように前記第１のシフトレジスタを設定し、前記第１のデータレートで前記感知ロジックからデータを受信するように前記第２のシフトレジスタを設定し、
前記第２のデータレートは前記第１のデータレートより高い
請求項１３に記載の装置。
【請求項１６】
前記第２のデータレートは４０ＭＨｚより高い
請求項１５に記載の装置。
【請求項１７】
前記第１のシフトレジスタおよび前記第２のシフトレジスタは、１２８ビットのシフトレジスタである
請求項１３に記載の装置。
【請求項１８】
前記感知ロジックは、ＮＡＮＤフラッシュメモリアレイに結合されている
請求項１３に記載の装置。
【請求項１９】
第１のデータレートで第１のシフトレジスタにおいてデータを受信しつつ、同時に第２のデータレートで第２のシフトレジスタからデータを送信することと、
前記第２のデータレートで前記第１のシフトレジスタからデータを送信しつつ、同時に前記第１のデータレートで前記第２のシフトレジスタにおいてデータを受信することと
を含む方法。
【請求項２０】
前記第１のデータレートは前記第２のデータレートより高い
請求項１９に記載の方法。
【請求項２１】
データの受信は、ＮＡＮＤフラッシュメモリデバイスの入力バッファからデータを受信することを含み、
データの送信は、ＮＡＮＤフラッシュメモリデバイス内の書き込みロジックにデータを送信することを含む
請求項２０に記載の方法。
【請求項２２】
前記第２のデータレートは、前記第１のデータレートより高い
請求項１９に記載の方法。
【請求項２３】
データの受信は、ＮＡＮＤフラッシュメモリアレイ感知ロジックからデータを受信することを含み、
データの送信は、ホストコントローラデバイスにデータを送信することを含む
請求項２２に記載の方法。
【請求項２４】
前記第２のデータレートで送信される前記データが有効であるタイミングを指し示すデータ有効信号を生成すること
をさらに備える、請求項２３に記載の方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【公開番号】特開２０１２−１５５８３７（Ｐ２０１２−１５５８３７Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−６７８３６（Ｐ２０１２−６７８３６）
【出願日】平成２４年３月２３日（２０１２．３．２３）
【分割の表示】特願２００９−５４３１１８（Ｐ２００９−５４３１１８）の分割
【原出願日】平成１９年１２月１７日（２００７．１２．１７）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１２−６７８３６（Ｐ２０１２−６７８３６）
【出願日】平成２４年３月２３日（２０１２．３．２３）
【分割の表示】特願２００９−５４３１１８（Ｐ２００９−５４３１１８）の分割
【原出願日】平成１９年１２月１７日（２００７．１２．１７）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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