位相同期ループ回路および位相同期ループ回路の制御方法
【課題】チップサイズの増大を抑え、広帯域の発振周波数帯域を有することが可能なＰＬＬ回路等を提供すること。
【解決手段】ＶＣＯ３４は、制御電圧ＶＴに応じた発振周波数ｆＶＣＯを有する出力クロック信号ＣＬＫＯを生成する。ＰＬＬブロック２は、制御電圧ＶＴを生成する。ロック検出器２４は、発振周波数ｆＶＣＯが設定周波数ｆＳにロックされているか否かを検出する。ＶＴ電圧検出部３１は、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する。セレクタ部３２は、出力クロック信号ＣＬＫＯの粗調整段階においてはバラクタＶＡ０を選択する。また、粗調整段階においてロック検出された旨をロック検出器２４から受信することに応じて、微調整段階へ移行する。微調整段階においては、移行時点におけるＶＴ電圧検出部３１によって選択されていたバラクタの選択を維持する。
【解決手段】ＶＣＯ３４は、制御電圧ＶＴに応じた発振周波数ｆＶＣＯを有する出力クロック信号ＣＬＫＯを生成する。ＰＬＬブロック２は、制御電圧ＶＴを生成する。ロック検出器２４は、発振周波数ｆＶＣＯが設定周波数ｆＳにロックされているか否かを検出する。ＶＴ電圧検出部３１は、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する。セレクタ部３２は、出力クロック信号ＣＬＫＯの粗調整段階においてはバラクタＶＡ０を選択する。また、粗調整段階においてロック検出された旨をロック検出器２４から受信することに応じて、微調整段階へ移行する。微調整段階においては、移行時点におけるＶＴ電圧検出部３１によって選択されていたバラクタの選択を維持する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広帯域の発振周波数帯域を有するＰＬＬ回路に関するものである。
【背景技術】
【０００２】
ＶＣＯ回路は、発振周波数帯域が広帯域であることが望まれる。一方、位相雑音および直線性の劣化を防ぐためには、発振周波数帯域を狭くすることが望ましい。そこで、従来では、複数のＶＣＯ回路や複数の可変容量素子を備え、設定発振周波数に対応するＶＣＯ回路や可変容量素子に切り替える技術が知られている。
【０００３】
また、低位相雑音特性を実現するには、変換感度を低くすることが有効である。しかしながら変換感度を低くすると、製造ばらつきによる素子特性変動による発振周波数帯域変動度合いによってロックレンジはずれ動作不具合となる可能性がある。そこで、ＶＣＯ回路を製造ばらつき検波結果より切り替える技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０５９９号公報
【特許文献２】特開２００３−１１０４２４号公報
【特許文献３】米国特許第７，２６８，６３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＶＣＯ回路や可変容量素子などを切り替える場合には、切り替えのための複雑な制御が必要となる場合がある。すると、切り替え制御回路の回路規模が大きくなり、半導体装置のチップサイズが増大するおそれがあるため問題である。
【０００６】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、広帯域の発振周波数帯域を有するＰＬＬ回路およびＰＬＬ回路の制御方法を提供することを提案する。
【課題を解決するための手段】
【０００７】
本開示の位相同期ループ回路は、第１の可変容量と、第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、複数の第２の可変容量の可変範囲は第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、第１の可変容量と複数の第２の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器を備える。また、入力される出力信号と基準周波数信号との位相比較結果に基づいて制御電圧を生成する位相比較部を備える。また、位相比較結果に基づいて、出力信号の発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部を備える。また、入力される制御電圧に応じて、複数の第２の可変容量のうちの何れを選択するかを決定する選択部を備える。また、ロック検出部の出力と選択部の出力とが入力され、出力信号の粗調整段階においては第１の可変容量を選択させ、粗調整段階において出力信号のロックが検出された場合に出力信号の微調整段階へ移行し、微調整段階においては微調整段階に移行する場合において選択部によって選択されていた第２の可変容量を選択させるセレクタ部を備えることを特徴とする。
【０００８】
また、本開示の位相同期ループ回路は、第１の可変容量と、前記第１の可変容量の可変範囲に包含され動作使用上必要とされる容量可変幅を有する複数の第２の可変容量とを備え、入力される制御電圧と前記第１の可変容量を有する出力信号を生成する電圧制御型発信器と、前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、初期化時の前記制御電圧に応じて、前記複数の第２の可変容量のうち何れか１つを選択する選択部とを備えることを特徴とする。
【発明の効果】
【０００９】
本開示のＰＬＬ回路によれば、チップサイズの増大を抑え、広帯域の発振周波数帯域を有することが可能なＰＬＬ回路及び製造ばらつきがあっても安定した低位層雑音特性を確保できるＰＬＬ回路を提供することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】ＰＬＬ回路１における一実施例の回路図である。
【図２】ＶＣＯブロック３における一実施例の回路図である。
【図３】セレクタＳＬ１における一実施例の回路図である。
【図４】バラクタにおける一実施例の特性図（その１）である。
【図５】バラクタにおける一実施例の特性図（その２）である。
【図６】デコーダ部４１における一実施例のデコード例である。
【図７】ＰＬＬ回路１における一実施例のフロー図（その１）である。
【図８】ＰＬＬ回路１における一実施例のフロー図（その２）である。
【図９】ＰＬＬ回路１における一実施例のタイミングチャートである。
【図１０】フリップフロップＦＦ１ａ、ラッチＦＦ１ｂにおける一実施例の真理値表である。
【図１１】ＰＬＬ回路１Ｂにおける一実施例の回路図である。
【図１２】ＶＣＯブロック３Ｂにおける一実施例の回路図である。
【図１３】セレクタＳＬ１Ｂにおける一実施例の回路図である。
【図１４】セレクタＳＬ０Ｂにおける一実施例の回路図である。
【図１５】フリップフロップＦＦ１ａＢにおける一実施例の真理値表である。
【図１６】ラッチＦＦ１ｂＢにおける一実施例の真理値表である。
【図１７】バラクタにおける一実施例の特性図（その１）である。
【図１８】バラクタにおける一実施例の特性図（その２）である。
【図１９】ＰＬＬ回路１Ｂにおける一実施例のフロー図である。
【図２０】ＰＬＬ回路１Ｂにおける一実施例のタイミングチャートである。
【図２１】リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂにおける一実施例の一部分である。
【図２２】リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂにおける一実施例の一部分の回路図（その１）である。
【図２３】リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂにおける一実施例の一部分の回路図（その２）である。
【発明を実施するための形態】
【００１１】
第１実施形態のＰＬＬ回路１に係る実施形態を図１ないし図９を用いて説明する。図１に、第１実施形態に係るＰＬＬ回路１の回路図を示す。ＰＬＬ回路１は、ＰＬＬブロック２およびＶＣＯブロック３を備える。ＰＬＬブロック２は、リファレンスカウンタ２１、メインカウンタ２２、位相比較器２３、ロック検出器２４、チャージポンプ２５、ローパスフィルタ２６を備える。ＰＬＬ回路１には、クロック信号ＣＫＳ、データ信号ＤＡＴＡ、リセット信号ＬＥが入力される。ＰＬＬ回路１は３ｗｉｒｅ−ＰＬＬであり、クロック信号ＣＫＳ、データ信号ＤＡＴＡ、リセット信号ＬＥの３つの信号により設定周波数ｆＳの設定などの各種設定が行われる。リファレンスカウンタ２１には、入力クロック信号ＣＬＫＲが入力され、分周入力クロック信号ＣＬＫＮが出力される。メインカウンタ２２には、出力クロック信号ＣＬＫＯが入力され、分周内部クロック信号ＣＬＫＭが出力される。位相比較器２３には分周入力クロック信号ＣＬＫＮおよび分周内部クロック信号ＣＬＫＭが入力される。位相比較器２３から出力される位相差信号ＵＰおよびＤＮはチャージポンプ２５に入力され、チャージポンプ２５からは位相差電流ＩＰが出力される。位相差電流ＩＰはローパスフィルタ２６に入力され、ローパスフィルタ２６からは制御電圧ＶＴが出力され、ＶＣＯブロック３に入力される。また、位相比較器２３から出力される一致信号ＳＤは、ロック検出器２４に入力される。ロック検出器２４からはロック検出信号ＬＤが出力され、ＶＣＯブロック３に入力される。
【００１２】
ＶＣＯブロック３は、ＶＴ電圧検出部３１、セレクタ部３２、スイッチ部３３、ＶＣＯ（電圧制御型発振器）３４を備える。ＶＴ電圧検出部３１には制御電圧ＶＴが入力され、選択信号Ｖ１ないしＶ３が出力される。セレクタ部３２には、選択信号Ｖ１ないしＶ３、ロック検出信号ＬＤ、リセット信号ＬＥが入力され、バラクタ切替信号ＶＣ０ないしＶＣ３が出力される。スイッチ部３３には、バラクタ切替信号ＶＣ０ないしＶＣ３、制御電圧ＶＴが入力される。スイッチ部３３から出力された制御電圧ＶＴはＶＣＯ３４に入力され、ＶＣＯ３４からは出力クロック信号ＣＬＫＯが出力される。
【００１３】
図２に、ＶＣＯブロック３の詳細な回路図を示す。ＶＴ電圧検出部３１は、インバータＩＮＶ１およびＩＮＶ２と、デコーダ部４１を備える。インバータＩＮＶ１には制御電圧ＶＴが入力され、信号ＯＵＴ１が出力される。インバータＩＮＶ２には制御電圧ＶＴが入力され、信号ＯＵＴ２が出力される。インバータＩＮＶ１の論理閾値電圧は、後述する閾電圧Ｖｔｈ１に合わせた値（１（Ｖ））に調整される。インバータＩＮＶ１の信号ＯＵＴ１は、制御電圧ＶＴが１（Ｖ）よりも小さい時にはハイレベル、制御電圧ＶＴが１（Ｖ）よりも大きい時にはローレベルとなる。また、インバータＩＮＶ２の論理閾値電圧は、後述する閾電圧Ｖｔｈ２に合わせた値（２（Ｖ））に調整される。インバータＩＮＶ２の信号ＯＵＴ２は、制御電圧ＶＴが２（Ｖ）よりも小さい時にはハイレベル、制御電圧ＶＴが２（Ｖ）よりも大きい時にはローレベルとなる。
【００１４】
デコーダ部４１は、インバータＩＮＶ３ないしＩＮＶ５、ナンドゲートＮＤ１ないしＮＤ３を備える。ナンドゲートＮＤ１には、信号ＯＵＴ１がインバータＩＮＶ４を介して入力されると共に、信号ＯＵＴ２がインバータＩＮＶ５を介して入力され、選択信号Ｖ１が出力される。ナンドゲートＮＤ２には、信号ＯＵＴ１がインバータＩＮＶ３を介して入力されると共に、信号ＯＵＴ２が入力され、選択信号Ｖ２が出力される。ナンドゲートＮＤ３には、信号ＯＵＴ１およびＯＵＴ２が入力され、選択信号Ｖ３が出力される。デコーダ部４１によって、信号ＯＵＴ１およびＯＵＴ２がデコードされ、選択信号Ｖ１ないしＶ３が生成される。
【００１５】
図６に、デコーダ部４１によるデコード例を示す。制御電圧ＶＴが０（Ｖ）から１（Ｖ）の範囲では、選択信号Ｖ１およびＶ２がハイレベル、選択信号Ｖ３がローレベルとされる。また、制御電圧ＶＴが１（Ｖ）から２（Ｖ）の範囲では、選択信号Ｖ１およびＶ３がハイレベル、選択信号Ｖ２がローレベルとされる。また、制御電圧ＶＴが２（Ｖ）から３（Ｖ）の範囲では、選択信号Ｖ２およびＶ３がハイレベル、選択信号Ｖ１がローレベルとされる。
【００１６】
セレクタ部３２は、セレクタＳＬ０ないしＳＬ３を備える。セレクタＳＬ０ないしＳＬ３の各々には、ロック検出信号ＬＤおよびリセット信号ＬＥが入力される。また、セレクタＳＬ０には接地電圧ＶＳＳが入力され、セレクタＳＬ１には選択信号Ｖ１が入力され、セレクタＳＬ２には選択信号Ｖ２が入力され、セレクタＳＬ３には選択信号Ｖ３が入力される。セレクタＳＬ０から出力されるバラクタ切替信号ＶＣ０Ｂは、インバータＩＮＶ６で反転され、バラクタ切替信号ＶＣ０として出力される。インバータＩＮＶ６から出力されるバラクタ切替信号ＶＣ０は、スイッチＳＷ０の制御端子に入力される。また、セレクタＳＬ１ないしＳＬ３の各々からは、バラクタ切替信号ＶＣ１ないしＶＣ３が出力され、スイッチＳＷ１ないしＳＷ３の各々の制御端子に入力される。
【００１７】
スイッチ部３３は、スイッチＳＷ０ないしＳＷ３を備える。スイッチＳＷ０ないしＳＷ３の入力端子の各々には、制御電圧ＶＴが共通して入力される。また、スイッチＳＷ０ないしＳＷ３の出力端子の各々は、ＶＣＯ３４のバラクタＶＡ０ないしＶＡ３の入力端子の各々に接続される。スイッチＳＷ０ないしＳＷ３は、バラクタ切替信号ＶＣ０ないしＶＣ３がローレベルとされる期間においては導通状態とされ、ハイレベルとされる期間においては非導通状態とされるスイッチである。
【００１８】
ＶＣＯ３４は、インダクタＬ１およびＬ２、バラクタＶＡ０ないしＶＡ３、トランジスタＴｒ１およびＴｒ２、定電流源ＣＧ１を備える。インダクタＬ１およびＬ２の一端は、電源電圧ＶＣＣに共通に接続される。インダクタＬ１およびＬ２の他端には、バラクタＶＡ０ないしＶＡ３がそれぞれ接続されている。インダクタＬ１およびＬ２と、バラクタＶＡ０ないしＶＡ３によって、共振回路３５が構成される。
【００１９】
トランジスタＴｒ１およびＴｒ２のコレクタ端子は、共振回路３５に接続される。トランジスタＴｒ１のベース端子はトランジスタＴｒ２のコレクタ端子に接続され、トランジスタＴｒ２のベース端子はトランジスタＴｒ１のコレクタ端子に接続される。トランジスタＴｒ１およびＴｒ２のエミッタ端子は、定電流源ＣＧ１を介して接地電圧ＶＳＳに接続される。トランジスタＴｒ１およびＴｒ２によって、共振回路によって生成された発振信号が増幅される。トランジスタＴｒ２のコレクタ端子からは、増幅された発振信号が、出力クロック信号ＣＬＫＯとして出力される。
【００２０】
図３を用いて、セレクタ部３２に備えられるセレクタＳＬ１の回路構成について説明する。セレクタＳＬ１は、リセット機能付きフリップフロップ（以下フリップフロップ）ＦＦ１ａ、リセット機能付きラッチ（以下ラッチ）ＦＦ１ｂ、インバータＩＮＶ１１およびＩＮＶ１２、ナンドゲートＮＤ１１、遅延部ＤＰを備える。インバータＩＮＶ１１にはロック検出信号ＬＤが入力され、反転ロック検出信号ＬＤＸが出力される。フリップフロップＦＦ１ａのリセット端子Ｌにはリセット信号ＬＥが入力され、入力端子ＣＫにはロック検出信号ＬＤが入力され、反転入力端子ＸＣＫには反転ロック検出信号ＬＤＸが入力される。フリップフロップＦＦ１ａの出力端子Ｑからは信号ＬＯが出力され、反転出力端子ＱＸからは信号ＬＯの反転信号である反転信号ＬＯＸが出力される。また、フリップフロップＦＦ１ａの真理値表を図１０（Ａ）に示す。
【００２１】
遅延部ＤＰは、偶数段のインバータを備えており、入力信号に遅延時間を付与して出力する回路である。遅延部ＤＰにはロック検出信号ＬＤが入力され、遅延時間が付与された遅延ロック検出信号ＬＤＤが出力される。遅延部ＤＰは、ヒゲ状のスパイクノイズの発生を防止するための回路である。ナンドゲートＮＤ１１には、遅延ロック検出信号ＬＤＤおよび信号ＬＯＸが入力され、信号ＯＵＴが出力される。信号ＯＵＴは、インバータＩＮＶ１２で反転され、反転信号ＯＵＴＸとして出力される。
【００２２】
ラッチＦＦ１ｂのリセット端子Ｌにはリセット信号ＬＥが入力され、入力端子Ｄには選択信号Ｖ１が入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ１ｂの出力端子Ｑからは、バラクタ切替信号ＶＣ１が出力される。ラッチＦＦ１ｂは、反転信号ＯＵＴＸの立ち上がりエッジに応じて選択信号Ｖ１をラッチし、バラクタ切替信号ＶＣ１として出力する動作を行う。また、ラッチＦＦ１ｂの真理値表を図１０（Ｂ）に示す。なお、セレクタＳＬ２およびＳＬ３の構成も、セレクタＳＬ１の構成と同様であるため、ここでは詳細な説明は省略する。
【００２３】
また、セレクタＳＬ０の回路構成について説明する。セレクタＳＬ０は、図３のセレクタＳＬ１におけるラッチＦＦ１ｂに代えて、リセット機能付きラッチ（以下ラッチ）ＦＦ０ｂを備える。ラッチＦＦ０ｂのリセット端子Ｌにはリセット信号ＬＥが入力され、入力端子Ｄには接地電圧ＶＳＳが入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ０ｂの出力端子Ｑからは、バラクタ切替信号ＶＣ０Ｂが出力される。ラッチＦＦ０ｂは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳをラッチし、ローレベルのバラクタ切替信号ＶＣ０Ｂを出力する動作を行う。なお、セレクタＳＬ０のその他の構成は、セレクタＳＬ１の構成と同様であるため、ここでは詳細な説明は省略する。
【００２４】
図４を用いて、バラクタＶＡ０ないしＶＡ３について説明する。バラクタＶＡ０ないしＶＡ３は、制御電圧ＶＴの変化に応じて容量値が変化する可変容量素子である。バラクタＶＡ０は粗調整用バラクタであり、バラクタＶＡ１ないしＶＡ３は微調整用バラクタである。図４（Ａ）に、バラクタＶＡ０における、制御電圧ＶＴと容量値との関係を示す。バラクタＶＡ０は、容量可変範囲ＣＶ０を有する。バラクタＶＡ０の容量可変範囲ＣＶ０は、制御電圧ＶＴの電圧範囲（０〜３（Ｖ））と１対１に対応する。バラクタＶＡ０の容量可変範囲ＣＶ０は、複数の分割容量可変範囲ＣＶ０ａないしＣＶ０ｃに分割される。ここで、分割容量可変範囲ＣＶ０ｃとＣＶ０ｂとの境界を定める制御電圧ＶＴの値を、閾電圧Ｖｔｈ１と定義する。また、分割容量可変範囲ＣＶ０ａとＣＶ０ｂとの境界を定める制御電圧ＶＴの値を、閾電圧Ｖｔｈ２と定義する。第１実施形態の図４の例では、閾電圧Ｖｔｈ１＝１（Ｖ）、閾電圧Ｖｔｈ２＝２（Ｖ）とされる場合を説明する。
【００２５】
また、図４（Ｂ）に、バラクタＶＡ１ないしＶＡ３における、制御電圧ＶＴと容量値との関係を示す。バラクタＶＡ１ないしＶＡ３の各々は、容量可変範囲ＣＶ１ないしＣＶ３を有する。容量可変範囲ＣＶ１ないしＣＶ３の可変範囲は、バラクタＶＡ０の容量値の容量可変範囲ＣＶ０よりも小さい範囲とされる。また、容量可変範囲ＣＶ１ないしＣＶ３の範囲は、バラクタＶＡ０の容量可変範囲ＣＶ０をカバーするように、互いに異なる範囲に設定される。そして、バラクタＶＡ０の分割容量可変範囲ＣＶ０ａないしＣＶ０ｃの各々に対応するように、バラクタＶＡ１ないしＶＡ３の容量可変範囲ＣＶ１ないしＣＶ３が設定される。
【００２６】
図５を用いて、バラクタＶＡ０ないしＶＡ３における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を説明する。図５（Ａ）に、バラクタＶＡ０における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。バラクタＶＡ０は、周波数可変範囲ｆＶ０を有する。周波数可変範囲ｆＶ０は、複数の分割周波数可変範囲ｆＶ０ａないしｆＶ０ｃに分割される。また図５（Ｂ）に、バラクタＶＡ１ないしＶＡ３における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。バラクタＶＡ１ないしＶＡ３の各々は、周波数可変範囲ｆＶ１ないしｆＶ３を有する。そして、バラクタＶＡ０の分割周波数可変範囲ｆＶ０ａないしｆＶ０ｃの各々に対応するように、バラクタＶＡ１ないしＶＡ３の周波数可変範囲ｆＶ１ないしｆＶ３が設定される。
【００２７】
ＶＣＯ３４の動作を説明する。共振回路３５の発振周波数ｆＶＣＯは、インダクタＬ１およびＬ２のインダクタンスＬと、バラクタＶＡ０ないしＶＡ３の何れかが有する容量Ｃとにより、次式で与えられる。
ｆＶＣＯ＝１／（２π×（Ｌ×Ｃ）１／２）・・・（１）式
そして制御電圧ＶＴにより、バラクタＶＡ０ないしＶＡ３の容量を変化させることができ、出力クロック信号ＣＬＫＯの発振周波数ｆＶＣＯを制御することができる。
【００２８】
本発明に係るＰＬＬ回路１の動作を、図７および図８のフローと、図９のタイミングチャートを用いて説明する。
【００２９】
Ｓ１において、ＰＬＬ回路１の回路動作が開始される。Ｓ３において、設定周波数ｆＳの設定が行われる。設定周波数ｆＳの値は、ユーザ等によって、任意の値に設定可能とされる。設定周波数ｆＳの設定が完了することに応じて、ハイレベルのリセット信号ＬＥがＰＬＬ回路１に入力される（図９、時刻ｔ１）。
【００３０】
Ｓ５において、セレクタ部３２のセレクタＳＬ１ないしＳＬ３は、リセット信号ＬＥの立ち上がりエッジの入力によって、ハイレベルへリセットされる。よって、バラクタ切替信号ＶＣ１ないしＶＣ３はハイレベルとされ（矢印Ｙ１）、スイッチＳＷ１ないしＳＷ３は非導通状態とされる。また、セレクタＳＬ０から出力されるバラクタ切替信号ＶＣ０Ｂがハイレベルとされるため、インバータＩＮＶ６を介して出力されるバラクタ切替信号ＶＣ０がローレベルとされ（矢印Ｙ１）、スイッチＳＷ０は導通状態とされる。よって、リセット信号ＬＥの立ち上がりエッジに応じて、バラクタＶＡ１ないしＶＡ３の何れかを選択する設定から、バラクタＶＡ０を選択する設定に変更が行われる。そして、出力クロック信号ＣＬＫＯの粗調整段階（Ｓ５〜Ｓ１３）とされる。
【００３１】
Ｓ７において、ＰＬＬチューニングが行われる。ＰＬＬチューニングの動作について説明する。リファレンスカウンタ２１は、入力クロック信号ＣＬＫＲをＮ分周して、分周入力クロック信号ＣＬＫＮを出力する。またメインカウンタ２２は、出力クロック信号ＣＬＫＯをＭ分周して、分周内部クロック信号ＣＬＫＭを出力する。位相比較器２３は、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相比較を行い、位相比較結果に応じたパルス幅の位相差信号ＵＰ、ＤＮを出力する。
【００３２】
チャージポンプ２５は、位相差信号ＵＰ、ＤＮに応じ、ローパスフィルタ２６に対して正または負の位相差電流ＩＰを供給する。すなわち、位相差信号ＵＰが入力される場合には、正電流を供給し、位相差信号ＤＮが入力される場合には、負電流を供給する。ローパスフィルタ２６は、チャージポンプ２５が出力する位相差電流ＩＰを積分して制御電圧ＶＴを出力する。
【００３３】
ＶＣＯ３４は、ローパスフィルタ２６から出力される制御電圧ＶＴに応じた周波数の出力クロック信号ＣＬＫＯを生成する。そして、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相差が一定となるようにフィードバック制御される。これにより、出力クロック信号ＣＬＫＯの発振周波数ｆＶＣＯが設定周波数ｆＳに一致するように、ＰＬＬチューニングが行われる。
【００３４】
Ｓ９において、バラクタＶＡ０を用いた粗調整段階において、発振周波数ｆＶＣＯが設定周波数ｆＳにロックする（図９，時刻ｔ２）。この時の制御電圧ＶＴの値を、ロック制御電圧ＶＴＬ１と定義する。第１実施形態の説明例では、ロック制御電圧ＶＴＬ１が０．５（Ｖ）となる場合を説明する。
【００３５】
Ｓ１１において、ＶＴ電圧検出部３１で、選択信号Ｖ１ないしＶ３が設定される。ＶＴ電圧検出部３１は、入力される制御電圧ＶＴの値に応じて、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する回路である。具体的には、インバータＩＮＶ１およびＩＮＶ２を用いることにより、制御電圧ＶＴの値に対応する分割可変範囲を、分割容量可変範囲ＣＶ０ａないしＣＶ０ｃのうちから選択する。そして、デコーダ部４１を用いることにより、選択された分割可変範囲に対応するバラクタを選択するための選択信号Ｖ１ないしＶ３を生成する。
【００３６】
第１実施形態の例では、ロック制御電圧ＶＴＬ１が０．５（Ｖ）の場合を説明しているため、インバータＩＮＶ１から出力される信号ＯＵＴ１はハイレベル、インバータＩＮＶ２から出力される信号ＯＵＴ２はハイレベル、とされる。よって、図６のデコード例に示すように、選択信号Ｖ１およびＶ２はハイレベルとされ、選択信号Ｖ３はローレベルとされる。これにより、図４（Ａ）に示すように、ロック制御電圧ＶＴＬ１に対応する分割可変範囲として、分割容量可変範囲ＣＶ０ｃが選択される。そして、分割可変範囲ＣＶ０ｃに対応するバラクタとして、バラクタＶＡ３が選択される。
【００３７】
Ｓ１３において、ロック状態が所定時間ＬＴの間継続されることに応じて、ロック検出器２４からハイレベルのロック検出信号ＬＤが出力される。第１実施形態の例では、図９の時刻ｔ３においてロック検出が行われ、ロック検出信号ＬＤがハイレベルに遷移する。そして、粗調整段階から微調整段階（Ｓ１５〜Ｓ２９）へ移行する。
【００３８】
Ｓ１５において、セレクタ部３２で、バラクタ切替信号ＶＣ０ないしＶＣ３が生成される。バラクタ切替信号ＶＣ１ないしＶＣ３は、ロック検出信号ＬＤを用いて選択信号Ｖ１ないしＶ３をラッチすることによって生成される。また、バラクタ切替信号ＶＣ０は、ロック検出信号ＬＤを用いて接地電圧ＶＳＳをラッチすることによって生成される。
【００３９】
バラクタ切替信号ＶＣ１ないしＶＣ３の生成動作を説明する。図９の時刻ｔ３において、ロック検出信号ＬＤがハイレベルに遷移することに応じて、フリップフロップＦＦ１ａ（図３）から出力される反転信号ＬＯＸがハイレベルへ遷移する（矢印Ｙ３）。ナンドゲートＮＤ１１にはハイレベルの反転信号ＬＯＸおよびハイレベルの遅延ロック検出信号ＬＤＤが入力されるため、信号ＯＵＴはローレベルへ遷移し、反転信号ＯＵＴＸはハイレベルへ遷移する（矢印Ｙ５）。セレクタＳＬ１のラッチＦＦ１ｂでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ハイレベルの選択信号Ｖ１がラッチされ、バラクタ切替信号ＶＣ１がハイレベルに維持される（矢印Ｙ７）。同様に、セレクタＳＬ２では選択信号Ｖ２がラッチされ、バラクタ切替信号ＶＣ２がハイレベルに維持される（矢印Ｙ８）。同様に、セレクタＳＬ３では選択信号Ｖ３がラッチされ、バラクタ切替信号ＶＣ３がローレベルにされる（矢印Ｙ９）。これにより、微調整段階への移行時点（時刻ｔ３）での選択信号Ｖ１ないしＶ３の各々が、バラクタ切替信号ＶＣ１ないしＶＣ３としてラッチされる。
【００４０】
また、セレクタＳＬ０のラッチＦＦ０ｂでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳがラッチされることで、バラクタ切替信号ＶＣ０Ｂがローレベルへ遷移し、バラクタ切替信号ＶＣ０がハイレベルへ遷移する（矢印Ｙ１０）。これにより、微調整段階への移行時点（時刻ｔ３）において、ＶＴ電圧検出部３１によって選択されていたバラクタＶＡ３へ切り替える動作が行われる。
【００４１】
Ｓ１７（図８）において、スイッチＳＷ０ないしＳＷ３の切り替えにより、使用されるバラクタが切り替えられる。第１実施形態の説明例では、時刻ｔ４（図９）において、スイッチＳＷ３が導通状態とされ、スイッチＳＷ０は非導通状態とされることで、使用されるバラクタがバラクタＶＡ０からＶＡ３へ切り替えられる。このとき、制御電圧ＶＴがロック制御電圧ＶＴＬ１の状態で、バラクタＶＡ０からＶＡ３へ切り替わる。すると、切り替わり後におけるロック制御電圧ＶＴＬ１での発振周波数ｆＶＣＯは、設定周波数ｆＳからずれた異なる値となるため、ロックが外れる（図５，矢印Ｙ２０）。よって、時刻ｔ４（図９）において、ロック検出信号ＬＤはローレベルに遷移する。
【００４２】
Ｓ１９において、ロックが外れることに応じて、ＰＬＬの再チューニングが開始される。再チューニングでは、切り替え後のバラクタＶＡ３が用いられる。そして再チューニング中に、ＶＴ電圧検出部３１において、選択信号Ｖ１ないしＶ３が再設定される（Ｓ２０）。第１実施形態の例では、図５（Ｂ）に示すように、再チューニングにより、ロック制御電圧ＶＴＬ１からＶＴＬ２へ変化する（図５（Ｂ）、矢印Ｙ２１）。すると、制御電圧ＶＴの値が、閾電圧Ｖｔｈ１をまたぐように変化する。よって、図６のデコード例に示すように、選択信号Ｖ１およびＶ３はハイレベルとされ、選択信号Ｖ２はローレベルとされるように、選択信号Ｖ１ないしＶ３の値が変化する（図９、領域Ｒ０）。このように、再チューニング時において、制御電圧ＶＴの値が変化して閾電圧をまたぐ場合には、再チューニングの前後で選択信号Ｖ１ないしＶ３の値が変化してしまう。
【００４３】
Ｓ２１において、切り替え後のバラクタＶＡ３を使用して、発振周波数ｆＶＣＯが設定周波数ｆＳに再ロックする。このときの制御電圧ＶＴの値を、ロック制御電圧ＶＴＬ２と定義する（図５（Ｂ））。
【００４４】
Ｓ２５において、ロック検出器２４からロック検出信号ＬＤが再出力される。第１実施形態の例では、時刻ｔ５（図９）において、ロック検出信号ＬＤは再度ハイレベルへ遷移する。
【００４５】
再チューニング動作時での、セレクタ部３２でのラッチ動作について説明する。セレクタ部３２でのラッチのトリガ信号として、ロック検出信号ＬＤを用いる場合には、初回ロック時（時刻ｔ３）のみならず、再ロック時（時刻ｔ５）においてもラッチ動作が行われてしまう。すると、初回ロック時と再ロック時とで、選択信号Ｖ１ないしＶ３の値が異なっている場合には、微調整段階で用いられたバラクタと異なるバラクタに切り替えられてしまい、誤動作が発生してしまう。
【００４６】
しかし、第１実施形態では、セレクタ部３２でのラッチのトリガ信号として、反転信号ＯＵＴＸを使用している。反転信号ＯＵＴＸでは、再ロック時（時刻ｔ５）には、反転信号ＯＵＴＸに立ち上がりエッジが現れない（図９，領域Ｒ１）。これは、反転信号ＯＵＴＸが、ロック検出信号ＬＤの分周信号である反転信号ＬＯＸを用いて生成されているため、再ロック時のロック検出信号ＬＤの立ち上がりエッジが伝達されないためである。これにより、初回ロック時のバラクタの選択動作を、その後の再チューニング時においても維持することができる。
【００４７】
Ｓ２７において、再ロック時以降においても、再チューニング時に使用されたバラクタＶＡ３の選択が保持される。Ｓ２９において、そして、再チューニング時に使用されたバラクタＶＡ３で、発振周波数ｆＶＣＯの設定周波数ｆＳに対するロックが継続される（Ｓ２９）。
【００４８】
Ｓ３１において、新規なＰＬＬ周波数設定がＰＬＬ回路１で行われたか否かが判断される。新規なＰＬＬ周波数設定が行われていないと判断される場合（Ｓ３１：ＮＯ）には、Ｓ２７へ戻り、ロック状態が維持される。一方、新規なＰＬＬ周波数設定が入力されていると判断される場合（Ｓ３１：ＹＥＳ）には、Ｓ５へ戻り、新たなＰＬＬチューニング動作が開始される。Ｓ５に戻ると、セレクタ部３２は、設定周波数ｆＳの値の設定が完了してリセット信号ＬＥがハイレベルとされることに応じて、使用されるバラクタをバラクタＶＡ３からＶＡ０に切り替える。よって、微調整段階から粗調整段階へ再移行する。その後のフローについては、前述したフローと同様であるため、ここでは詳細な説明は省略する。
【００４９】
第２実施形態に係るＰＬＬ回路１Ｂについて図１１ないし図２３を用いて説明する。図１１に、第２実施形態に係るＰＬＬ回路１Ｂの回路図を示す。ＰＬＬ回路１Ｂは、ＰＬＬブロック２ＢおよびＶＣＯブロック３Ｂを備える。ＰＬＬブロック２Ｂは、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂ、位相比較器２３、ロック検出器２４、チャージポンプ２５、ローパスフィルタ２６を備える。
【００５０】
ＰＬＬ回路１Ｂには、クロック信号ＣＫ、データ信号ＤＡＴＡ、リセット信号ＬＥが入力される。
ＰＬＬ回路１Ｂは３ｗｉｒｅ−ＰＬＬ回路であり、クロック信号ＣＫ、データ信号ＤＡＴＡ、リセット信号ＬＥの３つの信号により設定周波数ｆＳの設定などの各種設定が行われる。リファレンスカウンタ２１Ｂには、入力クロック信号ＣＬＫＲが入力され、分周入力クロック信号ＣＬＫＮが出力される。メインカウンタ２２Ｂには、出力クロック信号ＣＬＫＯが入力され、分周内部クロック信号ＣＬＫＭが出力される。初期状態時、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂは初期設定分周値で動作する。位相比較器２３には分周入力クロック信号ＣＬＫＮおよび分周内部クロック信号ＣＬＫＭが入力される。位相比較器２３から出力される位相差信号ＵＰおよびＤＮはチャージポンプ２５に入力され、チャージポンプ２５からは位相差電流ＩＰが出力される。位相差電流ＩＰはローパスフィルタ２６に入力され、ローパスフィルタ２６からは制御電圧ＶＴが出力され、ＶＣＯブロック３Ｂに入力される。また、位相比較器２３から出力される一致信号ＳＤは、ロック検出器２４に入力される。ロック検出器２４からはロック検出信号ＬＤが出力され、ＶＣＯブロック３Ｂに入力される。
【００５１】
ＶＣＯブロック３Ｂは、ＶＴ電圧検出部３１、セレクタ部３２Ｂ、スイッチ部３３、ＶＣＯ（電圧制御型発振器）３４を備える。ＶＴ電圧検出部３１には制御電圧ＶＴが入力され、選択信号Ｖ１ないしＶ３が出力される。セレクタ部３２Ｂには、選択信号Ｖ１ないしＶ３、ロック検出信号ＬＤが入力され、バラクタ切替信号ＶＣ０ないしＶＣ３、ＰＬＬカウンタ制御信号ＰＣＣが出力される。スイッチ部３３には、バラクタ切替信号ＶＣ０ないしＶＣ３、制御電圧ＶＴが入力される。スイッチ部３３から出力された制御電圧ＶＴはＶＣＯ３４に入力され、ＶＣＯ３４からは出力クロック信号ＣＬＫＯが出力される。
【００５２】
図１２に、ＶＣＯブロック３Ｂの詳細な回路図を示す。ＶＴ電圧検出部３１は、インバータＩＮＶ１およびＩＮＶ２と、デコーダ部４１を備える。インバータＩＮＶ１には制御電圧ＶＴが入力され、信号ＯＵＴ１が出力される。インバータＩＮＶ２には制御電圧ＶＴが入力され、信号ＯＵＴ２が出力される。インバータＩＮＶ１の論理閾値電圧は、後述する閾電圧Ｖｔｈ１に合わせた値に調整される。インバータＩＮＶ１の信号ＯＵＴ１は、制御電圧ＶＴがＶｔｈ１よりも小さい時にはハイレベル、制御電圧ＶＴがＶｔｈ１よりも大きい時にはローレベルとなる。また、インバータＩＮＶ２の論理閾値電圧は、後述する閾電圧Ｖｔｈ２に合わせた値に調整される。インバータＩＮＶ２の信号ＯＵＴ２は、制御電圧ＶＴがＶｔｈ２よりも小さい時にはハイレベル、制御電圧ＶＴがＶｔｈ２よりも大きい時にはローレベルとなる。第２実施形態の説明例では、閾値電圧Ｖｔｈ１を１（Ｖ）、閾値電圧Ｖｔｈ２を２（Ｖ）とする。
【００５３】
デコーダ部４１は、インバータＩＮＶ３ないしＩＮＶ５、ナンドゲートＮＤ１ないしＮＤ３を備える。ナンドゲートＮＤ１には、信号ＯＵＴ１がインバータＩＮＶ４を介して入力されると共に、信号ＯＵＴ２がインバータＩＮＶ５を介して入力され、選択信号Ｖ１が出力される。ナンドゲートＮＤ２には、信号ＯＵＴ１がインバータＩＮＶ３を介して入力されると共に、信号ＯＵＴ２が入力され、選択信号Ｖ２が出力される。ナンドゲートＮＤ３には、信号ＯＵＴ１およびＯＵＴ２が入力され、選択信号Ｖ３が出力される。デコーダ部４１によって、信号ＯＵＴ１およびＯＵＴ２がデコードされ、選択信号Ｖ１ないしＶ３が生成される。
【００５４】
図６に、デコーダ部４１によるデコード例を示す。第２実施形態の説明例では、制御電圧ＶＴの変動範囲は０（Ｖ）から３（Ｖ）とする。制御電圧ＶＴが０（Ｖ）から１（Ｖ）の範囲では、選択信号Ｖ１およびＶ２がハイレベル、選択信号Ｖ３がローレベルとされる。また、制御電圧ＶＴが１（Ｖ）から２（Ｖ）の範囲では、選択信号Ｖ１およびＶ３がハイレベル、選択信号Ｖ２がローレベルとされる。また、制御電圧ＶＴが２（Ｖ）から３（Ｖ）の範囲では、選択信号Ｖ２およびＶ３がハイレベル、選択信号Ｖ１がローレベルとされる。
【００５５】
セレクタ部３２Ｂは、セレクタＳＬ０ＢないしＳＬ３Ｂを備える。セレクタＳＬ０ＢないしＳＬ３Ｂの各々には、ロック検出信号ＬＤが入力される。
また、セレクタＳＬ０Ｂには接地電圧ＶＳＳが入力され、セレクタＳＬ１Ｂには選択信号Ｖ１が入力され、セレクタＳＬ２Ｂには選択信号Ｖ２が入力され、セレクタＳＬ３Ｂには選択信号Ｖ３が入力される。セレクタＳＬ０Ｂから出力されるバラクタ切替信号ＶＣ０Ｂは、インバータＩＮＶ６で反転され、バラクタ切替信号ＶＣ０として出力される。インバータＩＮＶ６から出力されるバラクタ切替信号ＶＣ０は、スイッチＳＷ０の制御端子に入力され、かつＰＬＬカウンタ制御信号ＰＣＣとしてリファレンスカウンタ２１Ｂおよびメインカウンタ２２Ｂに入力される。
また、セレクタＳＬ１ＢないしＳＬ３Ｂの各々からは、バラクタ切替信号ＶＣ１ないしＶＣ３が出力され、スイッチＳＷ１ないしＳＷ３の各々の制御端子に入力される。
【００５６】
スイッチ部３３は、スイッチＳＷ０ないしＳＷ３を備える。スイッチＳＷ０ないしＳＷ３の入力端子の各々には、制御電圧ＶＴが共通して入力される。また、スイッチＳＷ０ないしＳＷ３の出力端子の各々は、ＶＣＯ３４のバラクタＶＡ０ないしＶＡ３の入力端子の各々に接続される。スイッチＳＷ０ないしＳＷ３は、バラクタ切替信号ＶＣ０ないしＶＣ３がローレベルとされる期間においては導通状態とされ、ハイレベルとされる期間においては非導通状態とされるスイッチである。
【００５７】
ＶＣＯ３４は、インダクタＬ１およびＬ２、バラクタＶＡ０ないしＶＡ３、トランジスタＴｒ１およびＴｒ２、定電流源ＣＧ１を備える。インダクタＬ１およびＬ２の一端は、電源電圧ＶＣＣに共通に接続される。インダクタＬ１およびＬ２の他端には、バラクタＶＡ０ないしＶＡ３がそれぞれ接続されている。インダクタＬ１およびＬ２と、バラクタＶＡ０ないしＶＡ３とを備えて、共振回路３５の一例を提供する。
【００５８】
トランジスタＴｒ１およびＴｒ２のコレクタ端子は、共振回路３５に接続される。トランジスタＴｒ１のベース端子はトランジスタＴｒ２のコレクタ端子に接続され、トランジスタＴｒ２のベース端子はトランジスタＴｒ１のコレクタ端子に接続される。トランジスタＴｒ１およびＴｒ２のエミッタ端子は、定電流源ＣＧ１を介して接地電圧ＶＳＳに接続される。トランジスタＴｒ１およびＴｒ２によって、共振回路によって生成された発振信号が増幅される。トランジスタＴｒ２のコレクタ端子からは、増幅された発振信号が、出力クロック信号ＣＬＫＯとして出力される。
【００５９】
図１３を用いて、セレクタ部３２Ｂに備えられるセレクタＳＬ１Ｂの回路構成について説明する。セレクタＳＬ１Ｂは、フリップフロップＦＦ１ａＢ、ラッチＦＦ１ｂＢ、インバータＩＮＶ１１およびＩＮＶ１２、ナンドゲートＮＤ１１、遅延部ＤＰを備える。インバータＩＮＶ１１にはロック検出信号ＬＤが入力され、反転ロック検出信号ＬＤＸが出力される。フリップフロップＦＦ１ａＢの入力端子ＣＫにはロック検出信号ＬＤが入力され、反転入力端子ＸＣＫには反転ロック検出信号ＬＤＸが入力される。フリップフロップＦＦ１ａＢの反転出力端子ＱＸからは反転信号ＬＯＸが出力される。また、フリップフロップＦＦ１ａＢの真理値表を図１５に示す。反転信号ＬＯＸの初期値はローレベルであり、ロック検出信号ＬＤにハイレベル、反転ロック検出信号ＬＤＸにローレベル信号が入力される度に反転信号ＬＯＸの出力はローレベルからハイレベルあるいはハイレベルからローレベルへと反転する。
【００６０】
遅延部ＤＰは、偶数段のインバータを備えており、入力信号に遅延時間を付与して出力する回路である。遅延部ＤＰにはロック検出信号ＬＤが入力され、遅延時間が付与された遅延ロック検出信号ＬＤＤが出力される。遅延部ＤＰは、ヒゲ状のスパイクノイズの発生を防止するための回路である。ナンドゲートＮＤ１１には、遅延ロック検出信号ＬＤＤおよび信号ＬＯＸが入力され、信号ＯＵＴが出力される。信号ＯＵＴは、インバータＩＮＶ１２で反転され、反転信号ＯＵＴＸとして出力される。
【００６１】
ラッチＦＦ１ｂＢの入力端子Ｄには選択信号Ｖ１が入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ１ｂＢの出力端子Ｑからは、バラクタ切替信号ＶＣ１が出力される。ラッチＦＦ１ｂＢは、反転信号ＯＵＴＸの立ち上がりエッジに応じて選択信号Ｖ１をラッチし、バラクタ切替信号ＶＣ１として出力する動作を行う。また、ラッチＦＦ１ｂＢの真理値表を図１６に示す。初期状態におけるバラクタ切替信号ＶＣ１はハイレベルである。クロック端子Ｇに信号が入力されない限り、バラクタ切替信号ＶＣ１は信号レベルを保持する。クロック端子Ｇに反転信号ＯＵＴＸが入力されるとともに、入力端子Ｄに選択信号Ｖ１が入力されると、出力端子Ｑから出力されるバラクタ切替信号ＶＣ１は入力値に応じて変化する。なお、セレクタＳＬ２ＢおよびＳＬ３Ｂの構成も、セレクタＳＬ１Ｂの構成と同様であるため、ここでは詳細な説明は省略する。
【００６２】
また、図１４を用いて、セレクタＳＬ０Ｂの回路構成について説明する。セレクタＳＬ０Ｂは、図１３のセレクタＳＬ１ＢにおけるラッチＦＦ１ｂＢに代えて、ラッチＦＦ０ｂを備える。ラッチＦＦ０ｂの入力端子Ｄには接地電圧ＶＳＳが入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ０ｂの出力端子Ｑからは、バラクタ切替信号ＶＣ０Ｂが出力される。ラッチＦＦ０ｂは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳをラッチし、ローレベルのバラクタ切替信号ＶＣ０Ｂを出力する動作を行う。なお、セレクタＳＬ０Ｂのその他の構成は、セレクタＳＬ１Ｂの構成と同様であるため、ここでは詳細な説明は省略する。
【００６３】
図１７および図１８を用いて、バラクタＶＡ０ないしＶＡ３について説明する。バラクタＶＡ０ないしＶＡ３は、制御電圧ＶＴの変化に応じて容量値が変化する可変容量素子である。バラクタＶＡ０は初期動作時使用バラクタであり、バラクタＶＡ１ないしＶＡ３は実動作時使用バラクタである。
【００６４】
図１７（Ａ）に、バラクタＶＡ１ないしＶＡ３における、制御電圧ＶＴと容量値との関係を示す。バラクタＶＡ１ないしＶＡ３の各々は、可変容量Ｃ１ないしＣ３を有する。可変容量Ｃ１ないしＣ３の容量可変範囲は、バラクタＶＡ０の容量値の容量可変範囲ＣＶ０に包含される。
バラクタＶＡ２の可変容量Ｃ２の可変領域の特性は（１）式に基づいて、制御電圧ＶＴの動作電圧の範囲内において、実現したい発振周波数帯域ｆ０において出力信号ＣＬＫＯをロックできるように設定される。実施形態の図１７（Ａ）の例では、制御電圧ＶＴの動作電圧の範囲が０Ｖから３Ｖの場合を説明する。
また、バラクタＶＡ１の可変容量Ｃ１はバラクタＶＡ２の可変容量Ｃ２から製造ばらつきの度合いだけ容量値を低く設定され、バラクタＶＡ３の可変容量Ｃ３はバラクタＶＡ２の可変容量Ｃ２から製造ばらつきの度合いだけ容量値を高く設定される。実施形態の図１７の例では、製造ばらつきの度合いが±２０％とされる場合を説明する。
【００６５】
図１７（Ｂ）に、バラクタＶＡ０における、制御電圧ＶＴと容量値との関係を示す。
Ｃ０ｂはバラクタＶＡ０について製造ばらつきがなかった場合の制御電圧ＶＴと容量Ｃ０の関係、Ｃ０ａはバラクタＶＡ０について製造ばらつきによりバラクタＶＡ０の容量Ｃ０が増加した場合の制御電圧ＶＴと容量Ｃ０の関係、Ｃ０ｃはバラクタＶＡ０について製造ばらつきによりバラクタＶＡ０の容量Ｃ０が減少した場合の制御電圧ＶＴと容量Ｃ０の関係である。制御電圧ＶＴと容量Ｃ０の関係はバラクタＶＡ０の製造ばらつきによりＣ０ａからＣ０ｃの範囲内で変動する。
【００６６】
ＶＣＯ回路に入力される制御電圧ＶＴの変動範囲を０Ｖから３Ｖとした時、バラクタＶＡ０は、容量可変範囲ＣＶ０を有する。バラクタＶＡ０の容量可変範囲ＣＶ０は、制御電圧ＶＴの電圧範囲（０〜３（Ｖ））と１対１に対応する。ＶＴの電圧変動範囲を３領域に分割する。０Ｖから閾電圧Ｖｔｈ１を領域ＶＴａと定義し、閾電圧Ｖｔｈ１から閾電圧Ｖｔｈ２までを領域ＶＴｂと定義し、閾電圧Ｖｔｈ２から３Ｖまでを領域ＶＴｃと定義する。第２実施形態の図１７の例では、閾電圧Ｖｔｈ１＝１（Ｖ）、閾電圧Ｖｔｈ２＝２（Ｖ）とされる場合を説明する。
【００６７】
製造ばらつきによる特性の変動がなかった場合のバラクタＶＡ０の特性Ｃ０ｂは、製造ばらつきにより特性がＣ０ａ、Ｃ０ｃへと変動した場合にも、制御電圧ＶＴの電圧変動範囲で、実現したい発振周波数帯域ｆ０において出力信号ＣＬＫＯをロックできるように設定される。また、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂの初期カウント値は、バラクタＶＡ０の特性がＣ０ｂであった場合に、容量可変範囲ＣＶ０において出力信号ＣＬＫＯの発振周波数ｆＶＣＯがロックされるように、あらかじめ設定される。この初期カウント値において出力信号ＣＬＫＯがロックされる周波数ｆＶＣＯを初期設定周波数ｆＳ０と定義する。
【００６８】
図１８を用いて、バラクタＶＡ０ないしＶＡ３における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を説明する。図１８（Ａ）に、バラクタＶＡ０における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。バラクタＶＡ０の容量Ｃ０が設計値通りであった場合の制御電圧ＶＴと発振周波数ｆＶＣＯとの関係をＶＡ０ｂ、バラクタＶＡ０の製造ばらつきにより可変容量Ｃ０が設計値＋２０％となり発振周波数ｆＶＣＯが最小となった場合の制御電圧ＶＴと発振周波数ｆＶＣＯとの関係をＶＡ０ａ、バラクタＶＡ０の製造ばらつきにより可変容量Ｃ０が設計値−２０％となり発振周波数ｆＶＣＯが最大となった場合の制御電圧ＶＴと発振周波数ｆＶＣＯとの関係をＶＡ０ｃとして示す。実施形態の図１８（Ａ）の例では、バラクタＶＡ０の特性がＶＡ０ｂであった場合において、出力信号ＣＬＫＯが初期設定周波数ｆＳ０でロックされる時の制御電圧ＶＴの電圧値ＶＴＬ０がＶｔｈ１とＶｔｈ２の平均値である１．５Ｖとされる場合を説明する。
【００６９】
制御電圧ＶＴと発振周波数ｆＶＣＯの関係はバラクタＶＡ０の製造ばらつきによりＶＡ０ａからＶＡ０ｃの範囲内で変動する。前記特性の変動により、出力信号ＣＬＫＯの周波数がｆＳ０の時にロックされる制御電圧ＶＴも変動する。出力信号ＣＬＫＯの周波数がｆＳ０の時にロックされた制御電圧ＶＴの電圧値をＶＴ電圧検出部３１で検波することで、製造ばらつき量が検出される。その製造ばらつき量によってセレクタ部３２Ｂから信号ＶＣ１ないしＶＣ３のうち適切な信号が出力され、実動作時にバラクタＶＡ１ないしＶＡ３のうち適切なバラクタがＶＣＯ３４の一要素として選択される。
【００７０】
また図１８（Ｂ）に、前記選択方式により、バラクタＶＡ１ないしＶＡ３が選択された場合の、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。実施形態の図１８（Ｂ）の例では、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係がＶＡ０ｂであった場合、すなわち、バラクタＶＡ０ないしＶＡ３の容量に製造ばらつきによる変動がなかった場合、発振周波数ｆＣＶＯ＝ｆＳ０時のロック制御電圧ＶＴＬ０は１．５Ｖであり、バラクタＶＡ２が選択される。この時ＶＣＯ３４を構成する可変容量の容量値Ｃは、バラクタＶＡ２の容量値Ｃ２である。この時の容量値Ｃと制御電圧ＶＴの関係をｆＶＡ２として図１８（Ｂ）に図示する。
【００７１】
制御電圧ＶＴと発振周波数ｆＶＣＯとの関係がＶＡ０ａであった場合、すなわち、バラクタＶＡ０ないしＶＡ３の容量が製造ばらつきにより＋２０％変動していた場合、発振周波数ｆＣＶＯ＝ｆＳ０時のロック制御電圧ＶＴＬ０は２．５Ｖであり、バラクタＶＡ１が選択される。この時可変容量の容量値Ｃは、バラクタＶＡ１の設計時の容量Ｃ１（＝０．８×Ｃ２）に製造ばらつきによる変動率１２０％を乗算することで得られ、Ｃ＝Ｃ１×１．２＝０．８×Ｃ２×１．２＝０．９６×Ｃ２である。この時の容量値Ｃと制御電圧ＶＴの関係をｆＶＡ１として図１８（Ｂ）に図示する。
【００７２】
制御電圧ＶＴと発振周波数ｆＶＣＯとの関係がＶＡ０ｃであった場合、すなわち、バラクタＶＡ０ないしＶＡ３の容量が製造ばらつきにより−２０％変動していた場合、発振周波数ｆＣＶＯ＝ｆＳ０時のロック制御電圧ＶＴＬ０は０．５Ｖであり、バラクタＶＡ３が選択される。可変容量の容量値Ｃは、バラクタＶＡ３の設計時の容量Ｃ３（＝１．２×Ｃ２）に製造ばらつきによる変動率８０％を乗算することで得られ、Ｃ＝Ｃ３×０．８＝１．２×Ｃ２×０．８＝０．９６×Ｃ２である。この時の容量値Ｃと制御電圧ＶＴの関係をｆＶＡ３として図１８（Ｂ）に図示する。
【００７３】
図１８（Ｂ）に示すように、製造ばらつきによりバラクタＶＡ０ないしＶＡ３の容量が変動した場合であっても、前記バラクタの選択方式による補正により、所望の発振周波数帯域ｆ０におけるロックを実現できる。
【００７４】
本発明に係るＰＬＬ回路１Ｂの動作を、図１９のフローと、図２０のタイミングチャートを用いて説明する。
【００７５】
Ｓ１において、ＰＬＬ回路１Ｂの回路動作が開始される。Ｓ３において、ＰＬＬ回路１Ｂの出力信号ＣＬＫＯの周波数ｆＶＣＯが実動作設定周波数ｆＳ１となるようにデータ信号ＤＡＴＡが入力される。実動作設定周波数ｆＳ１の値は、発振周波数帯域ｆ０の範囲において、ユーザ等によって、任意の値に設定可能とされる。データ信号の入力が完了することに応じて、ハイレベルのリセット信号ＬＥがＰＬＬ回路１Ｂに入力される（図２０、時刻ｔ１）。
【００７６】
Ｓ５において、出力信号ＣＬＫＯの周波数が初期設定周波数ｆＳ０となるように、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂのカウンタ値が設定される。
【００７７】
セレクタ部３２ＢのセレクタＳＬ０ＢないしＳＬ３Ｂは、回路動作開始時（図２０、時刻ｔ１）、あらかじめハイレベルへセットされている。よって、バラクタ切替信号ＶＣ１ないしＶＣ３はハイレベルとされ、スイッチＳＷ１ないしＳＷ３は非導通状態とされる。また、セレクタＳＬ０Ｂから出力されるバラクタ切替信号ＶＣ０Ｂがハイレベルとされるため、インバータＩＮＶ６を介して出力されるバラクタ切替信号ＶＣ０がローレベルとされスイッチＳＷ０は導通状態とされる。
【００７８】
Ｓ７において、ＰＬＬチューニングが行われる。ＰＬＬチューニングの動作について説明する。リファレンスカウンタ２１Ｂは、入力クロック信号ＣＬＫＲをＮ分周して、分周入力クロック信号ＣＬＫＮを出力する。またメインカウンタ２２Ｂは、出力クロック信号ＣＬＫＯをＭ分周して、分周内部クロック信号ＣＬＫＭを出力する。位相比較器２３は、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相比較を行い、位相比較結果に応じたパルス幅の位相差信号ＵＰ、ＤＮを出力する。
【００７９】
チャージポンプ２５は、位相差信号ＵＰ、ＤＮに応じ、ローパスフィルタ２６に対して正または負の位相差電流ＩＰを供給する。すなわち、位相差信号ＵＰが入力される場合には、正電流を供給し、位相差信号ＤＮが入力される場合には、負電流を供給する。ローパスフィルタ２６は、チャージポンプ２５が出力する位相差電流ＩＰを積分して制御電圧ＶＴを出力する。
【００８０】
ＶＣＯ３４は、ローパスフィルタ２６から出力される制御電圧ＶＴに応じた周波数の出力クロック信号ＣＬＫＯを生成する。そして、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相差が一定となるようにフィードバック制御される。これにより、出力クロック信号ＣＬＫＯの発振周波数ｆＶＣＯが設定周波数ｆＳに一致するように、ＰＬＬチューニングが行われる。
【００８１】
Ｓ９において、バラクタＶＡ０を用いた初期動作段階において、発振周波数ｆＶＣＯが初期設定周波数ｆＳ０にロックする（図２０，時刻ｔ２）。この時の制御電圧ＶＴの値を、ロック制御電圧ＶＴＬ０と定義する。第２実施形態の説明例では、バラクタＶＡ０ないしＶＡ３の容量が製造ばらつきにより−２０％変動しており、ロック制御電圧ＶＴＬ０が０．５（Ｖ）となる場合を説明する。
【００８２】
Ｓ１１において、ＶＴ電圧検出部３１で、選択信号Ｖ１ないしＶ３が設定される。ＶＴ電圧検出部３１は、入力される制御電圧ＶＴの値に応じて、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する回路である。具体的には、インバータＩＮＶ１およびＩＮＶ２を用いることにより、制御電圧ＶＴの電圧変動領域をＶＴａないしＶＴｃのうちから選択する。そして、デコーダ部４１を用いることにより、選択された分割可変範囲に対応するバラクタを選択するための選択信号Ｖ１ないしＶ３を生成する。
【００８３】
第２実施形態の例では、製造ばらつきによりバラクタＶＡ０ないしＶＡ３の容量が設計値より２０％低くロック制御電圧ＶＴＬ０が０．５（Ｖ）の場合を説明しているため、インバータＩＮＶ１から出力される信号ＯＵＴ１はハイレベル、インバータＩＮＶ２から出力される信号ＯＵＴ２はハイレベル、とされる。よって、図１５のデコード例に示すように、選択信号Ｖ１およびＶ２はハイレベルとされ、選択信号Ｖ３はローレベルとされる。これにより、図１８（Ａ）に示すように、製造ばらつき検波領域として０ＶとＶｔｈ１との間の領域ＶＴａが検波される。そして、製造ばらつきを補正するバラクタとして、バラクタＶＡ３が選択される。
【００８４】
Ｓ１３において、ロック状態が所定時間ＬＴの間継続されることに応じて、ロック検出器２４からハイレベルのロック検出信号ＬＤが出力される。第２実施形態の例では、図２０の時刻ｔ３においてロック検出が行われ、ロック検出信号ＬＤがハイレベルに遷移する。そして、初期動作段階から実動作段階（Ｓ１５〜Ｓ３１）へ移行する。
【００８５】
Ｓ１５において、セレクタ部３２Ｂで、バラクタ切替信号ＶＣ０ないしＶＣ３およびＰＬＬカウンタ制御信号が生成される。バラクタ切替信号ＶＣ１ないしＶＣ３は、ロック検出信号ＬＤを用いて選択信号Ｖ１ないしＶ３をラッチすることによって生成される。また、バラクタ切替信号ＶＣ０は、ロック検出信号ＬＤを用いて接地電圧ＶＳＳをラッチすることによって生成される。
【００８６】
バラクタ切替信号ＶＣ１ないしＶＣ３の生成動作を説明する。図２０の時刻ｔ３において、ロック検出信号ＬＤがハイレベルに遷移することに応じて、フリップフロップＦＦ１ａＢ（図１３）から出力される反転信号ＬＯＸがハイレベルへ遷移する（矢印Ｙ３）。ナンドゲートＮＤ１１にはハイレベルの反転信号ＬＯＸおよびハイレベルの遅延ロック検出信号ＬＤＤが入力されるため、信号ＯＵＴはローレベルへ遷移し、反転信号ＯＵＴＸはハイレベルへ遷移する（矢印Ｙ５）。セレクタＳＬ１ＢのラッチＦＦ１ｂＢでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ハイレベルの選択信号Ｖ１がラッチされ、バラクタ切替信号ＶＣ１がハイレベルに維持される（矢印Ｙ７）。同様に、セレクタＳＬ２Ｂでは選択信号Ｖ２がラッチされ、バラクタ切替信号ＶＣ２がハイレベルに維持される（矢印Ｙ８）。同様に、セレクタＳＬ３Ｂでは選択信号Ｖ３がラッチされ、バラクタ切替信号ＶＣ３がローレベルにされる（矢印Ｙ９）。これにより、実動作段階への移行時点（時刻ｔ３）での選択信号Ｖ１ないしＶ３の各々が、バラクタ切替信号ＶＣ１ないしＶＣ３としてラッチされる。
【００８７】
また、セレクタＳＬ０ＢのラッチＦＦ０ｂでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳがラッチされることで、バラクタ切替信号ＶＣ０Ｂがローレベルへ遷移し、バラクタ切替信号ＶＣ０がハイレベルへ遷移する（矢印Ｙ１０）。これにより、実動作段階への移行時点（時刻ｔ３）において、ＶＴ電圧検出部３１によって選択されていたバラクタＶＡ３へ切り替える動作が行われる。
【００８８】
Ｓ１７（図１９）において、スイッチＳＷ０ないしＳＷ３の切り替えにより、使用されるバラクタが切り替えられる。第２実施形態の説明例では、時刻ｔ４（図２０）において、スイッチＳＷ３が導通状態とされ、スイッチＳＷ０は非導通状態とされることで、使用されるバラクタがバラクタＶＡ０からＶＡ３へ切り替えられる。このとき、制御電圧ＶＴがロック制御電圧ＶＴＬ０の状態で、バラクタＶＡ０からＶＡ３へ切り替わる。すると、切り替わり後におけるロック制御電圧ＶＴＬ０での発振周波数ｆＶＣＯは、初期設定周波数ｆＳ０からずれた異なる値となるため、ロックが外れる。よって、時刻ｔ４（図２０）において、ロック検出信号ＬＤはローレベルに遷移する。
【００８９】
初期状態時、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂは初期設定周波数ｆＳ０に基づく初期カウント値で動作する（Ｓ５）。Ｓ１９において、ロック時に発生するＬＤ信号に応じてセレクタ部３２Ｂから出力されるハイレベルのＰＬＬカウンタ制御信号ＰＣＣが入力されると、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂは、外部からロードイネーブル信号ＬＥとともに入力されるデータ信号ＤＡＴＡに基づいて設定された分周値で動作を開始する。
【００９０】
図２１に第２実施形態の例における、リファレンスカウンタ２１Ｂおよびメインカウンタ２２Ｂの一部を示す。外部から入力されたシリアルデータ信号ＤＡＴＡはＰＬＬ内部のシフトレジスタによりパラレルデータに変換され、前記カウンタのラッチ１（４１）のデータ端子に入力される。そして、書き込み完了のロードイネーブル信号ＬＥが入力されるとラッチ１はデータを取り込み、次段のラッチ２（４２）にデータを出力する。ラッチ２は、初期状態時に初期設定周波数ｆＳ０に基づく初期カウント値を出力する。その初期カウント値でフリップフロップ（４３）が動作し、最初のロック動作を行う。ラッチ２は、ハイレベルのＰＬＬカウンタ制御信号ＰＣＣが入力されるまで、ラッチ１にデータが保持されているかに関わらず、初期値を維持する。ＶＣＯ０にて製造ばらつきを検波しロックすると、ＰＬＬカウンタ制御信号ＰＣＣがラッチ２に入力され（Ｓ１７）、ラッチ２はラッチ１から入力されたデータを取り込み、ラッチ２はフリップフロップにデータを出力し、フリップフロップは入力されたデータでの動作を開始する。
【００９１】
図２１および図２２にラッチ２の例を示す。図２１に初期状態時、ハイレベルのＰＬＬカウンタ制御信号ＰＣＣが入力されるまで、ローレベルを出力する初期値ロータイプのラッチ２（５０ａ）を示す。ラッチ２（５０ａ）は、トランスミッションゲート５１、５２、インバータ５３、５４、ＮＡＮＤゲート５５を備える。ラッチ２（５０ａ）には、データ信号ＤＡＴＡとＰＬＬカウンタ制御信号ＰＣＣが入力され、トランスミッションゲート５１、５２はＰＬＬカウンタ制御信号ＰＣＣにより制御される。初期状態時、ＰＬＬカウンタ制御信号ＰＣＣはローレベルとされ、データ信号ＤＡＴＡに関わらずラッチ２はローレベル信号を出力する。ハイレベルのＰＬＬカウンタ制御信号ＰＣＣが入力された後（図１８，Ｓ１５）、ラッチ２は入力データを出力する。図２２に初期状態時、ＰＬＬカウンタ制御信号ＰＣＣが入力されるまで、ハイレベルを出力する初期値ハイタイプのラッチ２（５０Ｂ）を示す。初期値ハイタイプのラッチ２（５０ｂ）は、初期値ロータイプのラッチ２（５０ａ）中のＮＡＮＤゲート５５に代え、ＮＯＲゲート５６を備える。ＰＬＬカウンタ制御信号ＰＣＣが、ローレベルの期間にラッチ２から出力される信号にかかわらず、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂは、初期カウント値に設定される。
【００９２】
Ｓ２１において、ロックが外れることに応じて、ＰＬＬの再チューニングが開始される。再チューニングでは、切り替え後のバラクタＶＡ３が用いられる。
【００９３】
Ｓ２３において、切り替え後のバラクタＶＡ３を使用して、発振周波数ｆＶＣＯが実動作設定周波数ｆＳ１に再ロックする。
【００９４】
Ｓ２５において、ロック検出器２４からロック検出信号ＬＤが再出力される。第２実施形態の例では、時刻ｔ５（図２０）において、ロック検出信号ＬＤは再度ハイレベルへ遷移する。
【００９５】
再チューニング動作時での、セレクタ部３２Ｂでのラッチ動作について説明する。セレクタ部３２Ｂでのラッチのトリガ信号として、ロック検出信号ＬＤを用いる場合には、初回ロック時（時刻ｔ３）のみならず、再ロック時（時刻ｔ５）においてもラッチ動作が行われてしまう。すると、初回ロック時と再ロック時とで、選択信号Ｖ１ないしＶ３の値が異なっている場合には、実動作段階で用いられたバラクタと異なるバラクタに切り替えられてしまい、誤動作が発生してしまう。
【００９６】
しかし、第２実施形態では、セレクタ部３２Ｂでのラッチのトリガ信号として、反転信号ＯＵＴＸを使用している。反転信号ＯＵＴＸでは、再ロック時（時刻ｔ５）には、反転信号ＯＵＴＸに立ち上がりエッジが現れない（図２０，領域Ｒ１）。これは、反転信号ＯＵＴＸが、ロック検出信号ＬＤの分周信号である反転信号ＬＯＸを用いて生成されているため、再ロック時のロック検出信号ＬＤの立ち上がりエッジが伝達されないためである。これにより、初回ロック時のバラクタの選択動作を、その後の再チューニング時においても維持することができる。
【００９７】
Ｓ２７において、再ロック時以降においても、再チューニング時に使用されたバラクタＶＡ３が選択され、セレクタ部３２Ｂでの選択は、Ｓ１５での選択が維持される。これにより、バラクタＶＡ３で、発振周波数ｆＶＣＯの実動作設定周波数ｆＳ１に対するロックが継続される（Ｓ２９）。
【００９８】
第１実施形態に係るＰＬＬ回路１の効果を説明する。ＰＬＬ回路１では、ＶＣＯ３４に、粗調整用のバラクタＶＡ０と、複数の微調整用のバラクタＶＡ１ないしＶＡ３が備えられる。そして、ＰＬＬチューニングが開始されると、バラクタＶＡ０が選択され、粗調整段階とされる。粗調整段階では、発振周波数帯域は広くされるが、変換感度（Ｋｖ）が高くなり位相雑音特性が悪化すると共に、制御電圧ＶＴに対する発振周波数ｆＶＣＯの変化の直線性が劣化する。そして、初回のロック検出が行われることに応じて、バラクタＶＡ１ないしＶＡ３の何れかが選択され、微調整段階へ移行する。微調整段階では、発振周波数帯域は狭くなるが、位相雑音特性および発振周波数ｆＶＣＯの変化の直線性が向上する。これにより、広周波数帯域で発振し、かつ低位相雑音特性および高直線性を有するＰＬＬ回路１を提供することができる。よって、ＰＬＬ回路１でのロックレンジが狭くなることや、製造ばらつきに対する発振周波数範囲のマージンが不足するなどの問題を防止することが可能となる。
【００９９】
また、第１実施形態に係るＰＬＬ回路１のセレクタＳＬ１では、フリップフロップＦＦ１ａは、入力されるロック検出信号を分周して反転信号ＬＯＸを出力する。また、ナンドゲートＮＤ１１およびインバータＩＮＶ１２により、反転信号ＬＯＸから反転信号ＯＵＴＸを生成する。そして、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ラッチＦＦ１ｂにおいて、選択信号Ｖ１をラッチする。また、セレクタＳＬ２およびＳＬ３においても同様して、選択信号Ｖ２およびＶ３がラッチされる。これにより、ロック検出信号ＬＤを分周した信号を用いて選択信号Ｖ１ないしＶ３のラッチを制御することで、初回ロック検出時に選択されたバラクタの選択動作を、再ロック検出以降も保持することができる。よって、再ロック検出後にバラクタの切り替えが行われないように、バラクタの切り替え制御を行うことができる。また、バラクタの切り替え制御にロック検出信号ＬＤを分周した信号を用いるため、信号の生成に必要なロジック回路の規模を小さくすることができ、チップ面積増加を抑えることが可能となる。
【０１００】
また、第１実施形態に係るＰＬＬ回路１では、バラクタの切り替え制御に、ロック検出信号ＬＤを使用している。そして、ＰＬＬブロック２およびＶＣＯブロック３は、ＰＬＬループを構成する上でセットで用いられる回路であることから、ロック検出信号ＬＤは必須の信号である。すると、必須の信号であるロック検出信号ＬＤを、バラクタの切り替え制御に流用することで、新規信号を不必要とすることができる。よって、バラクタの切り替え制御に用いる信号の生成に必要なロジック回路の規模を小さくすることができる。
【０１０１】
また、従来、複数のバラクタを切り替える制御を行う際に、バラクタを順次切り替えて行く制御を行う場合がある。この場合、切り替え実行回数は、最大でバラクタの数と一致することになる。しかし、第１実施形態に係るＰＬＬ回路１では、粗調整段階と微調整段階の２段階で切り替え制御を行うことができるため、切り替え動作を簡略化することが可能となる。
【０１０２】
また、第１実施形態に係るＰＬＬ回路１では、共振回路３５内において、スイッチＳＷ０ないしＳＷ３が、インダクタＬ１およびＬ２やバラクタＶＡ０ないしＶＡ３などと直列に接続されない構成とされる。よって、スイッチＳＷ０ないしＳＷ３のオン抵抗に起因して、位相雑音劣化が発生する事態を防止することができる。
【０１０３】
またロック検出器２４では、再ロック時の判定条件に比して、初回ロック時の判定条件を甘くするとしてもよい。初回ロックは、使用するバラクタを決定するためのロックであるため、正確にロックする必要がないためである。また、判定条件の甘い初回ロック検出用のロック検出器と、判定条件の厳しい再ロック検出用のロック検出器とを備え、使用するロック検出器を切り替えるとしてもよい。これにより、粗調整に必要な時間を短縮することが可能となる。
【０１０４】
第２実施形態に係るＰＬＬ回路１Ｂの効果を説明する。ＰＬＬ回路１Ｂでは、ＶＣＯ３４に、初期動作用のバラクタＶＡ０と、複数の実動作用のバラクタＶＡ１ないしＶＡ３が備えられる。そして、ＰＬＬチューニングが開始されると、バラクタＶＡ０が選択され、初期動作段階とされる。初期動作段階では、発振周波数帯域を広く設定し、許容される製造ばらつきの範囲内で初期動作時に確実にロックが行われるようにする。そして、初回のロック検出時のＶＴ電圧を検出することで、製造ばらつき量を検出する。製造ばらつき量に応じて、バラクタＶＡ１ないしＶＡ３のうち適切なバラクタが選択され、実動作段階へ移行する。実動作段階では、位相雑音特性および発振周波数ｆＶＣＯの変化の直線性が向上する。これにより、製造ばらつきを補正し、かつ低位相雑音特性および高直線性を有するＰＬＬ回路１Ｂを提供することができる。よって、ＰＬＬ回路１Ｂでの製造ばらつきに対する発振周波数範囲のマージンが不足するなどの問題を防止することが可能となる。
【０１０５】
また、第２実施形態に係るＰＬＬ回路１ＢのセレクタＳＬ１Ｂでは、フリップフロップＦＦ１ａＢは、入力されるロック検出信号ＬＤを分周して反転信号ＬＯＸを出力する。また、ナンドゲートＮＤ１１およびインバータＩＮＶ１２により、反転信号ＬＯＸから反転信号ＯＵＴＸを生成する。そして、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ラッチＦＦ１ｂＢにおいて、選択信号Ｖ１をラッチする。また、セレクタＳＬ２ＢおよびＳＬ３Ｂにおいても同様に、選択信号Ｖ２およびＶ３がラッチされる。これにより、ロック検出信号ＬＤを分周した信号を用いて選択信号Ｖ１ないしＶ３のラッチを制御することで、初回ロック検出時に選択されたバラクタの選択動作を、再ロック検出以降も保持することができる。よって、再ロック検出後にバラクタの切り替えが行われないように、バラクタの切り替え制御を行うことができる。また、バラクタの切り替え制御にロック検出信号ＬＤを分周した信号を用いるため、信号の生成に必要なロジック回路の規模を小さくすることができ、チップ面積増加を抑えることが可能となる。
【０１０６】
また、第２実施形態に係るＰＬＬ回路１Ｂでは、バラクタの切り替え制御に、ロック検出信号ＬＤを使用している。そして、ＰＬＬブロック２ＢおよびＶＣＯブロック３Ｂは、ＰＬＬループを構成する上でセットで用いられる回路であることから、ロック検出信号ＬＤは必須の信号である。すると、必須の信号であるロック検出信号ＬＤを、バラクタの切り替え制御に流用することで、新規信号を不必要とすることができる。よって、バラクタの切り替え制御に用いる信号の生成に必要なロジック回路の規模を小さくすることができる。
【０１０７】
また、従来、複数のバラクタを切り替える制御を行う際に、バラクタを順次切り替えて行く制御を行う場合がある。この場合、切り替え実行回数は、最大でバラクタの数と一致することになる。しかし、第２実施形態に係るＰＬＬ回路１Ｂでは、初期動作段階と実動作段階の２段階で切り替え制御を行うことができるため、切り替え動作を簡略化することが可能となる。
【０１０８】
また、第２実施形態に係るＰＬＬ回路１Ｂでは、共振回路３５内において、スイッチＳＷ０ないしＳＷ３が、インダクタＬ１およびＬ２やバラクタＶＡ０ないしＶＡ３などと直列に接続されない構成とされる。よって、スイッチＳＷ０ないしＳＷ３のオン抵抗に起因して、位相雑音劣化が発生する事態を防止することができる。
【０１０９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【０１１０】
例えば、ロック検出器２４では、再ロック時の判定条件に比して、初回ロック時の判定条件を甘くするとしてもよい。初回ロックは、使用するバラクタを決定するためのロックであるため、正確にロックする必要がないためである。また、判定条件の甘い初回ロック検出用のロック検出器と、判定条件の厳しい再ロック検出用のロック検出器とを備え、使用するロック検出器を切り替えるとしてもよい。これにより、初期動作段階に必要な時間を短縮することが可能となる。
【０１１１】
また、実使用時において、データ信号ＤＡＴＡの更新による発振周波数ｆＶＣＯの切り替わりの際に一時的にロック状態が解除されることも考えられる。この場合、ロック検出信号ＬＤは、一時的にローレベルとなった後ハイレベルに戻ることとなる。この場合にも、フリップフロップＦＦ１ａＢ（図１３）から出力される反転信号ＬＯＸの反転によるセレクタ部３２Ｂでのセレクタの誤った切換を防止することが有効である。初期化時におけるバラクタの選択の後は、セレクタ部３２Ｂへロック検出信号ＬＤの入力をマスクすること、セレクタ部３２Ｂから出力されるバラクタ切替信号の切り替えを抑止すること、初期化時に出力されたバラクタ切替信号を保持することなどにより、実動作時において、データ信号ＤＡＴＡの更新に伴い一時的にロック状態が解除された場合にも、バラクタの選択が誤って切り替えられてしまうことを防止することができる。
【０１１２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば第１実施形態と第２実施形態を同時に一つのＰＬＬ回路に適用することで、広帯域な周波数特性を有し、かつ、製造ばらつきがあっても安定した低位相雑音特性を確保したＰＬＬ回路が実現できる。
【０１１３】
また、インバータＩＮＶ１およびＩＮＶ２に代えて、コンパレータを用いてもよい。この場合、コンパレータの基準電圧に、閾電圧Ｖｔｈ１およびＶｔｈ２を用いればよい。
【０１１４】
なお、バラクタＶＡ０は第１の可変容量の一例、バラクタＶＡ１ないしＶＡ３は第２の可変容量の一例、ＶＴ電圧検出部３１は選択部の一例、選択信号Ｖ１ないしＶ３は第１選択信号の一例、フリップフロップＦＦ１ａは報知回路の一例、フリップフロップＦＦ１ａＢはロック報知回路の一例、ラッチＦＦ１ｂおよびＦＦ１ｂＢはラッチ回路の一例である。
【０１１５】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、前記第１の可変容量と前記複数の第２の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
入力される前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
入力される前記制御電圧に応じて、前記複数の第２の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
（付記２）
前記選択部は、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力し、
前記セレクタ部は、
前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第１選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする付記１に記載の位相同期ループ回路。
（付記３）
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする付記２に記載の位相同期ループ回路。
（付記４）
前記第１の可変容量の可変範囲は前記制御電圧の電圧範囲と１対１に対応し、
前記第１の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第２の可変容量の可変範囲が設定され、
前記選択部は、入力される前記制御電圧に対応する前記分割可変範囲を検出し、検出した前記分割可変範囲に対応する前記第２の可変容量を選択する
ことを特徴とする付記１ないし付記３の何れかに記載の位相同期ループ回路。
（付記５）
前記セレクタ部は、前記設定発振周波数の値を変更することに応じて、前記微調整段階から前記粗調整段階へ再移行する
ことを特徴とする付記１に記載の位相同期ループ回路。
（付記６）
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数に所定期間一致することを検出することで前記ロック検出を行い、
前記粗調整段階での前記所定期間は、前記微調整段階での前記所定期間よりも短くされる
ことを特徴とする付記１ないし付記５の何れかに記載の位相同期ループ回路。
（付記７）
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第２の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
（付記８）
初期化時に選択される第１の可変容量と、前記第１の可変容量の可変範囲に包含され動作仕様上必要とされる容量可変幅を有する複数の第２の可変容量とを備え、入力される制御電圧と前記第１の可変容量または前記複数の第２の可変容量のうち選択される可変容量とに応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
初期化時の前記制御電圧に応じて、前記複数の第２の可変容量のうち何れか１つを選択する選択部と
を備えることを特徴とする位相同期ループ回路。
（付記９）
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が前記基準周波数信号に応じた発振周波数にロックされているか否かを検出するロック検出部を備え、
前記選択部は、
初期化時の前記制御電圧の電圧レンジを検出して、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力する検出部と、
前記ロック検出部によるロック検出がされたことを報知するロック報知回路と、
前記第１選択信号と前記ロック報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路とを備えることを特徴とする付記８に記載の位相同期ループ回路。
（付記１０）
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記ロック報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする付記９に記載の位相同期ループ回路。
（付記１１）
前記第１の可変容量の可変範囲は、前記制御電圧の電圧範囲と１対１に対応し、前記動作仕様上必要とされる容量可変幅と製造ばらつきによる容量値のばらつきとを包含した範囲であり、
前記第１の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第２の可変容量の可変範囲が設定され、
前記選択部は、前記電圧制御型発振器の特性の製造によるばらつきに対応する前記第２の可変容量を選択する
ことを特徴とする付記８ないし付記１０の何れかに記載の位相同期ループ回路。
（付記１２）
前記基準周波数が入力され、前記初期化時には予め定められる設定周波数が出力される分周値に設定され、前記実動作時には分周値の変更が可能な第１分周器と、
前記出力信号が入力される第２分周器とを備え、
前記第１および第２分周から出力される信号は前記位相比較部に入力されることを特徴とする付記８ないし付記１１の少なくとも何れか１項に記載の位相同期ループ回路。
（付記１３）
第１の可変容量と、前記第１の可変容量の可変範囲に包含される複数の第２の可変容量とを備え、入力される制御電圧と前記第１の可変容量または前記複数の第２の可変容量のうち選択される可変容量とに応じた発振周波数を有する出力信号を生成して位相同期を行う位相同期ループの制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
初期化時に前記第１の可変容量を選択して位相同期を行うステップと、
初期化時の位相同期のステップに応じて生成される前記制御電圧に応じて、前記複数の第２の可変容量のうち何れか１つを選択するステップとを備えることを特徴とする位相同期ループ回路の制御方法。
【符号の説明】
【０１１６】
１、１Ｂ ＰＬＬ回路
２１ リファレンスカウンタ
２２ メインカウンタ
２４ ロック検出器
３１ ＶＴ電圧検出部
ＶＡ０ないしＶＡ３ バラクタ
Ｖ１ないしＶ３ 選択信号
ＳＬ０ないしＳＬ３、ＳＬ０ＢないしＳＬ３Ｂ セレクタ
ＦＦ１ａ、ＦＦ１ａＢ フリップフロップ
ＦＦ１ｂ、ＦＦ１ｂＢ ラッチ
【技術分野】
【０００１】
本発明は、広帯域の発振周波数帯域を有するＰＬＬ回路に関するものである。
【背景技術】
【０００２】
ＶＣＯ回路は、発振周波数帯域が広帯域であることが望まれる。一方、位相雑音および直線性の劣化を防ぐためには、発振周波数帯域を狭くすることが望ましい。そこで、従来では、複数のＶＣＯ回路や複数の可変容量素子を備え、設定発振周波数に対応するＶＣＯ回路や可変容量素子に切り替える技術が知られている。
【０００３】
また、低位相雑音特性を実現するには、変換感度を低くすることが有効である。しかしながら変換感度を低くすると、製造ばらつきによる素子特性変動による発振周波数帯域変動度合いによってロックレンジはずれ動作不具合となる可能性がある。そこで、ＶＣＯ回路を製造ばらつき検波結果より切り替える技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０５９９号公報
【特許文献２】特開２００３−１１０４２４号公報
【特許文献３】米国特許第７，２６８，６３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＶＣＯ回路や可変容量素子などを切り替える場合には、切り替えのための複雑な制御が必要となる場合がある。すると、切り替え制御回路の回路規模が大きくなり、半導体装置のチップサイズが増大するおそれがあるため問題である。
【０００６】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、広帯域の発振周波数帯域を有するＰＬＬ回路およびＰＬＬ回路の制御方法を提供することを提案する。
【課題を解決するための手段】
【０００７】
本開示の位相同期ループ回路は、第１の可変容量と、第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、複数の第２の可変容量の可変範囲は第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、第１の可変容量と複数の第２の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器を備える。また、入力される出力信号と基準周波数信号との位相比較結果に基づいて制御電圧を生成する位相比較部を備える。また、位相比較結果に基づいて、出力信号の発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部を備える。また、入力される制御電圧に応じて、複数の第２の可変容量のうちの何れを選択するかを決定する選択部を備える。また、ロック検出部の出力と選択部の出力とが入力され、出力信号の粗調整段階においては第１の可変容量を選択させ、粗調整段階において出力信号のロックが検出された場合に出力信号の微調整段階へ移行し、微調整段階においては微調整段階に移行する場合において選択部によって選択されていた第２の可変容量を選択させるセレクタ部を備えることを特徴とする。
【０００８】
また、本開示の位相同期ループ回路は、第１の可変容量と、前記第１の可変容量の可変範囲に包含され動作使用上必要とされる容量可変幅を有する複数の第２の可変容量とを備え、入力される制御電圧と前記第１の可変容量を有する出力信号を生成する電圧制御型発信器と、前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、初期化時の前記制御電圧に応じて、前記複数の第２の可変容量のうち何れか１つを選択する選択部とを備えることを特徴とする。
【発明の効果】
【０００９】
本開示のＰＬＬ回路によれば、チップサイズの増大を抑え、広帯域の発振周波数帯域を有することが可能なＰＬＬ回路及び製造ばらつきがあっても安定した低位層雑音特性を確保できるＰＬＬ回路を提供することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】ＰＬＬ回路１における一実施例の回路図である。
【図２】ＶＣＯブロック３における一実施例の回路図である。
【図３】セレクタＳＬ１における一実施例の回路図である。
【図４】バラクタにおける一実施例の特性図（その１）である。
【図５】バラクタにおける一実施例の特性図（その２）である。
【図６】デコーダ部４１における一実施例のデコード例である。
【図７】ＰＬＬ回路１における一実施例のフロー図（その１）である。
【図８】ＰＬＬ回路１における一実施例のフロー図（その２）である。
【図９】ＰＬＬ回路１における一実施例のタイミングチャートである。
【図１０】フリップフロップＦＦ１ａ、ラッチＦＦ１ｂにおける一実施例の真理値表である。
【図１１】ＰＬＬ回路１Ｂにおける一実施例の回路図である。
【図１２】ＶＣＯブロック３Ｂにおける一実施例の回路図である。
【図１３】セレクタＳＬ１Ｂにおける一実施例の回路図である。
【図１４】セレクタＳＬ０Ｂにおける一実施例の回路図である。
【図１５】フリップフロップＦＦ１ａＢにおける一実施例の真理値表である。
【図１６】ラッチＦＦ１ｂＢにおける一実施例の真理値表である。
【図１７】バラクタにおける一実施例の特性図（その１）である。
【図１８】バラクタにおける一実施例の特性図（その２）である。
【図１９】ＰＬＬ回路１Ｂにおける一実施例のフロー図である。
【図２０】ＰＬＬ回路１Ｂにおける一実施例のタイミングチャートである。
【図２１】リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂにおける一実施例の一部分である。
【図２２】リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂにおける一実施例の一部分の回路図（その１）である。
【図２３】リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂにおける一実施例の一部分の回路図（その２）である。
【発明を実施するための形態】
【００１１】
第１実施形態のＰＬＬ回路１に係る実施形態を図１ないし図９を用いて説明する。図１に、第１実施形態に係るＰＬＬ回路１の回路図を示す。ＰＬＬ回路１は、ＰＬＬブロック２およびＶＣＯブロック３を備える。ＰＬＬブロック２は、リファレンスカウンタ２１、メインカウンタ２２、位相比較器２３、ロック検出器２４、チャージポンプ２５、ローパスフィルタ２６を備える。ＰＬＬ回路１には、クロック信号ＣＫＳ、データ信号ＤＡＴＡ、リセット信号ＬＥが入力される。ＰＬＬ回路１は３ｗｉｒｅ−ＰＬＬであり、クロック信号ＣＫＳ、データ信号ＤＡＴＡ、リセット信号ＬＥの３つの信号により設定周波数ｆＳの設定などの各種設定が行われる。リファレンスカウンタ２１には、入力クロック信号ＣＬＫＲが入力され、分周入力クロック信号ＣＬＫＮが出力される。メインカウンタ２２には、出力クロック信号ＣＬＫＯが入力され、分周内部クロック信号ＣＬＫＭが出力される。位相比較器２３には分周入力クロック信号ＣＬＫＮおよび分周内部クロック信号ＣＬＫＭが入力される。位相比較器２３から出力される位相差信号ＵＰおよびＤＮはチャージポンプ２５に入力され、チャージポンプ２５からは位相差電流ＩＰが出力される。位相差電流ＩＰはローパスフィルタ２６に入力され、ローパスフィルタ２６からは制御電圧ＶＴが出力され、ＶＣＯブロック３に入力される。また、位相比較器２３から出力される一致信号ＳＤは、ロック検出器２４に入力される。ロック検出器２４からはロック検出信号ＬＤが出力され、ＶＣＯブロック３に入力される。
【００１２】
ＶＣＯブロック３は、ＶＴ電圧検出部３１、セレクタ部３２、スイッチ部３３、ＶＣＯ（電圧制御型発振器）３４を備える。ＶＴ電圧検出部３１には制御電圧ＶＴが入力され、選択信号Ｖ１ないしＶ３が出力される。セレクタ部３２には、選択信号Ｖ１ないしＶ３、ロック検出信号ＬＤ、リセット信号ＬＥが入力され、バラクタ切替信号ＶＣ０ないしＶＣ３が出力される。スイッチ部３３には、バラクタ切替信号ＶＣ０ないしＶＣ３、制御電圧ＶＴが入力される。スイッチ部３３から出力された制御電圧ＶＴはＶＣＯ３４に入力され、ＶＣＯ３４からは出力クロック信号ＣＬＫＯが出力される。
【００１３】
図２に、ＶＣＯブロック３の詳細な回路図を示す。ＶＴ電圧検出部３１は、インバータＩＮＶ１およびＩＮＶ２と、デコーダ部４１を備える。インバータＩＮＶ１には制御電圧ＶＴが入力され、信号ＯＵＴ１が出力される。インバータＩＮＶ２には制御電圧ＶＴが入力され、信号ＯＵＴ２が出力される。インバータＩＮＶ１の論理閾値電圧は、後述する閾電圧Ｖｔｈ１に合わせた値（１（Ｖ））に調整される。インバータＩＮＶ１の信号ＯＵＴ１は、制御電圧ＶＴが１（Ｖ）よりも小さい時にはハイレベル、制御電圧ＶＴが１（Ｖ）よりも大きい時にはローレベルとなる。また、インバータＩＮＶ２の論理閾値電圧は、後述する閾電圧Ｖｔｈ２に合わせた値（２（Ｖ））に調整される。インバータＩＮＶ２の信号ＯＵＴ２は、制御電圧ＶＴが２（Ｖ）よりも小さい時にはハイレベル、制御電圧ＶＴが２（Ｖ）よりも大きい時にはローレベルとなる。
【００１４】
デコーダ部４１は、インバータＩＮＶ３ないしＩＮＶ５、ナンドゲートＮＤ１ないしＮＤ３を備える。ナンドゲートＮＤ１には、信号ＯＵＴ１がインバータＩＮＶ４を介して入力されると共に、信号ＯＵＴ２がインバータＩＮＶ５を介して入力され、選択信号Ｖ１が出力される。ナンドゲートＮＤ２には、信号ＯＵＴ１がインバータＩＮＶ３を介して入力されると共に、信号ＯＵＴ２が入力され、選択信号Ｖ２が出力される。ナンドゲートＮＤ３には、信号ＯＵＴ１およびＯＵＴ２が入力され、選択信号Ｖ３が出力される。デコーダ部４１によって、信号ＯＵＴ１およびＯＵＴ２がデコードされ、選択信号Ｖ１ないしＶ３が生成される。
【００１５】
図６に、デコーダ部４１によるデコード例を示す。制御電圧ＶＴが０（Ｖ）から１（Ｖ）の範囲では、選択信号Ｖ１およびＶ２がハイレベル、選択信号Ｖ３がローレベルとされる。また、制御電圧ＶＴが１（Ｖ）から２（Ｖ）の範囲では、選択信号Ｖ１およびＶ３がハイレベル、選択信号Ｖ２がローレベルとされる。また、制御電圧ＶＴが２（Ｖ）から３（Ｖ）の範囲では、選択信号Ｖ２およびＶ３がハイレベル、選択信号Ｖ１がローレベルとされる。
【００１６】
セレクタ部３２は、セレクタＳＬ０ないしＳＬ３を備える。セレクタＳＬ０ないしＳＬ３の各々には、ロック検出信号ＬＤおよびリセット信号ＬＥが入力される。また、セレクタＳＬ０には接地電圧ＶＳＳが入力され、セレクタＳＬ１には選択信号Ｖ１が入力され、セレクタＳＬ２には選択信号Ｖ２が入力され、セレクタＳＬ３には選択信号Ｖ３が入力される。セレクタＳＬ０から出力されるバラクタ切替信号ＶＣ０Ｂは、インバータＩＮＶ６で反転され、バラクタ切替信号ＶＣ０として出力される。インバータＩＮＶ６から出力されるバラクタ切替信号ＶＣ０は、スイッチＳＷ０の制御端子に入力される。また、セレクタＳＬ１ないしＳＬ３の各々からは、バラクタ切替信号ＶＣ１ないしＶＣ３が出力され、スイッチＳＷ１ないしＳＷ３の各々の制御端子に入力される。
【００１７】
スイッチ部３３は、スイッチＳＷ０ないしＳＷ３を備える。スイッチＳＷ０ないしＳＷ３の入力端子の各々には、制御電圧ＶＴが共通して入力される。また、スイッチＳＷ０ないしＳＷ３の出力端子の各々は、ＶＣＯ３４のバラクタＶＡ０ないしＶＡ３の入力端子の各々に接続される。スイッチＳＷ０ないしＳＷ３は、バラクタ切替信号ＶＣ０ないしＶＣ３がローレベルとされる期間においては導通状態とされ、ハイレベルとされる期間においては非導通状態とされるスイッチである。
【００１８】
ＶＣＯ３４は、インダクタＬ１およびＬ２、バラクタＶＡ０ないしＶＡ３、トランジスタＴｒ１およびＴｒ２、定電流源ＣＧ１を備える。インダクタＬ１およびＬ２の一端は、電源電圧ＶＣＣに共通に接続される。インダクタＬ１およびＬ２の他端には、バラクタＶＡ０ないしＶＡ３がそれぞれ接続されている。インダクタＬ１およびＬ２と、バラクタＶＡ０ないしＶＡ３によって、共振回路３５が構成される。
【００１９】
トランジスタＴｒ１およびＴｒ２のコレクタ端子は、共振回路３５に接続される。トランジスタＴｒ１のベース端子はトランジスタＴｒ２のコレクタ端子に接続され、トランジスタＴｒ２のベース端子はトランジスタＴｒ１のコレクタ端子に接続される。トランジスタＴｒ１およびＴｒ２のエミッタ端子は、定電流源ＣＧ１を介して接地電圧ＶＳＳに接続される。トランジスタＴｒ１およびＴｒ２によって、共振回路によって生成された発振信号が増幅される。トランジスタＴｒ２のコレクタ端子からは、増幅された発振信号が、出力クロック信号ＣＬＫＯとして出力される。
【００２０】
図３を用いて、セレクタ部３２に備えられるセレクタＳＬ１の回路構成について説明する。セレクタＳＬ１は、リセット機能付きフリップフロップ（以下フリップフロップ）ＦＦ１ａ、リセット機能付きラッチ（以下ラッチ）ＦＦ１ｂ、インバータＩＮＶ１１およびＩＮＶ１２、ナンドゲートＮＤ１１、遅延部ＤＰを備える。インバータＩＮＶ１１にはロック検出信号ＬＤが入力され、反転ロック検出信号ＬＤＸが出力される。フリップフロップＦＦ１ａのリセット端子Ｌにはリセット信号ＬＥが入力され、入力端子ＣＫにはロック検出信号ＬＤが入力され、反転入力端子ＸＣＫには反転ロック検出信号ＬＤＸが入力される。フリップフロップＦＦ１ａの出力端子Ｑからは信号ＬＯが出力され、反転出力端子ＱＸからは信号ＬＯの反転信号である反転信号ＬＯＸが出力される。また、フリップフロップＦＦ１ａの真理値表を図１０（Ａ）に示す。
【００２１】
遅延部ＤＰは、偶数段のインバータを備えており、入力信号に遅延時間を付与して出力する回路である。遅延部ＤＰにはロック検出信号ＬＤが入力され、遅延時間が付与された遅延ロック検出信号ＬＤＤが出力される。遅延部ＤＰは、ヒゲ状のスパイクノイズの発生を防止するための回路である。ナンドゲートＮＤ１１には、遅延ロック検出信号ＬＤＤおよび信号ＬＯＸが入力され、信号ＯＵＴが出力される。信号ＯＵＴは、インバータＩＮＶ１２で反転され、反転信号ＯＵＴＸとして出力される。
【００２２】
ラッチＦＦ１ｂのリセット端子Ｌにはリセット信号ＬＥが入力され、入力端子Ｄには選択信号Ｖ１が入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ１ｂの出力端子Ｑからは、バラクタ切替信号ＶＣ１が出力される。ラッチＦＦ１ｂは、反転信号ＯＵＴＸの立ち上がりエッジに応じて選択信号Ｖ１をラッチし、バラクタ切替信号ＶＣ１として出力する動作を行う。また、ラッチＦＦ１ｂの真理値表を図１０（Ｂ）に示す。なお、セレクタＳＬ２およびＳＬ３の構成も、セレクタＳＬ１の構成と同様であるため、ここでは詳細な説明は省略する。
【００２３】
また、セレクタＳＬ０の回路構成について説明する。セレクタＳＬ０は、図３のセレクタＳＬ１におけるラッチＦＦ１ｂに代えて、リセット機能付きラッチ（以下ラッチ）ＦＦ０ｂを備える。ラッチＦＦ０ｂのリセット端子Ｌにはリセット信号ＬＥが入力され、入力端子Ｄには接地電圧ＶＳＳが入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ０ｂの出力端子Ｑからは、バラクタ切替信号ＶＣ０Ｂが出力される。ラッチＦＦ０ｂは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳをラッチし、ローレベルのバラクタ切替信号ＶＣ０Ｂを出力する動作を行う。なお、セレクタＳＬ０のその他の構成は、セレクタＳＬ１の構成と同様であるため、ここでは詳細な説明は省略する。
【００２４】
図４を用いて、バラクタＶＡ０ないしＶＡ３について説明する。バラクタＶＡ０ないしＶＡ３は、制御電圧ＶＴの変化に応じて容量値が変化する可変容量素子である。バラクタＶＡ０は粗調整用バラクタであり、バラクタＶＡ１ないしＶＡ３は微調整用バラクタである。図４（Ａ）に、バラクタＶＡ０における、制御電圧ＶＴと容量値との関係を示す。バラクタＶＡ０は、容量可変範囲ＣＶ０を有する。バラクタＶＡ０の容量可変範囲ＣＶ０は、制御電圧ＶＴの電圧範囲（０〜３（Ｖ））と１対１に対応する。バラクタＶＡ０の容量可変範囲ＣＶ０は、複数の分割容量可変範囲ＣＶ０ａないしＣＶ０ｃに分割される。ここで、分割容量可変範囲ＣＶ０ｃとＣＶ０ｂとの境界を定める制御電圧ＶＴの値を、閾電圧Ｖｔｈ１と定義する。また、分割容量可変範囲ＣＶ０ａとＣＶ０ｂとの境界を定める制御電圧ＶＴの値を、閾電圧Ｖｔｈ２と定義する。第１実施形態の図４の例では、閾電圧Ｖｔｈ１＝１（Ｖ）、閾電圧Ｖｔｈ２＝２（Ｖ）とされる場合を説明する。
【００２５】
また、図４（Ｂ）に、バラクタＶＡ１ないしＶＡ３における、制御電圧ＶＴと容量値との関係を示す。バラクタＶＡ１ないしＶＡ３の各々は、容量可変範囲ＣＶ１ないしＣＶ３を有する。容量可変範囲ＣＶ１ないしＣＶ３の可変範囲は、バラクタＶＡ０の容量値の容量可変範囲ＣＶ０よりも小さい範囲とされる。また、容量可変範囲ＣＶ１ないしＣＶ３の範囲は、バラクタＶＡ０の容量可変範囲ＣＶ０をカバーするように、互いに異なる範囲に設定される。そして、バラクタＶＡ０の分割容量可変範囲ＣＶ０ａないしＣＶ０ｃの各々に対応するように、バラクタＶＡ１ないしＶＡ３の容量可変範囲ＣＶ１ないしＣＶ３が設定される。
【００２６】
図５を用いて、バラクタＶＡ０ないしＶＡ３における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を説明する。図５（Ａ）に、バラクタＶＡ０における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。バラクタＶＡ０は、周波数可変範囲ｆＶ０を有する。周波数可変範囲ｆＶ０は、複数の分割周波数可変範囲ｆＶ０ａないしｆＶ０ｃに分割される。また図５（Ｂ）に、バラクタＶＡ１ないしＶＡ３における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。バラクタＶＡ１ないしＶＡ３の各々は、周波数可変範囲ｆＶ１ないしｆＶ３を有する。そして、バラクタＶＡ０の分割周波数可変範囲ｆＶ０ａないしｆＶ０ｃの各々に対応するように、バラクタＶＡ１ないしＶＡ３の周波数可変範囲ｆＶ１ないしｆＶ３が設定される。
【００２７】
ＶＣＯ３４の動作を説明する。共振回路３５の発振周波数ｆＶＣＯは、インダクタＬ１およびＬ２のインダクタンスＬと、バラクタＶＡ０ないしＶＡ３の何れかが有する容量Ｃとにより、次式で与えられる。
ｆＶＣＯ＝１／（２π×（Ｌ×Ｃ）１／２）・・・（１）式
そして制御電圧ＶＴにより、バラクタＶＡ０ないしＶＡ３の容量を変化させることができ、出力クロック信号ＣＬＫＯの発振周波数ｆＶＣＯを制御することができる。
【００２８】
本発明に係るＰＬＬ回路１の動作を、図７および図８のフローと、図９のタイミングチャートを用いて説明する。
【００２９】
Ｓ１において、ＰＬＬ回路１の回路動作が開始される。Ｓ３において、設定周波数ｆＳの設定が行われる。設定周波数ｆＳの値は、ユーザ等によって、任意の値に設定可能とされる。設定周波数ｆＳの設定が完了することに応じて、ハイレベルのリセット信号ＬＥがＰＬＬ回路１に入力される（図９、時刻ｔ１）。
【００３０】
Ｓ５において、セレクタ部３２のセレクタＳＬ１ないしＳＬ３は、リセット信号ＬＥの立ち上がりエッジの入力によって、ハイレベルへリセットされる。よって、バラクタ切替信号ＶＣ１ないしＶＣ３はハイレベルとされ（矢印Ｙ１）、スイッチＳＷ１ないしＳＷ３は非導通状態とされる。また、セレクタＳＬ０から出力されるバラクタ切替信号ＶＣ０Ｂがハイレベルとされるため、インバータＩＮＶ６を介して出力されるバラクタ切替信号ＶＣ０がローレベルとされ（矢印Ｙ１）、スイッチＳＷ０は導通状態とされる。よって、リセット信号ＬＥの立ち上がりエッジに応じて、バラクタＶＡ１ないしＶＡ３の何れかを選択する設定から、バラクタＶＡ０を選択する設定に変更が行われる。そして、出力クロック信号ＣＬＫＯの粗調整段階（Ｓ５〜Ｓ１３）とされる。
【００３１】
Ｓ７において、ＰＬＬチューニングが行われる。ＰＬＬチューニングの動作について説明する。リファレンスカウンタ２１は、入力クロック信号ＣＬＫＲをＮ分周して、分周入力クロック信号ＣＬＫＮを出力する。またメインカウンタ２２は、出力クロック信号ＣＬＫＯをＭ分周して、分周内部クロック信号ＣＬＫＭを出力する。位相比較器２３は、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相比較を行い、位相比較結果に応じたパルス幅の位相差信号ＵＰ、ＤＮを出力する。
【００３２】
チャージポンプ２５は、位相差信号ＵＰ、ＤＮに応じ、ローパスフィルタ２６に対して正または負の位相差電流ＩＰを供給する。すなわち、位相差信号ＵＰが入力される場合には、正電流を供給し、位相差信号ＤＮが入力される場合には、負電流を供給する。ローパスフィルタ２６は、チャージポンプ２５が出力する位相差電流ＩＰを積分して制御電圧ＶＴを出力する。
【００３３】
ＶＣＯ３４は、ローパスフィルタ２６から出力される制御電圧ＶＴに応じた周波数の出力クロック信号ＣＬＫＯを生成する。そして、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相差が一定となるようにフィードバック制御される。これにより、出力クロック信号ＣＬＫＯの発振周波数ｆＶＣＯが設定周波数ｆＳに一致するように、ＰＬＬチューニングが行われる。
【００３４】
Ｓ９において、バラクタＶＡ０を用いた粗調整段階において、発振周波数ｆＶＣＯが設定周波数ｆＳにロックする（図９，時刻ｔ２）。この時の制御電圧ＶＴの値を、ロック制御電圧ＶＴＬ１と定義する。第１実施形態の説明例では、ロック制御電圧ＶＴＬ１が０．５（Ｖ）となる場合を説明する。
【００３５】
Ｓ１１において、ＶＴ電圧検出部３１で、選択信号Ｖ１ないしＶ３が設定される。ＶＴ電圧検出部３１は、入力される制御電圧ＶＴの値に応じて、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する回路である。具体的には、インバータＩＮＶ１およびＩＮＶ２を用いることにより、制御電圧ＶＴの値に対応する分割可変範囲を、分割容量可変範囲ＣＶ０ａないしＣＶ０ｃのうちから選択する。そして、デコーダ部４１を用いることにより、選択された分割可変範囲に対応するバラクタを選択するための選択信号Ｖ１ないしＶ３を生成する。
【００３６】
第１実施形態の例では、ロック制御電圧ＶＴＬ１が０．５（Ｖ）の場合を説明しているため、インバータＩＮＶ１から出力される信号ＯＵＴ１はハイレベル、インバータＩＮＶ２から出力される信号ＯＵＴ２はハイレベル、とされる。よって、図６のデコード例に示すように、選択信号Ｖ１およびＶ２はハイレベルとされ、選択信号Ｖ３はローレベルとされる。これにより、図４（Ａ）に示すように、ロック制御電圧ＶＴＬ１に対応する分割可変範囲として、分割容量可変範囲ＣＶ０ｃが選択される。そして、分割可変範囲ＣＶ０ｃに対応するバラクタとして、バラクタＶＡ３が選択される。
【００３７】
Ｓ１３において、ロック状態が所定時間ＬＴの間継続されることに応じて、ロック検出器２４からハイレベルのロック検出信号ＬＤが出力される。第１実施形態の例では、図９の時刻ｔ３においてロック検出が行われ、ロック検出信号ＬＤがハイレベルに遷移する。そして、粗調整段階から微調整段階（Ｓ１５〜Ｓ２９）へ移行する。
【００３８】
Ｓ１５において、セレクタ部３２で、バラクタ切替信号ＶＣ０ないしＶＣ３が生成される。バラクタ切替信号ＶＣ１ないしＶＣ３は、ロック検出信号ＬＤを用いて選択信号Ｖ１ないしＶ３をラッチすることによって生成される。また、バラクタ切替信号ＶＣ０は、ロック検出信号ＬＤを用いて接地電圧ＶＳＳをラッチすることによって生成される。
【００３９】
バラクタ切替信号ＶＣ１ないしＶＣ３の生成動作を説明する。図９の時刻ｔ３において、ロック検出信号ＬＤがハイレベルに遷移することに応じて、フリップフロップＦＦ１ａ（図３）から出力される反転信号ＬＯＸがハイレベルへ遷移する（矢印Ｙ３）。ナンドゲートＮＤ１１にはハイレベルの反転信号ＬＯＸおよびハイレベルの遅延ロック検出信号ＬＤＤが入力されるため、信号ＯＵＴはローレベルへ遷移し、反転信号ＯＵＴＸはハイレベルへ遷移する（矢印Ｙ５）。セレクタＳＬ１のラッチＦＦ１ｂでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ハイレベルの選択信号Ｖ１がラッチされ、バラクタ切替信号ＶＣ１がハイレベルに維持される（矢印Ｙ７）。同様に、セレクタＳＬ２では選択信号Ｖ２がラッチされ、バラクタ切替信号ＶＣ２がハイレベルに維持される（矢印Ｙ８）。同様に、セレクタＳＬ３では選択信号Ｖ３がラッチされ、バラクタ切替信号ＶＣ３がローレベルにされる（矢印Ｙ９）。これにより、微調整段階への移行時点（時刻ｔ３）での選択信号Ｖ１ないしＶ３の各々が、バラクタ切替信号ＶＣ１ないしＶＣ３としてラッチされる。
【００４０】
また、セレクタＳＬ０のラッチＦＦ０ｂでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳがラッチされることで、バラクタ切替信号ＶＣ０Ｂがローレベルへ遷移し、バラクタ切替信号ＶＣ０がハイレベルへ遷移する（矢印Ｙ１０）。これにより、微調整段階への移行時点（時刻ｔ３）において、ＶＴ電圧検出部３１によって選択されていたバラクタＶＡ３へ切り替える動作が行われる。
【００４１】
Ｓ１７（図８）において、スイッチＳＷ０ないしＳＷ３の切り替えにより、使用されるバラクタが切り替えられる。第１実施形態の説明例では、時刻ｔ４（図９）において、スイッチＳＷ３が導通状態とされ、スイッチＳＷ０は非導通状態とされることで、使用されるバラクタがバラクタＶＡ０からＶＡ３へ切り替えられる。このとき、制御電圧ＶＴがロック制御電圧ＶＴＬ１の状態で、バラクタＶＡ０からＶＡ３へ切り替わる。すると、切り替わり後におけるロック制御電圧ＶＴＬ１での発振周波数ｆＶＣＯは、設定周波数ｆＳからずれた異なる値となるため、ロックが外れる（図５，矢印Ｙ２０）。よって、時刻ｔ４（図９）において、ロック検出信号ＬＤはローレベルに遷移する。
【００４２】
Ｓ１９において、ロックが外れることに応じて、ＰＬＬの再チューニングが開始される。再チューニングでは、切り替え後のバラクタＶＡ３が用いられる。そして再チューニング中に、ＶＴ電圧検出部３１において、選択信号Ｖ１ないしＶ３が再設定される（Ｓ２０）。第１実施形態の例では、図５（Ｂ）に示すように、再チューニングにより、ロック制御電圧ＶＴＬ１からＶＴＬ２へ変化する（図５（Ｂ）、矢印Ｙ２１）。すると、制御電圧ＶＴの値が、閾電圧Ｖｔｈ１をまたぐように変化する。よって、図６のデコード例に示すように、選択信号Ｖ１およびＶ３はハイレベルとされ、選択信号Ｖ２はローレベルとされるように、選択信号Ｖ１ないしＶ３の値が変化する（図９、領域Ｒ０）。このように、再チューニング時において、制御電圧ＶＴの値が変化して閾電圧をまたぐ場合には、再チューニングの前後で選択信号Ｖ１ないしＶ３の値が変化してしまう。
【００４３】
Ｓ２１において、切り替え後のバラクタＶＡ３を使用して、発振周波数ｆＶＣＯが設定周波数ｆＳに再ロックする。このときの制御電圧ＶＴの値を、ロック制御電圧ＶＴＬ２と定義する（図５（Ｂ））。
【００４４】
Ｓ２５において、ロック検出器２４からロック検出信号ＬＤが再出力される。第１実施形態の例では、時刻ｔ５（図９）において、ロック検出信号ＬＤは再度ハイレベルへ遷移する。
【００４５】
再チューニング動作時での、セレクタ部３２でのラッチ動作について説明する。セレクタ部３２でのラッチのトリガ信号として、ロック検出信号ＬＤを用いる場合には、初回ロック時（時刻ｔ３）のみならず、再ロック時（時刻ｔ５）においてもラッチ動作が行われてしまう。すると、初回ロック時と再ロック時とで、選択信号Ｖ１ないしＶ３の値が異なっている場合には、微調整段階で用いられたバラクタと異なるバラクタに切り替えられてしまい、誤動作が発生してしまう。
【００４６】
しかし、第１実施形態では、セレクタ部３２でのラッチのトリガ信号として、反転信号ＯＵＴＸを使用している。反転信号ＯＵＴＸでは、再ロック時（時刻ｔ５）には、反転信号ＯＵＴＸに立ち上がりエッジが現れない（図９，領域Ｒ１）。これは、反転信号ＯＵＴＸが、ロック検出信号ＬＤの分周信号である反転信号ＬＯＸを用いて生成されているため、再ロック時のロック検出信号ＬＤの立ち上がりエッジが伝達されないためである。これにより、初回ロック時のバラクタの選択動作を、その後の再チューニング時においても維持することができる。
【００４７】
Ｓ２７において、再ロック時以降においても、再チューニング時に使用されたバラクタＶＡ３の選択が保持される。Ｓ２９において、そして、再チューニング時に使用されたバラクタＶＡ３で、発振周波数ｆＶＣＯの設定周波数ｆＳに対するロックが継続される（Ｓ２９）。
【００４８】
Ｓ３１において、新規なＰＬＬ周波数設定がＰＬＬ回路１で行われたか否かが判断される。新規なＰＬＬ周波数設定が行われていないと判断される場合（Ｓ３１：ＮＯ）には、Ｓ２７へ戻り、ロック状態が維持される。一方、新規なＰＬＬ周波数設定が入力されていると判断される場合（Ｓ３１：ＹＥＳ）には、Ｓ５へ戻り、新たなＰＬＬチューニング動作が開始される。Ｓ５に戻ると、セレクタ部３２は、設定周波数ｆＳの値の設定が完了してリセット信号ＬＥがハイレベルとされることに応じて、使用されるバラクタをバラクタＶＡ３からＶＡ０に切り替える。よって、微調整段階から粗調整段階へ再移行する。その後のフローについては、前述したフローと同様であるため、ここでは詳細な説明は省略する。
【００４９】
第２実施形態に係るＰＬＬ回路１Ｂについて図１１ないし図２３を用いて説明する。図１１に、第２実施形態に係るＰＬＬ回路１Ｂの回路図を示す。ＰＬＬ回路１Ｂは、ＰＬＬブロック２ＢおよびＶＣＯブロック３Ｂを備える。ＰＬＬブロック２Ｂは、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂ、位相比較器２３、ロック検出器２４、チャージポンプ２５、ローパスフィルタ２６を備える。
【００５０】
ＰＬＬ回路１Ｂには、クロック信号ＣＫ、データ信号ＤＡＴＡ、リセット信号ＬＥが入力される。
ＰＬＬ回路１Ｂは３ｗｉｒｅ−ＰＬＬ回路であり、クロック信号ＣＫ、データ信号ＤＡＴＡ、リセット信号ＬＥの３つの信号により設定周波数ｆＳの設定などの各種設定が行われる。リファレンスカウンタ２１Ｂには、入力クロック信号ＣＬＫＲが入力され、分周入力クロック信号ＣＬＫＮが出力される。メインカウンタ２２Ｂには、出力クロック信号ＣＬＫＯが入力され、分周内部クロック信号ＣＬＫＭが出力される。初期状態時、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂは初期設定分周値で動作する。位相比較器２３には分周入力クロック信号ＣＬＫＮおよび分周内部クロック信号ＣＬＫＭが入力される。位相比較器２３から出力される位相差信号ＵＰおよびＤＮはチャージポンプ２５に入力され、チャージポンプ２５からは位相差電流ＩＰが出力される。位相差電流ＩＰはローパスフィルタ２６に入力され、ローパスフィルタ２６からは制御電圧ＶＴが出力され、ＶＣＯブロック３Ｂに入力される。また、位相比較器２３から出力される一致信号ＳＤは、ロック検出器２４に入力される。ロック検出器２４からはロック検出信号ＬＤが出力され、ＶＣＯブロック３Ｂに入力される。
【００５１】
ＶＣＯブロック３Ｂは、ＶＴ電圧検出部３１、セレクタ部３２Ｂ、スイッチ部３３、ＶＣＯ（電圧制御型発振器）３４を備える。ＶＴ電圧検出部３１には制御電圧ＶＴが入力され、選択信号Ｖ１ないしＶ３が出力される。セレクタ部３２Ｂには、選択信号Ｖ１ないしＶ３、ロック検出信号ＬＤが入力され、バラクタ切替信号ＶＣ０ないしＶＣ３、ＰＬＬカウンタ制御信号ＰＣＣが出力される。スイッチ部３３には、バラクタ切替信号ＶＣ０ないしＶＣ３、制御電圧ＶＴが入力される。スイッチ部３３から出力された制御電圧ＶＴはＶＣＯ３４に入力され、ＶＣＯ３４からは出力クロック信号ＣＬＫＯが出力される。
【００５２】
図１２に、ＶＣＯブロック３Ｂの詳細な回路図を示す。ＶＴ電圧検出部３１は、インバータＩＮＶ１およびＩＮＶ２と、デコーダ部４１を備える。インバータＩＮＶ１には制御電圧ＶＴが入力され、信号ＯＵＴ１が出力される。インバータＩＮＶ２には制御電圧ＶＴが入力され、信号ＯＵＴ２が出力される。インバータＩＮＶ１の論理閾値電圧は、後述する閾電圧Ｖｔｈ１に合わせた値に調整される。インバータＩＮＶ１の信号ＯＵＴ１は、制御電圧ＶＴがＶｔｈ１よりも小さい時にはハイレベル、制御電圧ＶＴがＶｔｈ１よりも大きい時にはローレベルとなる。また、インバータＩＮＶ２の論理閾値電圧は、後述する閾電圧Ｖｔｈ２に合わせた値に調整される。インバータＩＮＶ２の信号ＯＵＴ２は、制御電圧ＶＴがＶｔｈ２よりも小さい時にはハイレベル、制御電圧ＶＴがＶｔｈ２よりも大きい時にはローレベルとなる。第２実施形態の説明例では、閾値電圧Ｖｔｈ１を１（Ｖ）、閾値電圧Ｖｔｈ２を２（Ｖ）とする。
【００５３】
デコーダ部４１は、インバータＩＮＶ３ないしＩＮＶ５、ナンドゲートＮＤ１ないしＮＤ３を備える。ナンドゲートＮＤ１には、信号ＯＵＴ１がインバータＩＮＶ４を介して入力されると共に、信号ＯＵＴ２がインバータＩＮＶ５を介して入力され、選択信号Ｖ１が出力される。ナンドゲートＮＤ２には、信号ＯＵＴ１がインバータＩＮＶ３を介して入力されると共に、信号ＯＵＴ２が入力され、選択信号Ｖ２が出力される。ナンドゲートＮＤ３には、信号ＯＵＴ１およびＯＵＴ２が入力され、選択信号Ｖ３が出力される。デコーダ部４１によって、信号ＯＵＴ１およびＯＵＴ２がデコードされ、選択信号Ｖ１ないしＶ３が生成される。
【００５４】
図６に、デコーダ部４１によるデコード例を示す。第２実施形態の説明例では、制御電圧ＶＴの変動範囲は０（Ｖ）から３（Ｖ）とする。制御電圧ＶＴが０（Ｖ）から１（Ｖ）の範囲では、選択信号Ｖ１およびＶ２がハイレベル、選択信号Ｖ３がローレベルとされる。また、制御電圧ＶＴが１（Ｖ）から２（Ｖ）の範囲では、選択信号Ｖ１およびＶ３がハイレベル、選択信号Ｖ２がローレベルとされる。また、制御電圧ＶＴが２（Ｖ）から３（Ｖ）の範囲では、選択信号Ｖ２およびＶ３がハイレベル、選択信号Ｖ１がローレベルとされる。
【００５５】
セレクタ部３２Ｂは、セレクタＳＬ０ＢないしＳＬ３Ｂを備える。セレクタＳＬ０ＢないしＳＬ３Ｂの各々には、ロック検出信号ＬＤが入力される。
また、セレクタＳＬ０Ｂには接地電圧ＶＳＳが入力され、セレクタＳＬ１Ｂには選択信号Ｖ１が入力され、セレクタＳＬ２Ｂには選択信号Ｖ２が入力され、セレクタＳＬ３Ｂには選択信号Ｖ３が入力される。セレクタＳＬ０Ｂから出力されるバラクタ切替信号ＶＣ０Ｂは、インバータＩＮＶ６で反転され、バラクタ切替信号ＶＣ０として出力される。インバータＩＮＶ６から出力されるバラクタ切替信号ＶＣ０は、スイッチＳＷ０の制御端子に入力され、かつＰＬＬカウンタ制御信号ＰＣＣとしてリファレンスカウンタ２１Ｂおよびメインカウンタ２２Ｂに入力される。
また、セレクタＳＬ１ＢないしＳＬ３Ｂの各々からは、バラクタ切替信号ＶＣ１ないしＶＣ３が出力され、スイッチＳＷ１ないしＳＷ３の各々の制御端子に入力される。
【００５６】
スイッチ部３３は、スイッチＳＷ０ないしＳＷ３を備える。スイッチＳＷ０ないしＳＷ３の入力端子の各々には、制御電圧ＶＴが共通して入力される。また、スイッチＳＷ０ないしＳＷ３の出力端子の各々は、ＶＣＯ３４のバラクタＶＡ０ないしＶＡ３の入力端子の各々に接続される。スイッチＳＷ０ないしＳＷ３は、バラクタ切替信号ＶＣ０ないしＶＣ３がローレベルとされる期間においては導通状態とされ、ハイレベルとされる期間においては非導通状態とされるスイッチである。
【００５７】
ＶＣＯ３４は、インダクタＬ１およびＬ２、バラクタＶＡ０ないしＶＡ３、トランジスタＴｒ１およびＴｒ２、定電流源ＣＧ１を備える。インダクタＬ１およびＬ２の一端は、電源電圧ＶＣＣに共通に接続される。インダクタＬ１およびＬ２の他端には、バラクタＶＡ０ないしＶＡ３がそれぞれ接続されている。インダクタＬ１およびＬ２と、バラクタＶＡ０ないしＶＡ３とを備えて、共振回路３５の一例を提供する。
【００５８】
トランジスタＴｒ１およびＴｒ２のコレクタ端子は、共振回路３５に接続される。トランジスタＴｒ１のベース端子はトランジスタＴｒ２のコレクタ端子に接続され、トランジスタＴｒ２のベース端子はトランジスタＴｒ１のコレクタ端子に接続される。トランジスタＴｒ１およびＴｒ２のエミッタ端子は、定電流源ＣＧ１を介して接地電圧ＶＳＳに接続される。トランジスタＴｒ１およびＴｒ２によって、共振回路によって生成された発振信号が増幅される。トランジスタＴｒ２のコレクタ端子からは、増幅された発振信号が、出力クロック信号ＣＬＫＯとして出力される。
【００５９】
図１３を用いて、セレクタ部３２Ｂに備えられるセレクタＳＬ１Ｂの回路構成について説明する。セレクタＳＬ１Ｂは、フリップフロップＦＦ１ａＢ、ラッチＦＦ１ｂＢ、インバータＩＮＶ１１およびＩＮＶ１２、ナンドゲートＮＤ１１、遅延部ＤＰを備える。インバータＩＮＶ１１にはロック検出信号ＬＤが入力され、反転ロック検出信号ＬＤＸが出力される。フリップフロップＦＦ１ａＢの入力端子ＣＫにはロック検出信号ＬＤが入力され、反転入力端子ＸＣＫには反転ロック検出信号ＬＤＸが入力される。フリップフロップＦＦ１ａＢの反転出力端子ＱＸからは反転信号ＬＯＸが出力される。また、フリップフロップＦＦ１ａＢの真理値表を図１５に示す。反転信号ＬＯＸの初期値はローレベルであり、ロック検出信号ＬＤにハイレベル、反転ロック検出信号ＬＤＸにローレベル信号が入力される度に反転信号ＬＯＸの出力はローレベルからハイレベルあるいはハイレベルからローレベルへと反転する。
【００６０】
遅延部ＤＰは、偶数段のインバータを備えており、入力信号に遅延時間を付与して出力する回路である。遅延部ＤＰにはロック検出信号ＬＤが入力され、遅延時間が付与された遅延ロック検出信号ＬＤＤが出力される。遅延部ＤＰは、ヒゲ状のスパイクノイズの発生を防止するための回路である。ナンドゲートＮＤ１１には、遅延ロック検出信号ＬＤＤおよび信号ＬＯＸが入力され、信号ＯＵＴが出力される。信号ＯＵＴは、インバータＩＮＶ１２で反転され、反転信号ＯＵＴＸとして出力される。
【００６１】
ラッチＦＦ１ｂＢの入力端子Ｄには選択信号Ｖ１が入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ１ｂＢの出力端子Ｑからは、バラクタ切替信号ＶＣ１が出力される。ラッチＦＦ１ｂＢは、反転信号ＯＵＴＸの立ち上がりエッジに応じて選択信号Ｖ１をラッチし、バラクタ切替信号ＶＣ１として出力する動作を行う。また、ラッチＦＦ１ｂＢの真理値表を図１６に示す。初期状態におけるバラクタ切替信号ＶＣ１はハイレベルである。クロック端子Ｇに信号が入力されない限り、バラクタ切替信号ＶＣ１は信号レベルを保持する。クロック端子Ｇに反転信号ＯＵＴＸが入力されるとともに、入力端子Ｄに選択信号Ｖ１が入力されると、出力端子Ｑから出力されるバラクタ切替信号ＶＣ１は入力値に応じて変化する。なお、セレクタＳＬ２ＢおよびＳＬ３Ｂの構成も、セレクタＳＬ１Ｂの構成と同様であるため、ここでは詳細な説明は省略する。
【００６２】
また、図１４を用いて、セレクタＳＬ０Ｂの回路構成について説明する。セレクタＳＬ０Ｂは、図１３のセレクタＳＬ１ＢにおけるラッチＦＦ１ｂＢに代えて、ラッチＦＦ０ｂを備える。ラッチＦＦ０ｂの入力端子Ｄには接地電圧ＶＳＳが入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ０ｂの出力端子Ｑからは、バラクタ切替信号ＶＣ０Ｂが出力される。ラッチＦＦ０ｂは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳをラッチし、ローレベルのバラクタ切替信号ＶＣ０Ｂを出力する動作を行う。なお、セレクタＳＬ０Ｂのその他の構成は、セレクタＳＬ１Ｂの構成と同様であるため、ここでは詳細な説明は省略する。
【００６３】
図１７および図１８を用いて、バラクタＶＡ０ないしＶＡ３について説明する。バラクタＶＡ０ないしＶＡ３は、制御電圧ＶＴの変化に応じて容量値が変化する可変容量素子である。バラクタＶＡ０は初期動作時使用バラクタであり、バラクタＶＡ１ないしＶＡ３は実動作時使用バラクタである。
【００６４】
図１７（Ａ）に、バラクタＶＡ１ないしＶＡ３における、制御電圧ＶＴと容量値との関係を示す。バラクタＶＡ１ないしＶＡ３の各々は、可変容量Ｃ１ないしＣ３を有する。可変容量Ｃ１ないしＣ３の容量可変範囲は、バラクタＶＡ０の容量値の容量可変範囲ＣＶ０に包含される。
バラクタＶＡ２の可変容量Ｃ２の可変領域の特性は（１）式に基づいて、制御電圧ＶＴの動作電圧の範囲内において、実現したい発振周波数帯域ｆ０において出力信号ＣＬＫＯをロックできるように設定される。実施形態の図１７（Ａ）の例では、制御電圧ＶＴの動作電圧の範囲が０Ｖから３Ｖの場合を説明する。
また、バラクタＶＡ１の可変容量Ｃ１はバラクタＶＡ２の可変容量Ｃ２から製造ばらつきの度合いだけ容量値を低く設定され、バラクタＶＡ３の可変容量Ｃ３はバラクタＶＡ２の可変容量Ｃ２から製造ばらつきの度合いだけ容量値を高く設定される。実施形態の図１７の例では、製造ばらつきの度合いが±２０％とされる場合を説明する。
【００６５】
図１７（Ｂ）に、バラクタＶＡ０における、制御電圧ＶＴと容量値との関係を示す。
Ｃ０ｂはバラクタＶＡ０について製造ばらつきがなかった場合の制御電圧ＶＴと容量Ｃ０の関係、Ｃ０ａはバラクタＶＡ０について製造ばらつきによりバラクタＶＡ０の容量Ｃ０が増加した場合の制御電圧ＶＴと容量Ｃ０の関係、Ｃ０ｃはバラクタＶＡ０について製造ばらつきによりバラクタＶＡ０の容量Ｃ０が減少した場合の制御電圧ＶＴと容量Ｃ０の関係である。制御電圧ＶＴと容量Ｃ０の関係はバラクタＶＡ０の製造ばらつきによりＣ０ａからＣ０ｃの範囲内で変動する。
【００６６】
ＶＣＯ回路に入力される制御電圧ＶＴの変動範囲を０Ｖから３Ｖとした時、バラクタＶＡ０は、容量可変範囲ＣＶ０を有する。バラクタＶＡ０の容量可変範囲ＣＶ０は、制御電圧ＶＴの電圧範囲（０〜３（Ｖ））と１対１に対応する。ＶＴの電圧変動範囲を３領域に分割する。０Ｖから閾電圧Ｖｔｈ１を領域ＶＴａと定義し、閾電圧Ｖｔｈ１から閾電圧Ｖｔｈ２までを領域ＶＴｂと定義し、閾電圧Ｖｔｈ２から３Ｖまでを領域ＶＴｃと定義する。第２実施形態の図１７の例では、閾電圧Ｖｔｈ１＝１（Ｖ）、閾電圧Ｖｔｈ２＝２（Ｖ）とされる場合を説明する。
【００６７】
製造ばらつきによる特性の変動がなかった場合のバラクタＶＡ０の特性Ｃ０ｂは、製造ばらつきにより特性がＣ０ａ、Ｃ０ｃへと変動した場合にも、制御電圧ＶＴの電圧変動範囲で、実現したい発振周波数帯域ｆ０において出力信号ＣＬＫＯをロックできるように設定される。また、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂの初期カウント値は、バラクタＶＡ０の特性がＣ０ｂであった場合に、容量可変範囲ＣＶ０において出力信号ＣＬＫＯの発振周波数ｆＶＣＯがロックされるように、あらかじめ設定される。この初期カウント値において出力信号ＣＬＫＯがロックされる周波数ｆＶＣＯを初期設定周波数ｆＳ０と定義する。
【００６８】
図１８を用いて、バラクタＶＡ０ないしＶＡ３における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を説明する。図１８（Ａ）に、バラクタＶＡ０における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。バラクタＶＡ０の容量Ｃ０が設計値通りであった場合の制御電圧ＶＴと発振周波数ｆＶＣＯとの関係をＶＡ０ｂ、バラクタＶＡ０の製造ばらつきにより可変容量Ｃ０が設計値＋２０％となり発振周波数ｆＶＣＯが最小となった場合の制御電圧ＶＴと発振周波数ｆＶＣＯとの関係をＶＡ０ａ、バラクタＶＡ０の製造ばらつきにより可変容量Ｃ０が設計値−２０％となり発振周波数ｆＶＣＯが最大となった場合の制御電圧ＶＴと発振周波数ｆＶＣＯとの関係をＶＡ０ｃとして示す。実施形態の図１８（Ａ）の例では、バラクタＶＡ０の特性がＶＡ０ｂであった場合において、出力信号ＣＬＫＯが初期設定周波数ｆＳ０でロックされる時の制御電圧ＶＴの電圧値ＶＴＬ０がＶｔｈ１とＶｔｈ２の平均値である１．５Ｖとされる場合を説明する。
【００６９】
制御電圧ＶＴと発振周波数ｆＶＣＯの関係はバラクタＶＡ０の製造ばらつきによりＶＡ０ａからＶＡ０ｃの範囲内で変動する。前記特性の変動により、出力信号ＣＬＫＯの周波数がｆＳ０の時にロックされる制御電圧ＶＴも変動する。出力信号ＣＬＫＯの周波数がｆＳ０の時にロックされた制御電圧ＶＴの電圧値をＶＴ電圧検出部３１で検波することで、製造ばらつき量が検出される。その製造ばらつき量によってセレクタ部３２Ｂから信号ＶＣ１ないしＶＣ３のうち適切な信号が出力され、実動作時にバラクタＶＡ１ないしＶＡ３のうち適切なバラクタがＶＣＯ３４の一要素として選択される。
【００７０】
また図１８（Ｂ）に、前記選択方式により、バラクタＶＡ１ないしＶＡ３が選択された場合の、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。実施形態の図１８（Ｂ）の例では、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係がＶＡ０ｂであった場合、すなわち、バラクタＶＡ０ないしＶＡ３の容量に製造ばらつきによる変動がなかった場合、発振周波数ｆＣＶＯ＝ｆＳ０時のロック制御電圧ＶＴＬ０は１．５Ｖであり、バラクタＶＡ２が選択される。この時ＶＣＯ３４を構成する可変容量の容量値Ｃは、バラクタＶＡ２の容量値Ｃ２である。この時の容量値Ｃと制御電圧ＶＴの関係をｆＶＡ２として図１８（Ｂ）に図示する。
【００７１】
制御電圧ＶＴと発振周波数ｆＶＣＯとの関係がＶＡ０ａであった場合、すなわち、バラクタＶＡ０ないしＶＡ３の容量が製造ばらつきにより＋２０％変動していた場合、発振周波数ｆＣＶＯ＝ｆＳ０時のロック制御電圧ＶＴＬ０は２．５Ｖであり、バラクタＶＡ１が選択される。この時可変容量の容量値Ｃは、バラクタＶＡ１の設計時の容量Ｃ１（＝０．８×Ｃ２）に製造ばらつきによる変動率１２０％を乗算することで得られ、Ｃ＝Ｃ１×１．２＝０．８×Ｃ２×１．２＝０．９６×Ｃ２である。この時の容量値Ｃと制御電圧ＶＴの関係をｆＶＡ１として図１８（Ｂ）に図示する。
【００７２】
制御電圧ＶＴと発振周波数ｆＶＣＯとの関係がＶＡ０ｃであった場合、すなわち、バラクタＶＡ０ないしＶＡ３の容量が製造ばらつきにより−２０％変動していた場合、発振周波数ｆＣＶＯ＝ｆＳ０時のロック制御電圧ＶＴＬ０は０．５Ｖであり、バラクタＶＡ３が選択される。可変容量の容量値Ｃは、バラクタＶＡ３の設計時の容量Ｃ３（＝１．２×Ｃ２）に製造ばらつきによる変動率８０％を乗算することで得られ、Ｃ＝Ｃ３×０．８＝１．２×Ｃ２×０．８＝０．９６×Ｃ２である。この時の容量値Ｃと制御電圧ＶＴの関係をｆＶＡ３として図１８（Ｂ）に図示する。
【００７３】
図１８（Ｂ）に示すように、製造ばらつきによりバラクタＶＡ０ないしＶＡ３の容量が変動した場合であっても、前記バラクタの選択方式による補正により、所望の発振周波数帯域ｆ０におけるロックを実現できる。
【００７４】
本発明に係るＰＬＬ回路１Ｂの動作を、図１９のフローと、図２０のタイミングチャートを用いて説明する。
【００７５】
Ｓ１において、ＰＬＬ回路１Ｂの回路動作が開始される。Ｓ３において、ＰＬＬ回路１Ｂの出力信号ＣＬＫＯの周波数ｆＶＣＯが実動作設定周波数ｆＳ１となるようにデータ信号ＤＡＴＡが入力される。実動作設定周波数ｆＳ１の値は、発振周波数帯域ｆ０の範囲において、ユーザ等によって、任意の値に設定可能とされる。データ信号の入力が完了することに応じて、ハイレベルのリセット信号ＬＥがＰＬＬ回路１Ｂに入力される（図２０、時刻ｔ１）。
【００７６】
Ｓ５において、出力信号ＣＬＫＯの周波数が初期設定周波数ｆＳ０となるように、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂのカウンタ値が設定される。
【００７７】
セレクタ部３２ＢのセレクタＳＬ０ＢないしＳＬ３Ｂは、回路動作開始時（図２０、時刻ｔ１）、あらかじめハイレベルへセットされている。よって、バラクタ切替信号ＶＣ１ないしＶＣ３はハイレベルとされ、スイッチＳＷ１ないしＳＷ３は非導通状態とされる。また、セレクタＳＬ０Ｂから出力されるバラクタ切替信号ＶＣ０Ｂがハイレベルとされるため、インバータＩＮＶ６を介して出力されるバラクタ切替信号ＶＣ０がローレベルとされスイッチＳＷ０は導通状態とされる。
【００７８】
Ｓ７において、ＰＬＬチューニングが行われる。ＰＬＬチューニングの動作について説明する。リファレンスカウンタ２１Ｂは、入力クロック信号ＣＬＫＲをＮ分周して、分周入力クロック信号ＣＬＫＮを出力する。またメインカウンタ２２Ｂは、出力クロック信号ＣＬＫＯをＭ分周して、分周内部クロック信号ＣＬＫＭを出力する。位相比較器２３は、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相比較を行い、位相比較結果に応じたパルス幅の位相差信号ＵＰ、ＤＮを出力する。
【００７９】
チャージポンプ２５は、位相差信号ＵＰ、ＤＮに応じ、ローパスフィルタ２６に対して正または負の位相差電流ＩＰを供給する。すなわち、位相差信号ＵＰが入力される場合には、正電流を供給し、位相差信号ＤＮが入力される場合には、負電流を供給する。ローパスフィルタ２６は、チャージポンプ２５が出力する位相差電流ＩＰを積分して制御電圧ＶＴを出力する。
【００８０】
ＶＣＯ３４は、ローパスフィルタ２６から出力される制御電圧ＶＴに応じた周波数の出力クロック信号ＣＬＫＯを生成する。そして、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相差が一定となるようにフィードバック制御される。これにより、出力クロック信号ＣＬＫＯの発振周波数ｆＶＣＯが設定周波数ｆＳに一致するように、ＰＬＬチューニングが行われる。
【００８１】
Ｓ９において、バラクタＶＡ０を用いた初期動作段階において、発振周波数ｆＶＣＯが初期設定周波数ｆＳ０にロックする（図２０，時刻ｔ２）。この時の制御電圧ＶＴの値を、ロック制御電圧ＶＴＬ０と定義する。第２実施形態の説明例では、バラクタＶＡ０ないしＶＡ３の容量が製造ばらつきにより−２０％変動しており、ロック制御電圧ＶＴＬ０が０．５（Ｖ）となる場合を説明する。
【００８２】
Ｓ１１において、ＶＴ電圧検出部３１で、選択信号Ｖ１ないしＶ３が設定される。ＶＴ電圧検出部３１は、入力される制御電圧ＶＴの値に応じて、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する回路である。具体的には、インバータＩＮＶ１およびＩＮＶ２を用いることにより、制御電圧ＶＴの電圧変動領域をＶＴａないしＶＴｃのうちから選択する。そして、デコーダ部４１を用いることにより、選択された分割可変範囲に対応するバラクタを選択するための選択信号Ｖ１ないしＶ３を生成する。
【００８３】
第２実施形態の例では、製造ばらつきによりバラクタＶＡ０ないしＶＡ３の容量が設計値より２０％低くロック制御電圧ＶＴＬ０が０．５（Ｖ）の場合を説明しているため、インバータＩＮＶ１から出力される信号ＯＵＴ１はハイレベル、インバータＩＮＶ２から出力される信号ＯＵＴ２はハイレベル、とされる。よって、図１５のデコード例に示すように、選択信号Ｖ１およびＶ２はハイレベルとされ、選択信号Ｖ３はローレベルとされる。これにより、図１８（Ａ）に示すように、製造ばらつき検波領域として０ＶとＶｔｈ１との間の領域ＶＴａが検波される。そして、製造ばらつきを補正するバラクタとして、バラクタＶＡ３が選択される。
【００８４】
Ｓ１３において、ロック状態が所定時間ＬＴの間継続されることに応じて、ロック検出器２４からハイレベルのロック検出信号ＬＤが出力される。第２実施形態の例では、図２０の時刻ｔ３においてロック検出が行われ、ロック検出信号ＬＤがハイレベルに遷移する。そして、初期動作段階から実動作段階（Ｓ１５〜Ｓ３１）へ移行する。
【００８５】
Ｓ１５において、セレクタ部３２Ｂで、バラクタ切替信号ＶＣ０ないしＶＣ３およびＰＬＬカウンタ制御信号が生成される。バラクタ切替信号ＶＣ１ないしＶＣ３は、ロック検出信号ＬＤを用いて選択信号Ｖ１ないしＶ３をラッチすることによって生成される。また、バラクタ切替信号ＶＣ０は、ロック検出信号ＬＤを用いて接地電圧ＶＳＳをラッチすることによって生成される。
【００８６】
バラクタ切替信号ＶＣ１ないしＶＣ３の生成動作を説明する。図２０の時刻ｔ３において、ロック検出信号ＬＤがハイレベルに遷移することに応じて、フリップフロップＦＦ１ａＢ（図１３）から出力される反転信号ＬＯＸがハイレベルへ遷移する（矢印Ｙ３）。ナンドゲートＮＤ１１にはハイレベルの反転信号ＬＯＸおよびハイレベルの遅延ロック検出信号ＬＤＤが入力されるため、信号ＯＵＴはローレベルへ遷移し、反転信号ＯＵＴＸはハイレベルへ遷移する（矢印Ｙ５）。セレクタＳＬ１ＢのラッチＦＦ１ｂＢでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ハイレベルの選択信号Ｖ１がラッチされ、バラクタ切替信号ＶＣ１がハイレベルに維持される（矢印Ｙ７）。同様に、セレクタＳＬ２Ｂでは選択信号Ｖ２がラッチされ、バラクタ切替信号ＶＣ２がハイレベルに維持される（矢印Ｙ８）。同様に、セレクタＳＬ３Ｂでは選択信号Ｖ３がラッチされ、バラクタ切替信号ＶＣ３がローレベルにされる（矢印Ｙ９）。これにより、実動作段階への移行時点（時刻ｔ３）での選択信号Ｖ１ないしＶ３の各々が、バラクタ切替信号ＶＣ１ないしＶＣ３としてラッチされる。
【００８７】
また、セレクタＳＬ０ＢのラッチＦＦ０ｂでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳがラッチされることで、バラクタ切替信号ＶＣ０Ｂがローレベルへ遷移し、バラクタ切替信号ＶＣ０がハイレベルへ遷移する（矢印Ｙ１０）。これにより、実動作段階への移行時点（時刻ｔ３）において、ＶＴ電圧検出部３１によって選択されていたバラクタＶＡ３へ切り替える動作が行われる。
【００８８】
Ｓ１７（図１９）において、スイッチＳＷ０ないしＳＷ３の切り替えにより、使用されるバラクタが切り替えられる。第２実施形態の説明例では、時刻ｔ４（図２０）において、スイッチＳＷ３が導通状態とされ、スイッチＳＷ０は非導通状態とされることで、使用されるバラクタがバラクタＶＡ０からＶＡ３へ切り替えられる。このとき、制御電圧ＶＴがロック制御電圧ＶＴＬ０の状態で、バラクタＶＡ０からＶＡ３へ切り替わる。すると、切り替わり後におけるロック制御電圧ＶＴＬ０での発振周波数ｆＶＣＯは、初期設定周波数ｆＳ０からずれた異なる値となるため、ロックが外れる。よって、時刻ｔ４（図２０）において、ロック検出信号ＬＤはローレベルに遷移する。
【００８９】
初期状態時、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂは初期設定周波数ｆＳ０に基づく初期カウント値で動作する（Ｓ５）。Ｓ１９において、ロック時に発生するＬＤ信号に応じてセレクタ部３２Ｂから出力されるハイレベルのＰＬＬカウンタ制御信号ＰＣＣが入力されると、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂは、外部からロードイネーブル信号ＬＥとともに入力されるデータ信号ＤＡＴＡに基づいて設定された分周値で動作を開始する。
【００９０】
図２１に第２実施形態の例における、リファレンスカウンタ２１Ｂおよびメインカウンタ２２Ｂの一部を示す。外部から入力されたシリアルデータ信号ＤＡＴＡはＰＬＬ内部のシフトレジスタによりパラレルデータに変換され、前記カウンタのラッチ１（４１）のデータ端子に入力される。そして、書き込み完了のロードイネーブル信号ＬＥが入力されるとラッチ１はデータを取り込み、次段のラッチ２（４２）にデータを出力する。ラッチ２は、初期状態時に初期設定周波数ｆＳ０に基づく初期カウント値を出力する。その初期カウント値でフリップフロップ（４３）が動作し、最初のロック動作を行う。ラッチ２は、ハイレベルのＰＬＬカウンタ制御信号ＰＣＣが入力されるまで、ラッチ１にデータが保持されているかに関わらず、初期値を維持する。ＶＣＯ０にて製造ばらつきを検波しロックすると、ＰＬＬカウンタ制御信号ＰＣＣがラッチ２に入力され（Ｓ１７）、ラッチ２はラッチ１から入力されたデータを取り込み、ラッチ２はフリップフロップにデータを出力し、フリップフロップは入力されたデータでの動作を開始する。
【００９１】
図２１および図２２にラッチ２の例を示す。図２１に初期状態時、ハイレベルのＰＬＬカウンタ制御信号ＰＣＣが入力されるまで、ローレベルを出力する初期値ロータイプのラッチ２（５０ａ）を示す。ラッチ２（５０ａ）は、トランスミッションゲート５１、５２、インバータ５３、５４、ＮＡＮＤゲート５５を備える。ラッチ２（５０ａ）には、データ信号ＤＡＴＡとＰＬＬカウンタ制御信号ＰＣＣが入力され、トランスミッションゲート５１、５２はＰＬＬカウンタ制御信号ＰＣＣにより制御される。初期状態時、ＰＬＬカウンタ制御信号ＰＣＣはローレベルとされ、データ信号ＤＡＴＡに関わらずラッチ２はローレベル信号を出力する。ハイレベルのＰＬＬカウンタ制御信号ＰＣＣが入力された後（図１８，Ｓ１５）、ラッチ２は入力データを出力する。図２２に初期状態時、ＰＬＬカウンタ制御信号ＰＣＣが入力されるまで、ハイレベルを出力する初期値ハイタイプのラッチ２（５０Ｂ）を示す。初期値ハイタイプのラッチ２（５０ｂ）は、初期値ロータイプのラッチ２（５０ａ）中のＮＡＮＤゲート５５に代え、ＮＯＲゲート５６を備える。ＰＬＬカウンタ制御信号ＰＣＣが、ローレベルの期間にラッチ２から出力される信号にかかわらず、リファレンスカウンタ２１Ｂ、メインカウンタ２２Ｂは、初期カウント値に設定される。
【００９２】
Ｓ２１において、ロックが外れることに応じて、ＰＬＬの再チューニングが開始される。再チューニングでは、切り替え後のバラクタＶＡ３が用いられる。
【００９３】
Ｓ２３において、切り替え後のバラクタＶＡ３を使用して、発振周波数ｆＶＣＯが実動作設定周波数ｆＳ１に再ロックする。
【００９４】
Ｓ２５において、ロック検出器２４からロック検出信号ＬＤが再出力される。第２実施形態の例では、時刻ｔ５（図２０）において、ロック検出信号ＬＤは再度ハイレベルへ遷移する。
【００９５】
再チューニング動作時での、セレクタ部３２Ｂでのラッチ動作について説明する。セレクタ部３２Ｂでのラッチのトリガ信号として、ロック検出信号ＬＤを用いる場合には、初回ロック時（時刻ｔ３）のみならず、再ロック時（時刻ｔ５）においてもラッチ動作が行われてしまう。すると、初回ロック時と再ロック時とで、選択信号Ｖ１ないしＶ３の値が異なっている場合には、実動作段階で用いられたバラクタと異なるバラクタに切り替えられてしまい、誤動作が発生してしまう。
【００９６】
しかし、第２実施形態では、セレクタ部３２Ｂでのラッチのトリガ信号として、反転信号ＯＵＴＸを使用している。反転信号ＯＵＴＸでは、再ロック時（時刻ｔ５）には、反転信号ＯＵＴＸに立ち上がりエッジが現れない（図２０，領域Ｒ１）。これは、反転信号ＯＵＴＸが、ロック検出信号ＬＤの分周信号である反転信号ＬＯＸを用いて生成されているため、再ロック時のロック検出信号ＬＤの立ち上がりエッジが伝達されないためである。これにより、初回ロック時のバラクタの選択動作を、その後の再チューニング時においても維持することができる。
【００９７】
Ｓ２７において、再ロック時以降においても、再チューニング時に使用されたバラクタＶＡ３が選択され、セレクタ部３２Ｂでの選択は、Ｓ１５での選択が維持される。これにより、バラクタＶＡ３で、発振周波数ｆＶＣＯの実動作設定周波数ｆＳ１に対するロックが継続される（Ｓ２９）。
【００９８】
第１実施形態に係るＰＬＬ回路１の効果を説明する。ＰＬＬ回路１では、ＶＣＯ３４に、粗調整用のバラクタＶＡ０と、複数の微調整用のバラクタＶＡ１ないしＶＡ３が備えられる。そして、ＰＬＬチューニングが開始されると、バラクタＶＡ０が選択され、粗調整段階とされる。粗調整段階では、発振周波数帯域は広くされるが、変換感度（Ｋｖ）が高くなり位相雑音特性が悪化すると共に、制御電圧ＶＴに対する発振周波数ｆＶＣＯの変化の直線性が劣化する。そして、初回のロック検出が行われることに応じて、バラクタＶＡ１ないしＶＡ３の何れかが選択され、微調整段階へ移行する。微調整段階では、発振周波数帯域は狭くなるが、位相雑音特性および発振周波数ｆＶＣＯの変化の直線性が向上する。これにより、広周波数帯域で発振し、かつ低位相雑音特性および高直線性を有するＰＬＬ回路１を提供することができる。よって、ＰＬＬ回路１でのロックレンジが狭くなることや、製造ばらつきに対する発振周波数範囲のマージンが不足するなどの問題を防止することが可能となる。
【００９９】
また、第１実施形態に係るＰＬＬ回路１のセレクタＳＬ１では、フリップフロップＦＦ１ａは、入力されるロック検出信号を分周して反転信号ＬＯＸを出力する。また、ナンドゲートＮＤ１１およびインバータＩＮＶ１２により、反転信号ＬＯＸから反転信号ＯＵＴＸを生成する。そして、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ラッチＦＦ１ｂにおいて、選択信号Ｖ１をラッチする。また、セレクタＳＬ２およびＳＬ３においても同様して、選択信号Ｖ２およびＶ３がラッチされる。これにより、ロック検出信号ＬＤを分周した信号を用いて選択信号Ｖ１ないしＶ３のラッチを制御することで、初回ロック検出時に選択されたバラクタの選択動作を、再ロック検出以降も保持することができる。よって、再ロック検出後にバラクタの切り替えが行われないように、バラクタの切り替え制御を行うことができる。また、バラクタの切り替え制御にロック検出信号ＬＤを分周した信号を用いるため、信号の生成に必要なロジック回路の規模を小さくすることができ、チップ面積増加を抑えることが可能となる。
【０１００】
また、第１実施形態に係るＰＬＬ回路１では、バラクタの切り替え制御に、ロック検出信号ＬＤを使用している。そして、ＰＬＬブロック２およびＶＣＯブロック３は、ＰＬＬループを構成する上でセットで用いられる回路であることから、ロック検出信号ＬＤは必須の信号である。すると、必須の信号であるロック検出信号ＬＤを、バラクタの切り替え制御に流用することで、新規信号を不必要とすることができる。よって、バラクタの切り替え制御に用いる信号の生成に必要なロジック回路の規模を小さくすることができる。
【０１０１】
また、従来、複数のバラクタを切り替える制御を行う際に、バラクタを順次切り替えて行く制御を行う場合がある。この場合、切り替え実行回数は、最大でバラクタの数と一致することになる。しかし、第１実施形態に係るＰＬＬ回路１では、粗調整段階と微調整段階の２段階で切り替え制御を行うことができるため、切り替え動作を簡略化することが可能となる。
【０１０２】
また、第１実施形態に係るＰＬＬ回路１では、共振回路３５内において、スイッチＳＷ０ないしＳＷ３が、インダクタＬ１およびＬ２やバラクタＶＡ０ないしＶＡ３などと直列に接続されない構成とされる。よって、スイッチＳＷ０ないしＳＷ３のオン抵抗に起因して、位相雑音劣化が発生する事態を防止することができる。
【０１０３】
またロック検出器２４では、再ロック時の判定条件に比して、初回ロック時の判定条件を甘くするとしてもよい。初回ロックは、使用するバラクタを決定するためのロックであるため、正確にロックする必要がないためである。また、判定条件の甘い初回ロック検出用のロック検出器と、判定条件の厳しい再ロック検出用のロック検出器とを備え、使用するロック検出器を切り替えるとしてもよい。これにより、粗調整に必要な時間を短縮することが可能となる。
【０１０４】
第２実施形態に係るＰＬＬ回路１Ｂの効果を説明する。ＰＬＬ回路１Ｂでは、ＶＣＯ３４に、初期動作用のバラクタＶＡ０と、複数の実動作用のバラクタＶＡ１ないしＶＡ３が備えられる。そして、ＰＬＬチューニングが開始されると、バラクタＶＡ０が選択され、初期動作段階とされる。初期動作段階では、発振周波数帯域を広く設定し、許容される製造ばらつきの範囲内で初期動作時に確実にロックが行われるようにする。そして、初回のロック検出時のＶＴ電圧を検出することで、製造ばらつき量を検出する。製造ばらつき量に応じて、バラクタＶＡ１ないしＶＡ３のうち適切なバラクタが選択され、実動作段階へ移行する。実動作段階では、位相雑音特性および発振周波数ｆＶＣＯの変化の直線性が向上する。これにより、製造ばらつきを補正し、かつ低位相雑音特性および高直線性を有するＰＬＬ回路１Ｂを提供することができる。よって、ＰＬＬ回路１Ｂでの製造ばらつきに対する発振周波数範囲のマージンが不足するなどの問題を防止することが可能となる。
【０１０５】
また、第２実施形態に係るＰＬＬ回路１ＢのセレクタＳＬ１Ｂでは、フリップフロップＦＦ１ａＢは、入力されるロック検出信号ＬＤを分周して反転信号ＬＯＸを出力する。また、ナンドゲートＮＤ１１およびインバータＩＮＶ１２により、反転信号ＬＯＸから反転信号ＯＵＴＸを生成する。そして、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ラッチＦＦ１ｂＢにおいて、選択信号Ｖ１をラッチする。また、セレクタＳＬ２ＢおよびＳＬ３Ｂにおいても同様に、選択信号Ｖ２およびＶ３がラッチされる。これにより、ロック検出信号ＬＤを分周した信号を用いて選択信号Ｖ１ないしＶ３のラッチを制御することで、初回ロック検出時に選択されたバラクタの選択動作を、再ロック検出以降も保持することができる。よって、再ロック検出後にバラクタの切り替えが行われないように、バラクタの切り替え制御を行うことができる。また、バラクタの切り替え制御にロック検出信号ＬＤを分周した信号を用いるため、信号の生成に必要なロジック回路の規模を小さくすることができ、チップ面積増加を抑えることが可能となる。
【０１０６】
また、第２実施形態に係るＰＬＬ回路１Ｂでは、バラクタの切り替え制御に、ロック検出信号ＬＤを使用している。そして、ＰＬＬブロック２ＢおよびＶＣＯブロック３Ｂは、ＰＬＬループを構成する上でセットで用いられる回路であることから、ロック検出信号ＬＤは必須の信号である。すると、必須の信号であるロック検出信号ＬＤを、バラクタの切り替え制御に流用することで、新規信号を不必要とすることができる。よって、バラクタの切り替え制御に用いる信号の生成に必要なロジック回路の規模を小さくすることができる。
【０１０７】
また、従来、複数のバラクタを切り替える制御を行う際に、バラクタを順次切り替えて行く制御を行う場合がある。この場合、切り替え実行回数は、最大でバラクタの数と一致することになる。しかし、第２実施形態に係るＰＬＬ回路１Ｂでは、初期動作段階と実動作段階の２段階で切り替え制御を行うことができるため、切り替え動作を簡略化することが可能となる。
【０１０８】
また、第２実施形態に係るＰＬＬ回路１Ｂでは、共振回路３５内において、スイッチＳＷ０ないしＳＷ３が、インダクタＬ１およびＬ２やバラクタＶＡ０ないしＶＡ３などと直列に接続されない構成とされる。よって、スイッチＳＷ０ないしＳＷ３のオン抵抗に起因して、位相雑音劣化が発生する事態を防止することができる。
【０１０９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【０１１０】
例えば、ロック検出器２４では、再ロック時の判定条件に比して、初回ロック時の判定条件を甘くするとしてもよい。初回ロックは、使用するバラクタを決定するためのロックであるため、正確にロックする必要がないためである。また、判定条件の甘い初回ロック検出用のロック検出器と、判定条件の厳しい再ロック検出用のロック検出器とを備え、使用するロック検出器を切り替えるとしてもよい。これにより、初期動作段階に必要な時間を短縮することが可能となる。
【０１１１】
また、実使用時において、データ信号ＤＡＴＡの更新による発振周波数ｆＶＣＯの切り替わりの際に一時的にロック状態が解除されることも考えられる。この場合、ロック検出信号ＬＤは、一時的にローレベルとなった後ハイレベルに戻ることとなる。この場合にも、フリップフロップＦＦ１ａＢ（図１３）から出力される反転信号ＬＯＸの反転によるセレクタ部３２Ｂでのセレクタの誤った切換を防止することが有効である。初期化時におけるバラクタの選択の後は、セレクタ部３２Ｂへロック検出信号ＬＤの入力をマスクすること、セレクタ部３２Ｂから出力されるバラクタ切替信号の切り替えを抑止すること、初期化時に出力されたバラクタ切替信号を保持することなどにより、実動作時において、データ信号ＤＡＴＡの更新に伴い一時的にロック状態が解除された場合にも、バラクタの選択が誤って切り替えられてしまうことを防止することができる。
【０１１２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば第１実施形態と第２実施形態を同時に一つのＰＬＬ回路に適用することで、広帯域な周波数特性を有し、かつ、製造ばらつきがあっても安定した低位相雑音特性を確保したＰＬＬ回路が実現できる。
【０１１３】
また、インバータＩＮＶ１およびＩＮＶ２に代えて、コンパレータを用いてもよい。この場合、コンパレータの基準電圧に、閾電圧Ｖｔｈ１およびＶｔｈ２を用いればよい。
【０１１４】
なお、バラクタＶＡ０は第１の可変容量の一例、バラクタＶＡ１ないしＶＡ３は第２の可変容量の一例、ＶＴ電圧検出部３１は選択部の一例、選択信号Ｖ１ないしＶ３は第１選択信号の一例、フリップフロップＦＦ１ａは報知回路の一例、フリップフロップＦＦ１ａＢはロック報知回路の一例、ラッチＦＦ１ｂおよびＦＦ１ｂＢはラッチ回路の一例である。
【０１１５】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、前記第１の可変容量と前記複数の第２の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
入力される前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
入力される前記制御電圧に応じて、前記複数の第２の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
（付記２）
前記選択部は、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力し、
前記セレクタ部は、
前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第１選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする付記１に記載の位相同期ループ回路。
（付記３）
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする付記２に記載の位相同期ループ回路。
（付記４）
前記第１の可変容量の可変範囲は前記制御電圧の電圧範囲と１対１に対応し、
前記第１の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第２の可変容量の可変範囲が設定され、
前記選択部は、入力される前記制御電圧に対応する前記分割可変範囲を検出し、検出した前記分割可変範囲に対応する前記第２の可変容量を選択する
ことを特徴とする付記１ないし付記３の何れかに記載の位相同期ループ回路。
（付記５）
前記セレクタ部は、前記設定発振周波数の値を変更することに応じて、前記微調整段階から前記粗調整段階へ再移行する
ことを特徴とする付記１に記載の位相同期ループ回路。
（付記６）
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数に所定期間一致することを検出することで前記ロック検出を行い、
前記粗調整段階での前記所定期間は、前記微調整段階での前記所定期間よりも短くされる
ことを特徴とする付記１ないし付記５の何れかに記載の位相同期ループ回路。
（付記７）
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第２の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
（付記８）
初期化時に選択される第１の可変容量と、前記第１の可変容量の可変範囲に包含され動作仕様上必要とされる容量可変幅を有する複数の第２の可変容量とを備え、入力される制御電圧と前記第１の可変容量または前記複数の第２の可変容量のうち選択される可変容量とに応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
初期化時の前記制御電圧に応じて、前記複数の第２の可変容量のうち何れか１つを選択する選択部と
を備えることを特徴とする位相同期ループ回路。
（付記９）
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が前記基準周波数信号に応じた発振周波数にロックされているか否かを検出するロック検出部を備え、
前記選択部は、
初期化時の前記制御電圧の電圧レンジを検出して、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力する検出部と、
前記ロック検出部によるロック検出がされたことを報知するロック報知回路と、
前記第１選択信号と前記ロック報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路とを備えることを特徴とする付記８に記載の位相同期ループ回路。
（付記１０）
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記ロック報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする付記９に記載の位相同期ループ回路。
（付記１１）
前記第１の可変容量の可変範囲は、前記制御電圧の電圧範囲と１対１に対応し、前記動作仕様上必要とされる容量可変幅と製造ばらつきによる容量値のばらつきとを包含した範囲であり、
前記第１の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第２の可変容量の可変範囲が設定され、
前記選択部は、前記電圧制御型発振器の特性の製造によるばらつきに対応する前記第２の可変容量を選択する
ことを特徴とする付記８ないし付記１０の何れかに記載の位相同期ループ回路。
（付記１２）
前記基準周波数が入力され、前記初期化時には予め定められる設定周波数が出力される分周値に設定され、前記実動作時には分周値の変更が可能な第１分周器と、
前記出力信号が入力される第２分周器とを備え、
前記第１および第２分周から出力される信号は前記位相比較部に入力されることを特徴とする付記８ないし付記１１の少なくとも何れか１項に記載の位相同期ループ回路。
（付記１３）
第１の可変容量と、前記第１の可変容量の可変範囲に包含される複数の第２の可変容量とを備え、入力される制御電圧と前記第１の可変容量または前記複数の第２の可変容量のうち選択される可変容量とに応じた発振周波数を有する出力信号を生成して位相同期を行う位相同期ループの制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
初期化時に前記第１の可変容量を選択して位相同期を行うステップと、
初期化時の位相同期のステップに応じて生成される前記制御電圧に応じて、前記複数の第２の可変容量のうち何れか１つを選択するステップとを備えることを特徴とする位相同期ループ回路の制御方法。
【符号の説明】
【０１１６】
１、１Ｂ ＰＬＬ回路
２１ リファレンスカウンタ
２２ メインカウンタ
２４ ロック検出器
３１ ＶＴ電圧検出部
ＶＡ０ないしＶＡ３ バラクタ
Ｖ１ないしＶ３ 選択信号
ＳＬ０ないしＳＬ３、ＳＬ０ＢないしＳＬ３Ｂ セレクタ
ＦＦ１ａ、ＦＦ１ａＢ フリップフロップ
ＦＦ１ｂ、ＦＦ１ｂＢ ラッチ
【特許請求の範囲】
【請求項１】
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
前記制御電圧に応じて、前記複数の第２の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
【請求項２】
前記選択部は、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力し、
前記セレクタ部は、
前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第１選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする請求項１に記載の位相同期ループ回路。
【請求項３】
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする請求項２に記載の位相同期ループ回路。
【請求項４】
初期化時に選択される第１の可変容量と、前記第１の可変容量の可変範囲に包含され動作仕様上必要とされる容量可変幅を有する複数の第２の可変容量とを備え、入力される制御電圧と前記第１の可変容量または前記複数の第２の可変容量のうち選択される可変容量とに応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
初期化時の前記制御電圧に応じて、前記複数の第２の可変容量のうち何れか１つを選択する選択部と
を備えることを特徴とする位相同期ループ回路。
【請求項５】
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が前記基準周波数信号に応じた発振周波数にロックされているか否かを検出するロック検出部を備え、
前記選択部は、
初期化時の前記制御電圧の電圧レンジを検出して、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力する検出部と、
前記ロック検出部によるロック検出がされたことを報知するロック報知回路と、
前記第１選択信号と前記ロック報知回路の出力とが入力され、前記ロック報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路とを備えることを特徴とする請求項４に記載の位相同期ループ回路。
【請求項６】
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記ロック報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする請求項５に記載の位相同期ループ回路。
【請求項７】
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第２の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
【請求項８】
第１の可変容量と、前記第１の可変容量の可変範囲に包含される複数の第２の可変容量とを備え、入力される制御電圧と前記第１の可変容量または前記複数の第２の可変容量のうち選択される可変容量とに応じた発振周波数を有する出力信号を生成して位相同期を行う位相同期ループの制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
初期化時に前記第１の可変容量を選択して位相同期を行うステップと、
初期化時の位相同期のステップに応じて生成される前記制御電圧に応じて、前記複数の第２の可変容量のうち何れか１つを選択するステップとを備えることを特徴とする位相同期ループ回路の制御方法。
【請求項１】
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
前記制御電圧に応じて、前記複数の第２の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
【請求項２】
前記選択部は、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力し、
前記セレクタ部は、
前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第１選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする請求項１に記載の位相同期ループ回路。
【請求項３】
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする請求項２に記載の位相同期ループ回路。
【請求項４】
初期化時に選択される第１の可変容量と、前記第１の可変容量の可変範囲に包含され動作仕様上必要とされる容量可変幅を有する複数の第２の可変容量とを備え、入力される制御電圧と前記第１の可変容量または前記複数の第２の可変容量のうち選択される可変容量とに応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
初期化時の前記制御電圧に応じて、前記複数の第２の可変容量のうち何れか１つを選択する選択部と
を備えることを特徴とする位相同期ループ回路。
【請求項５】
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が前記基準周波数信号に応じた発振周波数にロックされているか否かを検出するロック検出部を備え、
前記選択部は、
初期化時の前記制御電圧の電圧レンジを検出して、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力する検出部と、
前記ロック検出部によるロック検出がされたことを報知するロック報知回路と、
前記第１選択信号と前記ロック報知回路の出力とが入力され、前記ロック報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路とを備えることを特徴とする請求項４に記載の位相同期ループ回路。
【請求項６】
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記ロック報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする請求項５に記載の位相同期ループ回路。
【請求項７】
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第２の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
【請求項８】
第１の可変容量と、前記第１の可変容量の可変範囲に包含される複数の第２の可変容量とを備え、入力される制御電圧と前記第１の可変容量または前記複数の第２の可変容量のうち選択される可変容量とに応じた発振周波数を有する出力信号を生成して位相同期を行う位相同期ループの制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
初期化時に前記第１の可変容量を選択して位相同期を行うステップと、
初期化時の位相同期のステップに応じて生成される前記制御電圧に応じて、前記複数の第２の可変容量のうち何れか１つを選択するステップとを備えることを特徴とする位相同期ループ回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１１−７８０７５（Ｐ２０１１−７８０７５Ａ）
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願番号】特願２０１０−１５６２８（Ｐ２０１０−１５６２８）
【出願日】平成２２年１月２７日（２０１０．１．２７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願日】平成２２年１月２７日（２０１０．１．２７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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