位相比較器
とりわけ、ＰＬＬモジュールに対する位相比較器は、入力信号の位相角をそれら入力信号のエッジを評価することで比較し、調節信号を生成する。この調節信号を入力信号についての崩壊或いは干渉に対して強くするために、これら入力信号（ＳＩＧ、ＣＯＭＰ）の更なる異なるエッジを評価し、これらから調節信号（ＵＰ、ＤＯＷＮ）に対する追加のリセット信号を生成するための追加の回路（４、５）が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は請求項１のプリアンブルにおいて与えられている特徴を有する位相比較器に関する。
【背景技術】
【０００２】
ＰＬＬモジュール、例えば、７４ＨＣＴ９０４６においては、内蔵された位相比較器が存在する。これは、２つの入力信号の零通過が同期的に起こらないときに調節信号を生成する。例えば、共振状態にて動作するデバイスの場合、この機能は、周囲の要因、例えば、温度或いは電気的及び／或いは機械的負荷が原因で共振周波数が変化した場合でも、デバイスが常に共振状態にて動作するように、動作周波数を変化させるために用いられる。共振状態にて動作する典型的なデバイスには、例えば、ビデオカメラ内の加速度センサとして働くジャイロスコープ、自動車分野における圧力、力、及び温度用の周波数・アナログセンサ、半導体産業或いはプリンタにけるミニチュアドライブ、例えば、ピエゾモータ（piezomotors）がある。
【０００３】
公知の位相比較器がＰＬＬモジュール内で用いられる場合、現実には、もしスプリアスパルスが発生すると、調節が歩調を乱し、この結果としてデバイスが故障するといった状況が繰返して発生する。
【０００４】
同期化のためにリセットパルスを用いるＰＬＬ回路については米国国特許第6,066,988号明細書、米国特許第6,154,508号明細書、及び米国特許第6,252,444号明細書において記述されている。米国特許第6,222,420号明細書から、リセット段によって同期回復時間が最小化されるＰＬＬ回路が公知である。
【発明の開示】
【０００５】
本発明の一つの目的は、上述の第一の段落において記述されたタイプであって、その調節信号（アップ／ダウン信号）が、入力信号に対する干渉或いは崩壊（disruption）があった場合でも、永久的に歩調を乱すことがない位相比較器を提供することにある。
【０００６】
本発明によると、上述の目的がクレーム１の特徴記載部（characterizing clause）に与えられている特徴によって達成される。リセット信号を得るために入力信号の立上りエッジのみでなく、それらの立下がりエッジ（decaying edges）も評価されるために、これら一方或いは両方の入力信号に対する干渉或いは崩壊があったとき調節信号が不正確となるという上述の事実は回避される。
【０００７】
以下では幾つかの実施例について説明するが、これから、本発明のこれら及びその他の態様が明らかになるものである。
【発明を実施するための最良の形態】
【０００８】
図１に示されるような、例えば、ＰＬＬモジュール内、例えば、７４ＨＣＴ９０４６内で用いられるタイプの位相比較器は、２つのＤ型フリップフロップ１、２と、これらフリップフロップ１、２のリセット入力の所のＮＡＮＤゲート３とで動作する。第一の入力信号ＳＩＧと第二の入力信号ＣＯＭＰの時間における相互位置に従って、この位相比較器は調節信号としてのＵＰ信号とＤＯＷＮ信号を生成する。これら入力信号の立上りエッジはＵＰ信号及びＤＯＷＮ信号をセット及びリセットするために用いられるが、第一の立上りエッジはある種のセットパルスを生成し、どちらが他方の信号のエッジであっても、第二の立上りエッジは関連するリセットパルスを生成する。
【０００９】
図２ａ，２ｂ，３ａ，３ｂ，３ｃ，３ｄは、図４に示される回路内に、もし追加の回路がなければ、存在するであろう、図１に示される回路と比較して反転されている論理に対する信号波形を示す。
【００１０】
図２ａ及び２ｂは、ＳＩＧ信号とＣＯＭＰ信号が規則的に発生する、崩壊のない動作を示す。図２ａに示される例においては、ＳＩＧ信号の立上りエッジａは、毎回、ＣＯＭＰ信号の立上りエッジｂの前に位置する。立上りエッジａはＵＰ信号をセットし、立上りエッジｂはこれをリセットする。パルス形状Ｐ１が生成される。立上りエッジｂによってＤＯＷＮ信号がセットされるが、ＳＩＧ信号がＨにあるため、これは直ちに再びリセットされる。このことがパルス形状Ｐ２によって示されている。
【００１１】
図２ｂにおいてはこの状況は逆転される。ＳＩＧ信号はＣＯＭＰ信号の後に現れる。ＣＯＭＰ信号の立上りエッジｂはＤＯＷＮ信号をセットし、これに続くＳＩＧ信号のエッジａはこれをリセットする。これはパルス形状Ｐ１を生成する。
【００１２】
ＳＩＧ信号の立上りエッジａによってＵＰ信号はセットされるが、ただし、ＣＯＭＰ信号がＨにあるために直ちに再びリセットされる。
【００１３】
もしＳＩＧ信号とＣＯＭＰ信号が同時に発生すると、ＵＰ信号とＤＯＷＮ信号は同一の長さ、つまり、０秒となる。パルス形状Ｐ１は、立上りエッジａとｂの間の時間における距離に従って変化する。
【００１４】
図３ａ乃至図３ｄには、崩壊の場合に、すなわち、入力信号、つまり、ＳＩＧ信号或いはＣＯＭＰ信号のいずれかが短期間、例えば、３．０μｓと４．０μｓとの間である時間期間Ｔだけ失われた際に発生する信号が示される。
【００１５】
図３ａ及び３ｃおいては上述の期間の間にＳＩＧ信号が失われることが想定され、図３ｂ及び３ｄにおいては上述の期間Ｔの間にＣＯＭＰ信号が失われるものと想定されている。
【００１６】
図３ａにおいては、図２ａと同様に、ＳＩＧ信号はＣＯＭＰ信号の前に発生する。ＳＩＧ信号の立上りエッジが上述の期間Ｔの間には失われているために、ＵＰ信号はこの期間の際にセットされず、しかし、ＣＯＭＰ信号の立上りエッジによってリセットだけされ、このため、極性の変化が起こり、その後、ＵＰ信号内には、パルス形状Ｐ１ではなく、パルス形状Ｐ２が発生することとなる。ＤＯＷＮ信号にも対応する位相の変化が起こる。また、ＳＩＧ信号の立上りエッジが上述の期間Ｔの間に失われているために、ＤＯＷＮ信号はＣＯＭＰ信号の立上りエッジｂによってセットされ、ＳＩＧ信号の次の立上りエッジａによってリセットだけされ、これはパルス波形Ｐ３を生成する。この不適当なパルス形状がその後も維持される。この結果、ＤＯＷＮ信号の極性がまた変化する。図３ａを図２ａと比較することで、上述の期間Ｔの間にＳＩＧ信号が失われた後は、ＵＰ信号及びＤＯＷＮ信号は、もはや正常な形状ではなくなることがわかる。
【００１７】
図３ａにおいては、示される時間のシーケンス内で当初ＵＰ信号に対するＳＥＴ（セット）パルスとして作用していたＳＩＧパルスが一度失われると、ＣＯＭＰ信号の作用がＵＰ信号及びＤＯＷＮ信号の両方に対するリセットパルスとしての作用からＤＯＷＮ信号に対するセットパルスへと変化する。この結果として、ＳＩＧ信号の正に向かうエッジが再び現れたとき、これは、今度は、ＵＰ信号とＤＯＷＮ信号の両方に対するリセットパルスとして作用することとなる。これは、ＵＰ信号及びＤＯＷＮ信号に対して交替波形を生成する。
【００１８】
図３ｂに示される例においては、ＳＩＧ信号はＣＯＭＰ信号の前に発生し、期間Ｔの際にＣＯＭＰ信号が失われる。ＵＰ信号及びＤＯＷＮ信号は期間Ｔの間には崩壊するが、この後はこれらは再び正常な形状（図２ａ参照）に復帰する。つまり、ＵＰ信号はパルス形状Ｐ１を有し、ＤＯＷＮ信号はパルス形状Ｐ２を有する。
【００１９】
図３ｃにおいては、ＳＩＧ信号はＣＯＭＰ信号の後に発生し、期間Ｔの間にＳＩＧ信号が失われる。ＵＰ信号及びＤＯＷＮ信号は期間Ｔの間には崩壊するが、この後はこれらは再び正常な形状に復帰する。つまり、ＵＰ信号はパルス形状Ｐ２を有し、ＤＯＷＮ信号はパルス形状Ｐ１を有する。
【００２０】
図３ｄに示される例においては、ＳＩＧ信号はＣＯＭＰ信号の後に発生し、ＣＯＭＰが失われるものと想定される。図３ａに示される例と同様に、このケースにおいても、たとえ引き続きＳＩＧ信号がＣＯＭＰ信号の後に発生したとしても、極性の永久的な変化が起こり、ＵＰ信号はパルス形状Ｐ２からパルス形状Ｐ３に変化し、ＤＯＷＮ信号はパルス形状Ｐ１からパルス形状Ｐ２に変化する。
【００２１】
ＳＩＧ信号或いはＣＯＭＰ信号上に追加のエッジを生成するようなスプリアスパルスによっても極性の類似する変化が起こる。ＵＰ信号及びＤＯＷＮ信号の極性が永久的に変化するということは（図３ａ及び図３ｄ参照）、ＵＰ信号及びＤＯＷＮ信号の少なくとも一方が誤った方向に調節を行い、結局は、この位相比較器を含むパルス調節器（ＰＬＬモジュール）はもはや機能しなくなることを意味する。
【００２２】
ＳＩＧ信号或いはＤＯＷＮ信号に対する干渉或いはこれらの崩壊があったとき、ＵＰ信号及びＤＯＷＮ信号に望ましくない変化が起こるという問題を解決するために、換言すれば入力信号内の失われた或いは追加のエッジによってパルス列の形状が永久的に損なわれることを防止するために、立下がりエッジが、好適には、全ての立下がりエッジが、追加のリセットパルスとして用いられる。
【００２３】
この実施例においては、評価されるのは基本的には入力信号の立上りエッジとされ、従って、追加のリセットパルスはそれらの立下がりエッジから得られるものと想定される。さらなる実施例として、類似するが、逆のやり方として、評価されるのは基本的には入力信号の立下がりエッジとし、従って、追加のリセットパルスは立上りエッジから得ることもできる。
【００２４】
図４には、これら立下がりエッジの追加のリセットパルスとしての評価と関連するブロック回路図が示される。ＳＩＧ信号は第一の追加の回路４に加えられ、ＣＯＭＰ信号は第二の追加の回路５に加えられる。これら追加の回路４と５はＰＬＬモジュール内に簡単に一体化することができ、構造は同一である。各追加の回路４、５（図４参照）は、２つの結合されたＲＳフリップフロップ６，７とゲートとで動作する。追加の回路４の場合は、ＳＩＧ信号はＡＮＤゲート８を介してフリップフロップ６のＳ入力に加えられる。フリップフロップ６のＮＱ出力はＡＮＤゲート８に接続される。ＳＩＧ信号は、ＮＯＴゲート９とＡＮＤゲート１０を介して、フリップフロップ７のＳ入力にも加えられる。フリップフロップ７のＮＱ出力は入力側のＡＮＤゲート１０に接続される。
【００２５】
２つのフリップフロップ６、７の出力ＱはＡＮＤゲート１１に接続され、このＡＮＤゲート１１は出力側の２つのフリップフロップ６、７のＲ入力と、更なるＡＮＤゲート１２とに接続される。ＡＮＤゲート１２には、ＳＩＧ信号も、ＮＯＴゲート１３を介して加えられる。ＡＮＤゲート１１の出力の所には、ＳＩＧ信号の正及び負に向かうエッジにおいてパルスが発生する。ＡＮＤゲート１２の出力Ｂの所には信号Ｂが存在する。信号Ｂは、リセットパルスを形成するが、これはＳＩＧ信号の負に向かうエッジ毎に生成される。ただし、このリセットパルスはＣＯＭＰ信号が失われているときにのみ作動する。ＣＯＭＰ信号が存在するときは、作動するのは、ＳＩＧ信号及びＣＯＭＰ信号の２つの正に向かう立上りエッジによって生成されるリセットパルスのみである。ＳＩＧ信号の負に向かうエッジによって生成されるその後のリセットパルスは、既にリセットされている状態を再びリセットすることを試みる。ＡＮＤゲート１２の下流にはＮＯＴゲート１４も接続される。
【００２６】
構造は同一である追加の回路５の対応する要素は、上付きの’にて識別される。ＡＮＤゲート１１’の出力の所には、ＣＯＭＰ信号の正及びに負に向かうエッジにおいてパルスが存在する。ＡＮＤゲート１２’の出力の所には信号Ａが存在するが、これはＣＯＭＰ信号の負に向かうエッジ毎に生成されるリセットパルスを表し、この信号は、ＳＩＧ信号が失われているときにのみ作動する。
【００２７】
ＮＯＴゲート１４、１４’及びＮＡＮＤゲート３がＡＮＤゲート１５に接続され、このＡＮＤゲート１５は出力側においてはフリップフロップ１，２のリセット入力ＣＬＲＮに接続される。
【００２８】
図５ａ及び５ｂは図４に示される回路の動作を一例として示す。図２ａ、図２ｂ及び図３ａ乃至図３ｄとは対照的に、図５ａ及び５ｂにおいては、リセット入力ＣＬＲＮに加えられるリセット信号も、ＳＩＧ信号、ＣＯＭＰ信号、ＵＰ信号及びＤＯＷＮ信号に加えて示されている。
【００２９】
図５ａにおいては、図３ｃと同様に、ＳＩＧ信号はＣＯＭＰの後に発生し、上述の期間Ｔの間にＳＩＧ信号が失われるものと想定される。見ればわかるように、ＳＩＧ信号及びＣＯＭＰ信号の全ての立下がりエッジｃ、ｄに対して発生するリセットパルスも存在する。図３ｃに示されるケースのように問題ない場合には、図５ａに示される実施例のようなリセットパルスを有することでとくになにも達成されることはない。
【００３０】
図５ｂに示される一例としてのケースにおいては、ＳＩＧ信号はＣＯＭＰ信号の前に発生し、これはＳＩＧ信号が失われるが、これは図３ａに示される異常なケースに対応する。図５ｂにおいては、リセットパルスがＳＩＧ信号及びＣＯＭＰ信号の立下がりエッジにおいて発生する。これらリセットパルスは、上述の異常な期間中においてさえも発生するが、これらリセットパルスのために、図３ａとは対照的に、上述の期間Ｔの後に、ＵＰ信号は、上述の期間における崩壊の後に、その元のパルス形状Ｐ１を回復する。同様にして、上述の期間Ｔの後、そして、ここではパルスＰ４に起因する無視し得る崩壊の後、ＤＯＷＮ信号もまたその元のパルス形状Ｐ２に戻る。
【００３１】
図５ｂに示される例においては、ここでもリセットパルスが約５．０μｓの所で存在しない。約４．０μｓの所でＣＯＭＰ信号の負に向かう立下がりエッジによって生成されるリセットパルスは、上述の論理を元の状態にセットし戻す。この回路はＣＯＭＰ信号の正に向かうエッジがあったことを忘れる。
【００３２】
図４に示される回路においては、図３ｂ及び３ｄに示されるようなＣＯＭＰ信号が失われるという障害が発生した場合、追加の回路４内でＳＩＧ信号の立下がりエッジによって同一の作用を有するリセットパルスが生成される。
【００３３】
図４に示される回路においてもし図３ｄに示されるような重大な影響を有する崩壊或いは干渉が発生した場合、このケースにおいても、結果として、崩壊或いは干渉が発生した期間の後に、パルスＰ１及びＰ２は再びそれらの元の形状を回復する。このため、入力信号に対する過渡的な崩壊或いは干渉があった場合でも、崩壊或いは干渉の後にＵＰ信号及びＤＯＷＮ信号に永久的な変化が生じることはない。
【００３４】
もし両方の入力信号が失われると、その場合は、ＵＰ信号及びＤＯＷＮ信号の両方が論理０にとどまり、こうして、下流回路に対していかなる影響も与えることはない。
【００３５】
この回路は、正に向かう立上りエッジが位相比較器の通常の動作のために用いられ、負に向かう立下がりエッジが追加のリセット機能のために用いられるために、安価に製造することができる。この回路は、もし、位置を逆転し、通常の動作のために負に向かうエッジを用い、追加のリセット機能のために正に向かうエッジを用いるようにした場合でも、等しく安価に製造することができる。
【００３６】
図４に示される回路は、ＳＩＧ信号とＣＯＭＰ信号とを一緒にＯＲゲートにてゲーティングし、この動作の結果として得られる信号を追加の回路４に供給するようにすることで、簡素化することもできる。その場合は、追加の回路５は、追加のリセット機能を失うことなく、省くことができるが、このことは、もし論理を逆転した場合についてもいえる。
【図面の簡単な説明】
【００３７】
【図１】従来技術の位相比較器を示す図である。
【図２ａ】ＳＩＧ信号はＣＯＭＰ信号より前に発生し、どの信号も崩壊していないところの時間プロットを示す図である。
【図２ｂ】ＳＩＧ信号はＣＯＭＰ信号より後に発生し、どの信号も崩壊していないところの時間プロットを示す図である。
【図３ａ】ＳＩＧ信号はＣＯＭＰ信号より前に発生し、例えば、ＳＩＧ信号から一つのパルスが失われているところの時間プロットを示す図である。
【図３ｂ】ＳＩＧ信号はＣＯＭＰ信号より前に発生し、ＣＯＭＰ信号から一つのパルスが失われているところの時間プロットを示す図である。
【図３ｃ】ＳＩＧ信号はＣＯＭＰ信号より後に発生し、ＳＩＧ信号から１つのパルスが失われているところの時間プロットを示す図である。
【図３ｄ】ＳＩＧ信号はＣＯＭＰ信号より後に発生し、ＣＯＭＰ信号から１つのパルスが失われているところの時間プロットを示す図である。
【図４】改善された位相比較器のブロック回路図である。
【図５ａ】ＳＩＧ信号はＣＯＭＰ信号より後に発生し、ＳＩＧ信号から１つのパルスが失われているとき、図４との関連で得られるタイムプロットを示す図である。
【図５ｂ】ＳＩＧ信号はＣＯＭＰ信号より前に発生し、ＳＩＧ信号から１つのパルスが失われているとき、図４との関連で得られるタイムプロットを示す図である。
【技術分野】
【０００１】
本発明は請求項１のプリアンブルにおいて与えられている特徴を有する位相比較器に関する。
【背景技術】
【０００２】
ＰＬＬモジュール、例えば、７４ＨＣＴ９０４６においては、内蔵された位相比較器が存在する。これは、２つの入力信号の零通過が同期的に起こらないときに調節信号を生成する。例えば、共振状態にて動作するデバイスの場合、この機能は、周囲の要因、例えば、温度或いは電気的及び／或いは機械的負荷が原因で共振周波数が変化した場合でも、デバイスが常に共振状態にて動作するように、動作周波数を変化させるために用いられる。共振状態にて動作する典型的なデバイスには、例えば、ビデオカメラ内の加速度センサとして働くジャイロスコープ、自動車分野における圧力、力、及び温度用の周波数・アナログセンサ、半導体産業或いはプリンタにけるミニチュアドライブ、例えば、ピエゾモータ（piezomotors）がある。
【０００３】
公知の位相比較器がＰＬＬモジュール内で用いられる場合、現実には、もしスプリアスパルスが発生すると、調節が歩調を乱し、この結果としてデバイスが故障するといった状況が繰返して発生する。
【０００４】
同期化のためにリセットパルスを用いるＰＬＬ回路については米国国特許第6,066,988号明細書、米国特許第6,154,508号明細書、及び米国特許第6,252,444号明細書において記述されている。米国特許第6,222,420号明細書から、リセット段によって同期回復時間が最小化されるＰＬＬ回路が公知である。
【発明の開示】
【０００５】
本発明の一つの目的は、上述の第一の段落において記述されたタイプであって、その調節信号（アップ／ダウン信号）が、入力信号に対する干渉或いは崩壊（disruption）があった場合でも、永久的に歩調を乱すことがない位相比較器を提供することにある。
【０００６】
本発明によると、上述の目的がクレーム１の特徴記載部（characterizing clause）に与えられている特徴によって達成される。リセット信号を得るために入力信号の立上りエッジのみでなく、それらの立下がりエッジ（decaying edges）も評価されるために、これら一方或いは両方の入力信号に対する干渉或いは崩壊があったとき調節信号が不正確となるという上述の事実は回避される。
【０００７】
以下では幾つかの実施例について説明するが、これから、本発明のこれら及びその他の態様が明らかになるものである。
【発明を実施するための最良の形態】
【０００８】
図１に示されるような、例えば、ＰＬＬモジュール内、例えば、７４ＨＣＴ９０４６内で用いられるタイプの位相比較器は、２つのＤ型フリップフロップ１、２と、これらフリップフロップ１、２のリセット入力の所のＮＡＮＤゲート３とで動作する。第一の入力信号ＳＩＧと第二の入力信号ＣＯＭＰの時間における相互位置に従って、この位相比較器は調節信号としてのＵＰ信号とＤＯＷＮ信号を生成する。これら入力信号の立上りエッジはＵＰ信号及びＤＯＷＮ信号をセット及びリセットするために用いられるが、第一の立上りエッジはある種のセットパルスを生成し、どちらが他方の信号のエッジであっても、第二の立上りエッジは関連するリセットパルスを生成する。
【０００９】
図２ａ，２ｂ，３ａ，３ｂ，３ｃ，３ｄは、図４に示される回路内に、もし追加の回路がなければ、存在するであろう、図１に示される回路と比較して反転されている論理に対する信号波形を示す。
【００１０】
図２ａ及び２ｂは、ＳＩＧ信号とＣＯＭＰ信号が規則的に発生する、崩壊のない動作を示す。図２ａに示される例においては、ＳＩＧ信号の立上りエッジａは、毎回、ＣＯＭＰ信号の立上りエッジｂの前に位置する。立上りエッジａはＵＰ信号をセットし、立上りエッジｂはこれをリセットする。パルス形状Ｐ１が生成される。立上りエッジｂによってＤＯＷＮ信号がセットされるが、ＳＩＧ信号がＨにあるため、これは直ちに再びリセットされる。このことがパルス形状Ｐ２によって示されている。
【００１１】
図２ｂにおいてはこの状況は逆転される。ＳＩＧ信号はＣＯＭＰ信号の後に現れる。ＣＯＭＰ信号の立上りエッジｂはＤＯＷＮ信号をセットし、これに続くＳＩＧ信号のエッジａはこれをリセットする。これはパルス形状Ｐ１を生成する。
【００１２】
ＳＩＧ信号の立上りエッジａによってＵＰ信号はセットされるが、ただし、ＣＯＭＰ信号がＨにあるために直ちに再びリセットされる。
【００１３】
もしＳＩＧ信号とＣＯＭＰ信号が同時に発生すると、ＵＰ信号とＤＯＷＮ信号は同一の長さ、つまり、０秒となる。パルス形状Ｐ１は、立上りエッジａとｂの間の時間における距離に従って変化する。
【００１４】
図３ａ乃至図３ｄには、崩壊の場合に、すなわち、入力信号、つまり、ＳＩＧ信号或いはＣＯＭＰ信号のいずれかが短期間、例えば、３．０μｓと４．０μｓとの間である時間期間Ｔだけ失われた際に発生する信号が示される。
【００１５】
図３ａ及び３ｃおいては上述の期間の間にＳＩＧ信号が失われることが想定され、図３ｂ及び３ｄにおいては上述の期間Ｔの間にＣＯＭＰ信号が失われるものと想定されている。
【００１６】
図３ａにおいては、図２ａと同様に、ＳＩＧ信号はＣＯＭＰ信号の前に発生する。ＳＩＧ信号の立上りエッジが上述の期間Ｔの間には失われているために、ＵＰ信号はこの期間の際にセットされず、しかし、ＣＯＭＰ信号の立上りエッジによってリセットだけされ、このため、極性の変化が起こり、その後、ＵＰ信号内には、パルス形状Ｐ１ではなく、パルス形状Ｐ２が発生することとなる。ＤＯＷＮ信号にも対応する位相の変化が起こる。また、ＳＩＧ信号の立上りエッジが上述の期間Ｔの間に失われているために、ＤＯＷＮ信号はＣＯＭＰ信号の立上りエッジｂによってセットされ、ＳＩＧ信号の次の立上りエッジａによってリセットだけされ、これはパルス波形Ｐ３を生成する。この不適当なパルス形状がその後も維持される。この結果、ＤＯＷＮ信号の極性がまた変化する。図３ａを図２ａと比較することで、上述の期間Ｔの間にＳＩＧ信号が失われた後は、ＵＰ信号及びＤＯＷＮ信号は、もはや正常な形状ではなくなることがわかる。
【００１７】
図３ａにおいては、示される時間のシーケンス内で当初ＵＰ信号に対するＳＥＴ（セット）パルスとして作用していたＳＩＧパルスが一度失われると、ＣＯＭＰ信号の作用がＵＰ信号及びＤＯＷＮ信号の両方に対するリセットパルスとしての作用からＤＯＷＮ信号に対するセットパルスへと変化する。この結果として、ＳＩＧ信号の正に向かうエッジが再び現れたとき、これは、今度は、ＵＰ信号とＤＯＷＮ信号の両方に対するリセットパルスとして作用することとなる。これは、ＵＰ信号及びＤＯＷＮ信号に対して交替波形を生成する。
【００１８】
図３ｂに示される例においては、ＳＩＧ信号はＣＯＭＰ信号の前に発生し、期間Ｔの際にＣＯＭＰ信号が失われる。ＵＰ信号及びＤＯＷＮ信号は期間Ｔの間には崩壊するが、この後はこれらは再び正常な形状（図２ａ参照）に復帰する。つまり、ＵＰ信号はパルス形状Ｐ１を有し、ＤＯＷＮ信号はパルス形状Ｐ２を有する。
【００１９】
図３ｃにおいては、ＳＩＧ信号はＣＯＭＰ信号の後に発生し、期間Ｔの間にＳＩＧ信号が失われる。ＵＰ信号及びＤＯＷＮ信号は期間Ｔの間には崩壊するが、この後はこれらは再び正常な形状に復帰する。つまり、ＵＰ信号はパルス形状Ｐ２を有し、ＤＯＷＮ信号はパルス形状Ｐ１を有する。
【００２０】
図３ｄに示される例においては、ＳＩＧ信号はＣＯＭＰ信号の後に発生し、ＣＯＭＰが失われるものと想定される。図３ａに示される例と同様に、このケースにおいても、たとえ引き続きＳＩＧ信号がＣＯＭＰ信号の後に発生したとしても、極性の永久的な変化が起こり、ＵＰ信号はパルス形状Ｐ２からパルス形状Ｐ３に変化し、ＤＯＷＮ信号はパルス形状Ｐ１からパルス形状Ｐ２に変化する。
【００２１】
ＳＩＧ信号或いはＣＯＭＰ信号上に追加のエッジを生成するようなスプリアスパルスによっても極性の類似する変化が起こる。ＵＰ信号及びＤＯＷＮ信号の極性が永久的に変化するということは（図３ａ及び図３ｄ参照）、ＵＰ信号及びＤＯＷＮ信号の少なくとも一方が誤った方向に調節を行い、結局は、この位相比較器を含むパルス調節器（ＰＬＬモジュール）はもはや機能しなくなることを意味する。
【００２２】
ＳＩＧ信号或いはＤＯＷＮ信号に対する干渉或いはこれらの崩壊があったとき、ＵＰ信号及びＤＯＷＮ信号に望ましくない変化が起こるという問題を解決するために、換言すれば入力信号内の失われた或いは追加のエッジによってパルス列の形状が永久的に損なわれることを防止するために、立下がりエッジが、好適には、全ての立下がりエッジが、追加のリセットパルスとして用いられる。
【００２３】
この実施例においては、評価されるのは基本的には入力信号の立上りエッジとされ、従って、追加のリセットパルスはそれらの立下がりエッジから得られるものと想定される。さらなる実施例として、類似するが、逆のやり方として、評価されるのは基本的には入力信号の立下がりエッジとし、従って、追加のリセットパルスは立上りエッジから得ることもできる。
【００２４】
図４には、これら立下がりエッジの追加のリセットパルスとしての評価と関連するブロック回路図が示される。ＳＩＧ信号は第一の追加の回路４に加えられ、ＣＯＭＰ信号は第二の追加の回路５に加えられる。これら追加の回路４と５はＰＬＬモジュール内に簡単に一体化することができ、構造は同一である。各追加の回路４、５（図４参照）は、２つの結合されたＲＳフリップフロップ６，７とゲートとで動作する。追加の回路４の場合は、ＳＩＧ信号はＡＮＤゲート８を介してフリップフロップ６のＳ入力に加えられる。フリップフロップ６のＮＱ出力はＡＮＤゲート８に接続される。ＳＩＧ信号は、ＮＯＴゲート９とＡＮＤゲート１０を介して、フリップフロップ７のＳ入力にも加えられる。フリップフロップ７のＮＱ出力は入力側のＡＮＤゲート１０に接続される。
【００２５】
２つのフリップフロップ６、７の出力ＱはＡＮＤゲート１１に接続され、このＡＮＤゲート１１は出力側の２つのフリップフロップ６、７のＲ入力と、更なるＡＮＤゲート１２とに接続される。ＡＮＤゲート１２には、ＳＩＧ信号も、ＮＯＴゲート１３を介して加えられる。ＡＮＤゲート１１の出力の所には、ＳＩＧ信号の正及び負に向かうエッジにおいてパルスが発生する。ＡＮＤゲート１２の出力Ｂの所には信号Ｂが存在する。信号Ｂは、リセットパルスを形成するが、これはＳＩＧ信号の負に向かうエッジ毎に生成される。ただし、このリセットパルスはＣＯＭＰ信号が失われているときにのみ作動する。ＣＯＭＰ信号が存在するときは、作動するのは、ＳＩＧ信号及びＣＯＭＰ信号の２つの正に向かう立上りエッジによって生成されるリセットパルスのみである。ＳＩＧ信号の負に向かうエッジによって生成されるその後のリセットパルスは、既にリセットされている状態を再びリセットすることを試みる。ＡＮＤゲート１２の下流にはＮＯＴゲート１４も接続される。
【００２６】
構造は同一である追加の回路５の対応する要素は、上付きの’にて識別される。ＡＮＤゲート１１’の出力の所には、ＣＯＭＰ信号の正及びに負に向かうエッジにおいてパルスが存在する。ＡＮＤゲート１２’の出力の所には信号Ａが存在するが、これはＣＯＭＰ信号の負に向かうエッジ毎に生成されるリセットパルスを表し、この信号は、ＳＩＧ信号が失われているときにのみ作動する。
【００２７】
ＮＯＴゲート１４、１４’及びＮＡＮＤゲート３がＡＮＤゲート１５に接続され、このＡＮＤゲート１５は出力側においてはフリップフロップ１，２のリセット入力ＣＬＲＮに接続される。
【００２８】
図５ａ及び５ｂは図４に示される回路の動作を一例として示す。図２ａ、図２ｂ及び図３ａ乃至図３ｄとは対照的に、図５ａ及び５ｂにおいては、リセット入力ＣＬＲＮに加えられるリセット信号も、ＳＩＧ信号、ＣＯＭＰ信号、ＵＰ信号及びＤＯＷＮ信号に加えて示されている。
【００２９】
図５ａにおいては、図３ｃと同様に、ＳＩＧ信号はＣＯＭＰの後に発生し、上述の期間Ｔの間にＳＩＧ信号が失われるものと想定される。見ればわかるように、ＳＩＧ信号及びＣＯＭＰ信号の全ての立下がりエッジｃ、ｄに対して発生するリセットパルスも存在する。図３ｃに示されるケースのように問題ない場合には、図５ａに示される実施例のようなリセットパルスを有することでとくになにも達成されることはない。
【００３０】
図５ｂに示される一例としてのケースにおいては、ＳＩＧ信号はＣＯＭＰ信号の前に発生し、これはＳＩＧ信号が失われるが、これは図３ａに示される異常なケースに対応する。図５ｂにおいては、リセットパルスがＳＩＧ信号及びＣＯＭＰ信号の立下がりエッジにおいて発生する。これらリセットパルスは、上述の異常な期間中においてさえも発生するが、これらリセットパルスのために、図３ａとは対照的に、上述の期間Ｔの後に、ＵＰ信号は、上述の期間における崩壊の後に、その元のパルス形状Ｐ１を回復する。同様にして、上述の期間Ｔの後、そして、ここではパルスＰ４に起因する無視し得る崩壊の後、ＤＯＷＮ信号もまたその元のパルス形状Ｐ２に戻る。
【００３１】
図５ｂに示される例においては、ここでもリセットパルスが約５．０μｓの所で存在しない。約４．０μｓの所でＣＯＭＰ信号の負に向かう立下がりエッジによって生成されるリセットパルスは、上述の論理を元の状態にセットし戻す。この回路はＣＯＭＰ信号の正に向かうエッジがあったことを忘れる。
【００３２】
図４に示される回路においては、図３ｂ及び３ｄに示されるようなＣＯＭＰ信号が失われるという障害が発生した場合、追加の回路４内でＳＩＧ信号の立下がりエッジによって同一の作用を有するリセットパルスが生成される。
【００３３】
図４に示される回路においてもし図３ｄに示されるような重大な影響を有する崩壊或いは干渉が発生した場合、このケースにおいても、結果として、崩壊或いは干渉が発生した期間の後に、パルスＰ１及びＰ２は再びそれらの元の形状を回復する。このため、入力信号に対する過渡的な崩壊或いは干渉があった場合でも、崩壊或いは干渉の後にＵＰ信号及びＤＯＷＮ信号に永久的な変化が生じることはない。
【００３４】
もし両方の入力信号が失われると、その場合は、ＵＰ信号及びＤＯＷＮ信号の両方が論理０にとどまり、こうして、下流回路に対していかなる影響も与えることはない。
【００３５】
この回路は、正に向かう立上りエッジが位相比較器の通常の動作のために用いられ、負に向かう立下がりエッジが追加のリセット機能のために用いられるために、安価に製造することができる。この回路は、もし、位置を逆転し、通常の動作のために負に向かうエッジを用い、追加のリセット機能のために正に向かうエッジを用いるようにした場合でも、等しく安価に製造することができる。
【００３６】
図４に示される回路は、ＳＩＧ信号とＣＯＭＰ信号とを一緒にＯＲゲートにてゲーティングし、この動作の結果として得られる信号を追加の回路４に供給するようにすることで、簡素化することもできる。その場合は、追加の回路５は、追加のリセット機能を失うことなく、省くことができるが、このことは、もし論理を逆転した場合についてもいえる。
【図面の簡単な説明】
【００３７】
【図１】従来技術の位相比較器を示す図である。
【図２ａ】ＳＩＧ信号はＣＯＭＰ信号より前に発生し、どの信号も崩壊していないところの時間プロットを示す図である。
【図２ｂ】ＳＩＧ信号はＣＯＭＰ信号より後に発生し、どの信号も崩壊していないところの時間プロットを示す図である。
【図３ａ】ＳＩＧ信号はＣＯＭＰ信号より前に発生し、例えば、ＳＩＧ信号から一つのパルスが失われているところの時間プロットを示す図である。
【図３ｂ】ＳＩＧ信号はＣＯＭＰ信号より前に発生し、ＣＯＭＰ信号から一つのパルスが失われているところの時間プロットを示す図である。
【図３ｃ】ＳＩＧ信号はＣＯＭＰ信号より後に発生し、ＳＩＧ信号から１つのパルスが失われているところの時間プロットを示す図である。
【図３ｄ】ＳＩＧ信号はＣＯＭＰ信号より後に発生し、ＣＯＭＰ信号から１つのパルスが失われているところの時間プロットを示す図である。
【図４】改善された位相比較器のブロック回路図である。
【図５ａ】ＳＩＧ信号はＣＯＭＰ信号より後に発生し、ＳＩＧ信号から１つのパルスが失われているとき、図４との関連で得られるタイムプロットを示す図である。
【図５ｂ】ＳＩＧ信号はＣＯＭＰ信号より前に発生し、ＳＩＧ信号から１つのパルスが失われているとき、図４との関連で得られるタイムプロットを示す図である。
【特許請求の範囲】
【請求項１】
第一及び第二の入力信号のエッジを評価することによって前記第一の入力信号の位相角を第二の入力信号の位相角と比較し、そこからリセット信号を生成する、特にＰＬＬモジュールのための位相比較器であって、
前記入力信号の一方または両方の異なるエッジを評価し、これらから一方または両方の調節信号に対する追加のリセット信号を生成するための少なくとも一つの追加の回路を備えたことを特徴とする位相比較器。
【請求項２】
前記位相比較器は、前記調節信号を前記入力信号の立上り／立下がりエッジから得、前記追加の回路は前記追加のリセット信号を前記入力信号の立下がり／立上りエッジから導出することを特徴とする請求項１記載の位相比較器。
【請求項３】
専用の追加の回路が前記２つの入力信号の各々に対して提供され、一方の追加の回路は前記第一の入力信号のエッジを評価し、第二の追加の回路は前記第二の入力信号のエッジを評価することを特徴とする請求項１乃至２のいずれかに記載の位相比較器。
【請求項４】
一方の追加の回路は一方の入力信号の立上り及び立下がりエッジを評価し、他方の追加の回路は他方の入力信号の立上り及び立下がりエッジを評価することを特徴とする請求項１乃至３のいずれかに記載の位相比較器。
【請求項５】
前記追加の回路からの出力信号は前記位相比較器に属するフリップフロップのリセット入力にゲートを介して加えられ、このゲートには、前記調節信号が加えられるゲートも接続されることを特徴とする請求項１乃至４のいずれかに記載の位相比較器。
【請求項６】
前記追加の回路は、各々２つのＲＳフリップフロップとゲートとを有し、これらは前記ＰＬＬ回路内に一体化されることを特徴とする請求項１乃至５のいずれかに記載の位相比較器。
【請求項７】
前記２つの入力信号は前記追加の回路にＯＲゲートを介して加えられることを特徴とする請求項１または２記載の位相比較器。
【請求項１】
第一及び第二の入力信号のエッジを評価することによって前記第一の入力信号の位相角を第二の入力信号の位相角と比較し、そこからリセット信号を生成する、特にＰＬＬモジュールのための位相比較器であって、
前記入力信号の一方または両方の異なるエッジを評価し、これらから一方または両方の調節信号に対する追加のリセット信号を生成するための少なくとも一つの追加の回路を備えたことを特徴とする位相比較器。
【請求項２】
前記位相比較器は、前記調節信号を前記入力信号の立上り／立下がりエッジから得、前記追加の回路は前記追加のリセット信号を前記入力信号の立下がり／立上りエッジから導出することを特徴とする請求項１記載の位相比較器。
【請求項３】
専用の追加の回路が前記２つの入力信号の各々に対して提供され、一方の追加の回路は前記第一の入力信号のエッジを評価し、第二の追加の回路は前記第二の入力信号のエッジを評価することを特徴とする請求項１乃至２のいずれかに記載の位相比較器。
【請求項４】
一方の追加の回路は一方の入力信号の立上り及び立下がりエッジを評価し、他方の追加の回路は他方の入力信号の立上り及び立下がりエッジを評価することを特徴とする請求項１乃至３のいずれかに記載の位相比較器。
【請求項５】
前記追加の回路からの出力信号は前記位相比較器に属するフリップフロップのリセット入力にゲートを介して加えられ、このゲートには、前記調節信号が加えられるゲートも接続されることを特徴とする請求項１乃至４のいずれかに記載の位相比較器。
【請求項６】
前記追加の回路は、各々２つのＲＳフリップフロップとゲートとを有し、これらは前記ＰＬＬ回路内に一体化されることを特徴とする請求項１乃至５のいずれかに記載の位相比較器。
【請求項７】
前記２つの入力信号は前記追加の回路にＯＲゲートを介して加えられることを特徴とする請求項１または２記載の位相比較器。
【図１】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４】
【図５ａ】
【図５ｂ】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４】
【図５ａ】
【図５ｂ】
【公表番号】特表２００６−５０６８３８（Ｐ２００６−５０６８３８Ａ）
【公表日】平成１８年２月２３日（２００６．２．２３）
【国際特許分類】
【出願番号】特願２００４−５５０８８８（Ｐ２００４−５５０８８８）
【出願日】平成１５年１１月３日（２００３．１１．３）
【国際出願番号】ＰＣＴ／ＩＢ２００３／００４８８０
【国際公開番号】ＷＯ２００４／０４５０７６
【国際公開日】平成１６年５月２７日（２００４．５．２７）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
【公表日】平成１８年２月２３日（２００６．２．２３）
【国際特許分類】
【出願日】平成１５年１１月３日（２００３．１１．３）
【国際出願番号】ＰＣＴ／ＩＢ２００３／００４８８０
【国際公開番号】ＷＯ２００４／０４５０７６
【国際公開日】平成１６年５月２７日（２００４．５．２７）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
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