信号変換装置及び信号変換方法
【課題】ＡＤＣのＳＮＲを向上し、かつ、マイクロフォン用ＩＣ全体の歪み特性の劣化を最低限に抑えること。
【解決手段】本発明にかかる信号変換装置は、入力アナログ信号を増幅して出力するプリアンプ回路と、入力クロックのサイクルに応じて、プリアンプ回路からの出力に基づくアナログ信号をデジタル信号へ変換するＡＤ変換器と、入力クロックの周波数に応じて、デジタル信号へ変換される前のアナログ信号である変換前アナログ信号の調整を制御する調整制御回路と、を備える。
【解決手段】本発明にかかる信号変換装置は、入力アナログ信号を増幅して出力するプリアンプ回路と、入力クロックのサイクルに応じて、プリアンプ回路からの出力に基づくアナログ信号をデジタル信号へ変換するＡＤ変換器と、入力クロックの周波数に応じて、デジタル信号へ変換される前のアナログ信号である変換前アナログ信号の調整を制御する調整制御回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号変換装置及び信号変換方法に関し、特に、アナログ信号をデジタル信号に変換するための信号変換装置及び信号変換方法に関する。
【背景技術】
【０００２】
ＡＤＣ（Ａｎａｌｏｇｕｅ ／ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を内蔵するデジタルマイクロフォンは、アナログプリアンプとＡＤＣがチップ内で接続される。そのため、従来のアナログ出力のマイクロフォンに比べて、外部からの干渉ノイズに強いという利点がある。また、ＡＤＣには、通常、シングルビットのデルタシグマ型ＡＤＣが用いられる。但し、デルタシグマ型ＡＤＣを用いる場合、信号帯域内に不要なトーンが発生する恐れがある。そのため、ＡＤＣの入力にＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）オフセット（又はＤＣディザ）を加える対策が一般に用いられる。
【０００３】
図１９は、関連技術にかかるデジタルマイクロフォン用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）９００の回路構成を示すブロック図である。デジタルマイクロフォン用ＩＣ９００は、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ ｏｕｔ、電源回路）９１と、プリアンプ回路９２と、ＡＤＣ９３とを備える。プリアンプ回路９２は、マイクロフォンからの入力アナログ信号を増幅する。ＡＤＣ９３は、プリアンプ回路９２の次段に接続されている。ＡＤＣ９３は、プリアンプ回路９２により増幅された入力アナログ信号をデジタル信号に変換する。ここで、ＡＤＣ９３には、通常、シングルビットのデルタシグマ型ＡＤＣが用いられる。シングルビットのデルタシグマ型ＡＤＣを用いることで、ノイズ・シェーピング効果によって量子化ノイズが音声帯域外にシフトされる。そのため、低ノイズ設計が可能となる。また、マイクロフォンの用途によって電源電圧範囲が広いため、ＬＤＯ９１は、プリアンプ回路９２とＡＤＣ９３に一定な電圧を提供する。
【０００４】
また、ＡＤＣ９３として用いられるデルタシグマ型ＡＤＣは、ＳＦＤＲ（Ｓｐｕｒｉｏｕｓ Ｆｒｅｅ Ｄｙｎａｍｉｃ Ｒａｎｇｅ）が高いことが望ましい。しかし、デルタシグマ型ＡＤＣは、ＡＤＣエンコーダ部の伝達関数の非直線によって歪みが生じる場合がある。主な影響として、信号帯域内にトーン（アイドルトーンと呼ばれる低周波雑音）が発生する恐れがある。これは、ＡＤＣに入力される音声アナログ信号が、１ビットの出力デジタル信号（ＰＤＭ（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏｎ）信号）における"１"と"０"との密度が等しくなる動作点附近のレベル（無入力時及び微弱信号入力時）の場合に発生する。この場合、デルタシグマ変調部での差動対トランジスタの相対精度などの微小なオフセットによって、出力デジタル信号に、特定の周波数やその高調波の成分によるトーン性のノイズが発生するためである。また、前記の微小オフセットが小さいほど、現れる周波数は低くなる。
【０００５】
これらの対策として、意図的に大きめのＤＣオフセット（又はＤＣディザ）をプリアンプ回路９２の出力信号（＝ＡＤＣ入力信号）に加算することで、トーンを信号帯域外にシフトし、トーンに起因するＳＮＲの劣化を無くすことができる。尚、ＤＣオフセットの生成は、予め別の回路を設けても良いし、ＡＤＣの前段回路で生成しても良い。
【０００６】
ここで、マイクロフォン用のＡＤＣにおいて、トーンの発生する周波数の見積式を式（１）に示す。
【数１】
【０００７】
ＤＣ＿Ｏｆｆｓｅｔは、プリアンプの差動出力のＤＣバイアス差である。Ｆｒｅｑｓは、マイクロフォン用ＩＣのサンプリングのクロック信号周波数である。ＦＳは、デルタシグマ型ＡＤＣのフルスケーラ電圧である。
【０００８】
ＤＣオフセット値が大きければ、トーンの発生する周波数が高くなる。よって、ＤＣオフセット値をＡＤＣの入力に印加すれば、トーンは音声帯域外へシフトすることが可能になる。
【０００９】
ここで、特許文献１には、デジタルマイクロフォンのアナログ回路を制御し、それによって電力消費を削減するように構成される制御信号を供給するモード検出器に関する技術が開示されている。特許文献２には、抽出クロック周波数検出回路によって直接抽出クロックを参照し、検出した値を電圧変換回路にて電圧量に変換することにより、抽出クロック周波数に対してより忠実な電圧量での観測が可能となるＰＬＬ回路に関する技術が開示されている。
【００１０】
また、特許文献３には、ダイレクトコンバージョン方式の無線通信装置に関する技術が開示されている。特許文献３にかかる技術は、変換されたデジタル信号について、ロジック部において演算処理がなされ、ＤＣオフセット成分が抽出される。そして、当該ロジック部において当該抽出されたＤＣオフセット成分の量に応じたコードが生成される。当該コードは、ＤＡコンバータに入力され、デジタル信号からアナログ信号（ＤＣオフセット電流）に変換される。そして、当該ＤＣオフセット電流は、受信側差動増幅器ＡＭＰ１の差動入力端子ＲＸＩＮ，ＲＸＩＮＢに帰還される。そして、当該ＤＣオフセット電流が抵抗器Ｒ１，Ｒ２に流れることにより、ＤＣオフセット補正（ＤＣオフセット電圧の補正）がなされる。
【００１１】
特許文献４には、ＤＣオフセットキャンセル回路に関する技術が開示されている。特許文献４にかかる制御部は、ＰＧＡの利得を変更した場合、メモリに記憶されたＤＣオフセット値テーブルを参照し、変更後の利得に対応するＤＣオフセット値（記憶値）を加算器に出力する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特表２００９−５０２０６２号公報
【特許文献２】特開２００５−１０９５５１号公報
【特許文献３】特開２００８−０１６９２０号公報
【特許文献４】特開２００５−０７２８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述したデジタルマイクロフォン用ＩＣ９００では、プリアンプ回路９２の出力信号に加えるＤＣオフセット値が大きい場合、プリアンプの歪み特性が劣化する可能性があるという問題点がある。その理由は、上述した関連技術では、プロセスバラツキ、クロック信号周波数範囲及び温度変動などの影響を考慮して、ＤＣオフセットに本来必要な量の数倍程度のマージンを加える必要があるためである。
【００１４】
式（１）に示したように、トーン周波数はＤＣオフセット値だけでなく、クロック周波数にも影響を受ける。汎用のマイクロフォン用ＩＣのクロック周波数は、１ＭＨｚから数ＭＨｚの範囲が一般的である。クロック周波数が低ければ、トーン周波数が低周波側にシフトする。関連技術では、ＤＣオフセット値が最低クロック周波数の場合でも、トーン周波数を音声帯域（〜２０ｋＨｚ）以上にシフトさせる必要がある。さらに、プロセスバラツキ及び温度変動などの影響を考慮すると、ＤＣオフセット値が５０ｍＶから百数十ｍＶが必要になることが分かる。
【００１５】
例えば、Ｆｒｅｑｓが１ＭＨｚかつＦＳが２．４Ｖｐｐである場合、ＤＣオフセット値の最小値は、以下の式（２）の通りとなる。
【数２】
【００１６】
そして、プロセスバラツキ及び温度変動などの影響を±１００％変動と仮定すると、ＤＣオフセット値を以下の式（３）程度に設計する必要がある。
【数３】
【００１７】
一方、例えば、Ｆｒｅｑｓが２．４ＭＨｚで、バラツキ影響なしと仮定した場合は、ＤＣオフセット値は２０ｍＶあれば、トーンに起因する信号帯域内のＳＮＲ（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ Ｒａｔｉｏ）劣化がなくなる。
【００１８】
また、上述した特許文献１乃至４に開示された技術を用いたとしても、ＤＣオフセットに本来必要な量の数倍程度のマージンを加える必要があるため、同様に、上述した課題を解決することはできない。
【課題を解決するための手段】
【００１９】
本発明の第１の態様にかかる信号変換装置は、
入力アナログ信号を増幅して出力するプリアンプ回路と、
入力クロックのサイクルに応じて、前記プリアンプ回路からの出力に基づくアナログ信号をデジタル信号へ変換するＡＤ変換器と、
前記入力クロックの周波数に応じて、前記デジタル信号へ変換される前のアナログ信号である変換前アナログ信号の調整を制御する調整制御回路と、
を備える。
【００２０】
本発明の第２の態様にかかる信号変換方法は、
入力アナログ信号を増幅し、
前記増幅後のアナログ信号からデジタル信号へ変換するＡＤ変換器を動作させる入力クロックの周波数に応じて、前記デジタル信号へ変換される前のアナログ信号である変換前アナログ信号を調整し、
前記入力クロックのサイクルに応じて、前記増幅後かつ前記調整後のアナログ信号をデジタル信号へ変換する
ことを特徴とする。
【００２１】
上述したように、増幅後かつ未調整のアナログ信号をそのままデジタル信号へ変換した場合には、所定の周波数帯域内にトーンが発生する恐れがある。そこで、上述した本発明の第１及び第２の態様では、少なくともＡＤ変換前のアナログ信号に対して所定の調整を行うため、所定の周波数帯域外へトーンをシフトさせることが可能となる。そのため、ＡＤ変換後のデジタル信号におけるノイズの発生を抑えることができる。
【発明の効果】
【００２２】
本発明により、ＡＤＣのＳＮＲを向上し、かつ、マイクロフォン用ＩＣ全体の歪み特性の劣化を最低限に抑えるための信号変換装置及び信号変換方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図２】本発明の実施の形態１にかかるＤＣオフセット制御ブロックの構成を示すブロック図である。
【図３】本発明の実施の形態１にかかるクロック周波数検出回路の構成を示すブロック図である。
【図４】本発明の実施の形態１にかかる遅延回路の構成を示すブロック図である。
【図５】本発明の実施の形態１にかかるシュミットトリガ回路の構成を示すブロック図である。
【図６】本発明の実施の形態１にかかるレジスタに格納されるデータの例を示す図である。
【図７】本発明の実施の形態１にかかる調整制御処理の流れを示すフローチャートである。
【図８】本発明の実施の形態１にかかるプリアンプ回路の構成を示すブロック図である。
【図９】本発明の実施の形態２にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図１０】本発明の実施の形態２にかかるＤＣオフセット制御ブロックの構成を示すブロック図である。
【図１１】本発明の実施の形態２にかかるレジスタに格納されるデータの例を示す図である。
【図１２】本発明の実施の形態２にかかるフィードバック制御回路の構成を示すブロック図である。
【図１３】本発明の実施の形態２にかかる調整制御処理の処理の流れを示すフローチャートである。
【図１４】本発明の実施の形態３にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図１５】本発明の実施の形態４にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図１６】本発明の実施の形態５にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図１７】本発明の実施の形態５にかかるＡＤＣの回路構成を示すブロック図である。
【図１８】本発明の実施の形態６にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図１９】関連技術にかかるデジタルマイクロフォン用ＩＣの回路構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００２５】
＜発明の実施の形態１＞
図１は、本発明の実施の形態１にかかるマイクロフォン用ＩＣ１００の回路構成を示すブロック図である。マイクロフォン用ＩＣ１００は、外部から印加された電源電圧ＶＤＤ及びクロック信号ＣＬＫにより動作する。そして、マイクロフォン用ＩＣ１００は、入力アナログ信号である入力信号ＩＮを受け付けて、増幅、調整及びデジタル信号への変換を行った後に、出力デジタル信号である出力信号ＯＵＴとして出力する。マイクロフォン用ＩＣ１００は、ＬＤＯ１１と、プリアンプ回路１２と、ＡＤＣ１３と、ＤＣオフセット制御ブロック１４とを備える。
【００２６】
ＬＤＯ１１は、外部から印加された電源電圧ＶＤＤをプリアンプ回路１２及びＡＤＣ１３に供給する。尚、ＬＤＯ１１は、図１９のＬＤＯ９１と同等の構成を用いることが可能である。
【００２７】
プリアンプ回路１２は、ＬＤＯ１１から供給された電源電圧ＶＤＤにより動作し、入力アナログ信号である入力信号ＩＮを増幅して、出力信号ＯＵＴＡ及び出力信号ＯＵＴＢをＡＤＣ１３へ出力する。ここでは、プリアンプ回路１２は、出力信号ＯＵＴＡ及び出力信号ＯＵＴＢを増幅後の出力信号を差動信号として出力する。そして、出力信号ＯＵＴＡ及び出力信号ＯＵＴＢは、差動信号を構成する第１信号及び第２信号といえる。また、プリアンプ回路１２は、後述するＤＣオフセット制御ブロック１４からの制御信号に応じて、入力信号ＩＮを調整する。つまり、出力信号ＯＵＴＡ及び出力信号ＯＵＴＢは、プリアンプ回路１２により入力信号ＩＮから増幅及び調整された信号である。尚、プリアンプ回路１２が行う入力信号ＩＮの増幅及び調整の順序はいずれが先であってもよい。尚、プリアンプ回路１２は、マイクロフォンから出力される音声アナログ信号に対して増幅を行うものであるが、これに限定されない。
【００２８】
ＡＤＣ１３は、ＬＤＯ１１から供給された電源電圧ＶＤＤにより動作し、入力クロックであるクロック信号ＣＬＫのサイクルに応じて、プリアンプ回路１２からの出力に基づくアナログ信号をデジタル信号へ変換するＡＤ変換器である。具体的には、ＡＤＣ１３は、プリアンプ回路１２からの出力として、増幅後かつ調整後のアナログ信号である出力信号ＯＵＴＡ及び出力信号ＯＵＴＢに対してデジタル信号への変換を行い、出力信号ＯＵＴとして外部へ出力する。ＡＤＣ１３は、デルタシグマＡＤ変換器であることが望ましいが、これに限定されない。尚、ＡＤＣ１３は、図１９のＡＤＣ９３と同等の構成を用いることが可能である。
【００２９】
ＤＣオフセット制御ブロック１４は、ＡＤＣ１３を動作させるクロック信号ＣＬＫの周波数に応じて、ＡＤＣ１３によりデジタル信号へ変換される前のアナログ信号である変換前アナログ信号の調整を制御する調整制御回路である。ここで、ＤＣオフセット制御ブロック１４は、クロック信号ＣＬＫの周波数に応じて、ＤＣオフセット量を決定し、当該決定されたＤＣオフセット量を用いて、変換前アナログ信号の調整を制御する。ここで、ＤＣオフセット量とは、差動信号を構成する第１信号と第２信号の直流バイアス電圧の差である。さらに、ＤＣオフセット制御ブロック１４は、決定したＤＣオフセット量に基づき変換前アナログ信号を調整させる制御信号ＳＣをプリアンプ回路１２へ出力する。これにより、ＤＣオフセット制御ブロック１４は、プリアンプ回路１２による変換前アナログ信号の調整を制御できる。
【００３０】
図２は、本発明の実施の形態１にかかるＤＣオフセット制御ブロック１４の構成を示すブロック図である。ＤＣオフセット制御ブロック１４は、クロック周波数検出回路１４１と、レジスタ１４２とを備える。クロック周波数検出回路１４１は、受け付けたクロック信号ＣＬＫにおける周波数を検出し、検出した周波数を周波数情報ＦＩとしてレジスタ１４２へ出力する。例えば、クロック周波数検出回路１４１は、クロック信号ＣＬＫが予め定めた周波数（以下、判定周波数と呼ぶ。）を超えるか否かを判定し、判定結果をＨｉｇｈ又はＬｏｗの信号としてレジスタ１４２へ出力する。
【００３１】
図３は、本発明の実施の形態１にかかるクロック周波数検出回路１４１の構成を示すブロック図である。クロック周波数検出回路１４１は、遅延回路１４１１と、シュミットトリガ回路１４１２と、インバータ１４１３と、フリップフロップ１４１４とを備える。クロック周波数検出回路１４１は、受け付けたクロック信号ＣＬＫを遅延回路１４１１及びインバータ１４１３へ供給し、遅延回路１４１１の後段にはシュミットトリガ回路１４１２を接続する。そして、クロック周波数検出回路１４１は、フリップフロップ１４１４のデータ入力端子Ｄにシュミットトリガ回路１４１２の出力を接続し、フリップフロップ１４１４のクロック端子にインバータ１４１３の出力を接続し、出力信号ＯＵＴとして出力する。
【００３２】
ここで、遅延回路１４１１の一例を図４に示す。遅延回路１４１１における出力信号ＯＵＴの立ち上がりの遅延時間Ｔｒは、電流源Ｉｄから流れる電流と負荷容量Ｃｄの比により定めることができる（Ｔｒ＝Ｃｄ／Ｉｄ）。また、シュミットトリガ回路１４１２の一例を図５に示す。
【００３３】
ここで、クロック周波数検出回路１４１における周波数を検出する動作について説明する。まず、クロック信号ＣＬＫの周波数が判定周波数より十分に小さい場合（クロック周波数＜＜判定周波数）、クロック周波数検出回路１４１は、常にＬｏｗを出力する。一方、クロック信号ＣＬＫの周波数が判定周波数より大きい場合（クロック周波数＞判定周波数）、クロック周波数検出回路１４１は、クロック信号ＣＬＫをそのまま出力する。
【００３４】
具体的には、クロック信号ＣＬＫの周波数が判定周波数より十分に小さい場合（クロック周波数＜＜判定周波数）とは、遅延回路１４１１からの出力信号の立ち上がりに対してクロック信号ＣＬＫの周期が十分遅い場合である。この場合、遅延回路１４１１からの出力信号の立ち上がり電圧がシュミットトリガ回路１４１２のしきい値を超える。そのため、シュミットトリガ回路１４１２は、しきい値を超えた場合Ｈｉｇｈを反転してＬｏｗを出力する。そして、フリップフロップ１４１４のデータ入力端子Ｄを介して入力される信号は、クロック信号ＣＬＫと比べて常に遅延するため、フリップフロップ１４１４の出力は常にＬｏｗとなる。
【００３５】
一方、クロック信号ＣＬＫの周波数が判定周波数より大きい場合（クロック周波数＞判定周波数）とは、遅延回路１４１１からの出力信号の立ち上がりに対して入力クロックが速い場合である。この場合、遅延回路１４１１からの出力信号の立ち上がり電圧がシュミットトリガ回路１４１２のしきい値を超えない。そのため、シュミットトリガ回路１４１２は、Ｌｏｗに固定した信号を出力する。その後、フリップフロップ１４１４は、クロック信号ＣＬＫに同期してＨｉｇｈ又はＬｏｗの信号を出力する。
【００３６】
このため、ＤＣオフセットを切り替えるためのしきい値となる判定周波数は、遅延回路１４１１の出力電流、負荷容量及びシュミットトリガ回路１４１２のトリガ閾値（ＨｉｇｈからＬｏｗへ反転する際の電圧値）により設定できることとなる。
【００３７】
図２に戻り説明する。レジスタ１４２には、検出される周波数に対応付けて制御信号ＳＣの値が予め格納されている。制御信号ＳＣは、プリアンプ回路１２にてＤＣオフセット量を制御させるための信号である。そのため、ＤＣオフセット制御ブロック１４は、クロック周波数検出回路１４１により検出される周波数情報ＦＩに応じて、レジスタ１４２に格納された制御信号ＳＣの値を選択し、選択した制御信号ＳＣをプリアンプ回路１２へ出力する。このとき、ＤＣオフセット制御ブロック１４は、入力クロックの周波数が所定値より大きい場合、当該周波数が所定値未満である場合に比べて小さくなるようにＤＣオフセット量を決定する。
【００３８】
図６は、本発明の実施の形態１にかかるレジスタ１４２に格納されるデータの例を示す図である。図６では、周波数ＦＡに制御信号ＳＣＡが、周波数ＦＢに制御信号ＳＣＢがそれぞれ対応付けられていることを示す。例えば、周波数ＦＡが周波数ＦＢより大きい場合、制御信号ＳＣＡは制御信号ＳＣＢよりＤＣオフセット量が小さくなるような制御指示を含むものとする。尚、制御信号ＳＣＡ及び制御信号ＳＣＢは、周波数情報ＦＩに応じて、プリアンプ回路１２のＤＣオフセット切替信号値ということもできる。つまり、ＤＣオフセット制御ブロック１４は、当該切替信号値によって、プリアンプ回路１２のＤＣオフセット量の調整を制御する。
【００３９】
図７は、本発明の実施の形態１にかかる調整制御処理の流れを示すフローチャートである。まず、ＤＣオフセット制御ブロック１４は、クロック周波数検出回路１４１においてクロック信号ＣＬＫにおけるクロック周波数を検出する（Ｓ１１）。次に、ＤＣオフセット制御ブロック１４は、レジスタ１４２を参照して、検出した周波数から制御信号を選択する（Ｓ１２）。そして、ＤＣオフセット制御ブロック１４は、選択した制御信号をプリアンプ回路１２へ出力する（Ｓ１３）。
【００４０】
図８は、本発明の実施の形態１にかかるプリアンプ回路１２の構成の一例を示すブロック図である。ここでは、２段アンプ構成とした場合の例を示している。図８では、初段アンプの片側の電流源の値を調整することで、初段の出力のＤＣバイアスの差を変えることができる。そして、次段バッファアンプ（ＡＭＰ）を介して、初段アンプで変えられたＤＣオフセットを増幅し、ＡＤＣ１３に必要なＤＣオフセット量を生成する。
【００４１】
つまり、プリアンプ回路１２は、ＤＣオフセット制御ブロック１４からの制御信号ＳＣに応じて入力アナログ信号である入力信号ＩＮを調整し、かつ、当該入力アナログ信号をＡＭＰにより増幅してＡＤＣ１３へ出力する。ここで、プリアンプ回路１２は、入力信号ＩＮの調整のために制御信号ＳＣに応じて電流を変化させる可変電流源ＶＩｄを有する。つまり、プリアンプ回路１２は、制御信号ＳＣに基づく指示により入力信号ＩＮにＤＣオフセット量を加えた信号を生成し、当該信号に対してＡＭＰにより増幅させる。尚、図８では、可変電流源ＶＩｄの数が２個の例を示したが、これに限定されない。また、入力信号ＩＮの調整の手段はこれに限定されない。
【００４２】
ＤＣオフセット制御ブロック１４は、マイクロフォン用ＩＣ１００のクロック信号ＣＬＫをクロック周波数検出回路１４１において検出し、レジスタ１４２に格納されたクロック周波数に対応するＤＣオフセットの設定値を特定し、特定された設定値を調整に用いるＤＣオフセット量として決定する。そのため、レジスタ１４２には、予め周波数と設定値とを対応付けて格納しておくものとする。
【００４３】
尚、上記では、レジスタ１４２を用いたＤＣオフセット量の決定方法を示したが、ＤＣオフセット制御ブロック１４内で逐次、検出した周波数に基づいた演算により設定値を求めても良い。尚、クロック信号ＣＬＫの周波数が高い場合、式（１）によって、必要なＤＣオフセット量を低めに設定するとよく。逆に、クロック信号ＣＬＫの周波数が低い場合は、式（１）によって、ＤＣオフセット量を高めに設定するとよい。
【００４４】
このように、本発明の実施の形態１により、ＡＤＣにトーンを音声帯域外にシフトするために必要最小限のＤＣオフセット量に調整することにより、過剰なＤＣオフセット量のマージンに起因する歪み特性などの劣化を抑えることができる。
【００４５】
＜発明の実施の形態２＞
上述した発明の実施の形態１にかかるプリアンプ回路１２は、ＤＣオフセット制御ブロック１４からの制御信号ＳＣにより定まるＤＣオフセット量を用いて入力信号ＩＮを調整し、かつ、増幅して出力信号ＯＵＴＡ及びＯＵＴＢを出力する。しかし、発明の実施の形態１にかかるＤＣオフセット制御ブロック１４により決定されたＤＣオフセット量のみにより、入力信号ＩＮが常に正確に調整されるとは限らない。その理由は、調整対象のＤＣオフセット量は、制御信号ＳＣにより定まるのみならず、温度変動及びプロセスバラツキによる影響により変動する場合があるためである。
【００４６】
そこで、本発明の実施の形態２にかかるマイクロフォン用ＩＣ２００は、温度変動及びプロセスバラツキによるＤＣオフセット量の変動を考慮し、上述したマイクロフォン用ＩＣ１００に改良を加えたものである。
【００４７】
図９は、本発明の実施の形態２にかかるマイクロフォン用ＩＣ２００の回路構成を示すブロック図である。図１との違いとして、具体的には、プリアンプ回路２２から出力される出力信号ＯＵＴＡ及びＯＵＴＢをＤＣオフセット制御ブロック２４へ接続し、ＤＣオフセット制御ブロック１４がＤＣオフセット制御ブロック２４に置き換わったものである。尚、ＬＤＯ２１、プリアンプ回路２２及びＡＤＣ２３は、図１のＬＤＯ１１、プリアンプ回路１２及びＡＤＣ１３と同等の構成であるため、詳細な説明を省略する。
【００４８】
ＤＣオフセット制御ブロック２４は、プリアンプ回路２２の出力のＤＣオフセット量を検出する。そして、ＤＣオフセット制御ブロック２４は、ＤＣオフセット制御ブロック１４と同様に周波数情報に基づいてＤＣオフセット量を決定する。そして、ＤＣオフセット制御ブロック２４は、決定されたＤＣオフセット量と検出したＤＣオフセット量とを比較し、プリアンプ回路２２にフィードバックをかける。検出されたＤＣオフセット量が小さい場合は、ＤＣオフセット制御ブロック２４がＤＣオフセット量を増やすようにプリアンプ回路２２へ制御信号ＳＣを出力する。逆に、検出されたＤＣオフセット量が大きい場合は、ＤＣオフセット制御ブロック２４がＤＣオフセット量を減らすようにプリアンプ回路２２へ制御信号ＳＣを出力する。つまり、ＤＣオフセット制御ブロック２４は、プリアンプ回路２２から出力されたアナログ信号である出力信号ＯＵＴＡ及びＯＵＴＢに基づくＤＣオフセット量を検出し、クロック信号ＣＬＫの周波数と検出されたＤＣオフセット量とに応じて、調整に用いるＤＣオフセット量を決定する。これにより、温度変動及びプロセスバラツキによるＤＣオフセット量の変動を考慮してより正確にＤＣオフセット量を調整することができる。
【００４９】
図１０は、本発明の実施の形態２にかかるＤＣオフセット制御ブロック２４の構成を示すブロック図である。ＤＣオフセット制御ブロック２４は、クロック周波数検出回路２４１と、レジスタ２４２と、フィードバック制御回路２４３とを備える。尚、クロック周波数検出回路２４１は、上述したクロック周波数検出回路１４１と同等の構成であるため、詳細な説明を省略する。
【００５０】
レジスタ２４２には、検出される周波数に対応付けて設定値ＳＶの値が予め格納されている。設定値ＳＶは、プリアンプ回路１２にて調整されるＤＣオフセット量の値、すなわち、ＤＣオフセット値である。図１１は、本発明の実施の形態２にかかるレジスタ２４２に格納されるデータの例を示す図である。図１１では、周波数ＦＡにＤＣオフセットＳＶＡが、周波数ＦＢにＤＣオフセットＳＶＢがそれぞれ対応付けられていることを示す。例えば、周波数ＦＡが周波数ＦＢより大きい場合、ＤＣオフセットＳＶＡはＤＣオフセットＳＶＢより小さい値であるものとする。
【００５１】
図１０に戻って説明する。フィードバック制御回路２４３は、レジスタ２４２から設定値ＳＶを受け付け、プリアンプ回路２２から出力信号ＯＵＴＡ及びＯＵＴＢを受け付け、制御信号ＳＣをプリアンプ回路２２へ出力する。フィードバック制御回路２４３は、判定回路２４３１と、出力ＤＣオフセット検出回路２４３２とを備える。まず、クロック周波数検出回路２４１及びレジスタ２４２は、式（１）に示すような必要なＤＣオフセット量を決定する。また、出力ＤＣオフセット検出回路２４３２は、出力信号ＯＵＴＡ及びＯＵＴＢから実際のＤＣオフセット量を検出する。その後、判定回路２４３１は、検出された実際のＤＣオフセット量と決定されたＤＣオフセット量とを比較することで、最適なＤＣオフセット量を判定し、制御信号ＳＣを出力する。これにより、プリアンプ回路２２は、ＤＣオフセット量を最適値に調整することができる。
【００５２】
図１２は、本発明の実施の形態２にかかるフィードバック制御回路２４３の一例の構成を示すブロック図である。フィードバック制御回路２４３は、プリアンプ回路２２におけるＤＣオフセット量の検出及び判定を行う。フィードバック制御回路２４３は、受け付けた出力信号ＯＵＴＡ及びＯＵＴＢによるＤＣオフセット量の変動が抵抗を介して電流に変換される。そして、カレントミラー回路で増幅された後に、電圧に変換される。
【００５３】
判定回路２４３１は、例えば、コンパレータである。判定回路２４３１は、変換された電圧とリファレンス電圧とを比較する。例えば、変換された電圧がリファレンス電圧より高い場合は、判定回路２４３１の出力がＨｉｇｈ電位となる。一方、変換された電圧がリファレンス電圧より低い場合は、判定回路２４３１の出力がＬｏｗ電位となる。
【００５４】
また、リファレンス電圧（ＤＣオフセット判定の閾値、図１２のＶｒｅｆ）には、レジスタ２４２において選択された設定値ＳＶの値を用いる。これにより、クロック信号ＣＬＫの周波数情報ＦＩを判定回路２４３１に反映させることができる。つまり、リファレンス電圧の設定は、周波数情報ＦＩに応じて変化させる。例えば、クロック信号ＣＬＫの周波数が高い場合、ＤＣオフセットの設定値ＳＶが低く設定される。これに伴い、判定回路２４３１でのリファレンス電圧も低く設定される。
【００５５】
プリアンプ回路２２は、図１２の判定回路２４３１の出力である制御信号ＳＣを受け付けて、ＤＣオフセット量を調整する。例えば、図８のプリアンプ回路１２を用いることができる。
【００５６】
図１３は、本発明の実施の形態２にかかる調整制御処理の処理の流れを示すフローチャートである。まず、ＤＣオフセット制御ブロック２４は、ステップＳ１１と同様に、クロック周波数検出回路２４１においてクロック信号ＣＬＫにおけるククロック周波数を検出する（Ｓ２１）。次に、ＤＣオフセット制御ブロック２４は、レジスタ２４２を参照して、クロック信号ＣＬＫの周波数から設定値ＳＶを選択する（Ｓ２２）。また、ステップＳ２１及びＳ２２と並行して、ＤＣオフセット制御ブロック２４は、出力ＤＣオフセット検出回路２４３２において出力信号ＯＵＴＡ及びＯＵＴＢからＤＣオフセット量を検出する（Ｓ２３）。
【００５７】
その後、ＤＣオフセット制御ブロック２４は、判定回路２４３１において、検出したＤＣオフセット量が設定値ＳＶより大きいか否かを判定する（Ｓ２４）。検出したＤＣオフセット量が設定値ＳＶより大きいと判定した場合、ＤＣオフセット制御ブロック２４は、ＤＣオフセット量を小さくする制御信号をプリアンプ回路２２へ出力する（Ｓ２５）。また、ステップＳ２４において、検出したＤＣオフセット量が設定値ＳＶ以下と判定した場合、ＤＣオフセット制御ブロック２４は、ＤＣオフセット量を大きくする制御信号をプリアンプ回路２２へ出力する（Ｓ２６）。
【００５８】
このように、本発明の実施の形態２にかかるマイクロフォン用ＩＣ２００は、実際に使用されるクロック周波数に応じてＤＣオフセット量を最適値に設定し、更に、プロセスバラツキ及び温度変動などの影響に起因してＤＣオフセット量が設定値からずれた場合、ＤＣオフセット量を補償する機能を果たす。上述した関連技術では、ＤＣオフセット量の補償がないため、全ての条件で音声帯域にトーンが発生しないように、ＤＣオフセットを設計する必要がある。そして、ＤＣオフセットのマージンを取りすぎると、プリアンプの歪み特性が悪くなる。それ比べて、本発明の実施の形態２は、クロック周波数に応じてＤＣオフセットを最適値に設定し、更にＤＣオフセット補償対策を実施することで、最低限必要なＤＣオフセット量だけが生成され、プリアンプの歪み特性劣化を抑えることが可能である。特に、今後低電圧化の進化のなかで、電圧マージンが少なくなり、ＤＣオフセット量を抑えることが重要になってくる。
【００５９】
＜発明の実施の形態３＞
図１４は、本発明の実施の形態３にかかるマイクロフォン用ＩＣ３００の回路構成を示すブロック図である。マイクロフォン用ＩＣ３００は、ＬＤＯ３１と、プリアンプ回路３２と、ＡＤＣ３３と、ＤＣオフセット制御ブロック３４と、加算器３５とを備える。尚、ＬＤＯ３１及びＡＤＣ３３は、図１のＬＤＯ１１及びＡＤＣ１３と同等の構成であるため、詳細な説明を省略する。また、プリアンプ回路３２は、図１９のプリアンプ回路９２と同等の構成を用いることが可能であるため、詳細な説明を省略する。
【００６０】
ＤＣオフセット制御ブロック３４は、図１のＤＣオフセット制御ブロック１４と同様に、ＡＤＣ３３を動作させるクロック信号ＣＬＫの周波数に応じて、ＡＤＣ３３によりデジタル信号へ変換される前のアナログ信号である変換前アナログ信号の調整を制御する調整制御回路である。ここで、ＤＣオフセット制御ブロック３４は、クロック信号ＣＬＫの周波数に応じて、ＤＣオフセット量を決定する。そして、ＤＣオフセット制御ブロック３４は、決定したＤＣオフセット量に基づくアナログ信号ＳＡを生成する。その後、ＤＣオフセット制御ブロック３４は、生成したアナログ信号ＳＡを加算器３５へ出力する。
【００６１】
加算器３５は、ＤＣオフセット制御ブロック３４により生成されたアナログ信号ＳＡをプリアンプ回路３２から出力されたアナログ信号に加算してＡＤＣ３３へ出力する。ここでは、加算器３５は、出力信号ＯＵＴＡにアナログ信号ＳＡを加算している。但し、これに限定されない。例えば、ＤＣオフセット制御ブロック３４が決定したＤＣオフセット量に基づいて２つのアナログ信号を生成する場合、さらに、出力信号ＯＵＴＢについて加算を行う加算器を追加することで、変換前アナログ信号の調整を実現しても構わない。
【００６２】
以上のことから、本発明の実施の形態３では、まず、上述した実施の形態１と同等の効果を奏することができる。さらに、本発明の実施の形態３にかかるマイクロフォン用ＩＣ３００は、公知のＬＤＯ、プリアンプ回路及びＡＤＣを有するマイクロフォン用ＩＣに、ＤＣオフセット制御ブロック３４及び加算器３５を追加することにより、実現可能である。そのため、既存の構成を流用し、効率的な開発が可能となる。
【００６３】
＜発明の実施の形態４＞
図１５は、本発明の実施の形態４にかかるマイクロフォン用ＩＣ４００の回路構成を示すブロック図である。図１４との違いとして、具体的には、プリアンプ回路４２から出力される出力信号ＯＵＴＡ及びＯＵＴＢをＤＣオフセット制御ブロック４４へ接続し、ＤＣオフセット制御ブロック３４がＤＣオフセット制御ブロック４４に置き換わったものである。尚、ＬＤＯ４１、プリアンプ回路４２、ＡＤＣ４３及び加算器４５は、図１４のＬＤＯ３１、プリアンプ回路３２、ＡＤＣ３３及び加算器３５と同等の構成であるため、詳細な説明を省略する。
【００６４】
ＤＣオフセット制御ブロック４４は、図１４のＤＣオフセット制御ブロック３４と同様に、ＡＤＣ４３を動作させるクロック信号ＣＬＫの周波数を検出する。また、ＤＣオフセット制御ブロック４４は、プリアンプ回路４２の出力信号ＯＵＴＡ及びＯＵＴＢにおけるＤＣオフセット量を検出する。但し、出力信号ＯＵＴＡについては、加算器４５によりＤＣオフセット量が加算済みのものとする。
【００６５】
そして、ＤＣオフセット制御ブロック４４は、図９のＤＣオフセット制御ブロック２４と同様に、周波数情報と検出したＤＣオフセット量とに基づいて、ＤＣオフセット量を決定する。そして、ＤＣオフセット制御ブロック４４は、図１４のＤＣオフセット制御ブロック３４と同様に、決定したＤＣオフセット量に基づくアナログ信号ＳＡを生成し、生成したアナログ信号ＳＡを加算器４５へ出力する。
【００６６】
以上のことから、本発明の実施の形態４では、まず、上述した実施の形態２と同等の効果を奏することができる。さらに、本発明の実施の形態４にかかるマイクロフォン用ＩＣ４００は、上述した実施の形態３に比べて、温度変動及びプロセスバラツキによるＤＣオフセット量の変動を考慮してより正確にＤＣオフセット量を調整することができる。
【００６７】
＜発明の実施の形態５＞
図１６は、本発明の実施の形態５にかかるマイクロフォン用ＩＣ５００の回路構成を示すブロック図である。マイクロフォン用ＩＣ５００は、ＬＤＯ５１と、プリアンプ回路５２と、ＡＤＣ５３と、ＤＣオフセット制御ブロック５４とを備える。尚、ＬＤＯ５１は、図１のＬＤＯ１１と同等の構成であるため、詳細な説明を省略する。また、プリアンプ回路５２は、図１９のプリアンプ回路９２と同等の構成を用いることが可能であるため、詳細な説明を省略する。
【００６８】
ＤＣオフセット制御ブロック５４は、図１のＤＣオフセット制御ブロック１４と同様に、クロック信号ＣＬＫの周波数に応じて、ＤＣオフセット量を決定する。そして、ＤＣオフセット制御ブロック５４は、決定したＤＣオフセット量に基づき変換前アナログ信号を調整させる制御信号ＳＣをＡＤＣ５３へ出力する。ＡＤＣ５３は、制御信号ＳＣに応じてプリアンプ回路５２から出力されたアナログ信号である出力信号ＯＵＴＡ及びＯＵＴＢを調整し、当該調整後のアナログ信号をデジタル信号に変換する。
【００６９】
図１７は、本発明の実施の形態５にかかるＡＤＣ５３の回路構成の一例を示すブロック図である。ＡＤＣ５３は、積分器５３１と、比較器５３２と、ＤＡＣ（Digital to Analog Converter）５３３とを備える。積分器５３１、比較器５３２及びＤＡＣ５３３は、アナログ信号である出力信号ＯＵＴＡ及びＯＵＴＢをデジタル信号へ変換するための一般的な構成の一例である。これらは、公知のものであるため、詳細な説明を省略する。
【００７０】
ＡＤＣ５３は、ＤＣオフセット制御ブロック５４からの制御信号ＳＣを受け付ける。そして、ＡＤＣ５３は、出力信号ＯＵＴＡの調整のために制御信号ＳＣに応じて電流を変化させる可変電流源ＶＩｄを有する。これにより、積分器５３１、比較器５３２及びＤＡＣ５３３は、プリアンプ回路５２から出力された出力信号ＯＵＴＢと、可変電流源ＶＩｄによりＤＣオフセット量が調整された出力信号ＯＵＴＡとに対して、デジタル信号への変換を行うことができる。
【００７１】
以上のことから、本発明の実施の形態５にかかるマイクロフォン用ＩＣ５００は、公知のＬＤＯ、プリアンプ回路を有するマイクロフォン用ＩＣに、ＤＣオフセット制御ブロック５４を追加し、公知のＡＤＣに改良を加えることで、実現可能である。つまり、プリアンプ回路を流用して、上述した実施の形態１と同等の効果を奏することができる。
【００７２】
＜発明の実施の形態６＞
図１８は、本発明の実施の形態６にかかるマイクロフォン用ＩＣ６００の回路構成を示すブロック図である。図１６との違いとして、具体的には、プリアンプ回路６２から出力される出力信号ＯＵＴＡ及びＯＵＴＢをＤＣオフセット制御ブロック６４へ接続し、ＤＣオフセット制御ブロック５４がＤＣオフセット制御ブロック６４に置き換わったものである。尚、ＬＤＯ６１、プリアンプ回路６２及びＡＤＣ６３は、図１６のＬＤＯ５１、プリアンプ回路５２、ＡＤＣ５３と同等の構成であるため、詳細な説明を省略する。
【００７３】
ＤＣオフセット制御ブロック６４は、図９のＤＣオフセット制御ブロック２４と同様に、図１６のＤＣオフセット制御ブロック５４と同様に、ＡＤＣ５３を動作させるクロック信号ＣＬＫの周波数を検出する。また、ＤＣオフセット制御ブロック６４は、プリアンプ回路６２の出力信号ＯＵＴＡ及びＯＵＴＢにおけるＤＣオフセット量を検出する。
【００７４】
そして、ＤＣオフセット制御ブロック６４は、図９のＤＣオフセット制御ブロック２４と同様に、周波数情報と検出したＤＣオフセット量とに基づいて、ＤＣオフセット量を決定する。そして、ＤＣオフセット制御ブロック６４は、図９のＤＣオフセット制御ブロック２４と同様に、制御信号ＳＣをＡＤＣ６３へ出力する。
【００７５】
以上のことから、本発明の実施の形態６では、まず、上述した実施の形態２と同等の効果を奏することができる。さらに、本発明の実施の形態６にかかるマイクロフォン用ＩＣ６００は、上述した実施の形態５に比べて、温度変動及びプロセスバラツキによるＤＣオフセット量の変動を考慮してより正確にＤＣオフセット量を調整することができる。
【００７６】
＜その他の発明の実施の形態＞
本発明の実施の形態１乃至６は、マイクロフォン及び容量性信号源の分野にて、ＡＤＣ内蔵のデジタルマイクロフォンに最適なＤＣオフセットを提供するための技術に適用可能である。
【００７７】
尚、本発明の実施の形態１乃至６にかかるマイクロフォン用ＩＣ１００乃至６００は、ＤＣオフセット制御機能付きのデジタルマイクロフォン用ＩＣであり、音声アナログ信号に対する信号変換を行うものであったが、信号変換の対象はこれに限定されない。つまり、本発明の実施の形態１乃至６では、入力アナログ信号をデジタル信号へ変換する前に、所定の周波数帯域外へトーンをシフトさせるように調整を行うものであればよい。
【００７８】
尚、上述した実施の形態１、３及び５にかかるマイクロフォン用ＩＣ１００、３００及び５００は、実施の形態２、４及び６にかかるマイクロフォン用ＩＣ２００、４００及び６００に比べて、プリアンプ回路からの出力信号のＤＣオフセット量を検出する機能を除いたものであるため、回路規模を抑えることができるという効果を奏する。
【００７９】
尚、本発明の実施の形態１乃至６では、クロック信号ＣＬＫの周波数に関わらず、常にＤＣオフセット量の決定を行っていたが、これに限定されない。例えば、クロック信号ＣＬＫの周波数が判定周波数未満である場合には、関連技術にかかるＤＣオフセット値のように固定的な値とし、クロック信号ＣＬＫの周波数が判定周波数以上である場合には、当該固定的な値に対する差分値を用いるようにしてもよい。これにより、ＤＣオフセット量を決定する処理負荷を減らすことができる。
【００８０】
さらに、図３のクロック周波数検出回路１４１では、検出したクロック信号ＣＬＫの周波数と一つの判定周波数との比較を行っていたが、これに限定されない。例えば、複数の判定周波数を用いて、より詳細にクロック信号ＣＬＫの周波数の検出を行うようにしてもよい。その場合、例えば、クロック周波数検出回路１４１を改良し、遅延回路１４１１、シュミットトリガ回路１４１２、インバータ１４１３及びフリップフロップ１４１４の構成を判定周波数ごとに並列に設けるとよい。
【００８１】
本発明の実施の形態１では、ＤＣオフセット制御ブロック１４は、少なくともクロック信号ＣＬＫに応じて制御を行い、プリアンプ回路１２にフィードバックを掛ける。そのため、関連技術のＤＣオフセット制御なしのマイクロフォン用ＩＣに比べて、歪特性の改善効果がある。
【００８２】
尚、上述した関連技術では、プロセスバラツキ及びクロック信号周波数範囲などの影響を考慮して、ＤＣオフセットに本来必要な量の数倍程度のマージンを加える必要がある。ＤＣオフセットは、当該マージンを取りすぎると、プリアンプの出力に歪みが出やすくなる恐れがある。また、プリアンプの構成により、他の特性にも影響を与える可能性がある。例えば、ノイズ特性とＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ 電源電圧変動除去比）特性が劣化する恐れがある。
【００８３】
そこで、本発明の各実施の形態は、マイクロフォン用ＩＣのクロック信号に応じて、最適なＤＣオフセット量に調整する。さらに、製造プロセス、温度変動及び音声信号変動などがあった場合にも、最適なＤＣオフセット量に調整することが可能である。デルタシグマＡＤＣにトーンを音声帯域外にシフトするのに必要なＤＣオフセットだけを提供することで、ＤＣオフセットに起因する歪特性などの劣化を最低限に抑えることができる。
【００８４】
上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００８５】
（付記１） プリアンプ回路とアナログ信号をデジタル信号変換するＡ/Ｄ変換器を内蔵した音声信号を処理するデジタル マイクロフォン用ＩＣであって、
前記デジタル マイクロフォン用ＩＣ回路は、
クロック信号周波数を検出する機能と、そのクロック周波数に応じてＡ/Ｄ変換回路のトーンをシフトするためのＤＣオフセット生成と調整ができるように構成されていることを特徴とするデジタル マイクロフォン用ＩＣ回路。
【００８６】
（付記２） プリアンプ回路とアナログ信号をデジタル信号変換するＡ/Ｄ変換器を内蔵した音声信号を処理するデジタルマイクロフォン用ＩＣであって、
前記デジタル マイクロフォン用ＩＣ回路は、
クロック信号周波数を検出する機能と、Ａ/Ｄ変換回路の入力のＤＣオフセット値を検出する機能と、検出されたクロック周波数とＡ/Ｄ変換回路の入力ＤＣオフセットに応じてＡ/Ｄ変換回路のトーンをシフトするためのＤＣオフセット生成と調整ができるように構成されていることを特徴とするデジタルマイクロフォン用ＩＣ回路。
【００８７】
（付記３） 前記Ａ/Ｄ変換回路は、シングルビットのデルタシグマＡＤＣであり、アイドルトーンを信号帯域外にシフトさせるＤＣオフセットの生成と、制御が可能な機能を内蔵することを特徴とする付記１または付記２に記載のデジタルマイクロフォン用ＩＣ回路。
【００８８】
（付記４） ＤＣオフセットの生成と調整ができるプリアンプ回路であることを特徴とする付記１または付記２に記載のデジタルマイクロフォン用ＩＣ回路。
【００８９】
（付記５） ＤＣオフセットの生成と調整ができる回路を予め設けて、プリアンプ回路の出力と加算されることを特徴とする付記１または付記２に記載のデジタルマイクロフォン用ＩＣ回路。
【００９０】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【００９１】
１００ マイクロフォン用ＩＣ
１１ ＬＤＯ
１２ プリアンプ回路
１３ ＡＤＣ
１４ ＤＣオフセット制御ブロック
１４１ クロック周波数検出回路
１４２ レジスタ
１４１１ 遅延回路
１４１２ シュミットトリガ回路
１４１３ インバータ
１４１４ フリップフロップ
Ｉｄ 電流源
Ｃｄ コンデンサ
Ｄ データ入力端子
ＶＩｄ 可変電流源
ＦＩ 周波数情報
ＦＡ 周波数
ＦＢ 周波数
ＳＣ 制御信号
ＳＣＡ 制御信号
ＳＣＢ 制御信号
ＳＶ 設定値
ＳＶＡ ＤＣオフセット
ＳＶＢ ＤＣオフセット
ＩＮ 入力信号
ＶＤＤ 電源電圧
ＣＬＫ クロック信号
ＯＵＴＡ 出力信号
ＯＵＴＢ 出力信号
ＯＵＴ 出力信号
２００ マイクロフォン用ＩＣ
２１ ＬＤＯ
２２ プリアンプ回路
２３ ＡＤＣ
２４ ＤＣオフセット制御ブロック
２４１ クロック周波数検出回路
２４２ レジスタ
２４３ フィードバック制御回路
２４３１ 判定回路
２４３２ 出力ＤＣオフセット検出回路
３００ マイクロフォン用ＩＣ
３１ ＬＤＯ
３２ プリアンプ回路
３３ ＡＤＣ
３４ ＤＣオフセット制御ブロック
３５ 加算器
ＳＡ アナログ信号
４００ マイクロフォン用ＩＣ
４１ ＬＤＯ
４２ プリアンプ回路
４３ ＡＤＣ
４４ ＤＣオフセット制御ブロック
４５ 加算器
５００ マイクロフォン用ＩＣ
５１ ＬＤＯ
５２ プリアンプ回路
５３ ＡＤＣ
５４ ＤＣオフセット制御ブロック
５３１ 積分器
５３２ 比較器
５３３ ＤＡＣ
６００ マイクロフォン用ＩＣ
６１ ＬＤＯ
６２ プリアンプ回路
６３ ＡＤＣ
６４ ＤＣオフセット制御ブロック
９００ デジタルマイクロフォン用ＩＣ
９１ ＬＤＯ
９２ プリアンプ回路
９３ ＡＤＣ
【技術分野】
【０００１】
本発明は、信号変換装置及び信号変換方法に関し、特に、アナログ信号をデジタル信号に変換するための信号変換装置及び信号変換方法に関する。
【背景技術】
【０００２】
ＡＤＣ（Ａｎａｌｏｇｕｅ ／ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を内蔵するデジタルマイクロフォンは、アナログプリアンプとＡＤＣがチップ内で接続される。そのため、従来のアナログ出力のマイクロフォンに比べて、外部からの干渉ノイズに強いという利点がある。また、ＡＤＣには、通常、シングルビットのデルタシグマ型ＡＤＣが用いられる。但し、デルタシグマ型ＡＤＣを用いる場合、信号帯域内に不要なトーンが発生する恐れがある。そのため、ＡＤＣの入力にＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）オフセット（又はＤＣディザ）を加える対策が一般に用いられる。
【０００３】
図１９は、関連技術にかかるデジタルマイクロフォン用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）９００の回路構成を示すブロック図である。デジタルマイクロフォン用ＩＣ９００は、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ ｏｕｔ、電源回路）９１と、プリアンプ回路９２と、ＡＤＣ９３とを備える。プリアンプ回路９２は、マイクロフォンからの入力アナログ信号を増幅する。ＡＤＣ９３は、プリアンプ回路９２の次段に接続されている。ＡＤＣ９３は、プリアンプ回路９２により増幅された入力アナログ信号をデジタル信号に変換する。ここで、ＡＤＣ９３には、通常、シングルビットのデルタシグマ型ＡＤＣが用いられる。シングルビットのデルタシグマ型ＡＤＣを用いることで、ノイズ・シェーピング効果によって量子化ノイズが音声帯域外にシフトされる。そのため、低ノイズ設計が可能となる。また、マイクロフォンの用途によって電源電圧範囲が広いため、ＬＤＯ９１は、プリアンプ回路９２とＡＤＣ９３に一定な電圧を提供する。
【０００４】
また、ＡＤＣ９３として用いられるデルタシグマ型ＡＤＣは、ＳＦＤＲ（Ｓｐｕｒｉｏｕｓ Ｆｒｅｅ Ｄｙｎａｍｉｃ Ｒａｎｇｅ）が高いことが望ましい。しかし、デルタシグマ型ＡＤＣは、ＡＤＣエンコーダ部の伝達関数の非直線によって歪みが生じる場合がある。主な影響として、信号帯域内にトーン（アイドルトーンと呼ばれる低周波雑音）が発生する恐れがある。これは、ＡＤＣに入力される音声アナログ信号が、１ビットの出力デジタル信号（ＰＤＭ（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏｎ）信号）における"１"と"０"との密度が等しくなる動作点附近のレベル（無入力時及び微弱信号入力時）の場合に発生する。この場合、デルタシグマ変調部での差動対トランジスタの相対精度などの微小なオフセットによって、出力デジタル信号に、特定の周波数やその高調波の成分によるトーン性のノイズが発生するためである。また、前記の微小オフセットが小さいほど、現れる周波数は低くなる。
【０００５】
これらの対策として、意図的に大きめのＤＣオフセット（又はＤＣディザ）をプリアンプ回路９２の出力信号（＝ＡＤＣ入力信号）に加算することで、トーンを信号帯域外にシフトし、トーンに起因するＳＮＲの劣化を無くすことができる。尚、ＤＣオフセットの生成は、予め別の回路を設けても良いし、ＡＤＣの前段回路で生成しても良い。
【０００６】
ここで、マイクロフォン用のＡＤＣにおいて、トーンの発生する周波数の見積式を式（１）に示す。
【数１】
【０００７】
ＤＣ＿Ｏｆｆｓｅｔは、プリアンプの差動出力のＤＣバイアス差である。Ｆｒｅｑｓは、マイクロフォン用ＩＣのサンプリングのクロック信号周波数である。ＦＳは、デルタシグマ型ＡＤＣのフルスケーラ電圧である。
【０００８】
ＤＣオフセット値が大きければ、トーンの発生する周波数が高くなる。よって、ＤＣオフセット値をＡＤＣの入力に印加すれば、トーンは音声帯域外へシフトすることが可能になる。
【０００９】
ここで、特許文献１には、デジタルマイクロフォンのアナログ回路を制御し、それによって電力消費を削減するように構成される制御信号を供給するモード検出器に関する技術が開示されている。特許文献２には、抽出クロック周波数検出回路によって直接抽出クロックを参照し、検出した値を電圧変換回路にて電圧量に変換することにより、抽出クロック周波数に対してより忠実な電圧量での観測が可能となるＰＬＬ回路に関する技術が開示されている。
【００１０】
また、特許文献３には、ダイレクトコンバージョン方式の無線通信装置に関する技術が開示されている。特許文献３にかかる技術は、変換されたデジタル信号について、ロジック部において演算処理がなされ、ＤＣオフセット成分が抽出される。そして、当該ロジック部において当該抽出されたＤＣオフセット成分の量に応じたコードが生成される。当該コードは、ＤＡコンバータに入力され、デジタル信号からアナログ信号（ＤＣオフセット電流）に変換される。そして、当該ＤＣオフセット電流は、受信側差動増幅器ＡＭＰ１の差動入力端子ＲＸＩＮ，ＲＸＩＮＢに帰還される。そして、当該ＤＣオフセット電流が抵抗器Ｒ１，Ｒ２に流れることにより、ＤＣオフセット補正（ＤＣオフセット電圧の補正）がなされる。
【００１１】
特許文献４には、ＤＣオフセットキャンセル回路に関する技術が開示されている。特許文献４にかかる制御部は、ＰＧＡの利得を変更した場合、メモリに記憶されたＤＣオフセット値テーブルを参照し、変更後の利得に対応するＤＣオフセット値（記憶値）を加算器に出力する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特表２００９−５０２０６２号公報
【特許文献２】特開２００５−１０９５５１号公報
【特許文献３】特開２００８−０１６９２０号公報
【特許文献４】特開２００５−０７２８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述したデジタルマイクロフォン用ＩＣ９００では、プリアンプ回路９２の出力信号に加えるＤＣオフセット値が大きい場合、プリアンプの歪み特性が劣化する可能性があるという問題点がある。その理由は、上述した関連技術では、プロセスバラツキ、クロック信号周波数範囲及び温度変動などの影響を考慮して、ＤＣオフセットに本来必要な量の数倍程度のマージンを加える必要があるためである。
【００１４】
式（１）に示したように、トーン周波数はＤＣオフセット値だけでなく、クロック周波数にも影響を受ける。汎用のマイクロフォン用ＩＣのクロック周波数は、１ＭＨｚから数ＭＨｚの範囲が一般的である。クロック周波数が低ければ、トーン周波数が低周波側にシフトする。関連技術では、ＤＣオフセット値が最低クロック周波数の場合でも、トーン周波数を音声帯域（〜２０ｋＨｚ）以上にシフトさせる必要がある。さらに、プロセスバラツキ及び温度変動などの影響を考慮すると、ＤＣオフセット値が５０ｍＶから百数十ｍＶが必要になることが分かる。
【００１５】
例えば、Ｆｒｅｑｓが１ＭＨｚかつＦＳが２．４Ｖｐｐである場合、ＤＣオフセット値の最小値は、以下の式（２）の通りとなる。
【数２】
【００１６】
そして、プロセスバラツキ及び温度変動などの影響を±１００％変動と仮定すると、ＤＣオフセット値を以下の式（３）程度に設計する必要がある。
【数３】
【００１７】
一方、例えば、Ｆｒｅｑｓが２．４ＭＨｚで、バラツキ影響なしと仮定した場合は、ＤＣオフセット値は２０ｍＶあれば、トーンに起因する信号帯域内のＳＮＲ（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ Ｒａｔｉｏ）劣化がなくなる。
【００１８】
また、上述した特許文献１乃至４に開示された技術を用いたとしても、ＤＣオフセットに本来必要な量の数倍程度のマージンを加える必要があるため、同様に、上述した課題を解決することはできない。
【課題を解決するための手段】
【００１９】
本発明の第１の態様にかかる信号変換装置は、
入力アナログ信号を増幅して出力するプリアンプ回路と、
入力クロックのサイクルに応じて、前記プリアンプ回路からの出力に基づくアナログ信号をデジタル信号へ変換するＡＤ変換器と、
前記入力クロックの周波数に応じて、前記デジタル信号へ変換される前のアナログ信号である変換前アナログ信号の調整を制御する調整制御回路と、
を備える。
【００２０】
本発明の第２の態様にかかる信号変換方法は、
入力アナログ信号を増幅し、
前記増幅後のアナログ信号からデジタル信号へ変換するＡＤ変換器を動作させる入力クロックの周波数に応じて、前記デジタル信号へ変換される前のアナログ信号である変換前アナログ信号を調整し、
前記入力クロックのサイクルに応じて、前記増幅後かつ前記調整後のアナログ信号をデジタル信号へ変換する
ことを特徴とする。
【００２１】
上述したように、増幅後かつ未調整のアナログ信号をそのままデジタル信号へ変換した場合には、所定の周波数帯域内にトーンが発生する恐れがある。そこで、上述した本発明の第１及び第２の態様では、少なくともＡＤ変換前のアナログ信号に対して所定の調整を行うため、所定の周波数帯域外へトーンをシフトさせることが可能となる。そのため、ＡＤ変換後のデジタル信号におけるノイズの発生を抑えることができる。
【発明の効果】
【００２２】
本発明により、ＡＤＣのＳＮＲを向上し、かつ、マイクロフォン用ＩＣ全体の歪み特性の劣化を最低限に抑えるための信号変換装置及び信号変換方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図２】本発明の実施の形態１にかかるＤＣオフセット制御ブロックの構成を示すブロック図である。
【図３】本発明の実施の形態１にかかるクロック周波数検出回路の構成を示すブロック図である。
【図４】本発明の実施の形態１にかかる遅延回路の構成を示すブロック図である。
【図５】本発明の実施の形態１にかかるシュミットトリガ回路の構成を示すブロック図である。
【図６】本発明の実施の形態１にかかるレジスタに格納されるデータの例を示す図である。
【図７】本発明の実施の形態１にかかる調整制御処理の流れを示すフローチャートである。
【図８】本発明の実施の形態１にかかるプリアンプ回路の構成を示すブロック図である。
【図９】本発明の実施の形態２にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図１０】本発明の実施の形態２にかかるＤＣオフセット制御ブロックの構成を示すブロック図である。
【図１１】本発明の実施の形態２にかかるレジスタに格納されるデータの例を示す図である。
【図１２】本発明の実施の形態２にかかるフィードバック制御回路の構成を示すブロック図である。
【図１３】本発明の実施の形態２にかかる調整制御処理の処理の流れを示すフローチャートである。
【図１４】本発明の実施の形態３にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図１５】本発明の実施の形態４にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図１６】本発明の実施の形態５にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図１７】本発明の実施の形態５にかかるＡＤＣの回路構成を示すブロック図である。
【図１８】本発明の実施の形態６にかかるマイクロフォン用ＩＣの回路構成を示すブロック図である。
【図１９】関連技術にかかるデジタルマイクロフォン用ＩＣの回路構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００２５】
＜発明の実施の形態１＞
図１は、本発明の実施の形態１にかかるマイクロフォン用ＩＣ１００の回路構成を示すブロック図である。マイクロフォン用ＩＣ１００は、外部から印加された電源電圧ＶＤＤ及びクロック信号ＣＬＫにより動作する。そして、マイクロフォン用ＩＣ１００は、入力アナログ信号である入力信号ＩＮを受け付けて、増幅、調整及びデジタル信号への変換を行った後に、出力デジタル信号である出力信号ＯＵＴとして出力する。マイクロフォン用ＩＣ１００は、ＬＤＯ１１と、プリアンプ回路１２と、ＡＤＣ１３と、ＤＣオフセット制御ブロック１４とを備える。
【００２６】
ＬＤＯ１１は、外部から印加された電源電圧ＶＤＤをプリアンプ回路１２及びＡＤＣ１３に供給する。尚、ＬＤＯ１１は、図１９のＬＤＯ９１と同等の構成を用いることが可能である。
【００２７】
プリアンプ回路１２は、ＬＤＯ１１から供給された電源電圧ＶＤＤにより動作し、入力アナログ信号である入力信号ＩＮを増幅して、出力信号ＯＵＴＡ及び出力信号ＯＵＴＢをＡＤＣ１３へ出力する。ここでは、プリアンプ回路１２は、出力信号ＯＵＴＡ及び出力信号ＯＵＴＢを増幅後の出力信号を差動信号として出力する。そして、出力信号ＯＵＴＡ及び出力信号ＯＵＴＢは、差動信号を構成する第１信号及び第２信号といえる。また、プリアンプ回路１２は、後述するＤＣオフセット制御ブロック１４からの制御信号に応じて、入力信号ＩＮを調整する。つまり、出力信号ＯＵＴＡ及び出力信号ＯＵＴＢは、プリアンプ回路１２により入力信号ＩＮから増幅及び調整された信号である。尚、プリアンプ回路１２が行う入力信号ＩＮの増幅及び調整の順序はいずれが先であってもよい。尚、プリアンプ回路１２は、マイクロフォンから出力される音声アナログ信号に対して増幅を行うものであるが、これに限定されない。
【００２８】
ＡＤＣ１３は、ＬＤＯ１１から供給された電源電圧ＶＤＤにより動作し、入力クロックであるクロック信号ＣＬＫのサイクルに応じて、プリアンプ回路１２からの出力に基づくアナログ信号をデジタル信号へ変換するＡＤ変換器である。具体的には、ＡＤＣ１３は、プリアンプ回路１２からの出力として、増幅後かつ調整後のアナログ信号である出力信号ＯＵＴＡ及び出力信号ＯＵＴＢに対してデジタル信号への変換を行い、出力信号ＯＵＴとして外部へ出力する。ＡＤＣ１３は、デルタシグマＡＤ変換器であることが望ましいが、これに限定されない。尚、ＡＤＣ１３は、図１９のＡＤＣ９３と同等の構成を用いることが可能である。
【００２９】
ＤＣオフセット制御ブロック１４は、ＡＤＣ１３を動作させるクロック信号ＣＬＫの周波数に応じて、ＡＤＣ１３によりデジタル信号へ変換される前のアナログ信号である変換前アナログ信号の調整を制御する調整制御回路である。ここで、ＤＣオフセット制御ブロック１４は、クロック信号ＣＬＫの周波数に応じて、ＤＣオフセット量を決定し、当該決定されたＤＣオフセット量を用いて、変換前アナログ信号の調整を制御する。ここで、ＤＣオフセット量とは、差動信号を構成する第１信号と第２信号の直流バイアス電圧の差である。さらに、ＤＣオフセット制御ブロック１４は、決定したＤＣオフセット量に基づき変換前アナログ信号を調整させる制御信号ＳＣをプリアンプ回路１２へ出力する。これにより、ＤＣオフセット制御ブロック１４は、プリアンプ回路１２による変換前アナログ信号の調整を制御できる。
【００３０】
図２は、本発明の実施の形態１にかかるＤＣオフセット制御ブロック１４の構成を示すブロック図である。ＤＣオフセット制御ブロック１４は、クロック周波数検出回路１４１と、レジスタ１４２とを備える。クロック周波数検出回路１４１は、受け付けたクロック信号ＣＬＫにおける周波数を検出し、検出した周波数を周波数情報ＦＩとしてレジスタ１４２へ出力する。例えば、クロック周波数検出回路１４１は、クロック信号ＣＬＫが予め定めた周波数（以下、判定周波数と呼ぶ。）を超えるか否かを判定し、判定結果をＨｉｇｈ又はＬｏｗの信号としてレジスタ１４２へ出力する。
【００３１】
図３は、本発明の実施の形態１にかかるクロック周波数検出回路１４１の構成を示すブロック図である。クロック周波数検出回路１４１は、遅延回路１４１１と、シュミットトリガ回路１４１２と、インバータ１４１３と、フリップフロップ１４１４とを備える。クロック周波数検出回路１４１は、受け付けたクロック信号ＣＬＫを遅延回路１４１１及びインバータ１４１３へ供給し、遅延回路１４１１の後段にはシュミットトリガ回路１４１２を接続する。そして、クロック周波数検出回路１４１は、フリップフロップ１４１４のデータ入力端子Ｄにシュミットトリガ回路１４１２の出力を接続し、フリップフロップ１４１４のクロック端子にインバータ１４１３の出力を接続し、出力信号ＯＵＴとして出力する。
【００３２】
ここで、遅延回路１４１１の一例を図４に示す。遅延回路１４１１における出力信号ＯＵＴの立ち上がりの遅延時間Ｔｒは、電流源Ｉｄから流れる電流と負荷容量Ｃｄの比により定めることができる（Ｔｒ＝Ｃｄ／Ｉｄ）。また、シュミットトリガ回路１４１２の一例を図５に示す。
【００３３】
ここで、クロック周波数検出回路１４１における周波数を検出する動作について説明する。まず、クロック信号ＣＬＫの周波数が判定周波数より十分に小さい場合（クロック周波数＜＜判定周波数）、クロック周波数検出回路１４１は、常にＬｏｗを出力する。一方、クロック信号ＣＬＫの周波数が判定周波数より大きい場合（クロック周波数＞判定周波数）、クロック周波数検出回路１４１は、クロック信号ＣＬＫをそのまま出力する。
【００３４】
具体的には、クロック信号ＣＬＫの周波数が判定周波数より十分に小さい場合（クロック周波数＜＜判定周波数）とは、遅延回路１４１１からの出力信号の立ち上がりに対してクロック信号ＣＬＫの周期が十分遅い場合である。この場合、遅延回路１４１１からの出力信号の立ち上がり電圧がシュミットトリガ回路１４１２のしきい値を超える。そのため、シュミットトリガ回路１４１２は、しきい値を超えた場合Ｈｉｇｈを反転してＬｏｗを出力する。そして、フリップフロップ１４１４のデータ入力端子Ｄを介して入力される信号は、クロック信号ＣＬＫと比べて常に遅延するため、フリップフロップ１４１４の出力は常にＬｏｗとなる。
【００３５】
一方、クロック信号ＣＬＫの周波数が判定周波数より大きい場合（クロック周波数＞判定周波数）とは、遅延回路１４１１からの出力信号の立ち上がりに対して入力クロックが速い場合である。この場合、遅延回路１４１１からの出力信号の立ち上がり電圧がシュミットトリガ回路１４１２のしきい値を超えない。そのため、シュミットトリガ回路１４１２は、Ｌｏｗに固定した信号を出力する。その後、フリップフロップ１４１４は、クロック信号ＣＬＫに同期してＨｉｇｈ又はＬｏｗの信号を出力する。
【００３６】
このため、ＤＣオフセットを切り替えるためのしきい値となる判定周波数は、遅延回路１４１１の出力電流、負荷容量及びシュミットトリガ回路１４１２のトリガ閾値（ＨｉｇｈからＬｏｗへ反転する際の電圧値）により設定できることとなる。
【００３７】
図２に戻り説明する。レジスタ１４２には、検出される周波数に対応付けて制御信号ＳＣの値が予め格納されている。制御信号ＳＣは、プリアンプ回路１２にてＤＣオフセット量を制御させるための信号である。そのため、ＤＣオフセット制御ブロック１４は、クロック周波数検出回路１４１により検出される周波数情報ＦＩに応じて、レジスタ１４２に格納された制御信号ＳＣの値を選択し、選択した制御信号ＳＣをプリアンプ回路１２へ出力する。このとき、ＤＣオフセット制御ブロック１４は、入力クロックの周波数が所定値より大きい場合、当該周波数が所定値未満である場合に比べて小さくなるようにＤＣオフセット量を決定する。
【００３８】
図６は、本発明の実施の形態１にかかるレジスタ１４２に格納されるデータの例を示す図である。図６では、周波数ＦＡに制御信号ＳＣＡが、周波数ＦＢに制御信号ＳＣＢがそれぞれ対応付けられていることを示す。例えば、周波数ＦＡが周波数ＦＢより大きい場合、制御信号ＳＣＡは制御信号ＳＣＢよりＤＣオフセット量が小さくなるような制御指示を含むものとする。尚、制御信号ＳＣＡ及び制御信号ＳＣＢは、周波数情報ＦＩに応じて、プリアンプ回路１２のＤＣオフセット切替信号値ということもできる。つまり、ＤＣオフセット制御ブロック１４は、当該切替信号値によって、プリアンプ回路１２のＤＣオフセット量の調整を制御する。
【００３９】
図７は、本発明の実施の形態１にかかる調整制御処理の流れを示すフローチャートである。まず、ＤＣオフセット制御ブロック１４は、クロック周波数検出回路１４１においてクロック信号ＣＬＫにおけるクロック周波数を検出する（Ｓ１１）。次に、ＤＣオフセット制御ブロック１４は、レジスタ１４２を参照して、検出した周波数から制御信号を選択する（Ｓ１２）。そして、ＤＣオフセット制御ブロック１４は、選択した制御信号をプリアンプ回路１２へ出力する（Ｓ１３）。
【００４０】
図８は、本発明の実施の形態１にかかるプリアンプ回路１２の構成の一例を示すブロック図である。ここでは、２段アンプ構成とした場合の例を示している。図８では、初段アンプの片側の電流源の値を調整することで、初段の出力のＤＣバイアスの差を変えることができる。そして、次段バッファアンプ（ＡＭＰ）を介して、初段アンプで変えられたＤＣオフセットを増幅し、ＡＤＣ１３に必要なＤＣオフセット量を生成する。
【００４１】
つまり、プリアンプ回路１２は、ＤＣオフセット制御ブロック１４からの制御信号ＳＣに応じて入力アナログ信号である入力信号ＩＮを調整し、かつ、当該入力アナログ信号をＡＭＰにより増幅してＡＤＣ１３へ出力する。ここで、プリアンプ回路１２は、入力信号ＩＮの調整のために制御信号ＳＣに応じて電流を変化させる可変電流源ＶＩｄを有する。つまり、プリアンプ回路１２は、制御信号ＳＣに基づく指示により入力信号ＩＮにＤＣオフセット量を加えた信号を生成し、当該信号に対してＡＭＰにより増幅させる。尚、図８では、可変電流源ＶＩｄの数が２個の例を示したが、これに限定されない。また、入力信号ＩＮの調整の手段はこれに限定されない。
【００４２】
ＤＣオフセット制御ブロック１４は、マイクロフォン用ＩＣ１００のクロック信号ＣＬＫをクロック周波数検出回路１４１において検出し、レジスタ１４２に格納されたクロック周波数に対応するＤＣオフセットの設定値を特定し、特定された設定値を調整に用いるＤＣオフセット量として決定する。そのため、レジスタ１４２には、予め周波数と設定値とを対応付けて格納しておくものとする。
【００４３】
尚、上記では、レジスタ１４２を用いたＤＣオフセット量の決定方法を示したが、ＤＣオフセット制御ブロック１４内で逐次、検出した周波数に基づいた演算により設定値を求めても良い。尚、クロック信号ＣＬＫの周波数が高い場合、式（１）によって、必要なＤＣオフセット量を低めに設定するとよく。逆に、クロック信号ＣＬＫの周波数が低い場合は、式（１）によって、ＤＣオフセット量を高めに設定するとよい。
【００４４】
このように、本発明の実施の形態１により、ＡＤＣにトーンを音声帯域外にシフトするために必要最小限のＤＣオフセット量に調整することにより、過剰なＤＣオフセット量のマージンに起因する歪み特性などの劣化を抑えることができる。
【００４５】
＜発明の実施の形態２＞
上述した発明の実施の形態１にかかるプリアンプ回路１２は、ＤＣオフセット制御ブロック１４からの制御信号ＳＣにより定まるＤＣオフセット量を用いて入力信号ＩＮを調整し、かつ、増幅して出力信号ＯＵＴＡ及びＯＵＴＢを出力する。しかし、発明の実施の形態１にかかるＤＣオフセット制御ブロック１４により決定されたＤＣオフセット量のみにより、入力信号ＩＮが常に正確に調整されるとは限らない。その理由は、調整対象のＤＣオフセット量は、制御信号ＳＣにより定まるのみならず、温度変動及びプロセスバラツキによる影響により変動する場合があるためである。
【００４６】
そこで、本発明の実施の形態２にかかるマイクロフォン用ＩＣ２００は、温度変動及びプロセスバラツキによるＤＣオフセット量の変動を考慮し、上述したマイクロフォン用ＩＣ１００に改良を加えたものである。
【００４７】
図９は、本発明の実施の形態２にかかるマイクロフォン用ＩＣ２００の回路構成を示すブロック図である。図１との違いとして、具体的には、プリアンプ回路２２から出力される出力信号ＯＵＴＡ及びＯＵＴＢをＤＣオフセット制御ブロック２４へ接続し、ＤＣオフセット制御ブロック１４がＤＣオフセット制御ブロック２４に置き換わったものである。尚、ＬＤＯ２１、プリアンプ回路２２及びＡＤＣ２３は、図１のＬＤＯ１１、プリアンプ回路１２及びＡＤＣ１３と同等の構成であるため、詳細な説明を省略する。
【００４８】
ＤＣオフセット制御ブロック２４は、プリアンプ回路２２の出力のＤＣオフセット量を検出する。そして、ＤＣオフセット制御ブロック２４は、ＤＣオフセット制御ブロック１４と同様に周波数情報に基づいてＤＣオフセット量を決定する。そして、ＤＣオフセット制御ブロック２４は、決定されたＤＣオフセット量と検出したＤＣオフセット量とを比較し、プリアンプ回路２２にフィードバックをかける。検出されたＤＣオフセット量が小さい場合は、ＤＣオフセット制御ブロック２４がＤＣオフセット量を増やすようにプリアンプ回路２２へ制御信号ＳＣを出力する。逆に、検出されたＤＣオフセット量が大きい場合は、ＤＣオフセット制御ブロック２４がＤＣオフセット量を減らすようにプリアンプ回路２２へ制御信号ＳＣを出力する。つまり、ＤＣオフセット制御ブロック２４は、プリアンプ回路２２から出力されたアナログ信号である出力信号ＯＵＴＡ及びＯＵＴＢに基づくＤＣオフセット量を検出し、クロック信号ＣＬＫの周波数と検出されたＤＣオフセット量とに応じて、調整に用いるＤＣオフセット量を決定する。これにより、温度変動及びプロセスバラツキによるＤＣオフセット量の変動を考慮してより正確にＤＣオフセット量を調整することができる。
【００４９】
図１０は、本発明の実施の形態２にかかるＤＣオフセット制御ブロック２４の構成を示すブロック図である。ＤＣオフセット制御ブロック２４は、クロック周波数検出回路２４１と、レジスタ２４２と、フィードバック制御回路２４３とを備える。尚、クロック周波数検出回路２４１は、上述したクロック周波数検出回路１４１と同等の構成であるため、詳細な説明を省略する。
【００５０】
レジスタ２４２には、検出される周波数に対応付けて設定値ＳＶの値が予め格納されている。設定値ＳＶは、プリアンプ回路１２にて調整されるＤＣオフセット量の値、すなわち、ＤＣオフセット値である。図１１は、本発明の実施の形態２にかかるレジスタ２４２に格納されるデータの例を示す図である。図１１では、周波数ＦＡにＤＣオフセットＳＶＡが、周波数ＦＢにＤＣオフセットＳＶＢがそれぞれ対応付けられていることを示す。例えば、周波数ＦＡが周波数ＦＢより大きい場合、ＤＣオフセットＳＶＡはＤＣオフセットＳＶＢより小さい値であるものとする。
【００５１】
図１０に戻って説明する。フィードバック制御回路２４３は、レジスタ２４２から設定値ＳＶを受け付け、プリアンプ回路２２から出力信号ＯＵＴＡ及びＯＵＴＢを受け付け、制御信号ＳＣをプリアンプ回路２２へ出力する。フィードバック制御回路２４３は、判定回路２４３１と、出力ＤＣオフセット検出回路２４３２とを備える。まず、クロック周波数検出回路２４１及びレジスタ２４２は、式（１）に示すような必要なＤＣオフセット量を決定する。また、出力ＤＣオフセット検出回路２４３２は、出力信号ＯＵＴＡ及びＯＵＴＢから実際のＤＣオフセット量を検出する。その後、判定回路２４３１は、検出された実際のＤＣオフセット量と決定されたＤＣオフセット量とを比較することで、最適なＤＣオフセット量を判定し、制御信号ＳＣを出力する。これにより、プリアンプ回路２２は、ＤＣオフセット量を最適値に調整することができる。
【００５２】
図１２は、本発明の実施の形態２にかかるフィードバック制御回路２４３の一例の構成を示すブロック図である。フィードバック制御回路２４３は、プリアンプ回路２２におけるＤＣオフセット量の検出及び判定を行う。フィードバック制御回路２４３は、受け付けた出力信号ＯＵＴＡ及びＯＵＴＢによるＤＣオフセット量の変動が抵抗を介して電流に変換される。そして、カレントミラー回路で増幅された後に、電圧に変換される。
【００５３】
判定回路２４３１は、例えば、コンパレータである。判定回路２４３１は、変換された電圧とリファレンス電圧とを比較する。例えば、変換された電圧がリファレンス電圧より高い場合は、判定回路２４３１の出力がＨｉｇｈ電位となる。一方、変換された電圧がリファレンス電圧より低い場合は、判定回路２４３１の出力がＬｏｗ電位となる。
【００５４】
また、リファレンス電圧（ＤＣオフセット判定の閾値、図１２のＶｒｅｆ）には、レジスタ２４２において選択された設定値ＳＶの値を用いる。これにより、クロック信号ＣＬＫの周波数情報ＦＩを判定回路２４３１に反映させることができる。つまり、リファレンス電圧の設定は、周波数情報ＦＩに応じて変化させる。例えば、クロック信号ＣＬＫの周波数が高い場合、ＤＣオフセットの設定値ＳＶが低く設定される。これに伴い、判定回路２４３１でのリファレンス電圧も低く設定される。
【００５５】
プリアンプ回路２２は、図１２の判定回路２４３１の出力である制御信号ＳＣを受け付けて、ＤＣオフセット量を調整する。例えば、図８のプリアンプ回路１２を用いることができる。
【００５６】
図１３は、本発明の実施の形態２にかかる調整制御処理の処理の流れを示すフローチャートである。まず、ＤＣオフセット制御ブロック２４は、ステップＳ１１と同様に、クロック周波数検出回路２４１においてクロック信号ＣＬＫにおけるククロック周波数を検出する（Ｓ２１）。次に、ＤＣオフセット制御ブロック２４は、レジスタ２４２を参照して、クロック信号ＣＬＫの周波数から設定値ＳＶを選択する（Ｓ２２）。また、ステップＳ２１及びＳ２２と並行して、ＤＣオフセット制御ブロック２４は、出力ＤＣオフセット検出回路２４３２において出力信号ＯＵＴＡ及びＯＵＴＢからＤＣオフセット量を検出する（Ｓ２３）。
【００５７】
その後、ＤＣオフセット制御ブロック２４は、判定回路２４３１において、検出したＤＣオフセット量が設定値ＳＶより大きいか否かを判定する（Ｓ２４）。検出したＤＣオフセット量が設定値ＳＶより大きいと判定した場合、ＤＣオフセット制御ブロック２４は、ＤＣオフセット量を小さくする制御信号をプリアンプ回路２２へ出力する（Ｓ２５）。また、ステップＳ２４において、検出したＤＣオフセット量が設定値ＳＶ以下と判定した場合、ＤＣオフセット制御ブロック２４は、ＤＣオフセット量を大きくする制御信号をプリアンプ回路２２へ出力する（Ｓ２６）。
【００５８】
このように、本発明の実施の形態２にかかるマイクロフォン用ＩＣ２００は、実際に使用されるクロック周波数に応じてＤＣオフセット量を最適値に設定し、更に、プロセスバラツキ及び温度変動などの影響に起因してＤＣオフセット量が設定値からずれた場合、ＤＣオフセット量を補償する機能を果たす。上述した関連技術では、ＤＣオフセット量の補償がないため、全ての条件で音声帯域にトーンが発生しないように、ＤＣオフセットを設計する必要がある。そして、ＤＣオフセットのマージンを取りすぎると、プリアンプの歪み特性が悪くなる。それ比べて、本発明の実施の形態２は、クロック周波数に応じてＤＣオフセットを最適値に設定し、更にＤＣオフセット補償対策を実施することで、最低限必要なＤＣオフセット量だけが生成され、プリアンプの歪み特性劣化を抑えることが可能である。特に、今後低電圧化の進化のなかで、電圧マージンが少なくなり、ＤＣオフセット量を抑えることが重要になってくる。
【００５９】
＜発明の実施の形態３＞
図１４は、本発明の実施の形態３にかかるマイクロフォン用ＩＣ３００の回路構成を示すブロック図である。マイクロフォン用ＩＣ３００は、ＬＤＯ３１と、プリアンプ回路３２と、ＡＤＣ３３と、ＤＣオフセット制御ブロック３４と、加算器３５とを備える。尚、ＬＤＯ３１及びＡＤＣ３３は、図１のＬＤＯ１１及びＡＤＣ１３と同等の構成であるため、詳細な説明を省略する。また、プリアンプ回路３２は、図１９のプリアンプ回路９２と同等の構成を用いることが可能であるため、詳細な説明を省略する。
【００６０】
ＤＣオフセット制御ブロック３４は、図１のＤＣオフセット制御ブロック１４と同様に、ＡＤＣ３３を動作させるクロック信号ＣＬＫの周波数に応じて、ＡＤＣ３３によりデジタル信号へ変換される前のアナログ信号である変換前アナログ信号の調整を制御する調整制御回路である。ここで、ＤＣオフセット制御ブロック３４は、クロック信号ＣＬＫの周波数に応じて、ＤＣオフセット量を決定する。そして、ＤＣオフセット制御ブロック３４は、決定したＤＣオフセット量に基づくアナログ信号ＳＡを生成する。その後、ＤＣオフセット制御ブロック３４は、生成したアナログ信号ＳＡを加算器３５へ出力する。
【００６１】
加算器３５は、ＤＣオフセット制御ブロック３４により生成されたアナログ信号ＳＡをプリアンプ回路３２から出力されたアナログ信号に加算してＡＤＣ３３へ出力する。ここでは、加算器３５は、出力信号ＯＵＴＡにアナログ信号ＳＡを加算している。但し、これに限定されない。例えば、ＤＣオフセット制御ブロック３４が決定したＤＣオフセット量に基づいて２つのアナログ信号を生成する場合、さらに、出力信号ＯＵＴＢについて加算を行う加算器を追加することで、変換前アナログ信号の調整を実現しても構わない。
【００６２】
以上のことから、本発明の実施の形態３では、まず、上述した実施の形態１と同等の効果を奏することができる。さらに、本発明の実施の形態３にかかるマイクロフォン用ＩＣ３００は、公知のＬＤＯ、プリアンプ回路及びＡＤＣを有するマイクロフォン用ＩＣに、ＤＣオフセット制御ブロック３４及び加算器３５を追加することにより、実現可能である。そのため、既存の構成を流用し、効率的な開発が可能となる。
【００６３】
＜発明の実施の形態４＞
図１５は、本発明の実施の形態４にかかるマイクロフォン用ＩＣ４００の回路構成を示すブロック図である。図１４との違いとして、具体的には、プリアンプ回路４２から出力される出力信号ＯＵＴＡ及びＯＵＴＢをＤＣオフセット制御ブロック４４へ接続し、ＤＣオフセット制御ブロック３４がＤＣオフセット制御ブロック４４に置き換わったものである。尚、ＬＤＯ４１、プリアンプ回路４２、ＡＤＣ４３及び加算器４５は、図１４のＬＤＯ３１、プリアンプ回路３２、ＡＤＣ３３及び加算器３５と同等の構成であるため、詳細な説明を省略する。
【００６４】
ＤＣオフセット制御ブロック４４は、図１４のＤＣオフセット制御ブロック３４と同様に、ＡＤＣ４３を動作させるクロック信号ＣＬＫの周波数を検出する。また、ＤＣオフセット制御ブロック４４は、プリアンプ回路４２の出力信号ＯＵＴＡ及びＯＵＴＢにおけるＤＣオフセット量を検出する。但し、出力信号ＯＵＴＡについては、加算器４５によりＤＣオフセット量が加算済みのものとする。
【００６５】
そして、ＤＣオフセット制御ブロック４４は、図９のＤＣオフセット制御ブロック２４と同様に、周波数情報と検出したＤＣオフセット量とに基づいて、ＤＣオフセット量を決定する。そして、ＤＣオフセット制御ブロック４４は、図１４のＤＣオフセット制御ブロック３４と同様に、決定したＤＣオフセット量に基づくアナログ信号ＳＡを生成し、生成したアナログ信号ＳＡを加算器４５へ出力する。
【００６６】
以上のことから、本発明の実施の形態４では、まず、上述した実施の形態２と同等の効果を奏することができる。さらに、本発明の実施の形態４にかかるマイクロフォン用ＩＣ４００は、上述した実施の形態３に比べて、温度変動及びプロセスバラツキによるＤＣオフセット量の変動を考慮してより正確にＤＣオフセット量を調整することができる。
【００６７】
＜発明の実施の形態５＞
図１６は、本発明の実施の形態５にかかるマイクロフォン用ＩＣ５００の回路構成を示すブロック図である。マイクロフォン用ＩＣ５００は、ＬＤＯ５１と、プリアンプ回路５２と、ＡＤＣ５３と、ＤＣオフセット制御ブロック５４とを備える。尚、ＬＤＯ５１は、図１のＬＤＯ１１と同等の構成であるため、詳細な説明を省略する。また、プリアンプ回路５２は、図１９のプリアンプ回路９２と同等の構成を用いることが可能であるため、詳細な説明を省略する。
【００６８】
ＤＣオフセット制御ブロック５４は、図１のＤＣオフセット制御ブロック１４と同様に、クロック信号ＣＬＫの周波数に応じて、ＤＣオフセット量を決定する。そして、ＤＣオフセット制御ブロック５４は、決定したＤＣオフセット量に基づき変換前アナログ信号を調整させる制御信号ＳＣをＡＤＣ５３へ出力する。ＡＤＣ５３は、制御信号ＳＣに応じてプリアンプ回路５２から出力されたアナログ信号である出力信号ＯＵＴＡ及びＯＵＴＢを調整し、当該調整後のアナログ信号をデジタル信号に変換する。
【００６９】
図１７は、本発明の実施の形態５にかかるＡＤＣ５３の回路構成の一例を示すブロック図である。ＡＤＣ５３は、積分器５３１と、比較器５３２と、ＤＡＣ（Digital to Analog Converter）５３３とを備える。積分器５３１、比較器５３２及びＤＡＣ５３３は、アナログ信号である出力信号ＯＵＴＡ及びＯＵＴＢをデジタル信号へ変換するための一般的な構成の一例である。これらは、公知のものであるため、詳細な説明を省略する。
【００７０】
ＡＤＣ５３は、ＤＣオフセット制御ブロック５４からの制御信号ＳＣを受け付ける。そして、ＡＤＣ５３は、出力信号ＯＵＴＡの調整のために制御信号ＳＣに応じて電流を変化させる可変電流源ＶＩｄを有する。これにより、積分器５３１、比較器５３２及びＤＡＣ５３３は、プリアンプ回路５２から出力された出力信号ＯＵＴＢと、可変電流源ＶＩｄによりＤＣオフセット量が調整された出力信号ＯＵＴＡとに対して、デジタル信号への変換を行うことができる。
【００７１】
以上のことから、本発明の実施の形態５にかかるマイクロフォン用ＩＣ５００は、公知のＬＤＯ、プリアンプ回路を有するマイクロフォン用ＩＣに、ＤＣオフセット制御ブロック５４を追加し、公知のＡＤＣに改良を加えることで、実現可能である。つまり、プリアンプ回路を流用して、上述した実施の形態１と同等の効果を奏することができる。
【００７２】
＜発明の実施の形態６＞
図１８は、本発明の実施の形態６にかかるマイクロフォン用ＩＣ６００の回路構成を示すブロック図である。図１６との違いとして、具体的には、プリアンプ回路６２から出力される出力信号ＯＵＴＡ及びＯＵＴＢをＤＣオフセット制御ブロック６４へ接続し、ＤＣオフセット制御ブロック５４がＤＣオフセット制御ブロック６４に置き換わったものである。尚、ＬＤＯ６１、プリアンプ回路６２及びＡＤＣ６３は、図１６のＬＤＯ５１、プリアンプ回路５２、ＡＤＣ５３と同等の構成であるため、詳細な説明を省略する。
【００７３】
ＤＣオフセット制御ブロック６４は、図９のＤＣオフセット制御ブロック２４と同様に、図１６のＤＣオフセット制御ブロック５４と同様に、ＡＤＣ５３を動作させるクロック信号ＣＬＫの周波数を検出する。また、ＤＣオフセット制御ブロック６４は、プリアンプ回路６２の出力信号ＯＵＴＡ及びＯＵＴＢにおけるＤＣオフセット量を検出する。
【００７４】
そして、ＤＣオフセット制御ブロック６４は、図９のＤＣオフセット制御ブロック２４と同様に、周波数情報と検出したＤＣオフセット量とに基づいて、ＤＣオフセット量を決定する。そして、ＤＣオフセット制御ブロック６４は、図９のＤＣオフセット制御ブロック２４と同様に、制御信号ＳＣをＡＤＣ６３へ出力する。
【００７５】
以上のことから、本発明の実施の形態６では、まず、上述した実施の形態２と同等の効果を奏することができる。さらに、本発明の実施の形態６にかかるマイクロフォン用ＩＣ６００は、上述した実施の形態５に比べて、温度変動及びプロセスバラツキによるＤＣオフセット量の変動を考慮してより正確にＤＣオフセット量を調整することができる。
【００７６】
＜その他の発明の実施の形態＞
本発明の実施の形態１乃至６は、マイクロフォン及び容量性信号源の分野にて、ＡＤＣ内蔵のデジタルマイクロフォンに最適なＤＣオフセットを提供するための技術に適用可能である。
【００７７】
尚、本発明の実施の形態１乃至６にかかるマイクロフォン用ＩＣ１００乃至６００は、ＤＣオフセット制御機能付きのデジタルマイクロフォン用ＩＣであり、音声アナログ信号に対する信号変換を行うものであったが、信号変換の対象はこれに限定されない。つまり、本発明の実施の形態１乃至６では、入力アナログ信号をデジタル信号へ変換する前に、所定の周波数帯域外へトーンをシフトさせるように調整を行うものであればよい。
【００７８】
尚、上述した実施の形態１、３及び５にかかるマイクロフォン用ＩＣ１００、３００及び５００は、実施の形態２、４及び６にかかるマイクロフォン用ＩＣ２００、４００及び６００に比べて、プリアンプ回路からの出力信号のＤＣオフセット量を検出する機能を除いたものであるため、回路規模を抑えることができるという効果を奏する。
【００７９】
尚、本発明の実施の形態１乃至６では、クロック信号ＣＬＫの周波数に関わらず、常にＤＣオフセット量の決定を行っていたが、これに限定されない。例えば、クロック信号ＣＬＫの周波数が判定周波数未満である場合には、関連技術にかかるＤＣオフセット値のように固定的な値とし、クロック信号ＣＬＫの周波数が判定周波数以上である場合には、当該固定的な値に対する差分値を用いるようにしてもよい。これにより、ＤＣオフセット量を決定する処理負荷を減らすことができる。
【００８０】
さらに、図３のクロック周波数検出回路１４１では、検出したクロック信号ＣＬＫの周波数と一つの判定周波数との比較を行っていたが、これに限定されない。例えば、複数の判定周波数を用いて、より詳細にクロック信号ＣＬＫの周波数の検出を行うようにしてもよい。その場合、例えば、クロック周波数検出回路１４１を改良し、遅延回路１４１１、シュミットトリガ回路１４１２、インバータ１４１３及びフリップフロップ１４１４の構成を判定周波数ごとに並列に設けるとよい。
【００８１】
本発明の実施の形態１では、ＤＣオフセット制御ブロック１４は、少なくともクロック信号ＣＬＫに応じて制御を行い、プリアンプ回路１２にフィードバックを掛ける。そのため、関連技術のＤＣオフセット制御なしのマイクロフォン用ＩＣに比べて、歪特性の改善効果がある。
【００８２】
尚、上述した関連技術では、プロセスバラツキ及びクロック信号周波数範囲などの影響を考慮して、ＤＣオフセットに本来必要な量の数倍程度のマージンを加える必要がある。ＤＣオフセットは、当該マージンを取りすぎると、プリアンプの出力に歪みが出やすくなる恐れがある。また、プリアンプの構成により、他の特性にも影響を与える可能性がある。例えば、ノイズ特性とＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ 電源電圧変動除去比）特性が劣化する恐れがある。
【００８３】
そこで、本発明の各実施の形態は、マイクロフォン用ＩＣのクロック信号に応じて、最適なＤＣオフセット量に調整する。さらに、製造プロセス、温度変動及び音声信号変動などがあった場合にも、最適なＤＣオフセット量に調整することが可能である。デルタシグマＡＤＣにトーンを音声帯域外にシフトするのに必要なＤＣオフセットだけを提供することで、ＤＣオフセットに起因する歪特性などの劣化を最低限に抑えることができる。
【００８４】
上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００８５】
（付記１） プリアンプ回路とアナログ信号をデジタル信号変換するＡ/Ｄ変換器を内蔵した音声信号を処理するデジタル マイクロフォン用ＩＣであって、
前記デジタル マイクロフォン用ＩＣ回路は、
クロック信号周波数を検出する機能と、そのクロック周波数に応じてＡ/Ｄ変換回路のトーンをシフトするためのＤＣオフセット生成と調整ができるように構成されていることを特徴とするデジタル マイクロフォン用ＩＣ回路。
【００８６】
（付記２） プリアンプ回路とアナログ信号をデジタル信号変換するＡ/Ｄ変換器を内蔵した音声信号を処理するデジタルマイクロフォン用ＩＣであって、
前記デジタル マイクロフォン用ＩＣ回路は、
クロック信号周波数を検出する機能と、Ａ/Ｄ変換回路の入力のＤＣオフセット値を検出する機能と、検出されたクロック周波数とＡ/Ｄ変換回路の入力ＤＣオフセットに応じてＡ/Ｄ変換回路のトーンをシフトするためのＤＣオフセット生成と調整ができるように構成されていることを特徴とするデジタルマイクロフォン用ＩＣ回路。
【００８７】
（付記３） 前記Ａ/Ｄ変換回路は、シングルビットのデルタシグマＡＤＣであり、アイドルトーンを信号帯域外にシフトさせるＤＣオフセットの生成と、制御が可能な機能を内蔵することを特徴とする付記１または付記２に記載のデジタルマイクロフォン用ＩＣ回路。
【００８８】
（付記４） ＤＣオフセットの生成と調整ができるプリアンプ回路であることを特徴とする付記１または付記２に記載のデジタルマイクロフォン用ＩＣ回路。
【００８９】
（付記５） ＤＣオフセットの生成と調整ができる回路を予め設けて、プリアンプ回路の出力と加算されることを特徴とする付記１または付記２に記載のデジタルマイクロフォン用ＩＣ回路。
【００９０】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【００９１】
１００ マイクロフォン用ＩＣ
１１ ＬＤＯ
１２ プリアンプ回路
１３ ＡＤＣ
１４ ＤＣオフセット制御ブロック
１４１ クロック周波数検出回路
１４２ レジスタ
１４１１ 遅延回路
１４１２ シュミットトリガ回路
１４１３ インバータ
１４１４ フリップフロップ
Ｉｄ 電流源
Ｃｄ コンデンサ
Ｄ データ入力端子
ＶＩｄ 可変電流源
ＦＩ 周波数情報
ＦＡ 周波数
ＦＢ 周波数
ＳＣ 制御信号
ＳＣＡ 制御信号
ＳＣＢ 制御信号
ＳＶ 設定値
ＳＶＡ ＤＣオフセット
ＳＶＢ ＤＣオフセット
ＩＮ 入力信号
ＶＤＤ 電源電圧
ＣＬＫ クロック信号
ＯＵＴＡ 出力信号
ＯＵＴＢ 出力信号
ＯＵＴ 出力信号
２００ マイクロフォン用ＩＣ
２１ ＬＤＯ
２２ プリアンプ回路
２３ ＡＤＣ
２４ ＤＣオフセット制御ブロック
２４１ クロック周波数検出回路
２４２ レジスタ
２４３ フィードバック制御回路
２４３１ 判定回路
２４３２ 出力ＤＣオフセット検出回路
３００ マイクロフォン用ＩＣ
３１ ＬＤＯ
３２ プリアンプ回路
３３ ＡＤＣ
３４ ＤＣオフセット制御ブロック
３５ 加算器
ＳＡ アナログ信号
４００ マイクロフォン用ＩＣ
４１ ＬＤＯ
４２ プリアンプ回路
４３ ＡＤＣ
４４ ＤＣオフセット制御ブロック
４５ 加算器
５００ マイクロフォン用ＩＣ
５１ ＬＤＯ
５２ プリアンプ回路
５３ ＡＤＣ
５４ ＤＣオフセット制御ブロック
５３１ 積分器
５３２ 比較器
５３３ ＤＡＣ
６００ マイクロフォン用ＩＣ
６１ ＬＤＯ
６２ プリアンプ回路
６３ ＡＤＣ
６４ ＤＣオフセット制御ブロック
９００ デジタルマイクロフォン用ＩＣ
９１ ＬＤＯ
９２ プリアンプ回路
９３ ＡＤＣ
【特許請求の範囲】
【請求項１】
入力アナログ信号を増幅して出力するプリアンプ回路と、
入力クロックのサイクルに応じて、前記プリアンプ回路からの出力に基づくアナログ信号をデジタル信号へ変換するＡＤ変換器と、
前記入力クロックの周波数に応じて、前記デジタル信号へ変換される前のアナログ信号である変換前アナログ信号の調整を制御する調整制御回路と、
を備える信号変換装置。
【請求項２】
前記調整制御回路は、
前記入力クロックの周波数に応じて、差動信号を構成する第１信号と第２信号の直流バイアス電圧の差であるＤＣオフセット量を決定し、
当該決定されたＤＣオフセット量を用いて、前記変換前アナログ信号の調整を制御する
ことを特徴とする請求項１に記載の信号変換装置。
【請求項３】
前記調整制御回路は、前記決定したＤＣオフセット量に基づき前記変換前アナログ信号を調整させる制御信号を前記プリアンプ回路へ出力し、
前記プリアンプ回路は、前記制御信号に応じて前記入力アナログ信号を調整し、かつ、当該入力アナログ信号を増幅して前記ＡＤ変換器へ出力する
ことを特徴とする請求項２に記載の信号変換装置。
【請求項４】
前記調整制御回路は、前記決定したＤＣオフセット量に基づき前記変換前アナログ信号を調整させる制御信号を前記ＡＤ変換器へ出力し、
前記ＡＤ変換器は、前記制御信号に応じて前記プリアンプ回路から出力されたアナログ信号を調整し、当該調整後のアナログ信号をデジタル信号に変換する
ことを特徴とする請求項２に記載の信号変換装置。
【請求項５】
前記調整制御回路は、
前記決定したＤＣオフセット量に基づくアナログ信号を生成し、
前記生成されたアナログ信号を前記プリアンプ回路から出力されたアナログ信号に加算して前記ＡＤ変換器へ出力する
ことを特徴とする請求項２に記載の信号変換装置。
【請求項６】
前記調整制御回路は、
前記プリアンプ回路から出力されたアナログ信号に基づく前記ＤＣオフセット量を検出し、
前記入力クロックの周波数と前記検出されたＤＣオフセット量とに応じて、前記調整に用いるＤＣオフセット量を決定する
ことを特徴とする請求項２乃至５のいずれか１項に記載の信号変換装置。
【請求項７】
前記調整制御回路は、
前記入力クロックの周波数が所定値より大きい場合、当該周波数が所定値未満である場合に比べて小さくなるように前記ＤＣオフセット量を決定する
ことを特徴とする請求項１乃至６のいずれか１項に記載の信号変換装置。
【請求項８】
前記プリアンプ回路は、マイクロフォンから出力される音声アナログ信号に対して増幅を行うことを特徴とする請求項１乃至７のいずれか１項に記載の信号変換装置。
【請求項９】
前記ＡＤ変換器は、デルタシグマＡＤ変換器であることを特徴とする請求項１乃至８のいずれか１項に記載の信号変換装置。
【請求項１０】
入力アナログ信号を増幅し、
前記増幅後のアナログ信号からデジタル信号へ変換するＡＤ変換器を動作させる入力クロックの周波数に応じて、前記デジタル信号へ変換される前のアナログ信号である変換前アナログ信号を調整し、
前記入力クロックのサイクルに応じて、前記増幅後かつ前記調整後のアナログ信号をデジタル信号へ変換する
ことを特徴とする信号変換方法。
【請求項１１】
前記入力クロックの周波数に応じて、差動信号を構成する第１信号と第２信号の直流バイアス電圧の差であるＤＣオフセット量を決定し、
当該決定されたＤＣオフセット量を用いて、前記変換前アナログ信号を調整する
ことを特徴とする請求項１０に記載の信号変換方法。
【請求項１２】
前記決定したＤＣオフセット量に基づき前記変換前アナログ信号を調整させる制御信号をプリアンプ回路へ出力し、
前記プリアンプ回路において、前記制御信号に応じて前記入力アナログ信号を調整し、かつ、当該入力アナログ信号を増幅して前記ＡＤ変換器へ出力する
ことを特徴とする請求項１１に記載の信号変換方法。
【請求項１３】
前記決定したＤＣオフセット量に基づき前記変換前アナログ信号を調整させる制御信号を前記ＡＤ変換器へ出力し、
前記ＡＤ変換器において、前記制御信号に応じて前記増幅後のアナログ信号を調整し、当該調整後のアナログ信号をデジタル信号に変換する
ことを特徴とする請求項１１に記載の信号変換方法。
【請求項１４】
前記決定したＤＣオフセット量に基づくアナログ信号を生成し、
前記生成されたアナログ信号を前記増幅後のアナログ信号に加算して前記ＡＤ変換器へ出力する
ことを特徴とする請求項１１に記載の信号変換方法。
【請求項１５】
前記増幅後のアナログ信号に基づく前記ＤＣオフセット量を検出し、
前記入力クロックの周波数と前記検出されたＤＣオフセット量とに応じて、前記調整に用いるＤＣオフセット量を決定する
ことを特徴とする請求項１０乃至１４のいずれか１項に記載の信号変換方法。
【請求項１６】
前記入力クロックの周波数を検出し、
前記入力クロックの周波数が所定値より大きい場合、当該周波数が所定値未満である場合に比べて小さくなるように前記ＤＣオフセット量を決定する
ことを特徴とする請求項１０乃至１５のいずれか１項に記載の信号変換方法。
【請求項１７】
前記入力アナログ信号は、マイクロフォンから出力される音声アナログ信号であることを特徴とする請求項１０乃至１６のいずれか１項に記載の信号変換方法。
【請求項１８】
前記ＡＤ変換器は、デルタシグマＡＤ変換器であることを特徴とする請求項１０乃至１７のいずれか１項に記載の信号変換方法。
【請求項１】
入力アナログ信号を増幅して出力するプリアンプ回路と、
入力クロックのサイクルに応じて、前記プリアンプ回路からの出力に基づくアナログ信号をデジタル信号へ変換するＡＤ変換器と、
前記入力クロックの周波数に応じて、前記デジタル信号へ変換される前のアナログ信号である変換前アナログ信号の調整を制御する調整制御回路と、
を備える信号変換装置。
【請求項２】
前記調整制御回路は、
前記入力クロックの周波数に応じて、差動信号を構成する第１信号と第２信号の直流バイアス電圧の差であるＤＣオフセット量を決定し、
当該決定されたＤＣオフセット量を用いて、前記変換前アナログ信号の調整を制御する
ことを特徴とする請求項１に記載の信号変換装置。
【請求項３】
前記調整制御回路は、前記決定したＤＣオフセット量に基づき前記変換前アナログ信号を調整させる制御信号を前記プリアンプ回路へ出力し、
前記プリアンプ回路は、前記制御信号に応じて前記入力アナログ信号を調整し、かつ、当該入力アナログ信号を増幅して前記ＡＤ変換器へ出力する
ことを特徴とする請求項２に記載の信号変換装置。
【請求項４】
前記調整制御回路は、前記決定したＤＣオフセット量に基づき前記変換前アナログ信号を調整させる制御信号を前記ＡＤ変換器へ出力し、
前記ＡＤ変換器は、前記制御信号に応じて前記プリアンプ回路から出力されたアナログ信号を調整し、当該調整後のアナログ信号をデジタル信号に変換する
ことを特徴とする請求項２に記載の信号変換装置。
【請求項５】
前記調整制御回路は、
前記決定したＤＣオフセット量に基づくアナログ信号を生成し、
前記生成されたアナログ信号を前記プリアンプ回路から出力されたアナログ信号に加算して前記ＡＤ変換器へ出力する
ことを特徴とする請求項２に記載の信号変換装置。
【請求項６】
前記調整制御回路は、
前記プリアンプ回路から出力されたアナログ信号に基づく前記ＤＣオフセット量を検出し、
前記入力クロックの周波数と前記検出されたＤＣオフセット量とに応じて、前記調整に用いるＤＣオフセット量を決定する
ことを特徴とする請求項２乃至５のいずれか１項に記載の信号変換装置。
【請求項７】
前記調整制御回路は、
前記入力クロックの周波数が所定値より大きい場合、当該周波数が所定値未満である場合に比べて小さくなるように前記ＤＣオフセット量を決定する
ことを特徴とする請求項１乃至６のいずれか１項に記載の信号変換装置。
【請求項８】
前記プリアンプ回路は、マイクロフォンから出力される音声アナログ信号に対して増幅を行うことを特徴とする請求項１乃至７のいずれか１項に記載の信号変換装置。
【請求項９】
前記ＡＤ変換器は、デルタシグマＡＤ変換器であることを特徴とする請求項１乃至８のいずれか１項に記載の信号変換装置。
【請求項１０】
入力アナログ信号を増幅し、
前記増幅後のアナログ信号からデジタル信号へ変換するＡＤ変換器を動作させる入力クロックの周波数に応じて、前記デジタル信号へ変換される前のアナログ信号である変換前アナログ信号を調整し、
前記入力クロックのサイクルに応じて、前記増幅後かつ前記調整後のアナログ信号をデジタル信号へ変換する
ことを特徴とする信号変換方法。
【請求項１１】
前記入力クロックの周波数に応じて、差動信号を構成する第１信号と第２信号の直流バイアス電圧の差であるＤＣオフセット量を決定し、
当該決定されたＤＣオフセット量を用いて、前記変換前アナログ信号を調整する
ことを特徴とする請求項１０に記載の信号変換方法。
【請求項１２】
前記決定したＤＣオフセット量に基づき前記変換前アナログ信号を調整させる制御信号をプリアンプ回路へ出力し、
前記プリアンプ回路において、前記制御信号に応じて前記入力アナログ信号を調整し、かつ、当該入力アナログ信号を増幅して前記ＡＤ変換器へ出力する
ことを特徴とする請求項１１に記載の信号変換方法。
【請求項１３】
前記決定したＤＣオフセット量に基づき前記変換前アナログ信号を調整させる制御信号を前記ＡＤ変換器へ出力し、
前記ＡＤ変換器において、前記制御信号に応じて前記増幅後のアナログ信号を調整し、当該調整後のアナログ信号をデジタル信号に変換する
ことを特徴とする請求項１１に記載の信号変換方法。
【請求項１４】
前記決定したＤＣオフセット量に基づくアナログ信号を生成し、
前記生成されたアナログ信号を前記増幅後のアナログ信号に加算して前記ＡＤ変換器へ出力する
ことを特徴とする請求項１１に記載の信号変換方法。
【請求項１５】
前記増幅後のアナログ信号に基づく前記ＤＣオフセット量を検出し、
前記入力クロックの周波数と前記検出されたＤＣオフセット量とに応じて、前記調整に用いるＤＣオフセット量を決定する
ことを特徴とする請求項１０乃至１４のいずれか１項に記載の信号変換方法。
【請求項１６】
前記入力クロックの周波数を検出し、
前記入力クロックの周波数が所定値より大きい場合、当該周波数が所定値未満である場合に比べて小さくなるように前記ＤＣオフセット量を決定する
ことを特徴とする請求項１０乃至１５のいずれか１項に記載の信号変換方法。
【請求項１７】
前記入力アナログ信号は、マイクロフォンから出力される音声アナログ信号であることを特徴とする請求項１０乃至１６のいずれか１項に記載の信号変換方法。
【請求項１８】
前記ＡＤ変換器は、デルタシグマＡＤ変換器であることを特徴とする請求項１０乃至１７のいずれか１項に記載の信号変換方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１８６７１５（Ｐ２０１２−１８６７１５Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−４９２６１（Ｐ２０１１−４９２６１）
【出願日】平成２３年３月７日（２０１１．３．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月７日（２０１１．３．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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