処理装置
【課題】スイッチのオン/オフ状態の検出精度を低下させることなく、処理回路を低電力動作状態へ移行させることができ、消費電力を低減することができる処理装置を提供する。
【解決手段】4つのスイッチ51〜54をプルアップ回路20によりプルアップするタイミングの制御を行うタイミング制御回路30を設ける。タイミング制御回路30は、CPU10がスリープモードの場合、CPU10からの接続信号より短い周期の接続信号を生成し、プルアップ回路20へ出力する。またCPU10がスリープモードの場合、パラレル/シリアル変換回路40がスイッチ51〜54の状態変化を検出し、割り込みによりCPU10へ状態変化を通知する。通知を受けたCPU10は、スリープモードから通常モードへ移行し、スイッチ51〜54の状態に応じた演算処理を開始する。
【解決手段】4つのスイッチ51〜54をプルアップ回路20によりプルアップするタイミングの制御を行うタイミング制御回路30を設ける。タイミング制御回路30は、CPU10がスリープモードの場合、CPU10からの接続信号より短い周期の接続信号を生成し、プルアップ回路20へ出力する。またCPU10がスリープモードの場合、パラレル/シリアル変換回路40がスイッチ51〜54の状態変化を検出し、割り込みによりCPU10へ状態変化を通知する。通知を受けたCPU10は、スリープモードから通常モードへ移行し、スイッチ51〜54の状態に応じた演算処理を開始する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数のスイッチのオン/オフ状態に応じて処理を行う処理装置に関し、詳しくはスイッチの状態に変化がない場合には消費電力を低減することができる処理装置に関する。
【背景技術】
【0002】
従来、電子機器にはユーザの操作を受け付けるためのプッシュスイッチ又はダイヤルスイッチ等の種々のスイッチが複数設けられている。電子機器に搭載されたCPU(Central Processing Unit)又はMPU(Micro Processing Unit)等の処理回路は、ユーザの操作に応じた処理を行う必要があるため、スイッチの状態を検出してその変化の有無を監視する必要がある。
【0003】
図11は、従来の処理装置の構成を示すブロック図である。図において101は、複数(図11においては4つ)のスイッチ51〜54のオン/オフの状態に応じて種々の演算処理を行う処理装置である。4つのスイッチ51〜54は、例えばプッシュスイッチのようにオン/オフの2つの状態に切り替わるスイッチであり、処理装置101の4つの端子部31〜34に一端が接続され、他端が接地電位に接続されている。
【0004】
処理装置101は、演算処理を行うCPU110と、電源電位へのプルアップを行うプルアップ回路20と、抵抗R1〜R4、抵抗R11〜R14、コンデンサC1〜C4及びダイオードD1〜D4等の回路素子とを備えて構成されている。スイッチ51〜54がそれぞれ接続される端子部31〜34は、それぞれコンデンサC1〜C4を介して接地電位に接続されると共に、それぞれダイオードD1〜D4のカソードに接続されている。ダイオードD1〜D4のアノードは、それぞれ抵抗R11〜R14を介してCPU110の入力端子SW1〜SW4に接続されていると共に、それぞれ抵抗R1〜R4を介してプルアップ回路20の出力に共通して接続されている。プルアップ回路20はCPU110により電源電位への接続を制御されており、CPU110からの制御信号に応じて抵抗R1〜R4を電源電位に接続する(プルアップする)。
【0005】
スイッチ51〜54がすべてオフの状態において、CPU110からの制御信号によりプルアップ回路20がプルアップを行った場合、CPU110の4つの入力端子SW1〜SW4への入力電位は電源電位(”H”)となる。これに対していずれかのスイッチ51〜54がオン状態となった場合、このスイッチ51〜54に対応するCPU110の入力端子SW1〜SW4の入力電位は接地電位(”L”)となる。よってCPU110は、入力端子SW1〜SW4の電位を監視することによって、スイッチ51〜54のオン/オフの状態を検出でき、スイッチ51〜52の状態に応じた演算処理を行うことができる。
【0006】
また、特許文献1においては、マトリクススイッチ回路内の複数のスイッチに、逆流防止ダイオードなどの半導体部品より安価な抵抗をそれぞれ接続することによって、マトリクススイッチ回路内で信号が逆流して制御部の入力ポートに誤って信号が入力された場合に、誤って入力されて信号を制御部にて所定のスレッシュレベル未満と判断して無視し、誤って入力された信号に基づくスイッチのオン状態の誤認識を防ぐことができるスイッチ操作装置が提案されている。
【特許文献1】特開2001−176349号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
従来の処理装置(図11参照)101においては、CPU110はスイッチ51〜54の状態に応じて演算処理を行うが、演算処理の終了後にスイッチ51〜54の状態が長期に亘って変化しない場合、処理を停止して消費電力を低減することが望ましい。そこでCPU110は、処理を停止して消費電力を低減できる低電力動作状態(以下、スリープモードという)と、処理を行って諸費電力が高い高電力動作状態(以下、通常モードという)とを切り換えることができるようにしてあり、スイッチ51〜54の状態が変化しない場合には通常モードからスリープモードへ移行する。また、いずれかのスイッチ51〜54がオンされた場合、プルアップ回路20から抵抗R1〜R4、ダイオードD1〜D4及びスイッチ51〜54を介して接地電位へ電流が流れるため、CPU110がスリープモードへ移行した後は、プルアップ回路20によるプルアップを停止することが望ましい。
【0008】
しかし、プルアップ回路20によるプルアップを停止するとスイッチ51〜54の状態検知を行うことができないため、CPU110は定期的にプルアップ回路20がプルアップを行うように制御信号を出力する必要がある。このために、CPU110はスリープモードであっても定期的にプルアップ回路20を動作させてプルアップを行う必要があるが、定期的にプルアップ回路20の制御を行うためにはCPU110が動作しなければならないため、CPU110のスリープモードにおける平均消費電流が増大するという問題がある。
【0009】
この問題を改善するために、スリープモードでのスイッチ51〜54の状態検知を行う周期を長くし、CPU110の動作頻度を低減することによって、平均消費電流を低減することができる。しかしながら、スイッチ51〜54の状態検知を行う頻度が低下すると、ユーザが行うスイッチ操作に対するレスポンスが悪化し、処理装置の操作性が低下するという問題がある。
【0010】
また、特許文献1に記載のスイッチ操作装置は、制御部からマトリクススイッチ回路に対してパルス状のハイアクティブの出力信号を間欠的に出力し、その時の入力ポートの電圧状態を認識することで、いずれのスイッチがオン状態になっているかを判断する構成である。よって、スイッチの状態を判断するためには制御部がパルス信号の出力及び電圧状態の認識等の動作を行う必要があり、図11に示した従来の処理装置と同様の問題を有している。
【0011】
本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、スイッチのオン/オフ状態の検出精度を低下させることなく、CPUなどの処理回路を低電力動作状態へ移行させることができ、消費電力を低減することができる処理装置を提供することにある。
【課題を解決するための手段】
【0012】
本発明に係る処理装置は、複数のスイッチのオン/オフの状態に応じて演算処理を行う処理装置において、前記複数のスイッチにそれぞれ抵抗を介して接続され、前記複数のスイッチを電源電位又は該電源電位より絶対値の小さい固定電位へ接続する電位接続回路と、該電位接続回路に接続を間欠的に行わせるように、接続のタイミングを規定するパルス信号を出力するタイミング制御回路と、前記電位接続回路が接続を行った場合に、前記スイッチ及び前記抵抗の間の電位に基づいて前記スイッチの状態をそれぞれ取得し、取得した複数の状態に係る情報をシリアル信号に変換して出力する変換回路と、消費電力が少ない低電力動作状態又は消費電力が多い高電力動作状態で動作し、該高電力動作状態の場合に、前記変換回路が出力するシリアル信号に基づいて前記演算処理を行う処理回路とを備え、前記処理回路は、前記高電力動作状態の場合に前記パルス信号を生成する生成手段を有し、該生成手段が生成したパルス信号を前記タイミング制御回路へ与えるようにしてあり、前記タイミング制御回路は、前記処理回路が前記低電力動作状態の場合に前記パルス信号を生成する生成手段を有し、前記変換回路は、前記処理回路が前記低電力状態の場合に、前記スイッチの状態変化を検出する検出手段と、該検出手段が状態変化を検出した場合に、前記処理回路へ通知を行う通知手段とを有することを特徴とする。
【0013】
また、本発明に係る処理装置は、前記処理回路が前記低電力動作状態の場合、前記処理回路の生成手段は、前記高電力動作状態にて生成するパルス信号より接続の周期が長いパルス信号を生成するようにしてあり、前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号に応じて、該パルス信号より周期が短いパルス信号を生成するようにしてあることを特徴とする。
【0014】
また、本発明に係る処理装置は、前記処理回路が前記低電力動作状態の場合、前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号のパルス幅に応じて、生成するパルス信号の周期を決定するようにしてあることを特徴とする。
【0015】
また、本発明に係る処理装置は、前記処理回路が前記低電力動作状態の場合、前記処理回路の生成手段は、前記パルス信号の生成を行わないようにしてあることを特徴とする。
【0016】
また、本発明に係る処理装置は、前記処理回路及び前記変換回路が、双方向にシリアル通信を行うことができ、前記処理回路は、前記パルス信号の周期に係る設定情報をシリアル通信により前記変換回路へ与えるようにしてあり、前記処理回路が前記低電力動作状態の場合、前記変換回路は、前記処理回路からの設定情報を前記タイミング制御回路へ与え、前記タイミング制御回路の生成手段は、前記変換回路からの設定情報に応じて、生成するパルス信号の周期を決定するようにしてあることを特徴とする。
【0017】
また、本発明に係る処理装置は、前記処理回路が、前記変換回路の通知手段から前記スイッチの状態変化を通知された場合に、前記低電力動作状態から前記高電力動作状態へ移行するようにしてあることを特徴とする。
【0018】
本発明においては、抵抗を介して複数のスイッチを電源電位又は固定電位(接地電位)に接続する電位接続回路(所謂、プルアップ回路又はプルダウン回路)へ、接続を行うタイミングを規定するパルス信号を出力するタイミング制御回路をCPUなどの処理回路とは別に設ける。また、複数のスイッチのオン/オフ状態を示す電位を取得し、この情報をシリアル信号に変換して処理回路へ出力する変換回路を処理装置とは別に設ける。処理回路は、低電力動作状態又は高電力動作状態で動作し、高電力動作状態時にスイッチのオン/オフ状態に応じた演算処理を行う。
この構成において、処理回路が高電力動作状態で動作している場合には、処理回路が電位接続回路による接続タイミングを決定し、電位接続回路に接続を間欠的に行わせる制御信号としてパルス信号を生成し、生成したパルス信号をタイミング制御回路へ与える。タイミング制御回路は、処理回路が生成したパルス信号を電位接続回路へ出力する。これにより、演算処理を行う場合には処理回路が電位接続回路の動作を制御することができる。変換回路は、このタイミングにてスイッチ状態を取得してシリアル信号に変換し、処理回路へ出力する。
また、処理回路が低電力動作状態で動作している場合には、タイミング制御回路が電位接続回路による接続タイミングを決定し、パルス信号を生成して電位接続回路へ出力する。よって、低電力動作状態にて処理回路が動作する頻度を低減できる。この場合、変換回路は、スイッチ状態の検出を行い、割り込みなどを用いて処理回路へスイッチ状態の変化を通知する。これにより、処理回路は低電力動作状態から高電力動作状態へ復帰して、スイッチ状態に応じた演算処理を行うことができる。
【0019】
また、本発明においては、低電力動作状態で動作している場合、処理回路は、高電力動作状態で生成するパルス信号の接続の周期より長い周期のパルス信号を生成してタイミング制御回路へ出力する。これにより処理回路は、低電力動作状態での動作頻度を減少させることができ、平均消費電流を低減することができると共に、電位接続回路へのパルス信号を出力し、電位接続回路による接続タイミングを制御することができる。
ただし、低電力動作状態で処理回路が出力するパルス信号に従って電位接続回路を動作させた場合、高電力動作状態時と比較してスイッチの状態検出の頻度が低下する。そこでタイミング制御回路は、処理回路からのパルス信号に基づいて、より周期が短いパルス信号を生成し、電位接続回路へ与える。これにより、スイッチの状態検出の頻度の低下を回避できる。
【0020】
また、本発明においては、上記のようにタイミング制御回路が処理回路からのパルス信号に基づいて周期が短いパルス信号を生成する構成とした場合に、タイミング制御回路は処理回路からのパルス信号のパルス幅に応じて、生成するパルス信号の周期を決定する。処理回路はパルス幅を増減することによって、電位接続回路による接続動作を間接的に制御することができ、スイッチの状態検出の周期を間接的に制御できる。
【0021】
また、本発明においては、低電力動作状態で動作している場合、処理回路はパルス信号の生成を行わない。この場合、タイミング制御回路は、電位接続回路による接続の周期を自ら決定してパルス信号を生成する。これにより、処理回路はパルス信号の生成を行う必要がないため、低電力動作状態で動作する必要がなく、平均消費電流を低減できる。
【0022】
また、本発明においては、低電力動作状態で処理回路がパルス信号の生成を行わない構成とした場合に、処理回路は周期の設定情報をシリアル通信により変換回路へ送信し、変換回路はこの設定情報をタイミング制御回路へ与える。これにより、タイミング制御回路は処理回路が設定した周期のパルス信号を生成することができ、処理回路は高電力動作状態時にシリアル通信による設定の送信を行っておくことで、低電力動作状態時の電位接続回路の接続を間接的に制御することができ、スイッチの状態検出の周期を間接的に制御できる。
【0023】
また、本発明においては、変換回路からスイッチの状態変化を通知された場合、処理回路は低電力動作状態から高電力動作状態へ移行して演算処理を開始する。これにより処理回路は、低電力動作状態の期間にスイッチの状態変化が発生した場合であっても、変換回路からの通知により変化したスイッチの状態に応じた演算処理を行うことができる。
【発明の効果】
【0024】
本発明による場合は、処理回路が低電力動作状態で動作している場合に、タイミング制御回路が電位接続回路による接続タイミングを決定し、パルス信号を生成して電位接続回路へ出力すると共に、変換回路がスイッチ状態の検出を行い、割り込みなどを用いて処理回路へスイッチ状態の変化を通知する構成とすることにより、従来は低電力動作状態において処理回路が行っていた動作を削減することができるため、処理回路の平均消費電流を低減することができると共に、低電力動作状態におけるスイッチの状態検出の頻度を低下させることなく、変換回路から処理回路への通知によって、処理回路はスイッチ状態に応じた演算処理を行うことができる。
【発明を実施するための最良の形態】
【0025】
(実施の形態1)
以下、本発明をその実施の形態を示す図面に基づき具体的に説明する。図1は、本発明の実施の形態1に係る処理装置の構成を示すブロック図である。図において1は、4つのスイッチ51〜54のオン/オフ状態に応じて種々の演算処理を行う処理装置である。処理装置1は、例えば車輌に搭載されたランプ、ワイパー又はパワーウインドウ等の車載機器を制御するECU(Electronic Control Unit)として用いることができ、この場合には、車内の運転席近傍に設けられた複数のスイッチに対するユーザの操作に応じて演算処理を行い、処理結果に基づいて車載機器を制御することができる。
【0026】
スイッチ51〜54は、例えばプッシュスイッチのようにオン/オフの2つの状態に切り替わるスイッチであり、オン状態で通電し、オフ状態で遮断する。4つのスイッチ51〜54は、その一端が処理装置1の4つの端子部31〜34に接続され、他端が接地電位に接続されており、スイッチ51〜54がオン状態の場合に端子部31〜34が接地電位に接続される。例えば、処理装置1が車輌のECUとして利用される場合、スイッチ51〜54はランプのオン/オフスイッチ、ワイパーを作動させるスイッチ又はパワーウインドウの開閉スイッチ等である。
【0027】
処理装置1は、種々の演算処理を行うCPU(Central Processing Unit)10と、各スイッチ51〜54を電源電位へ接続(プルアップ)するプルアップ回路20と、このプルアップ回路20がプルアップを行うタイミングを規定する接続信号(パルス信号)を出力するタイミング制御回路30と、各スイッチ51〜54のオン/オフ状態を取得し、取得した複数のスイッチ状態の情報をシリアル信号に変換してCPU10へ出力するパラレル/シリアル変換回路40と、抵抗R1〜R4、抵抗R11〜R14、コンデンサC1〜C4及びダイオードD1〜D4等の回路素子とを備えて構成されている。
【0028】
スイッチ51〜54がそれぞれ接続される処理装置1の端子部31〜34は、それぞれコンデンサC1〜C4を介して接地電位に接続されると共に、それぞれダイオードD1〜D4のカソードに接続されている。ダイオードD1〜D4のアノードは、それぞれ抵抗R11〜R14を介してパラレル/シリアル変換回路40のパラレルの入力端子SW1〜SW4に接続されていると共に、プルアップ用の抵抗R1〜R4を介してプルアップ回路20に接続されている。
【0029】
コンデンサC1〜C4は、スイッチ51〜54のオン/オフによって生じる電圧の急峻な変化を鈍らせることによって、高周波の電圧変化(ノイズ)を除去するためのものである。ダイオードD1〜D4は逆流防止、即ち処理装置1の端子部31〜34から内部への電流の流入を防止するためのものである。抵抗R11〜R14は、パラレル/シリアル変換回路40の入力端子SW1〜SW4を保護するためのものである。
【0030】
プルアップ回路20は、例えばMOS(Metal Oxide Semiconductor)トランジスタを用いて構成することができ、MOSトランジスタのソースを電源電位に接続し、ドレインを抵抗R1〜R4に接続し、ゲートに印加する電圧をタイミング制御回路30からの接続信号に応じて変化させ、MOSトランジスタのオン/オフを切り替えることにより、電源電位及び抵抗R1〜R4の接続/遮断を行うことができる。プルアップ回路20は、処理装置1の端子部31〜34に接続されたスイッチ51〜54を、タイミング制御回路30からの接続信号に応じて、周期的(間欠的)にプルアップする回路である。
【0031】
タイミング制御回路30は、プルアップ回路20がプルアップを行うタイミングを規定するパルス信号がCPU10から接続信号として与えられており、与えられた接続信号に基づいて新たな接続信号を生成してプルアップ回路20へ出力することによって、プルアップ回路20の動作を制御する。タイミング制御回路30は、詳細は後述するがCPU10が通常モードで動作している場合には、CPU10から与えられた接続信号をそのままプルアップ回路20へ出力する。またCPU10がスリープモードで動作している場合には、タイミング制御回路30はプルアップ回路20によるプルアップの頻度を増すために、CPU10から与えられた接続信号の周期より短い周期でプルアップを行う接続信号を生成して出力するようにしてある。
【0032】
パラレル/シリアル変換回路40は、4つの入力端子SW1〜SW4を有する、即ちパラレルの入力端子SW1〜SW4を有する回路であり、各入力端子SW1〜SW4への入力電位が閾値を超えるか否か、即ち入力電位が”H”であるか”L”であるかを判定することで、各スイッチ51〜54のオン/オフ状態をデジタル値の”0”又は”1”のパラレルデータとして取得する。またパラレル/シリアル変換回路40は、CPU10と双方向のシリアル通信を行う機能を有しており、取得したスイッチ51〜54の状態に関するパラレルデータをシリアルデータに変換し、変換したデータをシリアル信号としてCPU10へ送信する。なお、パラレル/シリアル変換回路40によるスイッチ51〜54の状態の取得は、プルアップ回路20によりスイッチ51〜54が電源電位へプルアップされている期間に行われる。
【0033】
また、詳細は後述するが、パラレル/シリアル変換回路40は、CPU10がスリープモードの場合に、入力端子SW1〜SW4への入力電位の変化、即ちスイッチ51〜54の状態変化を検出する機能を有している。スイッチ51〜54の状態変化を検出した場合、パラレル/シリアル変換回路40は、CPU10へ割り込みをかける信号を出力することによって状態変化を通知することができるようにしてある。
【0034】
CPU10は、タイミング制御回路30へプルアップ回路20のプルアップを行わせるための接続信号を周期的に出力する機能、パラレル/シリアル変換回路40との間でシリアル通信を行う機能、及びシリアル通信により受信したデータに含まれるスイッチ51〜54のオン/オフの状態に応じて種々の演算処理を行う機能等を有している。
【0035】
例えばユーザの操作によりスイッチ51〜54のオン/オフ状態が変化した場合、CPU10は変化したスイッチ51〜54に応じて予め定められた機器の動作などを行うための演算処理を開始する。このとき、CPU10は内部の演算回路などが動作するため電力消費量が増加する。その後、スイッチの状態変化に応じた演算処理が終了した場合、CPU10は次のスイッチ51〜54の状態変化が発生するまでの間は演算処理を行う必要がないため、動作を最小限に抑えることによって電力消費量を減少させるスリープモードで動作する。即ち、CPU10は、スイッチ51〜54の状態に応じた演算処理を行い、電力消費量の多い通常モード(高電力動作状態)と、演算処理を行わずに、電力消費量の少ないスリープモード(低電力動作状態)とを切り替えながら動作するようにしてある。
【0036】
図2は、本発明の実施の形態1に係る処理装置1の動作を説明するためのタイミングチャートであり、入力端子SW1〜SW4の1つに入力される電位の変化と、CPU10がタイミング制御回路30へ出力する接続信号と、タイミング制御回路30がプルアップ回路20へ出力する接続信号と、パラレル/シリアル変換回路40がCPU10へ出力する割り込み信号と、CPU10の動作モードとの一例を図示してある。
【0037】
スリープモードにおいてCPU10は、100ms周期の”H”レベルのパルスを有するパルス信号を接続信号としてタイミング制御回路30へ出力する。タイミング制御回路30は、CPU10がスリープモードの場合、CPU10から与えられた接続信号の約半分の周期(50ms周期)の”H”レベルのパルスを有する接続信号を生成し、プルアップ回路20へ出力する。プルアップ回路20は、CPU10の動作モードに関係なく、タイミング制御回路30から与えられる接続信号が”H”レベルの場合にスイッチ51〜54を電源電位に接続する(プルアップする)。
【0038】
パラレル/シリアル変換回路40は、プルアップ回路20にてプルアップが行われている期間に入力端子SW1〜SW4の入力電位に応じた各スイッチ51〜54のオン/オフ状態を取得して、取得した状態が前回取得の状態に対して変化したか否かを判定することにより、スイッチ51〜54の状態変化を検出する。例えば図2に示すように、入力端子SW1〜SW4の入力電圧が”H”レベルから”L”レベルに変化した場合、プルアップ回路20がプルアップを行うタイミング(即ち、タイミング制御回路30が出力する接続信号が”H”レベルのタイミング)にてパラレル/シリアル変換回路40がスイッチ51〜54の状態変化を検出する。
【0039】
スイッチ51〜54の状態変化を検出したパラレル/シリアル変換回路40は、所定期間”H”レベルのパルス信号を割り込み信号としてCPU10へ出力する。CPU10は、パラレル/シリアル変換回路40からの割り込み信号によって、スリープモードから通常モードへ移行し、パラレル/シリアル変換回路40とのシリアル通信により各スイッチ51〜54の状態を取得し、状態変化に応じた演算処理を行う。
【0040】
通常モードにおいてCPU10は、スイッチ51〜54の状態に応じた演算処理を行うと共に、50ms周期の”H”レベルのパルスを有するパルス信号を接続信号としてタイミング制御回路30へ与える。タイミング制御回路30は、CPU10から与えられた接続信号をそのままプルアップ回路20へ出力し、プルアップ回路20は与えられた接続信号に応じてプルアップを行う。
【0041】
パラレル/シリアル変換回路40は、プルアップ回路20にてプルアップが行われている期間に入力端子SW1〜SW4の入力電位に応じた各スイッチ51〜54のオン/オフ状態を取得し、取得した各スイッチ51〜54の状態情報をシリアル信号に変換してCPU10へシリアル通信により送信する。CPU10は、パラレル/シリアル変換回路40からシリアル通信により受信した各スイッチ51〜54の状態に応じた演算処理を行う。その後、CPU10は各スイッチ51〜54の状態に応じて行うべき演算処理の全てを終了した場合に、通常モードからスリープモードへ移行する。
【0042】
図3は、本発明の実施の形態1に係る処理装置1のCPU10が行う処理の手順を示すフローチャートである。処理装置1の起動後、まずCPU10はスリープモードで動作し(ステップS1)、パラレル/シリアル変換回路40からの割り込みが与えられたか否かを判定する(ステップS2)。割り込みが与えられていない場合(S2:NO)、更にCPU10は、所定時間(100ms)が経過したか否かを判定する(ステップS3)。所定時間が経過した場合(S3:YES)、CPU10は、接続信号としてタイミング制御回路30へ”H”レベルのパルス信号を出力し(ステップS4)、ステップS1へ戻る。所定時間が経過していない場合(S3:NO)、CPU10は所定時間が経過するまで待機する。
【0043】
パラレル/シリアル変換回路40から割り込みが与えられた場合(S2:YES)、CPU10は、スリープモードから通常モードへ移行し(ステップS5)、パラレル/シリアル変換回路40とのシリアル通信によりスイッチ51〜54の状態を取得して(ステップS6)、スイッチ51〜54の状態に応じた演算処理を行う(ステップS7)。次いでCPU10は、スイッチ51〜54の状態に応じて行うべき全ての演算処理を終了し、スリープモードへの遷移が可能な状態となったか否かを判定する(ステップS8)。全ての演算処理を終了しておらず、スリープモードへの遷移が可能な状態になっていない場合には(S8:NO)、更に所定時間(50ms)が経過したか否かを調べる(ステップS9)。
【0044】
所定時間が経過していない場合(S9:NO)、CPU10は、ステップS7へ戻り、演算処理を継続して行う。所定時間が経過した場合(S9:YES)、CPU10は、接続信号としてタイミング制御回路30へ”H”レベルのパルス信号を出力し(ステップS10)、ステップS6へ戻る。また、スイッチ51〜54の状態に応じた演算処理を全て終了し、スリープモードへの遷移が可能な状態になった場合(S8:YES)、CPU10は、通常モードからスリープモードへ移行し(ステップS11)、処理を終了する。なおCPU10は、処理の終了後、ステップS1の処理を開始する、即ち図3に示したフローチャートの処理を繰り返し行うものとする。
【0045】
図4は、本発明の実施の形態1に係る処理装置1のタイミング制御回路30が行う処理の手順を示すフローチャートである。タイミング制御回路30は、まず、CPU10の動作がスリープモードであるか否かを判定する(ステップS21)。なおタイミング制御回路30が行うCPU10がスリープモードであるか否かは、例えばCPU10から与えられる接続信号の変化を基に判定してもよく、CPU10から動作モードの変化がタイミング制御回路30へ直接又は間接に通知される構成であってもよい。
【0046】
CPU10がスリープモードの場合(S21:YES)、タイミング制御回路30は、CPU10から与えられる接続信号の周期(100ms)に対して、半分の周期(50ms)の接続信号を生成する(ステップS22)。またCPU10がスリープモードでなく(S21:NO)、通常モードの場合には、タイミング制御回路30は、CPU10から与えられる接続信号をプルアップ回路20への接続信号とする(ステップS23)。タイミング制御回路30は、ステップS22にて生成した接続信号又はステップS23にて得られた接続信号をプルアップ回路20へ出力し(ステップS24)、処理を終了する。なおタイミング制御回路30は、CPU10の場合と同様に、図4に示したフローチャートの処理を繰り返し行っている。
【0047】
図5は、本発明の実施の形態1に係る処理装置1のパラレル/シリアル変換回路40が行う処理の手順を示すフローチャートである。パラレル/シリアル変換回路40は、まず、プルアップ回路20によるプルアップが行われたか否かを判定する(ステップS31)。なおプルアップ回路20によるプルアップが行われたか否かは、例えばパラレル/シリアル変換回路40がタイミング制御回路30が出力する接続信号を取得して判断してもよく、入力端子SW1〜SW4の入力電位に基づいて判断してもよい。プルアップ回路20によるプルアップが行われていない場合(S31:NO)、パラレル/シリアル変換回路40はプルアップが行われるまで待機する。
【0048】
プルアップ回路20によるプルアップが行われた場合(S31:YES)、更にパラレル/シリアル変換回路40は、CPU10の動作モードがスリープモードであるか否かを判定する(ステップS32)。CPU10がスリープモードの場合(S32:YES)、パラレル/シリアル変換回路40は、入力端子SW1〜SW4の入力電位を取得し(ステップS33)、例えば前回取得した入力電位と比較することによって、入力電位の変化、即ちスイッチ51〜54の状態変化の有無を判定する(ステップS34)。
【0049】
スイッチ51〜54の状態変化がある場合(S34:YES)、パラレル/シリアル変換回路40は、CPU10に対する割り込みを行って状態変化を通知し(ステップS35)、処理を終了する。スイッチ51〜54の状態変化がない場合(S34:NO)、パラレル/シリアル変換回路40は、処理を終了する。
【0050】
また、CPU10がスリープモードでなく(S32:NO)、通常モードの場合、パラレル/シリアル変換回路40は、入力端子SW1〜SW4の入力電位を取得し(ステップS36)、取得した入力電位に基づいて判定される各スイッチ51〜54の状態を示すパラレル情報をシリアル信号に変換するパラレル/シリアル変換を行って(ステップS37)、シリアル信号をCPU10へ送信し(ステップS38)、処理を終了する。なおパラレル/シリアル変換回路40は、CPU10及びタイミング制御回路30の場合と同様に、図5に示したフローチャートの処理を繰り返し行っている。
【0051】
以上の構成の実施の形態1に係る処理装置1は、プルアップ回路20が4つのスイッチ51〜54をプルアップするタイミングを制御するタイミング制御回路30を設け、CPU10がスリープモードの場合には、CPU10から与えられた接続信号の周期より短い周期でプルアップを行わせる接続信号をタイミング制御回路30が生成してプルアップ回路20へ出力する構成とすることにより、CPU10はスリープモードにおいて接続信号の生成及び出力のために動作する頻度を通常モード時より減少させることができる。よって、スリープモード時のCPU10の動作に伴う消費電流を低減することができる。
【0052】
また、CPU10がスリープモードの場合には、パラレル/シリアル変換回路40がスイッチ51〜54の状態変化を検出し、割り込みによりCPU10へ状態変化を通知すると共に、通知を受けたCPU10がスリープモードから通常モードへ移行して演算処理を開始する構成とすることにより、スリープモードにおけるCPU10の動作頻度を低下させた場合であっても、スイッチ51〜54の状態検出の頻度を低下させることなく、処理装置1がスイッチ51〜54の状態に応じた演算処理を行うことができる。
【0053】
また、パラレル/シリアル変換回路40が複数のスイッチ51〜54からの複数の入力をシリアル信号に変換してCPU10へ送信する構成とすることにより、スイッチの搭載数を増減する場合であっても、CPU10のハードウェア構成を変更する必要はなく、パラレル/シリアル変換回路40の構成を変更すればよい。よって、回路規模の大きいCPU10はソフトウェアの修正を行い、回路規模の小さいパラレル/シリアル変換回路40の構成を変更することで、状態検出できるスイッチの数を変更できるため、処理装置1の拡張性を高めることができる。
【0054】
なお、本実施の形態においては、CPU10が出力する接続信号の半分の周期を有する接続信号をタイミング制御回路30が生成してプルアップ回路20へ出力する構成としたが、これに限るものではなく、タイミング制御回路30はCPU10の接続信号の1/3又は1/4等のその他の周期の接続信号を生成して出力してもよい。例えば図2において、スリープモードでCPU10が200ms周期の接続信号を出力し、タイミング制御回路30が50ms周期の接続信号を生成する構成としてもよい。
【0055】
また、処理装置1は4つのスイッチ51〜54の状態を検出する構成としたが、これに限るものではなく、3つ以下又は5つ以上のスイッチの状態を検出する構成としてもよい。また、処理装置1はスイッチ51〜54を電源電位にプルアップするプルアップ回路20を備える構成としたが、これに限るものではなく、スイッチ51〜54を接地電位(又は電源電位より低い固定電位)にプルダウンするプルダウン回路を備える構成であってもよい。また、プルアップ回路20はMOSトランジスタによりプルアップを行う構成としたが、これに限るものではなく、バイポーラトランジスタ又はリレー等のその他のスイッチング素子によりプルアップを行う構成としてもよい。
【0056】
(変形例)
上述の実施の形態1に係る処理装置1においては、タイミング制御回路30がスリープモードの場合にCPU10の接続信号の周期に対して予め定められた周期(半分の周期)の接続信号を生成する構成としたが、これに限るものではない。スリープモード時にタイミング制御回路30が生成する接続信号の周期をCPU10が制御する構成とすることができる。
【0057】
図6は、本発明の実施の形態1の変形例に係る処理装置1のCPU10が行うタイミング制御回路30の接続信号の周期の制御方法を説明するための模式図であり、CPU10が出力する接続信号の”H”レベルのパルス幅と、タイミング制御回路30が出力する接続信号の周期との対応を表として示してある。変形例に係る処理装置1のCPU10は、スリープモードにおいて出力する接続信号の”H”レベルのパルス幅を例えば10ms、8ms又は6msのいずれかに変更することができる。またタイミング制御回路30は、CPU10から与えられた接続信号の”H”レベルのパルス幅に応じて、プルアップ回路20へ出力する接続信号の周期を例えば50ms、40ms又は30msのように変更することができる。
【0058】
これにより変形例に係る処理装置1は、スリープモードにおけるスイッチ51〜54の状態検出の頻度を、タイミング制御回路30へ出力する接続信号のパルス幅を変更することでCPU10が制御することができる。
【0059】
(実施の形態2)
図7は、本発明の実施の形態2に係る処理装置201の構成を示すブロック図である。また図8は、本発明の実施の形態2に係る処理装置201の動作を説明するためのタイミングチャートである。上述の実施の形態1に係る処理装置1は、スリープモードであってもCPU10が接続信号を生成してタイミング制御回路30へ出力する構成である。これに対して実施の形態2に係る処理装置201は、スリープモードの場合にはCPU210が接続信号の生成を全く行わない構成である。
【0060】
通常モードにおいてCPU210は約50ms周期の接続信号をタイミング制御回路230へ出力する。タイミング制御回路230は、CPU210から与えられた接続信号をそのままプルアップ回路20へ出力する。パラレル/シリアル変換回路240は、プルアップ回路20によるプルアップが行われている期間にスイッチ51〜54の状態を取得し、シリアル信号に変換してCPU210へシリアル通信により送信する。
【0061】
これに対してスリープモードにおいては、CPU210は接続信号を生成しない(”L”レベル一定で変化しない接続信号を出力する)。タイミング制御回路230は、CPU210からの接続信号に関係なく、約50ms周期の接続信号を自ら生成してプルアップ回路20へ出力する。パラレル/シリアル変換回路240は、プルアップ回路20によるプルアップが行われている期間にスイッチ51〜54の状態変化を検出し、スイッチ51〜54の状態が変化していればCPU210へ割り込みによりこの旨を通知する。
【0062】
また、CPU210及びパラレル/シリアル変換回路240は双方向のシリアル通信を行うことができ、CPU210はスリープモード時にタイミング制御回路230が生成する接続信号の周期を規定する周期設定をシリアル通信によりパラレル/シリアル変換回路240へ送信することができる。パラレル/シリアル変換回路240はCPU210から与えられた周期設定をタイミング制御回路230へ与え、タイミング制御回路230は与えられた周期設定に応じた接続信号を生成して出力する。これによりCPU210は、予め通常モード時にパラレル/シリアル変換回路240へ周期設定を与えることにより、スリープモード時のスイッチ51〜54の状態検出の頻度を間接的に制御することができる。
【0063】
以上の構成の実施の形態2に係る処理装置201においては、CPU210がスリープモードの場合に、タイミング制御回路230が自ら接続信号を生成してプルアップ回路20へ出力する構成とすることにより、CPU210が接続信号を生成するためにスリープモード時に動作する必要がなく、スリープモード時にCPU210の動作を完全に停止させることができるため、スリープモード時のCPU210の消費電流を低減することができる。
【0064】
なお、本実施の形態においては、CPU210がシリアル通信によりパラレル/シリアル変換回路240へ周期設定を送信し、パラレル/シリアル変換回路240がタイミング制御回路230へ周期設定を与え、与えられた周期設定の接続信号をタイミング制御回路230が生成して出力する構成としたが、これに限るものではなく、CPU210が周期設定を直接的にタイミング制御回路230へ与える構成としてもよい。また、CPU210が周期設定をパラレル/シリアル変換回路230へ与えるのではなく、タイミング制御回路230が予め定められた周期の接続信号を生成して出力する構成としてもよい。
【0065】
なお、実施の形態2に係る処理装置201のその他の構成は、実施の形態1に係る処理装置1の構成と同様であるため、同様の箇所には同じ符号を付して詳細な説明を省略する。
【0066】
(変形例)
図9及び図10は、本発明の実施の形態2の変形例に係る処理装置201aの構成を示すブロック図である。変形例に係る処理装置201aは、図7に示した実施の形態2に係る処理装置201のプルアップ回路20、タイミング制御回路230及びパラレル/シリアル変換回路240を1チップ化したASIC(Application Specific Integrated Circuit)270を備える構成である。なお、処理装置201aの各回路の構成及び動作等は図7に示した処理装置201と同様である。
【0067】
ASIC270は、プルアップ用の抵抗R1〜R4が接続されてプルアップ回路20によるプルアップを行うための端子271と、スイッチ51〜54に抵抗R11〜R14及びダイオードD1〜D4等を介して接続され、パラレル/シリアル変換回路240の入力端子SW1〜SW4へ入力電位を与えるための端子272〜275と、CPU210からタイミング制御回路230への接続信号が入力される端子276と、CPU210及びパラレル/シリアル変換回路240が双方向のシリアル通信を行うための端子277と、パラレル/シリアル変換回路240からCPU210への割り込み信号が出力される端子278とを備えている。
【0068】
この構成において、CPU210からASIC270のパラレル/シリアル変換回路240へシリアル通信により周期設定を送信し、パラレル/シリアル変換回路240がタイミング制御回路230へ周期設定を与えることによって、スリープモードでのスイッチ51〜54の状態検出の周期をCPU210が間接的に制御することができる。
【0069】
これに対してCPU210からタイミング制御回路230へ直接的に周期設定を与える構成とした場合、CPU210及びタイミング制御回路230がデータの送受信を行うために、ASIC270にはタイミング制御回路230へ周期設定を入力するための端子を更に設ける必要があり、この端子とCPU210とを信号線で接続する必要がある。しかしながら、上述のようにCPU210からパラレル/シリアル変換回路240を介してタイミング制御回路230へ周期設定を与える構成とすることにより、ASIC270の端子数を削減することができ、CPU210及びASIC270の間の配線数を削減することができるという効果が得られる。
【0070】
なお、実施の形態1に係る処理装置1についても同様に、プルアップ回路20、タイミング制御回路30及びパラレル/シリアル変換回路40をASIC化することができる。
【図面の簡単な説明】
【0071】
【図1】本発明の実施の形態1に係る処理装置の構成を示すブロック図である。
【図2】本発明の実施の形態1に係る処理装置の動作を説明するためのタイミングチャートである。
【図3】本発明の実施の形態1に係る処理装置のCPUが行う処理の手順を示すフローチャートである。
【図4】本発明の実施の形態1に係る処理装置のタイミング制御回路が行う処理の手順を示すフローチャートである。
【図5】本発明の実施の形態1に係る処理装置のパラレル/シリアル変換回路が行う処理の手順を示すフローチャートである。
【図6】本発明の実施の形態1の変形例に係る処理装置のCPUが行うタイミング制御回路の接続信号の周期の制御方法を説明するための模式図である。
【図7】本発明の実施の形態2に係る処理装置の構成を示すブロック図である。
【図8】本発明の実施の形態2に係る処理装置の動作を説明するためのタイミングチャートである。
【図9】本発明の実施の形態2の変形例に係る処理装置の構成を示すブロック図である。
【図10】本発明の実施の形態2の変形例に係る処理装置の構成を示すブロック図である。
【図11】従来の処理装置の構成を示すブロック図である。
【符号の説明】
【0072】
1 処理装置
10 CPU(処理回路、生成手段)
20 プルアップ回路(電位接続回路)
30 タイミング制御回路(生成手段)
31〜34 端子
40 パラレル/シリアル変換回路(変換回路、検出手段、通知手段)
51〜54 スイッチ
C1〜C4 コンデンサ
D1〜D4 ダイオード
R1〜R4、R11〜R14 抵抗
201、201a 処理装置
210 CPU(処理回路、生成手段)
230 タイミング制御回路(生成手段)
240 パラレル/シリアル変換回路(変換回路、検出手段、通知手段)
270 ASIC
271〜278 端子
【技術分野】
【0001】
本発明は、複数のスイッチのオン/オフ状態に応じて処理を行う処理装置に関し、詳しくはスイッチの状態に変化がない場合には消費電力を低減することができる処理装置に関する。
【背景技術】
【0002】
従来、電子機器にはユーザの操作を受け付けるためのプッシュスイッチ又はダイヤルスイッチ等の種々のスイッチが複数設けられている。電子機器に搭載されたCPU(Central Processing Unit)又はMPU(Micro Processing Unit)等の処理回路は、ユーザの操作に応じた処理を行う必要があるため、スイッチの状態を検出してその変化の有無を監視する必要がある。
【0003】
図11は、従来の処理装置の構成を示すブロック図である。図において101は、複数(図11においては4つ)のスイッチ51〜54のオン/オフの状態に応じて種々の演算処理を行う処理装置である。4つのスイッチ51〜54は、例えばプッシュスイッチのようにオン/オフの2つの状態に切り替わるスイッチであり、処理装置101の4つの端子部31〜34に一端が接続され、他端が接地電位に接続されている。
【0004】
処理装置101は、演算処理を行うCPU110と、電源電位へのプルアップを行うプルアップ回路20と、抵抗R1〜R4、抵抗R11〜R14、コンデンサC1〜C4及びダイオードD1〜D4等の回路素子とを備えて構成されている。スイッチ51〜54がそれぞれ接続される端子部31〜34は、それぞれコンデンサC1〜C4を介して接地電位に接続されると共に、それぞれダイオードD1〜D4のカソードに接続されている。ダイオードD1〜D4のアノードは、それぞれ抵抗R11〜R14を介してCPU110の入力端子SW1〜SW4に接続されていると共に、それぞれ抵抗R1〜R4を介してプルアップ回路20の出力に共通して接続されている。プルアップ回路20はCPU110により電源電位への接続を制御されており、CPU110からの制御信号に応じて抵抗R1〜R4を電源電位に接続する(プルアップする)。
【0005】
スイッチ51〜54がすべてオフの状態において、CPU110からの制御信号によりプルアップ回路20がプルアップを行った場合、CPU110の4つの入力端子SW1〜SW4への入力電位は電源電位(”H”)となる。これに対していずれかのスイッチ51〜54がオン状態となった場合、このスイッチ51〜54に対応するCPU110の入力端子SW1〜SW4の入力電位は接地電位(”L”)となる。よってCPU110は、入力端子SW1〜SW4の電位を監視することによって、スイッチ51〜54のオン/オフの状態を検出でき、スイッチ51〜52の状態に応じた演算処理を行うことができる。
【0006】
また、特許文献1においては、マトリクススイッチ回路内の複数のスイッチに、逆流防止ダイオードなどの半導体部品より安価な抵抗をそれぞれ接続することによって、マトリクススイッチ回路内で信号が逆流して制御部の入力ポートに誤って信号が入力された場合に、誤って入力されて信号を制御部にて所定のスレッシュレベル未満と判断して無視し、誤って入力された信号に基づくスイッチのオン状態の誤認識を防ぐことができるスイッチ操作装置が提案されている。
【特許文献1】特開2001−176349号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
従来の処理装置(図11参照)101においては、CPU110はスイッチ51〜54の状態に応じて演算処理を行うが、演算処理の終了後にスイッチ51〜54の状態が長期に亘って変化しない場合、処理を停止して消費電力を低減することが望ましい。そこでCPU110は、処理を停止して消費電力を低減できる低電力動作状態(以下、スリープモードという)と、処理を行って諸費電力が高い高電力動作状態(以下、通常モードという)とを切り換えることができるようにしてあり、スイッチ51〜54の状態が変化しない場合には通常モードからスリープモードへ移行する。また、いずれかのスイッチ51〜54がオンされた場合、プルアップ回路20から抵抗R1〜R4、ダイオードD1〜D4及びスイッチ51〜54を介して接地電位へ電流が流れるため、CPU110がスリープモードへ移行した後は、プルアップ回路20によるプルアップを停止することが望ましい。
【0008】
しかし、プルアップ回路20によるプルアップを停止するとスイッチ51〜54の状態検知を行うことができないため、CPU110は定期的にプルアップ回路20がプルアップを行うように制御信号を出力する必要がある。このために、CPU110はスリープモードであっても定期的にプルアップ回路20を動作させてプルアップを行う必要があるが、定期的にプルアップ回路20の制御を行うためにはCPU110が動作しなければならないため、CPU110のスリープモードにおける平均消費電流が増大するという問題がある。
【0009】
この問題を改善するために、スリープモードでのスイッチ51〜54の状態検知を行う周期を長くし、CPU110の動作頻度を低減することによって、平均消費電流を低減することができる。しかしながら、スイッチ51〜54の状態検知を行う頻度が低下すると、ユーザが行うスイッチ操作に対するレスポンスが悪化し、処理装置の操作性が低下するという問題がある。
【0010】
また、特許文献1に記載のスイッチ操作装置は、制御部からマトリクススイッチ回路に対してパルス状のハイアクティブの出力信号を間欠的に出力し、その時の入力ポートの電圧状態を認識することで、いずれのスイッチがオン状態になっているかを判断する構成である。よって、スイッチの状態を判断するためには制御部がパルス信号の出力及び電圧状態の認識等の動作を行う必要があり、図11に示した従来の処理装置と同様の問題を有している。
【0011】
本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、スイッチのオン/オフ状態の検出精度を低下させることなく、CPUなどの処理回路を低電力動作状態へ移行させることができ、消費電力を低減することができる処理装置を提供することにある。
【課題を解決するための手段】
【0012】
本発明に係る処理装置は、複数のスイッチのオン/オフの状態に応じて演算処理を行う処理装置において、前記複数のスイッチにそれぞれ抵抗を介して接続され、前記複数のスイッチを電源電位又は該電源電位より絶対値の小さい固定電位へ接続する電位接続回路と、該電位接続回路に接続を間欠的に行わせるように、接続のタイミングを規定するパルス信号を出力するタイミング制御回路と、前記電位接続回路が接続を行った場合に、前記スイッチ及び前記抵抗の間の電位に基づいて前記スイッチの状態をそれぞれ取得し、取得した複数の状態に係る情報をシリアル信号に変換して出力する変換回路と、消費電力が少ない低電力動作状態又は消費電力が多い高電力動作状態で動作し、該高電力動作状態の場合に、前記変換回路が出力するシリアル信号に基づいて前記演算処理を行う処理回路とを備え、前記処理回路は、前記高電力動作状態の場合に前記パルス信号を生成する生成手段を有し、該生成手段が生成したパルス信号を前記タイミング制御回路へ与えるようにしてあり、前記タイミング制御回路は、前記処理回路が前記低電力動作状態の場合に前記パルス信号を生成する生成手段を有し、前記変換回路は、前記処理回路が前記低電力状態の場合に、前記スイッチの状態変化を検出する検出手段と、該検出手段が状態変化を検出した場合に、前記処理回路へ通知を行う通知手段とを有することを特徴とする。
【0013】
また、本発明に係る処理装置は、前記処理回路が前記低電力動作状態の場合、前記処理回路の生成手段は、前記高電力動作状態にて生成するパルス信号より接続の周期が長いパルス信号を生成するようにしてあり、前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号に応じて、該パルス信号より周期が短いパルス信号を生成するようにしてあることを特徴とする。
【0014】
また、本発明に係る処理装置は、前記処理回路が前記低電力動作状態の場合、前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号のパルス幅に応じて、生成するパルス信号の周期を決定するようにしてあることを特徴とする。
【0015】
また、本発明に係る処理装置は、前記処理回路が前記低電力動作状態の場合、前記処理回路の生成手段は、前記パルス信号の生成を行わないようにしてあることを特徴とする。
【0016】
また、本発明に係る処理装置は、前記処理回路及び前記変換回路が、双方向にシリアル通信を行うことができ、前記処理回路は、前記パルス信号の周期に係る設定情報をシリアル通信により前記変換回路へ与えるようにしてあり、前記処理回路が前記低電力動作状態の場合、前記変換回路は、前記処理回路からの設定情報を前記タイミング制御回路へ与え、前記タイミング制御回路の生成手段は、前記変換回路からの設定情報に応じて、生成するパルス信号の周期を決定するようにしてあることを特徴とする。
【0017】
また、本発明に係る処理装置は、前記処理回路が、前記変換回路の通知手段から前記スイッチの状態変化を通知された場合に、前記低電力動作状態から前記高電力動作状態へ移行するようにしてあることを特徴とする。
【0018】
本発明においては、抵抗を介して複数のスイッチを電源電位又は固定電位(接地電位)に接続する電位接続回路(所謂、プルアップ回路又はプルダウン回路)へ、接続を行うタイミングを規定するパルス信号を出力するタイミング制御回路をCPUなどの処理回路とは別に設ける。また、複数のスイッチのオン/オフ状態を示す電位を取得し、この情報をシリアル信号に変換して処理回路へ出力する変換回路を処理装置とは別に設ける。処理回路は、低電力動作状態又は高電力動作状態で動作し、高電力動作状態時にスイッチのオン/オフ状態に応じた演算処理を行う。
この構成において、処理回路が高電力動作状態で動作している場合には、処理回路が電位接続回路による接続タイミングを決定し、電位接続回路に接続を間欠的に行わせる制御信号としてパルス信号を生成し、生成したパルス信号をタイミング制御回路へ与える。タイミング制御回路は、処理回路が生成したパルス信号を電位接続回路へ出力する。これにより、演算処理を行う場合には処理回路が電位接続回路の動作を制御することができる。変換回路は、このタイミングにてスイッチ状態を取得してシリアル信号に変換し、処理回路へ出力する。
また、処理回路が低電力動作状態で動作している場合には、タイミング制御回路が電位接続回路による接続タイミングを決定し、パルス信号を生成して電位接続回路へ出力する。よって、低電力動作状態にて処理回路が動作する頻度を低減できる。この場合、変換回路は、スイッチ状態の検出を行い、割り込みなどを用いて処理回路へスイッチ状態の変化を通知する。これにより、処理回路は低電力動作状態から高電力動作状態へ復帰して、スイッチ状態に応じた演算処理を行うことができる。
【0019】
また、本発明においては、低電力動作状態で動作している場合、処理回路は、高電力動作状態で生成するパルス信号の接続の周期より長い周期のパルス信号を生成してタイミング制御回路へ出力する。これにより処理回路は、低電力動作状態での動作頻度を減少させることができ、平均消費電流を低減することができると共に、電位接続回路へのパルス信号を出力し、電位接続回路による接続タイミングを制御することができる。
ただし、低電力動作状態で処理回路が出力するパルス信号に従って電位接続回路を動作させた場合、高電力動作状態時と比較してスイッチの状態検出の頻度が低下する。そこでタイミング制御回路は、処理回路からのパルス信号に基づいて、より周期が短いパルス信号を生成し、電位接続回路へ与える。これにより、スイッチの状態検出の頻度の低下を回避できる。
【0020】
また、本発明においては、上記のようにタイミング制御回路が処理回路からのパルス信号に基づいて周期が短いパルス信号を生成する構成とした場合に、タイミング制御回路は処理回路からのパルス信号のパルス幅に応じて、生成するパルス信号の周期を決定する。処理回路はパルス幅を増減することによって、電位接続回路による接続動作を間接的に制御することができ、スイッチの状態検出の周期を間接的に制御できる。
【0021】
また、本発明においては、低電力動作状態で動作している場合、処理回路はパルス信号の生成を行わない。この場合、タイミング制御回路は、電位接続回路による接続の周期を自ら決定してパルス信号を生成する。これにより、処理回路はパルス信号の生成を行う必要がないため、低電力動作状態で動作する必要がなく、平均消費電流を低減できる。
【0022】
また、本発明においては、低電力動作状態で処理回路がパルス信号の生成を行わない構成とした場合に、処理回路は周期の設定情報をシリアル通信により変換回路へ送信し、変換回路はこの設定情報をタイミング制御回路へ与える。これにより、タイミング制御回路は処理回路が設定した周期のパルス信号を生成することができ、処理回路は高電力動作状態時にシリアル通信による設定の送信を行っておくことで、低電力動作状態時の電位接続回路の接続を間接的に制御することができ、スイッチの状態検出の周期を間接的に制御できる。
【0023】
また、本発明においては、変換回路からスイッチの状態変化を通知された場合、処理回路は低電力動作状態から高電力動作状態へ移行して演算処理を開始する。これにより処理回路は、低電力動作状態の期間にスイッチの状態変化が発生した場合であっても、変換回路からの通知により変化したスイッチの状態に応じた演算処理を行うことができる。
【発明の効果】
【0024】
本発明による場合は、処理回路が低電力動作状態で動作している場合に、タイミング制御回路が電位接続回路による接続タイミングを決定し、パルス信号を生成して電位接続回路へ出力すると共に、変換回路がスイッチ状態の検出を行い、割り込みなどを用いて処理回路へスイッチ状態の変化を通知する構成とすることにより、従来は低電力動作状態において処理回路が行っていた動作を削減することができるため、処理回路の平均消費電流を低減することができると共に、低電力動作状態におけるスイッチの状態検出の頻度を低下させることなく、変換回路から処理回路への通知によって、処理回路はスイッチ状態に応じた演算処理を行うことができる。
【発明を実施するための最良の形態】
【0025】
(実施の形態1)
以下、本発明をその実施の形態を示す図面に基づき具体的に説明する。図1は、本発明の実施の形態1に係る処理装置の構成を示すブロック図である。図において1は、4つのスイッチ51〜54のオン/オフ状態に応じて種々の演算処理を行う処理装置である。処理装置1は、例えば車輌に搭載されたランプ、ワイパー又はパワーウインドウ等の車載機器を制御するECU(Electronic Control Unit)として用いることができ、この場合には、車内の運転席近傍に設けられた複数のスイッチに対するユーザの操作に応じて演算処理を行い、処理結果に基づいて車載機器を制御することができる。
【0026】
スイッチ51〜54は、例えばプッシュスイッチのようにオン/オフの2つの状態に切り替わるスイッチであり、オン状態で通電し、オフ状態で遮断する。4つのスイッチ51〜54は、その一端が処理装置1の4つの端子部31〜34に接続され、他端が接地電位に接続されており、スイッチ51〜54がオン状態の場合に端子部31〜34が接地電位に接続される。例えば、処理装置1が車輌のECUとして利用される場合、スイッチ51〜54はランプのオン/オフスイッチ、ワイパーを作動させるスイッチ又はパワーウインドウの開閉スイッチ等である。
【0027】
処理装置1は、種々の演算処理を行うCPU(Central Processing Unit)10と、各スイッチ51〜54を電源電位へ接続(プルアップ)するプルアップ回路20と、このプルアップ回路20がプルアップを行うタイミングを規定する接続信号(パルス信号)を出力するタイミング制御回路30と、各スイッチ51〜54のオン/オフ状態を取得し、取得した複数のスイッチ状態の情報をシリアル信号に変換してCPU10へ出力するパラレル/シリアル変換回路40と、抵抗R1〜R4、抵抗R11〜R14、コンデンサC1〜C4及びダイオードD1〜D4等の回路素子とを備えて構成されている。
【0028】
スイッチ51〜54がそれぞれ接続される処理装置1の端子部31〜34は、それぞれコンデンサC1〜C4を介して接地電位に接続されると共に、それぞれダイオードD1〜D4のカソードに接続されている。ダイオードD1〜D4のアノードは、それぞれ抵抗R11〜R14を介してパラレル/シリアル変換回路40のパラレルの入力端子SW1〜SW4に接続されていると共に、プルアップ用の抵抗R1〜R4を介してプルアップ回路20に接続されている。
【0029】
コンデンサC1〜C4は、スイッチ51〜54のオン/オフによって生じる電圧の急峻な変化を鈍らせることによって、高周波の電圧変化(ノイズ)を除去するためのものである。ダイオードD1〜D4は逆流防止、即ち処理装置1の端子部31〜34から内部への電流の流入を防止するためのものである。抵抗R11〜R14は、パラレル/シリアル変換回路40の入力端子SW1〜SW4を保護するためのものである。
【0030】
プルアップ回路20は、例えばMOS(Metal Oxide Semiconductor)トランジスタを用いて構成することができ、MOSトランジスタのソースを電源電位に接続し、ドレインを抵抗R1〜R4に接続し、ゲートに印加する電圧をタイミング制御回路30からの接続信号に応じて変化させ、MOSトランジスタのオン/オフを切り替えることにより、電源電位及び抵抗R1〜R4の接続/遮断を行うことができる。プルアップ回路20は、処理装置1の端子部31〜34に接続されたスイッチ51〜54を、タイミング制御回路30からの接続信号に応じて、周期的(間欠的)にプルアップする回路である。
【0031】
タイミング制御回路30は、プルアップ回路20がプルアップを行うタイミングを規定するパルス信号がCPU10から接続信号として与えられており、与えられた接続信号に基づいて新たな接続信号を生成してプルアップ回路20へ出力することによって、プルアップ回路20の動作を制御する。タイミング制御回路30は、詳細は後述するがCPU10が通常モードで動作している場合には、CPU10から与えられた接続信号をそのままプルアップ回路20へ出力する。またCPU10がスリープモードで動作している場合には、タイミング制御回路30はプルアップ回路20によるプルアップの頻度を増すために、CPU10から与えられた接続信号の周期より短い周期でプルアップを行う接続信号を生成して出力するようにしてある。
【0032】
パラレル/シリアル変換回路40は、4つの入力端子SW1〜SW4を有する、即ちパラレルの入力端子SW1〜SW4を有する回路であり、各入力端子SW1〜SW4への入力電位が閾値を超えるか否か、即ち入力電位が”H”であるか”L”であるかを判定することで、各スイッチ51〜54のオン/オフ状態をデジタル値の”0”又は”1”のパラレルデータとして取得する。またパラレル/シリアル変換回路40は、CPU10と双方向のシリアル通信を行う機能を有しており、取得したスイッチ51〜54の状態に関するパラレルデータをシリアルデータに変換し、変換したデータをシリアル信号としてCPU10へ送信する。なお、パラレル/シリアル変換回路40によるスイッチ51〜54の状態の取得は、プルアップ回路20によりスイッチ51〜54が電源電位へプルアップされている期間に行われる。
【0033】
また、詳細は後述するが、パラレル/シリアル変換回路40は、CPU10がスリープモードの場合に、入力端子SW1〜SW4への入力電位の変化、即ちスイッチ51〜54の状態変化を検出する機能を有している。スイッチ51〜54の状態変化を検出した場合、パラレル/シリアル変換回路40は、CPU10へ割り込みをかける信号を出力することによって状態変化を通知することができるようにしてある。
【0034】
CPU10は、タイミング制御回路30へプルアップ回路20のプルアップを行わせるための接続信号を周期的に出力する機能、パラレル/シリアル変換回路40との間でシリアル通信を行う機能、及びシリアル通信により受信したデータに含まれるスイッチ51〜54のオン/オフの状態に応じて種々の演算処理を行う機能等を有している。
【0035】
例えばユーザの操作によりスイッチ51〜54のオン/オフ状態が変化した場合、CPU10は変化したスイッチ51〜54に応じて予め定められた機器の動作などを行うための演算処理を開始する。このとき、CPU10は内部の演算回路などが動作するため電力消費量が増加する。その後、スイッチの状態変化に応じた演算処理が終了した場合、CPU10は次のスイッチ51〜54の状態変化が発生するまでの間は演算処理を行う必要がないため、動作を最小限に抑えることによって電力消費量を減少させるスリープモードで動作する。即ち、CPU10は、スイッチ51〜54の状態に応じた演算処理を行い、電力消費量の多い通常モード(高電力動作状態)と、演算処理を行わずに、電力消費量の少ないスリープモード(低電力動作状態)とを切り替えながら動作するようにしてある。
【0036】
図2は、本発明の実施の形態1に係る処理装置1の動作を説明するためのタイミングチャートであり、入力端子SW1〜SW4の1つに入力される電位の変化と、CPU10がタイミング制御回路30へ出力する接続信号と、タイミング制御回路30がプルアップ回路20へ出力する接続信号と、パラレル/シリアル変換回路40がCPU10へ出力する割り込み信号と、CPU10の動作モードとの一例を図示してある。
【0037】
スリープモードにおいてCPU10は、100ms周期の”H”レベルのパルスを有するパルス信号を接続信号としてタイミング制御回路30へ出力する。タイミング制御回路30は、CPU10がスリープモードの場合、CPU10から与えられた接続信号の約半分の周期(50ms周期)の”H”レベルのパルスを有する接続信号を生成し、プルアップ回路20へ出力する。プルアップ回路20は、CPU10の動作モードに関係なく、タイミング制御回路30から与えられる接続信号が”H”レベルの場合にスイッチ51〜54を電源電位に接続する(プルアップする)。
【0038】
パラレル/シリアル変換回路40は、プルアップ回路20にてプルアップが行われている期間に入力端子SW1〜SW4の入力電位に応じた各スイッチ51〜54のオン/オフ状態を取得して、取得した状態が前回取得の状態に対して変化したか否かを判定することにより、スイッチ51〜54の状態変化を検出する。例えば図2に示すように、入力端子SW1〜SW4の入力電圧が”H”レベルから”L”レベルに変化した場合、プルアップ回路20がプルアップを行うタイミング(即ち、タイミング制御回路30が出力する接続信号が”H”レベルのタイミング)にてパラレル/シリアル変換回路40がスイッチ51〜54の状態変化を検出する。
【0039】
スイッチ51〜54の状態変化を検出したパラレル/シリアル変換回路40は、所定期間”H”レベルのパルス信号を割り込み信号としてCPU10へ出力する。CPU10は、パラレル/シリアル変換回路40からの割り込み信号によって、スリープモードから通常モードへ移行し、パラレル/シリアル変換回路40とのシリアル通信により各スイッチ51〜54の状態を取得し、状態変化に応じた演算処理を行う。
【0040】
通常モードにおいてCPU10は、スイッチ51〜54の状態に応じた演算処理を行うと共に、50ms周期の”H”レベルのパルスを有するパルス信号を接続信号としてタイミング制御回路30へ与える。タイミング制御回路30は、CPU10から与えられた接続信号をそのままプルアップ回路20へ出力し、プルアップ回路20は与えられた接続信号に応じてプルアップを行う。
【0041】
パラレル/シリアル変換回路40は、プルアップ回路20にてプルアップが行われている期間に入力端子SW1〜SW4の入力電位に応じた各スイッチ51〜54のオン/オフ状態を取得し、取得した各スイッチ51〜54の状態情報をシリアル信号に変換してCPU10へシリアル通信により送信する。CPU10は、パラレル/シリアル変換回路40からシリアル通信により受信した各スイッチ51〜54の状態に応じた演算処理を行う。その後、CPU10は各スイッチ51〜54の状態に応じて行うべき演算処理の全てを終了した場合に、通常モードからスリープモードへ移行する。
【0042】
図3は、本発明の実施の形態1に係る処理装置1のCPU10が行う処理の手順を示すフローチャートである。処理装置1の起動後、まずCPU10はスリープモードで動作し(ステップS1)、パラレル/シリアル変換回路40からの割り込みが与えられたか否かを判定する(ステップS2)。割り込みが与えられていない場合(S2:NO)、更にCPU10は、所定時間(100ms)が経過したか否かを判定する(ステップS3)。所定時間が経過した場合(S3:YES)、CPU10は、接続信号としてタイミング制御回路30へ”H”レベルのパルス信号を出力し(ステップS4)、ステップS1へ戻る。所定時間が経過していない場合(S3:NO)、CPU10は所定時間が経過するまで待機する。
【0043】
パラレル/シリアル変換回路40から割り込みが与えられた場合(S2:YES)、CPU10は、スリープモードから通常モードへ移行し(ステップS5)、パラレル/シリアル変換回路40とのシリアル通信によりスイッチ51〜54の状態を取得して(ステップS6)、スイッチ51〜54の状態に応じた演算処理を行う(ステップS7)。次いでCPU10は、スイッチ51〜54の状態に応じて行うべき全ての演算処理を終了し、スリープモードへの遷移が可能な状態となったか否かを判定する(ステップS8)。全ての演算処理を終了しておらず、スリープモードへの遷移が可能な状態になっていない場合には(S8:NO)、更に所定時間(50ms)が経過したか否かを調べる(ステップS9)。
【0044】
所定時間が経過していない場合(S9:NO)、CPU10は、ステップS7へ戻り、演算処理を継続して行う。所定時間が経過した場合(S9:YES)、CPU10は、接続信号としてタイミング制御回路30へ”H”レベルのパルス信号を出力し(ステップS10)、ステップS6へ戻る。また、スイッチ51〜54の状態に応じた演算処理を全て終了し、スリープモードへの遷移が可能な状態になった場合(S8:YES)、CPU10は、通常モードからスリープモードへ移行し(ステップS11)、処理を終了する。なおCPU10は、処理の終了後、ステップS1の処理を開始する、即ち図3に示したフローチャートの処理を繰り返し行うものとする。
【0045】
図4は、本発明の実施の形態1に係る処理装置1のタイミング制御回路30が行う処理の手順を示すフローチャートである。タイミング制御回路30は、まず、CPU10の動作がスリープモードであるか否かを判定する(ステップS21)。なおタイミング制御回路30が行うCPU10がスリープモードであるか否かは、例えばCPU10から与えられる接続信号の変化を基に判定してもよく、CPU10から動作モードの変化がタイミング制御回路30へ直接又は間接に通知される構成であってもよい。
【0046】
CPU10がスリープモードの場合(S21:YES)、タイミング制御回路30は、CPU10から与えられる接続信号の周期(100ms)に対して、半分の周期(50ms)の接続信号を生成する(ステップS22)。またCPU10がスリープモードでなく(S21:NO)、通常モードの場合には、タイミング制御回路30は、CPU10から与えられる接続信号をプルアップ回路20への接続信号とする(ステップS23)。タイミング制御回路30は、ステップS22にて生成した接続信号又はステップS23にて得られた接続信号をプルアップ回路20へ出力し(ステップS24)、処理を終了する。なおタイミング制御回路30は、CPU10の場合と同様に、図4に示したフローチャートの処理を繰り返し行っている。
【0047】
図5は、本発明の実施の形態1に係る処理装置1のパラレル/シリアル変換回路40が行う処理の手順を示すフローチャートである。パラレル/シリアル変換回路40は、まず、プルアップ回路20によるプルアップが行われたか否かを判定する(ステップS31)。なおプルアップ回路20によるプルアップが行われたか否かは、例えばパラレル/シリアル変換回路40がタイミング制御回路30が出力する接続信号を取得して判断してもよく、入力端子SW1〜SW4の入力電位に基づいて判断してもよい。プルアップ回路20によるプルアップが行われていない場合(S31:NO)、パラレル/シリアル変換回路40はプルアップが行われるまで待機する。
【0048】
プルアップ回路20によるプルアップが行われた場合(S31:YES)、更にパラレル/シリアル変換回路40は、CPU10の動作モードがスリープモードであるか否かを判定する(ステップS32)。CPU10がスリープモードの場合(S32:YES)、パラレル/シリアル変換回路40は、入力端子SW1〜SW4の入力電位を取得し(ステップS33)、例えば前回取得した入力電位と比較することによって、入力電位の変化、即ちスイッチ51〜54の状態変化の有無を判定する(ステップS34)。
【0049】
スイッチ51〜54の状態変化がある場合(S34:YES)、パラレル/シリアル変換回路40は、CPU10に対する割り込みを行って状態変化を通知し(ステップS35)、処理を終了する。スイッチ51〜54の状態変化がない場合(S34:NO)、パラレル/シリアル変換回路40は、処理を終了する。
【0050】
また、CPU10がスリープモードでなく(S32:NO)、通常モードの場合、パラレル/シリアル変換回路40は、入力端子SW1〜SW4の入力電位を取得し(ステップS36)、取得した入力電位に基づいて判定される各スイッチ51〜54の状態を示すパラレル情報をシリアル信号に変換するパラレル/シリアル変換を行って(ステップS37)、シリアル信号をCPU10へ送信し(ステップS38)、処理を終了する。なおパラレル/シリアル変換回路40は、CPU10及びタイミング制御回路30の場合と同様に、図5に示したフローチャートの処理を繰り返し行っている。
【0051】
以上の構成の実施の形態1に係る処理装置1は、プルアップ回路20が4つのスイッチ51〜54をプルアップするタイミングを制御するタイミング制御回路30を設け、CPU10がスリープモードの場合には、CPU10から与えられた接続信号の周期より短い周期でプルアップを行わせる接続信号をタイミング制御回路30が生成してプルアップ回路20へ出力する構成とすることにより、CPU10はスリープモードにおいて接続信号の生成及び出力のために動作する頻度を通常モード時より減少させることができる。よって、スリープモード時のCPU10の動作に伴う消費電流を低減することができる。
【0052】
また、CPU10がスリープモードの場合には、パラレル/シリアル変換回路40がスイッチ51〜54の状態変化を検出し、割り込みによりCPU10へ状態変化を通知すると共に、通知を受けたCPU10がスリープモードから通常モードへ移行して演算処理を開始する構成とすることにより、スリープモードにおけるCPU10の動作頻度を低下させた場合であっても、スイッチ51〜54の状態検出の頻度を低下させることなく、処理装置1がスイッチ51〜54の状態に応じた演算処理を行うことができる。
【0053】
また、パラレル/シリアル変換回路40が複数のスイッチ51〜54からの複数の入力をシリアル信号に変換してCPU10へ送信する構成とすることにより、スイッチの搭載数を増減する場合であっても、CPU10のハードウェア構成を変更する必要はなく、パラレル/シリアル変換回路40の構成を変更すればよい。よって、回路規模の大きいCPU10はソフトウェアの修正を行い、回路規模の小さいパラレル/シリアル変換回路40の構成を変更することで、状態検出できるスイッチの数を変更できるため、処理装置1の拡張性を高めることができる。
【0054】
なお、本実施の形態においては、CPU10が出力する接続信号の半分の周期を有する接続信号をタイミング制御回路30が生成してプルアップ回路20へ出力する構成としたが、これに限るものではなく、タイミング制御回路30はCPU10の接続信号の1/3又は1/4等のその他の周期の接続信号を生成して出力してもよい。例えば図2において、スリープモードでCPU10が200ms周期の接続信号を出力し、タイミング制御回路30が50ms周期の接続信号を生成する構成としてもよい。
【0055】
また、処理装置1は4つのスイッチ51〜54の状態を検出する構成としたが、これに限るものではなく、3つ以下又は5つ以上のスイッチの状態を検出する構成としてもよい。また、処理装置1はスイッチ51〜54を電源電位にプルアップするプルアップ回路20を備える構成としたが、これに限るものではなく、スイッチ51〜54を接地電位(又は電源電位より低い固定電位)にプルダウンするプルダウン回路を備える構成であってもよい。また、プルアップ回路20はMOSトランジスタによりプルアップを行う構成としたが、これに限るものではなく、バイポーラトランジスタ又はリレー等のその他のスイッチング素子によりプルアップを行う構成としてもよい。
【0056】
(変形例)
上述の実施の形態1に係る処理装置1においては、タイミング制御回路30がスリープモードの場合にCPU10の接続信号の周期に対して予め定められた周期(半分の周期)の接続信号を生成する構成としたが、これに限るものではない。スリープモード時にタイミング制御回路30が生成する接続信号の周期をCPU10が制御する構成とすることができる。
【0057】
図6は、本発明の実施の形態1の変形例に係る処理装置1のCPU10が行うタイミング制御回路30の接続信号の周期の制御方法を説明するための模式図であり、CPU10が出力する接続信号の”H”レベルのパルス幅と、タイミング制御回路30が出力する接続信号の周期との対応を表として示してある。変形例に係る処理装置1のCPU10は、スリープモードにおいて出力する接続信号の”H”レベルのパルス幅を例えば10ms、8ms又は6msのいずれかに変更することができる。またタイミング制御回路30は、CPU10から与えられた接続信号の”H”レベルのパルス幅に応じて、プルアップ回路20へ出力する接続信号の周期を例えば50ms、40ms又は30msのように変更することができる。
【0058】
これにより変形例に係る処理装置1は、スリープモードにおけるスイッチ51〜54の状態検出の頻度を、タイミング制御回路30へ出力する接続信号のパルス幅を変更することでCPU10が制御することができる。
【0059】
(実施の形態2)
図7は、本発明の実施の形態2に係る処理装置201の構成を示すブロック図である。また図8は、本発明の実施の形態2に係る処理装置201の動作を説明するためのタイミングチャートである。上述の実施の形態1に係る処理装置1は、スリープモードであってもCPU10が接続信号を生成してタイミング制御回路30へ出力する構成である。これに対して実施の形態2に係る処理装置201は、スリープモードの場合にはCPU210が接続信号の生成を全く行わない構成である。
【0060】
通常モードにおいてCPU210は約50ms周期の接続信号をタイミング制御回路230へ出力する。タイミング制御回路230は、CPU210から与えられた接続信号をそのままプルアップ回路20へ出力する。パラレル/シリアル変換回路240は、プルアップ回路20によるプルアップが行われている期間にスイッチ51〜54の状態を取得し、シリアル信号に変換してCPU210へシリアル通信により送信する。
【0061】
これに対してスリープモードにおいては、CPU210は接続信号を生成しない(”L”レベル一定で変化しない接続信号を出力する)。タイミング制御回路230は、CPU210からの接続信号に関係なく、約50ms周期の接続信号を自ら生成してプルアップ回路20へ出力する。パラレル/シリアル変換回路240は、プルアップ回路20によるプルアップが行われている期間にスイッチ51〜54の状態変化を検出し、スイッチ51〜54の状態が変化していればCPU210へ割り込みによりこの旨を通知する。
【0062】
また、CPU210及びパラレル/シリアル変換回路240は双方向のシリアル通信を行うことができ、CPU210はスリープモード時にタイミング制御回路230が生成する接続信号の周期を規定する周期設定をシリアル通信によりパラレル/シリアル変換回路240へ送信することができる。パラレル/シリアル変換回路240はCPU210から与えられた周期設定をタイミング制御回路230へ与え、タイミング制御回路230は与えられた周期設定に応じた接続信号を生成して出力する。これによりCPU210は、予め通常モード時にパラレル/シリアル変換回路240へ周期設定を与えることにより、スリープモード時のスイッチ51〜54の状態検出の頻度を間接的に制御することができる。
【0063】
以上の構成の実施の形態2に係る処理装置201においては、CPU210がスリープモードの場合に、タイミング制御回路230が自ら接続信号を生成してプルアップ回路20へ出力する構成とすることにより、CPU210が接続信号を生成するためにスリープモード時に動作する必要がなく、スリープモード時にCPU210の動作を完全に停止させることができるため、スリープモード時のCPU210の消費電流を低減することができる。
【0064】
なお、本実施の形態においては、CPU210がシリアル通信によりパラレル/シリアル変換回路240へ周期設定を送信し、パラレル/シリアル変換回路240がタイミング制御回路230へ周期設定を与え、与えられた周期設定の接続信号をタイミング制御回路230が生成して出力する構成としたが、これに限るものではなく、CPU210が周期設定を直接的にタイミング制御回路230へ与える構成としてもよい。また、CPU210が周期設定をパラレル/シリアル変換回路230へ与えるのではなく、タイミング制御回路230が予め定められた周期の接続信号を生成して出力する構成としてもよい。
【0065】
なお、実施の形態2に係る処理装置201のその他の構成は、実施の形態1に係る処理装置1の構成と同様であるため、同様の箇所には同じ符号を付して詳細な説明を省略する。
【0066】
(変形例)
図9及び図10は、本発明の実施の形態2の変形例に係る処理装置201aの構成を示すブロック図である。変形例に係る処理装置201aは、図7に示した実施の形態2に係る処理装置201のプルアップ回路20、タイミング制御回路230及びパラレル/シリアル変換回路240を1チップ化したASIC(Application Specific Integrated Circuit)270を備える構成である。なお、処理装置201aの各回路の構成及び動作等は図7に示した処理装置201と同様である。
【0067】
ASIC270は、プルアップ用の抵抗R1〜R4が接続されてプルアップ回路20によるプルアップを行うための端子271と、スイッチ51〜54に抵抗R11〜R14及びダイオードD1〜D4等を介して接続され、パラレル/シリアル変換回路240の入力端子SW1〜SW4へ入力電位を与えるための端子272〜275と、CPU210からタイミング制御回路230への接続信号が入力される端子276と、CPU210及びパラレル/シリアル変換回路240が双方向のシリアル通信を行うための端子277と、パラレル/シリアル変換回路240からCPU210への割り込み信号が出力される端子278とを備えている。
【0068】
この構成において、CPU210からASIC270のパラレル/シリアル変換回路240へシリアル通信により周期設定を送信し、パラレル/シリアル変換回路240がタイミング制御回路230へ周期設定を与えることによって、スリープモードでのスイッチ51〜54の状態検出の周期をCPU210が間接的に制御することができる。
【0069】
これに対してCPU210からタイミング制御回路230へ直接的に周期設定を与える構成とした場合、CPU210及びタイミング制御回路230がデータの送受信を行うために、ASIC270にはタイミング制御回路230へ周期設定を入力するための端子を更に設ける必要があり、この端子とCPU210とを信号線で接続する必要がある。しかしながら、上述のようにCPU210からパラレル/シリアル変換回路240を介してタイミング制御回路230へ周期設定を与える構成とすることにより、ASIC270の端子数を削減することができ、CPU210及びASIC270の間の配線数を削減することができるという効果が得られる。
【0070】
なお、実施の形態1に係る処理装置1についても同様に、プルアップ回路20、タイミング制御回路30及びパラレル/シリアル変換回路40をASIC化することができる。
【図面の簡単な説明】
【0071】
【図1】本発明の実施の形態1に係る処理装置の構成を示すブロック図である。
【図2】本発明の実施の形態1に係る処理装置の動作を説明するためのタイミングチャートである。
【図3】本発明の実施の形態1に係る処理装置のCPUが行う処理の手順を示すフローチャートである。
【図4】本発明の実施の形態1に係る処理装置のタイミング制御回路が行う処理の手順を示すフローチャートである。
【図5】本発明の実施の形態1に係る処理装置のパラレル/シリアル変換回路が行う処理の手順を示すフローチャートである。
【図6】本発明の実施の形態1の変形例に係る処理装置のCPUが行うタイミング制御回路の接続信号の周期の制御方法を説明するための模式図である。
【図7】本発明の実施の形態2に係る処理装置の構成を示すブロック図である。
【図8】本発明の実施の形態2に係る処理装置の動作を説明するためのタイミングチャートである。
【図9】本発明の実施の形態2の変形例に係る処理装置の構成を示すブロック図である。
【図10】本発明の実施の形態2の変形例に係る処理装置の構成を示すブロック図である。
【図11】従来の処理装置の構成を示すブロック図である。
【符号の説明】
【0072】
1 処理装置
10 CPU(処理回路、生成手段)
20 プルアップ回路(電位接続回路)
30 タイミング制御回路(生成手段)
31〜34 端子
40 パラレル/シリアル変換回路(変換回路、検出手段、通知手段)
51〜54 スイッチ
C1〜C4 コンデンサ
D1〜D4 ダイオード
R1〜R4、R11〜R14 抵抗
201、201a 処理装置
210 CPU(処理回路、生成手段)
230 タイミング制御回路(生成手段)
240 パラレル/シリアル変換回路(変換回路、検出手段、通知手段)
270 ASIC
271〜278 端子
【特許請求の範囲】
【請求項1】
複数のスイッチのオン/オフの状態に応じて演算処理を行う処理装置において、
前記複数のスイッチにそれぞれ抵抗を介して接続され、前記複数のスイッチを電源電位又は該電源電位より絶対値の小さい固定電位へ接続する電位接続回路と、
該電位接続回路に接続を間欠的に行わせるように、接続のタイミングを規定するパルス信号を出力するタイミング制御回路と、
前記電位接続回路が接続を行った場合に、前記スイッチ及び前記抵抗の間の電位に基づいて前記スイッチの状態をそれぞれ取得し、取得した複数の状態に係る情報をシリアル信号に変換して出力する変換回路と、
消費電力が少ない低電力動作状態又は消費電力が多い高電力動作状態で動作し、該高電力動作状態の場合に、前記変換回路が出力するシリアル信号に基づいて前記演算処理を行う処理回路と
を備え、
前記処理回路は、前記高電力動作状態の場合に前記パルス信号を生成する生成手段を有し、該生成手段が生成したパルス信号を前記タイミング制御回路へ与えるようにしてあり、
前記タイミング制御回路は、前記処理回路が前記低電力動作状態の場合に前記パルス信号を生成する生成手段を有し、
前記変換回路は、
前記処理回路が前記低電力状態の場合に、前記スイッチの状態変化を検出する検出手段と、
該検出手段が状態変化を検出した場合に、前記処理回路へ通知を行う通知手段と
を有すること
を特徴とする処理装置。
【請求項2】
前記処理回路が前記低電力動作状態の場合、
前記処理回路の生成手段は、前記高電力動作状態にて生成するパルス信号より接続の周期が長いパルス信号を生成するようにしてあり、
前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号に応じて、該パルス信号より周期が短いパルス信号を生成するようにしてあること
を特徴とする請求項1に記載の処理装置。
【請求項3】
前記処理回路が前記低電力動作状態の場合、
前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号のパルス幅に応じて、生成するパルス信号の周期を決定するようにしてあること
を特徴とする請求項2に記載の処理装置。
【請求項4】
前記処理回路が前記低電力動作状態の場合、
前記処理回路の生成手段は、前記パルス信号の生成を行わないようにしてあること
を特徴とする請求項1に記載の処理装置。
【請求項5】
前記処理回路及び前記変換回路は、双方向にシリアル通信を行うことができ、
前記処理回路は、前記パルス信号の周期に係る設定情報をシリアル通信により前記変換回路へ与えるようにしてあり、
前記処理回路が前記低電力動作状態の場合、
前記変換回路は、前記処理回路からの設定情報を前記タイミング制御回路へ与え、
前記タイミング制御回路の生成手段は、前記変換回路からの設定情報に応じて、生成するパルス信号の周期を決定するようにしてあること
を特徴とする請求項4に記載の処理装置。
【請求項6】
前記処理回路は、前記変換回路の通知手段から前記スイッチの状態変化を通知された場合に、前記低電力動作状態から前記高電力動作状態へ移行するようにしてあること
を特徴とする請求項1乃至請求項5のいずれか1つに記載の処理装置。
【請求項1】
複数のスイッチのオン/オフの状態に応じて演算処理を行う処理装置において、
前記複数のスイッチにそれぞれ抵抗を介して接続され、前記複数のスイッチを電源電位又は該電源電位より絶対値の小さい固定電位へ接続する電位接続回路と、
該電位接続回路に接続を間欠的に行わせるように、接続のタイミングを規定するパルス信号を出力するタイミング制御回路と、
前記電位接続回路が接続を行った場合に、前記スイッチ及び前記抵抗の間の電位に基づいて前記スイッチの状態をそれぞれ取得し、取得した複数の状態に係る情報をシリアル信号に変換して出力する変換回路と、
消費電力が少ない低電力動作状態又は消費電力が多い高電力動作状態で動作し、該高電力動作状態の場合に、前記変換回路が出力するシリアル信号に基づいて前記演算処理を行う処理回路と
を備え、
前記処理回路は、前記高電力動作状態の場合に前記パルス信号を生成する生成手段を有し、該生成手段が生成したパルス信号を前記タイミング制御回路へ与えるようにしてあり、
前記タイミング制御回路は、前記処理回路が前記低電力動作状態の場合に前記パルス信号を生成する生成手段を有し、
前記変換回路は、
前記処理回路が前記低電力状態の場合に、前記スイッチの状態変化を検出する検出手段と、
該検出手段が状態変化を検出した場合に、前記処理回路へ通知を行う通知手段と
を有すること
を特徴とする処理装置。
【請求項2】
前記処理回路が前記低電力動作状態の場合、
前記処理回路の生成手段は、前記高電力動作状態にて生成するパルス信号より接続の周期が長いパルス信号を生成するようにしてあり、
前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号に応じて、該パルス信号より周期が短いパルス信号を生成するようにしてあること
を特徴とする請求項1に記載の処理装置。
【請求項3】
前記処理回路が前記低電力動作状態の場合、
前記タイミング制御回路の生成手段は、前記処理回路の生成手段が生成したパルス信号のパルス幅に応じて、生成するパルス信号の周期を決定するようにしてあること
を特徴とする請求項2に記載の処理装置。
【請求項4】
前記処理回路が前記低電力動作状態の場合、
前記処理回路の生成手段は、前記パルス信号の生成を行わないようにしてあること
を特徴とする請求項1に記載の処理装置。
【請求項5】
前記処理回路及び前記変換回路は、双方向にシリアル通信を行うことができ、
前記処理回路は、前記パルス信号の周期に係る設定情報をシリアル通信により前記変換回路へ与えるようにしてあり、
前記処理回路が前記低電力動作状態の場合、
前記変換回路は、前記処理回路からの設定情報を前記タイミング制御回路へ与え、
前記タイミング制御回路の生成手段は、前記変換回路からの設定情報に応じて、生成するパルス信号の周期を決定するようにしてあること
を特徴とする請求項4に記載の処理装置。
【請求項6】
前記処理回路は、前記変換回路の通知手段から前記スイッチの状態変化を通知された場合に、前記低電力動作状態から前記高電力動作状態へ移行するようにしてあること
を特徴とする請求項1乃至請求項5のいずれか1つに記載の処理装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−140364(P2010−140364A)
【公開日】平成22年6月24日(2010.6.24)
【国際特許分類】
【出願番号】特願2008−317568(P2008−317568)
【出願日】平成20年12月12日(2008.12.12)
【出願人】(395011665)株式会社オートネットワーク技術研究所 (2,668)
【出願人】(000183406)住友電装株式会社 (6,135)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
【公開日】平成22年6月24日(2010.6.24)
【国際特許分類】
【出願日】平成20年12月12日(2008.12.12)
【出願人】(395011665)株式会社オートネットワーク技術研究所 (2,668)
【出願人】(000183406)住友電装株式会社 (6,135)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
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