半導体回路および半導体装置
【課題】本発明では、上記のような問題を解消し、ｄＶ／ｄｔによる誤動作を防止しつつも、外部要因に左右されることのない汎用的な誤動作防止機能を有する半導体回路および半導体装置を提供することを目的とする。
【解決手段】本発明にかかる半導体回路は、ＯＮ駆動信号に応答してＯＮ駆動電荷を充電するコンデンサ４０と、ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電するコンデンサ４１と、ＯＮ駆動信号に応答して第１トリガー信号を発生させる信号発生回路２０と、ＯＦＦ駆動信号に応答して第２トリガー信号を発生させる信号発生回路２１と、第２トリガー信号に応答して、ＯＮ駆動電荷を放電する放電回路３０と、第１トリガー信号に応答して、ＯＦＦ駆動電荷を放電する放電回路３１とを備える。
【解決手段】本発明にかかる半導体回路は、ＯＮ駆動信号に応答してＯＮ駆動電荷を充電するコンデンサ４０と、ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電するコンデンサ４１と、ＯＮ駆動信号に応答して第１トリガー信号を発生させる信号発生回路２０と、ＯＦＦ駆動信号に応答して第２トリガー信号を発生させる信号発生回路２１と、第２トリガー信号に応答して、ＯＮ駆動電荷を放電する放電回路３０と、第１トリガー信号に応答して、ＯＦＦ駆動電荷を放電する放電回路３１とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路および半導体装置に関し、特に、電力半導体スイッチング素子を駆動する半導体回路および半導体装置に関する。
【背景技術】
【０００２】
従来の電力半導体スイッチング素子を駆動する半導体回路に備えられたレベルシフト回路は、例えば、自励ｄＶ／ｄｔ（Ｐ側の半導体スイッチングデバイスがターンオフした際に生ずる浮動電位ＶＭの急激な電位変化）による誤動作防止と、他励ｄＶ／ｄｔ（他のアームのＯＮ／ＯＦＦ動作によって生ずる浮動電位ＶＭの急激な電位変化）による誤動作防止とを実現するものがある（特許文献１［００１４］、および［課題を解決するための手段］を参照）。ここでのｄＶ／ｄｔは、後述する半導体スイッチングデバイスのＯＮ／ＯＦＦ動作に伴って発生する、基準電位の急激な変動であり、誤動作の原因となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１７２３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この半導体回路においては、自励ｄＶ／ｄｔが、ＯＮ側のワンショット信号が高圧Ｔｒ（トランジスタ。以下Ｔｒと記す）に入力されている期間内に発生することが期待されている。
【０００５】
しかしながら、半導体回路が軽負荷駆動されているときや、Ｐ側の半導体スイッチングデバイスの応答遅れ、レベルシフト回路の伝達遅延等により、ＯＮ側のワンショット信号が終了してから初めてｄＶ／ｄｔが発生する場合がある。
【０００６】
このとき、他方の系における抵抗値を下げる回路構造は無効化されており、さらに、ＯＦＦ側の抵抗値の方がＯＮ側の抵抗値より大きいので、ｄＶ／ｄｔが印加されるとＯＦＦ側パルスを伝達する系の方が先にＳＲ−ＦＦ（Ｓｅｔ−Ｒｅｓｅｔ Ｆｌｉｐ Ｆｌｏｐ）に伝達され、Ｐ側の半導体スイッチングデバイスがＯＦＦされてしまう、という問題があった。
【０００７】
上記問題が起こらないようにするには、ワンショット信号の幅をＰ側の半導体スイッチングデバイスがＯＮしてｄＶ／ｄｔが印加されるまでの期間よりも十分長い期間まで伸ばす必要がある。
【０００８】
しかしながら、ワンショット信号の幅を伸ばすと、高圧ＴｒがＯＮしている期間が長くなり、高圧Ｔｒで消費する電力が増大する、という問題があった。
【０００９】
さらに、Ｐ側の半導体スイッチングデバイスがＯＮして、ｄＶ／ｄｔが印加されるまでの期間は、Ｐ側の半導体スイッチングデバイスの種類（電流容量）、インバータ回路などの負荷状況といった外部要因によって異なるため、ワンショット信号の幅を決める設計自由度が低下する、という問題があった。
【００１０】
本発明では、上記のような問題を解消し、ｄＶ／ｄｔによる誤動作を防止しつつも、外部要因に左右されることのない汎用的な誤動作防止機能を有する半導体回路および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体回路は、ＯＮ駆動信号またはＯＦＦ駆動信号を出力する出力回路と、前記ＯＮ駆動信号に応答してＯＮ駆動電荷を充電する第１コンデンサと、前記ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電する第２コンデンサと、前記ＯＮ駆動信号に応答して第１トリガー信号を発生させる第１信号発生回路と、前記ＯＦＦ駆動信号に応答して第２トリガー信号を発生させる第２信号発生回路と、前記第２トリガー信号に応答して、前記ＯＮ駆動電荷を放電するＯＮ駆動電荷放電回路と、前記第１トリガー信号に応答して、前記ＯＦＦ駆動電荷を放電するＯＦＦ駆動電荷放電回路とを備える。
【発明の効果】
【００１２】
本発明にかかる半導体回路によれば、前記ＯＮ駆動信号に応答してＯＮ駆動電荷を充電する第１コンデンサと、前記ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電する第２コンデンサと、前記ＯＮ駆動信号に応答して第１トリガー信号を発生させる第１信号発生回路と、前記ＯＦＦ駆動信号に応答して第２トリガー信号を発生させる第２信号発生回路と、前記第２トリガー信号に応答して、前記ＯＮ駆動電荷を放電するＯＮ駆動電荷放電回路と、前記第１トリガー信号に応答して、前記ＯＦＦ駆動電荷を放電するＯＦＦ駆動電荷放電回路とを備えることにより、ワンショット信号が入力されている期間を超えて、ｄＶ／ｄｔが印加された場合であっても、外部要因に左右されることなく、デバイスの誤動作を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる半導体回路の回路図である。
【図２】実施の形態１にかかる半導体回路の動作シーケンスを示した図である。
【図３】実施の形態２にかかる半導体回路の回路図である。
【図４】実施の形態２にかかる半導体回路の回路図である。
【図５】実施の形態３にかかる半導体回路の回路図である。
【図６】実施の形態３にかかる半導体回路の回路図である。
【図７】実施の形態３にかかる半導体回路の回路図である。
【図８】実施の形態４にかかる半導体回路の、半導体スイッチングデバイスの構成を示す図である。
【図９】実施の形態５にかかる半導体回路の回路図である。
【図１０】前提技術にかかる半導体回路の回路図である。
【発明を実施するための形態】
【００１４】
＜Ａ．実施の形態１＞
図１０は、特許文献１に記載された、本発明の前提技術である半導体回路（レベルシフト回路）を示す回路図である。
【００１５】
このレベルシフト回路は、ＯＮ側／ＯＦＦ側各々のワンショット信号で、高圧Ｔｒ１０９ａ、高圧Ｔｒ１０９ｂを駆動し、生じたドレイン電流と抵抗値とによって、電圧信号を発生させる回路である。
【００１６】
また、ＯＮ側信号を伝達する系と、ＯＦＦ側信号を伝達する系との間に、各々信号が伝達される瞬間に他方の系における抵抗値を下げる回路構造を介在させるとともに、ｄＶ／ｄｔに起因して発生する抵抗Ｒａ、抵抗Ｒｂにおける電圧降下が、ＯＦＦ側信号を伝達する系の方が大きくなるように設定されている。
【００１７】
発生させた電圧信号が、次段のインバータ１０５のしきい値に達すると、ＳＲ−ＦＦ１０４のＳ信号、Ｒ信号を入力し、その出力によってＰ側の半導体スイッチングデバイスＱＴ１、およびＮ側の半導体スイッチングデバイスＱＢ１を駆動する構成となっている。
【００１８】
また、Ｐ側の半導体スイッチングデバイスＱＴ１、Ｎ側の半導体スイッチングデバイスＱＢ１はトーテムポール接続（直列接続）されており、Ｐ側の半導体スイッチングデバイスＱＴ１、Ｎ側の半導体スイッチングデバイスＱＢ１それぞれを駆動する駆動回路を有している。
【００１９】
上記構成により、前述したように、自励ｄＶ／ｄｔ（Ｐ側の半導体スイッチングデバイスＱＴ１がターンオフした際に生ずる浮動電位ＶＭの急激な電位変化）による誤動作防止と、他励ｄＶ／ｄｔ（他のアームのＯＮ／ＯＦＦ動作によって生ずる浮動電位ＶＭの急激な電位変化）による誤動作防止とを実現するものである。
【００２０】
この半導体回路においては、先に述べた通り、自励ｄＶ／ｄｔが、ＯＮ側のワンショット信号が高圧Ｔｒ１０９ａに入力されている期間内に発生することが期待されている。
【００２１】
しかしながら、半導体回路が軽負荷駆動されているときや、Ｐ側の半導体スイッチングデバイスＱＴ１の応答遅れ、レベルシフト回路の伝達遅延等により、ＯＮ側のワンショット信号が終了してから初めてｄＶ／ｄｔが発生する場合がある。
【００２２】
このとき、他方の系における抵抗値を下げる回路構造は無効化されており、さらに、ＯＦＦ側の抵抗値の方がＯＮ側の抵抗値より大きいので、ｄＶ／ｄｔが印加されるとＯＦＦ側パルスを伝達する系の方が先にＳＲ−ＦＦ１０４に伝達され、Ｐ側の半導体スイッチングデバイスＱＴ１がＯＦＦされてしまう、という問題があった。
【００２３】
上記問題が起こらないようにするには、ワンショット信号の幅をＰ側の半導体スイッチングデバイスＱＴ１がＯＮしてｄＶ／ｄｔが印加されるまでの期間よりも十分長い期間まで伸ばす必要がある。
【００２４】
しかしながら、ワンショット信号の幅を伸ばすと、高圧Ｔｒ１０９ａ、高圧Ｔｒ１０９ｂがＯＮしている期間が長くなり、高圧Ｔｒ１０９ａ、高圧Ｔｒ１０９ｂで消費する電力が増大する、という問題があった。
【００２５】
さらに、Ｐ側の半導体スイッチングデバイスＱＴ１がＯＮして、ｄＶ／ｄｔが印加されるまでの期間（後述の図３に示すＴ２の期間）は、Ｐ側の半導体スイッチングデバイスの種類（電流容量）、インバータ回路などの負荷状況といった外部要因によって異なるため、ワンショット信号の幅を決める設計自由度が低下する、という問題があった。
【００２６】
以下に示す実施の形態では、上記の問題を解決しうる半導体回路について説明する。
【００２７】
＜Ａ−１．構成＞
図１に本発明にかかる半導体回路の基本構成を示す。本回路の構成は、レベルシフト回路を有するインバータ駆動回路にて問題であった、基準電位であるＶＳ変動時の誤動作を防止するレベルシフト回路を有しており、Ｐ側の駆動回路、Ｎ側の駆動回路にて、Ｐ側の半導体スイッチングデバイス７、Ｎ側の半導体スイッチングデバイス８それぞれを駆動する構成となっている。
【００２８】
具体的な構成としては、図１に示すように、ＯＮ駆動信号およびＯＦＦ駆動信号としてのワンショット信号を出力する出力回路としてのワンショット回路１と、ワンショット回路１から出力されるワンショット信号のうち、ＯＮ側のワンショット信号（ＯＮ駆動信号）が入力される高圧Ｔｒ３と、ワンショット回路１から出力されるワンショット信号のうち、ＯＦＦ側のワンショット信号（ＯＦＦ駆動信号）が入力される高圧Ｔｒ４と、高圧Ｔｒ３からのドレイン電流が流れ込むカレントミラー回路１０と、高圧Ｔｒ４からのドレイン電流が流れ込むカレントミラー回路１１と、ＯＮ駆動信号に応答してＯＮ駆動電荷を充電する、第１コンデンサとしてのコンデンサ４０と、ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電する、第２コンデンサとしてのコンデンサ４１と、カレントミラー回路１０から出力される電流に応答して第１トリガー信号を出力する、第１信号発生回路としての信号発生回路２０と、カレントミラー回路１１から出力される電流に応答して第２トリガー信号を出力する、第２信号発生回路としての信号発生回路２１と、第２トリガー信号に応答して、コンデンサ４０におけるＯＮ駆動電荷を放電する、ＯＮ駆動電荷放電回路としての放電回路３０と、第１トリガー信号に応答して、コンデンサ４１におけるＯＦＦ駆動電荷を放電する、ＯＦＦ駆動電荷放電回路としての放電回路３１と、充電されたＯＮ駆動電荷、ＯＦＦ駆動電荷に対応する電圧信号が入力されるＳＲ−ＦＦ６と、ＳＲ−ＦＦ６の出力に応答してスイッチング動作を行う、ハイサイド側半導体スイッチングデバイスとしてのＰ側の半導体スイッチングデバイス７とを備える回路である。
【００２９】
またＮ側の駆動回路は、ＧＮＤを基準電位とする電源５を電源として動作し、Ｎ側の駆動回路は、ＬＩＮからの入力信号のフィルタ処理等を行う信号処理回路２を備えている。また、Ｐ側の駆動回路は、Ｐ側半導体スイッチングデバイスとＮ側スイッチングデバイスの接続点（ＶＳ）を基準電位とするフローティング電源５６を電源として動作する。
【００３０】
カレントミラー回路１０、カレントミラー回路１１に伝達された電流信号は一定の比で減衰され、ハイサイドロジックへ出力される。電流を減衰させることで、誤信号を防止できる。
【００３１】
コンデンサ４０、コンデンサ４１において充電された電荷は、信号発生回路２１、信号発生回路２０において生じる第２トリガー信号、第１トリガー信号に決定されるタイミングで放電される。
【００３２】
＜Ａ−２−１．ＶＳ変動が無い場合の動作＞
図２に、本発明にかかる半導体回路の動作シーケンスを示す。動作説明の為、仮想的にＶＳ電位が変動しない場合の動作波形を同図の一点鎖線で示した。
【００３３】
ＨＩＮから入力される入力信号によって、ＯＮ側／ＯＦＦ側のワンショット信号（パルス信号）を発生させる。ＨＩＮへの入力信号（パルス信号）の、立ち上がりがＯＮ側のワンショット信号（ＯＮ駆動信号）に対応し、立ち下がりがＯＦＦ側のワンショット信号（ＯＦＦ駆動信号）に対応する。
【００３４】
ワンショット信号によって、高圧Ｔｒ３、高圧Ｔｒ４を駆動し、ドレイン電流を発生させる。
【００３５】
発生したそれぞれのドレイン電流は、カレントミラー回路１０、カレントミラー回路１１において一定の比で減衰され、ハイサイドロジックへ出力される。
【００３６】
伝達された電流は、コンデンサ４０、コンデンサ４１それぞれにおいてＯＮ駆動電荷、ＯＦＦ駆動電荷として充電され、電圧信号に変換される（Ｘ１、Ｙ２参照）。
【００３７】
この時、コンデンサ４０、コンデンサ４１それぞれにおけるフィルタ時間は、減衰した電流Ｉ、容量値Ｃ、次段バッファしきい値Ｖとすると、ｔ＝ＣＶ／Ｉで決定される。
【００３８】
コンデンサ４０、コンデンサ４１において充電されたＯＮ駆動電荷、ＯＦＦ駆動電荷は、信号発生回路２１、信号発生回路２０において発生させた第２トリガー信号、第１トリガー信号によって放電されるが、ＯＮ側のコンデンサ４０に充電されたＯＮ駆動電荷を放電するタイミングはＯＦＦ側の信号発生回路２１の第２トリガー信号にて、ＯＦＦ側のコンデンサ４１に充電されたＯＦＦ駆動電荷を放電するタイミングは、ＯＮ側の信号発生回路２０の第１トリガー信号にてそれぞれ決定される（Ｘ２、Ｙ１参照）。
【００３９】
よって、ワンショット信号から、高圧Ｔｒ３、高圧Ｔｒ４を介し、カレントミラー回路１０、カレントミラー回路１１を介して伝達された電流信号が、コンデンサ４０、コンデンサ４１、及び、信号発生回路２０、信号発生回路２１によって、一定のパルス幅をもつＳ（セット）信号とＲ（リセット）信号に変換される。
【００４０】
Ｓ信号、Ｒ信号は、さらにＳＲ−ＦＦ６に入力され、Ｐ側の半導体スイッチングデバイス７を動作させる。
【００４１】
＜Ａ−２−２．変動時の動作＞
次に、本発明にかかる半導体回路が、ＶＳ変動時に発生する変位電流（ドレイン電流）に対して行う動作について説明する。
【００４２】
ＶＳ変動のｄＶ／ｄｔが印加されると、その印加期間中、ＯＮ側の信号発生回路２０、ＯＦＦ側の信号発生回路２１の両方が同時に信号を発する（図２参照）。
【００４３】
ＯＦＦ側の信号発生回路２１が信号を発することによって、ｄＶ／ｄｔ印加中にはＯＮ側のコンデンサ４０に充電されたＯＮ駆動電荷は放電され続けるので、ラッチのＳ信号、Ｒ信号は共にＬＯＷを維持し、つまりｄＶ／ｄｔ印加前の出力状態を保持し続けることになる。
【００４４】
このとき、ＯＦＦ側のコンデンサ４１に充電するカレントミラー回路１１も動作するが、コンデンサ４１でフィルタを構成するので（図２中のＴ１の期間に対応）、次段バッファしきい値Ｖに達しＳＲ−ＦＦ６にＲ信号が伝達するよりも、信号発生回路２０からの第１トリガー信号によりＯＦＦ駆動電荷が放電されるタイミングの方が先である。よって、ｄＶ／ｄｔ印加によりＯＦＦ側のＲ信号がＳＲ−ＦＦ６まで伝達されることはなく、誤動作を抑制することができる。
【００４５】
＜Ａ−２−３．数値例＞
通常時における高圧Ｔｒ３、高圧Ｔｒ４から出力されるドレイン電流を１０ｍＡ、ｄＶ／ｄｔ起因の電流を２ｍＡ、Ｃ＝２ｐＦ、Ｖ＝１０Ｖ、ミラー比＝２０：１とした場合、
通常時のフィルタ能力：ｔ＝ＣＶ／Ｉ＝２ｐ×１０／５００μＡ＝４０ｎｓ
となる。これは通常時の信号伝達遅延には影響ないレベルである。
【００４６】
一方、ｄＶ／ｄｔ印加によるＶＳ変動時では、
変動時のフィルタ能力：ｔ＝ＣＶ／Ｉ＝２ｐ×１０／１００μＡ＝２００ｎｓ
となり、ＳＲ−ＦＦ６にＲ信号が伝達するよりも２００ｎｓ早く、例えば信号発生回路２０からの第１トリガー信号によりコンデンサ４１におけるＯＦＦ駆動電荷を放電し始めることができる。
【００４７】
また、２つの高圧Ｔｒ３、高圧Ｔｒ４の寄生容量、ＯＮ側／ＯＦＦ側のレベルシフト抵抗、ＯＮ側／ＯＦＦ側のバッファしきい値、ＯＮ側／ＯＦＦ側のカレントミラー比の相対バラツキなどによって、ｄＶ／ｄｔが印加された際のＯＮ側の信号発生回路２０、ＯＦＦ側の信号発生回路２１に信号が発生するタイミングにズレが生じた場合であっても、コンデンサ４０、コンデンサ４１で構成されるフィルタ効果によって、ＳＲ−ＦＦ６までＳ信号、Ｒ信号が伝達するには時間的余裕があるので、一定範囲のタイミングズレは許容できる。具体的には、ＯＮ側の信号発生回路２０、ＯＦＦ側の信号発生回路２１にともに発生する信号のズレが上記の２００ｎｓまでであれば許容できる。
【００４８】
カレントミラー回路１０、カレントミラー回路１１におけるミラー比を変更することで、フィルタ時間を所望の値に調整するとともに、小容量で比較的長いフィルタ時間を作ることができる。
【００４９】
通常時のドレイン電流を、ＶＳ変動時に予測される変位電流より十分大きくすることで、通常時における伝達遅延時間への影響を極力小さくするとともに、ｄＶ／ｄｔ印加時のフィルタの効果、具体的には、ＳＲ−ＦＦ６へのＳ信号、Ｒ信号の伝達より先に、ＯＮ駆動電荷、ＯＦＦ駆動電荷の放電を開始する効果、また、ＯＮ側／ＯＦＦ側の伝達系の相対バラツキを許容する効果、を高めることができる。
【００５０】
＜Ａ−３．効果＞
本発明にかかる実施の形態１によれば、半導体回路において、ＯＮ駆動信号に応答してＯＮ駆動電荷を充電する第１コンデンサとしてのコンデンサ４０と、ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電する第２コンデンサとしてのコンデンサ４１と、ＯＮ駆動信号に応答して第１トリガー信号を発生させる第１信号発生回路としての信号発生回路２０と、ＯＦＦ駆動信号に応答して第２トリガー信号を発生させる第２信号発生回路としての信号発生回路２１と、第２トリガー信号に応答して、ＯＮ駆動電荷を放電するＯＮ駆動電荷放電回路としての放電回路３０と、第１トリガー信号に応答して、ＯＦＦ駆動電荷を放電するＯＦＦ駆動電荷放電回路としての放電回路３１とを備えることで、ワンショット信号が高圧Ｔｒ３、高圧Ｔｒ４に入力されている期間を超えて、ｄＶ／ｄｔが印加された場合であっても、外部要因に左右されることなく、Ｐ側の半導体スイッチングデバイス７の誤動作を防止することができる。
【００５１】
また、本発明にかかる実施の形態１によれば、半導体回路において、第１コンデンサとしてのコンデンサ４０および第２コンデンサとしてのコンデンサ４１は、電流値Ｉ、容量値Ｃ、次段バッファしきい値Ｖとすると、期間ｔ＝ＣＶ／Ｉで、ＯＮ駆動電荷またはＯＦＦ駆動電荷を充電することで、コンデンサ４０、コンデンサ４１においてフィルタを構成し、Ｓ信号、Ｒ信号がＳＲ−ＦＦ６に伝達されるよりも早いタイミングで、信号発生回路２１、信号発生回路２０からの第１トリガー信号、第２トリガー信号によりＯＮ駆動電荷、ＯＦＦ駆動電荷を放電でき、Ｐ側の半導体スイッチングデバイス７の誤動作を防止することができる。
【００５２】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図３に、実施の形態１における信号発生回路２０、信号発生回路２１に代わり、第１信号発生回路、第２信号発生回路としての信号発生抵抗２２、信号発生抵抗２３を備え、さらに、放電回路３０、放電回路３１に代わり、ＯＮ駆動電荷放電回路、ＯＦＦ駆動電荷放電回路としての放電用ＮＭＯＳ３２（Ｎ−Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、放電用ＮＭＯＳ３３を備えた半導体回路の基本構成を示す。
【００５３】
本回路の構成は、信号発生抵抗２２、信号発生抵抗２３を用いて信号発生を行うため、カレントミラー回路１０、カレントミラー回路１１から伝達された電流と、信号発生抵抗２２、信号発生抵抗２３における抵抗値とによって、簡易的なパルス信号を発生させる事が可能である。
【００５４】
また、放電素子にＮＭＯＳＦＥＴを用いることにより、放電のタイミングを簡易に設定でき、回路も簡素化できる。
【００５５】
図４に、実施の形態１における信号発生回路２０、信号発生回路２１に代わり、第１信号発生回路、第２信号発生回路としてのツェナーＤｉ２４（ダイオード）、ツェナーＤｉ２５を備え、さらに、放電回路３０、放電回路３１に代わり、放電用ＮＭＯＳ３２、放電用ＮＭＯＳ３３を備えた半導体回路の基本構成を示す。
【００５６】
本回路の構成は、ツェナーＤｉ２４、ツェナーＤｉ２５を用いて信号発生を行うため、カレントミラー回路１０、カレントミラー回路１１から伝達された電流によって一定の電圧信号を発生させる事ができる。また、回路を簡素化できる。
【００５７】
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
図５に、実施の形態２（図３）におけるＰ側の半導体スイッチングデバイス７、Ｎ側の半導体スイッチングデバイス８に代わり、ＳｉＣ還流Ｄｉを備えたＰ側の半導体スイッチングデバイス５０、Ｎ側の半導体スイッチングデバイス５１を備えた半導体回路の基本構成を示す。
【００５８】
このような構成とすることで、高耐熱・高放熱性により、半導体モジュールの小型化が可能となる。
【００５９】
また図６に、実施の形態２（図３）におけるＰ側の半導体スイッチングデバイス７、Ｎ側の半導体スイッチングデバイス８に代わり、ＳｉＣＭＯＳＦＥＴを備えたＰ側の半導体スイッチングデバイス５２、Ｎ側の半導体スイッチングデバイス５３を備えた半導体回路の基本構成を示す。
【００６０】
このような構成とすることで、ＳｉＣＭＯＳＦＥＴにより低損失が実現でき、高効率化による小型化が可能となる。
【００６１】
さらに図７に、実施の形態２（図３）におけるＰ側の半導体スイッチングデバイス７、Ｎ側の半導体スイッチングデバイス８に代わり、ＳｉＣ還流Ｄｉ、ＳｉＣＭＯＳＦＥＴをともに備えたＰ側の半導体スイッチングデバイス５４、Ｎ側の半導体スイッチングデバイス５５を備えた半導体回路の基本構成を示す。
【００６２】
このような構成とすることで、高耐熱・高放熱性により、半導体モジュールの小型化が可能となる。また、ＳｉＣＭＯＳＦＥＴにより低損失が実現でき、高効率化による小型化が可能となる。
【００６３】
＜Ｄ．実施の形態４＞
＜Ｄ−１．構成＞
図８に、複数相の半導体スイッチングデバイスを駆動する構成を示す。図に示すようにこの半導体スイッチングデバイスは複数の相を有しており、Ｐ側の半導体スイッチングデバイス７ｕ、Ｐ側の半導体スイッチングデバイス７ｖ、Ｐ側の半導体スイッチングデバイス７ｗと、Ｎ側の半導体スイッチングデバイス８ｕ、Ｎ側の半導体スイッチングデバイス８ｖ、Ｎ側の半導体スイッチングデバイス８ｗとを備える。
【００６４】
このように構成することで、ＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）などでの基板配線の簡素化・小型化が可能となる。
【００６５】
＜Ｅ．実施の形態５＞
＜Ｅ−１．構成＞
図９に、実施の形態１（図１）に示す構成に加えて、Ｄ−ＦＦ９（Ｄｅｌａｙ−ｔｙｐｅ Ｆｌｉｐ Ｆｌｏｐ）を有する半導体回路を示す。
【００６６】
本回路の構成は、ＯＮ側／ＯＦＦ側の信号発生回路２０、信号発生回路２１のＮＯＲを取った信号の立ち上がりタイミングでＰ側の半導体スイッチングデバイス７、Ｎ側の半導体スイッチングデバイス８を動作させる。すなわち、Ｄ−ＦＦ９のｃｌｏｃｋタイミングを、ワンショット信号の立ち下がりタイミングに合わせる。
【００６７】
ＶＳ変動が生じるタイミングとワンショット信号のタイミングとをずらすことで、高圧Ｔｒ３、高圧Ｔｒ４が確実に双方ＯＦＦしているタイミングで、ｄＶ／ｄｔが印加されるようにする。
【００６８】
これにより、ｄＶ／ｄｔ印加時、ＯＮ側／ＯＦＦ側の高圧Ｔｒ３、高圧Ｔｒ４に流れるそれぞれの変位電流値を同一にできるので、ｄＶ／ｄｔによるＯＮ、ＯＦＦ同時発生信号のタイミングずれを防止し、確実に誤動作を防止する効果を持つ。
【００６９】
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【符号の説明】
【００７０】
１ ワンショット回路、２ 信号処理回路、３，４，１０９ａ，１０９ｂ 高圧Ｔｒ、５ 電源、６，１０４ ＳＲ−ＦＦ、７，７ｕ〜７ｗ，８，８ｕ〜８ｗ，５０〜５５，ＱＴ１，ＱＢ１ 半導体スイッチングデバイス、９ Ｄ−ＦＦ、１０，１１ カレントミラー回路、２０，２１ 信号発生回路、２２，２３ 信号発生抵抗、２４，２５ ツェナーＤｉ、３０，３１ 放電回路、３２，３３ 放電用ＮＭＯＳ、４０，４１ コンデンサ、５６ フローティング電源、Ｒａ，Ｒｂ 抵抗、１０５ インバータ。
【技術分野】
【０００１】
本発明は半導体回路および半導体装置に関し、特に、電力半導体スイッチング素子を駆動する半導体回路および半導体装置に関する。
【背景技術】
【０００２】
従来の電力半導体スイッチング素子を駆動する半導体回路に備えられたレベルシフト回路は、例えば、自励ｄＶ／ｄｔ（Ｐ側の半導体スイッチングデバイスがターンオフした際に生ずる浮動電位ＶＭの急激な電位変化）による誤動作防止と、他励ｄＶ／ｄｔ（他のアームのＯＮ／ＯＦＦ動作によって生ずる浮動電位ＶＭの急激な電位変化）による誤動作防止とを実現するものがある（特許文献１［００１４］、および［課題を解決するための手段］を参照）。ここでのｄＶ／ｄｔは、後述する半導体スイッチングデバイスのＯＮ／ＯＦＦ動作に伴って発生する、基準電位の急激な変動であり、誤動作の原因となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１７２３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この半導体回路においては、自励ｄＶ／ｄｔが、ＯＮ側のワンショット信号が高圧Ｔｒ（トランジスタ。以下Ｔｒと記す）に入力されている期間内に発生することが期待されている。
【０００５】
しかしながら、半導体回路が軽負荷駆動されているときや、Ｐ側の半導体スイッチングデバイスの応答遅れ、レベルシフト回路の伝達遅延等により、ＯＮ側のワンショット信号が終了してから初めてｄＶ／ｄｔが発生する場合がある。
【０００６】
このとき、他方の系における抵抗値を下げる回路構造は無効化されており、さらに、ＯＦＦ側の抵抗値の方がＯＮ側の抵抗値より大きいので、ｄＶ／ｄｔが印加されるとＯＦＦ側パルスを伝達する系の方が先にＳＲ−ＦＦ（Ｓｅｔ−Ｒｅｓｅｔ Ｆｌｉｐ Ｆｌｏｐ）に伝達され、Ｐ側の半導体スイッチングデバイスがＯＦＦされてしまう、という問題があった。
【０００７】
上記問題が起こらないようにするには、ワンショット信号の幅をＰ側の半導体スイッチングデバイスがＯＮしてｄＶ／ｄｔが印加されるまでの期間よりも十分長い期間まで伸ばす必要がある。
【０００８】
しかしながら、ワンショット信号の幅を伸ばすと、高圧ＴｒがＯＮしている期間が長くなり、高圧Ｔｒで消費する電力が増大する、という問題があった。
【０００９】
さらに、Ｐ側の半導体スイッチングデバイスがＯＮして、ｄＶ／ｄｔが印加されるまでの期間は、Ｐ側の半導体スイッチングデバイスの種類（電流容量）、インバータ回路などの負荷状況といった外部要因によって異なるため、ワンショット信号の幅を決める設計自由度が低下する、という問題があった。
【００１０】
本発明では、上記のような問題を解消し、ｄＶ／ｄｔによる誤動作を防止しつつも、外部要因に左右されることのない汎用的な誤動作防止機能を有する半導体回路および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体回路は、ＯＮ駆動信号またはＯＦＦ駆動信号を出力する出力回路と、前記ＯＮ駆動信号に応答してＯＮ駆動電荷を充電する第１コンデンサと、前記ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電する第２コンデンサと、前記ＯＮ駆動信号に応答して第１トリガー信号を発生させる第１信号発生回路と、前記ＯＦＦ駆動信号に応答して第２トリガー信号を発生させる第２信号発生回路と、前記第２トリガー信号に応答して、前記ＯＮ駆動電荷を放電するＯＮ駆動電荷放電回路と、前記第１トリガー信号に応答して、前記ＯＦＦ駆動電荷を放電するＯＦＦ駆動電荷放電回路とを備える。
【発明の効果】
【００１２】
本発明にかかる半導体回路によれば、前記ＯＮ駆動信号に応答してＯＮ駆動電荷を充電する第１コンデンサと、前記ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電する第２コンデンサと、前記ＯＮ駆動信号に応答して第１トリガー信号を発生させる第１信号発生回路と、前記ＯＦＦ駆動信号に応答して第２トリガー信号を発生させる第２信号発生回路と、前記第２トリガー信号に応答して、前記ＯＮ駆動電荷を放電するＯＮ駆動電荷放電回路と、前記第１トリガー信号に応答して、前記ＯＦＦ駆動電荷を放電するＯＦＦ駆動電荷放電回路とを備えることにより、ワンショット信号が入力されている期間を超えて、ｄＶ／ｄｔが印加された場合であっても、外部要因に左右されることなく、デバイスの誤動作を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる半導体回路の回路図である。
【図２】実施の形態１にかかる半導体回路の動作シーケンスを示した図である。
【図３】実施の形態２にかかる半導体回路の回路図である。
【図４】実施の形態２にかかる半導体回路の回路図である。
【図５】実施の形態３にかかる半導体回路の回路図である。
【図６】実施の形態３にかかる半導体回路の回路図である。
【図７】実施の形態３にかかる半導体回路の回路図である。
【図８】実施の形態４にかかる半導体回路の、半導体スイッチングデバイスの構成を示す図である。
【図９】実施の形態５にかかる半導体回路の回路図である。
【図１０】前提技術にかかる半導体回路の回路図である。
【発明を実施するための形態】
【００１４】
＜Ａ．実施の形態１＞
図１０は、特許文献１に記載された、本発明の前提技術である半導体回路（レベルシフト回路）を示す回路図である。
【００１５】
このレベルシフト回路は、ＯＮ側／ＯＦＦ側各々のワンショット信号で、高圧Ｔｒ１０９ａ、高圧Ｔｒ１０９ｂを駆動し、生じたドレイン電流と抵抗値とによって、電圧信号を発生させる回路である。
【００１６】
また、ＯＮ側信号を伝達する系と、ＯＦＦ側信号を伝達する系との間に、各々信号が伝達される瞬間に他方の系における抵抗値を下げる回路構造を介在させるとともに、ｄＶ／ｄｔに起因して発生する抵抗Ｒａ、抵抗Ｒｂにおける電圧降下が、ＯＦＦ側信号を伝達する系の方が大きくなるように設定されている。
【００１７】
発生させた電圧信号が、次段のインバータ１０５のしきい値に達すると、ＳＲ−ＦＦ１０４のＳ信号、Ｒ信号を入力し、その出力によってＰ側の半導体スイッチングデバイスＱＴ１、およびＮ側の半導体スイッチングデバイスＱＢ１を駆動する構成となっている。
【００１８】
また、Ｐ側の半導体スイッチングデバイスＱＴ１、Ｎ側の半導体スイッチングデバイスＱＢ１はトーテムポール接続（直列接続）されており、Ｐ側の半導体スイッチングデバイスＱＴ１、Ｎ側の半導体スイッチングデバイスＱＢ１それぞれを駆動する駆動回路を有している。
【００１９】
上記構成により、前述したように、自励ｄＶ／ｄｔ（Ｐ側の半導体スイッチングデバイスＱＴ１がターンオフした際に生ずる浮動電位ＶＭの急激な電位変化）による誤動作防止と、他励ｄＶ／ｄｔ（他のアームのＯＮ／ＯＦＦ動作によって生ずる浮動電位ＶＭの急激な電位変化）による誤動作防止とを実現するものである。
【００２０】
この半導体回路においては、先に述べた通り、自励ｄＶ／ｄｔが、ＯＮ側のワンショット信号が高圧Ｔｒ１０９ａに入力されている期間内に発生することが期待されている。
【００２１】
しかしながら、半導体回路が軽負荷駆動されているときや、Ｐ側の半導体スイッチングデバイスＱＴ１の応答遅れ、レベルシフト回路の伝達遅延等により、ＯＮ側のワンショット信号が終了してから初めてｄＶ／ｄｔが発生する場合がある。
【００２２】
このとき、他方の系における抵抗値を下げる回路構造は無効化されており、さらに、ＯＦＦ側の抵抗値の方がＯＮ側の抵抗値より大きいので、ｄＶ／ｄｔが印加されるとＯＦＦ側パルスを伝達する系の方が先にＳＲ−ＦＦ１０４に伝達され、Ｐ側の半導体スイッチングデバイスＱＴ１がＯＦＦされてしまう、という問題があった。
【００２３】
上記問題が起こらないようにするには、ワンショット信号の幅をＰ側の半導体スイッチングデバイスＱＴ１がＯＮしてｄＶ／ｄｔが印加されるまでの期間よりも十分長い期間まで伸ばす必要がある。
【００２４】
しかしながら、ワンショット信号の幅を伸ばすと、高圧Ｔｒ１０９ａ、高圧Ｔｒ１０９ｂがＯＮしている期間が長くなり、高圧Ｔｒ１０９ａ、高圧Ｔｒ１０９ｂで消費する電力が増大する、という問題があった。
【００２５】
さらに、Ｐ側の半導体スイッチングデバイスＱＴ１がＯＮして、ｄＶ／ｄｔが印加されるまでの期間（後述の図３に示すＴ２の期間）は、Ｐ側の半導体スイッチングデバイスの種類（電流容量）、インバータ回路などの負荷状況といった外部要因によって異なるため、ワンショット信号の幅を決める設計自由度が低下する、という問題があった。
【００２６】
以下に示す実施の形態では、上記の問題を解決しうる半導体回路について説明する。
【００２７】
＜Ａ−１．構成＞
図１に本発明にかかる半導体回路の基本構成を示す。本回路の構成は、レベルシフト回路を有するインバータ駆動回路にて問題であった、基準電位であるＶＳ変動時の誤動作を防止するレベルシフト回路を有しており、Ｐ側の駆動回路、Ｎ側の駆動回路にて、Ｐ側の半導体スイッチングデバイス７、Ｎ側の半導体スイッチングデバイス８それぞれを駆動する構成となっている。
【００２８】
具体的な構成としては、図１に示すように、ＯＮ駆動信号およびＯＦＦ駆動信号としてのワンショット信号を出力する出力回路としてのワンショット回路１と、ワンショット回路１から出力されるワンショット信号のうち、ＯＮ側のワンショット信号（ＯＮ駆動信号）が入力される高圧Ｔｒ３と、ワンショット回路１から出力されるワンショット信号のうち、ＯＦＦ側のワンショット信号（ＯＦＦ駆動信号）が入力される高圧Ｔｒ４と、高圧Ｔｒ３からのドレイン電流が流れ込むカレントミラー回路１０と、高圧Ｔｒ４からのドレイン電流が流れ込むカレントミラー回路１１と、ＯＮ駆動信号に応答してＯＮ駆動電荷を充電する、第１コンデンサとしてのコンデンサ４０と、ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電する、第２コンデンサとしてのコンデンサ４１と、カレントミラー回路１０から出力される電流に応答して第１トリガー信号を出力する、第１信号発生回路としての信号発生回路２０と、カレントミラー回路１１から出力される電流に応答して第２トリガー信号を出力する、第２信号発生回路としての信号発生回路２１と、第２トリガー信号に応答して、コンデンサ４０におけるＯＮ駆動電荷を放電する、ＯＮ駆動電荷放電回路としての放電回路３０と、第１トリガー信号に応答して、コンデンサ４１におけるＯＦＦ駆動電荷を放電する、ＯＦＦ駆動電荷放電回路としての放電回路３１と、充電されたＯＮ駆動電荷、ＯＦＦ駆動電荷に対応する電圧信号が入力されるＳＲ−ＦＦ６と、ＳＲ−ＦＦ６の出力に応答してスイッチング動作を行う、ハイサイド側半導体スイッチングデバイスとしてのＰ側の半導体スイッチングデバイス７とを備える回路である。
【００２９】
またＮ側の駆動回路は、ＧＮＤを基準電位とする電源５を電源として動作し、Ｎ側の駆動回路は、ＬＩＮからの入力信号のフィルタ処理等を行う信号処理回路２を備えている。また、Ｐ側の駆動回路は、Ｐ側半導体スイッチングデバイスとＮ側スイッチングデバイスの接続点（ＶＳ）を基準電位とするフローティング電源５６を電源として動作する。
【００３０】
カレントミラー回路１０、カレントミラー回路１１に伝達された電流信号は一定の比で減衰され、ハイサイドロジックへ出力される。電流を減衰させることで、誤信号を防止できる。
【００３１】
コンデンサ４０、コンデンサ４１において充電された電荷は、信号発生回路２１、信号発生回路２０において生じる第２トリガー信号、第１トリガー信号に決定されるタイミングで放電される。
【００３２】
＜Ａ−２−１．ＶＳ変動が無い場合の動作＞
図２に、本発明にかかる半導体回路の動作シーケンスを示す。動作説明の為、仮想的にＶＳ電位が変動しない場合の動作波形を同図の一点鎖線で示した。
【００３３】
ＨＩＮから入力される入力信号によって、ＯＮ側／ＯＦＦ側のワンショット信号（パルス信号）を発生させる。ＨＩＮへの入力信号（パルス信号）の、立ち上がりがＯＮ側のワンショット信号（ＯＮ駆動信号）に対応し、立ち下がりがＯＦＦ側のワンショット信号（ＯＦＦ駆動信号）に対応する。
【００３４】
ワンショット信号によって、高圧Ｔｒ３、高圧Ｔｒ４を駆動し、ドレイン電流を発生させる。
【００３５】
発生したそれぞれのドレイン電流は、カレントミラー回路１０、カレントミラー回路１１において一定の比で減衰され、ハイサイドロジックへ出力される。
【００３６】
伝達された電流は、コンデンサ４０、コンデンサ４１それぞれにおいてＯＮ駆動電荷、ＯＦＦ駆動電荷として充電され、電圧信号に変換される（Ｘ１、Ｙ２参照）。
【００３７】
この時、コンデンサ４０、コンデンサ４１それぞれにおけるフィルタ時間は、減衰した電流Ｉ、容量値Ｃ、次段バッファしきい値Ｖとすると、ｔ＝ＣＶ／Ｉで決定される。
【００３８】
コンデンサ４０、コンデンサ４１において充電されたＯＮ駆動電荷、ＯＦＦ駆動電荷は、信号発生回路２１、信号発生回路２０において発生させた第２トリガー信号、第１トリガー信号によって放電されるが、ＯＮ側のコンデンサ４０に充電されたＯＮ駆動電荷を放電するタイミングはＯＦＦ側の信号発生回路２１の第２トリガー信号にて、ＯＦＦ側のコンデンサ４１に充電されたＯＦＦ駆動電荷を放電するタイミングは、ＯＮ側の信号発生回路２０の第１トリガー信号にてそれぞれ決定される（Ｘ２、Ｙ１参照）。
【００３９】
よって、ワンショット信号から、高圧Ｔｒ３、高圧Ｔｒ４を介し、カレントミラー回路１０、カレントミラー回路１１を介して伝達された電流信号が、コンデンサ４０、コンデンサ４１、及び、信号発生回路２０、信号発生回路２１によって、一定のパルス幅をもつＳ（セット）信号とＲ（リセット）信号に変換される。
【００４０】
Ｓ信号、Ｒ信号は、さらにＳＲ−ＦＦ６に入力され、Ｐ側の半導体スイッチングデバイス７を動作させる。
【００４１】
＜Ａ−２−２．変動時の動作＞
次に、本発明にかかる半導体回路が、ＶＳ変動時に発生する変位電流（ドレイン電流）に対して行う動作について説明する。
【００４２】
ＶＳ変動のｄＶ／ｄｔが印加されると、その印加期間中、ＯＮ側の信号発生回路２０、ＯＦＦ側の信号発生回路２１の両方が同時に信号を発する（図２参照）。
【００４３】
ＯＦＦ側の信号発生回路２１が信号を発することによって、ｄＶ／ｄｔ印加中にはＯＮ側のコンデンサ４０に充電されたＯＮ駆動電荷は放電され続けるので、ラッチのＳ信号、Ｒ信号は共にＬＯＷを維持し、つまりｄＶ／ｄｔ印加前の出力状態を保持し続けることになる。
【００４４】
このとき、ＯＦＦ側のコンデンサ４１に充電するカレントミラー回路１１も動作するが、コンデンサ４１でフィルタを構成するので（図２中のＴ１の期間に対応）、次段バッファしきい値Ｖに達しＳＲ−ＦＦ６にＲ信号が伝達するよりも、信号発生回路２０からの第１トリガー信号によりＯＦＦ駆動電荷が放電されるタイミングの方が先である。よって、ｄＶ／ｄｔ印加によりＯＦＦ側のＲ信号がＳＲ−ＦＦ６まで伝達されることはなく、誤動作を抑制することができる。
【００４５】
＜Ａ−２−３．数値例＞
通常時における高圧Ｔｒ３、高圧Ｔｒ４から出力されるドレイン電流を１０ｍＡ、ｄＶ／ｄｔ起因の電流を２ｍＡ、Ｃ＝２ｐＦ、Ｖ＝１０Ｖ、ミラー比＝２０：１とした場合、
通常時のフィルタ能力：ｔ＝ＣＶ／Ｉ＝２ｐ×１０／５００μＡ＝４０ｎｓ
となる。これは通常時の信号伝達遅延には影響ないレベルである。
【００４６】
一方、ｄＶ／ｄｔ印加によるＶＳ変動時では、
変動時のフィルタ能力：ｔ＝ＣＶ／Ｉ＝２ｐ×１０／１００μＡ＝２００ｎｓ
となり、ＳＲ−ＦＦ６にＲ信号が伝達するよりも２００ｎｓ早く、例えば信号発生回路２０からの第１トリガー信号によりコンデンサ４１におけるＯＦＦ駆動電荷を放電し始めることができる。
【００４７】
また、２つの高圧Ｔｒ３、高圧Ｔｒ４の寄生容量、ＯＮ側／ＯＦＦ側のレベルシフト抵抗、ＯＮ側／ＯＦＦ側のバッファしきい値、ＯＮ側／ＯＦＦ側のカレントミラー比の相対バラツキなどによって、ｄＶ／ｄｔが印加された際のＯＮ側の信号発生回路２０、ＯＦＦ側の信号発生回路２１に信号が発生するタイミングにズレが生じた場合であっても、コンデンサ４０、コンデンサ４１で構成されるフィルタ効果によって、ＳＲ−ＦＦ６までＳ信号、Ｒ信号が伝達するには時間的余裕があるので、一定範囲のタイミングズレは許容できる。具体的には、ＯＮ側の信号発生回路２０、ＯＦＦ側の信号発生回路２１にともに発生する信号のズレが上記の２００ｎｓまでであれば許容できる。
【００４８】
カレントミラー回路１０、カレントミラー回路１１におけるミラー比を変更することで、フィルタ時間を所望の値に調整するとともに、小容量で比較的長いフィルタ時間を作ることができる。
【００４９】
通常時のドレイン電流を、ＶＳ変動時に予測される変位電流より十分大きくすることで、通常時における伝達遅延時間への影響を極力小さくするとともに、ｄＶ／ｄｔ印加時のフィルタの効果、具体的には、ＳＲ−ＦＦ６へのＳ信号、Ｒ信号の伝達より先に、ＯＮ駆動電荷、ＯＦＦ駆動電荷の放電を開始する効果、また、ＯＮ側／ＯＦＦ側の伝達系の相対バラツキを許容する効果、を高めることができる。
【００５０】
＜Ａ−３．効果＞
本発明にかかる実施の形態１によれば、半導体回路において、ＯＮ駆動信号に応答してＯＮ駆動電荷を充電する第１コンデンサとしてのコンデンサ４０と、ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電する第２コンデンサとしてのコンデンサ４１と、ＯＮ駆動信号に応答して第１トリガー信号を発生させる第１信号発生回路としての信号発生回路２０と、ＯＦＦ駆動信号に応答して第２トリガー信号を発生させる第２信号発生回路としての信号発生回路２１と、第２トリガー信号に応答して、ＯＮ駆動電荷を放電するＯＮ駆動電荷放電回路としての放電回路３０と、第１トリガー信号に応答して、ＯＦＦ駆動電荷を放電するＯＦＦ駆動電荷放電回路としての放電回路３１とを備えることで、ワンショット信号が高圧Ｔｒ３、高圧Ｔｒ４に入力されている期間を超えて、ｄＶ／ｄｔが印加された場合であっても、外部要因に左右されることなく、Ｐ側の半導体スイッチングデバイス７の誤動作を防止することができる。
【００５１】
また、本発明にかかる実施の形態１によれば、半導体回路において、第１コンデンサとしてのコンデンサ４０および第２コンデンサとしてのコンデンサ４１は、電流値Ｉ、容量値Ｃ、次段バッファしきい値Ｖとすると、期間ｔ＝ＣＶ／Ｉで、ＯＮ駆動電荷またはＯＦＦ駆動電荷を充電することで、コンデンサ４０、コンデンサ４１においてフィルタを構成し、Ｓ信号、Ｒ信号がＳＲ−ＦＦ６に伝達されるよりも早いタイミングで、信号発生回路２１、信号発生回路２０からの第１トリガー信号、第２トリガー信号によりＯＮ駆動電荷、ＯＦＦ駆動電荷を放電でき、Ｐ側の半導体スイッチングデバイス７の誤動作を防止することができる。
【００５２】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図３に、実施の形態１における信号発生回路２０、信号発生回路２１に代わり、第１信号発生回路、第２信号発生回路としての信号発生抵抗２２、信号発生抵抗２３を備え、さらに、放電回路３０、放電回路３１に代わり、ＯＮ駆動電荷放電回路、ＯＦＦ駆動電荷放電回路としての放電用ＮＭＯＳ３２（Ｎ−Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、放電用ＮＭＯＳ３３を備えた半導体回路の基本構成を示す。
【００５３】
本回路の構成は、信号発生抵抗２２、信号発生抵抗２３を用いて信号発生を行うため、カレントミラー回路１０、カレントミラー回路１１から伝達された電流と、信号発生抵抗２２、信号発生抵抗２３における抵抗値とによって、簡易的なパルス信号を発生させる事が可能である。
【００５４】
また、放電素子にＮＭＯＳＦＥＴを用いることにより、放電のタイミングを簡易に設定でき、回路も簡素化できる。
【００５５】
図４に、実施の形態１における信号発生回路２０、信号発生回路２１に代わり、第１信号発生回路、第２信号発生回路としてのツェナーＤｉ２４（ダイオード）、ツェナーＤｉ２５を備え、さらに、放電回路３０、放電回路３１に代わり、放電用ＮＭＯＳ３２、放電用ＮＭＯＳ３３を備えた半導体回路の基本構成を示す。
【００５６】
本回路の構成は、ツェナーＤｉ２４、ツェナーＤｉ２５を用いて信号発生を行うため、カレントミラー回路１０、カレントミラー回路１１から伝達された電流によって一定の電圧信号を発生させる事ができる。また、回路を簡素化できる。
【００５７】
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
図５に、実施の形態２（図３）におけるＰ側の半導体スイッチングデバイス７、Ｎ側の半導体スイッチングデバイス８に代わり、ＳｉＣ還流Ｄｉを備えたＰ側の半導体スイッチングデバイス５０、Ｎ側の半導体スイッチングデバイス５１を備えた半導体回路の基本構成を示す。
【００５８】
このような構成とすることで、高耐熱・高放熱性により、半導体モジュールの小型化が可能となる。
【００５９】
また図６に、実施の形態２（図３）におけるＰ側の半導体スイッチングデバイス７、Ｎ側の半導体スイッチングデバイス８に代わり、ＳｉＣＭＯＳＦＥＴを備えたＰ側の半導体スイッチングデバイス５２、Ｎ側の半導体スイッチングデバイス５３を備えた半導体回路の基本構成を示す。
【００６０】
このような構成とすることで、ＳｉＣＭＯＳＦＥＴにより低損失が実現でき、高効率化による小型化が可能となる。
【００６１】
さらに図７に、実施の形態２（図３）におけるＰ側の半導体スイッチングデバイス７、Ｎ側の半導体スイッチングデバイス８に代わり、ＳｉＣ還流Ｄｉ、ＳｉＣＭＯＳＦＥＴをともに備えたＰ側の半導体スイッチングデバイス５４、Ｎ側の半導体スイッチングデバイス５５を備えた半導体回路の基本構成を示す。
【００６２】
このような構成とすることで、高耐熱・高放熱性により、半導体モジュールの小型化が可能となる。また、ＳｉＣＭＯＳＦＥＴにより低損失が実現でき、高効率化による小型化が可能となる。
【００６３】
＜Ｄ．実施の形態４＞
＜Ｄ−１．構成＞
図８に、複数相の半導体スイッチングデバイスを駆動する構成を示す。図に示すようにこの半導体スイッチングデバイスは複数の相を有しており、Ｐ側の半導体スイッチングデバイス７ｕ、Ｐ側の半導体スイッチングデバイス７ｖ、Ｐ側の半導体スイッチングデバイス７ｗと、Ｎ側の半導体スイッチングデバイス８ｕ、Ｎ側の半導体スイッチングデバイス８ｖ、Ｎ側の半導体スイッチングデバイス８ｗとを備える。
【００６４】
このように構成することで、ＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）などでの基板配線の簡素化・小型化が可能となる。
【００６５】
＜Ｅ．実施の形態５＞
＜Ｅ−１．構成＞
図９に、実施の形態１（図１）に示す構成に加えて、Ｄ−ＦＦ９（Ｄｅｌａｙ−ｔｙｐｅ Ｆｌｉｐ Ｆｌｏｐ）を有する半導体回路を示す。
【００６６】
本回路の構成は、ＯＮ側／ＯＦＦ側の信号発生回路２０、信号発生回路２１のＮＯＲを取った信号の立ち上がりタイミングでＰ側の半導体スイッチングデバイス７、Ｎ側の半導体スイッチングデバイス８を動作させる。すなわち、Ｄ−ＦＦ９のｃｌｏｃｋタイミングを、ワンショット信号の立ち下がりタイミングに合わせる。
【００６７】
ＶＳ変動が生じるタイミングとワンショット信号のタイミングとをずらすことで、高圧Ｔｒ３、高圧Ｔｒ４が確実に双方ＯＦＦしているタイミングで、ｄＶ／ｄｔが印加されるようにする。
【００６８】
これにより、ｄＶ／ｄｔ印加時、ＯＮ側／ＯＦＦ側の高圧Ｔｒ３、高圧Ｔｒ４に流れるそれぞれの変位電流値を同一にできるので、ｄＶ／ｄｔによるＯＮ、ＯＦＦ同時発生信号のタイミングずれを防止し、確実に誤動作を防止する効果を持つ。
【００６９】
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【符号の説明】
【００７０】
１ ワンショット回路、２ 信号処理回路、３，４，１０９ａ，１０９ｂ 高圧Ｔｒ、５ 電源、６，１０４ ＳＲ−ＦＦ、７，７ｕ〜７ｗ，８，８ｕ〜８ｗ，５０〜５５，ＱＴ１，ＱＢ１ 半導体スイッチングデバイス、９ Ｄ−ＦＦ、１０，１１ カレントミラー回路、２０，２１ 信号発生回路、２２，２３ 信号発生抵抗、２４，２５ ツェナーＤｉ、３０，３１ 放電回路、３２，３３ 放電用ＮＭＯＳ、４０，４１ コンデンサ、５６ フローティング電源、Ｒａ，Ｒｂ 抵抗、１０５ インバータ。
【特許請求の範囲】
【請求項１】
ＯＮ駆動信号またはＯＦＦ駆動信号を出力する出力回路と、
前記ＯＮ駆動信号に応答してＯＮ駆動電荷を充電する第１コンデンサと、
前記ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電する第２コンデンサと、
前記ＯＮ駆動信号に応答して第１トリガー信号を発生させる第１信号発生回路と、
前記ＯＦＦ駆動信号に応答して第２トリガー信号を発生させる第２信号発生回路と、
前記第２トリガー信号に応答して、前記ＯＮ駆動電荷を放電するＯＮ駆動電荷放電回路と、
前記第１トリガー信号に応答して、前記ＯＦＦ駆動電荷を放電するＯＦＦ駆動電荷放電回路とを備える、
半導体回路。
【請求項２】
前記第１コンデンサおよび前記第２コンデンサは、電流値Ｉ、容量値Ｃ、次段バッファしきい値Ｖとすると、期間ｔ＝ＣＶ／Ｉで、前記ＯＮ駆動電荷または前記ＯＦＦ駆動電荷を充電する、
請求項１に記載の半導体回路。
【請求項３】
前記第１信号発生回路および第２信号発生回路は、信号発生抵抗である、
請求項１または２に記載の半導体回路。
【請求項４】
前記第１信号発生回路および第２信号発生回路は、ツェナーＤｉである、
請求項１または２に記載の半導体回路。
【請求項５】
前記ＯＮ駆動電荷放電回路およびＯＦＦ駆動電荷放電回路は、ＮＭＯＳＦＥＴである、
請求項１〜４のいずれかに記載の半導体回路。
【請求項６】
充電された前記ＯＮ駆動電荷および前記ＯＦＦ駆動電荷に応答して動作する、ＳＲ−ＦＦと、
前記ＳＲ−ＦＦの出力と、前記第１トリガー信号および前記第２トリガー信号のＮＯＲ出力とが入力されるＤ−ＦＦとをさらに備える、
請求項１〜５のいずれかに記載の半導体回路。
【請求項７】
前記請求項１〜６のいずれか１項に記載の半導体回路と、
該半導体回路における充電された前記ＯＮ駆動電荷および前記ＯＦＦ駆動電荷に応答して動作するハイサイド側半導体スイッチングデバイスとを備える、
半導体装置。
【請求項８】
前記ハイサイド側半導体スイッチングデバイスは、ワイドバンドギャップ半導体還流Ｄｉを備える、
請求項７に記載の半導体装置。
【請求項９】
前記ハイサイド側半導体スイッチングデバイスは、ワイドバンドギャップ半導体ＭＯＳＦＥＴを備える、
請求項７または８に記載の半導体装置。
【請求項１０】
前記ハイサイド側半導体スイッチングデバイスは、複数の相を備える、
請求項７〜９のいずれかに記載の半導体装置。
【請求項１】
ＯＮ駆動信号またはＯＦＦ駆動信号を出力する出力回路と、
前記ＯＮ駆動信号に応答してＯＮ駆動電荷を充電する第１コンデンサと、
前記ＯＦＦ駆動信号に応答してＯＦＦ駆動電荷を充電する第２コンデンサと、
前記ＯＮ駆動信号に応答して第１トリガー信号を発生させる第１信号発生回路と、
前記ＯＦＦ駆動信号に応答して第２トリガー信号を発生させる第２信号発生回路と、
前記第２トリガー信号に応答して、前記ＯＮ駆動電荷を放電するＯＮ駆動電荷放電回路と、
前記第１トリガー信号に応答して、前記ＯＦＦ駆動電荷を放電するＯＦＦ駆動電荷放電回路とを備える、
半導体回路。
【請求項２】
前記第１コンデンサおよび前記第２コンデンサは、電流値Ｉ、容量値Ｃ、次段バッファしきい値Ｖとすると、期間ｔ＝ＣＶ／Ｉで、前記ＯＮ駆動電荷または前記ＯＦＦ駆動電荷を充電する、
請求項１に記載の半導体回路。
【請求項３】
前記第１信号発生回路および第２信号発生回路は、信号発生抵抗である、
請求項１または２に記載の半導体回路。
【請求項４】
前記第１信号発生回路および第２信号発生回路は、ツェナーＤｉである、
請求項１または２に記載の半導体回路。
【請求項５】
前記ＯＮ駆動電荷放電回路およびＯＦＦ駆動電荷放電回路は、ＮＭＯＳＦＥＴである、
請求項１〜４のいずれかに記載の半導体回路。
【請求項６】
充電された前記ＯＮ駆動電荷および前記ＯＦＦ駆動電荷に応答して動作する、ＳＲ−ＦＦと、
前記ＳＲ−ＦＦの出力と、前記第１トリガー信号および前記第２トリガー信号のＮＯＲ出力とが入力されるＤ−ＦＦとをさらに備える、
請求項１〜５のいずれかに記載の半導体回路。
【請求項７】
前記請求項１〜６のいずれか１項に記載の半導体回路と、
該半導体回路における充電された前記ＯＮ駆動電荷および前記ＯＦＦ駆動電荷に応答して動作するハイサイド側半導体スイッチングデバイスとを備える、
半導体装置。
【請求項８】
前記ハイサイド側半導体スイッチングデバイスは、ワイドバンドギャップ半導体還流Ｄｉを備える、
請求項７に記載の半導体装置。
【請求項９】
前記ハイサイド側半導体スイッチングデバイスは、ワイドバンドギャップ半導体ＭＯＳＦＥＴを備える、
請求項７または８に記載の半導体装置。
【請求項１０】
前記ハイサイド側半導体スイッチングデバイスは、複数の相を備える、
請求項７〜９のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１３０２０９（Ｐ２０１２−１３０２０９Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２８１５４８（Ｐ２０１０−２８１５４８）
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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