半導体基体の欠陥低減方法及び薄膜トランジスタの製造方法
【課題】酸化物半導体のヒステリシス特性を改善する方法を提供する。
【解決手段】酸化物半導体からなる半導体基体を、水素プラズマ又は水素ラジカルに曝した後、半導体基体を水蒸気雰囲気に曝すことにより、半導体基体の欠陥を低減する。
【解決手段】酸化物半導体からなる半導体基体を、水素プラズマ又は水素ラジカルに曝した後、半導体基体を水蒸気雰囲気に曝すことにより、半導体基体の欠陥を低減する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基体の欠陥低減方法及び薄膜トランジスタの製造方法に係わる。具体的には、酸化物半導体のトランスファ特性の改善方法と、トランスファ特性が改善された薄膜トランジスタの製造方法に係る。
【背景技術】
【０００２】
薄膜トランジスタとして、スパッタ等の低温成膜技術を用いて、酸化物半導体、例えば、ＺｎＯ、ＳｎＯ２、ＩＴＯ（酸化インジウム錫）、ＩＧＺＯ（インジウムガリウム亜鉛複合酸化物）等による薄膜トランジスタが開発されている（例えば、特許文献１、特許文献２参照）。これら酸化物半導体を用いた薄膜トランジスタは、次世代型液晶大面積ディスプレイデバイス、高機能ＥＬ（Electro Luminescence）ディスプレイデバイスの駆動素子として注目されている。このように、酸化物半導体を用いた薄膜トランジスタ産業は、今後大きな市場に成長する可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−３０２５２０号公報
【特許文献２】特開２００３−２９８０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の酸化物半導体を用いた薄膜トランジスタの場合には、ゲート電圧の印加方向によりドレイン電流が変化するヒステリシス特性が発生し、安定な回路を構成することが困難である。このヒステリシス特性の発生は、酸化物半導体基体の組成の不均一性に起因すると考えられている。このため、安定な回路を構成するためには、酸化物半導体の不均一な組成による欠陥を低減し、酸化物半導体のトランスファ特性を改善する必要がある。
【０００５】
上述した問題の解決のため、本発明においては、酸化物半導体のトランスファ特性の改善が可能な半導体基体の欠陥低減方法、及び、酸化物半導体のトランスファ特性が改善された薄膜トランジスタを提供するものである。
【課題を解決するための手段】
【０００６】
本発明の半導体基体の欠陥低減方法は、酸化物半導体からなる半導体基体を、水素プラズマ又は水素ラジカルに曝した後、半導体基体を水蒸気雰囲気に曝すことを特徴とする。
【０００７】
また、本発明の薄膜トランジスタの製造方法は、酸化物半導体からなる半導体層を有する薄膜トランジスタを形成する工程と、半導体層を水素プラズマ又は水素ラジカルに曝す工程と、半導体層を水蒸気雰囲気に曝す工程ことを特徴とする。
【０００８】
本発明の半導体基体の欠陥低減方法及び薄膜トランジスタの製造方法では、上記水素プラズマ又は水素ラジカル処理の後、水蒸気雰囲気に曝す処理を行うことにより、酸化物半導体の還元処理した後、緩やかに水蒸気熱酸化させる。この処理により、酸化物半導体に均一な酸素欠損を形成し、トランスファ特性を改善することができる。
【発明の効果】
【０００９】
本発明によれば、トランスファ特性の改善が可能な半導体基体の欠陥低減方法、及び、トランスファ特性に優れる薄膜トランジスタを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の半導体基体の欠陥低減方法に係る薄膜トランジスタのトランスファ特性を示す図である。
【図２】本発明の薄膜トランジスタの製造方法の実施の形態に係る薄膜トランジスタの概略構成図である。
【図３】本発明の薄膜トランジスタの製造方法の実施の形態に係る薄膜トランジスタの概略構成図である。
【図４】本発明の薄膜トランジスタの製造方法の実施の形態に係る薄膜トランジスタの概略構成図である。
【図５】本発明の実施例１に係る薄膜トランジスタのトランスファ特性を示す図である。
【図６】本発明の実施例２に係る薄膜トランジスタのトランスファ特性を示す図である。
【図７】本発明の実施例３に係る薄膜トランジスタのトランスファ特性を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について説明する。
本発明の実施の形態に係る半導体基体の欠陥低減方法は、酸化物半導体からなる半導体基体に対し、水素プラズマ又は水素ラジカルを含む雰囲気中に曝す処理を行う。更に、水素プラズマ又は水素ラジカル処理の後、半導体基体を水蒸気を含む雰囲気中に曝す処理、いわゆる水蒸気熱処理を行う。
【００１２】
一般的に酸化物半導体の導電性は、酸化物の組成の僅かな乱れによる酸素欠損による作用と考えられている。これは、一般的に知られている酸化物半導体であるＺｎＯ（酸化亜鉛）、ＩＴＯ（酸化インジウム錫）、ＩＧＺＯ（インジウムガリウム亜鉛複合酸化物）等に共通した作用と考えられている。
【００１３】
酸化物半導体において、酸素欠損部分は、酸素が少ないため還元状態である。この酸素欠損による還元状態を利用することにより、酸化物半導体がシリコンのような導電性を有すると考えられる。
通常、酸化物半導体を用いてスパッタリング法等で半導体薄膜を形成した場合には、組成の不均一な膜が形成される。従って、酸化物半導体基体には、部分的に酸素欠損が存在しない絶縁性の高い部位が形成される。この絶縁性部位は、半導体基体に電圧を印加した際に帯電しやすい。
【００１４】
半導体基体内で、微小な絶縁性部位に電荷が帯電していると、電位を持って電界を発生する。この絶縁部の電荷は、短時間で帯電又は放電する。そして、トランスファ特性において、ゲート電圧の印加によりドレイン電流が大きく変化する時間内に、絶縁部が帯電又は放電することでトランジスタの特性を変化させる。このように、絶縁部の帯電又は放電が、ヒステリシス特性の発生原因と考えられる。
【００１５】
図１に、酸化物半導体を用いた薄膜トランジスタのトランスファ特性の一例を示す。この図１に示す各トランスファ特性は、後述の実施例１において示す薄膜トランジスタの初期状態のトランスファ特性Ａ、水素プラズマ処理又は水素ラジカル処理後のトランスファ特性Ｂ、及び、水蒸気熱処理後のトランスファ特性Ｃである。
酸化物半導体の初期状態は、図１のＡに示すトランスファ特性を有する。このように、酸化物半導体を用いた薄膜トランジスタにはヒステリシス特性が生じる。
【００１６】
本実施の形態の半導体基体の欠陥低減方法では、上述の特性を有する酸化物半導体基体に対して、水素プラズマ処理又は水素ラジカル処理を行う。水素プラズマ処理又は水素ラジカル処理を行うことにより、酸化物半導体基体の還元処理を行う。
【００１７】
スパッタ等により形成されている酸化物半導体基体の全体に、水素プラズマ処理又は水素ラジカル処理による強力な還元処理を行い、多量の酸素欠損を一様に発生させる。この処理により、形成時に酸化物半導体基体内の絶縁性部位にも、他の部位と同じ様に酸素欠損が発生する。このため、酸化物半導体基体全体の導電性が向上し、電圧を印加した際の電流量が増加する。
【００１８】
水素プラズマ処理又は水素ラジカル処理を行った後の酸化物半導体は、図１中のＢに示すトランスファ特性を有する。このように、水素プラズマ処理又は水素ラジカル処理により、酸素欠損を一様に発生させた酸化物半導体基体では、導電性が大きく向上し、さらに、印加するゲート電圧に係わらず一定の大きなドレイン電流値を示す。
【００１９】
また、本実施の形態の半導体基体の欠陥低減方法では、水素プラズマ処理又は水素ラジカル処理の後、半導体基体を水蒸気を含む雰囲気中に曝す処理、いわゆる水蒸気熱処理を行う。水素プラズマ処理又は水素ラジカル処理により酸素欠損を発生させた後に水蒸気熱処理を行うことにより、酸化物半導体基体を緩やかに酸化させる。
還元処理後の酸化物半導体基体を緩やかに酸化することで、酸化物半導体基体内の酸素欠損を減少させる。酸化物半導体基体に発生した多量の酸素欠損を低減させることにより、酸化物半導体基体全体の導電性を制御する改質を行う。
【００２０】
水素プラズマ処理又は水素ラジカル処理を行った後、水蒸気熱処理を行った酸化物半導体は、図１中のＣに示すトランスファ特性を有する。
図１中のＡに示すトランスファ特性を有する初期状態の酸化物半導体がヒステリシス特性を有しているのに対し、図１中のＣに示す水蒸気熱処理を行った酸化物半導体のトランスファ特性は、ヒステリシスが殆ど無い優れた特性を有している。
また、図１中のＢに示す還元処理により多量の酸素欠損が一様に発生した酸化物半導体基体のトランスファ特性では、オンオフ比が小さくトランジスタとして使用することができない。
これに対して水蒸気熱処理を行った酸化物半導体は、水蒸気熱処理により、酸素欠損が減少し、ドレイン電流が低下する。また、ゲート電圧の変化により急峻なドレイン電流の変化が起きる。このため、ゲート電圧の変化によるドレイン電流の変化大きく、オンオフ比の大きなトランジスタ特性が得られる。
【００２１】
上述のように、水素プラズマ処理又は水素ラジカル処理を行うことにより、例えばスパッタで形成される初期膜が不均一であり、部分的に絶縁性の高い部位が形成される酸化物半導体薄膜においても、酸素欠損を一様に発生させて絶縁性部位と他の部位との酸素欠損を同様にすることができる。これにより、絶縁性の高い部位を、酸化物半導体基体からなくすことができる。さらに、水素プラズマ処理又は水素ラジカル処理後に、水蒸気熱処理を行うことにより酸素欠損を減少させ、酸化物半導体基体に所望のトランスファ特性を付与することができる。このため、ヒステリシス特性の発生の原因と考えられている絶縁性部位を無くし、酸化物半導体基体の欠陥を低減してトランスファ特性を改善することができる。
【００２２】
本実施の形態においては、水素プラズマ処理又は水素ラジカル処理と、水蒸気熱処理を組み合わせることにより、半導体基体の温度を１５０℃以上に設定することが好ましい。
水素プラズマ処理又は水素ラジカル処理では、高エネルギー水素を生成するので、半導体基体の基板温度によらず、例えば常温であっても酸化物半導体中に水素を導入することが可能である。このため、水素プラズマ又は水素ラジカル処理における半導体基体の基板温度は、任意の温度に設定することができる。
但し、水素プラズマ処理又は水素ラジカル処理を１５０℃以上で行うことにより、酸化物半導体基体内への水素の拡散速度が向上する。例えば、ボトムゲート型の薄膜トランジスタの動作は、酸化物半導体層のゲート電極側を主として行われる。しかし、水素プラズマ処理又は水素ラジカル処理は、酸化物半導体層のゲート電極形成側の面と反対側の面から行われる。このとき、常温の場合では水素が酸化物半導体層内で、ゲート電極形成側への充分な拡散が難しい。そこで、基体温度を１５０℃以上とすることにより、ゲート電極形成側へ充分に水素を拡散させることができる。
【００２３】
また、水素プラズマ処理又は水素ラジカル処理では、通常の処理装置の機能上及び酸化物半導体の特性上、半導体基体の温度を３００℃以下に設定する。
【００２４】
水蒸気熱処理における半導体基体の温度は１００℃以上であり、特に、１５０℃以上とすることが好ましい。半導体基体の温度が１００℃以上であれば、半導体素子として使用できるレベルの電気伝導度が得られる。また、水蒸気を含むガス雰囲気の水蒸気分圧は、１気圧以上で飽和水蒸気圧以下となる。このため、水蒸気熱処理での基体温度を高くする程、反応性が高まる。このため、水蒸気熱処理における半導体基体の温度を１５０℃以上とすることにより、酸化物半導体基体の改質において反応性を高めることができる。
【００２５】
また、水蒸気熱処理では、通常の処理装置の機能上及び酸化物半導体の特性上、半導体基体の温度を３００℃以下に設定する。
【００２６】
次に、上述の半導体基体の欠陥低減方法を用いた薄膜トランジスタの製造方法について説明する。図２に本実施の形態の製造方法に係るトップコンタクト構造の薄膜トランジスタの概略構成図を示す。
【００２７】
図２に示すトップコンタクト構造の薄膜トランジスタ１０は、基体１１上に設けられたゲート電極１２、ゲート電極１２を被覆するゲート絶縁膜１３、ゲート絶縁膜１３上に設けられた半導体層１４、及び、半導体層１４に設けられたソースドレイン電極からなる。
【００２８】
次に、図２に示す薄膜トランジスタ１０の製造方法について説明する。
まず、基体１１上にゲート電極１２を形成する。基体としては、表面に熱酸化膜を形成したシリコンウエハ等を用いることができる。また、ゲート電極１２は、Ａｌ，Ｔａ，Ｃｕ，Ａｇ，Ａｕ，Ｐｔ等の金属材料をスパッタリングや蒸着法などにより薄膜した後、所望のパターニングにより形成する。
【００２９】
次に、ゲート電極１２上にゲート絶縁膜１３を被覆する。ゲート絶縁膜１３は、無機材料、有機材料等の種々の絶縁性材料を用いた蒸着法やスパッタリング、又は、ゲート電極１２の陽極酸化等により形成する。
【００３０】
ゲート絶縁膜１３上に、上述の酸化物半導体からなる半導体層１４を形成する。半導体層１４は、上述のスパッタリング等を用いて、ＺｎＯ（酸化亜鉛）、ＩＴＯ（酸化インジウム錫）及びＩＧＺＯ（インジウムガリウム亜鉛複合酸化物）等の酸化物半導体を成膜することにより形成する。
【００３１】
次に、半導体層１４上に、ソースドレイン電極１５を形成する。ソースドレイン電極１５は、上述のゲート電極１２と同様に、Ａｌ，Ｔａ，Ｃｕ，Ａｇ，Ａｕ，Ｐｔ等の金属材料をスパッタリングや蒸着法などによる薄膜後、所望のパターニングにより形成する。
【００３２】
次に、半導体層１４に対して、上述の半導体基体の欠陥低減方法と同様に、水素プラズマ又は水素ラジカルを含む雰囲気中に曝す処理を行った後、半導体基体を水蒸気を含む雰囲気中に曝す処理を行う。
このように、酸化物半導体からなる半導体層を有する薄膜トランジスタを形成した後、酸化物半導体層に水素プラズマ又は水素ラジカル処理と、水蒸気熱処理を行う。
【００３３】
次に、本実施の形態の製造方法に係るボトムコンタクト構造の薄膜トランジスタの概略構成図を図３に示す。
図３に示すボトムコンタクト構造の薄膜トランジスタは、上述のトップコンタクト構造の薄膜トランジスタと同様の工程で、基体１１上にゲート電極１２及びゲート絶縁膜１３を形成する。そして、ゲート絶縁膜１３上に、ソースドレイン電極１５を形成する。さらに、ソースドレイン電極１５上に酸化物半導体からなる半導体層１４を形成する。
ソースドレイン電極１５及び半導体層１４は、上述のトップコンタクト構造の薄膜トランジスタと同様の方法により形成することができる。
そして、酸化物半導体からなる半導体層を有する薄膜トランジスタを形成した後、上述の半導体基体の欠陥低減方法と同様に、水素プラズマ又は水素ラジカルを含む雰囲気中に曝す処理、及び、半導体基体を水蒸気を含む雰囲気中に曝す処理を行う。
【００３４】
次に、本実施の形態の製造方法に係るトップゲート型の薄膜トランジスタの概略構成図を図４に示す。
図４に示すトップゲート型の薄膜トランジスタは、基体１１上にソースドレイン電極１５が形成され、ソースドレイン電極１５を被覆して酸化物半導体からなる半導体層１４が形成されている。そして、半導体層１４上にゲート絶縁膜１３を介してゲート電極１２が形成されている。
【００３５】
図４に示すトップゲート型の薄膜トランジスタに、上述のトップコンタクト構造の薄膜トランジスタと同様の手法を用いて、基体１１上にソースドレイン電極１５を形成し、形成したソースドレイン電極１５上に半導体層１４を形成する。そして、形成した半導体層１４に対して、半導体基体の欠陥低減方法と同様に、水素プラズマ又は水素ラジカルを含む雰囲気中に曝す処理を行った後、半導体基体を水蒸気を含む雰囲気中に曝す処理を行う。そして、処理後の半導体層１４上にゲート絶縁膜１３及びゲート電極１２を形成する。
【００３６】
上述のように、酸化物半導体からなる半導体層を形成した後、上述の水素プラズマ処理又は水素ラジカル処理、及び、水蒸気熱処理を行う。この処理により、上述の半導体基体の欠陥低減方法と同様に、酸化物半導体層中の酸素欠損を減少させ、薄膜トランジスタに所望のトランスファ特性を付与することができる。
従って、トランスファ特性に優れた薄膜トランジスタを製造することができる。
【実施例】
【００３７】
以下、実際に、酸化物半導体を用いて薄膜トランジスタを作製し、上述の欠陥低減方法による薄膜トランジスタのトランスファ特性の変化を評価した。
（実施例１）
〔薄膜トランジスタの作製〕
Ａｌ電極上に厚さ３００ｎｍのＳｉＯ２からなるゲート絶縁膜を酸素ガスを用いたＲＦスパッタ法によって形成した。そして、このゲート絶縁膜上に、厚さ２５ｎｍのＩＧＺＯ膜からなる酸化物半導体層を形成した。ＩＧＺＯ膜は、常温下のＲＦスパッタ法で酸素、アルゴン混合ガスを用いて形成した。さらに、酸化物半導体層上に、Ｔｉのソースドレイン電極を形成した。その後、厚さ１００ｎｍのＳｉＯ２からなる保護層を酸素、アルゴン混合ガスを用いてＲＦスパッタ法によって形成した。
以上の方法により、Ｗ／Ｌ＝１０μｍ／１０μｍのボトムゲート、トップコンタクト構造の薄膜トランジスタを試料として作製した。
【００３８】
作製した薄膜トランジスタを、３００℃の大気加熱で１時間処理した後、動作を確認した。この薄膜トランジスタは、図５にＡで示すトランスファ特性に示すように、ゲート電圧印加の方向によってドレイン電流が変化する顕著なヒステリシス特性が見られた。これは、上述のように、ＩＧＺＯ膜内で絶縁性部位の存在による電荷の不均一な弱い帯電及び放電が生じているためと考えられる。
【００３９】
〔水素プラズマ処理又は水素ラジカル処理〕
作製した薄膜トランジスタに、２５０℃、ガス圧２Ｐａ、ＲＦ出力１００Ｗで２分間、ＲＦ水素プラズマ処理を行いＩＧＺＯ膜を還元した。
水素プラズマ処理後の薄膜トランジスタは、図５にＢで示すトランスファ特性に示すように、ＩＧＺＯ膜伝導率は３２Ｓ／ｃｍに増大し顕著な還元効果が見られた。これは、還元処理により多量の酸素欠損を一様に発生させたことにより、ドレイン電流が大きくなったと考えられる。また、印加するゲート電圧に係わらず一定のドレイン電流値を示し、オンオフ比が小さくなった。
【００４０】
〔水蒸気熱処理〕
水素プラズマ処理後、薄膜トランジスタを、３５０℃、１気圧で３時間、水蒸気雰囲気に曝し、ＩＧＺＯ膜の酸化処理を行った。
水蒸気熱処理後の薄膜トランジスタは、図５にＣで示すトランスファ特性に示すように、ヒステリシス電圧幅０．１Ｖ以下のトランスファ特性が得られた。
図５中のＡに示すトランスファ特性を有する初期状態の薄膜トランジスタでは、１Ｖ程度のヒステリシス電圧幅を有しているのに対し、水蒸気熱処理を行った後では、０．１Ｖ以下のヒステリシスが殆ど無い優れたトランスファ特性を有する薄膜トランジスタとすることができた。
これは、水素プラズマ処理後に水蒸気熱処理を行い、酸化物半導体層中の不均一な絶縁部位が減少して欠陥が低減したことにより、ヒステリシス幅を低減することができたことを示している。
【００４１】
〔環境試験〕
水蒸気熱処理後の薄膜トランジスタを室温（２５℃）において、大気中に３週間放置する、薄膜トランジスタの環境試験を行った。
ＩＧＺＯ膜は水を吸着しやすい材料であるため、水蒸気熱処理後のＩＧＺＯ膜には、水蒸気暴露による水の吸着が大きい。このため、大気中に放置することにより、吸着による水を取り除いたＩＧＺＯ膜の特性を評価した。
３週間放置後の薄膜トランジスタについて、トランスファ特性を評価したところ、水蒸気熱処理後の薄膜トランジスタからの特性の変化は見られなかった。
【００４２】
さらに、水蒸気熱処理後の薄膜トランジスタに対して、ＶＤ＝ＶＧ＝１５Ｖ、１０００ｓのストレス試験を施した。ストレス試験後の薄膜トランジスタは、図５にＤで示すトランスファ特性のように、ＶＧ＝１０Ｖでの電流が４．５×１０−７Ａから２．３×１０−７Ａに低下したものの、ストレス試験前の薄膜トランジスタとサブスレショルド特性は変らなかった。従って、水素プラズマ処理後に水蒸気熱処理を行った薄膜トランジスタでは、ストレス試験後においても安定した半導体特性を保持している結果が得られた。
【００４３】
従って、実施例１の結果から、上述の水素プラズマ処理後に水蒸気熱処理を行うことにより、ＩＧＺＯ膜において、酸素欠損を一様に発生させ、ヒステリシス特性の発生の原因と考えられている絶縁性部位を無くし、酸化物半導体基体の欠陥を低減してトランスファ特性を改善することができた。このため、酸化物半導体層に上述の欠陥低減処理を用いることにより、トランスファ特性に優れた薄膜トランジスタを作製することができた。
【００４４】
（実施例２）
〔薄膜トランジスタの作製〕
上述の実施例１と同様に、実施例２の薄膜トランジスタを作製した。
作製した薄膜トランジスタを、実施例１と同様の条件において測定した。図６にＡで示すトランスファ特性に示すように、ヒステリシス特性が見られた。
【００４５】
〔水素プラズマ処理又は水素ラジカル処理〕
作製した薄膜トランジスタに、実施例１と同じ条件でＲＦ水素プラズマ処理を行い、ＩＧＺＯ膜を還元した。
水素プラズマ処理後の薄膜トランジスタは、図６にＢで示すトランスファ特性に示すように、ＩＧＺＯ膜の伝導率が増大し顕著な還元効果が見られた。また、オンオフ比が小さくなった。この結果から、還元処理によりＩＧＺＯ膜に多量の酸素欠損を、一様に発生させたと考えられる。
【００４６】
〔水蒸気熱処理〕
水素プラズマ処理後、薄膜トランジスタを、１５０℃、ガス圧４．７×１０５Ｐａで３時間、水蒸気雰囲気に曝し、ＩＧＺＯ膜の酸化処理を行った。
水蒸気熱処理後の薄膜トランジスタは、図６にＣで示すトランスファ特性に示すように、Ａで示す初期状態の薄膜トランジスタに比べて、ヒステリシス幅を低減することができた。
この結果から、水素プラズマ処理後に水蒸気熱処理を行うことにより、半導体基体中の欠陥を低減することができ、ヒステリシスが殆ど無い優れたトランスファ特性を有する薄膜トランジスタとすることができた。
【００４７】
（実施例３）
上述の実施例１と同様に、実施例３の薄膜トランジスタを作製した。
作製した薄膜トランジスタを、実施例１と同様の条件において測定した。図７にＡで示すトランスファ特性に示すように、ヒステリシス特性が見られた。
【００４８】
〔水素プラズマ処理又は水素ラジカル処理〕
作製した薄膜トランジスタに、１５０℃、ガス圧２Ｐａ、ＲＦ出力１００Ｗで２分間、ＲＦ水素プラズマ処理を行い、ＩＧＺＯ膜を還元した。
水素プラズマ処理後の薄膜トランジスタは、図７にＢで示すトランスファ特性に示すように、ＩＧＺＯ膜の伝導率が増大し顕著な還元効果が見られた。この結果から、水素プラズマ処理における基体温度を１５０℃としたとき、ＩＧＺＯ膜に還元処理による多量の酸素欠損を発生させることができる
【００４９】
〔水蒸気熱処理〕
水素プラズマ処理後、薄膜トランジスタを、１５０℃、ガス圧４．７×１０５Ｐａで３時間、水蒸気雰囲気に曝し、ＩＧＺＯ膜の酸化処理を行った。
水蒸気熱処理後の薄膜トランジスタは、図７にＣで示すトランスファ特性に示すように、Ａで示す初期状態の薄膜トランジスタのヒステリシス電圧幅は０．５Ｖと小さかったものの、ヒステリシス幅を低減することができた。さらに、ドレイン電流がゲート電圧ゼロ近くから立ち上がるようになり、良質な結果が得られた。
この結果から、水素プラズマ処理後に水蒸気熱処理を行うことにより、半導体基体中の欠陥を低減することができ、ヒステリシスが殆ど無い優れたトランスファ特性を有する薄膜トランジスタとすることができた。
【００５０】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【符号の説明】
【００５１】
１０ 薄膜トランジスタ、１１ 基体、１２ ゲート電極、１３ ゲート絶縁膜、１４ 半導体層、１５ ソースドレイン電極
【技術分野】
【０００１】
本発明は、半導体基体の欠陥低減方法及び薄膜トランジスタの製造方法に係わる。具体的には、酸化物半導体のトランスファ特性の改善方法と、トランスファ特性が改善された薄膜トランジスタの製造方法に係る。
【背景技術】
【０００２】
薄膜トランジスタとして、スパッタ等の低温成膜技術を用いて、酸化物半導体、例えば、ＺｎＯ、ＳｎＯ２、ＩＴＯ（酸化インジウム錫）、ＩＧＺＯ（インジウムガリウム亜鉛複合酸化物）等による薄膜トランジスタが開発されている（例えば、特許文献１、特許文献２参照）。これら酸化物半導体を用いた薄膜トランジスタは、次世代型液晶大面積ディスプレイデバイス、高機能ＥＬ（Electro Luminescence）ディスプレイデバイスの駆動素子として注目されている。このように、酸化物半導体を用いた薄膜トランジスタ産業は、今後大きな市場に成長する可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−３０２５２０号公報
【特許文献２】特開２００３−２９８０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の酸化物半導体を用いた薄膜トランジスタの場合には、ゲート電圧の印加方向によりドレイン電流が変化するヒステリシス特性が発生し、安定な回路を構成することが困難である。このヒステリシス特性の発生は、酸化物半導体基体の組成の不均一性に起因すると考えられている。このため、安定な回路を構成するためには、酸化物半導体の不均一な組成による欠陥を低減し、酸化物半導体のトランスファ特性を改善する必要がある。
【０００５】
上述した問題の解決のため、本発明においては、酸化物半導体のトランスファ特性の改善が可能な半導体基体の欠陥低減方法、及び、酸化物半導体のトランスファ特性が改善された薄膜トランジスタを提供するものである。
【課題を解決するための手段】
【０００６】
本発明の半導体基体の欠陥低減方法は、酸化物半導体からなる半導体基体を、水素プラズマ又は水素ラジカルに曝した後、半導体基体を水蒸気雰囲気に曝すことを特徴とする。
【０００７】
また、本発明の薄膜トランジスタの製造方法は、酸化物半導体からなる半導体層を有する薄膜トランジスタを形成する工程と、半導体層を水素プラズマ又は水素ラジカルに曝す工程と、半導体層を水蒸気雰囲気に曝す工程ことを特徴とする。
【０００８】
本発明の半導体基体の欠陥低減方法及び薄膜トランジスタの製造方法では、上記水素プラズマ又は水素ラジカル処理の後、水蒸気雰囲気に曝す処理を行うことにより、酸化物半導体の還元処理した後、緩やかに水蒸気熱酸化させる。この処理により、酸化物半導体に均一な酸素欠損を形成し、トランスファ特性を改善することができる。
【発明の効果】
【０００９】
本発明によれば、トランスファ特性の改善が可能な半導体基体の欠陥低減方法、及び、トランスファ特性に優れる薄膜トランジスタを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の半導体基体の欠陥低減方法に係る薄膜トランジスタのトランスファ特性を示す図である。
【図２】本発明の薄膜トランジスタの製造方法の実施の形態に係る薄膜トランジスタの概略構成図である。
【図３】本発明の薄膜トランジスタの製造方法の実施の形態に係る薄膜トランジスタの概略構成図である。
【図４】本発明の薄膜トランジスタの製造方法の実施の形態に係る薄膜トランジスタの概略構成図である。
【図５】本発明の実施例１に係る薄膜トランジスタのトランスファ特性を示す図である。
【図６】本発明の実施例２に係る薄膜トランジスタのトランスファ特性を示す図である。
【図７】本発明の実施例３に係る薄膜トランジスタのトランスファ特性を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について説明する。
本発明の実施の形態に係る半導体基体の欠陥低減方法は、酸化物半導体からなる半導体基体に対し、水素プラズマ又は水素ラジカルを含む雰囲気中に曝す処理を行う。更に、水素プラズマ又は水素ラジカル処理の後、半導体基体を水蒸気を含む雰囲気中に曝す処理、いわゆる水蒸気熱処理を行う。
【００１２】
一般的に酸化物半導体の導電性は、酸化物の組成の僅かな乱れによる酸素欠損による作用と考えられている。これは、一般的に知られている酸化物半導体であるＺｎＯ（酸化亜鉛）、ＩＴＯ（酸化インジウム錫）、ＩＧＺＯ（インジウムガリウム亜鉛複合酸化物）等に共通した作用と考えられている。
【００１３】
酸化物半導体において、酸素欠損部分は、酸素が少ないため還元状態である。この酸素欠損による還元状態を利用することにより、酸化物半導体がシリコンのような導電性を有すると考えられる。
通常、酸化物半導体を用いてスパッタリング法等で半導体薄膜を形成した場合には、組成の不均一な膜が形成される。従って、酸化物半導体基体には、部分的に酸素欠損が存在しない絶縁性の高い部位が形成される。この絶縁性部位は、半導体基体に電圧を印加した際に帯電しやすい。
【００１４】
半導体基体内で、微小な絶縁性部位に電荷が帯電していると、電位を持って電界を発生する。この絶縁部の電荷は、短時間で帯電又は放電する。そして、トランスファ特性において、ゲート電圧の印加によりドレイン電流が大きく変化する時間内に、絶縁部が帯電又は放電することでトランジスタの特性を変化させる。このように、絶縁部の帯電又は放電が、ヒステリシス特性の発生原因と考えられる。
【００１５】
図１に、酸化物半導体を用いた薄膜トランジスタのトランスファ特性の一例を示す。この図１に示す各トランスファ特性は、後述の実施例１において示す薄膜トランジスタの初期状態のトランスファ特性Ａ、水素プラズマ処理又は水素ラジカル処理後のトランスファ特性Ｂ、及び、水蒸気熱処理後のトランスファ特性Ｃである。
酸化物半導体の初期状態は、図１のＡに示すトランスファ特性を有する。このように、酸化物半導体を用いた薄膜トランジスタにはヒステリシス特性が生じる。
【００１６】
本実施の形態の半導体基体の欠陥低減方法では、上述の特性を有する酸化物半導体基体に対して、水素プラズマ処理又は水素ラジカル処理を行う。水素プラズマ処理又は水素ラジカル処理を行うことにより、酸化物半導体基体の還元処理を行う。
【００１７】
スパッタ等により形成されている酸化物半導体基体の全体に、水素プラズマ処理又は水素ラジカル処理による強力な還元処理を行い、多量の酸素欠損を一様に発生させる。この処理により、形成時に酸化物半導体基体内の絶縁性部位にも、他の部位と同じ様に酸素欠損が発生する。このため、酸化物半導体基体全体の導電性が向上し、電圧を印加した際の電流量が増加する。
【００１８】
水素プラズマ処理又は水素ラジカル処理を行った後の酸化物半導体は、図１中のＢに示すトランスファ特性を有する。このように、水素プラズマ処理又は水素ラジカル処理により、酸素欠損を一様に発生させた酸化物半導体基体では、導電性が大きく向上し、さらに、印加するゲート電圧に係わらず一定の大きなドレイン電流値を示す。
【００１９】
また、本実施の形態の半導体基体の欠陥低減方法では、水素プラズマ処理又は水素ラジカル処理の後、半導体基体を水蒸気を含む雰囲気中に曝す処理、いわゆる水蒸気熱処理を行う。水素プラズマ処理又は水素ラジカル処理により酸素欠損を発生させた後に水蒸気熱処理を行うことにより、酸化物半導体基体を緩やかに酸化させる。
還元処理後の酸化物半導体基体を緩やかに酸化することで、酸化物半導体基体内の酸素欠損を減少させる。酸化物半導体基体に発生した多量の酸素欠損を低減させることにより、酸化物半導体基体全体の導電性を制御する改質を行う。
【００２０】
水素プラズマ処理又は水素ラジカル処理を行った後、水蒸気熱処理を行った酸化物半導体は、図１中のＣに示すトランスファ特性を有する。
図１中のＡに示すトランスファ特性を有する初期状態の酸化物半導体がヒステリシス特性を有しているのに対し、図１中のＣに示す水蒸気熱処理を行った酸化物半導体のトランスファ特性は、ヒステリシスが殆ど無い優れた特性を有している。
また、図１中のＢに示す還元処理により多量の酸素欠損が一様に発生した酸化物半導体基体のトランスファ特性では、オンオフ比が小さくトランジスタとして使用することができない。
これに対して水蒸気熱処理を行った酸化物半導体は、水蒸気熱処理により、酸素欠損が減少し、ドレイン電流が低下する。また、ゲート電圧の変化により急峻なドレイン電流の変化が起きる。このため、ゲート電圧の変化によるドレイン電流の変化大きく、オンオフ比の大きなトランジスタ特性が得られる。
【００２１】
上述のように、水素プラズマ処理又は水素ラジカル処理を行うことにより、例えばスパッタで形成される初期膜が不均一であり、部分的に絶縁性の高い部位が形成される酸化物半導体薄膜においても、酸素欠損を一様に発生させて絶縁性部位と他の部位との酸素欠損を同様にすることができる。これにより、絶縁性の高い部位を、酸化物半導体基体からなくすことができる。さらに、水素プラズマ処理又は水素ラジカル処理後に、水蒸気熱処理を行うことにより酸素欠損を減少させ、酸化物半導体基体に所望のトランスファ特性を付与することができる。このため、ヒステリシス特性の発生の原因と考えられている絶縁性部位を無くし、酸化物半導体基体の欠陥を低減してトランスファ特性を改善することができる。
【００２２】
本実施の形態においては、水素プラズマ処理又は水素ラジカル処理と、水蒸気熱処理を組み合わせることにより、半導体基体の温度を１５０℃以上に設定することが好ましい。
水素プラズマ処理又は水素ラジカル処理では、高エネルギー水素を生成するので、半導体基体の基板温度によらず、例えば常温であっても酸化物半導体中に水素を導入することが可能である。このため、水素プラズマ又は水素ラジカル処理における半導体基体の基板温度は、任意の温度に設定することができる。
但し、水素プラズマ処理又は水素ラジカル処理を１５０℃以上で行うことにより、酸化物半導体基体内への水素の拡散速度が向上する。例えば、ボトムゲート型の薄膜トランジスタの動作は、酸化物半導体層のゲート電極側を主として行われる。しかし、水素プラズマ処理又は水素ラジカル処理は、酸化物半導体層のゲート電極形成側の面と反対側の面から行われる。このとき、常温の場合では水素が酸化物半導体層内で、ゲート電極形成側への充分な拡散が難しい。そこで、基体温度を１５０℃以上とすることにより、ゲート電極形成側へ充分に水素を拡散させることができる。
【００２３】
また、水素プラズマ処理又は水素ラジカル処理では、通常の処理装置の機能上及び酸化物半導体の特性上、半導体基体の温度を３００℃以下に設定する。
【００２４】
水蒸気熱処理における半導体基体の温度は１００℃以上であり、特に、１５０℃以上とすることが好ましい。半導体基体の温度が１００℃以上であれば、半導体素子として使用できるレベルの電気伝導度が得られる。また、水蒸気を含むガス雰囲気の水蒸気分圧は、１気圧以上で飽和水蒸気圧以下となる。このため、水蒸気熱処理での基体温度を高くする程、反応性が高まる。このため、水蒸気熱処理における半導体基体の温度を１５０℃以上とすることにより、酸化物半導体基体の改質において反応性を高めることができる。
【００２５】
また、水蒸気熱処理では、通常の処理装置の機能上及び酸化物半導体の特性上、半導体基体の温度を３００℃以下に設定する。
【００２６】
次に、上述の半導体基体の欠陥低減方法を用いた薄膜トランジスタの製造方法について説明する。図２に本実施の形態の製造方法に係るトップコンタクト構造の薄膜トランジスタの概略構成図を示す。
【００２７】
図２に示すトップコンタクト構造の薄膜トランジスタ１０は、基体１１上に設けられたゲート電極１２、ゲート電極１２を被覆するゲート絶縁膜１３、ゲート絶縁膜１３上に設けられた半導体層１４、及び、半導体層１４に設けられたソースドレイン電極からなる。
【００２８】
次に、図２に示す薄膜トランジスタ１０の製造方法について説明する。
まず、基体１１上にゲート電極１２を形成する。基体としては、表面に熱酸化膜を形成したシリコンウエハ等を用いることができる。また、ゲート電極１２は、Ａｌ，Ｔａ，Ｃｕ，Ａｇ，Ａｕ，Ｐｔ等の金属材料をスパッタリングや蒸着法などにより薄膜した後、所望のパターニングにより形成する。
【００２９】
次に、ゲート電極１２上にゲート絶縁膜１３を被覆する。ゲート絶縁膜１３は、無機材料、有機材料等の種々の絶縁性材料を用いた蒸着法やスパッタリング、又は、ゲート電極１２の陽極酸化等により形成する。
【００３０】
ゲート絶縁膜１３上に、上述の酸化物半導体からなる半導体層１４を形成する。半導体層１４は、上述のスパッタリング等を用いて、ＺｎＯ（酸化亜鉛）、ＩＴＯ（酸化インジウム錫）及びＩＧＺＯ（インジウムガリウム亜鉛複合酸化物）等の酸化物半導体を成膜することにより形成する。
【００３１】
次に、半導体層１４上に、ソースドレイン電極１５を形成する。ソースドレイン電極１５は、上述のゲート電極１２と同様に、Ａｌ，Ｔａ，Ｃｕ，Ａｇ，Ａｕ，Ｐｔ等の金属材料をスパッタリングや蒸着法などによる薄膜後、所望のパターニングにより形成する。
【００３２】
次に、半導体層１４に対して、上述の半導体基体の欠陥低減方法と同様に、水素プラズマ又は水素ラジカルを含む雰囲気中に曝す処理を行った後、半導体基体を水蒸気を含む雰囲気中に曝す処理を行う。
このように、酸化物半導体からなる半導体層を有する薄膜トランジスタを形成した後、酸化物半導体層に水素プラズマ又は水素ラジカル処理と、水蒸気熱処理を行う。
【００３３】
次に、本実施の形態の製造方法に係るボトムコンタクト構造の薄膜トランジスタの概略構成図を図３に示す。
図３に示すボトムコンタクト構造の薄膜トランジスタは、上述のトップコンタクト構造の薄膜トランジスタと同様の工程で、基体１１上にゲート電極１２及びゲート絶縁膜１３を形成する。そして、ゲート絶縁膜１３上に、ソースドレイン電極１５を形成する。さらに、ソースドレイン電極１５上に酸化物半導体からなる半導体層１４を形成する。
ソースドレイン電極１５及び半導体層１４は、上述のトップコンタクト構造の薄膜トランジスタと同様の方法により形成することができる。
そして、酸化物半導体からなる半導体層を有する薄膜トランジスタを形成した後、上述の半導体基体の欠陥低減方法と同様に、水素プラズマ又は水素ラジカルを含む雰囲気中に曝す処理、及び、半導体基体を水蒸気を含む雰囲気中に曝す処理を行う。
【００３４】
次に、本実施の形態の製造方法に係るトップゲート型の薄膜トランジスタの概略構成図を図４に示す。
図４に示すトップゲート型の薄膜トランジスタは、基体１１上にソースドレイン電極１５が形成され、ソースドレイン電極１５を被覆して酸化物半導体からなる半導体層１４が形成されている。そして、半導体層１４上にゲート絶縁膜１３を介してゲート電極１２が形成されている。
【００３５】
図４に示すトップゲート型の薄膜トランジスタに、上述のトップコンタクト構造の薄膜トランジスタと同様の手法を用いて、基体１１上にソースドレイン電極１５を形成し、形成したソースドレイン電極１５上に半導体層１４を形成する。そして、形成した半導体層１４に対して、半導体基体の欠陥低減方法と同様に、水素プラズマ又は水素ラジカルを含む雰囲気中に曝す処理を行った後、半導体基体を水蒸気を含む雰囲気中に曝す処理を行う。そして、処理後の半導体層１４上にゲート絶縁膜１３及びゲート電極１２を形成する。
【００３６】
上述のように、酸化物半導体からなる半導体層を形成した後、上述の水素プラズマ処理又は水素ラジカル処理、及び、水蒸気熱処理を行う。この処理により、上述の半導体基体の欠陥低減方法と同様に、酸化物半導体層中の酸素欠損を減少させ、薄膜トランジスタに所望のトランスファ特性を付与することができる。
従って、トランスファ特性に優れた薄膜トランジスタを製造することができる。
【実施例】
【００３７】
以下、実際に、酸化物半導体を用いて薄膜トランジスタを作製し、上述の欠陥低減方法による薄膜トランジスタのトランスファ特性の変化を評価した。
（実施例１）
〔薄膜トランジスタの作製〕
Ａｌ電極上に厚さ３００ｎｍのＳｉＯ２からなるゲート絶縁膜を酸素ガスを用いたＲＦスパッタ法によって形成した。そして、このゲート絶縁膜上に、厚さ２５ｎｍのＩＧＺＯ膜からなる酸化物半導体層を形成した。ＩＧＺＯ膜は、常温下のＲＦスパッタ法で酸素、アルゴン混合ガスを用いて形成した。さらに、酸化物半導体層上に、Ｔｉのソースドレイン電極を形成した。その後、厚さ１００ｎｍのＳｉＯ２からなる保護層を酸素、アルゴン混合ガスを用いてＲＦスパッタ法によって形成した。
以上の方法により、Ｗ／Ｌ＝１０μｍ／１０μｍのボトムゲート、トップコンタクト構造の薄膜トランジスタを試料として作製した。
【００３８】
作製した薄膜トランジスタを、３００℃の大気加熱で１時間処理した後、動作を確認した。この薄膜トランジスタは、図５にＡで示すトランスファ特性に示すように、ゲート電圧印加の方向によってドレイン電流が変化する顕著なヒステリシス特性が見られた。これは、上述のように、ＩＧＺＯ膜内で絶縁性部位の存在による電荷の不均一な弱い帯電及び放電が生じているためと考えられる。
【００３９】
〔水素プラズマ処理又は水素ラジカル処理〕
作製した薄膜トランジスタに、２５０℃、ガス圧２Ｐａ、ＲＦ出力１００Ｗで２分間、ＲＦ水素プラズマ処理を行いＩＧＺＯ膜を還元した。
水素プラズマ処理後の薄膜トランジスタは、図５にＢで示すトランスファ特性に示すように、ＩＧＺＯ膜伝導率は３２Ｓ／ｃｍに増大し顕著な還元効果が見られた。これは、還元処理により多量の酸素欠損を一様に発生させたことにより、ドレイン電流が大きくなったと考えられる。また、印加するゲート電圧に係わらず一定のドレイン電流値を示し、オンオフ比が小さくなった。
【００４０】
〔水蒸気熱処理〕
水素プラズマ処理後、薄膜トランジスタを、３５０℃、１気圧で３時間、水蒸気雰囲気に曝し、ＩＧＺＯ膜の酸化処理を行った。
水蒸気熱処理後の薄膜トランジスタは、図５にＣで示すトランスファ特性に示すように、ヒステリシス電圧幅０．１Ｖ以下のトランスファ特性が得られた。
図５中のＡに示すトランスファ特性を有する初期状態の薄膜トランジスタでは、１Ｖ程度のヒステリシス電圧幅を有しているのに対し、水蒸気熱処理を行った後では、０．１Ｖ以下のヒステリシスが殆ど無い優れたトランスファ特性を有する薄膜トランジスタとすることができた。
これは、水素プラズマ処理後に水蒸気熱処理を行い、酸化物半導体層中の不均一な絶縁部位が減少して欠陥が低減したことにより、ヒステリシス幅を低減することができたことを示している。
【００４１】
〔環境試験〕
水蒸気熱処理後の薄膜トランジスタを室温（２５℃）において、大気中に３週間放置する、薄膜トランジスタの環境試験を行った。
ＩＧＺＯ膜は水を吸着しやすい材料であるため、水蒸気熱処理後のＩＧＺＯ膜には、水蒸気暴露による水の吸着が大きい。このため、大気中に放置することにより、吸着による水を取り除いたＩＧＺＯ膜の特性を評価した。
３週間放置後の薄膜トランジスタについて、トランスファ特性を評価したところ、水蒸気熱処理後の薄膜トランジスタからの特性の変化は見られなかった。
【００４２】
さらに、水蒸気熱処理後の薄膜トランジスタに対して、ＶＤ＝ＶＧ＝１５Ｖ、１０００ｓのストレス試験を施した。ストレス試験後の薄膜トランジスタは、図５にＤで示すトランスファ特性のように、ＶＧ＝１０Ｖでの電流が４．５×１０−７Ａから２．３×１０−７Ａに低下したものの、ストレス試験前の薄膜トランジスタとサブスレショルド特性は変らなかった。従って、水素プラズマ処理後に水蒸気熱処理を行った薄膜トランジスタでは、ストレス試験後においても安定した半導体特性を保持している結果が得られた。
【００４３】
従って、実施例１の結果から、上述の水素プラズマ処理後に水蒸気熱処理を行うことにより、ＩＧＺＯ膜において、酸素欠損を一様に発生させ、ヒステリシス特性の発生の原因と考えられている絶縁性部位を無くし、酸化物半導体基体の欠陥を低減してトランスファ特性を改善することができた。このため、酸化物半導体層に上述の欠陥低減処理を用いることにより、トランスファ特性に優れた薄膜トランジスタを作製することができた。
【００４４】
（実施例２）
〔薄膜トランジスタの作製〕
上述の実施例１と同様に、実施例２の薄膜トランジスタを作製した。
作製した薄膜トランジスタを、実施例１と同様の条件において測定した。図６にＡで示すトランスファ特性に示すように、ヒステリシス特性が見られた。
【００４５】
〔水素プラズマ処理又は水素ラジカル処理〕
作製した薄膜トランジスタに、実施例１と同じ条件でＲＦ水素プラズマ処理を行い、ＩＧＺＯ膜を還元した。
水素プラズマ処理後の薄膜トランジスタは、図６にＢで示すトランスファ特性に示すように、ＩＧＺＯ膜の伝導率が増大し顕著な還元効果が見られた。また、オンオフ比が小さくなった。この結果から、還元処理によりＩＧＺＯ膜に多量の酸素欠損を、一様に発生させたと考えられる。
【００４６】
〔水蒸気熱処理〕
水素プラズマ処理後、薄膜トランジスタを、１５０℃、ガス圧４．７×１０５Ｐａで３時間、水蒸気雰囲気に曝し、ＩＧＺＯ膜の酸化処理を行った。
水蒸気熱処理後の薄膜トランジスタは、図６にＣで示すトランスファ特性に示すように、Ａで示す初期状態の薄膜トランジスタに比べて、ヒステリシス幅を低減することができた。
この結果から、水素プラズマ処理後に水蒸気熱処理を行うことにより、半導体基体中の欠陥を低減することができ、ヒステリシスが殆ど無い優れたトランスファ特性を有する薄膜トランジスタとすることができた。
【００４７】
（実施例３）
上述の実施例１と同様に、実施例３の薄膜トランジスタを作製した。
作製した薄膜トランジスタを、実施例１と同様の条件において測定した。図７にＡで示すトランスファ特性に示すように、ヒステリシス特性が見られた。
【００４８】
〔水素プラズマ処理又は水素ラジカル処理〕
作製した薄膜トランジスタに、１５０℃、ガス圧２Ｐａ、ＲＦ出力１００Ｗで２分間、ＲＦ水素プラズマ処理を行い、ＩＧＺＯ膜を還元した。
水素プラズマ処理後の薄膜トランジスタは、図７にＢで示すトランスファ特性に示すように、ＩＧＺＯ膜の伝導率が増大し顕著な還元効果が見られた。この結果から、水素プラズマ処理における基体温度を１５０℃としたとき、ＩＧＺＯ膜に還元処理による多量の酸素欠損を発生させることができる
【００４９】
〔水蒸気熱処理〕
水素プラズマ処理後、薄膜トランジスタを、１５０℃、ガス圧４．７×１０５Ｐａで３時間、水蒸気雰囲気に曝し、ＩＧＺＯ膜の酸化処理を行った。
水蒸気熱処理後の薄膜トランジスタは、図７にＣで示すトランスファ特性に示すように、Ａで示す初期状態の薄膜トランジスタのヒステリシス電圧幅は０．５Ｖと小さかったものの、ヒステリシス幅を低減することができた。さらに、ドレイン電流がゲート電圧ゼロ近くから立ち上がるようになり、良質な結果が得られた。
この結果から、水素プラズマ処理後に水蒸気熱処理を行うことにより、半導体基体中の欠陥を低減することができ、ヒステリシスが殆ど無い優れたトランスファ特性を有する薄膜トランジスタとすることができた。
【００５０】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【符号の説明】
【００５１】
１０ 薄膜トランジスタ、１１ 基体、１２ ゲート電極、１３ ゲート絶縁膜、１４ 半導体層、１５ ソースドレイン電極
【特許請求の範囲】
【請求項１】
酸化物半導体からなる半導体基体を、水素プラズマ又は水素ラジカルに曝した後、
前記半導体基体を水蒸気雰囲気に曝す
ことを特徴とする、半導体基体の欠陥低減方法。
【請求項２】
前記酸化物半導体が、インジウムガリウム亜鉛複合酸化物であることを特徴とする請求項１に記載の半導体基体の欠陥低減方法。
【請求項３】
前記半導体基体の温度を１５０℃以上として、水素プラズマ又は水素ラジカルに曝すことを特徴とする請求項２に記載の半導体基体の欠陥低減方法。
【請求項４】
前記半導体基体の温度を１５０℃以上として、水蒸気雰囲気に曝すことを特徴とする請求項２に記載の半導体基体の欠陥低減方法。
【請求項５】
前記水素プラズマ又は水素ラジカルによる処理をＲＦプラズマを用いて行うことを特徴とする、請求項１に記載の半導体基体の欠陥低減方法。
【請求項６】
前記水蒸気雰囲気の気圧が０．５気圧から１５気圧以下であることを特徴とする、請求項１に記載の半導体基体の欠陥低減方法。
【請求項７】
酸化物半導体からなる半導体層を有する薄膜トランジスタを形成する工程と、
前記半導体層を水素プラズマ又は水素ラジカルに曝す工程と、
前記半導体層を水蒸気雰囲気に曝す工程と、を有する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項８】
前記酸化物半導体が、インジウムガリウム亜鉛複合酸化物であることを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記薄膜トランジスタを形成する工程が、基体上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記半導体層を形成する工程と、前記半導体層上にソースドレイン電極を形成する工程とからなることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記薄膜トランジスタを形成する工程が、基体上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にソースドレイン電極を形成する工程と、前記ソースドレイン電極上に前記半導体層を形成する工程とからなることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記薄膜トランジスタを形成する工程が、基体上にソースドレイン電極を形成する工程と、前記ソースドレイン電極上に前記半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とからなることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
【請求項１】
酸化物半導体からなる半導体基体を、水素プラズマ又は水素ラジカルに曝した後、
前記半導体基体を水蒸気雰囲気に曝す
ことを特徴とする、半導体基体の欠陥低減方法。
【請求項２】
前記酸化物半導体が、インジウムガリウム亜鉛複合酸化物であることを特徴とする請求項１に記載の半導体基体の欠陥低減方法。
【請求項３】
前記半導体基体の温度を１５０℃以上として、水素プラズマ又は水素ラジカルに曝すことを特徴とする請求項２に記載の半導体基体の欠陥低減方法。
【請求項４】
前記半導体基体の温度を１５０℃以上として、水蒸気雰囲気に曝すことを特徴とする請求項２に記載の半導体基体の欠陥低減方法。
【請求項５】
前記水素プラズマ又は水素ラジカルによる処理をＲＦプラズマを用いて行うことを特徴とする、請求項１に記載の半導体基体の欠陥低減方法。
【請求項６】
前記水蒸気雰囲気の気圧が０．５気圧から１５気圧以下であることを特徴とする、請求項１に記載の半導体基体の欠陥低減方法。
【請求項７】
酸化物半導体からなる半導体層を有する薄膜トランジスタを形成する工程と、
前記半導体層を水素プラズマ又は水素ラジカルに曝す工程と、
前記半導体層を水蒸気雰囲気に曝す工程と、を有する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項８】
前記酸化物半導体が、インジウムガリウム亜鉛複合酸化物であることを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記薄膜トランジスタを形成する工程が、基体上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記半導体層を形成する工程と、前記半導体層上にソースドレイン電極を形成する工程とからなることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記薄膜トランジスタを形成する工程が、基体上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にソースドレイン電極を形成する工程と、前記ソースドレイン電極上に前記半導体層を形成する工程とからなることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記薄膜トランジスタを形成する工程が、基体上にソースドレイン電極を形成する工程と、前記ソースドレイン電極上に前記半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とからなることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１７１５１６（Ｐ２０１１−１７１５１６Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３３９５８（Ｐ２０１０−３３９５８）
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（５０４１３２８８１）国立大学法人東京農工大学 (595)
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（５０４１３２８８１）国立大学法人東京農工大学 (595)
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
[ Back to top ]