半導体整流装置
【課題】小数キャリアが注入される電圧を低下させ、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供する。
【解決手段】第1導電型のワイドバンドギャップ半導体基板と、ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、を備え、第2のワイドバンドギャップ半導体領域の幅が15μm以上であることを特徴とする半導体整流装置。
【解決手段】第1導電型のワイドバンドギャップ半導体基板と、ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、を備え、第2のワイドバンドギャップ半導体領域の幅が15μm以上であることを特徴とする半導体整流装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ワイドバンドギャップ半導体を用いた高耐圧半導体整流装置に関する。
【背景技術】
【0002】
入力される電流を整流して出力する半導体整流装置には、pn接合を有するPiNダイオードと、半導体層と金属との仕事関数の差によるキャリアのポテンシャル障壁を有するショットキーバリアダイオード(SBD)がある。そして、ショットキーバリアダイオードにおいて、半導体層(例えばn型)/金属界面にかかる電界を緩和することを目的に、半導体層表面に半導体層とは異なる導電型の不純物領域(例えばp型)を配置したJBS(Junction Barrier Schottochy barrier diode)がある。さらに、JBSの不純物領域(例えばp型)と金属とのコンタクトをオーミック接続またはオーミック接続に近付け、不純物領域と半導体層とのビルトインポテンシャル(Vbi)を超える電圧がかかった際に小数キャリア注入を起こし、伝導度変調により抵抗を下げる機能を持たせたMPS(Merged PiN−diode Schottky−diode)がある。
【0003】
一方、次世代のパワー半導体デバイス材料として例えば炭化珪素(以下、SiCとも記述する)を代表とするワイドバンドギャップ半導体が期待されている。ワイドバンドギャップ半導体はSiに対して広いバンドギャップを有し、Siよりも高い破壊電界強度及び高い熱伝導率を備える。この特性を活用すれば、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
【0004】
MPSでは、伝導度変調を起こす電圧を下げることにより、順方向特性の低抵抗化が実現されるとともに、順方向のサージ電流が流れ込んだ際に、低い順方向電圧で大量の電流を吐き出すことが可能になる。定常状態よりも大きな電流が流れ込んだ際に、その電流は電流×電圧=エネルギーの式のもと、発熱による結晶破壊、電極などの接合破壊の原因となる。しかし、低い順方向電圧で大電流を流すことが可能になれば、発熱エネルギーが抑えられ素子の破壊率を下げることができる。
【0005】
特許文献1には、幅の異なる不純物領域を組み合わせることにより伝導度変調を起こす電圧を下げる、炭化珪素を用いたMPSが開示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許公開公報2007/0278609
【発明の概要】
【発明が解決しようとする課題】
【0007】
もっとも、要求される耐圧が3000V(以下、3000V級とも称する)以上のワイドバンドギャップ半導体を用いたMPSでは、従来の構造を用いても、小数キャリアが注入され伝導度変調を起こす電圧(以下、小数キャリアがホールの場合はホール注入電圧と称する)が、十分に下げられないことが、発明者らによって明らかになった。
【0008】
例えば、従来のSiのMPSでは、SiのVbi=0.8〜1.0Vに対し、伝導度変調を起こす電圧が1〜1.5V、SiCのMPSでは、SiCのVbi=2.5〜3.0Vに対し伝導度変調を起こす電圧が、600V級耐圧の素子で3.2V、1200V級素子で4V程度と、Vbiに対して+1V以下の電圧を印加することで少数キャリアが注入されていた(SiCのMPS:p+型不純物領域幅2um、n型ショットキー領域幅0.8um、125℃の場合)。
【0009】
MPSにおいて、p+型不純物領域は電子電流(多数キャリア)を流す際にデッドスペースとなるので、p+型不純物領域幅を狭めるのが一般的である。そこで、例えばp+型不純物領域幅を1um、n型不純物領域幅(n型ショットキー領域幅)を1umとし、125℃でのMPSのホール注入電圧を計算すると600V級で4.4V、1200V級で6.9V、3300V級では10.85V、4500V級では13.53Vとなる。したがって、3300V級以上の高耐圧の素子では、ホール注入電圧がPiNダイオードのホール注入電圧の4倍以上となり、伝導度変調による低抵抗化が期待できない。
【0010】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、小数キャリアが注入される電圧を低下させ、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することにある。
【課題を解決するための手段】
【0011】
本発明の第1の態様の半導体整流装置は、第1導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、前記ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、前記第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、前記第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、前記ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、を備え、前記第2のワイドバンドギャップ半導体領域の幅が15μm以上であることを特徴とする。
【0012】
上記第1の態様の半導体整流装置において、前記第2のワイドバンドギャップ半導体領域の幅が36μm以上であることが望ましい。
【0013】
本発明の第2の態様の半導体整流装置は、第1導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、前記ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、前記第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、前記第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、前記ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、を備え、前記第1の電極と前記第2の電極間に電圧が印加され、前記第2のワイドバンドギャップ半導体領域から前記ワイドバンドギャップ半導体層に小数キャリアが注入される直前の電位分布において、前記ワイドバンドギャップ半導体基板の下面から前記第2のワイドバンドギャップ半導体領域底面までの電圧降下をVdriftとし、前記第2のワイドバンドギャップ半導体層の端部から前記第2のワイドバンドギャップ半導体領域底面の幅方向の中心部までの電圧降下をVlatとした場合に、Vlat≧0.3×Vdriftの関係を充足することを特徴とする。
【0014】
上記第2の態様の半導体整流装置において、Vlat≧0.89×Vdriftの関係を充足することが望ましい。
【0015】
上記第1および第2の態様の半導体整流装置において、少なくとも一部が前記第2のワイドバンドギャップ半導体領域に接続され、前記第2のワイドバンドギャップ半導体領域より幅の狭い第2導電型の第3のワイドバンドギャップ半導体領域を有することが望ましい。
【0016】
上記第1および第2の態様の半導体整流装置において、前記第1の電極と前記第1のワイドバンドギャップ半導体領域とはショットキー接続しており、前記第1の電極と前記第2のワイドバンドギャップ半導体領域とはオーミック接続していることが望ましい。
【0017】
第2導電型の第3のワイドバンドギャップ半導体領域を有する上記第1および第2の態様の半導体整流装置において、前記第1の電極と前記第1のワイドバンドギャップ半導体領域とはショットキー接続しており、前記第1の電極と前記第2のワイドバンドギャップ半導体領域とはオーミック接続しており、前記第1の電極と前記第3のワイドバンドギャップ半導体領域とはオーミック接続していることが望ましい。
【0018】
上記第1および第2の態様の半導体整流装置において、前記ワイドバンドギャップ半導体が炭化珪素であることが望ましい。
【発明の効果】
【0019】
本発明によれば、小数キャリアが注入される電圧を低下させ、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することが可能となる。
【図面の簡単な説明】
【0020】
【図1】第1の実施の形態の半導体整流装置の断面図である。
【図2】第1の実施の形態の半導体整流装置の上面図である。
【図3】各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。
【図4】シミュレーションに用いる半導体整流装置の構造断面図である。
【図5】従来の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。
【図6】第1の実施の形態の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。
【図7】第1の実施の形態の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。
【図8】第1の実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧との関係を示す図である。
【図9】第1の実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧との関係を示す図である。
【図10】第1の実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧の各成分との関係を示す図である。
【図11】第1の実施の形態の半導体整流装置のオン電流密度のn型不純物領域幅依存性のシミュレーション結果を示す図である。
【図12】第1の実施の形態の変形例の半導体整流装置の断面図である。
【図13】第2の実施の形態の半導体整流装置の上面図である。
【図14】第2の実施の形態の半導体整流装置の断面図である。
【図15】第2の実施の形態の半導体整流装置の作用の説明図である。
【図16】第2の実施の形態の半導体整流装置のオン電流密度の伝播領域間隔依存性のシミュレーション結果を示す図である。
【発明を実施するための形態】
【0021】
以下、図面を参照しつつ本発明の実施の形態を説明する。
【0022】
なお、本明細書中、半導体領域の幅とは、半導体領域を規定する図形の端部の一点からその半導体領域を挟んで存在する別の端部までの最短距離を意味するものとする。そしてある半導体領域の幅が、例えば15μm以上であるという場合、その半導体領域を規定する図形の50%以上の端部において幅が15μm以上であることを意味するものとする。
【0023】
(第1の実施の形態)
本実施の形態の半導体整流装置は、第1導電型のワイドバンドギャップ半導体基板と、このワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、を備え、第2のワイドバンドギャップ半導体領域の幅が15μm以上である。
【0024】
上記構成を備えることにより、本実施の形態の半導体整流装置では、ホール注入電圧が十分に低減されるため、順方向のサージ電流に対する耐性を向上させることが可能となる。
【0025】
以下、ワイドバンドギャップ半導体が炭化珪素(以下、SiCとも記述)であり、第1導電型がn型、第2導電型がp型であるMPSを例に説明する。
【0026】
図1および図2は、それぞれ本実施の形態の半導体整流装置であるMPSの模式的な断面図および上面図である。図1は図2のAA断面図である。
【0027】
図1に示すように、本実施の形態のMPS10は、例えばn+型の4H−SiC基板12上面に、ドリフト層としてn−型SiC層14が形成されている。4H−SiC基板12およびn−型SiC層14は、例えばN(窒素)を不純物として含有している。
【0028】
n+型の4H−SiC基板12は、不純物濃度が、例えば、5E+18〜1E+19atoms/cm3の低抵抗基板である。そして、n−型SiC層14は、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さ(図1中のd)が20μm以上である。
【0029】
MPS10は、要求される耐圧が3000V〜7000VのMPS、いわゆる3000V級〜7000V級の高耐圧MPSである。このように、高い耐圧および十分なオン電流密度を実現するためには、n−型SiC層14は上記不純物濃度と厚さを備えることが必要条件となる。
【0030】
そして、n−型SiC層14の表面に、n型不純物領域(n型ショットキー領域)16が存在する。n型不純物領域16はn−型SiC層14の上部に相当する。
【0031】
そして、n型不純物領域16に挟まれて、例えばAl(アルミニウム)またはB(ボロン)を、例えば1E+18atoms/cm3程度不純物として含有するp+型不純物領域18が形成されている。このp+型不純物領域18の深さは、例えば0.3〜1.0μm程度である。p+型不純物領域18の幅(図中W1)は、15μm以上である。p+型不純物領域18の濃度は、第1の電極との接合の特性をオーミックにするまたはオーミックに近付ける観点からできるだけ高濃度であることが望ましい。
【0032】
15μm未満であると、ホール注入電圧を十分に低減されず、順方向のサージ電流に対する耐性を向上させることができない。
【0033】
p+型不純物領域18の外側には、p+型不純物領域18よりも幅広で、例えば同程度の不純物濃度および深さを有するリサーフ(RESURF)領域20が形成されている。RESURF領域はMPSの耐圧を安定化させるために設けられる。
【0034】
そして、n−型SiC層14の表面は、例えばシリコン酸化膜かるなる絶縁膜22で覆われる。絶縁膜22の開口部に、n型不純物領域16とp+型不純物領域18とに接合するように、例えば、Niの第1の電極(アノード電極)24が形成されている。第1の電極(アノード電極)24はリサーフ領域20の一部表面にも接するよう形成されている。また、n+型の4H−SiC基板12下面には、例えば、Niの第2の電極(カソード電極)26が形成されている。
【0035】
平面的には、図2に示すように、最内周部にn型不純物領域16があり、外周側に向かって、幅W1のp+型不純物領域18、幅W2のn型不純物領域16が交互に形成されている。ここでは中心が同一であり、略一定の幅W1を有し、正方形を基本とするp+型不純物領域18が2個形成されている。
【0036】
さらに、最外周のn型不純物領域16の外側に、最外周のn型不純物領域16を囲むようにリサーフ領域20が形成されている。このリサーフ領域20に囲まれるn型不純物領域16とp+型不純物領域18がMPSの活性領域である。
【0037】
次に、図1、図2に示す本実施の形態の半導体整流装置の製造方法を説明する。まず、n+型の4H−SiC基板12上面に、エピタキシャル成長により、厚さ(図1中のd)が20μm以上のn−型SiC層14を形成する。
【0038】
次に、n−型SiC層14表面に、リソグラフィー法によりマスク材をパターニングする。このレジストをマスクに、AlまたはBをイオン注入する。その後、マスク材を除去し、基板を洗浄した後、1500℃〜2000℃の活性化アニールを行う。このようにして、p+型不純物領域18およびリサーフ領域20を形成する。
【0039】
その後、例えばシリコン酸化膜からなる絶縁膜22を形成し、n型不純物領域16、p+型不純物領域18およびサーフ領域20の一部が露出するようにリソグラフィー法およびRIE法を用いてパターニングする。そして、例えば、スパッタ法でNiを堆積した後、パターニングして第1の電極(アノード電極)24を形成する。また、4H−SiC基板12下面は、例えば、スパッタ法でNiを堆積した後、パターニングして第2の電極(カソード電極)26が形成される。その後シンター工程を行う。
【0040】
以上の製造方法により、図1および図2に示すMPS10が製造可能である。
【0041】
図3は、各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。一点鎖線で示されるSBDのオン電流密度は、矢印aで示される電圧で立ち上がる。この立ち上がり電圧は、アノード電極とn型不純物領域との間のショットキー接合のショットキー障壁高さ(φB)で決定される。
【0042】
一方、点線で示されるPiNダイオードのオン電流密度は、矢印bで示される電圧で立ち上がる。この立ち上がり電圧は、pn接合のビルトインポテンシャル(Vbi)で決定される。
【0043】
ショットキー接合とpn接合の両方を備えるMPSの場合、実線で示されるオン電流密度は、矢印aで示される電圧で立ち上がり、矢印cで示されるホール注入が生ずる電圧、すなわちホール注入電圧に達した時に、伝導度変調が生じ急峻な増加を示す。このホール注入電圧を下げることによって、発熱エネルギーが抑えられ、順方向のサージ電流が生じたときの素子の破壊率が低減できる。
【0044】
また、両矢印eで示されるMPSとSBDのオン電流密度の差は、MPSに設けられるp+型不純物領域の面積の割合が大きくなるほど大きくなる。また、両矢印fで示されるMPSとPiNダイオードのオン電流密度の差は、p+型不純物領域の面積の割合が大きくなるほど小さくなる。
【0045】
図4は、電流−電圧特性のシミュレーションに用いる半導体整流装置の構造断面図である。MPSの活性領域のn型不純物領域16とp+型不純物領域18の繰り返しのハーフピッチ分を単位構造とする。
【0046】
p+型不純物領域18の幅の半分がW1/2、n型不純物領域16の幅の半分がW2/2である。また、ドリフト層であるn−型SiC層14の厚さがdである。そして、シミュレーションから、第1の電極(アノード電極)24と第2の電極(カソード電極)26間に電圧が印加され、p+型不純物領域18からn−型SiC層14に小数キャリアが注入される直前の電位分布を求める。
【0047】
シミュレーション結果から得られるSiC基板12下面からp+型不純物領域18底面まで(図中両矢印)の電圧降下をVdriftとする。また、p+型不純物領域18の端部からp+型不純物領域18底面の幅方向の中心部まで(図中両矢印)の電圧降下をVlatとする。
【0048】
図5は、従来の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が1200V級のMPSの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が1200V級のSBDとPiNダイオードの特性も示す。測定温度は150℃である。
【0049】
MPSのn−型SiC層14の厚さdは8μm、不純物濃度は6E+15atoms/cm3である。SiC基板12の厚さは1.0μm、p+型不純物領域18の深さは0.6μmである。n型不純物領域16の幅の半分W2/2は10μmに固定している。
【0050】
MPSのオン電流密度が急峻に立ち上がるホール注入電圧は、p+型不純物領域18の幅の半分W1/2に依存し、W1/2=9μmでほぼPiNダイオードと同程度の電圧となる。
【0051】
図6は、本実施の形態の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が3300V級のMPSの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が3300V級のSBDとPiNダイオードの特性も示す。測定温度は150℃である。
【0052】
MPSのn−型SiC層14の厚さdは25μm、不純物濃度は4E+15atoms/cm3である。SiC基板12の厚さは1.0μm、p+型不純物領域18の深さは0.6μmである。n型不純物領域16の幅の半分W2/2は10μmに固定している。
【0053】
MPSのオン電流密度が急峻に立ち上がるホール注入電圧は、p+型不純物領域18の幅の半分W1/2に依存し、W1/2=36μmでほぼPiNダイオードと同程度の電圧となる。
【0054】
図7は、本実施の形態の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が4500V級のMPSの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が3300V級のSBDとPiNダイオードの特性も示す。測定温度は150℃である。
【0055】
MPSのn−型SiC層14の厚さdは35μm、不純物濃度は3E+15atoms/cm3である。SiC基板12の厚さは1.0μm、p+型不純物領域18の深さは0.6μmである。n型不純物領域16の幅の半分W2/2は10μmに固定している。
【0056】
MPSのオン電流密度が急峻に立ち上がるホール注入電圧は、p+型不純物領域18の幅の半分W1/2に依存し、W1/2=36μmでほぼPiNダイオードと同程度の電圧となる。
【0057】
このように、上記シミュレーションにより3300V級以上の高耐圧のMPSでは、p+型不純物領域の幅の半分で36μm(全幅72μm)程度にまで広げないと、ホール注入電圧がPiNダイオードと同程度にならない。
【0058】
図8は、本実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧との関係を示す図である。図5〜図7の結果をまとめた図である。
【0059】
1200V級の低耐圧MPSと比較して、3300V級および4500V級の高耐圧MPSではホール注入電圧のp+型不純物領域幅依存性が大きい。そして、高耐圧MPSではp+型不純物領域の幅の半分が18μm(全幅36μm)程度で上記依存性が飽和される。
【0060】
図9は、本実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧との関係を示す図である。図9(a)が3300V級のMPS、図9(b)が4500V級のMPSの場合である。
【0061】
図5〜図7の結果に、測定温度25℃での結果も加えている。白四角が25℃、白丸が150℃の結果である。また、横軸はリニアスケールでプロットし、フィッティングした線を点線で示している。
【0062】
図から明らかなように、3300V級、4500V級いずれの場合も、温度に依存せずp+型不純物領域の半分の幅が7.5μm(全幅15μm)付近でホール注入電圧のp+型不純物領域幅依存性が緩和される。そして、p+型不純物領域の半分の幅が18μm(全幅36μm)以上の領域で依存性がほぼ飽和する。
【0063】
したがって、3300V級以上の高耐圧のMPSにおいては、順方向のサージ電流が生じたときの素子の破壊率を低減させる観点および素子の破壊率ばらつきを抑制する観点から、p+型不純物領域幅が全幅で15μm以上であることが必要であり、36μm以上であることが望ましい。
【0064】
図10は、本実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧およびその各成分との関係を示す図である。ホール注入電圧を、ショットキーダイオードの立ち上がり電圧Vth、p+型不純物領域の端部からp+型不純物領域底面の幅方向の中心部までの電圧降下であるVlat、SiC基板下面からp+型不純物領域底面までの電圧降下であるVdriftに成分分解して表示する。なお、各成分は、ホール注入直前の電位分布、より具体的には、p+型不純物領域底面の幅方向の中心部においてホール注入濃度が1E14atoms/cm3になるときの電位分布から求めている。
【0065】
3300V級以上の高耐圧のMPSにおいてホール注入電圧が高くなるのは、厚膜かつ低濃度になるドリフト層に起因する電圧降下が大きくなることが主因と考えられる。上述のようにp+型不純物領域の半分の幅が7.5μm(全幅15μm)付近でホール注入電圧のp+型不純物領域幅依存性が緩和される。このとき、
Vlat=0.3×Vdrift
の関係が成立する。
【0066】
また、上述のように、p+型不純物領域の半分の幅が18μm(全幅36μm)以上の領域で依存性がほぼ飽和する。このとき、
Vlat=0.89×Vdrift
の関係が成立する。
【0067】
したがって、3000V級以上の高耐圧のMPSにおいては、順方向のサージ電流が生じたときの素子の破壊率を低減させる観点および素子の破壊率ばらつきを抑制する観点から、
Vlat≧0.3×Vdrift
の関係を充足することが必要であり、
Vlat≧0.89×Vdrift
の関係を充足することが望ましい。
【0068】
上記の関係が充足されるか否かは、半導体整流装置の構造が決まれば、上述のような電位分布のシミュレーションを実行することで確認することが可能である。
【0069】
図11は、本実施の形態の半導体整流装置のオン電流密度のn型不純物領域幅依存性のシミュレーション結果を示す図である。3300級MPSの150℃における測定結果である。p+型不純物領域の半分の幅W1/2は36μmに固定している。
【0070】
MPSの実使用電圧である2〜3V近傍では、n型不純物領域幅が大きくなるとオン電流密度がSBDに近づき、p+型不純物領域幅と同程度の36μm(全幅72μm)でSBDの半分以上が確保でき、144μm(全幅288μm)以上でほぼ同等となる。したがって、オン電流密度を確保する観点からは、p+型不純物領域幅が72μm以上であることが望ましく、288μmであることがより望ましい。
【0071】
本実施の形態において、半導体整流装置がMPSとして動作し、かつ、サージ電流を効果的にp+型不純物領域とn型不純物領域間に流すために、第1の電極24とn型不純物領域16とはショットキー接続しており、第1の電極24とp+型不純物領域18とはオーミック接続していることが望ましい。
【0072】
以上のように、本実施の形態の半導体整流装置によれば、低い順方向電圧で大電流を流すことが可能になり、発熱エネルギーが抑えられ、素子の破壊率を下げることができる。したがって、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することができる。
【0073】
(第1の実施の形態の変形例)
図12は、第1の実施の形態の変形例の半導体整流装置の模式的な断面図である。このMPSは、第1の電極24が、異なる材料で形成されるオーミック電極24aとショットキー電極24bで構成されること以外は第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。
【0074】
オーミック電極24aは、少なくともp+型不純物領域18の一部に接触し、p+型不純物領域18とオーミック接続している。オーミック電極24aは、例えば、Ti/Alで形成される。また、ショットキー電極24bは、n型不純物領域16に接触し、n型不純物領域16とショットキー接続している。ショットキー電極24bは、例えば、Ti/Alで形成される。
【0075】
このように、第1の電極24を2つの電極で構成することにより、p+型不純物領域18に対する第1の電極のオーミック特性を向上させることが可能となり、さらに特性の向上した高耐圧半導体整流装置を提供することができる。
【0076】
図12の半導体整流装置は、第1の実施の形態の製造方法の第1の電極24dの形成に相当する工程で、スパッタ法で、例えば、Ti/Alを堆積しp+型不純物領域18に選択的に残るようパターニングしてオーミック電極24aを形成した後、スパッタ法で、例えば、Niを堆積してパターニングしてショットキー電極24bを形成し、その後シンター工程を行うことで製造可能である。
【0077】
なお、オーミック電極24aのオーミック性をさらに向上させるために、p+型不純物領域18の表面濃度を、1E+19〜1E+21atoms/cm3と高濃度にすることが望ましい。表面の高濃度化はp+型不純物領域18の表面に局所的にp型不純物をイオン注入することで実現が可能である。
【0078】
(第2の実施の形態)
本実施の形態の半導体整流装置は、第1の実施の形態の半導体整流装置の構成に加え、少なくとも一部が第2のワイドバンドギャップ半導体領域に接続され、第2のワイドバンドギャップ半導体領域より幅の狭い第2導電型の第3のワイドバンドギャップ半導体領域を有する。この第3のワイドバンドギャップ半導体領域を備えること以外は、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。
【0079】
上記構成を備えることにより、本実施の形態の半導体整流装置では、順方向のサージ電流が生じたときに、電流を流す領域を拡大かつ分散させることができる。したがって、順方向のサージ電流に対する耐性をさらに向上させることが可能となる。
【0080】
図13および図14は、それぞれ本実施の形態の半導体整流装置であるMPSの模式的な上面図および断面図である。図14(a)は図12のBB断面図、図14(b)は図12のCC断面図である。
【0081】
図に示すように、本実施の形態のMPS30は、第1の実施の形態のMPSに加えて、両端がp+型不純物領域18に接続され、p+型不純物領域18より幅の狭いp+型の伝播領域32を備えている。伝播領域32は、n型不純物領域16に挟まれている。
【0082】
伝播領域32は、p+型不純物領域18と同様にAlまたはBをイオン注入を用いて形成される。伝播領域32の不純物濃度は例えば1E+18atoms/cm3程度であり、深さは、例えば0.3〜1.0μm程度である。
【0083】
図15は、本実施の形態の半導体整流装置の作用の説明図である。図は第1の実施の形態のMPSにおいて、p+型不純物領域の半分の幅を36μm(全幅72μm)、n型不純物領域の半分の幅を144μm(全幅288μm)とした場合の、ホール注入濃度の分布図である。
【0084】
図からあきらかなように、p+型不純物領域下部では選択的にホールが注入されているが、n型不純物領域にはホールが到達していない。したがって、順方向のサージ電流が生じた場合、熱の発生する領域がp+型不純物領域の存在する部分に偏ってしまうことが分かる。これは、局所的な電極剥離や、結晶破壊の要因となり、不良率が上がってしまう恐れがある。
【0085】
本実施の形態によれば、伝播領域32を設けることで、素子の活性化領域の広い範囲にわたってホール注入を分散させる。したがって、発熱領域を分散でき順方向のサージ電流による不良率を一層低減することが可能である。
【0086】
また、p+型不純物領域18より伝播領域32の幅を狭くすることで、伝播領域32を設けることによるオン電流密度の低下も抑制することができる。伝播領域32の幅が、例えば、p+型不純物領域18に要求される15μmよりも小さくなったとしても、p+型不純物領域18からのプラズマスプレッディングの効果により、ホールが伝播され伝播領域32下部でもホールが注入されることが確認されている。
【0087】
さらに、本実施の形態によれば、ダイオード動作の高周波化が可能になる。順方向にバイアスをかけて順方向電流を流す場合、ホール注入が起き、ドリフト層内にホールが蓄積される。この後、逆方向にバイアスをかけてドリフト層内に空乏層を広げ耐圧を持たせる動作をするときは、順方向バイアス時に蓄積されたホールをドリフト層から吐き出すことが必要となる。この時、ホールの吐き出し口はp+型不純物領域を介したアノード電極となるが、n型不純物領域に挟まれる伝播領域が存在することで、実効的なホールの吐き出し口が増える。したがって、ホールが吐き出しやすくなり、ダイオード動作の高周波化が可能になる。
【0088】
図16は、第2の実施の形態の半導体整流装置のオン電流密度の伝播領域間隔依存性のシミュレーション結果を示す図である。シミュレーションは、伝播領域とn型不純物領域のみの単純化した構造で実行している。伝播領域32の幅の半分(W3/2)は1.0μmに固定している。そして、伝播領域間隔の半分(S/2:図12参照)を変数としている。比較のために伝播領域のないSBDの場合も示す。
【0089】
図から明らかなように、伝播領域間隔の半分が4.0μm以上になれば、オン電流密度が伝播領域のないSBDと同等になる。したがって、オン電流密度を確保する観点から伝播領域間隔は全幅で8.0μm以上であることが望ましい。
【0090】
また、伝播領域幅は、0.5μm以上であることが望ましい。0.5μm未満では安定した不純物領域の形成が困難になるおそれがあるからである。
【0091】
また、伝播領域の両端がp+型不純物領域に接続される場合を例に説明したが、伝播領域の一部がp+型不純物領域に接続されていればホールは伝播される。したがって、例えば伝播領域の片端がp+型不純物領域に接続される構造であっても構わない。
【0092】
また、本実施の形態において、MPSとして動作し、かつ、サージ電流を効果的にp+型不純物領域とn型不純物領域間に流すために、第1の電極24とn型不純物領域16とはショットキー接続しており、第1の電極24とp+型不純物領域18、および、第1の電極24と伝播領域32とはオーミック接続していることが望ましい
【0093】
以上のように、本実施の形態の半導体整流装置によれば、第1実施の形態の効果に加え、順方向のサージ電流が生じた時の発熱領域を分散させることが可能となる。したがって、よりサージ電流耐性が向上するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することができる。
【0094】
また、従来、PiNダイオードを低電流で使うモードでは、ホール注入密度が低いことにより、逆バイアスから順バイアスにスイッチングが起きた時に急激にホールが消滅し、大きな振動波形を生む問題があった。このため、振動波形が収まる時間を考慮する必要があったためにインバータなどの高速化の足かせとなっていた。しかし、第1および第2の実施の形態によれば、高い電流密度ではホール注入が起こるバイポーラモードで動作し、低い電流密度では電子電流によるユニポーラモードで動作させることができる。したがって、従来PiNダイオードで問題となっていた低電流密度動作での振動を抑えることが可能となり高耐圧半導体整流装置を高速に動作させることが可能となる。
【0095】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体整流装置、半導体整流装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体整流装置、半導体整流装置の製造方法等に関わる要素を適宜選択して用いることができる。
【0096】
例えば、実施の形態においては、第1導電型をn型、第2導電型をp型とする半導体整流装置を例に説明したが、第1導電型をp型、第2導電型をn型とする半導体整流装置であっても構わない。
【0097】
また、実施の形態では、正方形を基本とするp+型不純物領域が2個形成される場合を例に説明したが、形状はその他の形状、例えば、所望の幅を有するストライプ状、格子状、ドット状、長方形、六角形、多角形、リング状であっても構わない。また、個数についても1個、あるいは2個より多い数であっても構わない。もっとも、発熱領域を分散させる観点からは、少なくとも複数個のp+型不純物領域を有することが望ましい。
【0098】
また、実施の形態では、ワイドバンドギャップ半導体として炭化珪素(SiC)を例に説明したが、その他のワイドバンドギャップ半導体であるダイヤモンド、窒化ガリウム(GaN)等を適用することも可能である。
【0099】
また、第1の電極はNiやTi/Alを材料とする場合を例に説明したが、MPSとして要求されるショットキー障壁高さ(φB)やコンタクト抵抗を得るために、その他の材料、例えば、Mo、W、Pt、Ta、TaNの単体、これらの合金、シリサイド、カーバイド等を用いることも可能である。
【0100】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体整流装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【0101】
10 MPS
12 SiC基板
14 n−型SiC層
16 n型不純物領域
18 p+型不純物領域
20 リサーフ領域
22 絶縁膜
24 第1の電極
26 第2の電極
30 MPS
32 伝播領域
【技術分野】
【0001】
本発明は、ワイドバンドギャップ半導体を用いた高耐圧半導体整流装置に関する。
【背景技術】
【0002】
入力される電流を整流して出力する半導体整流装置には、pn接合を有するPiNダイオードと、半導体層と金属との仕事関数の差によるキャリアのポテンシャル障壁を有するショットキーバリアダイオード(SBD)がある。そして、ショットキーバリアダイオードにおいて、半導体層(例えばn型)/金属界面にかかる電界を緩和することを目的に、半導体層表面に半導体層とは異なる導電型の不純物領域(例えばp型)を配置したJBS(Junction Barrier Schottochy barrier diode)がある。さらに、JBSの不純物領域(例えばp型)と金属とのコンタクトをオーミック接続またはオーミック接続に近付け、不純物領域と半導体層とのビルトインポテンシャル(Vbi)を超える電圧がかかった際に小数キャリア注入を起こし、伝導度変調により抵抗を下げる機能を持たせたMPS(Merged PiN−diode Schottky−diode)がある。
【0003】
一方、次世代のパワー半導体デバイス材料として例えば炭化珪素(以下、SiCとも記述する)を代表とするワイドバンドギャップ半導体が期待されている。ワイドバンドギャップ半導体はSiに対して広いバンドギャップを有し、Siよりも高い破壊電界強度及び高い熱伝導率を備える。この特性を活用すれば、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
【0004】
MPSでは、伝導度変調を起こす電圧を下げることにより、順方向特性の低抵抗化が実現されるとともに、順方向のサージ電流が流れ込んだ際に、低い順方向電圧で大量の電流を吐き出すことが可能になる。定常状態よりも大きな電流が流れ込んだ際に、その電流は電流×電圧=エネルギーの式のもと、発熱による結晶破壊、電極などの接合破壊の原因となる。しかし、低い順方向電圧で大電流を流すことが可能になれば、発熱エネルギーが抑えられ素子の破壊率を下げることができる。
【0005】
特許文献1には、幅の異なる不純物領域を組み合わせることにより伝導度変調を起こす電圧を下げる、炭化珪素を用いたMPSが開示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許公開公報2007/0278609
【発明の概要】
【発明が解決しようとする課題】
【0007】
もっとも、要求される耐圧が3000V(以下、3000V級とも称する)以上のワイドバンドギャップ半導体を用いたMPSでは、従来の構造を用いても、小数キャリアが注入され伝導度変調を起こす電圧(以下、小数キャリアがホールの場合はホール注入電圧と称する)が、十分に下げられないことが、発明者らによって明らかになった。
【0008】
例えば、従来のSiのMPSでは、SiのVbi=0.8〜1.0Vに対し、伝導度変調を起こす電圧が1〜1.5V、SiCのMPSでは、SiCのVbi=2.5〜3.0Vに対し伝導度変調を起こす電圧が、600V級耐圧の素子で3.2V、1200V級素子で4V程度と、Vbiに対して+1V以下の電圧を印加することで少数キャリアが注入されていた(SiCのMPS:p+型不純物領域幅2um、n型ショットキー領域幅0.8um、125℃の場合)。
【0009】
MPSにおいて、p+型不純物領域は電子電流(多数キャリア)を流す際にデッドスペースとなるので、p+型不純物領域幅を狭めるのが一般的である。そこで、例えばp+型不純物領域幅を1um、n型不純物領域幅(n型ショットキー領域幅)を1umとし、125℃でのMPSのホール注入電圧を計算すると600V級で4.4V、1200V級で6.9V、3300V級では10.85V、4500V級では13.53Vとなる。したがって、3300V級以上の高耐圧の素子では、ホール注入電圧がPiNダイオードのホール注入電圧の4倍以上となり、伝導度変調による低抵抗化が期待できない。
【0010】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、小数キャリアが注入される電圧を低下させ、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することにある。
【課題を解決するための手段】
【0011】
本発明の第1の態様の半導体整流装置は、第1導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、前記ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、前記第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、前記第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、前記ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、を備え、前記第2のワイドバンドギャップ半導体領域の幅が15μm以上であることを特徴とする。
【0012】
上記第1の態様の半導体整流装置において、前記第2のワイドバンドギャップ半導体領域の幅が36μm以上であることが望ましい。
【0013】
本発明の第2の態様の半導体整流装置は、第1導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、前記ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、前記第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、前記第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、前記ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、を備え、前記第1の電極と前記第2の電極間に電圧が印加され、前記第2のワイドバンドギャップ半導体領域から前記ワイドバンドギャップ半導体層に小数キャリアが注入される直前の電位分布において、前記ワイドバンドギャップ半導体基板の下面から前記第2のワイドバンドギャップ半導体領域底面までの電圧降下をVdriftとし、前記第2のワイドバンドギャップ半導体層の端部から前記第2のワイドバンドギャップ半導体領域底面の幅方向の中心部までの電圧降下をVlatとした場合に、Vlat≧0.3×Vdriftの関係を充足することを特徴とする。
【0014】
上記第2の態様の半導体整流装置において、Vlat≧0.89×Vdriftの関係を充足することが望ましい。
【0015】
上記第1および第2の態様の半導体整流装置において、少なくとも一部が前記第2のワイドバンドギャップ半導体領域に接続され、前記第2のワイドバンドギャップ半導体領域より幅の狭い第2導電型の第3のワイドバンドギャップ半導体領域を有することが望ましい。
【0016】
上記第1および第2の態様の半導体整流装置において、前記第1の電極と前記第1のワイドバンドギャップ半導体領域とはショットキー接続しており、前記第1の電極と前記第2のワイドバンドギャップ半導体領域とはオーミック接続していることが望ましい。
【0017】
第2導電型の第3のワイドバンドギャップ半導体領域を有する上記第1および第2の態様の半導体整流装置において、前記第1の電極と前記第1のワイドバンドギャップ半導体領域とはショットキー接続しており、前記第1の電極と前記第2のワイドバンドギャップ半導体領域とはオーミック接続しており、前記第1の電極と前記第3のワイドバンドギャップ半導体領域とはオーミック接続していることが望ましい。
【0018】
上記第1および第2の態様の半導体整流装置において、前記ワイドバンドギャップ半導体が炭化珪素であることが望ましい。
【発明の効果】
【0019】
本発明によれば、小数キャリアが注入される電圧を低下させ、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することが可能となる。
【図面の簡単な説明】
【0020】
【図1】第1の実施の形態の半導体整流装置の断面図である。
【図2】第1の実施の形態の半導体整流装置の上面図である。
【図3】各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。
【図4】シミュレーションに用いる半導体整流装置の構造断面図である。
【図5】従来の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。
【図6】第1の実施の形態の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。
【図7】第1の実施の形態の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。
【図8】第1の実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧との関係を示す図である。
【図9】第1の実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧との関係を示す図である。
【図10】第1の実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧の各成分との関係を示す図である。
【図11】第1の実施の形態の半導体整流装置のオン電流密度のn型不純物領域幅依存性のシミュレーション結果を示す図である。
【図12】第1の実施の形態の変形例の半導体整流装置の断面図である。
【図13】第2の実施の形態の半導体整流装置の上面図である。
【図14】第2の実施の形態の半導体整流装置の断面図である。
【図15】第2の実施の形態の半導体整流装置の作用の説明図である。
【図16】第2の実施の形態の半導体整流装置のオン電流密度の伝播領域間隔依存性のシミュレーション結果を示す図である。
【発明を実施するための形態】
【0021】
以下、図面を参照しつつ本発明の実施の形態を説明する。
【0022】
なお、本明細書中、半導体領域の幅とは、半導体領域を規定する図形の端部の一点からその半導体領域を挟んで存在する別の端部までの最短距離を意味するものとする。そしてある半導体領域の幅が、例えば15μm以上であるという場合、その半導体領域を規定する図形の50%以上の端部において幅が15μm以上であることを意味するものとする。
【0023】
(第1の実施の形態)
本実施の形態の半導体整流装置は、第1導電型のワイドバンドギャップ半導体基板と、このワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、を備え、第2のワイドバンドギャップ半導体領域の幅が15μm以上である。
【0024】
上記構成を備えることにより、本実施の形態の半導体整流装置では、ホール注入電圧が十分に低減されるため、順方向のサージ電流に対する耐性を向上させることが可能となる。
【0025】
以下、ワイドバンドギャップ半導体が炭化珪素(以下、SiCとも記述)であり、第1導電型がn型、第2導電型がp型であるMPSを例に説明する。
【0026】
図1および図2は、それぞれ本実施の形態の半導体整流装置であるMPSの模式的な断面図および上面図である。図1は図2のAA断面図である。
【0027】
図1に示すように、本実施の形態のMPS10は、例えばn+型の4H−SiC基板12上面に、ドリフト層としてn−型SiC層14が形成されている。4H−SiC基板12およびn−型SiC層14は、例えばN(窒素)を不純物として含有している。
【0028】
n+型の4H−SiC基板12は、不純物濃度が、例えば、5E+18〜1E+19atoms/cm3の低抵抗基板である。そして、n−型SiC層14は、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さ(図1中のd)が20μm以上である。
【0029】
MPS10は、要求される耐圧が3000V〜7000VのMPS、いわゆる3000V級〜7000V級の高耐圧MPSである。このように、高い耐圧および十分なオン電流密度を実現するためには、n−型SiC層14は上記不純物濃度と厚さを備えることが必要条件となる。
【0030】
そして、n−型SiC層14の表面に、n型不純物領域(n型ショットキー領域)16が存在する。n型不純物領域16はn−型SiC層14の上部に相当する。
【0031】
そして、n型不純物領域16に挟まれて、例えばAl(アルミニウム)またはB(ボロン)を、例えば1E+18atoms/cm3程度不純物として含有するp+型不純物領域18が形成されている。このp+型不純物領域18の深さは、例えば0.3〜1.0μm程度である。p+型不純物領域18の幅(図中W1)は、15μm以上である。p+型不純物領域18の濃度は、第1の電極との接合の特性をオーミックにするまたはオーミックに近付ける観点からできるだけ高濃度であることが望ましい。
【0032】
15μm未満であると、ホール注入電圧を十分に低減されず、順方向のサージ電流に対する耐性を向上させることができない。
【0033】
p+型不純物領域18の外側には、p+型不純物領域18よりも幅広で、例えば同程度の不純物濃度および深さを有するリサーフ(RESURF)領域20が形成されている。RESURF領域はMPSの耐圧を安定化させるために設けられる。
【0034】
そして、n−型SiC層14の表面は、例えばシリコン酸化膜かるなる絶縁膜22で覆われる。絶縁膜22の開口部に、n型不純物領域16とp+型不純物領域18とに接合するように、例えば、Niの第1の電極(アノード電極)24が形成されている。第1の電極(アノード電極)24はリサーフ領域20の一部表面にも接するよう形成されている。また、n+型の4H−SiC基板12下面には、例えば、Niの第2の電極(カソード電極)26が形成されている。
【0035】
平面的には、図2に示すように、最内周部にn型不純物領域16があり、外周側に向かって、幅W1のp+型不純物領域18、幅W2のn型不純物領域16が交互に形成されている。ここでは中心が同一であり、略一定の幅W1を有し、正方形を基本とするp+型不純物領域18が2個形成されている。
【0036】
さらに、最外周のn型不純物領域16の外側に、最外周のn型不純物領域16を囲むようにリサーフ領域20が形成されている。このリサーフ領域20に囲まれるn型不純物領域16とp+型不純物領域18がMPSの活性領域である。
【0037】
次に、図1、図2に示す本実施の形態の半導体整流装置の製造方法を説明する。まず、n+型の4H−SiC基板12上面に、エピタキシャル成長により、厚さ(図1中のd)が20μm以上のn−型SiC層14を形成する。
【0038】
次に、n−型SiC層14表面に、リソグラフィー法によりマスク材をパターニングする。このレジストをマスクに、AlまたはBをイオン注入する。その後、マスク材を除去し、基板を洗浄した後、1500℃〜2000℃の活性化アニールを行う。このようにして、p+型不純物領域18およびリサーフ領域20を形成する。
【0039】
その後、例えばシリコン酸化膜からなる絶縁膜22を形成し、n型不純物領域16、p+型不純物領域18およびサーフ領域20の一部が露出するようにリソグラフィー法およびRIE法を用いてパターニングする。そして、例えば、スパッタ法でNiを堆積した後、パターニングして第1の電極(アノード電極)24を形成する。また、4H−SiC基板12下面は、例えば、スパッタ法でNiを堆積した後、パターニングして第2の電極(カソード電極)26が形成される。その後シンター工程を行う。
【0040】
以上の製造方法により、図1および図2に示すMPS10が製造可能である。
【0041】
図3は、各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。一点鎖線で示されるSBDのオン電流密度は、矢印aで示される電圧で立ち上がる。この立ち上がり電圧は、アノード電極とn型不純物領域との間のショットキー接合のショットキー障壁高さ(φB)で決定される。
【0042】
一方、点線で示されるPiNダイオードのオン電流密度は、矢印bで示される電圧で立ち上がる。この立ち上がり電圧は、pn接合のビルトインポテンシャル(Vbi)で決定される。
【0043】
ショットキー接合とpn接合の両方を備えるMPSの場合、実線で示されるオン電流密度は、矢印aで示される電圧で立ち上がり、矢印cで示されるホール注入が生ずる電圧、すなわちホール注入電圧に達した時に、伝導度変調が生じ急峻な増加を示す。このホール注入電圧を下げることによって、発熱エネルギーが抑えられ、順方向のサージ電流が生じたときの素子の破壊率が低減できる。
【0044】
また、両矢印eで示されるMPSとSBDのオン電流密度の差は、MPSに設けられるp+型不純物領域の面積の割合が大きくなるほど大きくなる。また、両矢印fで示されるMPSとPiNダイオードのオン電流密度の差は、p+型不純物領域の面積の割合が大きくなるほど小さくなる。
【0045】
図4は、電流−電圧特性のシミュレーションに用いる半導体整流装置の構造断面図である。MPSの活性領域のn型不純物領域16とp+型不純物領域18の繰り返しのハーフピッチ分を単位構造とする。
【0046】
p+型不純物領域18の幅の半分がW1/2、n型不純物領域16の幅の半分がW2/2である。また、ドリフト層であるn−型SiC層14の厚さがdである。そして、シミュレーションから、第1の電極(アノード電極)24と第2の電極(カソード電極)26間に電圧が印加され、p+型不純物領域18からn−型SiC層14に小数キャリアが注入される直前の電位分布を求める。
【0047】
シミュレーション結果から得られるSiC基板12下面からp+型不純物領域18底面まで(図中両矢印)の電圧降下をVdriftとする。また、p+型不純物領域18の端部からp+型不純物領域18底面の幅方向の中心部まで(図中両矢印)の電圧降下をVlatとする。
【0048】
図5は、従来の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が1200V級のMPSの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が1200V級のSBDとPiNダイオードの特性も示す。測定温度は150℃である。
【0049】
MPSのn−型SiC層14の厚さdは8μm、不純物濃度は6E+15atoms/cm3である。SiC基板12の厚さは1.0μm、p+型不純物領域18の深さは0.6μmである。n型不純物領域16の幅の半分W2/2は10μmに固定している。
【0050】
MPSのオン電流密度が急峻に立ち上がるホール注入電圧は、p+型不純物領域18の幅の半分W1/2に依存し、W1/2=9μmでほぼPiNダイオードと同程度の電圧となる。
【0051】
図6は、本実施の形態の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が3300V級のMPSの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が3300V級のSBDとPiNダイオードの特性も示す。測定温度は150℃である。
【0052】
MPSのn−型SiC層14の厚さdは25μm、不純物濃度は4E+15atoms/cm3である。SiC基板12の厚さは1.0μm、p+型不純物領域18の深さは0.6μmである。n型不純物領域16の幅の半分W2/2は10μmに固定している。
【0053】
MPSのオン電流密度が急峻に立ち上がるホール注入電圧は、p+型不純物領域18の幅の半分W1/2に依存し、W1/2=36μmでほぼPiNダイオードと同程度の電圧となる。
【0054】
図7は、本実施の形態の半導体整流装置のオン電流密度のp+型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が4500V級のMPSの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が3300V級のSBDとPiNダイオードの特性も示す。測定温度は150℃である。
【0055】
MPSのn−型SiC層14の厚さdは35μm、不純物濃度は3E+15atoms/cm3である。SiC基板12の厚さは1.0μm、p+型不純物領域18の深さは0.6μmである。n型不純物領域16の幅の半分W2/2は10μmに固定している。
【0056】
MPSのオン電流密度が急峻に立ち上がるホール注入電圧は、p+型不純物領域18の幅の半分W1/2に依存し、W1/2=36μmでほぼPiNダイオードと同程度の電圧となる。
【0057】
このように、上記シミュレーションにより3300V級以上の高耐圧のMPSでは、p+型不純物領域の幅の半分で36μm(全幅72μm)程度にまで広げないと、ホール注入電圧がPiNダイオードと同程度にならない。
【0058】
図8は、本実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧との関係を示す図である。図5〜図7の結果をまとめた図である。
【0059】
1200V級の低耐圧MPSと比較して、3300V級および4500V級の高耐圧MPSではホール注入電圧のp+型不純物領域幅依存性が大きい。そして、高耐圧MPSではp+型不純物領域の幅の半分が18μm(全幅36μm)程度で上記依存性が飽和される。
【0060】
図9は、本実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧との関係を示す図である。図9(a)が3300V級のMPS、図9(b)が4500V級のMPSの場合である。
【0061】
図5〜図7の結果に、測定温度25℃での結果も加えている。白四角が25℃、白丸が150℃の結果である。また、横軸はリニアスケールでプロットし、フィッティングした線を点線で示している。
【0062】
図から明らかなように、3300V級、4500V級いずれの場合も、温度に依存せずp+型不純物領域の半分の幅が7.5μm(全幅15μm)付近でホール注入電圧のp+型不純物領域幅依存性が緩和される。そして、p+型不純物領域の半分の幅が18μm(全幅36μm)以上の領域で依存性がほぼ飽和する。
【0063】
したがって、3300V級以上の高耐圧のMPSにおいては、順方向のサージ電流が生じたときの素子の破壊率を低減させる観点および素子の破壊率ばらつきを抑制する観点から、p+型不純物領域幅が全幅で15μm以上であることが必要であり、36μm以上であることが望ましい。
【0064】
図10は、本実施の形態の半導体整流装置のp+型不純物領域幅とホール注入電圧およびその各成分との関係を示す図である。ホール注入電圧を、ショットキーダイオードの立ち上がり電圧Vth、p+型不純物領域の端部からp+型不純物領域底面の幅方向の中心部までの電圧降下であるVlat、SiC基板下面からp+型不純物領域底面までの電圧降下であるVdriftに成分分解して表示する。なお、各成分は、ホール注入直前の電位分布、より具体的には、p+型不純物領域底面の幅方向の中心部においてホール注入濃度が1E14atoms/cm3になるときの電位分布から求めている。
【0065】
3300V級以上の高耐圧のMPSにおいてホール注入電圧が高くなるのは、厚膜かつ低濃度になるドリフト層に起因する電圧降下が大きくなることが主因と考えられる。上述のようにp+型不純物領域の半分の幅が7.5μm(全幅15μm)付近でホール注入電圧のp+型不純物領域幅依存性が緩和される。このとき、
Vlat=0.3×Vdrift
の関係が成立する。
【0066】
また、上述のように、p+型不純物領域の半分の幅が18μm(全幅36μm)以上の領域で依存性がほぼ飽和する。このとき、
Vlat=0.89×Vdrift
の関係が成立する。
【0067】
したがって、3000V級以上の高耐圧のMPSにおいては、順方向のサージ電流が生じたときの素子の破壊率を低減させる観点および素子の破壊率ばらつきを抑制する観点から、
Vlat≧0.3×Vdrift
の関係を充足することが必要であり、
Vlat≧0.89×Vdrift
の関係を充足することが望ましい。
【0068】
上記の関係が充足されるか否かは、半導体整流装置の構造が決まれば、上述のような電位分布のシミュレーションを実行することで確認することが可能である。
【0069】
図11は、本実施の形態の半導体整流装置のオン電流密度のn型不純物領域幅依存性のシミュレーション結果を示す図である。3300級MPSの150℃における測定結果である。p+型不純物領域の半分の幅W1/2は36μmに固定している。
【0070】
MPSの実使用電圧である2〜3V近傍では、n型不純物領域幅が大きくなるとオン電流密度がSBDに近づき、p+型不純物領域幅と同程度の36μm(全幅72μm)でSBDの半分以上が確保でき、144μm(全幅288μm)以上でほぼ同等となる。したがって、オン電流密度を確保する観点からは、p+型不純物領域幅が72μm以上であることが望ましく、288μmであることがより望ましい。
【0071】
本実施の形態において、半導体整流装置がMPSとして動作し、かつ、サージ電流を効果的にp+型不純物領域とn型不純物領域間に流すために、第1の電極24とn型不純物領域16とはショットキー接続しており、第1の電極24とp+型不純物領域18とはオーミック接続していることが望ましい。
【0072】
以上のように、本実施の形態の半導体整流装置によれば、低い順方向電圧で大電流を流すことが可能になり、発熱エネルギーが抑えられ、素子の破壊率を下げることができる。したがって、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することができる。
【0073】
(第1の実施の形態の変形例)
図12は、第1の実施の形態の変形例の半導体整流装置の模式的な断面図である。このMPSは、第1の電極24が、異なる材料で形成されるオーミック電極24aとショットキー電極24bで構成されること以外は第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。
【0074】
オーミック電極24aは、少なくともp+型不純物領域18の一部に接触し、p+型不純物領域18とオーミック接続している。オーミック電極24aは、例えば、Ti/Alで形成される。また、ショットキー電極24bは、n型不純物領域16に接触し、n型不純物領域16とショットキー接続している。ショットキー電極24bは、例えば、Ti/Alで形成される。
【0075】
このように、第1の電極24を2つの電極で構成することにより、p+型不純物領域18に対する第1の電極のオーミック特性を向上させることが可能となり、さらに特性の向上した高耐圧半導体整流装置を提供することができる。
【0076】
図12の半導体整流装置は、第1の実施の形態の製造方法の第1の電極24dの形成に相当する工程で、スパッタ法で、例えば、Ti/Alを堆積しp+型不純物領域18に選択的に残るようパターニングしてオーミック電極24aを形成した後、スパッタ法で、例えば、Niを堆積してパターニングしてショットキー電極24bを形成し、その後シンター工程を行うことで製造可能である。
【0077】
なお、オーミック電極24aのオーミック性をさらに向上させるために、p+型不純物領域18の表面濃度を、1E+19〜1E+21atoms/cm3と高濃度にすることが望ましい。表面の高濃度化はp+型不純物領域18の表面に局所的にp型不純物をイオン注入することで実現が可能である。
【0078】
(第2の実施の形態)
本実施の形態の半導体整流装置は、第1の実施の形態の半導体整流装置の構成に加え、少なくとも一部が第2のワイドバンドギャップ半導体領域に接続され、第2のワイドバンドギャップ半導体領域より幅の狭い第2導電型の第3のワイドバンドギャップ半導体領域を有する。この第3のワイドバンドギャップ半導体領域を備えること以外は、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。
【0079】
上記構成を備えることにより、本実施の形態の半導体整流装置では、順方向のサージ電流が生じたときに、電流を流す領域を拡大かつ分散させることができる。したがって、順方向のサージ電流に対する耐性をさらに向上させることが可能となる。
【0080】
図13および図14は、それぞれ本実施の形態の半導体整流装置であるMPSの模式的な上面図および断面図である。図14(a)は図12のBB断面図、図14(b)は図12のCC断面図である。
【0081】
図に示すように、本実施の形態のMPS30は、第1の実施の形態のMPSに加えて、両端がp+型不純物領域18に接続され、p+型不純物領域18より幅の狭いp+型の伝播領域32を備えている。伝播領域32は、n型不純物領域16に挟まれている。
【0082】
伝播領域32は、p+型不純物領域18と同様にAlまたはBをイオン注入を用いて形成される。伝播領域32の不純物濃度は例えば1E+18atoms/cm3程度であり、深さは、例えば0.3〜1.0μm程度である。
【0083】
図15は、本実施の形態の半導体整流装置の作用の説明図である。図は第1の実施の形態のMPSにおいて、p+型不純物領域の半分の幅を36μm(全幅72μm)、n型不純物領域の半分の幅を144μm(全幅288μm)とした場合の、ホール注入濃度の分布図である。
【0084】
図からあきらかなように、p+型不純物領域下部では選択的にホールが注入されているが、n型不純物領域にはホールが到達していない。したがって、順方向のサージ電流が生じた場合、熱の発生する領域がp+型不純物領域の存在する部分に偏ってしまうことが分かる。これは、局所的な電極剥離や、結晶破壊の要因となり、不良率が上がってしまう恐れがある。
【0085】
本実施の形態によれば、伝播領域32を設けることで、素子の活性化領域の広い範囲にわたってホール注入を分散させる。したがって、発熱領域を分散でき順方向のサージ電流による不良率を一層低減することが可能である。
【0086】
また、p+型不純物領域18より伝播領域32の幅を狭くすることで、伝播領域32を設けることによるオン電流密度の低下も抑制することができる。伝播領域32の幅が、例えば、p+型不純物領域18に要求される15μmよりも小さくなったとしても、p+型不純物領域18からのプラズマスプレッディングの効果により、ホールが伝播され伝播領域32下部でもホールが注入されることが確認されている。
【0087】
さらに、本実施の形態によれば、ダイオード動作の高周波化が可能になる。順方向にバイアスをかけて順方向電流を流す場合、ホール注入が起き、ドリフト層内にホールが蓄積される。この後、逆方向にバイアスをかけてドリフト層内に空乏層を広げ耐圧を持たせる動作をするときは、順方向バイアス時に蓄積されたホールをドリフト層から吐き出すことが必要となる。この時、ホールの吐き出し口はp+型不純物領域を介したアノード電極となるが、n型不純物領域に挟まれる伝播領域が存在することで、実効的なホールの吐き出し口が増える。したがって、ホールが吐き出しやすくなり、ダイオード動作の高周波化が可能になる。
【0088】
図16は、第2の実施の形態の半導体整流装置のオン電流密度の伝播領域間隔依存性のシミュレーション結果を示す図である。シミュレーションは、伝播領域とn型不純物領域のみの単純化した構造で実行している。伝播領域32の幅の半分(W3/2)は1.0μmに固定している。そして、伝播領域間隔の半分(S/2:図12参照)を変数としている。比較のために伝播領域のないSBDの場合も示す。
【0089】
図から明らかなように、伝播領域間隔の半分が4.0μm以上になれば、オン電流密度が伝播領域のないSBDと同等になる。したがって、オン電流密度を確保する観点から伝播領域間隔は全幅で8.0μm以上であることが望ましい。
【0090】
また、伝播領域幅は、0.5μm以上であることが望ましい。0.5μm未満では安定した不純物領域の形成が困難になるおそれがあるからである。
【0091】
また、伝播領域の両端がp+型不純物領域に接続される場合を例に説明したが、伝播領域の一部がp+型不純物領域に接続されていればホールは伝播される。したがって、例えば伝播領域の片端がp+型不純物領域に接続される構造であっても構わない。
【0092】
また、本実施の形態において、MPSとして動作し、かつ、サージ電流を効果的にp+型不純物領域とn型不純物領域間に流すために、第1の電極24とn型不純物領域16とはショットキー接続しており、第1の電極24とp+型不純物領域18、および、第1の電極24と伝播領域32とはオーミック接続していることが望ましい
【0093】
以上のように、本実施の形態の半導体整流装置によれば、第1実施の形態の効果に加え、順方向のサージ電流が生じた時の発熱領域を分散させることが可能となる。したがって、よりサージ電流耐性が向上するワイドバンドギャップ半導体を用いた高耐圧半導体整流装置を提供することができる。
【0094】
また、従来、PiNダイオードを低電流で使うモードでは、ホール注入密度が低いことにより、逆バイアスから順バイアスにスイッチングが起きた時に急激にホールが消滅し、大きな振動波形を生む問題があった。このため、振動波形が収まる時間を考慮する必要があったためにインバータなどの高速化の足かせとなっていた。しかし、第1および第2の実施の形態によれば、高い電流密度ではホール注入が起こるバイポーラモードで動作し、低い電流密度では電子電流によるユニポーラモードで動作させることができる。したがって、従来PiNダイオードで問題となっていた低電流密度動作での振動を抑えることが可能となり高耐圧半導体整流装置を高速に動作させることが可能となる。
【0095】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体整流装置、半導体整流装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体整流装置、半導体整流装置の製造方法等に関わる要素を適宜選択して用いることができる。
【0096】
例えば、実施の形態においては、第1導電型をn型、第2導電型をp型とする半導体整流装置を例に説明したが、第1導電型をp型、第2導電型をn型とする半導体整流装置であっても構わない。
【0097】
また、実施の形態では、正方形を基本とするp+型不純物領域が2個形成される場合を例に説明したが、形状はその他の形状、例えば、所望の幅を有するストライプ状、格子状、ドット状、長方形、六角形、多角形、リング状であっても構わない。また、個数についても1個、あるいは2個より多い数であっても構わない。もっとも、発熱領域を分散させる観点からは、少なくとも複数個のp+型不純物領域を有することが望ましい。
【0098】
また、実施の形態では、ワイドバンドギャップ半導体として炭化珪素(SiC)を例に説明したが、その他のワイドバンドギャップ半導体であるダイヤモンド、窒化ガリウム(GaN)等を適用することも可能である。
【0099】
また、第1の電極はNiやTi/Alを材料とする場合を例に説明したが、MPSとして要求されるショットキー障壁高さ(φB)やコンタクト抵抗を得るために、その他の材料、例えば、Mo、W、Pt、Ta、TaNの単体、これらの合金、シリサイド、カーバイド等を用いることも可能である。
【0100】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体整流装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【0101】
10 MPS
12 SiC基板
14 n−型SiC層
16 n型不純物領域
18 p+型不純物領域
20 リサーフ領域
22 絶縁膜
24 第1の電極
26 第2の電極
30 MPS
32 伝播領域
【特許請求の範囲】
【請求項1】
第1導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、
前記ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、
前記第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、
前記第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、
前記ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、
を備え、
前記第2のワイドバンドギャップ半導体領域の幅が15μm以上であることを特徴とする半導体整流装置。
【請求項2】
前記第2のワイドバンドギャップ半導体領域の幅が36μm以上であることを特徴とする請求項1記載の半導体整流装置。
【請求項3】
第1導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、
前記ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、
前記第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、
前記第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、
前記ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、
を備え、
前記第1の電極と前記第2の電極間に電圧が印加され、前記第2のワイドバンドギャップ半導体領域から前記ワイドバンドギャップ半導体層に小数キャリアが注入される直前の電位分布において、前記ワイドバンドギャップ半導体基板の下面から前記第2のワイドバンドギャップ半導体領域底面までの電圧降下をVdriftとし、前記第2のワイドバンドギャップ半導体層の端部から前記第2のワイドバンドギャップ半導体領域底面の幅方向の中心部までの電圧降下をVlatとした場合に、
Vlat≧0.3×Vdrift
の関係を充足することを特徴とする半導体整流装置。
【請求項4】
Vlat≧0.89×Vdrift
の関係を充足することを特徴とする請求項3記載の半導体整流装置。
【請求項5】
少なくとも一部が前記第2のワイドバンドギャップ半導体領域に接続され、前記第2のワイドバンドギャップ半導体領域より幅の狭い第2導電型の第3のワイドバンドギャップ半導体領域を有することを特徴とする請求項1ないし請求項4いずれか一項記載の半導体整流装置。
【請求項6】
前記第1の電極と前記第1のワイドバンドギャップ半導体領域とはショットキー接続しており、
前記第1の電極と前記第2のワイドバンドギャップ半導体領域とはオーミック接続していることを特徴とする請求項1ないし請求項5いずれか一項記載の半導体整流装置。
【請求項7】
前記第1の電極と前記第1のワイドバンドギャップ半導体領域とはショットキー接続しており、
前記第1の電極と前記第2のワイドバンドギャップ半導体領域とはオーミック接続しており、
前記第1の電極と前記第3のワイドバンドギャップ半導体領域とはオーミック接続していることを特徴とする請求項5記載の半導体整流装置。
【請求項8】
前記ワイドバンドギャップ半導体が炭化珪素であることを特徴とする請求項1ないし請求項7いずれか一項記載の半導体整流装置。
【請求項1】
第1導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、
前記ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、
前記第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、
前記第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、
前記ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、
を備え、
前記第2のワイドバンドギャップ半導体領域の幅が15μm以上であることを特徴とする半導体整流装置。
【請求項2】
前記第2のワイドバンドギャップ半導体領域の幅が36μm以上であることを特徴とする請求項1記載の半導体整流装置。
【請求項3】
第1導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板の上面に形成され、不純物濃度が1E+14atoms/cm3以上5E+16atoms/cm3以下、厚さが20μm以上の第1導電型のワイドバンドギャップ半導体層と、
前記ワイドバンドギャップ半導体層表面に形成される第1導電型の第1のワイドバンドギャップ半導体領域と、
前記第1のワイドバンドギャップ半導体領域に挟まれて形成される第2導電型の第2のワイドバンドギャップ半導体領域と、
前記第1および第2のワイドバンドギャップ半導体領域上に形成される第1の電極と、
前記ワイドバンドギャップ半導体基板の下面に形成される第2の電極と、
を備え、
前記第1の電極と前記第2の電極間に電圧が印加され、前記第2のワイドバンドギャップ半導体領域から前記ワイドバンドギャップ半導体層に小数キャリアが注入される直前の電位分布において、前記ワイドバンドギャップ半導体基板の下面から前記第2のワイドバンドギャップ半導体領域底面までの電圧降下をVdriftとし、前記第2のワイドバンドギャップ半導体層の端部から前記第2のワイドバンドギャップ半導体領域底面の幅方向の中心部までの電圧降下をVlatとした場合に、
Vlat≧0.3×Vdrift
の関係を充足することを特徴とする半導体整流装置。
【請求項4】
Vlat≧0.89×Vdrift
の関係を充足することを特徴とする請求項3記載の半導体整流装置。
【請求項5】
少なくとも一部が前記第2のワイドバンドギャップ半導体領域に接続され、前記第2のワイドバンドギャップ半導体領域より幅の狭い第2導電型の第3のワイドバンドギャップ半導体領域を有することを特徴とする請求項1ないし請求項4いずれか一項記載の半導体整流装置。
【請求項6】
前記第1の電極と前記第1のワイドバンドギャップ半導体領域とはショットキー接続しており、
前記第1の電極と前記第2のワイドバンドギャップ半導体領域とはオーミック接続していることを特徴とする請求項1ないし請求項5いずれか一項記載の半導体整流装置。
【請求項7】
前記第1の電極と前記第1のワイドバンドギャップ半導体領域とはショットキー接続しており、
前記第1の電極と前記第2のワイドバンドギャップ半導体領域とはオーミック接続しており、
前記第1の電極と前記第3のワイドバンドギャップ半導体領域とはオーミック接続していることを特徴とする請求項5記載の半導体整流装置。
【請求項8】
前記ワイドバンドギャップ半導体が炭化珪素であることを特徴とする請求項1ないし請求項7いずれか一項記載の半導体整流装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図16】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図16】
【図15】
【公開番号】特開2011−151208(P2011−151208A)
【公開日】平成23年8月4日(2011.8.4)
【国際特許分類】
【出願番号】特願2010−11300(P2010−11300)
【出願日】平成22年1月21日(2010.1.21)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年8月4日(2011.8.4)
【国際特許分類】
【出願日】平成22年1月21日(2010.1.21)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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