半導体装置の製造方法
【課題】めっき工程の埋設不良を抑制する。
【解決手段】半導体基板１００上に設けられた層間絶縁膜３２０に開口部を形成する工程と、開口部上面にバリア層３４０を形成するバリア層形成工程と、バリア層３４０上に配線シード層を形成する配線シード層形成工程を有する。また、バリア層形成工程は、選択成膜工程と、スパッタエッチング工程を有する。バリア層３４０の選択成膜工程は、バリア層３４０を、開口部の平面部３４２のみに選択的に成膜する。次いで、バリア層３４０のスパッタエッチング工程は、平面部３４２のバリア層３４０をスパッタエッチングしながらバリア層３４０のスパッタ粒子を開口部の側壁部３４４に堆積させる。
【解決手段】半導体基板１００上に設けられた層間絶縁膜３２０に開口部を形成する工程と、開口部上面にバリア層３４０を形成するバリア層形成工程と、バリア層３４０上に配線シード層を形成する配線シード層形成工程を有する。また、バリア層形成工程は、選択成膜工程と、スパッタエッチング工程を有する。バリア層３４０の選択成膜工程は、バリア層３４０を、開口部の平面部３４２のみに選択的に成膜する。次いで、バリア層３４０のスパッタエッチング工程は、平面部３４２のバリア層３４０をスパッタエッチングしながらバリア層３４０のスパッタ粒子を開口部の側壁部３４４に堆積させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の配線技術として、デュアルダマシン法と呼ばれる銅配線と低誘電率の層間絶縁膜との組み合わせによる多層配線構造が採用されている。デュアルダマシン法における銅配線の課題として、めっき時の埋設不良の改善と、エレクトロマイグレーション耐性が求められている。
【０００３】
エレクトロマイグレーション耐性の向上を目的とした先行技術としては、特許文献１などが挙げられる。特許文献１では、層間絶縁膜に形成された開口部内面にバリア層をスパッタリングで成膜する工程において、開口部底部に堆積されるバリア層材料をスパッタリングによりエッチングしながら、開口部側壁にバリア層材料を堆積させる方法が、開示されている。これによれば、開口部底面にバリア層が形成されないため、バリア層を介していた場合に上下銅配線間で発生していたエレクトロマイグレーションが抑制できると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１-２８４４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の方法では、バリア層成膜時に、開口部の平面部と側壁部とが接する端部は、オーバーハング部を生じている。この場合、めっき工程において開口部が全て埋まる前に、オーバーハング部が成長して閉口してしまうため、配線内部においてボイドが出来てしまう可能性があった。
【課題を解決するための手段】
【０００６】
本発明によれば、
半導体基板上に設けられた層間絶縁膜に開口部を形成する工程と、
前記開口部上面にバリア層を形成するバリア層形成工程と、
前記バリア層上に配線シード層を形成する配線シード層形成工程を有し、
前記バリア層形成工程は、
前記バリア層を、前記開口部の平面部のみに選択的に成膜する選択成膜工程と、
前記平面部の前記バリア層をスパッタエッチングしながら前記バリア層のスパッタ粒子を前記開口部の側壁部に堆積させるスパッタエッチング工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【０００７】
本発明によれば、
半導体基板上に設けられた層間絶縁膜に開口部を形成する工程と、
前記開口部上面にバリア層を形成するバリア層形成工程と、
前記バリア層上に配線シード層を形成する配線シード層形成工程を有し、
前記配線シード層形成工程は、
前記配線シード層を、前記開口部の平面部のみに選択的に成膜する選択成膜工程と、
前記平面部の前記配線シード層をスパッタエッチングしながら前記配線シード層のスパッタ粒子を前記開口部の側壁部に堆積させるスパッタエッチング工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【０００８】
本発明によれば、バリア層または配線シード層を、選択成膜工程とスパッタエッチング工程により形成することで、開口部の平面部と側壁部とが接する端部は、オーバーハング形状とならない。したがって、その後のめっき工程において、開口部が全て埋設されるまで、ボイドが発生しない。以上により、めっき工程の埋設不良を抑制することができる。
【発明の効果】
【０００９】
本発明によれば、めっき工程の埋設不良を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る半導体装置の構成を示す断面図である。
【図２】本実施形態の半導体装置の製造方法のフローチャートである。
【図３】バリア層形成工程におけるバリア層の選択成膜工程の断面図である。
【図４】バリア層形成工程におけるバリア層のスパッタエッチング工程の断面図である。
【図５】バリア層形成工程後の断面図である。
【図６】配線シード層形成工程における配線シード層の選択成膜工程の断面図である。
【図７】配線シード層形成工程後の断面図である。
【図８】配線形成工程後の断面図である。
【図９】比較例のめっき工程中の断面図である。
【図１０】比較例の配線形成工程後の断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第一の実施形態）
図１を用いて、本実施形態で用いられる半導体装置について説明する。図１は、本実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１００と、半導体基板１００に設けられた半導体素子と、半導体基板１００上に設けられた層間絶縁膜３２０と、層間絶縁膜３２０に形成された開口部に形成されたバリア層３４０と、バリア層３４０上に形成された配線４４０と、を備える。また、バリア層３４０の平面部３４２と側壁部３４４との接する角度θが９０度以上となっており、オーバーハング形状となっていない。
【００１３】
後述するように、本実施形態の半導体装置の製造方法では、バリア層３４０を、または配線４４０のシードとなる配線シード層４２０（図６参照）を、選択成膜工程とスパッタエッチング工程により形成する。これによれば、開口部の平面部３４２と側壁部３４４とが接する端部は、オーバーハング形状とならない。したがって、その後のめっき工程において、開口部が全て埋設されるまで、ボイドが発生しない。よって、めっき工程の埋設不良を抑制することができる。
【００１４】
ここでいう開口部とは、溝または接続孔のことである。以下、特に指定のない場合はどちらでも良い。
【００１５】
次に、図１において、本実施形態で用いられる半導体装置について詳細を説明する。半導体基板１００は、例えばシリコン基板である。半導体基板１００には、例えば、ソース領域４２、ドレイン領域４４と、半導体基板１００上に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されたゲート電極２０を含む電界効果トランジスタ（ＦＥＴ）が形成されている。また、ゲート電極２０の両側面には、側壁絶縁膜２４が形成されている。各ＦＥＴは、半導体基板１００中に形成された素子分離領域６０によって他の素子と分離されている。なお、ソース領域４２、ドレイン領域４４は、エクステンション領域（非図示）を含んでいる。
【００１６】
半導体基板１００上には、下地絶縁膜２２０が形成されている。下地絶縁膜２２０中には、コンタクト２１０、下地バリア層２４０、下地配線２６０を有する下地層２００が形成されている。コンタクト２１０は、例えば図１のように、ソース領域４２及びドレイン領域４４と、その上方に形成された下地配線２６０とをそれぞれ電気的に接続している。本実施形態における下地層２００を構成する材料、厚さ等は、公知のものを用いることが出来る。
【００１７】
下地絶縁膜２２０上に、層間絶縁膜３２０が備えられており、下地配線２６０まで開口部が設けられている。なお、図１中で示されるビア層３００と配線層４００との間に、エッチングストッパ膜（非表示）を設けていても良い。
【００１８】
本実施形態における層間絶縁膜３２０の厚さは、例えば１００〜３００ｎｍである。また、ビア層３００の厚さは、例えば４０〜１００ｎｍであり、開口部のビア径は、例えば２０〜７０ｎｍである。
【００１９】
また、層間絶縁膜３２０の開口部において、バリア層３４０、配線４４０を設けており、配線４４０と下地配線２６０とが、バリア層３４０を介して接続されている。
【００２０】
バリア層３４０の材料としては、例えばＴａ、ＴａＮであり、その他、Ｔｉ、ＴｉＮ、Ｈｆ、ＨｆＮ、ＺｒＮ、ＺｒＮ、Ｒｕ、ＲｕＮ、Ｍｎなどがある。バリア層３４０の厚さは、例えば３〜１５ｎｍである。また、バリア層３４０は二層構造でも良く、例えば、層間絶縁膜３２０側からＴａＮを形成し、Ｔａ／ＴａＮの二層構造としてもよい。
【００２１】
ここで、バリア層３４０は、平面部３４２と側壁部３４４を有しており、これらが接する角度θは９０度以上である。すなわち、開口部の平面部３４２と側壁部３４４とが接する端部は、オーバーハング形状となっておらず、配線４４０においてボイドが発生していない。
【００２２】
次に、図２〜８を用いて、本実施形態の半導体装置の製造方法を説明する。本実施形態の半導体装置の製造方法は、以下の工程を有する。半導体基板１００上に設けられた層間絶縁膜３２０に開口部を形成する工程と、開口部上面にバリア層３４０を形成するバリア層形成工程と、バリア層３４０上に配線シード層４２０を形成する配線シード層形成工程を有する。また、バリア層形成工程は、選択成膜工程と、スパッタエッチング工程を有する。バリア層３４０の選択成膜工程は、バリア層３４０を、開口部の平面部３４２のみに選択的に成膜する。次いで、バリア層３４０のスパッタエッチング工程は、平面部３４２のバリア層３４０をスパッタエッチングしながらバリア層３４０のスパッタ粒子を開口部の側壁部３４４に堆積させる。以下、詳細に説明する。
【００２３】
図２は、本実施形態の半導体装置の製造方法のフローチャートである。図２を用いて、半導体製造方法の概略を説明する。本実施形態の半導体装置の製造方法は、半導体素子形成工程（Ｓ１００）、下地層形成工程（Ｓ２００）、層間絶縁膜形成工程（Ｓ３００）、開口部形成工程（Ｓ４００）、バリア層形成工程（Ｓ５００）、配線シード層形成工程（Ｓ６００）、配線形成工程（Ｓ７００）を有する。
【００２４】
まず、例えば上述のＦＥＴを形成する半導体素子形成工程（Ｓ１００）が行われる。半導体基板１００に、素子分離領域６０を形成した後、例えば熱酸化によりゲート絶縁膜２２を形成する。次いで、例えば多結晶シリコンを成膜し、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲート電極２０を形成する。そのゲート電極２０をマスクとしてイオン注入を行い、ソース領域４２、ドレイン領域４４のエクステンション領域（非図示）を形成する。次いで、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜またはシリコン酸化膜を順次堆積し、エッチバックすることによって、ゲート電極２０の両側面に側壁絶縁膜２４を形成する。次いで、ゲート電極２０及び側壁絶縁膜２４をマスクとしてイオン注入を行い、活性化アニールを経て、ソース領域４２、ドレイン領域４４を形成することにより、半導体素子を形成する（Ｓ１００）。
【００２５】
下地層形成工程（Ｓ２００）において、下地絶縁膜２２０をＣＶＤ法などにより成膜する。下地絶縁膜２２０上にレジストパターンを形成し、ＲＩＥによりコンタクト２１０用の開口部を形成する。次いで、レジストパターンを除去した後、コンタクト２１０用の開口部に導電体を埋め込む。通常、導電体の埋め込みは、スパッタ法によりシード膜（非図示）を成膜後、電解めっき法により導電体をめっきすることで行われる。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化させる。同様にして、再度、下地絶縁膜２２０を成膜し、ＲＩＥにより下地配線２６０用の開口部を形成する。次いで、下地バリア層２４０を成膜し、めっき工程により、下地配線２６０を形成する。次いで、ＣＭＰにより平坦化させることにより、下地層２００を形成する（Ｓ２００）。
【００２６】
次いで、下地絶縁膜２２０と同様の成膜方法により下地層２２０上に層間絶縁膜３２０を形成する（Ｓ３００）。なお、層間絶縁膜３２０の中間に、エッチングストッパ膜（非表示）を形成しておいても良い。
【００２７】
次いで、ＲＩＥにより層間絶縁膜３２０に開口部を形成する（Ｓ４００）。
【００２８】
次いで、バリア層３４０を形成する（Ｓ５００）。次いで、配線シード層４２０を形成する（Ｓ６００）。これらの工程の詳細は、図３〜７を用いて後述する。
【００２９】
次いで、配線シード層４２０をシードとして、めっき工程を行う。次いで、ＣＭＰによる平坦化工程が行われ、配線４４０が形成される（Ｓ７００）。
【００３０】
次に、図３〜５を用いて、バリア層形成工程（Ｓ５００）の詳細を説明する。以下、図３〜５、及び同様の図７〜１０において、簡略化のために半導体素子は省略している。
【００３１】
図３は、バリア層形成工程におけるバリア層の選択成膜工程の断面図を、図４は、バリア層形成工程におけるバリア層のスパッタエッチング工程の断面図を、図５は、バリア層形成工程後の断面図を示している。
【００３２】
開口部形成工程（Ｓ４００）により、層間絶縁膜３２０に開口部が形成されている。まず、図３に示すように、バリア層３４０の選択成膜が行われる。選択成膜とは、例えば、異方性スパッタ、塗布法、選択めっき法などが用いられる。
【００３３】
異方性スパッタとは、スパッタ粒子が成膜基板の方向へ直線性を持つ成膜方法であり、例えばロングスロースパッタや、コリメータスパッタ、イオン化スパッタである。ロングスロースパッタとは、ターゲットと成膜基板との電極間の距離を伸ばし、圧力を下げることによって、反射角の影響、背景原子との衝突の影響を防ぐことが出来る方法である。コリメータスパッタとは、電極中間にスリットを置いて一定の角度以上の粒子を取り除くことが出来る方法である。イオン化スパッタとは、イオン化させたスパッタ粒子を基板バイアスで引きこみ、成膜基板方向の成分を増やす方法である。
【００３４】
塗布法とは、例えば、液状の有機材料をスピンコートで塗布し、１００〜４００℃で加熱することにより、図３のように成膜する方法などである。
【００３５】
選択めっき法とは、例えば、図３のようにバリア層３４０の平面部３４２となる部分に触媒を塗布し、選択的にバリア層３４０を成長させる方法などである。
【００３６】
バリア層３４０の選択成膜工程において、側壁部３４４に成膜されることがオーバーハング形状の原因となるため、側壁部３４４には成膜されても薄い、または全く成膜されないことが好ましい。例えば、選択成膜工程におけるバリア層３４０の平面部３４２の厚さが３ｎｍ以上１５ｎｍ以下で、側壁部３４４の厚さが１ｎｍ以下となるように形成する。または、平面部３４２の厚さが上記範囲で、側壁部３４４には成膜しないように形成する。なお、平面部３４２とは、層間絶縁膜３２０上部の平面部、層間絶縁膜３２０中の階層状の平面部、開口部底面の平面部（下地配線２６０上面）を含み、ビア層３００および配線層４００の底面となる部分を含む。
【００３７】
また、例えば、バリア層３４０における平面部３４２の厚さを、後にスパッタエッチングで形成する側壁部３４４の目標厚さに対して、約２倍となるように成膜する。例えば初期のバリア層３４０における平面部３４２の厚さは３〜１５ｎｍである。また、バリア層をＴａ／ＴａＮの二層構造とした場合は、ＴａＮは例えば１〜１０ｎｍ、Ｔａは例えば２〜２０ｎｍである。
【００３８】
次に、図４のように、バリア層３４０のスパッタエッチング工程が行われる。スパッタガスは、例えばＡｒであり、飛散するバリア層３４０材料はＴａである。電極間で発生したＡｒ＋イオンは、基板に向かって衝突し（図４中の破線矢印）、バリア層３４０をスパッタリングして、スパッタされたバリア層材料（図４中のＴａ粒子）を飛散させる（図４中の実線矢印）。それにより、側壁部３４４にバリア層３４０が形成されていく。
【００３９】
スパッタエッチング工程では、バリア層３４０の平面部３４２の厚さは、スパッタエッチングにより減少していき、また側壁部３４４の厚さは、スパッタされたバリア層材料が堆積することにより増加していく。例えば、平面部３４２の初期の厚さを１０ｎｍとした場合、平面部３４２を５ｎｍエッチングすることで厚さ５ｎｍとし、側壁部３４４の厚さを５ｎｍとなるように形成する。また、バリア層３４０をＴａ／ＴａＮ（５ｎｍ／５ｎｍ）の二層構造とした場合は、スパッタエッチングはＴａのみに対して行われ、平面部３４２にはＴａＮ（５ｎｍ）が残存し、側壁部３４４にはＴａ（５ｎｍ）が成膜される。
【００４０】
図５のように、開口部の平面部３４２と側壁部３４４の接する角度θは９０度以上となっている。すなわち、開口部の平面部３４２と側壁部３４４とが接する端部は、オーバーハング形状となっていない。
【００４１】
次に、配線シード層形成工程（Ｓ６００）の詳細を説明する。図２のバリア層形成工程（Ｓ５００）により、バリア層３４０が形成されている。バリア層３４０上に、配線シード層４２０を成膜する。配線シード層４２０とは、めっき工程のシードとなる層であり、例えば配線材料が銅であるならば、銅のスパッタ薄膜である。
【００４２】
配線シード層形成工程において、従来方法を用いる場合は、等法性スパッタにより形成することができる。配線シード層４２０の厚さは、例えば、１０〜６０ｎｍである。
【００４３】
また、配線シード層形成工程は、上述のバリア層形成工程と同様に、選択成膜工程とスパッタエッチング工程により形成しても良い。以下、配線シード層形成工程において、この工程を適用した場合を説明する。図６は配線シード層形成工程における配線シード層の選択成膜工程の断面図を、図７は配線シード層形成工程後の断面図を、示している。
【００４４】
まず、図６に示すように、配線シード層４２０の選択成膜が行われる。上述のバリア層３４０における選択成膜の方法と同様の方法が用いられる。
【００４５】
配線シード層４２０の選択成膜工程において、側壁部４２４に成膜されることがオーバーハング形状の原因となるため、側壁部４２４には成膜されても薄い、または全く成膜されないことが望ましい。例えば、選択成膜工程における配線シード層４２０の平面部４２２の厚さが１０ｎｍ以上６０ｎｍ以下で、側壁部４２４の厚さが１ｎｍ以下となるように形成する。または、平面部４２２の厚さが上記範囲で、側壁部４２４には成膜しないように形成する。
【００４６】
また、例えば、配線シード層４２０は、平面部４２２の厚さを、後にスパッタエッチングで形成する側壁部４２４の目標厚さに対して、約２倍となるように成膜する。例えば初期の配線シード層４２０における平面部４２２の厚さは１０〜６０ｎｍであり、本実施形態の場合は２０ｎｍである。
【００４７】
次に、配線シード層４２０のスパッタエッチング工程が行われる。上述のバリア層３４０におけるスパッタエッチングの方法と同様の方法が用いられ、同じメカニズムで行われる。
【００４８】
図７のように、本実施形態では、例えば、平面部４２２を１０ｎｍエッチングすることで、厚さ１０ｎｍとし、側壁部４２４の厚さが１０ｎｍとなるように形成する。
【００４９】
また、図７のように、開口部の平面部４２２と側壁部４２４の接する角度θは９０度以上である。すなわち、開口部の平面部４２２と側壁部４２４とが接する端部は、オーバーハング形状となっていない。
【００５０】
図８は配線形成工程後の断面図を示している。図８のように、以上の（Ｓ１００）から（Ｓ７００）の工程により、ボイドが発生していない半導体装置を製造することが出来る。以上の説明では、バリア層３４０のみ、またはバリア層３４０と配線シード層４２０の両方において、選択成膜工程とスパッタエッチング工程を適用した例を説明したが、配線シード層４２０のみにおいて適用することも可能である。また、以上は、デュアルダマシン構造について説明したが、シングルダマシン構造にも適用することが出来る。
【００５１】
次に、比較例と対比しながら、本実施形態の効果について説明する。図９は比較例のめっき工程中の断面図、図１０は比較例の配線形成工程後の断面図である。比較例では、バリア層形成工程において、例えば等方性スパッタなどを用いてバリア層３４０を形成しているので、側壁部３４４にも成膜されてしまう。これにより、図９のように、開口部の平面部３４２と側壁部３４４とが接する端部は、オーバーハング部３４６を生じている。
【００５２】
オーバーハング部３４６がある状態でめっき工程を行うと、図９のように、開口部が全て埋まる前に、オーバーハング部が成長して閉口する。それにより、その後にめっき工程を継続しても、配線内部において配線材料が成長しなくなり、図１０のようにボイド４４２が発生してしまう。
【００５３】
一方、本実施形態では、バリア層３４０の選択成膜工程において、図３のように、平面部３４２のみに選択的に成膜され、側壁部３４４には１ｎｍ以下しか成膜されない、または全く成膜されない。よって、図５のように、バリア層３４０のスパッタエッチング工程において、側壁部３４４が形成されても、開口部の平面部３４２と側壁部３４４とが接する端部は、オーバーハング形状とならない。また、配線シード層４２０の選択成膜工程（図６）と、スパッタエッチング工程（図７）の場合も同様である。
【００５４】
したがって、図８のように、その後のめっき工程において、開口部が全て埋設されるまで、ボイドが発生しない。以上により、めっき工程の埋設不良を抑制することができる。
【００５５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５６】
２０ ゲート電極
２２ ゲート絶縁膜
２４ 側壁絶縁膜
４２ ソース領域
４４ ドレイン領域
６０ 素子分離領域
１００ 半導体基板
２００ 下地層
２１０ コンタクト
２２０ 下地絶縁膜
２４０ 下地バリア層
２６０ 下地配線
３００ ビア層
３２０ 層間絶縁膜
３４０ バリア層
３４２ バリア層平面部
３４４ バリア層側壁部
３４６ バリア層オーバーハング部
４００ 配線層
４２０ 配線シード層
４２２ 配線シード層平面部
４２４ 配線シード層側壁部
４４０ 配線
４４２ ボイド
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の配線技術として、デュアルダマシン法と呼ばれる銅配線と低誘電率の層間絶縁膜との組み合わせによる多層配線構造が採用されている。デュアルダマシン法における銅配線の課題として、めっき時の埋設不良の改善と、エレクトロマイグレーション耐性が求められている。
【０００３】
エレクトロマイグレーション耐性の向上を目的とした先行技術としては、特許文献１などが挙げられる。特許文献１では、層間絶縁膜に形成された開口部内面にバリア層をスパッタリングで成膜する工程において、開口部底部に堆積されるバリア層材料をスパッタリングによりエッチングしながら、開口部側壁にバリア層材料を堆積させる方法が、開示されている。これによれば、開口部底面にバリア層が形成されないため、バリア層を介していた場合に上下銅配線間で発生していたエレクトロマイグレーションが抑制できると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１-２８４４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の方法では、バリア層成膜時に、開口部の平面部と側壁部とが接する端部は、オーバーハング部を生じている。この場合、めっき工程において開口部が全て埋まる前に、オーバーハング部が成長して閉口してしまうため、配線内部においてボイドが出来てしまう可能性があった。
【課題を解決するための手段】
【０００６】
本発明によれば、
半導体基板上に設けられた層間絶縁膜に開口部を形成する工程と、
前記開口部上面にバリア層を形成するバリア層形成工程と、
前記バリア層上に配線シード層を形成する配線シード層形成工程を有し、
前記バリア層形成工程は、
前記バリア層を、前記開口部の平面部のみに選択的に成膜する選択成膜工程と、
前記平面部の前記バリア層をスパッタエッチングしながら前記バリア層のスパッタ粒子を前記開口部の側壁部に堆積させるスパッタエッチング工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【０００７】
本発明によれば、
半導体基板上に設けられた層間絶縁膜に開口部を形成する工程と、
前記開口部上面にバリア層を形成するバリア層形成工程と、
前記バリア層上に配線シード層を形成する配線シード層形成工程を有し、
前記配線シード層形成工程は、
前記配線シード層を、前記開口部の平面部のみに選択的に成膜する選択成膜工程と、
前記平面部の前記配線シード層をスパッタエッチングしながら前記配線シード層のスパッタ粒子を前記開口部の側壁部に堆積させるスパッタエッチング工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【０００８】
本発明によれば、バリア層または配線シード層を、選択成膜工程とスパッタエッチング工程により形成することで、開口部の平面部と側壁部とが接する端部は、オーバーハング形状とならない。したがって、その後のめっき工程において、開口部が全て埋設されるまで、ボイドが発生しない。以上により、めっき工程の埋設不良を抑制することができる。
【発明の効果】
【０００９】
本発明によれば、めっき工程の埋設不良を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る半導体装置の構成を示す断面図である。
【図２】本実施形態の半導体装置の製造方法のフローチャートである。
【図３】バリア層形成工程におけるバリア層の選択成膜工程の断面図である。
【図４】バリア層形成工程におけるバリア層のスパッタエッチング工程の断面図である。
【図５】バリア層形成工程後の断面図である。
【図６】配線シード層形成工程における配線シード層の選択成膜工程の断面図である。
【図７】配線シード層形成工程後の断面図である。
【図８】配線形成工程後の断面図である。
【図９】比較例のめっき工程中の断面図である。
【図１０】比較例の配線形成工程後の断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第一の実施形態）
図１を用いて、本実施形態で用いられる半導体装置について説明する。図１は、本実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１００と、半導体基板１００に設けられた半導体素子と、半導体基板１００上に設けられた層間絶縁膜３２０と、層間絶縁膜３２０に形成された開口部に形成されたバリア層３４０と、バリア層３４０上に形成された配線４４０と、を備える。また、バリア層３４０の平面部３４２と側壁部３４４との接する角度θが９０度以上となっており、オーバーハング形状となっていない。
【００１３】
後述するように、本実施形態の半導体装置の製造方法では、バリア層３４０を、または配線４４０のシードとなる配線シード層４２０（図６参照）を、選択成膜工程とスパッタエッチング工程により形成する。これによれば、開口部の平面部３４２と側壁部３４４とが接する端部は、オーバーハング形状とならない。したがって、その後のめっき工程において、開口部が全て埋設されるまで、ボイドが発生しない。よって、めっき工程の埋設不良を抑制することができる。
【００１４】
ここでいう開口部とは、溝または接続孔のことである。以下、特に指定のない場合はどちらでも良い。
【００１５】
次に、図１において、本実施形態で用いられる半導体装置について詳細を説明する。半導体基板１００は、例えばシリコン基板である。半導体基板１００には、例えば、ソース領域４２、ドレイン領域４４と、半導体基板１００上に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されたゲート電極２０を含む電界効果トランジスタ（ＦＥＴ）が形成されている。また、ゲート電極２０の両側面には、側壁絶縁膜２４が形成されている。各ＦＥＴは、半導体基板１００中に形成された素子分離領域６０によって他の素子と分離されている。なお、ソース領域４２、ドレイン領域４４は、エクステンション領域（非図示）を含んでいる。
【００１６】
半導体基板１００上には、下地絶縁膜２２０が形成されている。下地絶縁膜２２０中には、コンタクト２１０、下地バリア層２４０、下地配線２６０を有する下地層２００が形成されている。コンタクト２１０は、例えば図１のように、ソース領域４２及びドレイン領域４４と、その上方に形成された下地配線２６０とをそれぞれ電気的に接続している。本実施形態における下地層２００を構成する材料、厚さ等は、公知のものを用いることが出来る。
【００１７】
下地絶縁膜２２０上に、層間絶縁膜３２０が備えられており、下地配線２６０まで開口部が設けられている。なお、図１中で示されるビア層３００と配線層４００との間に、エッチングストッパ膜（非表示）を設けていても良い。
【００１８】
本実施形態における層間絶縁膜３２０の厚さは、例えば１００〜３００ｎｍである。また、ビア層３００の厚さは、例えば４０〜１００ｎｍであり、開口部のビア径は、例えば２０〜７０ｎｍである。
【００１９】
また、層間絶縁膜３２０の開口部において、バリア層３４０、配線４４０を設けており、配線４４０と下地配線２６０とが、バリア層３４０を介して接続されている。
【００２０】
バリア層３４０の材料としては、例えばＴａ、ＴａＮであり、その他、Ｔｉ、ＴｉＮ、Ｈｆ、ＨｆＮ、ＺｒＮ、ＺｒＮ、Ｒｕ、ＲｕＮ、Ｍｎなどがある。バリア層３４０の厚さは、例えば３〜１５ｎｍである。また、バリア層３４０は二層構造でも良く、例えば、層間絶縁膜３２０側からＴａＮを形成し、Ｔａ／ＴａＮの二層構造としてもよい。
【００２１】
ここで、バリア層３４０は、平面部３４２と側壁部３４４を有しており、これらが接する角度θは９０度以上である。すなわち、開口部の平面部３４２と側壁部３４４とが接する端部は、オーバーハング形状となっておらず、配線４４０においてボイドが発生していない。
【００２２】
次に、図２〜８を用いて、本実施形態の半導体装置の製造方法を説明する。本実施形態の半導体装置の製造方法は、以下の工程を有する。半導体基板１００上に設けられた層間絶縁膜３２０に開口部を形成する工程と、開口部上面にバリア層３４０を形成するバリア層形成工程と、バリア層３４０上に配線シード層４２０を形成する配線シード層形成工程を有する。また、バリア層形成工程は、選択成膜工程と、スパッタエッチング工程を有する。バリア層３４０の選択成膜工程は、バリア層３４０を、開口部の平面部３４２のみに選択的に成膜する。次いで、バリア層３４０のスパッタエッチング工程は、平面部３４２のバリア層３４０をスパッタエッチングしながらバリア層３４０のスパッタ粒子を開口部の側壁部３４４に堆積させる。以下、詳細に説明する。
【００２３】
図２は、本実施形態の半導体装置の製造方法のフローチャートである。図２を用いて、半導体製造方法の概略を説明する。本実施形態の半導体装置の製造方法は、半導体素子形成工程（Ｓ１００）、下地層形成工程（Ｓ２００）、層間絶縁膜形成工程（Ｓ３００）、開口部形成工程（Ｓ４００）、バリア層形成工程（Ｓ５００）、配線シード層形成工程（Ｓ６００）、配線形成工程（Ｓ７００）を有する。
【００２４】
まず、例えば上述のＦＥＴを形成する半導体素子形成工程（Ｓ１００）が行われる。半導体基板１００に、素子分離領域６０を形成した後、例えば熱酸化によりゲート絶縁膜２２を形成する。次いで、例えば多結晶シリコンを成膜し、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲート電極２０を形成する。そのゲート電極２０をマスクとしてイオン注入を行い、ソース領域４２、ドレイン領域４４のエクステンション領域（非図示）を形成する。次いで、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜またはシリコン酸化膜を順次堆積し、エッチバックすることによって、ゲート電極２０の両側面に側壁絶縁膜２４を形成する。次いで、ゲート電極２０及び側壁絶縁膜２４をマスクとしてイオン注入を行い、活性化アニールを経て、ソース領域４２、ドレイン領域４４を形成することにより、半導体素子を形成する（Ｓ１００）。
【００２５】
下地層形成工程（Ｓ２００）において、下地絶縁膜２２０をＣＶＤ法などにより成膜する。下地絶縁膜２２０上にレジストパターンを形成し、ＲＩＥによりコンタクト２１０用の開口部を形成する。次いで、レジストパターンを除去した後、コンタクト２１０用の開口部に導電体を埋め込む。通常、導電体の埋め込みは、スパッタ法によりシード膜（非図示）を成膜後、電解めっき法により導電体をめっきすることで行われる。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化させる。同様にして、再度、下地絶縁膜２２０を成膜し、ＲＩＥにより下地配線２６０用の開口部を形成する。次いで、下地バリア層２４０を成膜し、めっき工程により、下地配線２６０を形成する。次いで、ＣＭＰにより平坦化させることにより、下地層２００を形成する（Ｓ２００）。
【００２６】
次いで、下地絶縁膜２２０と同様の成膜方法により下地層２２０上に層間絶縁膜３２０を形成する（Ｓ３００）。なお、層間絶縁膜３２０の中間に、エッチングストッパ膜（非表示）を形成しておいても良い。
【００２７】
次いで、ＲＩＥにより層間絶縁膜３２０に開口部を形成する（Ｓ４００）。
【００２８】
次いで、バリア層３４０を形成する（Ｓ５００）。次いで、配線シード層４２０を形成する（Ｓ６００）。これらの工程の詳細は、図３〜７を用いて後述する。
【００２９】
次いで、配線シード層４２０をシードとして、めっき工程を行う。次いで、ＣＭＰによる平坦化工程が行われ、配線４４０が形成される（Ｓ７００）。
【００３０】
次に、図３〜５を用いて、バリア層形成工程（Ｓ５００）の詳細を説明する。以下、図３〜５、及び同様の図７〜１０において、簡略化のために半導体素子は省略している。
【００３１】
図３は、バリア層形成工程におけるバリア層の選択成膜工程の断面図を、図４は、バリア層形成工程におけるバリア層のスパッタエッチング工程の断面図を、図５は、バリア層形成工程後の断面図を示している。
【００３２】
開口部形成工程（Ｓ４００）により、層間絶縁膜３２０に開口部が形成されている。まず、図３に示すように、バリア層３４０の選択成膜が行われる。選択成膜とは、例えば、異方性スパッタ、塗布法、選択めっき法などが用いられる。
【００３３】
異方性スパッタとは、スパッタ粒子が成膜基板の方向へ直線性を持つ成膜方法であり、例えばロングスロースパッタや、コリメータスパッタ、イオン化スパッタである。ロングスロースパッタとは、ターゲットと成膜基板との電極間の距離を伸ばし、圧力を下げることによって、反射角の影響、背景原子との衝突の影響を防ぐことが出来る方法である。コリメータスパッタとは、電極中間にスリットを置いて一定の角度以上の粒子を取り除くことが出来る方法である。イオン化スパッタとは、イオン化させたスパッタ粒子を基板バイアスで引きこみ、成膜基板方向の成分を増やす方法である。
【００３４】
塗布法とは、例えば、液状の有機材料をスピンコートで塗布し、１００〜４００℃で加熱することにより、図３のように成膜する方法などである。
【００３５】
選択めっき法とは、例えば、図３のようにバリア層３４０の平面部３４２となる部分に触媒を塗布し、選択的にバリア層３４０を成長させる方法などである。
【００３６】
バリア層３４０の選択成膜工程において、側壁部３４４に成膜されることがオーバーハング形状の原因となるため、側壁部３４４には成膜されても薄い、または全く成膜されないことが好ましい。例えば、選択成膜工程におけるバリア層３４０の平面部３４２の厚さが３ｎｍ以上１５ｎｍ以下で、側壁部３４４の厚さが１ｎｍ以下となるように形成する。または、平面部３４２の厚さが上記範囲で、側壁部３４４には成膜しないように形成する。なお、平面部３４２とは、層間絶縁膜３２０上部の平面部、層間絶縁膜３２０中の階層状の平面部、開口部底面の平面部（下地配線２６０上面）を含み、ビア層３００および配線層４００の底面となる部分を含む。
【００３７】
また、例えば、バリア層３４０における平面部３４２の厚さを、後にスパッタエッチングで形成する側壁部３４４の目標厚さに対して、約２倍となるように成膜する。例えば初期のバリア層３４０における平面部３４２の厚さは３〜１５ｎｍである。また、バリア層をＴａ／ＴａＮの二層構造とした場合は、ＴａＮは例えば１〜１０ｎｍ、Ｔａは例えば２〜２０ｎｍである。
【００３８】
次に、図４のように、バリア層３４０のスパッタエッチング工程が行われる。スパッタガスは、例えばＡｒであり、飛散するバリア層３４０材料はＴａである。電極間で発生したＡｒ＋イオンは、基板に向かって衝突し（図４中の破線矢印）、バリア層３４０をスパッタリングして、スパッタされたバリア層材料（図４中のＴａ粒子）を飛散させる（図４中の実線矢印）。それにより、側壁部３４４にバリア層３４０が形成されていく。
【００３９】
スパッタエッチング工程では、バリア層３４０の平面部３４２の厚さは、スパッタエッチングにより減少していき、また側壁部３４４の厚さは、スパッタされたバリア層材料が堆積することにより増加していく。例えば、平面部３４２の初期の厚さを１０ｎｍとした場合、平面部３４２を５ｎｍエッチングすることで厚さ５ｎｍとし、側壁部３４４の厚さを５ｎｍとなるように形成する。また、バリア層３４０をＴａ／ＴａＮ（５ｎｍ／５ｎｍ）の二層構造とした場合は、スパッタエッチングはＴａのみに対して行われ、平面部３４２にはＴａＮ（５ｎｍ）が残存し、側壁部３４４にはＴａ（５ｎｍ）が成膜される。
【００４０】
図５のように、開口部の平面部３４２と側壁部３４４の接する角度θは９０度以上となっている。すなわち、開口部の平面部３４２と側壁部３４４とが接する端部は、オーバーハング形状となっていない。
【００４１】
次に、配線シード層形成工程（Ｓ６００）の詳細を説明する。図２のバリア層形成工程（Ｓ５００）により、バリア層３４０が形成されている。バリア層３４０上に、配線シード層４２０を成膜する。配線シード層４２０とは、めっき工程のシードとなる層であり、例えば配線材料が銅であるならば、銅のスパッタ薄膜である。
【００４２】
配線シード層形成工程において、従来方法を用いる場合は、等法性スパッタにより形成することができる。配線シード層４２０の厚さは、例えば、１０〜６０ｎｍである。
【００４３】
また、配線シード層形成工程は、上述のバリア層形成工程と同様に、選択成膜工程とスパッタエッチング工程により形成しても良い。以下、配線シード層形成工程において、この工程を適用した場合を説明する。図６は配線シード層形成工程における配線シード層の選択成膜工程の断面図を、図７は配線シード層形成工程後の断面図を、示している。
【００４４】
まず、図６に示すように、配線シード層４２０の選択成膜が行われる。上述のバリア層３４０における選択成膜の方法と同様の方法が用いられる。
【００４５】
配線シード層４２０の選択成膜工程において、側壁部４２４に成膜されることがオーバーハング形状の原因となるため、側壁部４２４には成膜されても薄い、または全く成膜されないことが望ましい。例えば、選択成膜工程における配線シード層４２０の平面部４２２の厚さが１０ｎｍ以上６０ｎｍ以下で、側壁部４２４の厚さが１ｎｍ以下となるように形成する。または、平面部４２２の厚さが上記範囲で、側壁部４２４には成膜しないように形成する。
【００４６】
また、例えば、配線シード層４２０は、平面部４２２の厚さを、後にスパッタエッチングで形成する側壁部４２４の目標厚さに対して、約２倍となるように成膜する。例えば初期の配線シード層４２０における平面部４２２の厚さは１０〜６０ｎｍであり、本実施形態の場合は２０ｎｍである。
【００４７】
次に、配線シード層４２０のスパッタエッチング工程が行われる。上述のバリア層３４０におけるスパッタエッチングの方法と同様の方法が用いられ、同じメカニズムで行われる。
【００４８】
図７のように、本実施形態では、例えば、平面部４２２を１０ｎｍエッチングすることで、厚さ１０ｎｍとし、側壁部４２４の厚さが１０ｎｍとなるように形成する。
【００４９】
また、図７のように、開口部の平面部４２２と側壁部４２４の接する角度θは９０度以上である。すなわち、開口部の平面部４２２と側壁部４２４とが接する端部は、オーバーハング形状となっていない。
【００５０】
図８は配線形成工程後の断面図を示している。図８のように、以上の（Ｓ１００）から（Ｓ７００）の工程により、ボイドが発生していない半導体装置を製造することが出来る。以上の説明では、バリア層３４０のみ、またはバリア層３４０と配線シード層４２０の両方において、選択成膜工程とスパッタエッチング工程を適用した例を説明したが、配線シード層４２０のみにおいて適用することも可能である。また、以上は、デュアルダマシン構造について説明したが、シングルダマシン構造にも適用することが出来る。
【００５１】
次に、比較例と対比しながら、本実施形態の効果について説明する。図９は比較例のめっき工程中の断面図、図１０は比較例の配線形成工程後の断面図である。比較例では、バリア層形成工程において、例えば等方性スパッタなどを用いてバリア層３４０を形成しているので、側壁部３４４にも成膜されてしまう。これにより、図９のように、開口部の平面部３４２と側壁部３４４とが接する端部は、オーバーハング部３４６を生じている。
【００５２】
オーバーハング部３４６がある状態でめっき工程を行うと、図９のように、開口部が全て埋まる前に、オーバーハング部が成長して閉口する。それにより、その後にめっき工程を継続しても、配線内部において配線材料が成長しなくなり、図１０のようにボイド４４２が発生してしまう。
【００５３】
一方、本実施形態では、バリア層３４０の選択成膜工程において、図３のように、平面部３４２のみに選択的に成膜され、側壁部３４４には１ｎｍ以下しか成膜されない、または全く成膜されない。よって、図５のように、バリア層３４０のスパッタエッチング工程において、側壁部３４４が形成されても、開口部の平面部３４２と側壁部３４４とが接する端部は、オーバーハング形状とならない。また、配線シード層４２０の選択成膜工程（図６）と、スパッタエッチング工程（図７）の場合も同様である。
【００５４】
したがって、図８のように、その後のめっき工程において、開口部が全て埋設されるまで、ボイドが発生しない。以上により、めっき工程の埋設不良を抑制することができる。
【００５５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５６】
２０ ゲート電極
２２ ゲート絶縁膜
２４ 側壁絶縁膜
４２ ソース領域
４４ ドレイン領域
６０ 素子分離領域
１００ 半導体基板
２００ 下地層
２１０ コンタクト
２２０ 下地絶縁膜
２４０ 下地バリア層
２６０ 下地配線
３００ ビア層
３２０ 層間絶縁膜
３４０ バリア層
３４２ バリア層平面部
３４４ バリア層側壁部
３４６ バリア層オーバーハング部
４００ 配線層
４２０ 配線シード層
４２２ 配線シード層平面部
４２４ 配線シード層側壁部
４４０ 配線
４４２ ボイド
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた層間絶縁膜に開口部を形成する工程と、
前記開口部上面にバリア層を形成するバリア層形成工程と、
前記バリア層上に配線シード層を形成する配線シード層形成工程を有し、
前記バリア層形成工程は、
前記バリア層を、前記開口部の平面部のみに選択的に成膜する選択成膜工程と、
前記平面部の前記バリア層をスパッタエッチングしながら前記バリア層のスパッタ粒子を前記開口部の側壁部に堆積させるスパッタエッチング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に設けられた層間絶縁膜に開口部を形成する工程と、
前記開口部上面にバリア層を形成するバリア層形成工程と、
前記バリア層上に配線シード層を形成する配線シード層形成工程を有し、
前記配線シード層形成工程は、
前記配線シード層を、前記開口部の平面部のみに選択的に成膜する選択成膜工程と、
前記平面部の前記配線シード層をスパッタエッチングしながら前記配線シード層のスパッタ粒子を前記開口部の側壁部に堆積させるスパッタエッチング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記バリア層形成工程の後に、前記配線シード層形成工程を有し、
前記配線シード層形成工程は、
前記配線シード層を、前記開口部の平面部のみに選択的に成膜する第二選択成膜工程と、
前記平面部の前記配線シード層をスパッタエッチングしながら前記配線シード層のスパッタ粒子を前記開口部の側壁部に堆積させる第二スパッタエッチング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記選択成膜工程は、異方性スパッタであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記選択成膜工程は、塗布法であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記選択成膜工程は、選択めっき法であることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上に設けられた層間絶縁膜に開口部を形成する工程と、
前記開口部上面にバリア層を形成するバリア層形成工程と、
前記バリア層上に配線シード層を形成する配線シード層形成工程を有し、
前記バリア層形成工程は、
前記バリア層を、前記開口部の平面部のみに選択的に成膜する選択成膜工程と、
前記平面部の前記バリア層をスパッタエッチングしながら前記バリア層のスパッタ粒子を前記開口部の側壁部に堆積させるスパッタエッチング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に設けられた層間絶縁膜に開口部を形成する工程と、
前記開口部上面にバリア層を形成するバリア層形成工程と、
前記バリア層上に配線シード層を形成する配線シード層形成工程を有し、
前記配線シード層形成工程は、
前記配線シード層を、前記開口部の平面部のみに選択的に成膜する選択成膜工程と、
前記平面部の前記配線シード層をスパッタエッチングしながら前記配線シード層のスパッタ粒子を前記開口部の側壁部に堆積させるスパッタエッチング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記バリア層形成工程の後に、前記配線シード層形成工程を有し、
前記配線シード層形成工程は、
前記配線シード層を、前記開口部の平面部のみに選択的に成膜する第二選択成膜工程と、
前記平面部の前記配線シード層をスパッタエッチングしながら前記配線シード層のスパッタ粒子を前記開口部の側壁部に堆積させる第二スパッタエッチング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記選択成膜工程は、異方性スパッタであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記選択成膜工程は、塗布法であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記選択成膜工程は、選択めっき法であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−６９８４６（Ｐ２０１２−６９８４６Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１４９５１（Ｐ２０１０−２１４９５１）
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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